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KR102189780B1 - 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

반도체 메모리 장치 및 이를 포함하는 메모리 시스템 Download PDF

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KR102189780B1
KR102189780B1 KR1020140103101A KR20140103101A KR102189780B1 KR 102189780 B1 KR102189780 B1 KR 102189780B1 KR 1020140103101 A KR1020140103101 A KR 1020140103101A KR 20140103101 A KR20140103101 A KR 20140103101A KR 102189780 B1 KR102189780 B1 KR 102189780B1
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KR
South Korea
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error
data
codeword
test
semiconductor memory
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김영일
정회주
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삼성전자주식회사
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Abstract

반도체 메모리 장치는 메모리 셀 어레이, 입출력 게이팅 회로, 에러 판정 회로 및 에러 정정 회로를 포함한다. 입출력 게이팅 회로는 테스트 모드에서 테스트 패턴 데이터를 독출하여 테스트 결과 데이터로 제공하고 노멀 모드에서는 코드워드를 독출한다. 에러 판정 회로는 테스트 모드에서 테스트 패턴 데이터와 테스트 결과 데이터를 비교하여 테스트 결과 데이터에 포함되는 에러의 종류를 나타내는 제1 에러 종류 신호를 제공한다. 에러 정정 회로는 노멀 모드에서 코드워드에 대한 디코딩을 수행하여 코드워드에 포함되는 에러의 종류를 나타내는 제2 에러 종류 신호를 제공한다.

Description

반도체 메모리 장치 및 이를 포함하는 메모리 시스템{Semiconductor memory device and memory system including the same}
본 발명은 메모리 분야에 관한 것으로, 보다 상세하게는 반도체 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치는 플래시 메모리 장치와 같은 불휘발성 메모리 장치와 DRAM과 같은 휘발성 메모리 장치로 구분될 수 있다. DRAM과 같은 휘발성 메모리 장치는 가격이 비교적 저렴하기 때문에 시스템 메모리와 같은 대용량 데이터를 저장하는데 사용되고 있다. 또한 DRAM과 같은 휘발성 반도체 메모리 장치에서는 집적도를 높이기 위하여 공정 스케일을 축소시키고 있다. 공정 스케일의 축소에 따라 비트 에러 비율(bit error rate)을 급격하게 증가할 것으로 예상된다.
이에 따라, 본 발명의 일 목적은 성능을 향상시킬 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 일 목적은 성능을 향상시킬 수 있는 상기 반도체 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.
상기 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 입출력 게이팅 회로, 에러 판정 회로 및 에러 정정 회로를 포함한다. 상기 입출력 게이팅 회로는 테스트 모드에서 상기 메모리 셀 어레이에 기입된 테스트 패턴 데이터를 독출하여 테스트 결과 데이터로 제공하고 노멀 모드에서는 상기 메모리 셀 어레이에 기입된 코드워드를 독출한다. 상기 에러 판정 회로는 상기 테스트 모드에서 내부에 저장된 상기 테스트 패턴 데이터와 상기 테스트 결과 데이터에 기초하여 상기 테스트 결과 데이터에 포함되는 에러의 정정 가능 여부를 코드워드의 크기와 같거나 작은 단위로 판단하고, 상기 판단 결과를 나타내는 제1 에러 종류 신호를 제공한다. 상기 에러 정정 회로는 노멀 모드에서 복수의 단위 데이터를 구비하는 메인 데이터와 상기 메인 데이터를 기초로 생성된 패리티 데이터를 구비하는 상기 코드워드에 대한 디코딩을 수행하여 상기 코드워드에 포함되는 에러의 정정가능 여부를 상기 코드워드의 크기와 같거나 작은 단위로 판단하고, 상기 판단 결과를 나타내는 제2 에러 종류 신호를 제공한다.
예시적인 실시예에 있어서, 상기 에러 판정 회로는 상기 테스트 모드임을 나타내는 모드 신호에 응답하여 활성화될 수 있다.
예시적인 실시예에 있어서, 상기 에러 판정 회로는 상기 테스트 패턴 데이터를 저장하는 제1 버퍼, 상기 테스트 결과 데이터를 저장하는 제2 버퍼, 상기 테스트 패턴 데이터와 상기 테스트 결과 데이터를 비트별로 비교하여 비교 결과 데이터를 제공하는 비교기 회로 및 상기 비교 결과 데이터에 기초하여 상기 제1 에러 종류 신호를 제공하는 에러 카운터 블록을 포함할 수 있다.
상기 비교기 회로는 상기 테스트 패턴 데이터와 상기 테스트 결과 데이터를 비트별로 각각 비교하여 상기 비교 결과 데이터의 각 비트를 출력하는 복수의 비교기들을 포함할 수 있다. 상기 에러 카운터 블록은 상기 비교 결과 데이터에 기초하여 에러의 수를 각각 카운팅하는 복수의 에러 카운터들 및 상기 복수의 에러 카운터들의 출력에 기초하여 상기 제1 에러 종류 신호를 제공하는 로직 유닛을 포함할 수 있다.
상기 로직 유닛은 상기 복수의 에러 카운터들의 출력을 수신하는 오어 게이트 및 상기 오어 게이트의 출력와 테스트 모드 레지스터 셋 신호를 수신하여 상기 제1 에러 종류 신호를 출력하는 앤드 게이트를 포함할 수 있다.
상기 로직 유닛은 상기 복수의 에러 카운터들의 출력을 수신하는 제1 앤드 게이트 및 상기 제1 앤드 게이트의 출력와 테스트 모드 레지스터 셋 신호를 수신하여 상기 제1 에러 종류 신호를 출력하는 제2 앤드 게이트를 포함할 수 있다.
상기 에러 판정 회로는 상기 테스트 결과 데이터에 포함되는 에러의 수가 0이거나 상기 에러 정정 회로의 에러 정정 가능 범위 이내인 경우에는 상기 제1 에러 종류 신호를 제1 레벨로 출력할 수 있다.
상기 에러 판정 회로는 상기 테스트 결과 데이터에 포함되는 에러의 수가 상기 에러 정정 회로의 에러 정정 가능 범위를 초과한 경우에는 상기 제1 에러 종류 신호를 제2 레벨로 출력할 수 있다.
상기 에러 판정 회로는 상기 테스트 결과 데이터에 포함되는 에러의 수가 0이 아닌 경우에는 상기 제1 에러 종류 신호를 제2 레벨로 출력할 수 있다.
예시적인 실시예에 있어서, 상기 에러 정정 회로는 상기 메인 데이터를 수신하여 상기 패리티 데이터를 생성하고, 상기 코드워드를 상기 입출력 게이팅 회로에 제공하는 인코더 및 상기 입출력 게이팅 회로로부터 상기 독출된 코드워드를 수신하고, 상기 패리티 데이터를 이용하여 상기 메인 데이터의 에러를 검출하는 디코더를 포함할 수 있다.
상기 디코더는 상기 메인 데이터와 상기 패리티 데이터에 기초하여 신드롬을 생성하는 신드롬 생성기, 상기 신드롬을 기초로 상기 메인 데이터의 에러의 위치를 검출하는 에러 위치 검출기, 상기 검출된 에러 위치에 기초하여 상기 메인 데이터의 에러를 정정하고 정정된 메인 데이터로 제공하는 에러 정정기 및 상기 검출된 에러 위치에 기초하여 상기 제2 에러 종류 신호를 생성하는 에러 신호 생성기를 포함할 수 있다.
예시적인 실시예에 있어서, 상기 반도체 메모리 장치는 상기 테스트 모드에서는 상기 제1 에러 종류 신호와 상기 제1 에러 종류 신호와 관련된 제1 페일 어드레스를 저장하고, 상기 노멀 모드에서는 상기 제2 에러 종류 신호와 상기 제2 에러 종류 신호와 관련된 제2 페일 어드레스를 저장하는 레지스터부를 더 포함할 수 있다.
상기 레지스터부는 상기 제1 에러 종류 신호와 상기 제2 에러 종류 신호를 저장하는 레지스터 및 상기 제1 페일 어드레스와 상기 제2 페일 어드레스를 저장하는 페일 어드레스 테이블을 포함할 수 있다.
상기 레지스터부는 상기 테스트 모드에서 상기 제1 에러 종류 신호와 상기 제1 페일 어드레스를 에러 정보 신호로서 외부로 제공하고, 상기 에러 판정기가 상기 코드워드의 크기보다 작은 단위로 상기 에러의 정정가능 여부를 판단하는 경우, 상기 에러 정보 신호는 상기 작은 단위 각각의 에러 정정가능 여부를 나타내는 부분 에러 정보 신호를 포함할 수 있다.
상기 레지스터부는 상기 노멀 모드에서 상기 제2 에러 종류 신호와 상기 제2 페일 어드레스를 에러 정보 신호로서 외부에 제공하고, 상기 에러 정정 회로가 상기 코드워드의 크기보다 작은 단위로 상기 에러의 정정가능 여부를 판단하는 경우, 상기 에러 정보 신호는 상기 작은 단위 각각의 에러 정정가능 여부를 나타내는 부분 에러 정보 신호를 포함할 수 있다.
상기 반도체 메모리 장치는 상기 에러 정보 신호를 데이터 핀을 통하여 상기 외부에 제공할 수 있다.
상기 반도체 메모리 장치는 상기 에러 정보 신호를 별도의 핀을 통하여 상기 외부에 제공할 수 있다.
상기 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 메모리 시스템은 반도체 메모리 장치 및 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는 상기 반도체 메모리 장치를 제어한다. 상기 반도체 메모리 장치는 메모리 셀 어레이, 입출력 게이팅 회로, 에러 정정 회로 및 레지스터부를 포함한다. 상기 메모리 셀 어레이는 노멀 영역과 리던던시 영역을 구비한다. 상기 입출력 게이팅 회로는 코드워드를 상기 메모리 셀 어레이에 기입하고, 상기 코드워드를 독출한다. 상기 에러 정정 회로는 노멀 모드에서 복수의 단위 데이터를 구비하는 메인 데이터를 인코딩하여 패리티 데이터를 생성하고, 상기 메인 데이터와 상기 패리티 데이터를 구비하는 상기 코드워드를 상기 입출력 게이팅 회로에 제공하고, 상기 독출된 코드워드를 상기 입출력 게이팅 회로로부터 제공받아 상기 코드워드에 대한 디코딩을 수행하여 상기 코드워드에 포함되는 에러의 정정가능 여부를 상기 코드워드의 크기와 같거나 작은 단위로 판단하고, 상기 판단 결과를 나타내는 에러 종류 신호를 제공한다. 상기 레지스터부는 상기 에러 종류 신호와 상기 에러 종류 신호와 관련된 페일 어드레스를 저장하고, 상기 에러 종류 신호와 상기 페일 어드레스를 에러 정보 신호로서 상기 메모리 컨트롤러에 제공한다.
예시적인 실시예에 있어서, 상기 메모리 컨트롤러는 상기 에러 정보 신호에 기초하여 상기 코드워드에 포함되는 에러를 처리하는 에러 구제 정책을 결정할 수 있다.
상기 메모리 컨트롤러는 상기 코드워드의 크기보다 작거나 같은 단위로 상기 에러가 처리되도록 상기 에러 정책을 결정하고, 상기 코드워드의 단위보다 작은 단위로 상기 에러가 처리되는 경우, 상기 에러 처리의 단위는 상기 단위 데이터의 크기보다 크거나 상기 단위 데이터의 크기와 같을 수 있다.
상기 에러 처리의 단위에 상기 에러 정정 회로의 에러 정정 가능 범위를 초과하는 에러가 포함되는 경우, 상기 메모리 컨트롤러는 상기 반도체 메모리 장치가 상기 리던던시 영역을 이용하여 상기 에러를 처리하도록 상기 반도체 메모리 장치를 제어할 수 있다.
상기 에러 처리의 단위에 상기 에러 정정 회로의 에러 정정 가능 범위 이내의 에러가 포함되는 경우, 상기 메모리 컨트롤러는 상기 반도체 메모리 장치가 상기 에러 정정 회로를 이용하여 상기 에러를 처리하도록 상기 반도체 메모리 장치를 제어할 수 있다.
상기 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 메모리 시스템은 반도체 메모리 장치 및 상기 반도체 메모리 장치를 테스트하는 테스트 장치를 포함한다. 상기 반도체 메모리 장치는 노멀 영역과 리던던시 영역을 구비하는 메모리 셀 어레이, 입출력 게이팅 회로, 에러 판정 회로 및 레지스터부를 포함한다. 상기 입출력 게이팅 회로는 테스트 모드에서 상기 메모리 셀 어레이에 기입된 테스트 패턴 데이터를 테스트 결과 데이터로 제공하고 노멀 모드에서는 상기 메모리 셀 어레이에 기입된 코드워드를 독출한다. 상기 에러 판정 회로는 상기 테스트 모드에서 내부에 저장된 상기 테스트 패턴 데이터와 상기 테스트 결과 데이터에 기초하여 상기 테스트 결과 데이터에 포함되는 에러의 정정 가능 여부를 코드워드의 크기와 같거나 작은 단위로 판단하고, 상기 판단 결과를 나타내는 에러 종류 신호를 제공한다. 상기 에러 정정 회로는 노멀 모드에서 복수의 단위 데이터들로 구성되는 메인 데이터와 패리티 데이터를 구비하는 상기 코드워드에 대한 디코딩을 수행한다. 상기 레지스터부는 상기 테스트 모드에서는 상기 에러 종류 신호와 상기 에러 종류 신호와 관련된 페일 어드레스를 저장하고, 상기 에러 종류 신호와 상기 페일 어드레스를 에러 정보 신호로서 상기 테스트 장치에 제공한다.
예시적인 실시예에 있어서, 상기 테스트 장치는 상기 에러 종류 신호에 기초하여 상기 코드워드의 크기보다 작거나 같은 단위로 상기 에러의 종류를 판별하고, 상기 판별 단위는 상기 단위 데이터의 크기보다 크거나 상기 단위 데이터의 크기와 같고, 상기 판별 단위에 상기 에러 정정 회로의 에러 정정 가능 범위를 초과하는 에러가 포함되는 경우, 상기 테스트 장치는 상기 반도체 메모리 장치가 상기 리던던시 영역 중 에러를 포함하지 않은 리던던시 영역 또는 정정가능한 에러를 포함하는 리던던시 영역을 이용하여 상기 에러를 처리하도록 상기 반도체 메모리 장치를 제어할 수 있다.
예시적인 실시예에 있어서, 상기 테스트 장치는 상기 에러 종류 신호에 기초하여 상기 코드워드의 크기보다 작거나 같은 단위로 상기 에러의 종류를 판별하고, 상기 판별 단위는 상기 단위 데이터의 크기보다 크거나 상기 단위 데이터의 크기와 같고, 상기 판별 단위에 상기 에러 정정 회로의 에러 정정 가능 범위 이내의 에러가 포함되는 경우, 상기 테스트 장치는 상기 반도체 메모리 장치가 상기 리던던시 영역 중 에러를 포함하지 않은 리던던시 영역을 이용하여 상기 에러를 처리하도록 상기 반도체 메모리 장치를 제어할 수 있다.
본 발명의 예시적인 실시예들에 따르면, 정정 가능한 에러의 위치와 개수를 메모리 컨트롤러나 테스트 장치에서 활용하여 반도체 메모리 장치의 에러 모니터링, 품질 수준, 테스트 솔루션 등을 위한 정보로 사용할 수 있다. 또한 에러 구제 정책의 단위를 코드워드의 단위보다 작게 설정하여 리던던시 자원을 효율적으로 이용할 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 도 2의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 도 3의 반도체 메모리 장치에서 하나의 뱅크 어레이를 나타내는 회로도이다.
도 5는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 제1 뱅크 어레이를 개략적으로 나타낸다.
도 6은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 7은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 에러 판정 회로를 나타내는 블록도이다.
도 8은 본 발명의 실시예들에 따른 도 7의 에러 판정 회로의 일부를 나타낸다.
도 9는 본 발명의 실시예들에 따른 도 8의 복수의 에러 카운터들 중에서 최종 에러 카운터의 구성을 나타낸다.
도 10a는 본 발명의 실시예들에 따른 도 8의 로직 유닛의 구성을 나타낸다.
도 10b는 본 발명의 실시예들에 따른 도 8의 로직 유닛의 구성을 나타낸다.
도 11은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 에러 정정 회로와 입출력 게이팅 회로의 구성을 나타낸다.
도 12는 본 발명의 실시예들에 따른 도 11의 에러 정정 회로에서 디코더의 구성을 나타내는 블록도이다.
도 13은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 레지스터부의 구성을 나타내는 블록도이다.
도 14 및 도 15는 도 3의 반도체 메모리 장치에서 노멀 모드에서 에러 정보 신호가 전달되는 경로를 나타낸다.
도 16a는 본 발명의 실시예들에서 코드워드와 에러 판단 단위의 관계를 나타낸다.
도 16b 내지 도 16d는 본 발명의 실시예들에 따른 메모리 시스템에서 코드워드에 정정 불가능 에러가 발생한 경우의 에러 구제 정책을 나타낸다.
도 17은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 18은 본 발명의 실시예들에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 19는 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 20은 본 발명의 실시예에 따른 반도체 메모리 장치가 적용된 메모리 시스템 나타내는 블록도이다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 22는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 서버 시스템을 나타낸다.
도 23은 본 발명의 실시예들에 따른 반도체 메모리 장치가 장착된 컴퓨팅 시스템을 나타내는 블록도이다.
도 24는 본 발명의 실시예들에 따른 반도체 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 1을 참조하면, 전자 시스템(10)은 호스트(20) 및 메모리 시스템(30)을 포함할 수 있다. 메모리 시스템(30)은 메모리 컨트롤러(100) 및 복수의 반도체 메모리 장치들(200a~200k)을 포함할 수 있다.
호스트(20)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(30)과 통신할 수 있다. 또한 호스트(20)와 메모리 시스템(30)간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 30)의 동작을 전반적으로 제어하며, 호스트(20)와 메모리 장치들(200a~200k) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트(20)의 요청에 따라 반도체 메모리 장치들(200a~200n)을 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read).
또한, 메모리 컨트롤러(100)는 반도체 메모리 장치들(200a~200k)을 제어하기 위한 동작 커맨드(command)들을 인가하여, 메모리 장치들(200a~200k)의 동작을 제어한다.
실시예에 따라, 반도체 메모리 장치들(200a~200k) 각각은 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 리프레쉬 동작이 필요한 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)일 수 있다. 또한 반도체 메모리 장치들(200a~200k) 각각은 플래시 메모리나 저항성 메모리와 같은 비휘발성 메모리 장치일 수 있다.
도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 2에서는 메모리 컨트롤러(100)에 대응되는 하나의 반도체 메모리 장치(200a)만을 예로 들어 설명한다.
도 2를 참조하면, 메모리 시스템(30)은 메모리 컨트롤러(100)와 반도체 메모리 장치(200a)를 포함할 수 있다. 메모리 컨트롤러(100)와 반도체 메모리 장치(200a)는 각각 대응하는 커맨드 핀(101, 201), 어드레스 핀(102, 202) 및 데이터 핀(103, 203)을 통하여 서로 연결될 수 있다. 커맨드 핀(101, 201)들은 커맨드 전송선(TL1)을 통하여 커맨드 신호(CMD)를 전송하고, 어드레스 핀들(102, 202)은 어드레스 전송선(TL2)을 통하여 어드레스 신호(ADDR)를 전송하고, 데이터 핀들(103, 203)은 데이터 전송선(TL3)을 통하여 복수의 단위 데이터를 구비하는 메인 데이터(MD)를 교환할 수 있다.
도 1 및 도 2를 참조하면, 메모리 컨트롤러(100)는 호스트(20)의 요청에 기초하여 데이터 핀(103, 203)을 통해 반도체 메모리 장치(200a)로 데이터를 입력하거나 반도체 메모리 장치(200a)로부터 데이터를 출력할 수 있다. 또한, 메모리 컨트롤러(100)는 어드레스 핀(102, 202)을 통해 반도체 메모리 장치(200a)로 어드레스를 입력하거나, 메모리 장치(201)로부터 어드레스를 출력할 수 있다. 실시예에 있어서, 메모리 컨트롤러(100)는 에러 카운터(110)를 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 도 2의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 3을 참조하면, 반도체 메모리 장치(200a)는 제어 로직(210), 어드레스 레지스터(220), 어드레스 비교부(225), 뱅크 제어 로직(230), 리프레쉬 카운터(297), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더(260), 컬럼 디코더(270), 메모리 셀 어레이(300), 센스 앰프부(285), 입출력 게이팅 회로(290), 에러 정정 회로(360), 데이터 입출력 버퍼(295), 에러 판정 회로(400) 및 레지스터부(480)를 포함할 수 있다.
상기 메모리 셀 어레이(300)는 제1 내지 제4 뱅크 어레이들(310~340)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 제1 내지 제4 뱅크 어레이들(310~340)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(260a~260d)을 포함하고, 상기 컬럼 디코더(270)는 제1 내지 제4 뱅크 어레이들(310~340)에 각각 연결된 제1 내지 제4 뱅크 컬럼 디코더들(270a~270d)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제4 뱅크 어레이들(310~340)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(285a~285d)을 포함할 수 있다. 제1 내지 제4 뱅크 어레이들(310~340), 제1 내지 제4 뱅크 센스 앰프들(285a~2854), 제1 내지 제4 뱅크 칼럼 디코더들(270a~270d) 및 제1 내지 제4 뱅크 로우 디코더들(260a~260d)은 제1 내지 제4 뱅크들을 각각 구성할 수 있다. 제1 내지 제4 뱅크 어레이들(310~340) 각각은 복수의 워드라인들과 복수의 비트라인들 및 워드라인들과 비트라인들이 교차하는 지점에 형성되는 복수의 동적 메모리 셀들을 포함할 수 있다. 도 3에는 4개의 뱅크들을 포함하는 반도체 메모리 장치(200a)의 예가 도시되어 있으나, 실시예에 따라, 반도체 메모리 장치(200a)는 임의의 수의 뱅크들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(260a~260d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제4 뱅크 컬럼 디코더들(270a~270d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
리프레쉬 카운터(297)는 제어 로직(210)으로부터의 제어에 따라 메모리 셀 어레이(300)에 포함되는 메모리 셀 로우들을 리프레쉬하기 위한 리프레쉬 로우 어드레스(REF_ADDR)를 생성할 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(297)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(245)로부터 출력된 로우 어드레스(RA)는 제1 내지 제4 뱅크 로우 디코더들(260a~260d)에 각각 인가될 수 있다.
제1 내지 제4 뱅크 로우 디코더들(260a~260d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제4 뱅크 컬럼 디코더들(270a~270d)에 각각 인가할 수 있다.
제1 내지 제4 뱅크 컬럼 디코더들(270a~270d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 뱅크 어레이들(310~340)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제4 뱅크 어레이들(310~340)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제4 뱅크 어레이들(310~340) 중 하나의 뱅크 어레이에서 독출될 코드워드(CW)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 코드워드(CW)는 에러 정정 회로(360)와 데이터 입출력 버퍼(299)를 통하여 상기 메모리 컨트롤러에 제공될 수 있다. 제1 내지 제4 뱅크 어레이들(310~340) 중 하나의 뱅크 어레이에 기입될 메인 데이터(MD)는 상기 메모리 컨트롤러로부터 데이터 입출력 버퍼(299)에 제공될 수 있다. 데이터 입출력 버퍼(299)에 제공된 메인 데이터(MD)는 에러 정정 회로(360)에서 코드워드(CW)로 인코딩된다. 코드워드(CW)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
데이터 입출력 버퍼(299)는 테스트 모드에서는 외부의 테스트 장치로부터 제공되는 테스트 패턴 데이터(TP)를 수신하고, 테스트 패턴 데이터(TP)를 입출력 게이팅 회로(290)와 에러 판정 회로(400)에 제공할 수 있다. 입출력 게이팅 회로(290)는 테스트 모드에서 상기 테스트 패턴 데이터(TP)를 메모리 셀 어레이(300)의 타겟 페이지에 기입하고, 타겟 페이지로부터 테스트 패턴 데이터(TP)를 독출하여 테스트 결과 데이터(TR)로서 에러 판정 회로(400)에 제공할 수 있다.
에러 판정 회로(400)는 테스트 모드에서 테스트 패턴 데이터(TP)를 저장하고 있다가 테스트 결과 데이터(TR)가 입력되는 경우, 테스트 패턴 데이터(TP)와 테스트 결과 데이터(TR)를 비트별로 비교하고, 테스트 결과 데이터(TR)에 포함되는 에러의 종류의 정정가능 여부를 코드워드의 크기와 같거나 작은 단위로 판단하고, 판단 결과를 나타내는 제1 에러 종류 신호(EKS1)를 레지스터부(480)에 제공할 수 있다.
실시예에 있어서, 에러 판정 회로(400)가 테스트 결과 데이터(TR)에 포함되는 에러의 종류의 정정가능 여부를 코드워드의 크기와 같은 단위로 판단하는 경우, 제1 에러 종류 신호(EKS1)는 테스트 결과 데이터(TR)에 에러가 포함되지 않음을 나타내는 노 에러(No error, NE), 테스트 결과 데이터(TR)에 포함되는 에러의 수가 에러 정정 회로(360)의 에러 정정 능력 이내임을 나타내는 정정가능 에러(correctable error, CE) 및 테스트 결과 데이터(TR)에 포함되는 에러의 수가 에러 정정 회로(360)의 에러 정정 능력을 초과함을 나타내는 정정불가능 에러(uncorrectable error, UE)중 하나일 수 있다. 즉, 제1 에러 종류 신호(EKS1)가 2 비트로 구성되는 경우, '00'은 에러 없음(NE)을 나타내고, '01'은 정정가능 에러(CE)를 나타내고, '11'은 정정불가능 에러(UE)를 나타낼 수 있다.
또한, 에러 판정 회로(400)가 테스트 결과 데이터(TR)에 포함되는 에러의 정정가능 여부를 코드워드의 크기보다 작은 단위로 판단하는 경우, 제1 에러 종류 신호(EKS1)는 에러 판단 단위에 에러가 포함되지 않음을 나타내는 부분 노 에러(partial No error, pNE), 에러 판단 단위에 포함되는 에러의 수가 에러 정정 회로(360)의 에러 정정 능력 이내임을 나타내는 부분 정정가능 에러(partial correctable error, pCE) 및 에러 판단 단위에 포함되는 에러의 수가 에러 정정 회로(360)의 에러 정정 능력을 초과함을 나타내는 부분 정정불가능 에러(partial uncorrectable error, pUE)중 하나일 수 있다.
에러 정정 회로(360)는 기입 모드에서 데이터 입출력 버퍼(299)로부터 제공되는 복수의 단위 데이터를 포함하는 메인 데이터(MD)에 기초하여 패리티 데이터를 생성하고, 메인 데이터(MD)와 패리티 데이터를 포함하는 코드워드(CW)를 입출력 게이팅 회로(290)에 제공하고, 입출력 게이팅 회로(290)는 코드워드(CW)를 메모리 셀 어레이(300)의 타겟 페이지에 기입할 수 있다. 또한 에러 정정 회로(360)는 독출 모드에서 메모리 셀 어레이(300)의 타겟 페이지로부터 독출된 코드워드(CW)를 입출력 게이팅 회로(290)로부터 제공받을 수 있다. 에러 정정 회로(360)는 독출된 코드워드(CW)에 포함되는 패리티 데이터를 메인 데이터(MD)에 대한 디코딩을 수행하여 메인 데이터(MD)에 포함되는 에러의 정정가능 여부를 상기 코드워드(CW)의 크기와 같거나 작은 단위로 판단하고 이를 나타내는 제2 에러 종류 신호(EKS2)를 레지스터부(480)에 제공할 수 있다. 제2 에러 종류 신호(EKS2)도 에러 판단 단위의 크기에 따라 노 에러(No error, NE), 정정가능 에러(correctable error, CE) 및 정정불가능 에러(uncorrectable error, UE)중 하나이거나 부분 노 에러(pNE), 부분 정정가능 에러(pCE) 및 부분 정정불가능 에러(partial uncorrectable error, pUE)중 하나일 수 있다.
레지스터부(480)는 테스트 모드에서는 제1 에러 종류 신호(EKS1)와 이와 관련된 페일 어드레스(FA)를 저장하고, 노멀 모드에서는 제2 에러 종류 신호(EKS2)와 이와 관련된 페일 어드레스(FA)를 저장할 수 있다. 레지스터부(480)는 테스트 모드에서는 제1 에러 종류 신호(EKS1)와 이와 관련된 페일 어드레스(FA)를 에러 정보 신호(EIS)로서 외부의 테스트 장치에 제공하고, 노멀 모드에서는 제2 에러 종류 신호(EKS2)와 이와 관련된 페일 어드레스(FA)를 에러 정보 신호(EIS)로서 외부의 메모리 컨트롤러에 제공할 수 있다.
어드레스 비교부(225)는 페일 어드레스(FA)를 저장하고, 어드레스 신호(ADDR)가 페일 어드레스(FA)와 일치하는 경우, 리던던시 어레이를 활성화하기 위한 리던던시 칼럼 선택 신호(RCSL)를 활성화시킬 수 있다.
제어 로직(210)은 반도체 메모리 장치(200a)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(210)은 반도체 메모리 장치(200a)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(200a)은 상기 메모리 컨트롤러로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200a)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 특히 제어 로직(210)은 커맨드(210)를 디코딩하여 반도체 메모리 장치(200a)의 동작 모드를 나타내는 모드 신호(MS)를 생성할 수 있다. 제어 로직(210)은 모드 신호(MS)를 데이터 입출력 버퍼(299), 에러 판정 회로(400), 입출력 게이팅 회로(290) 및 레지스터부(480)에 제공할 수 있다.
도 4는 본 발명의 일 실시예에 따른 도 3의 반도체 메모리 장치에서 하나의 뱅크 어레이를 나타내는 회로도이다.
도 4를 참조하면, 뱅크 어레이 각각은 복수개의 워드라인들(WLs), 복수개의 비트라인들(BLs), 그리고 워드라인들(WLs)과 비트라인들 (BLs) 사이의 교차점에 배치되는 복수개의 메모리 셀들(MCs)을 포함할 수 있다.
도 5는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 제1 뱅크 어레이를 개략적으로 나타낸다.
도 5를 참조하면, 제1 뱅크 어레이(310)는 노멀 셀 어레이(311) 및 리던던시 셀 어레이(313)를 포함할 수 있다. 노멀 셀 어레이(311)는 메인 데이터(MD)와 패리티 데이터를 저장하는 노멀 셀들이 배치되고, 리던던시 셀 어레이(313)는 노멀 셀 어레이(311)의 결함 있는 셀을 구제하기 위한 리던던시 셀들이 배치될 수 있다.
도 6은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 6을 참조하면, 메모리 시스템(40)은 테스트 장치(150) 및 도 3의 반도체 메모리 장치(200a)를 포함할 수 있다.
테스트 장치(150)는 테스트 모드에서 커맨드 핀(201)을 통하여 반도체 메모리 장치(200a)에 테스트 모드임을 나타내는 커맨드(CMD)를 인가하고, 어드레스 핀(202)을 통하여 테스트 대상이 되는 타겟 어드레스(ADDR)를 인가하고, 데이터 핀(203)을 통하여 반도체 메모리 장치(200a)에 테스트 패턴 데이터(TP)를 인가하고, 반도체 메모리 장치(200a)로부터 테스트 결과 데이터(TR)를 수신하고, 별도의 핀(204)을 통하여 테스트와 관련된 제1 에러 정보 신호(EIS1)를 수신할 수 있다. 제1 에러 정보 신호(EIS1)는 상술한 바와 같이, 반도체 메모리 장치(200a)에 포함되는 메모리 셀 어레이에서 에러가 발생한 페이지의 어드레스 및 에러의 종류를 나타내는 에러 정보 신호(EKS1)를 포함할 수 있다. 테스트 장치(150)는 제1 에러 정보 신호(EIS1)에 기초하여 코드워드의 단위보다 작거나 같은 단위로 에러의 종류를 판별할 수 있다. 테스트 장치(150)가 코드워드의 단위보다 작은 단위로 상기 에러의 종류를 판별하는 경우에, 상기 코드워드보다 작은 단위는 단위 데이터의 크기와 같거나 단위 데이터의 크기보다 클 수 있다.
도 7은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 에러 판정 회로를 나타내는 블록도이다.
도 7을 참조하면, 에러 판정 회로(400)는 제1 버퍼(410), 제2 버퍼(420), 비교기 회로(430), 에러 카운터 블록(440) 및 전송 블록(460)을 포함할 수 있다.
제1 버퍼(410)는 테스트 모드에서 데이터 입출력 버퍼(299)로부터 제공되는 테스트 패턴 데이터(TP)를 저장한다. 이 테스트 패턴 데이터(TP)는 또한 입출력 게이팅 회로(290)를 통하여 메모리 셀 어레이(300)의 타겟 페이지에 기입된다. 제2 버퍼(420)는 테스트 모드에서 메모리 셀 어레이(300)의 타겟 페이지로부터 독출된 테스트 결과 데이터(TR)를 저장할 수 있다. 비교기 회로(430)는 제1 버퍼(410)와 제2 버퍼(420)에 연결되고, 제1 버퍼(410)에 저장된 테스트 패턴 데이터(TP)와 제2 버퍼(420)에 저장된 테스트 결과 데이터(TR)를 비트별로 비교하고 비교 결과를 나타내는 비교 결과 데이터(TRS)를 출력할 수 있다. 비교 결과 데이터(TRS)는 에러 카운터 블록(440)과 전송 블록(460)에 제공될 수 있다. 전송 블록(460)은 비교 결과 데이터(TRS)를 외부의 테스트 장치에 제공할 수 있다. 에러 카운터 블록(440)은 비교 결과 데이터(TRS)에 기초하여 테스트 결과 데이터(TR)에 포함되는 에러의 종류의 정정가능 여부를 나타내는 제1 에러 종류 신호(EKS1)를 레지스터부(480)에 제공할 수 있다.
실시예에 있어서, 에러 판정 회로(400)가 테스트 결과 데이터(TR)에 포함되는 에러의 종류의 정정가능 여부를 코드워드의 크기와 같은 단위로 판단하는 경우, 제1 에러 종류 신호(EKS1)는 테스트 결과 데이터(TR)에 에러가 포함되지 않음을 나타내는 노 에러(No error, NE), 테스트 결과 데이터(TR)에 포함되는 에러의 수가 에러 정정 회로(360)의 에러 정정 능력 이내임을 나타내는 정정가능 에러(correctable error, CE) 및 테스트 결과 데이터(TR)에 포함되는 에러의 수가 에러 정정 회로(360)의 에러 정정 능력을 초과함을 나타내는 정정불가능 에러(uncorrectable error, UE)중 하나일 수 있다. 즉, 제1 에러 종류 신호(EKS1)가 2 비트로 구성되는 경우, '00'은 에러 없음(NE)을 나타내고, '01'은 정정가능 에러(CE)를 나타내고, '11'은 정정불가능 에러(UE)를 나타낼 수 있다.
또한, 에러 판정 회로(400)가 테스트 결과 데이터(TR)에 포함되는 에러의 종류의 정정가능 여부를 코드워드의 크기보다 작은 단위로 판단하는 경우, 제1 에러 종류 신호(EKS1)는 에러 판단 단위에 에러가 포함되지 않음을 나타내는 부분 노 에러(partial No error, pNE), 에러 판단 단위에 포함되는 에러의 수가 에러 정정 회로(360)의 에러 정정 능력 이내임을 나타내는 부분 정정가능 에러(partial correctable error, pCE) 및 에러 판단 단위에 포함되는 에러의 수가 에러 정정 회로(360)의 에러 정정 능력을 초과함을 나타내는 부분 정정불가능 에러(partial uncorrectable error, pUE)중 하나일 수 있다.
도 8은 본 발명의 실시예들에 따른 도 7의 에러 판정 회로의 일부를 나타낸다.
도 7 및 도 8을 참조하면, 비교기 회로(430)는 상기 테스트 패턴 데이터(TP)와 상기 테스트 결과 데이터(TR)를 비트별(TP1~TPq, TR1~TRq)로 각각 비교하여 상기 비교 결과 데이터(CRS)의 각 비트를 출력하는 복수의 비교기들(431~43q, 여기서 9는 4 이상의 자연수)을 포함할 수 있다. 에러 카운터 블록(440)은 상기 비교 결과 데이터(CRS)의 두 개의 비트들을 수신하여 에러의 수를 각각 카운팅하는 복수의 에러 카운터들(441~44p, p는 2이상의 자연수) 및 상기 에러 카운터들(441~44p)의 출력에 기초하여 제1 에러 종류 신호(EKS1)를 제공하는 로직 유닛(450)을 포함할 수 있다. 전송 블록(460)은 비교 결과 데이터(CRS)를 외부의 테스트 장치에 전송할 수 있다.
도 9는 본 발명의 실시예들에 따른 도 8의 복수의 에러 카운터들 중에서 하나의 에러 카운터의 구성을 나타낸다.
도 9를 참조하면, 에러 카운터(44p)는 앤드 게이트(471), 배타적 앤드 게이트(472), 앤드 게이트들(473, 474), 오어 게이트(475) 및 앤드 게이트(476)를 포함할 수 있다.
앤드 게이트(471)는 비교 결과 데이터(CRS)의 두 비트(CRS(q-1), CRSq)에 대하여 앤드 연산을 수행하고, 배타적 오어 게이트(472)는 최상위 두 비트(CRS(q-1), CRSq)에 대하여 배타적 오어 연산을 수행한다. 앤드 게이트(473)는 앤드 게이트(471)의 출력과 인접한 에러 카운터의 출력에 대하여 앤드 연산을 수행하고, 앤드 게이트(474)는 배타적 오어 게이트(472)의 출력과 인접한 에러 카운터의 출력에 대하여 앤드 연산을 수행한다. 오어 게이트(475)은 앤드 게이트들(473, 474)의 출력들에 대하여 오어 연산을 수행하여 그 결과를 출력하고, 앤드 게이트(476)는 앤드 게이트(471)의 출력과 인접한 에러 카운터의 출력에 대하여 앤드 연산을 수행하여 그 결과를 출력할 수 있다.
도 10a는 본 발명의 실시예들에 따른 도 8의 로직 유닛의 구성을 나타낸다.
도 10a를 참조하면, 로직 유닛(450a)은 오어 게이트(451a), 앤드 게이트(452), 배타적 오어 게이트(453) 및 앤드 게이트(454)를 포함할 수 있다. 오어 게이트(451a)는 에러 카운터(44p)로부터 출력들을 수신하고, 에러 카운터(44p)의 출력들에 대하여 논리합 연산을 수행할 수 있다. 앤드 게이트(452)는 오어 게이트(451a)의 출력과 제1 테스트 모드 레지스터 셋 신호(TMRS1)에 대하여 앤드(AND) 연산을 수행하여 제1 에러 종류 신호(EKS11)를 출력할 수 있다. 따라서 제1 에러 종류 신호(EKS11)는 노 에러(No error, NE)나 정정가능 에러(correctable error, CE)인 경우에는 하이 레벨의 제1 에러 종류 신호(EKS11)를 출력하고, 정정불가능 에러(UE)인 경우에는 로우 레벨의 제1 에러 종류 신호(EKS11)를 출력할 수 있다. 배타적 오어 게이트(453)는 제1 테스트 모드 레지스터 셋 신호(TMRS1)와 제2 테스트 모드 레지스터 셋 신호(TMRS2)에 대하여 배타적 오어 연산을 수행하고, 앤드 게이트(454)는 오어 게이트(451a)의 출력과 배타적 오어 게이트(453)의 출력에 대하여 앤드 연산을 수행하여 도 8의 전송 블록(460)에 제공할 수 있다.
다시 도 8을 참조하면, 전송 블록(460)은 비교 결과 데이터(CRS)와 앤드 게이트(454)의 출력을 수신하고, 비교 결과 데이터(CRS)를 테스트 장치(150)에 전송할 수 있다.
도 10b는 본 발명의 실시예들에 따른 도 8의 로직 유닛의 구성을 나타낸다.
도 10b를 참조하면, 로직 유닛(450a)은 앤드 게이트(451b), 앤드 게이트(452), 배타적 오어 게이트(453) 및 앤드 게이트(454)를 포함할 수 있다. 앤드 게이트(451b)는 에러 카운터(44p)로부터 출력들을 수신하고, 에러 카운터(44p)의 출력들에 대하여 논리곱 연산을 수행할 수 있다. 앤드 게이트(452)는 앤드 게이트(451b)의 출력과 제1 테스트 모드 레지스터 셋 신호(TMRS1)에 대하여 앤드(AND) 연산을 수행하여 제1 에러 종류 신호(EKS12)를 출력할 수 있다. 따라서 제1 에러 종류 신호(EKS12)는 노 에러(No error, NE)인 경우에는 하이 레벨의 제1 에러 종류 신호(EKS12)를 출력하고, 정정가능 에러(correctable error, CE)인 경우에는 정정불가능 에러(UE)인 경우에는 로우 레벨의 제1 에러 종류 신호(EKS12)를 출력할 수 있다. 배타적 오어 게이트(453)는 제1 테스트 모드 레지스터 셋 신호(TMRS1)와 제2 테스트 모드 레지스터 셋 신호(TMRS2)에 대하여 배타적 오어 연산을 수행하고, 앤드 게이트(454)는 앤드 게이트(451b)의 출력과 배타적 오어 게이트(453)의 출력에 대하여 앤드 연산을 수행하여 도 8의 전송 블록(460)에 제공할 수 있다.
다시 도 8을 참조하면, 전송 블록(460)은 비교 결과 데이터(CRS)와 앤드 게이트(454)의 출력을 수신하고, 비교 결과 데이터(CRS)를 테스트 장치(150)에 전송할 수 있다.
종래의 반도체 메모리 장치에서는 에러가 없는 경우(NE)나 정정가능한 에러(CE)의 경우에는 테스트 결과가 모두 패스로서 출력되므로 정정가능한 에러(CE)의 정보와 위치를 알 수 없었다. 따라서 반도체 메모리 장치가 에러 정정 회로를 포함하여도 테스트 솔루션을 제어 로직에 제공할 수 없어 품질 리스크를 야기할 수 있었다. 하지만 본 발명의 실시예들에 따른 반도체 메모리 장치에서는 정정가능한 에러(CE)의 정보와 위치를 테스트 장치에서 알 수 있으므로 이에 따른 테스트 솔류션을 반도체 메모리 장치(200a)에 제공할 수 있어, 에러 구제 정책을 유연하게 결정할 수 있다.
도 11은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 에러 정정 회로와 입출력 게이팅 회로의 구성을 나타낸다.
도 11을 참조하면, 에러 정정 회로(360)는 인코더(370) 및 디코더(380)를 포함할 수 있다. 입출력 게이팅 회로(290)는 게이팅부(291), 기입 드라이버(293) 및 래치부(295)를 포함할 수 있다.
인코더(370)는 기입 동작시에 메모리 컨트롤러(100)로부터 복수의 단위 데일터를 구비하는 메인 데이터(MD)를 수신하고, 메인 데이터(MD)를 인코딩하여 패리티 데이터를 생성하고, 메인 데이터(MD)와 패리티 데이터를 포함하는 코드 워드(WCW 또는 기입 코드 워드)를 입출력 게이팅 회로(290)에 제공한다. 디코더(380)는 독출 동작시에 입출력 게이팅 회로(290)로부터 코드 워드(또는 독출 코드 워드, RCW)를 제공받아, 코드 워드(RCW)에 포함된 패리티 데이터를 이용하여 코드워드(RCW)에 포함된 메인 데이터의 에러를 정정하고, 에러가 정정된 메인 데이터(MD or C_MD)를 데이터 입출력 버퍼(299)를 통하여 메모리 컨트롤러(100)에 제공할 수 있다. 또한 디코더(380)는 코드 워드(RCW)에 포함된 에러의 정정가능 여부를 나타내는 제2 에러 종류 신호(EKS2)를 레지스터부(480)에 제공할 수 있다. 여기서 디코더(380)는 코드워드(RCW)에 포함된 에러의 정정가능 여부를 코드워드(CW)의 크기와 같거나 작은 단위로 판단하고, 이를 나타내는 제2 에러 종류 신호(EKS2)를 레지스터부(480)에 제공할 수 있다.
게이팅부(291)는 노멀 모드에서 디코딩된 컬럼 어드레스(DCADDR)에 응답하여 기입 드라이버(293)로부터의 기입 코드워드를 메모리 셀 어레이에 게이팅하고, 메모리 셀 어레이로부터의 독출 코드워드를 래치 유닛(295)에 게이팅한다. 게이팅부(291)는 테스트 모드에서 기입 드라이버(293)로부터의 테스트 패턴 데이터(TD)를 메모리 셀 어레이에 게이팅하고, 메모리 셀 어레이로부터의 테스트 결과 데이터를 래치 유닛(295)에 게이팅한다. 래치 유닛(295)은 모드 신호(MS)에 응답하여 노멀 모드에서는 메모리 셀 어레이로부터의 독출 코드워드(RCW)를 디코더(380)에 제공하고, 테스트 모드에서는 테스트 결과 데이터(TR)를 에러 판정 회로(400)에 제공할 수 있다.
도 12는 본 발명의 실시예들에 따른 도 11의 에러 정정 회로에서 디코더의 구성을 나타내는 블록도이다.
도 12를 참조하면, 디코더(380)는 신드롬 생성기(381), 에러 위치 검출기(383), 에러 정정기(385) 및 에러 신호 생성기(387)를 포함할 수 있다.
신드롬 생성기(381)는 독출 코드워드(RCW)에 포함되는 메인 데이터(MD)와 패리티 데이터(PRT)에 기초하여 신드롬(SDR)을 생성할 수 있다. 에러 위치 검출기(383)는 신드롬(SDR)에 기초하여 메인 데이터(MD)의 에러의 위치를 검출하여 에러 위치 신호(EPS)를 생성할 수 있다. 예를 들어, 에러 위치 검출기(383)는 둘 이상의 신드롬(SDR)을 이용하여 에러 위치 방정식의 계수들을 산출하고, 산출된 계수들에 기초하여 에러 위치를 검출하여 에러 위치 신호(EPS)를 생성할 수 있다. 에러 정정기(385)는 생성된 에러 위치 신호(EPS)에 기초하여 메인 데이터(MD)의 에러를 정정하여 정정된 메인 데이터(C_MD)를 제공할 수 있다. 물론 에러 정정기(385)는 메인 데이터(MD)에 에러가 없는 경우에는 메인 데이터(MD)를 제공할 수 있다. 에러 신호 생성기(387)는 에러 위치 신호(EPS)에 기초하여 메인 데이터(MD)에 포함되는 에러의 정정가능 여부를 제2 에러 종류 신호(EKS2)를 레지스터부(480)에 제공할 수 있다.
도 13은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 레지스터부의 구성을 나타내는 블록도이다.
도 13을 참조하면, 레지스터부(480)는 레지스터(481)와 페일 어드레스 테이블(483)을 포함할 수 있다.
레지스터(481)는 제1 에러 종류 신호(EKS1)와 제2 에러 종류 신호(EKS2)를 저장할 수 있다. 페일 어드레스 테이블(483)은 테스트 모드에서는 제1 에러 종류 신호(EKS1)와 관련된 제1 페일 어드레스(FA1)를 저장하고, 노멀 모드에서는 제2 에러 종류 신호(EKS2)와 관련된 제2 페일 어드레스(FA2)를 저장할 수 있다. 레지스터(481)는 모드 신호(MS)에 응답하여 테스트 모드에서는 제1 에러 종류 신호(EKS1)를 출력하고, 노멀 모드에서는 제2 에러 종류 신호(EKS2)를 출력할 수 있다. 페일 어드레스 테이블(483)은 테스트 모드에서는 제1 페일 어드레스(FA1)를 출력하고, 노멀 모드에서는 제2 페일 어드레스(FA2)를 출력할 수 있다. 따라서 레지스터부(480)는 테스트 모드에서는 제1 에러 종류 신호(EKS1)와 제1 페일 어드레스(FA1)를 에러 정보 신호(EIS)로서 테스트 장치(150)에 제공하고, 노멀 모드에서는 제2 에러 종류 신호(EKS2)와 제2 페일 어드레스(FA2)를 에러 정보 신호(EIS)로서 메모리 컨트롤러(100)에 제공할 수 있다. 에러 정보 신호(EIS)는 상술한 바와 같이, 에러 판단 단위의 크기에 따라 노 에러(No error, NE), 정정가능 에러(correctable error, CE) 및 정정불가능 에러(uncorrectable error, UE)중 하나를 포함하거나 부분 노 에러(pNE), 부분 정정가능 에러(pCE) 및 부분 정정불가능 에러(partial uncorrectable error, pUE)중 하나를 포함할 수 있다.
도 14 및 도 15는 도 3의 반도체 메모리 장치에서 노멀 모드에서 에러 정보 신호가 전달되는 경로를 나타낸다.
도 14 및 도 15에서는 도 3의 반도체 메모리 장치(200a)에서 제어 로직(210), 어드레스 레지스터(220), 로우 디코더(260), 칼럼 디코더(270), 메모리 셀 어레이(300), 에러 정정 회로(360), 데이터 입출력 버퍼(299) 및 레지스터부(480)를 도시하였고, 커맨드(CMD)가 입력되는 커맨드 핀(201), 어드레스(ADDR)가 입력되는 어드레스 핀(202), 데이터 핀(203) 및 별도의 핀(204)을 도시하였다.
도 14를 참조하면, 에러 정정 회로(360)는 제2 에러 종류 신호(EKS2)를 레지스터부(480)에 제공하고, 어드레스 레지스터(220)는 제2 페일 어드레스(FA2)를 레지스터부(480)에 제공할 수 있다. 레지스터부(480)는 제2 에러 종류 신호(EKS2)와 제2 페일 어드레스(FA2)를 포함하는 에러 정보 신호(EIS)를 데이터 입출력 버퍼(299)에 제공하고, 데이터 입출력 버퍼(299)는 제어 로직(210)의 제어에 따라서 데이터 핀(203)을 통하여 에러 정보 신호(EIS)를 메모리 컨트롤러(100)에 제공할 수 있다. 메모리 컨트롤러(100)는 이 에러 정보 신호(EIS)에 기초하여 반도체 메모리 장치(200a)의 리페어 정책을 결정할 수 있다. 예를 들어, 메인 데이터(MD)에 정정 불가능 에러(UE)가 포함되는 경우, 이와 관련된 페이지를 리던던시 셀 어레이(313)의 결함 없는 페이지로 대체하도록 반도체 메모리 장치(200a)를 제어할 수 있다.
도 15를 참조하면, 에러 정정 회로(360)는 제2 에러 종류 신호(EKS2)를 레지스터부(480)에 제공하고, 어드레스 레지스터(220)는 제2 페일 어드레스(FA2)를 레지스터부(480)에 제공할 수 있다. 레지스터부(480)는 제2 에러 종류 신호(EKS2)와 제2 페일 어드레스(FA2)를 포함하는 에러 정보 신호(EIS)를 데이터 입출력 버퍼(299)에 제공하고, 데이터 입출력 버퍼(299)는 제어 로직(210)의 제어에 따라서 별도의 핀(20)을 통하여 에러 정보 신호(EIS)를 메모리 컨트롤러(100)에 제공할 수 있다. 별도의 핀(204)은 데이터 마스크 핀일 수 있다. 데이터 마스크 핀은 기입 동작에서 마스크된 기입 동작을 수행하는데 사용되므로 독출 동작에서는 에러 정보 신호(EIS)를 메모리 컨트롤러(100)에 전달하는데 사용될 수 있다. 메모리 컨트롤러(100)는 이 에러 정보 신호(EIS)에 기초하여 반도체 메모리 장치(200a)의 에러 구제 정책을 결정할 수 있다. 예를 들어, 메인 데이터(MD)에 정정 불가능 에러(UE)가 포함되는 경우, 이와 관련된 페이지를 리던던시 셀 어레이(313)의 결함 없는 페이지로 대체하도록 반도체 메모리 장치(200a)를 제어할 수 있다.
도 16a는 본 발명의 실시예들에서 코드워드와 에러 판단 단위의 관계를 나타낸다.
도 16a를 참조하면, 본 발명의 실시예들에 따른 코드워드(CW)는 복수의 단위 데이터들(UD1~UDl, 여기서 l은 2이상의 자연수)을 구비하는 메인 데이터(MD) 및 패리티 비트들(PB)을 포함하는 패리티 데이터(PRT)를 포함할 수 있다.
또한 도 3의 에러 판정 회로(400)나 에러 정정 회로(360)는 코드워드(CW)의 크기와 같거나 작은 단위로 코드워드(CW)에 포함되는 에러의 정정가능 여부를 판단하고 이를 나타내는 에러 종류 신호(EKS1, EKS2)를 출력할 수 있다. 여기서 에러의 판단 단위(error determining unit)는 단위 데이터(UD1)의 크기와 동일(EDU1)하거나 단위 데이터(UD1)의 크기보다 크거나(EDU2, EDU3), 코드워드(CW)의 크기와 동일(EDU4)할 수 있다.
도 16b 내지 도 16d는 본 발명의 실시예들에 따른 메모리 시스템에서 코드워드에 정정 불가능 에러가 발생한 경우의 에러 구제 정책을 나타낸다.
도 16a 내지 도 16c에서는 코드워드(CW)에 정정 불가능 에러(UE)가 발생한 경우에 코드워드(CW)의 단위보다 에러 처리의 단위가 작은 경우의 에러 구제 정책을 나타낸다. 도 16a 내지 도 16c에서는 에러 처리의 단위가 코드워드(CW)의 단위의 절반인 경우의 에러 구제 정책을 나타낸다.
도 16b를 참조하면, 단위 데이터(UD1)가 부분 정정 불가능 에러(pUE) 코드워드(CW)의 하프(half) 코드워드(351a)는 정정 불가능 에러(UE)를 포함하고, 코드워드(CW)의 하프 코드워드(353a)는 에러를 포함하지 않는다(NE). 이러한 경우에 도 6의 테스트 장치(150)는 정정 불가능 에러(UE)를 포함하는 하프 코드워드(351a)를 에러를 포함하지 않거나 정정가능한 에러를 포함하는 리던던시 페이지로 리페어되도록 에러 구제 정책을 결정할 수 있다. 따라서 테스트 장치(150)는 도 3의 어드레스 비교부(225)에 하프 코드워드(351a)의 어드레스를 페일 어드레스로서 저장할 수 있다. 또한 이러한 경우에 도 2의 메모리 컨트롤러(100)도 정정 불가능 에러(UE)를 포함하는 하프 코드워드(351a)를 에러를 포함하지 않거나 정정가능한 에러를 포함하는 리던던시 페이지로 리페어되도록 반도체 메모리 장치(200a)를 제어할 수 있다.
도 16c를 참조하면, 단위 데이터(UD1)가 부분 정정가능 에러(pCE)를 포함하여 코드워드(CW)의 하프(half) 코드워드(351b)는 정정 가능 에러(CE)를 포함하고, 단위 데이터(UDl)가 부분 정정가능 에러(pCE)를 포함하여 코드워드(CW)의 하프 코드워드(353b)도 정정 가능 에러(CE)를 포함한다. 이러한 경우에 도 6의 테스트 장치(150)는 정정 가능 에러(CE)를 포함하는 하프 코드워드(351b)나 하프 코드워드(351c)를 에러를 포함하지 않는 리던던시 페이지로 리페어되도록 에러 구제 정책을 결정할 수 있다. 따라서 테스트 장치(150)는 도 3의 어드레스 비교부(225)에 하프 코드워드(351b)나 하프 코드워드(351c)의 어드레스를 페일 어드레스로서 저장할 수 있다. 또한 이러한 경우에 도 2의 메모리 컨트롤러(100)도 정정 가능 에러(CE)를 포함하는 하프 코드워드(351b)를 에러를 포함하지 않는 리던던시 페이지로 리페어되도록 반도체 메모리 장치(200a)를 제어할 수 있다. 또한 메모리 컨트롤러(100)는 나머지 하프 코드워드(353b)의 에러는 에러 정정 회로(360)에서 정정하도록 반도체 메모리 장치(200a)를 제어할 수 있다.
도 16d를 참조하면, 단위 데이터(UD1)가 부분 정정가능 에러(pCE)를 포함하여 코드워드(CW)의 하프(half) 코드워드(351c)는 정정 가능 에러(CE)를 포함하고, 단위 데이터(UDl)가 부분 정정불가능 에러(pUE)를 포함하여 코드워드(CW)의 하프 코드워드(353c)는 정정 불가능 에러(UE)를 포함한다. 이러한 경우에 도 6의 테스트 장치(150)는 정정 불가능 에러(UE)를 포함하는 하프 코드워드(353c)가 에러를 포함하지 않는 리던던시 페이지로 리페어되도록 에러 구제 정책을 결정할 수 있다. 따라서 테스트 장치(150)는 도 3의 어드레스 비교부(225)에 하프 코드워드(353c)의 어드레스를 페일 어드레스로서 저장할 수 있다. 또한 이러한 경우에 도 2의 메모리 컨트롤러(100)도 정정 불가능 에러(UE)를 포함하는 하프 코드워드(353c)를 에러를 포함하지 않는 리던던시 페이지로 리페어되도록 반도체 메모리 장치(200a)를 제어할 수 있다. 또한 메모리 컨트롤러(100)는 하프 코드워드(351c)의 에러는 에러 정정 회로(360)에서 정정하도록 반도체 메모리 장치(200a)를 제어할 수 있다.
따라서 본 발명의 실시예들에 따른 메모리 시스템에서는 정정 가능한 에러의 위치와 개수를 메모리 컨트롤러나 테스트 장치에서 활용하여 반도체 메모리 장치의 에러 모니터링, 품질 수준, 테스트 솔루션 등을 위한 정보로 사용할 수 있다. 또한 에러 구제 정책의 단위를 코드워드의 단위보다 작게 설정하여 리던던시 자원을 효율적으로 이용할 수 있다.
도 17은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 3 내지 도 10b 및 도 16a 내지 도 17을 참조하면, 반도체 메모리 장치의 동작 방법에서는 테스트 모드에서 입출력 게이팅 회로(290)가 테스트 패턴 데이터(TD)를 메모리 셀 어레이(300)에 기입한다(S110). 입출력 게이팅 회로(292)가 메모리 셀 어레이(300)에 저장된 테스트 패턴 데이터를 테스트 결과 데이터로서 독출한다(S120). 에러 판정 회로(400)에서 메모리 셀 어레이(300)로부터 독출된 테스트 결과 데이터(TR)를 저장된 테스트 패턴 데이터(TD)와 비트별로 비교한다(S130). 상기 에러 판정 회로(400)는 상기 결과에 비교하여 테스트 결과 데이터(TR)에 포함되는 에러의 정정가능 여부를 나타내는 제1 에러 종류 신호(EKS1)를 레지스터부(480)에 제공한다. 여기서 에러의 종류는 에러 판단 단위의 크기에 따라 노 에러(No error, NE), 정정가능 에러(correctable error, CE) 및 정정불가능 에러(uncorrectable error, UE)중 하나이거나 부분 노 에러(pNE), 부분 정정가능 에러(pCE) 및 부분 정정불가능 에러(partial uncorrectable error, pUE)중 하나일 수 있다. 레지스터부(480)는 제1 에러 종류 신호(EKS1)와 관련된 제1 페일 어드레스(FA1)를 에러 정보 신호(EIS)로서 테스트 장치(150)에 제공한다(S140). 테스트 장치(150)는 에러 정보 신호(EIS)에 기초하여 반도체 메모리 장치(200a)의 에러 구제 정책을 결정할 수 있다.
도 18은 본 발명의 실시예들에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 2 내지 도 5, 도 11 내지 도 16c 및 도 18을 참조하면, 메모리 시스템의 동작 방법에서는 에러 정정 회로(360)의 인코더(370)가 메인 데이터(MD)를 기초로 패리티 데이터를 생성한다(S210). 입출력 게이팅 회로(290)는 노멀 모드에서 메인 데이터(MD)와 패리티 데이터를 포함하는 코드워드(CW)를 메모리 셀 어레이(CW)에 기입한다(S220). 입출력 게이팅 회로(290)는 메모리 셀 어레이(300)로부터 코드워드(CW)를 독출하여 에러 정정 회로(360)에 제공하고, 에러 정정 회로(360)의 디코더(380) 독출된 코드워드에 포함된 패리치 데이터를 이용하여 메인 데이터(MD)의 에러 발생 여부를 판단한다(S230). 에러 정정 회로(360)의 디코더(380)는 신드롬(SDR)을 이용하여 에러의 위치를 검출하고, 에러의 종류를 나타내는 제2 에러 종류 신호(EKS2)를 레지스터부(480)에 제공한다. 레지스터부(480)는 제2 에러 종류 신호(EKS2)와 관련된 제2 페일 어드레스(FA2)를 에러 정보 신호(EIS)로서 메모리 컨트롤러(100)에 제공한다(S240). 메모리 컨트롤러(100)는 에러 정보 신호(EIS)에 기초하여 반도체 메모리 장치(200a)의 에러 관리 정책을 결정한다. 도 16a 내지 도 16c를 참조하여 설명한 바와 같이, 에러 구제 정책의 단위를 코드워드의 단위보다 작게 설정하여 리던던시 자원을 효율적으로 이용할 수 있다.
도 19는 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 19에 도시된 바와 같이, 반도체 메모리 장치(600)는 다수의 반도체 레이어들(LA1 내지 LAk, k는 3이상의 자연수)을 구비할 수 있으며, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩인 것으로 가정하며 또한 나머지 반도체 레이어들(LA2 내지 LAk)은 슬레이브 칩인 것으로 가정한다. 다수의 반도체 레이어들(LA1 내지 LAk)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 컨트롤러(미도시)와 통신한다. 마스터 칩으로서 제1 반도체 레이어(610)와 슬레이브 칩으로서 제k 반도체 레이어(620)를 중심으로 하여 반도체 메모리 장치(600)의 구성 및 동작을 설명하면 다음과 같다.
제1 반도체 레이어(610)는 슬레이브 칩들에 구비되는 메모리 영역(Memory region, 621)을 구동하기 위한 각종 주변 회로들을 구비한다. 예컨데, 제1 반도체 레이어(610)는 메모리의 워드라인을 구동하기 위한 로우 드라이버(X-Driver, 6101)와, 메모리의 비트라인을 구동하기 위한 칼럼 드라이버(Y-Driver, 6102)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부(6103), 외부로부터 커맨드(CMD)를 입력받아 버퍼링하는 커맨드 버퍼(6104)와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼(6105) 등을 구비할 수 있다. 메모리 영역(621)은 도 4를 참조하여 설명한 바와 같이 메인 데이터와 패리티 데이터가 저장되는 노멀 셀 어레이 및 노멀 셀 어레이의 결함을 구제하기 위한 리던던시 셀 어레이를 구비할 수 있다.
또한 제1 반도체 레이어(610)는 제어 로직(6107)을 더 포함할 수 있다. 제어 로직(6107)은 메모리 컨트롤러(미도시)로부터 제공되는 커맨드 및 어드레스 신호에 기초하여 메모리 영역(621)에 대한 액세스를 제어하고, 메모리 영역(621)을 액세스하기 위한 제어 신호들을 생성할 수 있다.
한편, 제n 반도체 레이어(620)는, 메모리 영역(621)에 포함되는 메모리 셀들에 발생하는 에러를 정정하기 위한 에러 정정 회로(622)와 테스트 모드에서 메모리 영역(621)에 포함되는 메모리 셀들에 발생하는 에러를 판정하기 위한 에러 판정 회로(623)를 포함할 수 있다. 도 7 내지 도 10을 참조하여 설명한 바와 같이 에러 판정 회로(623)는 테스트 모드에서 테스트 패턴 데이터와 테스트 결과 데이터를 비트별로 비교하여 테스트 결과 데이터에 포함되는 에러의 정정가능 여부를 나타내는 제1 에러 종류 신호를 제공할 수 있다. 도 11 및 도 12를 참조하여 설명한 바와 같이 에러 정정 회로(622)는 노멀 모드에서 메인 데이터에 포함되는 에러의 종류를 나타내는 제2 에러 종류 신호를 제공할 수 있다. 따라서 반도체 메모리 장치(600)는 정정 가능한 에러의 위치와 개수를 메모리 컨트롤러나 테스트 장치에서 활용하여 반도체 메모리 장치의 에러 모니터링, 품질 수준, 테스트 솔루션 등을 위한 정보로 사용할 수 있다. 또한 에러 구제 정책의 단위를 코드워드의 단위보다 작게 설정하여 리던던시 자원을 효율적으로 이용할 수 있다.
도 20은 본 발명의 실시예에 따른 반도체 메모리 장치가 적용된 메모리 시스템 나타내는 블록도이다.
도 20을 참조하면, 메모리 시스템(700)은 메모리 모듈(710) 및 메모리 컨트롤러(720)를 포함할 수 있다. 메모리 모듈(710)은 모듈 보드(Module Board) 상에 장착되는 적어도 하나의 반도체 메모리 장치(DRAM, 730)를 포함할 수 있다. 반도체 메모리 장치(730)는 도 3의 반도체 메모리 장치(200a)로 구현될 수 있다. 예컨대, 반도체 메모리 장치(730)는 DRAM 칩으로 구현될 수 있다. 또한, 각각의 반도체 메모리 장치(730)는 서로 적층된 복수의 반도체 칩들을 포함할 수 있다. 이 경우, 반도체 칩들은 적어도 하나의 마스터 칩(731)과 적어도 하나의 슬레이브 칩(732)을 포함할 수 있다. 서로 적층된 반도체 칩들 사이의 신호의 전달은 관통 실리콘 비아(TSV)를 통하여 수행될 수 있다.
마스터 칩(731)과 슬레이브 칩(732)은 도 3의 반도체 메모리 장치(200a)를 포함할 수 있다. 따라서 반도체 메모리 장치는 메모리 셀들에 발생하는 에러를 정정하기 위한 에러 정정 회로와 테스트 모드에서 메모리 영역에 포함되는 메모리 셀들에 발생하는 에러를 판정하기 위한 에러 판정 회로를 포함할 수 있다. 그러므로 반도체 메모리 장치는 정정 가능한 에러의 위치와 개수를 메모리 컨트롤러나 테스트 장치에서 활용하여 반도체 메모리 장치의 에러 모니터링, 품질 수준, 테스트 솔루션 등을 위한 정보로 사용할 수 있다. 또한 에러 구제 정책의 단위를 코드워드의 단위보다 작게 설정하여 리던던시 자원을 효율적으로 이용할 수 있다.
메모리 모듈(710)은 시스템 버스를 통해 메모리 컨트롤러(720)와 통신할 수 있다. 시스템 버스를 통하며 복수의 단위 데이터들을 포함하는 데이터 블록(DTA), 커맨드/어드레스(CMD/ADD) 및 클록 신호(CLK) 등이 메모리 모듈(710)과 메모리 컨트롤러(720) 사이에서 송수신될 수 있다. 또한 반도체 메모리 장치들 각각은 에러의 종류를 나타내는 에러 종류 신호와 관련된 페일 어드레스를 에러 정보 신호(EIS)로서 메모리 컨트롤러(720)에 제공할 수 있고 메모리 컨트롤러(720)는 에러 정보 신호(EIS)에 기초하여 반도체 메모리 장치들의 에러 구제 정책을 결정할 수 있다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 21을 참조하면, 메모리 시스템(710)은 광 연결 장치들(711, 712)과 컨트롤러(720) 그리고 반도체 메모리 장치(DRAM, 713)를 포함한다. 광 연결 장치들(711, 712)은 컨트롤러(720)와 반도체 메모리 장치(730)를 상호 연결한다(interconnect). 컨트롤러(720)는 컨트롤 유닛(721), 제1 송신부(722), 제1 수신부(724)를 포함한다. 컨트롤 유닛(721)은 제1 전기 신호(SN1)를 제1 송신부(722)로 전송한다. 제1 전기 신호(SN1)는 반도체 메모리 장치(730)로 전송되는 커맨드 신호들, 클럭킹 신호들, 어드레스 신호들 또는 기입 데이터 등으로 구성될 수 있다. 반도체 메모리 장치(730)는 메모리 셀들에 발생하는 에러를 정정하기 위한 에러 정정 회로와 테스트 모드에서 메모리 영역에 포함되는 메모리 셀들에 발생하는 에러를 판정하기 위한 에러 판정 회로를 포함할 수 있다. 그러므로 반도체 메모리 장치는 정정 가능한 에러의 위치와 개수를 메모리 컨트롤러나 테스트 장치에서 활용하여 반도체 메모리 장치의 에러 모니터링, 품질 수준, 테스트 솔루션 등을 위한 정보로 사용할 수 있다. 또한 에러 구제 정책의 단위를 코드워드의 단위보다 작게 설정하여 리던던시 자원을 효율적으로 이용할 수 있다.
제1 송신부(722)는 제1 광 변조기(723)를 포함하고, 제1 광 변조기(723)는 제1 전기 신호(SN1)를 제1 광 송신신호(OTP1EC)로 변환하여 광 연결 장치(711)로 전송한다. 제1 광 송신 신호(OTP1EC)는 광 연결 장치(711)를 통하여 시리얼 통신으로 전송된다. 제1 수신부(724)는 제1 광 복조기(725)를 포함하고, 제1 광 복조기(725)는 광 연결 장치(712)로부터 수신된 제2 광 수신 신호(OPT2OC)를 제2 전기 신호(SN2)로 변환하여 컨트롤 유닛(721)으로 전송한다.
반도체 메모리 장치(730)는 제2 수신부(731), 동적 메모리 셀들을 포함하는 메모리 영역(735) 및 제2 송신부(733)를 포함한다. 제2 수신부(731)는 제2 광 복조기(732)를 포함하고, 제2 광 복조기(732)는 광 연결 장치(711)로부터 제1 광 수신 신호(OPT1OC)를 제1 전기 신호(SN1)로 변환하여 메모리 영역(735)으로 전송한다.
메모리 영역(735)에서는 제1 전기 신호(SN1)에 응답하여 기입 데이터를 메모리 셀에 기입하거나 메모리 영역(735)으로부터 독출된 데이터를 제2 전기 신호(SN2)로서 제2 송신부(733)로 전송한다. 제2 전기 신호(SN2)는 컨트롤러(720)로 전송되는 클럭킹 신호, 독출 데이터 등으로 구성될 수 있다. 제2 송신부(733)는 제2 광변조기(734)를 포함하고, 제2 광변조기(734)는 제2 전기 신호(SN2)를 제2 광 데이터 신호(OPT2EC)로 변환하여 광 연결 장치(712)로 전송한다. 제2 광 송신 신호(OTP2EC)는 광 연결 장치(712)를 통하여 시리얼 통신으로 전송된다.
도 22는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 서버 시스템을 나타낸다.
도 22를 참조하면, 서버 시스템(770)은 메모리 컨트롤러(772) 및 복수의 메모리 모듈들(773)을 구비한다. 각각의 메모리 모듈(773)은 복수의 DRAM 칩들(774)을 포함할 수 있다. DRAM 칩(774)은 메모리 셀들에 발생하는 에러를 정정하기 위한 에러 정정 회로와 테스트 모드에서 메모리 영역에 포함되는 메모리 셀들에 발생하는 에러를 판정하기 위한 에러 판정 회로를 포함할 수 있다. 그러므로 반도체 메모리 장치는 정정 가능한 에러의 위치와 개수를 메모리 컨트롤러나 테스트 장치에서 활용하여 반도체 메모리 장치의 에러 모니터링, 품질 수준, 테스트 솔루션 등을 위한 정보로 사용할 수 있다. 또한 에러 구제 정책의 단위를 코드워드의 단위보다 작게 설정하여 리던던시 자원을 효율적으로 이용할 수 있다.
서버 시스템(770)은 제1 회로 기판(771)의 소켓들(775)에 제2 회로 기판(776)이 결합되는 구조를 가질 수 있다. 서버 시스템(770)은 신호 채널 별로 하나의 제2회로 기판(776)이 제1 회로 기판(771)과 연결되는 채널 구조를 가질 수 있다.
한편, 메모리 모듈들(743)의 신호의 전달이 광학적 입출력 접속(Optical IO Connection)으로 수행될 수 있다. 광학적 입출력 접속을 위해, 서버 시스템(770)은 전-광 변환 유닛(777)을 더 포함할 수 있으며, 메모리 모듈들(773) 각각은 광-전 변환 유닛(778)을 더 포함할 수 있다.
메모리 컨트롤러(772)는 전기적 채널(EC)을 통하여 전-광 변환 유닛(777)에 접속된다. 전-광 변환 유닛(777)은 전기적 채널(EC)을 통하여 메모리 컨트롤러(772)로부터 수신된 전기적 신호를 광 신호로 변환시켜 광 채널(OC) 측으로 전달한다. 또한, 전-광 변환 유닛(777)은 광 채널(OC)을 통하여 수신되는 광 신호를 전기적 신호로 변환시켜 전기적 채널(EC) 측으로 전달하는 신호 처리를 실행한다.
메모리 모듈들(773)은 광 채널(OC)을 통하여 전-광 변환 유닛(777)과 접속된다. 메모리 모듈(773)로 인가된 광 신호는 광-전 변환 유닛(778)을 통해 전기적 신호로 변환되어 저항성 메모리 칩들(774)로 전달될 수 있다. 이와 같은 광연결 메모리 모듈들로 구성된 서버 시스템(770)은 높은 저장 용량과 빠른 처리 속도를 지원할 수 있다.
도 23은 본 발명의 실시예들에 따른 반도체 메모리 장치가 장착된 컴퓨팅 시스템을 나타내는 블록도이다.
도 23을 참조하면, 컴퓨팅 시스템(800)은 모바일 기기나 데스크 톱 컴퓨터 등에 장착될 수 있다. 컴퓨팅 시스템(800)은 시스템 버스(805)에 전기적으로 연결되는 메모리 시스템(810), 중앙 처리 장치(CPU, 820), RAM(830), 사용자 인터페이스(840) 및 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(850)을 포함할 수 있다. 컴퓨팅 시스템(800)은 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera ImageProcessor: CIS), 입출력 장치 등을 더 포함할 수 있다.
사용자 인터페이스(840)는 통신 네트워크로 데이터를 전송하거나 통신 네크워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(840)는 통신 네트워크로 데이터를 전송하거나 통신 네크워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(840)는 유무선 형태일 수 있고, 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 사용자 인터페이스(840) 또는 모뎀(850)을 통해 제공되거나 중앙 처리 장치(820)에 의해서 처리된 데이터는 저항성 메모리 시스템(810)에 저장될 수 있다.
메모리 시스템(810)은 반도체 메모리 장치(DRAM, 812)와 메모리 컨트롤러(811)를 포함할 수 있다. 반도체 메모리 장치(812)에는 중앙 처리 장치(820)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 반도체 메모리 장치(812)는 메모리 셀들에 발생하는 에러를 정정하기 위한 에러 정정 회로와 테스트 모드에서 메모리 영역에 포함되는 메모리 셀들에 발생하는 에러를 판정하기 위한 에러 판정 회로를 포함할 수 있다. 그러므로 반도체 메모리 장치(812)는 정정 가능한 에러의 위치와 개수를 메모리 컨트롤러나 테스트 장치에서 활용하여 반도체 메모리 장치의 에러 모니터링, 품질 수준, 테스트 솔루션 등을 위한 정보로 사용할 수 있다. 또한 에러 구제 정책의 단위를 코드워드의 단위보다 작게 설정하여 리던던시 자원을 효율적으로 이용할 수 있다. 반도체 메모리 장치(812)는 에러의 종류를 나타내는 에러 종류 신호와 관련된 페일 어드레스를 에러 정보 신호(EIS)로서 메모리 컨트롤러(811)에 제공할 수 있고 메모리 컨트롤러(811)는 에러 정보 신호(EIS)에 기초하여 반도체 메모리 장치(812)의 에러 구제 정책을 결정할 수 있다.
컴퓨팅 시스템(800)이 무선 통신을 수행하는 장비인 경우, 컴퓨팅 시스템(800)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Multiple Access), CDMA2000
과 같은 통신 시스템에서 사용될 수 있다. 컴퓨터 시스템(740)은 개인 휴대용 정보 단말기(PDA: Personal Digital Assistant), 휴대용 컴퓨터, 웹 태블렛(web tablet), 디지털 카메라, PMP(Portable Media Player), 모바일 폰, 무선폰, 랩탑 컴퓨터와 같은 정보 처리 장치에 장착될 수 있다.
시스템에는 처리 속도가 빠른 캐시 메모리, RAM 등과 대용량 데이터를 저장하기 위한 스토리지를 따로 두었는데, 본 발명의 실시예에 따른 저항성 메모리 시스템 하나로 전술한 메모리들을 모두 대체할 수 있을 것이다. 즉, 반도체 메모리 장치에서는 대용량의 데이터를 빠르게 저장할 수 있어, 컴퓨팅 시스템 구조가 단순해질 수 있다.
도 24는 본 발명의 실시예들에 따른 반도체 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 24를 참조하면, 컴퓨팅 시스템(1100)은 프로세서(1110), 입출력 허브(1120), 입출력 컨트롤러 허브(1130), 적어도 하나의 메모리 모듈(1140) 및 그래픽 카드(1150)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(1100)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(1110)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1110)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(1110)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1110)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 24에는 하나의 프로세서(1110)를 포함하는 컴퓨팅 시스템(1100)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1100)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(1110)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(1110)는 메모리 모듈(1140)의 동작을 제어하는 메모리 컨트롤러(1111)를 포함할 수 있다. 프로세서(1110)에 포함된 메모리 컨트롤러(1111)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(1111)와 메모리 모듈(1140) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(1140)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(1111)는 입출력 허브(1120) 내에 위치할 수 있다. 메모리 컨트롤러(1111)를 포함하는 입출력 허브(1520)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(1140)은 메모리 컨트롤러(1111)로부터 제공된 데이터를 저장하는 복수의 반도체 메모리 장치들을 포함할 수 있다. 상기 반도체 메모리 장치들 각각은 메모리 셀들에 발생하는 에러를 정정하기 위한 에러 정정 회로와 테스트 모드에서 메모리 영역에 포함되는 메모리 셀들에 발생하는 에러를 판정하기 위한 에러 판정 회로를 포함할 수 있다. 그러므로 반도체 메모리 장치들 각각은 정정 가능한 에러의 위치와 개수를 메모리 컨트롤러나 테스트 장치에서 활용하여 반도체 메모리 장치의 에러 모니터링, 품질 수준, 테스트 솔루션 등을 위한 정보로 사용할 수 있다. 또한 에러 구제 정책의 단위를 코드워드의 단위보다 작게 설정하여 리던던시 자원을 효율적으로 이용할 수 있다. 반도체 메모리 장치들 각각은 에러의 종류를 나타내는 에러 종류 신호와 관련된 페일 어드레스를 에러 정보 신호(EIS)로서 메모리 컨트롤러(1111)에 제공할 수 있고 메모리 컨트롤러(1111)는 에러 정보 신호(EIS)에 기초하여 반도체 메모리 장치들의 에러 구제 정책을 결정할 수 있다.
입출력 허브(1120)는 그래픽 카드(1150)와 같은 장치들과 프로세서(1110) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1120)는 다양한 방식의 인터페이스를 통하여 프로세서(1510)에 연결될 수 있다. 예를 들어, 입출력 허브(1120)와 프로세서(1110)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 111에는 하나의 입출력 허브(1120)를 포함하는 컴퓨팅 시스템(1100)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1100)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(1120)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1120)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(1150)는 AGP 또는 PCIe를 통하여 입출력 허브(1520)와 연결될 수 있다. 그래픽 카드(1150)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(1150)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(1120)는, 입출력 허브(1120)의 외부에 위치한 그래픽 카드(1150)와 함께, 또는 그래픽 카드(1150) 대신에 입출력 허브(1120)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1520)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1120)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(1130)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1130)는 내부 버스를 통하여 입출력 허브(1120)와 연결될 수 있다. 예를 들어, 입출력 허브(1120)와 입출력 컨트롤러 허브(1130)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(1530)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1130)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(1110), 입출력 허브(1120) 및 입출력 컨트롤러 허브(1130)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(1110), 입출력 허브(1120) 또는 입출력 컨트롤러 허브(1130) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명은 반도체 메모리 장치를 사용하는 시스템에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 캠코더(Camcoder), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 스마트 카드(Smart Card), 프린터(Printer) 등에 유용하게 이용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다. 상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 메모리 셀 어레이;
    에러 정정 회로;
    상기 메모리 셀 어레이와 상기 에러 정정 회로 사이에 연결되고, 테스트 모드에서 상기 메모리 셀 어레이에 기입된 테스트 패턴 데이터를 독출하여 테스트 결과 데이터로 제공하고 노멀 모드에서는 상기 메모리 셀 어레이에 기입된 코드워드를 독출하는 입출력 게이팅 회로; 및
    상기 테스트 모드에서 내부에 저장된 상기 테스트 패턴 데이터와 상기 테스트 결과 데이터에 기초하여 상기 테스트 결과 데이터에 포함되는 에러의 정정 가능 여부를 코드워드의 크기와 같거나 작은 단위로 판단하고, 상기 판단 결과를 나타내는 제1 에러 종류 신호를 제공하는 에러 판정 회로를 포함하고,
    상기 에러 정정 회로는
    상기 노멀 모드에서 복수의 단위 데이터를 구비하는 메인 데이터와 상기 메인 데이터를 기초로 생성된 패리티 데이터를 구비하는 상기 코드워드에 대한 디코딩을 수행하여 상기 코드워드에 포함되는 에러의 정정가능 여부를 상기 코드워드의 크기와 같거나 작은 단위로 판단하고, 상기 판단 결과를 나타내는 제2 에러 종류 신호를 제공하고,
    상기 에러 판정 회로는 상기 테스트 결과 데이터에 포함되는 에러의 수가 상기 에러 정정 회로의 에러 정정 가능 범위 이내인지 여부에 기초하여 상기 제1 에러 종류 신호의 로직 레벨을 결정하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 에러 판정 회로는 상기 테스트 모드임을 나타내는 모드 신호에 응답하여 활성화되고,
    상기 에러 판정 회로는
    상기 테스트 패턴 데이터를 저장하는 제1 버퍼;
    상기 테스트 결과 데이터를 저장하는 제2 버퍼;
    상기 테스트 패턴 데이터와 상기 테스트 결과 데이터를 비트별로 비교하여 비교 결과 데이터를 제공하는 비교기 회로; 및
    상기 비교 결과 데이터에 기초하여 상기 제1 에러 종류 신호를 제공하는 에러 카운터 블록을 포함하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 비교기 회로는
    상기 테스트 패턴 데이터와 상기 테스트 결과 데이터를 비트별로 각각 비교하여 상기 비교 결과 데이터의 각 비트를 출력하는 복수의 비교기들을 포함하고,
    상기 에러 카운터 블록은
    상기 비교 결과 데이터에 기초하여 에러의 수를 각각 카운팅하는 복수의 에러 카운터들; 및
    상기 복수의 에러 카운터들의 출력에 기초하여 상기 제1 에러 종류 신호를 제공하는 로직 유닛을 포함하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 로직 유닛은
    상기 복수의 에러 카운터들의 출력을 수신하는 오어 게이트; 및
    상기 오어 게이트의 출력과 테스트 모드 레지스터 셋 신호를 수신하여 상기 제1 에러 종류 신호를 출력하는 앤드 게이트를 포함하는 반도체 메모리 장치.
  5. 제3항에 있어서, 상기 로직 유닛은
    상기 복수의 에러 카운터들의 출력을 수신하는 제1 앤드 게이트; 및
    상기 제1 앤드 게이트의 출력과 테스트 모드 레지스터 셋 신호를 수신하여 상기 제1 에러 종류 신호를 출력하는 제2 앤드 게이트를 포함하는 반도체 메모리 장치.
  6. 제2항에 있어서,
    상기 에러 판정 회로는 상기 테스트 결과 데이터에 포함되는 에러의 수가 0이거나 상기 에러 정정 회로의 에러 정정 가능 범위 이내인 경우에는 상기 제1 에러 종류 신호를 제1 레벨로 출력하고,
    상기 에러 판정 회로는 상기 테스트 결과 데이터에 포함되는 에러의 수가 상기 에러 정정 회로의 에러 정정 가능 범위를 초과한 경우에는 상기 제1 에러 종류 신호를 제2 레벨로 출력하는 반도체 메모리 장치.
  7. 제2항에 있어서,
    상기 에러 판정 회로는 상기 테스트 결과 데이터에 포함되는 에러의 수가 0이 아닌 경우에는 상기 제1 에러 종류 신호를 제2 레벨로 출력하는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 에러 정정 회로는
    상기 메인 데이터를 수신하여 상기 패리티 데이터를 생성하고, 상기 코드워드를 상기 입출력 게이팅 회로에 제공하는 인코더; 및
    상기 입출력 게이팅 회로로부터 상기 독출된 코드워드를 수신하고, 상기 패리티 데이터를 이용하여 상기 메인 데이터의 에러를 검출하는 디코더를 포함하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 디코더는
    상기 메인 데이터와 상기 패리티 데이터에 기초하여 신드롬을 생성하는 신드롬 생성기;
    상기 신드롬을 기초로 상기 메인 데이터의 에러의 위치를 검출하는 에러 위치 검출기;
    상기 검출된 에러 위치에 기초하여 상기 메인 데이터의 에러를 정정하고 정정된 메인 데이터로 제공하는 에러 정정기; 및
    상기 검출된 에러 위치에 기초하여 상기 제2 에러 종류 신호를 생성하는 에러 신호 생성기를 포함하는 반도체 메모리 장치.
  10. 제1항에 있어서,
    상기 테스트 모드에서는 상기 제1 에러 종류 신호와 상기 제1 에러 종류 신호와 관련된 제1 페일 어드레스를 저장하고, 상기 노멀 모드에서는 상기 제2 에러 종류 신호와 상기 제2 에러 종류 신호와 관련된 제2 페일 어드레스를 저장하는 레지스터부를 더 포함하고,
    상기 레지스터부는
    상기 제1 에러 종류 신호와 상기 제2 에러 종류 신호를 저장하는 레지스터; 및
    상기 제1 페일 어드레스와 상기 제2 페일 어드레스를 저장하는 페일 어드레스 테이블을 포함하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 레지스터부는 상기 테스트 모드에서 상기 제1 에러 종류 신호와 상기 제1 페일 어드레스를 에러 정보 신호로서 외부로 제공하고,
    상기 에러 판정 회로가 상기 코드워드의 크기보다 작은 단위로 상기 에러의 정정가능 여부를 판단하는 경우, 상기 에러 정보 신호는 상기 작은 단위 각각의 에러 정정가능 여부를 나타내는 부분 에러 정보 신호를 포함하는 반도체 메모리 장치.
  12. 제10항에 있어서, 상기 레지스터부는 상기 노멀 모드에서 상기 제2 에러 종류 신호와 상기 제2 페일 어드레스를 에러 정보 신호로서 외부에 제공하고,
    상기 에러 정정 회로가 상기 코드워드의 크기보다 작은 단위로 상기 에러의 정정가능 여부를 판단하는 경우, 상기 에러 정보 신호는 상기 작은 단위 각각의 에러 정정가능 여부를 나타내는 부분 에러 정보 신호를 포함하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 반도체 메모리 장치는 상기 에러 정보 신호를 데이터 입출력 핀 또는 별도의 핀을 통하여 상기 외부에 제공하는 반도체 메모리 장치.
  14. 반도체 메모리 장치; 및
    상기 반도체 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 반도체 메모리 장치는
    노멀 영역과 리던던시 영역을 구비하는 메모리 셀 어레이;
    에러 정정 회로;
    레지스터부; 및
    상기 메모리 셀 어레이와 상기 에러 정정 회로 사이에 연결되며, 코드워드를 상기 메모리 셀 어레이에 기입하고, 상기 코드워드를 독출하는 입/출력 게이팅 회로를 포함하고,
    상기 에러 정정 회로는 노멀 모드에서 복수의 단위 데이터를 구비하는 메인 데이터를 인코딩하여 패리티 데이터를 생성하고, 상기 메인 데이터와 상기 패리티 데이터를 구비하는 상기 코드워드를 상기 입/출력 게이팅 회로에 제공하고, 상기 독출된 코드워드를 상기 입출력 게이팅 회로로부터 제공받아 상기 코드워드에 대한 디코딩을 수행하여 상기 코드워드에 포함되는 에러의 정정가능 여부를 상기 코드워드의 크기와 같거나 작은 단위로 판단하고, 상기 판단 결과를 나타내는 에러 종류 신호를 상기 레지스터부에 제공하고,
    상기 레지스터부는 상기 에러 종류 신호와 상기 에러 종류 신호와 관련된 페일 어드레스를 저장하고, 상기 에러 종류 신호와 상기 페일 어드레스를 에러 정보 신호로서 상기 메모리 컨트롤러에 제공하고,
    상기 메모리 컨트롤러는 상기 에러 정보 신호에 기초하여 상기 코드워드에 포함되는 에러를 처리하는 에러 구제 정책을 결정하고,
    상기 메모리 컨트롤러는 상기 코드워드의 크기와 같거나 상기 코드워드의 크기보다 작은 단위로 상기 에러가 처리되도록 상기 에러 구제 정책을 결정하는 메모리 시스템.
  15. 제14항에 있어서,
    상기 코드워드의 크기보다 작은 단위로 상기 에러가 처리되는 경우, 상기 에러 처리의 단위는 상기 단위 데이터의 크기보다 크거나 상기 단위 데이터의 크기와 같은 메모리 시스템.
  16. 제15항에 있어서, 상기 에러 처리의 단위에 상기 에러 정정 회로의 에러 정정 가능 범위를 초과하는 에러가 포함되는 경우, 상기 메모리 컨트롤러는 상기 반도체 메모리 장치가 상기 리던던시 영역을 이용하여 상기 에러를 처리하도록 상기 반도체 메모리 장치를 제어하는 메모리 시스템.
  17. 제15항에 있어서, 상기 에러 처리의 단위에 상기 에러 정정 회로의 에러 정정 가능 범위 이내의 에러가 포함되는 경우, 상기 메모리 컨트롤러는 상기 반도체 메모리 장치가 상기 에러 정정 회로를 이용하여 상기 에러를 처리하도록 상기 반도체 메모리 장치를 제어하는 메모리 시스템.
  18. 반도체 메모리 장치; 및
    상기 반도체 메모리 장치를 테스트하는 테스트 장치를 포함하고,
    상기 반도체 메모리 장치는
    노멀 영역과 리던던시 영역을 포함하는 메모리 셀 어레이;
    에러 판정 회로;
    에러 정정 회로;
    레지스터부; 및
    상기 메모리 셀 어레이와 상기 에러 정정 회로 사이에 연결되고, 테스트 모드에서 상기 메모리 셀 어레이에 기입된 테스트 패턴 데이터를 테스트 결과 데이터로 제공하고 노멀 모드에서는 상기 메모리 셀 어레이에 기입된 코드워드를 독출하는 입출력 게이팅 회로를 포함하고,
    상기 에러 판정 회로는 상기 테스트 모드에서 내부에 저장된 상기 테스트 패턴 데이터와 상기 테스트 결과 데이터에 기초하여 상기 테스트 결과 데이터에 포함되는 에러의 정정 가능 여부를 코드워드의 크기와 같거나 작은 단위로 판단하고, 상기 판단 결과를 나타내는 에러 종류 신호를 상기 레지스터부에 제공하고,
    상기 에러 정정 회로는 노멀 모드에서 복수의 단위 데이터들로 구성되는 메인 데이터와 패리티 데이터를 구비하는 상기 코드워드에 대한 디코딩을 수행하고,
    상기 레지스터부는 상기 테스트 모드에서는 에러 종류 신호와 상기 에러 종류 신호와 관련된 페일 어드레스를 저장하고, 상기 에러 종류 신호와 상기 페일 어드레스를 에러 정보 신호로서 상기 테스트 장치에 제공하고,
    상기 테스트 장치는 상기 코드워드의 크기와 같거나 상기 코드워드의 크기보다 작은 단위로 상기 에러의 종류를 판별하고,
    상기 판별 단위는 상기 단위 데이터의 크기보다 크거나 상기 단위 데이터의 크기와 같고,
    상기 판별 단위에 상기 에러 정정 회로의 에러 정정 가능 범위를 초과하는 에러가 포함되는 경우, 상기 테스트 장치는 상기 반도체 메모리 장치가 상기 리던던시 영역 중 에러를 포함하지 않은 리던던시 영역 또는 정정가능한 에러를 포함하는 리던던시 영역을 이용하여 상기 에러를 처리하도록 상기 반도체 메모리 장치에 통보하는 메모리 시스템.
  19. 삭제
  20. 반도체 메모리 장치; 및
    상기 반도체 메모리 장치를 테스트하는 테스트 장치를 포함하고,
    상기 반도체 메모리 장치는
    노멀 영역과 리던던시 영역을 포함하는 메모리 셀 어레이;
    에러 판정 회로;
    에러 정정 회로;
    레지스터부; 및
    상기 메모리 셀 어레이와 상기 에러 정정 회로 사이에 연결되고, 테스트 모드에서 상기 메모리 셀 어레이에 기입된 테스트 패턴 데이터를 테스트 결과 데이터로 제공하고 노멀 모드에서는 상기 메모리 셀 어레이에 기입된 코드워드를 독출하는 입출력 게이팅 회로를 포함하고,
    상기 에러 판정 회로는 상기 테스트 모드에서 내부에 저장된 상기 테스트 패턴 데이터와 상기 테스트 결과 데이터에 기초하여 상기 테스트 결과 데이터에 포함되는 에러의 정정 가능 여부를 코드워드의 크기와 같거나 작은 단위로 판단하고, 상기 판단 결과를 나타내는 에러 종류 신호를 상기 레지스터부에 제공하고,
    상기 에러 정정 회로는 노멀 모드에서 복수의 단위 데이터들로 구성되는 메인 데이터와 패리티 데이터를 구비하는 상기 코드워드에 대한 디코딩을 수행하고,
    상기 레지스터부는 상기 테스트 모드에서는 에러 종류 신호와 상기 에러 종류 신호와 관련된 페일 어드레스를 저장하고, 상기 에러 종류 신호와 상기 페일 어드레스를 에러 정보 신호로서 상기 테스트 장치에 제공하고,
    상기 테스트 장치는 상기 코드워드의 크기와 같거나 상기 코드워드의 크기보다 작은 단위로 상기 에러의 종류를 판별하고,
    상기 판별 단위는 상기 단위 데이터의 크기보다 크거나 상기 단위 데이터의 크기와 같고,
    상기 판별 단위에 상기 에러 정정 회로의 에러 정정 가능 범위 이내의 에러가 포함되는 경우, 상기 테스트 장치는 상기 반도체 메모리 장치가 상기 리던던시 영역 중 에러를 포함하지 않은 리던던시 영역을 이용하여 상기 에러를 처리하도록 상기 반도체 메모리 장치에 통보하는 메모리 시스템.
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