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KR102272259B1 - 커맨드 연동 클럭 생성 스키마를 갖는 반도체 메모리 장치 - Google Patents

커맨드 연동 클럭 생성 스키마를 갖는 반도체 메모리 장치 Download PDF

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KR102272259B1
KR102272259B1 KR1020150094342A KR20150094342A KR102272259B1 KR 102272259 B1 KR102272259 B1 KR 102272259B1 KR 1020150094342 A KR1020150094342 A KR 1020150094342A KR 20150094342 A KR20150094342 A KR 20150094342A KR 102272259 B1 KR102272259 B1 KR 102272259B1
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clock
data
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semiconductor memory
memory device
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신승준
두수연
오태영
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삼성전자주식회사
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Abstract

저전력 반도체 메모리 장치가 개시된다. 그러한 반도체 메모리 장치는, 데이터를 메모리 셀에 라이트하거나 메모리 셀로부터 데이터를 리드하기 위한 커맨드에 응답하여 오토 싱크 신호를 생성하는 커맨드 디코더와, 상기 오토 싱크 신호에 응답하여 제1 클럭에 상기 제1 클럭의 클럭 주파수보다 빠른 클럭 주파수를 갖는 제2 클럭을 위상 동기화하는 내부 데이터 클럭 발생회로를 포함한다.

Description

커맨드 연동 클럭 생성 스키마를 갖는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE HAVING CLOCK GENERATION SCHEME BASED ON COMMAND INTERWORKING}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로 저전력 소비 특성을 갖는 모바일 향 메모리에 적합한 반도체 메모리 장치에 관한 것이다.
저전력 더블 데이터 레이트(이하 LPDDR) 동기 다이나믹 랜덤 억세스 메모리(이하 SDRAM) 등과 같은 모바일향 반도체 메모리 장치는 스마트 폰(smart phone), 태블릿(tablet) PC, 및 울트라 북(ultra book) 등과 같은 모바일 전자기기에 주로 사용된다.
모바일 전자기기에서 필요해지는 멀티 타스킹의 지원을 위해 모바일 운영체제(OS)도 갈수록 용량이 커짐에 따라 보다 더 저전력 소모 특성을 가지면서 고속 동작 성능을 지닌 모바일 DRAM이 요망된다.
모바일 전자기기에 어플리케이션 프로세서(application processor:AP)가 멀티 코어중의 하나로서 탑재되는 경우에 LPDDR SDRAM 등과 같은 반도체 메모리 장치는 AP의 작업용 메모리로서 활용될 수 있다.
모바일 향의 반도체 메모리 장치는 라이트 동작 모드에서 데이터 출력 스트로브 신호를 메모리 컨트롤러로서 기능하는 AP로부터 수신하고 리드 동작 모드에서 데이터 출력 스트로브 신호를 내부적으로 생성하여 상기 AP로 전송하는 DQS 클럭킹 운영 방식을 가질 수 있다. 라이트 및 리드 동작 모드들에서 시스템 클럭은 AP로부터 제공된다. DQS 클럭킹 운영 방식의 경우에는 반도체 메모리 장치의 동작 주파수가 높아짐에 따라 데이터와 데이터 출력 스트로브 신호 간의 마진(tDQSS)이 타이트해진다.
한편, 또 다른 클럭킹 운영 방식의 경우에 반도체 메모리 장치는 라이트 동작 모드 및 리드 동작 모드에서 AP로부터 시스템 클럭과 데이터 클럭을 수신할 수 있다. 이와 같은 클럭킹 운영 방식은 본 발명의 실시 예의 설명에서 편의상 WCK 클럭킹 운영 방식으로 칭해질 것이다. WCK 클럭킹 운영 방식의 경우에는 데이터 클럭이 반도체 메모리 장치가 파워 다운 모드로 천이되기 이전 까지는 계속적으로 프리 러닝 상태로 유지된다.
본 발명이 해결하고자 하는 기술적 과제는, 전력 소모를 줄이고 데이터와 데이터 출력 스트로브 신호 간의 마진을 개선할 수 있는 반도체 메모리 장치를 제공함에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 일 양상(an aspect)에 따라, 반도체 메모리 장치는,
데이터를 메모리 셀에 라이트하거나 메모리 셀로부터 데이터를 리드하기 위한 커맨드에 응답하여 오토 싱크 신호를 생성하는 커맨드 디코더와,
상기 오토 싱크 신호에 응답하여 제1 클럭에 상기 제1 클럭의 클럭 주파수보다 빠른 클럭 주파수를 갖는 제2 클럭을 위상 동기화하는 내부 데이터 클럭 발생회로를 포함한다.
본 발명의 실시 예에 따라, 상기 제1 클럭은 상기 커맨드나 어드레스의 전송 레이트에 관련된 시스템 클럭이고, 상기 제2 클럭은 상기 데이터의 입출력 레이트에 관련된 데이터 클럭일 수 있다.
본 발명의 실시 예에 따라, 상기 오토 싱크 신호는 상기 커맨드의 수신 종료시점부터 일정 타임 지연된 펄스 신호일 수 있다.
본 발명의 실시 예에 따라, 상기 커맨드에 응답하여 검출 클럭 패턴을 생성하는 패턴 발생기가 더 구비될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상(another aspect)에 따라, 반도체 메모리 장치는,
인가되는 커맨드에 응답하여 모드 선택신호를 생성하는 디코더와,
제1 클럭 주파수를 갖는 제1 시스템 클럭과 상기 제1 시스템 클럭의 주파수보다 높은 클럭 주파수를 갖는 데이터 클럭을 사용하는 제1 모드 클럭 발생기와, 상기 제1 클럭 주파수보다 높은 제2 클럭 주파수를 갖는 제2 시스템 클럭과 상기 제2 시스템 클럭의 주파수와 같은 데이터 출력 스트로브 신호를 사용하는 제2 모드 클럭 발생기 중 하나를 상기 모드 선택신호에 응답하여 선택적으로 활성화하는 듀얼 클럭 매니징 회로를 포함한다.
본 발명의 실시 예에 따라, 상기 제1 모드 클럭 발생기가 활성화되는 경우에 상기 반도체 메모리 장치는 상기 제2 모드 클럭 발생기가 활성화되는 경우에 비해 상대적으로 높은 동작 주파수로 동작될 수 있다.
본 발명의 실시 예에 따라, 상기 제1 모드 클럭 발생기가 라이트 동작 모드 및 리드 동작 모드에서 데이터 클럭을 수신하는 제1 클럭킹 운영 방식을 갖는 경우에 상기 제2 모드 클럭 발생기는 라이트 동작 모드에서 데이터 출력 스트로브 신호를 수신하고 리드 동작 모드에서 데이터 출력 스트로브 신호를 생성하는 제2 클럭킹 운영 방식을 가질 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 반도체 메모리 장치는,
데이터를 메모리 셀에 라이트하거나 메모리 셀로부터 데이터를 리드하기 위한 커맨드를 디코딩하는 커맨드 디코더와,
상기 커맨드에 응답하여 상기 커맨드의 수신 직전에 토글링하는 데이터 클럭을 상기 데이터 클럭보다 느린 주파수를 갖는 시스템 클럭에 위상 동기화하는 내부 데이터 클럭 발생회로와,
상기 커맨드에 응답하여 클럭 데이터 리커버리 동작을 위해 사용되는 EDC 홀드 패턴을 생성하여 EDC 홀드 패턴 핀들을 통해 외부로 출력하는 패턴 발생기를 포함한다.
본 발명의 실시 예에 따르면, 리드 동작이나 라이트 동작에서 인가되는 CAS 커맨드에 연동되어 데이터 클럭이나 EDC 홀드 패턴이 생성되므로 전력 소모가 최소화 또는 줄어든다. 또한, 듀얼 클럭킹 운영 방식이 선택적으로 구현될 수 있으므로 데이터와 데이터 출력 스트로브 신호 간의 마진(tDQSS)이 고주파수에서 보다 여유롭게 된다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 개략적 블록도이다.
도 2는 도 1중 반도체 메모리 장치의 일부를 보여주는 구체적 블록도이다.
도 3은 도 2에 따른 위상 동기화 동작에 관련된 동작 타이밍도이다.
도 4는 도 2에 따른 4 위상 클럭들의 생성을 예시적으로 보여주는 동작 타이밍도이다.
도 5는 도 4의 4 위상 클럭들 간의 스와핑 동작을 예시적으로 보여주는 동작 타이밍도이다.
도 6은 도 1중 패턴 발생기의 EDC 홀드 패턴 생성을 예시적으로 보여주는 도면이다.
도 7은 도 6에 따른 EDC 홀드 패턴 생성에 관련된 동작 타이밍도이다.
도 8은 도 6에 따른 EDC 홀드 패턴 생성에 관련된 또 다른 동작 타이밍도이다.
도 9는 도 1에 따른 동기화 동작 및 검출 클럭 패턴의 발생을 보여주는 동작 타이밍도이다.
도 10은 도 1에 따른 동기화 동작 및 검출 클럭 패턴의 발생을 보여주는 또 다른 동작 타이밍도이다.
도 11은 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 개략적 블록도이다.
도 12는 도 11의 반도체 메모리 장치에 사용되는 시스템 클럭의 주파수에 따라 클럭 버퍼 내에서 소모되는 전류 소비량을 대비적으로 보여주는 도면이다.
도 13은 도 11중 반도체 메모리 장치의 일부를 보여주는 구체적 블록도이다.
도 14는 컴퓨팅 디바이스에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 15는 휴대용 멀티미디어 기기에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 16은 적층 타입의 메모리 모듈에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 17은 모바일 전자기기에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 18은 도 17의 변형 예시를 보여주는 블록도이다.
도 19는 SoC 기반의 전자 장치에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 20은 도 19의 변형 예시를 보여주는 블록도이다.
위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.
또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.
여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, LPDDR SDRAM에 대한 라이트 동작 및 리드 동작을 포함하는 데이터 억세스 동작, 그리고 내부 기능회로에 관한 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 개략적 블록도이다.
도 1을 참조하면, 메모리 시스템(300)은 어플리케이션 프로세서 등과 같은 메모리 컨트롤러(100)와 저소비전력 및 고속 동작 특성을 갖는 모바일 향(오리엔티드)의 반도체 메모리 장치(200)를 포함할 수 있다.
모바일 전자기기에 상기 메모리 시스템(200)이 적용되는 경우에 상기 메모리 컨트롤러(100)는 안드로이드, iOS, 윈도우 폰, 바다, 블랙베리, 또는 심비안 등과 같은 운영체제(OS)에서 구동되는 모바일 AP가 될 수 있다. 또한, 반도체 메모리 장치는 예컨대 LPDDR5 SDRAM이 될 수 있다.
메모리 컨트롤러(100)는 데이터 클럭 발생기(102)와 CDR(클럭 데이터 리커버리) 회로(104)를 포함할 수 있다.
한편, 반도체 메모리 장치(200)는 커맨드 디코더인 CMDDEC(210), 내부 데이터 클럭 발생회로(220), I/O 제어회로(230), 메모리 셀 어레이(240), 패턴 발생기(250)를 포함할 수 있다.
메모리 컨트롤러(100)는 커맨드 및 어드레스(CMD,ADDR)를 반도체 메모리 장치(200)로 인가한다. 여기서, 상기 커맨드 및 어드레스(CMD,ADDR)는 커맨드/어드레스(CA)핀들을 통해 제공될 수 있다.
메모리 컨트롤러(100)는 데이터 입출력을 제어하기 위해 시스템 클럭(CK,CK#) 및 데이터 클럭(WCK, WCK#)을 반도체 메모리 장치(200)로 인가한다. 시스템 클럭(CK,CK#)은 서로 상보적 위상을 갖는 차동 신호들의 형태로 포트(P10)를통해 제공될 수 있다. 또한, 데이터 클럭(WCK,WCK#)도 서로 상보적 위상을 갖는 차동 신호들의 형태로 포트(P20)를 통해 제공될 수 있다. 상기 시스템 클럭은 데이터 입출력 동작을 수행하기 위해 인가되는 커맨드나 어드레스의 전송 레이트에 관련된 클럭이다. 한편, 데이터 클럭은 상기 데이터의 입출력 레이트에 관련된 클럭이다. 설명의 편의상 상기 시스템 클럭을 제1 클럭이라고 할 경우에 상기 데이터 클럭은 구별의 편의를 위해 제2 클럭으로 종종 칭해질 것이다. 본 발명의 실시 예에서 상기 제2 클럭의 주파수는 상기 제1 클럭의 주파수 보다 빠르다.
메모리 컨트롤러(100)는 반도체 메모리 장치(200)의 CAS 커맨드 수신 모드에서 EDC 홀드 패턴(EDC)을 반도체 메모리 장치(200)로부터 수신할 수 있다. EDC 홀드 패턴(EDC)은 CDR 회로(104)에 인가되어 메모리 컨트롤러(100)의 클럭 데이터 리커버리 기능을 수행에 이용될 수 있다. CDR 회로(104)의 출력은 데이터 클럭 발생기(102)가 상기 제2 클럭인 데이터 클럭(WCK)을 생성하는데 이용될 수 있다. 상기 EDC 홀드 패턴(EDC)은, 메모리 셀 어레이(240)가 멀티 랭크(rank) 구조로 되어 있는 경우에, 랭크별로 생성될 수 있다. 멀티 랭크 구조를 지원하기 위해, 랭크별로 생성되는 EDC 홀드 패턴들 사이에는 넌 오버랩 구간이 존재할 수 있다.
반도체 메모리 장치(200)내의 CMDDEC(210)는 커맨드 및 어드레스를 디코딩하여 커맨드 어드레스 디코딩 신호들(CAGS)을 출력한다. 상기 커맨드 어드레스 디코딩 신호들(CAGS)은 라인(L12)을 통해 I/O 제어회로(230)로 인가된다. 또한, CMDDEC(210)는 데이터를 메모리 셀에 라이트(쓰기 동작)하거나 메모리 셀로부터 데이터를 리드(읽기 동작)하기 위한 커맨드에 응답하여 오토 싱크 신호(ASY)를 라인(L10)을 통해 생성한다. 상기 오토 싱크 신호(ASY)는 상기 커맨드의 수신 종료시점부터 일정 타임 지연된 펄스 신호일 수 있다. 예를 들어, 상기 커맨드는 컬럼 어드레스 스트로브(CAS) 커맨드일 수 있다.
내부 데이터 클럭 발생회로(220)는 상기 오토 싱크 신호(ASY)에 응답하여 시스템 클럭(CK)인 제1 클럭에 상기 제1 클럭의 클럭 주파수보다 빠른 클럭 주파수를 갖는 제2 클럭(WCK)을 위상 동기화한다. 상기 내부 데이터 클럭 발생회로(220)의 위상 동기화 동작은 컬럼 어드레스 스트로브 레이턴시(CL)내에서 노말 메모리 동작(리드 또는 라이트 동작)의 히든 동작으로서 수행된다. 즉, 위상 동기화 동작은 노말 메모리 동작의 속도에 아무런 지장을 주지 않는다. 상기 제2 클럭의 위상 동기화 동작은 상기 제2 클럭을 설정된 비율로 주파수 분주하여 얻은 4 위상(four phase)클럭들을 서로 스와핑함에 의해 수행될 수 있다.
본 발명의 실시 예에서는 데이터 클럭인 상기 제2 클럭(WCK)은 상기 반도체 메모리 장치(200)내에서 프리 러닝(free running)함이 없이, 상기 커맨드 예컨대 컬럼 어드레스 스트로브 커맨드가 수신되기 직전에 상기 제2 클럭은 토글링되기 시작한다. 따라서, 커맨드에 연동되는 클럭 생성 스키마(scheme)가 반도체 메모리 장치(200)에 적용되면 데이터 클럭(WCK)은 반도체 메모리 장치(200)내에서 계속적으로 프리 러닝될 필요가 없다. 그러므로 데이터의 입출력 동작이 수행되지 않은 스탠바이 동작 모드에서 데이터 클럭(WCK)은 클럭킹되지 않으므로 그에 따른 전류 소모량이 최소화 또는 줄어든다.
I/O 제어회로(230)는 상기 내부 데이터 클럭 발생회로(220)는 제1 클럭에 위상 동기화된 제2 클럭(WCK)을 내부 데이터 출력라인들(W1,W2,..,Wn)중 적어도 하나를 통해 수신할 수 있다. I/O 제어회로(230)는 라인(L30)을 통해 메모리 셀 어레이(240)와 연결되어, 상기 제1 클럭에 위상 동기화된 제2 클럭(WCK)에 따라 데이터의 입출력을 제어한다. 라이트 동작 모드에서 상기 I/O 제어회로(230)는 메모리 컨트롤러(100)로부터 수신되는 라이트용 데이터(DATA)를 수신하여 메모리 셀 어레이(240)의 메모리 셀들에 상기 제2 클럭(WCK)의 동작 속도로 저장한다.
리드 동작 모드에서 상기 I/O 제어회로(230)는 메모리 셀 어레이(240)내의 선택된 메모리 셀들로부터 리드된 리드 데이터를 메모리 컨트롤러(100)로 상기 제2 클럭(WCK)의 동작 속도로 출력한다. 리드 데이터(DATA)는 DQ 핀들(DQ)을 통해 상기 메모리 컨트롤러(100)로 전송된다.
메모리 셀 어레이(240)는 복수의 메모리 랭크들(240-1,240-2,..,240-n)을 포함할 수 있다. 여기서, n은 2 이상의 자연수이다. 복수의 메모리 랭크들(240-1,240-2,..,240-n)은 커맨드 및 제어 신호들을 공유적으로 수신하여 동시적으로 억세스될 수 있다.
상기 메모리 셀 어레이(240)는 데이터를 저장하기 위한 노말 메모리 셀들이 배치되는 메인 어레이 영역, 노말 메모리 셀들의 정상적인 동작을 보장하기 위해 더미 메모리 셀들이 배치되는 더미 어레이 영역, 및 노말 메모리 셀들의 결함을 구제하기 위한 스페어 메모리 셀들이 배치되는 리던던시 영역을 포함할 수 있다. 노말 메모리 셀들과 스페어 메모리 셀들은 서로 동일한 사이즈와 형태를 가질 수 있다. 하나의 DRAM 메모리 셀은 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터로 이루어질 수 있다.
상기 메모리 셀 어레이(240)의 워드라인들은 로우 디코더에 의해 선택되고, 비트라인들은 컬럼 디코더에 의해 선택된다.
도 1의 경우에는 I/O 제어회로(230)가 로우 디코더, 컬럼 디코더, 센스앰프 및 I/O 게이트, 및 I/O 회로를 포함하고 있는 것으로 이해하여야 한다.
로우 디코더는 로우 어드레스를 디코딩하여 선택된 워드라인을 인에이블한다. 컬럼 디코더는 컬럼 어드레스를 디코딩하여 선택된 컬럼라인을 인에이블한다. 센스앰프 및 I/O 게이트는 메모리 셀로부터 리드되는 데이터를 증폭하고 입출력라인으로 제공하며, 수신되는 라이트 데이터를 선택된 메모리 셀로 인가하는 역할을 한다. I/O 회로는 리드 데이터를 장치 외부로 출력하고, 라이트 데이터를 센스앰프 및 I/O 게이트로 제공한다.
도 1에서 메모리 셀 어레이(240)가 DRAM 셀들로 이루어진 것으로 설명되고 있으나, 이에 한정됨이 없이 DRAM 셀들 대신에 MRAM 셀들이 메모리 셀 어레이를 구성할 수도 있을 것이다.
에스램(SRAM) 또는 디램(DRAM)과 같은 휘발성 반도체 메모리 장치는 전원이 중단될 때 저장된 데이터를 잃어버린다. 이와 대조적으로, 자기 랜덤 억세스 메모리(MRAM)와 같은 불휘발성 반도체 메모리 장치는 전원 공급이 중단된 후에도 저장된 데이터를 유지한다. 따라서, 전원 불량 또는 전원 차단에 의하여 데이터의 소실을 원하지 않는 경우에, 불휘발성 반도체 메모리 장치가 데이터를 저장하는데 선호적으로 사용된다. 특히, STT-MRAM(Spin transfer torque magneto resistive random access memory)이 메모리를 구성하는 경우에 DRAM이 갖는 장점에 더하여 MRAM이 갖는 장점이 부가될 수 있다. STT-MRAM 셀은 MTJ(Magnetic Tunnel Junction) 소자와 선택 트랜지스터를 포함할 수 있다. 상기 MTJ 소자는 고정층(fixed layer)과 자유층(free layer) 및 이들 사이에 형성된 터널층을 기본적으로 포함할 수 있다. 상기 고정층의 자화 방향은 고정되어 있으며, 자유층의 자화 방향은 조건에 따라 고정층의 자화 방향과 같거나 역방향이 될 수 있다.
보다 구체적인 커맨드 연동 클럭 생성 및 EDC 홀드 패턴의 생성에 대한 예시는 후술되는 도면을 참조로 설명될 것이다.
도 2는 도 1중 반도체 메모리 장치의 일부를 보여주는 구체적 블록도이다.
도 2를 참조하면, 내부 데이터 클럭 발생회로(220)는 동기 회로(222), 데이터 클럭 디바이더(224), 위상 스위치(226)를 포함할 수 있다. 도 1의 커맨드 디코더(210)는 오토 싱크 발생기(212)를 포함할 수 있다. 동기 회로(222)는 상기 오토 싱크 신호(ASY)에 응답하여 시스템 클럭(CK)인 제1 클럭의 위상과 데이터 클럭(WCK)인 제2 클럭의 위상을 도 3의 동작 타이밍에서 보여지는 바와 같이 동기화한다. 상기 동기 회로(222)는 클럭 인에이블 신호(CKE)에 의해 인에이블될 수 있다.
도 3은 도 2에 따른 위상 동기화 동작에 관련된 동작 타이밍도이다.
도 3을 참조하면, 커맨드(CMD)의 수신 종료 시점에서 일정 타임 지연된 오토 싱크 신호(ASY)가 화살 참조부호(AR10)과 같이 하이 펄스로 생성된다. 오토 싱크 신호(ASY)가 하이 펄스로 생성되는 시점(St1)에서 데이터 클럭(WCK)과 시스템 클럭(CK)은 위상 동기화된다. 도 3에서는 데이터 클럭(WCK)의 클럭 주파수가 시스템 클럭(CK)의 클럭 주파수보다 2배 높은 것으로 예시적으로 나타나 있다.
커맨드에 연동되는 클럭 생성 스키마(scheme)에 따라, 데이터 클럭(WCK)은 연속적으로 프리 러닝(free running)될 필요없이, 리드 커맨드(RD)나 라이트 커맨드중의 컬럼 어드레스 스트로브 신호(CAS)의 수신 직전에만 데이터 클럭(WCK)이 토글링되기 시작하면 위상 동기화가 이루어질 수 있다. 따라서, 데이터의 입출력 동작이 수행되지 않은 스탠바이 동작 모드에서 데이터 클럭(WCK)은 클럭킹되지 않게 되어 스탠바이 동작에서의 전류 소모량이 최소화 또는 줄어든다.
도 4는 도 2에 따른 4 위상 클럭들의 생성을 예시적으로 보여주는 동작 타이밍도이다.
도 4를 참조하면, 시스템 클럭(CK), 데이터 클럭(WCK), 및 클럭 인에이블 신호(CKE)가 도 2에 인가되는 경우에 WCK 디바이더(224)에 의해 생성되는 4 위상 클럭들(WCK_0, WCK_90, WCK_180, WCK_270)이 나타나 있다. WCK 디바이더(224)는 인가되는 데이터 클럭(WCK_S)을 설정된 비율로 주파수 분주(도 4의 경우에는 2분주)하여 각기 90도 만큼의 위상차를 갖는 4 위상 클럭들(WCK_0, WCK_90, WCK_180, WCK_270)을 디바이딩 출력단들(IW1, IW2, IW3, IW4)을 통해 출력한다.
도 4의 타이밍의 경우에는 시점들(tp1, tp2, tp3, tp4)에서 상기 시스템 클럭(CK)과 위상 클럭(WCK_0)의 위상이 서로 일치되지 않음을 알 수 있다. 이러한 경우에 도 5에서와 같은 클럭 스와핑이 도 2의 위상 스위치(226)에 의해 수행될 수 있다.
도 5는 도 4의 4 위상 클럭들 간의 스와핑 동작을 예시적으로 보여주는 동작 타이밍도이다.
도 5를 참조하면, 도 4의 4 위상 클럭들(WCK_0, WCK_90, WCK_180, WCK_270)을 수신하는 위상 스위치(226)는 위상 클럭들(WCK_0, WCK_180)을 서로 스와핑하고, 위상 클럭들(WCK_90, WCK_270)을 서로 스와핑한다. 이에 따라, 도 5의 시점들(tp1, tp2, tp3, tp4)에서 상기 시스템 클럭(CK)과 위상 클럭(WCK_0)의 위상이 서로 일치하게 된다.
도 2에 도시된 WCK 디바이더(224) 및 위상 스위치(226)는 설명의 편의상 별도로 나타나 있으나 동기 회로(222)내에 합체될 수 있다. 결국, 주파수 분주 및 위상 스와핑 동작은 위상 동기화 과정에 포함될 수 있는 것으로 이해되어야 한다.
도 6은 도 1중 패턴 발생기의 EDC 홀드 패턴 생성을 예시적으로 보여주는 도면이고, 도 7은 도 6에 따른 EDC 홀드 패턴 생성에 관련된 동작 타이밍도이다.
먼저, 도 6을 참조하면, 패턴 발생기(250)는 CAS 커맨드 수신 모드에서 CAS 커맨드에 응답하여 EDC 홀드 패턴(EDC)을 출력한다. EDC 홀드 패턴(EDC)의 출력은 최단 레이턴시 패쓰(path)를 통해 제공될 수 있다. 도 6의 경우에 EDC 핀은 8개의 DQ 마다 하나씩 배치된 것으로 나타나 있지만, 본 발명은 이에 한정되지 않으며, EDC 핀들의 수는 가감될 수 있다.
도 7을 참조하면, 커맨드에 응답하여 화살부호(AR11)와 같이 시점(t1)에서 EDC 홀드 패턴(EDC)이 출력되면, 메모리 컨트롤러(100)는 타임 구간(T10)동안에 CDR 로킹(locking) 동작을 수행할 수 있다. 메모리 컨트롤러(100)의 CDR 회로(104)는 상기 EDC 홀드 패턴(EDC)을 이용하여 클럭 데이터 리커버리 기능을 수행한다.
상기 타임 구간(T10)은 본 발명의 실시 예에서 15 ns(나노 초)가 될 수 있다. 리드 데이터(DATA)는 시점(t2)에서 반도체 메모리 장치(200)로부터 출력될 수 있다.
상기 EDC 홀드 패턴(EDC)은, 메모리 셀 어레이(240)가 멀티 랭크(rank) 구조로 되어 있는 경우에, 랭크별로 생성되며, 랭크별로 생성되는 EDC 홀드 패턴들 사이에는 멀티 랭크 구조에서의 동작 지원을 위해 넌 오버랩 구간이 도 8에서 보여지는 바와 같이 존재할 수 있다.
도 8은 도 6에 따른 EDC 홀드 패턴 생성에 관련된 또 다른 동작 타이밍도이다.
도 8을 참조하면, 메모리 셀 어레이(240)가 멀티 랭크(rank) 구조(240-1,240-2)로 되어 있는 경우에, EDC 홀드 패턴들이 구간들(TA10,TA20)에서 각기 랭크별로 생성되는 것이 나타나 있다. 랭크별로 생성되는 EDC 홀드 패턴들 사이에는 넌 오버랩 구간(TA12)이 존재한다.
시점(tp10)에서 데이터 클럭(WCK)과 시스템 클럭(CK)이 서로 위상 동기화되고, 시점(tp12)에서 화살부호(AR80)에서 보여지는 바와 같이 제1 메모리 랭크(240-1)에 대한 EDC 홀드 패턴(EDC0)이 패턴 발생기(250)로부터 출력된다. 메모리 컨트롤러(100)는 타임 구간(T10)에 CDR 동작을 완료한다. CDR 동작이 완료된 이후에 화살부호(AR82)를 통해 보여지는 바와 같이 제1 메모리 랭크(240-1)의 리드 데이터가 메모리 컨트롤러(100)로 전송된다. 제1 메모리 랭크(240-1)에 대한 리드 동작이 완료되면 시점(tp14)에서 EDC 홀드 패턴(EDC)의 클럭킹이 종료된다.
타임 구간(TA12)의 경과 후에, 시점(tp16)에서 화살부호(AR84)에서 보여지는 바와 같이 제2 메모리 랭크(240-2)에 대한 EDC 홀드 패턴(EDC1)이 패턴 발생기(250)로부터 출력된다. 제2 메모리 랭크(240-2)에 관련된 CDR 동작이 완료된 이후에 화살부호(AR86)를 통해 보여지는 바와 같이 제2 메모리 랭크(240-2)의 리드 데이터가 메모리 컨트롤러(100)로 전송된다.
이와 같이, EDC 홀드 패턴은 리드 커맨드나 라이트 커맨드에서 수신되는 CAS 커맨드에 응답하여 발생되므로 CAS 커맨드가 인가되지 않는 동작 구간 예컨대 스탠바이 동작 모드에서 EDC 홀드 패턴은 클럭킹되지 않는다. 따라서, 넌 클럭킹 동작에 따라 전력 소모가 그만큼 줄어든다.
도 9는 도 1에 따른 동기화 동작 및 검출 클럭 패턴의 발생을 보여주는 동작 타이밍도이다.
도 9를 참조하면, 차동 신호들의 형태로 시스템 클럭(CK,/CK)과 데이터 클럭(WCK,/WCK)이 인가되고, EDC 홀드 패턴(EDC)이 시점(tPB)에서 생성되는 반도체 메모리 장치(200)에서의 동작 타이밍이 나타나 있다.
도 9에서 CA[5:0]은 6개의 커맨드/어드레스 핀들을 통해 인가되는 커맨드/어드레스를 의미하고, CS(Rank 0)는 제1 메모리 랭크(240-1)를 선택하는 칩 선택 신호를 나타낸다. 유사하게 CS(Rank 1)는 제2 메모리 랭크(240-2)를 선택하는 칩 선택 신호를 나타낸다. DQ[15:0]는 16개의 DQ 핀들을 통해 출력되는 리드 데이터를 나타낸다. 예시적으로 상기 시스템 클럭(CK,/CK)의 클럭 주파수는 1.6 GHz로 나타나 있다.
시점(tPA)에서 커맨드에 응답하여 시스템 클럭(CK)과 데이터 클럭(WCK) 간의 위상 동기화가 수행되고, 시점(tPB)에서 EDC 홀드 패턴(EDC)이 출력된다. 그리고 시점(tPC)에서 리드 데이터가 출력된다. RL은 리드 레이턴시를 가리킨다.
도 9에서와 같이 EDC 홀드 패턴(EDC)이 사용되는 경우에는 데이터 클럭(WCK)이 커맨드(예: CAS 커맨드)의 인가 이전부터 토글링된다. 그렇지만, 되는 EDC 홀드 패턴(EDC)이 사용되지 않는 경우에는 데이터 클럭(WCK)은 커맨드(예: CAS 커맨드)의 인가 이후부터 토글링될 수 있다.
도 9에서는 리드 동작 모드의 예시가 도시된 것이며 데이터 클럭과 EDC 홀드 패턴 모두가 커맨드에 응답하여 생성되는 것이 함께 나타나 있다. 한편, 도 9에서 미설명된 참조문자들 예컨대 tDQSCK 등은 본 발명의 실시 예에서는 중요 관심사가 아니므로 설명이 생략된다.
도 10은 도 1에 따른 동기화 동작 및 검출 클럭 패턴의 발생을 보여주는 또 다른 동작 타이밍도이다.
도 10을 참조하면, 도 9와 동일 또는 유사하게 차동 신호들의 형태로 시스템 클럭(CK,/CK)과 데이터 클럭(WCK,/WCK)이 인가되고, EDC 홀드 패턴(EDC)이 출력되는 동작 타이밍이 나타나 있다.
도 10의 경우에 도 9와는 달리, EDC 홀드 패턴(EDC)이 전용으로 구비된 EDC 핀을 통해 출력되는 것이 아니라 DMI 핀과 같은 비 전용 핀을 통해 메모리 컨트롤러(100)로 출력되는 것이 나타나 있다. DMI 핀은 데이터 마스킹을 위한 핀으로서, EDC 핀과는 달리 비 전용 핀이다. EDC 홀드 패턴(EDC)이 DMI 핀을 통해 출력되는 경우에 전용으로 EDC 핀이 구비되지 않은 LPDDR SDRAM도 본 발명의 스키마 적용이 가능하게 된다.
도 11은 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 개략적 블록도이다.
도 11을 참조하면, 메모리 시스템(300a)은 메모리 컨트롤러(100a)와 반도체 메모리 장치(200a)를 포함한다.
메모리 컨트롤러(100a)는 시스템 클럭과 데이터 클럭을 생성하는 제1 클럭 회로(110)와, 시스템 클럭과 데이터 출력 스트로브(DQS) 신호를 생성하는 제2 클럭 회로(120)를 포함할 수 있다.
한편, 반도체 메모리 장치(200a)는 커맨드/어드레스를 디코딩하는 디코더(211), 듀얼 클럭 매니징 회로(221), I/O 제어회로(230), 및 메모리 셀 어레이(240)를 포함할 수 있다.
디코더(211)는 인가되는 커맨드에 응답하여 모드 선택신호(MS)를 라인(L10)을 통해 생성한다.
듀얼 클럭 매니징 회로(221)는 전력 소모의 감소 및 데이터와 데이터 스트로브 신호 간의 마진(tDQSS)의 릴랙싱을 위해 마련된다. 상기 듀얼 클럭 매니징 회로(221)는 도 13에서 보여지는 바와 같이, 제1 모드 클럭 발생기(221-1)와 제2 모드 클럭 발생기(221-2)중 하나를 상기 모드 선택신호(MS)에 응답하여 선택적으로 활성화한다.
듀얼 클럭 매니징 회로(221)는 제1 클럭 주파수를 갖는 제1 시스템 클럭(CK)과 상기 제1 시스템 클럭(CK)의 주파수보다 높은 클럭 주파수를 갖는 데이터 클럭(WCK)을 사용하는 제1 모드 클럭 발생기(221-1)와, 상기 제1 클럭 주파수보다 높은 제2 클럭 주파수를 갖는 제2 시스템 클럭(CLK)과 상기 제2 시스템 클럭의 주파수와 같은 데이터 출력 스트로브 신호(DQS)를 사용하는 제2 모드 클럭 발생기(221-2)를 내부적으로 구비할 수 있다.
상기 제1 모드 클럭 발생기(221-1)가 활성화되는 경우에 상기 반도체 메모리 장치(200a)는 상기 제2 모드 클럭 발생기(221-2)가 활성화되는 경우에 비해 상대적으로 데이터 마진의 여유를 가진다. 결국, 제1 모드 클럭 발생기(221-1)의 활성화는 제2 모드 클럭 발생기(221-2)에 비해 상대적으로 고주파수 동작을 지원하기 위한 것이다.
한편, 상기 제2 모드 클럭 발생(221-2)는 제1 모드 클럭 발생기(221-1)에 비해 상대적으로 저주파수 동작을 지원하기 위한 것이다.
예들 들어, 모드 선택신호(MS)는 제1 모드 클럭 발생기(221-1)를 활성화기 위해 상대적으로 고 주파수에서 하이 레벨로 제공될 수 있다. 이 경우에 상보 모드 선택신호(MS#)는 제2 모드 클럭 발생기(221-2)를 비활성화기 위해 로우 레벨로 제공될 수 있다. 상기 모드 선택신호(MS)의 레벨은 예시적인 것이 불과하며 본 발명의 실시 예에 한정되지 않는다. 모드 선택신호(MS)의 발생은 모드 레지스터 셋(MRS)신호, 사용자 지정, 또는 퓨즈 옵션 등과 같은 다양한 형태로 구현될 수 있을 것이다.
따라서, 듀얼 클럭 매니징 회로(221)는 고 주파수에서는 제1 모드 클럭 발생기(221-1)를 활성화하여 데이터와 데이터 스트로브 신호 간의 마진(tDQSS)을 릴랙스하게 한다. 두 시스템 클럭들(CK,CLK)의 주파수가 2배 차이인 경우라고 가정하며, 마진(tDQSS)은 ±(포지티브, 네거티브) 0.5 tCK에서 ±1 tCK 로 확장된다. 따라서 상대적으로 고 주파수에서 마진(tDQSS)이 릴랙스하게 되므로 반도체 메모리 장치(200a)의 동작 퍼포먼스가 개선될 수 있다.
반도체 메모리 장치(200a)와 메모리 컨트롤러(100a)간의 메모리 인터페이스는 고속 저전력 동작에 기인하여 점점 더 중요하고 타이트하게 된다. 예를 들면, 데이터 리드(Read)동작 모드의 경우 시스템 클럭과 관련된 파라미터 tAC(DQ output access time from CK, /CK), tDQSCK(DQS output access time from CK, /CK) 뿐만 아니라 출력의 슬루율(slew rate), 지터(jitter), 데이터 아이(data eye), 듀티(duty)와 같은 신호 보전(signal integrity) 특성이 좋아야 실장에서 고속으로 동작될 수 있다. tAC나 tDQSCK와 같은 파라미터는 DDR SDRAM 내부에 클럭과 데이터 출력의 스큐(skew)를 보상해 주는 DLL(Delay Locked Loop) 회로가 있으므로 파라미터 값의 조정이 비교적 쉽다.
한편 데이터 라이드(write) 동작 모드의 경우 데이터 스트로브 신호 자체의 파라미터 tWPRE(write preamble), tWPST(write postamble)등 뿐만 아니라 클럭과 데이터 스트로브 신호와의 스큐를 나타내는 파라미터인 tDQSS(write command to first DQS rising edge)또한 중요한 파라미터이다. 그런데 데이터 라이드 동작 모드에서 실장 응용시 PCB (Printed Circuit Board)상에서 클럭과 데이터 스트로브 신호 라인(signal line)의 길이가 정확히 일치하지 않고, 입력 캐패시턴스(input capacitance) 값도 다르므로 항상 스큐를 가지게 된다. 따라서, 실장(외부) tDQSS 값이 허용 범위인 tDQSS_Min(=0.75tCK)과 tDQSS_Max(=1.25tCK)를 벗어날 수 있다. 또한, 허용 범위가 만족된다고 할지라도 칩 내부에서 생성된 내부 데이터 스트로브 신호가 내부 클럭(iclk)과 만나는 클럭 도메인 크로싱 영역(clock domain crossing area)에서 공정(Process), 전압(Voltage), 온도(Temperature)등의 변화로 인해 타이밍 마진(timing margin)이 부족하게 될 수 있다. 이 경우에 라이트 동작시 오동작이 유발된다. DDR3 규격에서는 데이터 클럭의 주파수가 시스템 클럭 주파수의 4배로 되어 있으므로 데이터 전송 레이트는 시스템 클럭 주파수로 데이터를 입출력하지 않는 경우에 비해 8배로 증가된다. 데이터 전송 속도가 고속화되고 있지만, 신뢰성이 높은 데이터 전송도 또한 요구되는 것이다.
본 발명의 실시 예에서는 도 11과 같은 듀얼 클럭킹 방식의 마련에 의해 데이터와 데이터 스트로브 신호 간의 마진(tDQSS)의 릴랙싱이 제공되어 데이터 전송의 신뢰성이 높아진다. 특히, 고주파수 동작으로 갈수록 데이터와 데이터 스트로브 신호 간의 마진(tDQSS)이 더욱 타이트해 질 경우, 본 발명의 스키마가 적용될 경우에 데이터 전송의 신뢰성이 보장된다.
제1 모드 클럭 발생기(221-1)가 라이트 동작 모드 및 리드 동작 모드에서 데이터 클럭(WCK)을 수신하는 제1 클럭킹 운영 방식을 갖는 경우에 제2 모드 클럭 발생기(221-2)는 라이트 동작 모드에서 데이터 출력 스트로브 신호(DQS)를 수신하는 제2 클럭킹 운영 방식을 가진다. 제2 클럭킹 운영 방식의 경우에 리드 동작 모드에서 데이터 출력 스트로브 신호는 반도체 메모리 장치(200a)로부터 생성된다.
도 11에서, 메모리 컨트롤러(100a)는 커맨드 및 어드레스(CMD,ADDR)를 반도체 메모리 장치(200a)로 인가한다. 여기서, 상기 커맨드 및 어드레스(CMD,ADDR)는 커맨드/어드레스(CA)핀들을 통해 제공될 수 있다.
메모리 컨트롤러(100a)는 데이터 입출력을 제어하기 위해 시스템 클럭들(CK,CLK), 데이터 클럭(WCK), 및 데이터 출력 스트로브 신호(DQS)를 제공할 수 있다.
상기 시스템 클럭들(CK,CLK)은 데이터 입출력 동작을 수행하기 위해 인가되는 커맨드나 어드레스의 전송 레이트에 관련된 클럭이다. 한편, 데이터 클럭(WCK)이나 데이터 출력 스트로브 신호(DQS)는 데이터의 입출력 레이트에 관련된 클럭이다.
I/O 제어회로(230)와 메모리 셀 어레이(240)에 대한 설명은 도 1에서 설명된 바와 같이 동일 또는 유사하므로 설명이 생략된다.
도 11의 메모리 시스템(300a)은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 반도체 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 12는 도 11의 반도체 메모리 장치에 사용되는 시스템 클럭의 주파수에 따라 클럭 버퍼 내에서 소모되는 전류 소비량을 대비적으로 보여주는 도면이다.
도 12를 참조하면, 800MHz의 클럭 주파수를 갖는 LPDDR3 SDRAM의 경우에 클럭 버퍼에서 소모되는 전류량은 약 1mA이고, 1600MHz의 클럭 주파수를 갖는 LPDDR4 SDRAM의 경우에 클럭 버퍼에서 소모되는 전류량은 약 3mA로 나타나 있다. 또한, 3200MHz의 클럭 주파수를 갖는 LPDDR5 SDRAM의 경우에는 클럭 버퍼에서 소모되는 전류량은 약 6mA로 나타나 있다. 클럭 주파수가 2배로 증가하면 전류 소모량은 3배로 증가되고, 클럭 주파수가 4배로 증가하면 전류 소모량은 6배로 증가됨을 알 수 있다. 여기서 클럭 주파수는 시스템 클럭(CK)의 주파를 의미하고, 클럭 버퍼는 시스템 클럭을 반도체 메모리 장치의 내부에서 수신하고 버퍼링하는 시스템 클럭 버퍼를 가리킨다.
데이터 클럭(WCK)을 버퍼링하는 데이터 클럭 버퍼의 경우에도 전류 소모량은 시스템 클럭 버퍼에 비해 더 많을 수 있다.
그러나, 커맨드에 연동되는 본 발명의 실시 예에 따른 클럭 생성 스키마가 반도체 메모리 장치에 적용되면 데이터 클럭은 반도체 메모리 장치 내에서 계속적으로 프리 러닝될 필요가 없으므로 전류 소모량이 최소화 또는 줄어든다.
도 13은 도 11중 반도체 메모리 장치의 일부를 보여주는 구체적 블록도이다.
도 13을 참조하면, 도 11의 디코더로부터 모드 선택신호를 수신하는 듀얼 클럭 매니징 회로(221)는 제1 모드 클럭 발생기(221-1), 제2 모드 클럭 발생기(221-2), 및 DQS 발생기(221-3)를 포함할 수 있다.
제1 모드 클럭 발생기(221-1)는 제1 클럭 주파수를 갖는 제1 시스템 클럭과 상기 제1 시스템 클럭의 주파수보다 높은 클럭 주파수를 갖는 데이터 클럭을 사용한다. 즉 이와 같은 제1 클럭킹 운영 방식은 WCK 클럭킹 운영 방식을 의미한다.
제2 모드 클럭 발생기(221-2)는 상기 제1 클럭 주파수보다 높은 제2 클럭 주파수를 갖는 제2 시스템 클럭과 상기 제2 시스템 클럭의 주파수와 같은 데이터 출력 스트로브 신호를 사용한다. 즉 이와 같은 제2 클럭킹 운영 방식은 DQS 클럭킹 운영 방식을 의미한다. DQS 클럭킹 운영 방식의 경우에 DQS 발생기(221-3)는 반도체 메모리 장치의 리드 동작 모드에서 수신되는 인에이블 신호를 받아 활성화되어 데이터 출력 스트로브(DQS) 신호를 생성한다.
I/O 제어회로(231)는 제1 클럭킹 운영 방식이 결정된 경우에 WCK 클럭에 따라 데이터를 입출력하고 CK에 따라 커맨드 및 어드레스를 처리(예 디코딩)한다.
한편, I/O 제어회로(231)는 제2 클럭킹 운영 방식이 결정된 경우에 DQS에 따른 주파수로 데이터를 입출력하고 CLK에 따라 커맨드 및 어드레스를 처리한다.
결국 고주파수 동작의 경우에 제1 클럭킹 운영 방식이 활성화되어, 마진(tDQSS)이 개선된다. 한편, 저주파수 동작의 경우에 제2 클럭킹 운영 방식이 활성화되어 동작 퍼포먼스가 보장된다.
도 14는 컴퓨팅 디바이스에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 14를 참조하면, 컴퓨팅 디바이스는 DRAM(4520)과 메모리 컨트롤러(4510)를 구비하는 메모리 시스템(4500)을 포함할 수 있다. 컴퓨팅 디바이스는 정보처리 장치나 컴퓨터 등을 포함할 수 있다. 일 예로, 컴퓨팅 디바이스는 메모리 시스템(4500) 이외에, 시스템 버스(4250)에 각기 전기적으로 연결된 모뎀(MODEM:4400), CPU(4100), 램(4200), 유저 인터페이스(4300)를 포함할 수 있다. 메모리 시스템(4500)에는 CPU(4100)에 의해 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다.
컴퓨팅 디바이스는 솔리드 스테이트 디스크(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 어플리케이션 칩셋(Application Chipset)에도 적용될 수 있다. 일 예로, 메모리 시스템(4500)은 SSD로 구성될 수 있으며, 이 경우 컴퓨팅 디바이스는 대용량의 데이터를 메모리 시스템(4500)에 저장할 수 있다.
상기 메모리 시스템(4500)내에서 메모리 컨트롤러(4510)는 DRAM(4520)으로 코맨드, 어드레스, 데이터, 또는 기타 제어 신호를 인가할 수 있다.
CPU(4100)는 호스트로서 기능하며 컴퓨팅 디바이스의 제반 동작을 제어한다.
상기 CPU(4100)과 상기 메모리 컨트롤러(4510)간의 호스트 인터페이스는 호스트와 메모리 컨트롤러(4500) 사이의 데이터 교환을 수행하기 위한 다양한 프로토콜들을 포함한다. 예시적으로, 메모리 컨트롤러(4510)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트나 외부와 통신하도록 구성될 수 있다.
도 14와 같은 컴퓨팅 디바이스는 컴퓨터, UMPC (Ultra Mobile PC), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로서도 제공될 수도 있다.
DRAM(4520)은 도 1 또는 도 11과 같은 클럭킹 스키마를 가질 수 있으므로, 컴퓨팅 디바이스의 구현 가격이 저렴해지고 동작 퍼포먼스가 개선될 수 있다.
도 15는 휴대용 멀티미디어 기기에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 15를 참조하면, 휴대용 멀티미디어 기기(700)는 프로세서(720), 칩셋(722), 데이터 네트워크(725), 브릿지(735), 디스플레이(740), 불휘발성 스토리지(760), DRAM(770), 키보드(736), 마이크로폰(737), 터치부(738), 및 포인팅 디바이스(739)를 포함할 수 있다. 상기 DRAM(770)은 도 1 또는 도 11과 같이 구성될 수 있으므로, 휴대용 멀티미디어 기기(700)의 동작 퍼포먼스가 개선되고 소비전력이 최소화 또는 줄어든다.
상기 칩셋(722)은 DRAM(770)으로 코맨드, 어드레스, 데이터, 또는 기타 제어 신호를 인가할 수 있다.
프로세서(720)는 호스트로서 기능하며 휴대용 멀티미디어 기기(700)의 제반 동작을 제어한다.
상기 프로세서(720)과 상기 칩셋(722)간의 호스트 인터페이스는 데이터 통신을 수행하기 위한 다양한 프로토콜들을 포함한다.
상기 불휘발성 스토리지(760)는 예를 들면, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), MRAM(Magnetic RAM), 스핀전달토크 MRAM (Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), OUM(Ovonic Unified Memory)라고도 불리는 PRAM(Phase change RAM), 저항성 메모리 (Resistive RAM: RRAM 또는 ReRAM), 나노튜브 RRAM (Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)로 구현될 수 있다.
도 15와 같은 휴대용 멀티미디어 기기는 UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 로 변경 또는 확장될 수도 있다.
도 16은 적층 타입의 메모리 모듈에 적용된 본 발명의 응용 예를 도시한 블록도이다. 설명의 편의상 메모리 모듈 외에 메모리 컨트롤러(8300)가 함께 도시된다.
도 16에 도시된 바와 같이, 메모리 모듈(8200)은 모듈 보드(Module Board) 상에 장착된 하나 이상의 반도체 메모리 장치(8210)를 구비한다. 반도체 메모리 장치(8210)는 DRAM 칩으로 구현될 수 있으며, 각각의 반도체 메모리 장치(8210)는 다수 개의 반도체 레이어들을 포함한다. 반도체 레이어들은 하나 이상의 마스터 칩(8211)과 하나 이상의 슬레이브 칩(8212)을 포함한다.
반도체 레이어들 사이의 신호의 전달은 관통 실리콘 비아(TSV)를 통해 수행될 수 있다. 메모리 모듈(8200)은 시스템 버스를 통해 메모리 콘트롤러(8300)와 통신하며, 이에 따라 커맨드(CMD/CMD_CPL), 어드레스(ADD), 플래그(FLAG) 및 정보 비트(Info Bits) 등이 메모리 모듈(8200)과 메모리 콘트롤러(8300) 사이에서 송수신된다.
도 16에서 구성되는 반도체 메모리 장치(8210)는 도 1 또는 도 11과 같은 구성을 가짐에 의해 전력소비가 저감되고 고 주파수 동작에서 클럭과 데이터 스트로브 신호 간의 마진(tDQSS)이 개선된다. 따라서, 메모리 모듈의 전력 소비가 최소화 또는 줄어들고 동작 퍼포먼스가 개선될 수 있다.
도 17은 모바일 전자기기에 적용된 본 발명의 응용 예를 도시한 블록도이다. 또한, 도 18은 도 17의 변형 예시를 보여주는 블록도이다.
도 17 및 도 18에 도시된 모바일 전자기기(1000, 2000)는 이동 전화기(cellular phone), 스마트 폰(smart phone), 또는 태블릿 PC 등과 같이 무선 인터넷 기능을 갖는 장치일 수 있다.
먼저, 도 17을 참조하면, 모바일 전자기기(1000)는 시스템 온 칩(SoC, 1001)를 포함한다. 시스템 온 칩(1001)은 패키지 온 패키지(PoP)의 형태로 제작될 수 있다. 시스템 온 칩(1001)은 어플리케이션 프로세서(1100), WideIO 메모리(1200), 그리고 LPDDRx 메모리(1300)를 포함할 수 있다. 여기서, LPDDRx 메모리는 저전력 더블데이터레이트(DDR) DRAM을 의미하며, x는 3이상의 자연수를 가리킨다.
어플리케이션 프로세서(1100) 내에 채널 인터리빙 유닛(1110)이 구비되는 경우에, 채널 인터리빙 유닛(1110)은 WideIO 메모리(1200)와 LPDDRx 메모리(1300) 사이에서 채널 인터리빙 동작을 수행할 수 있다.
무선 송수신기(Radio Transceiver; 1400)는 안테나를 통하여 무선 신호들을 주거나 받을 수 있다. 예컨대, 무선 송수신기(1400)는 안테나를 통하여 수신된 무선 신호들을 시스템 온 칩(1001)이 처리할 수 있는 신호들로 변환할 수 있다. 시스템 온 칩(1100)은 무선 송수신기(1400)로부터 출력된 신호들을 데이터 처리하고, 처리된 데이터를 WideIO 메모리(1200) 또는 LPDDRx 메모리(1300)에 저장하거나, 디스플레이(1600)를 통하여 디스플레이할 수 있다.
또한, 무선 송수신기(1400)는 시스템 온 칩(1001)으로부터 출력된 신호들을 무선 신호들로 변환하고, 변환된 무선 신호들을 안테나를 통하여 외부로 출력할 수 있다.
입력 장치(1500)는 시스템 온 칩(1001)의 동작을 제어하기 위한 제어 신호들 또는 시스템 온 칩(1001)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
시스템 온 칩(1001)은 WideIO 메모리(1200) 또는 LPDDRx 메모리(1300)로부터 출력된 데이터, 무선 송수신기(1400)로부터 출력된 무선 신호들, 또는 입력 장치(1500)로부터 출력된 데이터가 디스플레이(1600)를 통하여 디스플레이될 수 있도록 디스플레이(1600)의 동작을 제어할 수 있다.
한편, 도 18을 참조하면, 모바일 전자기기(2000)는 시스템 온 칩(2001), LPDDRx 메모리(2300), 무선 송수신기(2400), 입력 장치(2500), 그리고 디스플레이(2600)를 포함한다. 시스템 온 칩(2001)은 채널 인터리빙 유닛(2110)을 포함하는 어플리케이션 프로세서(2100)와 WideIO 메모리(2200)를 포함할 수 있다. 어플리케이션 프로세서(2100) 내에 구비될 수 있는 채널 인터리빙 유닛(2110)은 WideIO 메모리(2200)와 LPDDRx 메모리(2300) 사이에서 채널 인터리빙 동작을 수행할 수 있다.
도 17 및 도 18에서, WideIO 메모리(2200) 및 채널 인터리빙 유닛(2110)이 구비되는 경우를 예로 들었으나, WideIO 메모리(2200) 및 채널 인터리빙 유닛(2110) 없이도 시스템 온 칩(1001)의 내부 또는 외부에 LPDDRx 메모리가 단독으로 구비될 수도 있을 것이다.
도 17 및 도 18의 모바일 전자기기는 도 1 또는 도 11과 같은 구성을 가지는 LPDDRx 메모리를 구비함에 의해 소비전력 특성 및 동작 퍼포먼스를 개선할 수 있다.
도 19는 SoC 기반의 전자 장치에 적용된 본 발명의 응용 예를 도시한 블록도이다. 또한, 도 20은 도 19의 변형 예시를 보여주는 블록도이다.
도 19 및 도 20을 참조하면, 전자 장치(3000, 4000)는 시스템 온 칩(3100, 4100)을 포함한다. 시스템 온 칩(3100, 4100)은 채널 인터리빙 유닛(3110, 4110)을 선택적으로 구비할 수 있다. 채널 인터리빙 유닛(3110, 4110)이 시스템 온 칩(3100, 4100)내에 선택적으로 각기 구비되는 경우에, 채널 인터리빙 유닛(3110, 4110)은 WideIO 메모리(3200, 4200 )와 LPDDRx 메모리(3300, 4300) 사이에서 채널 인터리빙 동작을 수행할 수 있다.
도 19 및 도 20에 도시된 전자 장치(3000, 4000)의 이미지 센서(3400)는 광학 이미지를 디지털 신호들로 변환할 수 있다. 시스템 온 칩(3100, 4100)은 가상 주소에 기초하여 변환된 디지털 신호들을 처리하여 데이터를 생성하고, 가상 주소를 물리 주소로 변환하고 WideIO 메모리(3200, 4200) 또는 LPDDRx 메모리(3300, 4300)의 물리 주소에 데이터를 저장할 수 있다.
WideIO 메모리(3200, 4200) 또는 LPDDRx 메모리(3300, 4300)에 저장된 데이터는 시스템 온 칩(3100, 4100)의 제어 하에 디스플레이(3500, 4500)를 통하여 디스플레이될 수 있다.
도 19 및 도 20에서, WideIO 메모리 및 채널 인터리빙 유닛이 구비되는 경우를 예로 들었으나, WideIO 메모리 및 채널 인터리빙 유닛 없이도 시스템 온 칩(3001,4001)의 내부 또는 외부에 LPDDRx 메모리가 단독으로 구비될 수도 있을 것이다.
도 19 및 도 20의 SoC 기반의 전자 장치는 도 1 또는 도 11과 같은 구성을 가지는 LPDDRx 메모리를 구비함에 의해 소비전력 특성 및 동작 퍼포먼스를 개선할 수 있다.
이상에서와 같이 도면과 명세서를 통해 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
예를 들어, 실시 예를 위주로 설명되었으나, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이, 도면들의 회로 구성을 변경하거나 가감하여, 클럭킹 운영의 세부 구현 방식을 다르게 할 수 있을 것이다. 또한, 본 발명의 개념에서는 DRAM 을 포함하는 반도체 메모리 장치를 위주로 하여 설명되었으나, 이에 한정됨이 없이 MRAM 등과 같은 타의 반도체 메모리 장치에도 본 발명이 적용될 수 있을 것이다.
200: 반도체 메모리 장치
210: 커맨드 디코더
220: 내부 데이터 클럭 발생회로
250: 패턴 발생기

Claims (10)

  1. 데이터를 메모리 셀에 라이트하거나 메모리 셀로부터 데이터를 리드하기 위한 커맨드에 응답하여 오토 싱크 신호를 생성하는 커맨드 디코더; 및
    상기 오토 싱크 신호에 응답하여 제1 클럭에 상기 제1 클럭의 클럭 주파수보다 빠른 클럭 주파수를 갖는 제2 클럭을 위상 동기화하는 내부 데이터 클럭 발생회로를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제1 클럭은 상기 커맨드나 어드레스의 전송 레이트에 관련된 시스템 클럭이고, 상기 제2 클럭은 상기 데이터의 입출력 레이트에 관련된 데이터 클럭인 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 오토 싱크 신호는 상기 커맨드의 수신 종료시점부터 일정 타임 지연된 펄스 신호인 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 커맨드는 컬럼 어드레스 스트로브 커맨드인 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 커맨드가 수신되기 직전에 상기 제2 클럭은 토글링되기 시작하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 내부 데이터 클럭 발생회로의 위상 동기화 동작은 컬럼 어드레스 스트로브 레이턴시 내에서 노말 메모리 동작의 히든 동작으로서 수행되는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 제2 클럭의 위상 동기화는 상기 제2 클럭을 설정된 비율로 주파수 분주하여 얻은 4 위상 클럭들을 서로 스와핑함에 의해 수행되는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 커맨드에 응답하여 검출 클럭 패턴을 생성하는 패턴 발생기를 더 구비하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 검출 클럭 패턴은 클럭 데이터 리커버리 기능을 제공하기 위한 EDC 홀드 패턴인 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 EDC 홀드 패턴은 멀티 랭크 구조인 경우에 랭크별로 생성되며, 랭크별로 생성되는 EDC 홀드 패턴들 사이에는 넌 오버랩 구간이 존재하는 반도체 메모리 장치.



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