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KR102407121B1 - 감소된 손실을 가지는 전력 반도체 장치 및 그 제조 방법 - Google Patents

감소된 손실을 가지는 전력 반도체 장치 및 그 제조 방법 Download PDF

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KR102407121B1
KR102407121B1 KR1020220039837A KR20220039837A KR102407121B1 KR 102407121 B1 KR102407121 B1 KR 102407121B1 KR 1020220039837 A KR1020220039837 A KR 1020220039837A KR 20220039837 A KR20220039837 A KR 20220039837A KR 102407121 B1 KR102407121 B1 KR 102407121B1
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KR
South Korea
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region
ion
buried
drift region
conductivity type
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오광훈
김수성
정진영
윤종만
Original Assignee
(주) 트리노테크놀로지
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Abstract

감소된 손실을 가지는 전력 반도체 장치 및 그 제조 방법이 개시된다. 전력 반도체 장치는 제1 도전형의 제1 드리프트 영역; 상기 제1 드리프트 영역의 상부에 에피텍셜 성장되어 형성되는 제1 도전형의 제2 드리프트 영역; 및 상기 제2 드리프트 영역의 내부에 매립되도록 형성되는 제2 도전형의 매립된 이온 영역을 포함한다.

Description

감소된 손실을 가지는 전력 반도체 장치 및 그 제조 방법{Power semiconductor device with reduced loss and manufacturing method the same}
본 발명은 감소된 손실을 가지는 전력 반도체 장치 및 그 제조 방법에 관한 것이다.
본 발명은, 중소기업기술정보진흥원의 중소기업기술혁신개발사업(수출지향형) (과제고유번호: S2857706, 연구과제명: 태양광 인버터용 650V급 Diode 내장형 초박막 IGBT 기술 개발의 결과물이다.
IGBT(Insulated Gate Bipolar Transistor), MOSFET(Metal-Oxide Semiconductor Field Effect Transistor) 등과 같은 전력 반도체 장치가 다양하게 개발되어 이용되고 있다.
도 1에는 종래기술에 따른 스트라이프 패턴을 가지는 트렌치 게이트 구조 IGBT가 예시되어 있다.
도 1을 참조하면, 트렌치 게이트 구조 IGBT는 N- 도전형의 드리프트 영역(10), 게이트용 트렌치(12), 게이트 절연막(14), 게이트 전극(16), P 도전형의 바디 영역(18), N+ 도전형의 에미터 영역(20), N 도전형의 JFET 영역(22), 필드 스톱 영역(24), P 도전형이 컬렉터 영역(26), 에미터 전극(28), 컬렉터 전극(30)을 포함한다.
게이트용 트렌치(12)는 드리프트 영역(10)의 내부로 미리 지정된 깊이로 형성되고, 게이트용 트렌치(12)의 내벽에 게이트 절연막(14)이 형성되어, 게이트 전극(16)은 게이트 절연막(14)에 의해 바디 영역(18), 에미터 영역(20) 등으로부터 절연되도록 게이트용 트렌치(12)의 내부에 매립된다.
인접하는 게이트용 트렌치(12)의 사이 공간에는, 드리프트 영역(10)의 상측에 바디 영역(18)이 형성되고, 바디 영역(18) 내부 상측 표면측과 게이트 트렌치(12) 양 측면에 접하는 에미터 영역(20)이 형성되며, 바디 영역(18)에 접하는 하부에 JFET 영역(22)이 인접된 게이트 트렌치(12)들의 표면에 접하는 폭 길이로 형성된다.
여기서, 도 2에는 게이트용 트렌치(12)들의 모든 사이 공간에 에미터 영역(20)이 형성되는 경우가 예시되었으나, 게이트용 트렌치(12)들 사이에 에미터 영역(20)이 형성된 활성 셀과, 에미터 영역(20)이 형성되지 않은 비활성 셀이 교번하여 배열될 수도 있음은 당연하다.
전력 반도체 장치인 IGBT는 바이폴라 트랜지스터 특성의 전류도통 메커니즘을 갖고 있기 때문에, 도통손실(conduction loss) 및 스위칭 손실(switching loss)에 있어 서로 트레이드 오프 (trade-off) 관계에 있다. 즉, 전류 도통시 소수 캐리어인 정공(hole)을 충분히 주입하여 도통 손실을 줄이게 되면, 스위치 오프시에는 소수 캐리어인 정공 (hole) 에 의한 테일(tail) 전류가 흘러 스위칭 손실이 증가한다.
또한, 스위치 온, 스위치 오프시의 급격한 dV/dt 변화는 스위칭 노이즈, 오실레이션 등을 유기하여 소자의 안정적인 특성을 저해할 수 있다. 따라서, IGBT와 같은 전력 반도체 장치가 다양한 산업 분야에서 효과적으로 활용되기 위해서는 높은 절연 전압 뿐 아니라, 낮은 도통 손실, 낮은 스위칭 손실 및 안정적인 dV/dt 슬로프 등을 확보하도록 개선될 필요가 있다.
전술한 배경기술은 발명자가 본 발명의 도출을 위해 보유하고 있었거나, 본 발명의 도출 과정에서 습득한 기술정보로서, 반드시 본 발명의 출원 전에 일반 공중에게 공개된 공지기술이라 할 수는 없다.
한국등록특허 10-2163665호
본 발명은 IGBT 전하 축적 효과(carrier stored effect)를 극대화하여, 도통 손실을 감소시킬 수 있는 전력 반도체 장치 및 그 제조 방법을 제공하기 위한 것이다.
본 발명은 전류 도통시 dV/dt 슬로프를 개선하고, 역전압 인가시 공핍층 확장이 용이하여 스위칭 손실을 감소시키며, 도통 손실과 스위칭 손실의 트레이드 오프 특성을 개선할 수 있는 전력 반도체 장치 및 그 제조 방법을 제공하기 위한 것이다. 이를 위해, 전하 축적 극대화에 따른 항복전압 감소를 억제할 수 있도록 매립된 P 영역을 도입하고, 매립된 P 영역에 의한 도통 손실 증가 억제를 위하여 종래 구조보다 높은 농도의 드리프트 영역을 형성한다, 매립된 P 영역과 전하균형원리 (charge balance)에 의해 종래 구조에 비해 높은 농도로 형성된 드리프트 영역은 동일한 항복 전압을 확보함에 있어 종래 구조에 비해 낮은 도통 손실 특성을 확보할 수 있는 장점이 있다.
본 발명의 이외의 목적들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이다.
본 발명의 일 측면에 따르면, 제1 도전형의 제1 드리프트 영역; 상기 제1 드리프트 영역의 상부에 에피텍셜 성장되어 형성되는 제1 도전형의 제2 드리프트 영역; 및 상기 제2 드리프트 영역의 내부에 매립되도록 형성되는 제2 도전형의 매립된 이온 영역을 포함하되, 상기 매립된 이온 영역은 측면 방향으로 미리 지정된 연장 길이(w-BPR)로 형성되고, 측면 방향에서 인접한 매립된 이온 영역과 미리 지정된 이격 간격값(X)만큼 서로 이격되도록 배치되며, 상기 제2 드리프트 영역은 상기 매립된 이온 영역의 형성에 의해 증가된 제2 도전형의 이온 양에 상응하도록 상기 제1 드리프트 영역에 비해 상대적으로 높은 이온 농도로 에피텍셜 성장되는 것을 특징으로 하는 전력 반도체 장치가 제공된다.
상기 전력 반도체 장치는, 상기 제2 드리프트 영역의 상측 표면으로부터 연장되어 상기 매립된 이온 영역에 접촉되도록 형성되고, 측면 방향에서 미리 지정된 활성 셀 그룹 폭 길이(w-ACG) 간격으로 배치되는 제2 도전형의 깊은 이온 영역; 인접하는 깊은 이온 영역의 사이에 다수 개로 이격 배치되고, 상기 제2 드리프트 영역의 상측 표면으로부터 상기 매립된 이온 영역에 접촉되지 않는 깊이로 형성되는 게이트용 트렌치; 인접하는 게이트용 트렌치들의 사이 공간과, 게이트용 트렌치와 깊은 이온 영역의 사이 공간에 형성되는 제2 도전형의 바디 영역; 및 게이트용 트렌치의 측벽에 접촉되도록 바디 영역의 상층부에 형성되는 제1 도전형의 에미터 영역을 더 포함할 수 있다.
상기 매립된 이온 영역, 상기 깊은 이온 영역 및 상기 바디 영역을 형성하기 위한 제2 도전형의 이온 주입 도즈 (Dose)는 1e13/cm2 ~ 1e14/cm2의 범위에 속할 수 있다.
상기 전력 반도체 장치는, 상기 바디 영역과 상기 매립된 이온 영역의 사이에 형성되는 제1 도전형의 JFET 영역을 더 포함하되, 상기 JFET 영역은 상기 제2 드리프트 영역보다 높은 이온 농도를 가지도록 형성될 수 있다.
상기 제2 드리프트 영역의 이온 농도는 수학식 (Nd2 - Nd1) x w_NDL2 x d_NDL2 = Na x w-BPR x d_BPR을 이용하여 상기 제1 드리프트 영역의 이온 농도에 비해 상대적으로 높게 결정될 수 있다. 여기서, 상기 Nd2는 상기 제2 드리프트 영역의 이온 농도이고, 상기 Nd1은 상기 제1 드리프트 영역의 이온 농도이며, 상기 w_NDL2는 미리 지정된 활성 셀 그룹 폭 길이(w-ACG)와 같고, 상기 d_NDL2는 상기 제2 드리프트 영역의 두께이며, 상기 Na는 상기 매립된 이온 영역의 이온 농도이고, 상기 w-BPR은 상기 매립된 이온 영역의 연장 길이이며, 상기 d_BPR은 상기 매립된 이온 영역의 두께일 수 있다.
상기 매립된 이온 영역들의 이격 간격값(X)은 미리 지정된 활성 셀 그룹 폭 길이(w-ACG)의 25% 내지 75% 사이의 임의의 값으로 결정될 수 있다.
또는, 상기 매립된 이온 영역들의 이격 간격값(X)은 이격 간격값(X)의 변화에 따른 도통 손실값(Vcesat)의 변화 추이 특성 곡선에서 가장 작은 도통 손실값(Vcesat_min)을 나타내는 값으로 결정될 수도 있다.
본 발명의 다른 측면에 따르면, 제1 도전형의 제1 드리프트 영역의 상부에 미리 지정된 두께로 제1 도전형의 제2 드리프트 영역의 일 부분을 에피텍셜 성장시키는 단계; 매립된 이온 영역을 형성하도록 지정된 제2 드리프트 영역의 일부에 제2 도전형 이온을 주입하는 단계; 및 제2 드리프트 영역의 나머지 부분을 에피텍셜 성장시켜 매립된 이온 영역이 내부에 수용된 제2 드리프트 영역을 형성하는 단계를 포함하되, 상기 매립된 이온 영역은 측면 방향으로 미리 지정된 연장 길이(w-BPR)로 형성되고, 측면 방향에서 인접한 매립된 이온 영역과 미리 지정된 이격 간격값(X)만큼 서로 이격되도록 배치되며, 상기 제2 드리프트 영역의 이온 농도는 수학식 (Nd2 - Nd1) x w_NDL2 x d_NDL2 = Na x w-BPR x d_BPR을 이용하여 상기 제1 드리프트 영역의 이온 농도에 비해 상대적으로 높게 결정되되, 상기 Nd2는 상기 제2 드리프트 영역의 이온 농도이고, 상기 Nd1은 상기 제1 드리프트 영역의 이온 농도이며, 상기 w_NDL2는 미리 지정된 활성 셀 그룹 폭 길이(w-ACG)와 같고, 상기 d_NDL2는 상기 제2 드리프트 영역의 두께이며, 상기 Na는 상기 매립된 이온 영역의 이온 농도이고, 상기 w-BPR은 상기 매립된 이온 영역의 연장 길이이며, 상기 d_BPR은 상기 매립된 이온 영역의 두께인 것을 특징으로 하는 전력 반도체 장치의 제조 방법이 제공된다.
여기서, 상기 매립된 이온 영역들의 이격 간격값(X)은 이격 간격값(X)의 변화에 따른 도통 손실값(Vcesat)의 변화 추이 특성 곡선에서 가장 작은 도통 손실값(Vcesat_min)을 나타내는 값으로 결정될 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예에 따르면, 전류 도통시 dV/dt 슬로프를 개선하고, 역전압 인가시 공핍층 확장이 용이하여 스위칭 손실을 감소시키며, 도통 손실과 스위칭 손실의 트레이드 오프 특성을 개선할 수 있는 효과가 있다. 이를 위해, 전하 축적 극대화에 따른 항복전압 감소를 억제할 수 있도록 매립된 P 영역을 도입하고, 매립된 P 영역에 의한 도통 손실 증가 억제를 위하여 종래 구조보다 높은 농도의 드리프트 영역이 형성된다, 매립된 P 영역과 전하균형원리 (charge balance)에 의해 종래 구조에 비해 높은 농도로 형성된 드리프트 영역은 동일한 항복 전압을 확보함에 있어 종래 구조에 비해 낮은 도통 손실 특성을 확보할 수 있는 장점이 있다.
또한, IGBT 전하 축적 효과(carrier stored effect)를 극대화하여 도통 손실을 감소시킬 수 있고, 전하균형효과(charge balance) 효과에 의해 스위칭시 낮은 역전압에도 공핍층이 확장되어 테일(tail) 전류가 감소됨으로써 스위칭 오프 특성도 개선되는 효과가 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 종래기술에 따른 스트라이프 패턴을 가지는 트렌치 게이트 구조 IGBT를 나타낸 도면.
도 2는 본 발명의 일 실시예에 따른 스트라이프 패턴을 가지는 트렌치 게이트 구조 IGBT를 나타낸 도면.
도 3은 본 발명의 일 실시예에 따른 트렌치 게이트 구조 IGBT의 제조 방법을 나타낸 도면.
도 4는 본 발명의 일 실시예에 따른 트렌치 게이트 구조 IGBT의 수직 방향 농도 프로파일을 나타낸 도면.
도 5 및 도 6은 본 발명의 일 실시예에 따른 트렌치 게이트 구조 IGBT에서 매립된 P 영역들 사이의 간격 결정 원리를 설명하기 위한 도면.
도 7 및 도 8은 본 발명의 일 실시예에 따른 트렌치 게이트 구조 IGBT에서 테일 전류 감소 원리 및 인덕터 로드(load) 조건에서의 스위칭 파형을 설명하기 위한 도면.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
층, 영역 또는 기판과 같은 요소가 다른 요소 "위(on)"에 존재하는 것으로 또는 "위로(onto)" 확장되는 것으로 기술되는 경우, 그 요소는 다른 요소의 직접 위에 있거나 직접 위로 확장될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소 "바로 위(directly on)"에 있거나 "바로 위로(directly onto)" 확장된다고 언급되는 경우, 다른 중간 요소들은 존재하지 않는다. 또한, 하나의 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 기술되는 경우, 그 요소는 다른 요소에 직접 연결되거나 직접 결합될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 기술되는 경우에는 다른 중간 요소가 존재하지 않는다.
"아래의(below)" 또는 "위의(above)" 또는 "상부의(upper)" 또는 "하부의(lower)" 또는 "수평의(horizontal)" 또는 "측면의(lateral)" 또는 "수직의(vertical)"와 같은 상대적인 용어들은 여기에서 도면에 도시된 바와 같이 하나의 요소, 층 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 기술하는데 사용될 수 있다. 이들 용어들은 도면에 묘사된 방향(orientation)에 부가하여 장치의 다른 방향을 포괄하기 위한 의도를 갖는 것으로 이해되어야 한다.
이하, 본 발명의 실시예에 대해 관련 도면들을 참조하여 상세히 설명하기로 한다. 이하에서는 IGBT(절연게이트 바이폴라 트랜지스터)를 중심으로 설명하지만, 본 발명의 기술적 사상이 전력용 MOSFET 등 여러 형태의 반도체 소자에 동일 또는 유사하게 적용 및 확장될 수 있음은 당연하다.
도 2는 본 발명의 일 실시예에 따른 스트라이프 패턴을 가지는 트렌치 게이트 구조 IGBT를 나타낸 도면이고, 도 3은 본 발명의 일 실시예에 따른 트렌치 게이트 구조 IGBT의 제조 방법을 나타낸 도면이며, 도 4는 본 발명의 일 실시예에 따른 트렌치 게이트 구조 IGBT의 수직 방향 농도 프로파일을 나타낸 도면이다. 도 5 및 도 6은 본 발명의 일 실시예에 따른 트렌치 게이트 구조 IGBT에서 매립된 P 영역들 사이의 간격 결정 원리를 설명하기 위한 도면이고, 도 7 및 도 8은 본 발명의 일 실시예에 따른 트렌치 게이트 구조 IGBT에서 테일 전류 감소 원리 및 인덕터 로드(load) 조건에서의 스위칭 파형을 설명하기 위한 도면이다.
도 2를 참조하면, 트렌치 게이트 구조 IGBT는 N- 도전형의 제1 드리프트 영역(110), N- 도전형의 제2 드리프트 영역(120), 게이트용 트렌치(12), 게이트 절연막(14), 게이트 전극(16), P 도전형의 바디 영역(18), N+ 도전형의 에미터 영역(20), N 도전형의 JFET 영역(22), 필드 스톱 영역(24), P 도전형의 컬렉터 영역(26), 에미터 전극(28), 컬렉터 전극(30), P 도전형의 깊은 이온 영역(Deep P Region)(130), P 도전형의 매립된 이온 영역(Buried P Region)(140)을 포함한다. 이하, 설명의 편의를 위해, P 도전형의 깊은 이온 영역(130)은 깊은 P 영역(Deep P Region)(130), P 도전형의 매립된 이온 영역(140)은 매립된 P 영역(Buried P Region)(140)이라 지칭하기로 한다.
제2 드리프트 영역(120)은 제1 드리프트 영역(110)의 인접한 상부에 에피텍셜 성장되어 형성되며, 후술되는 바와 같이 제1 드리프트 영역(110)에 비해 상대적으로 높은 N 도전형의 불순물 농도로 형성된다(도 2의 A-A' 구간의 수직 방향 농도 프로파일이 도시된 도 4 참조).
제2 드리프트 영역(120)은 제1 드리프트 영역(110)의 상부에 다양한 박막 제조법으로 형성될 수 있다. 예를 들어, 화학 기상 증착법(chemical vapor deposition, CVD), 분자 빔 에피택시(molecular beam epitaxy, MBE), 승화 에피택시(sublimation epitaxy), 액상 에피택시(liquid phase epitaxy)등 다양한 공정으로 형성될 수 있다.
제2 드리프트 영역(120)에는 깊은 P 영역(130)과 게이트용 트렌치(12)가 각각 미리 지정된 깊이로 형성된다. 전력 반도체 장치의 측면 방향에서, 미리 지정된 활성 셀 그룹 폭 길이(w-ACG, Width of Active Cell Group)를 간격으로 하여 깊은 P 영역(130)이 배치되고, 깊은 P 영역(130)들 사이에는 각각 활성 셀 영역을 형성하도록 다수 개의 게이트용 트렌치(12)들이 이격하여 배열된다.
게이트용 트렌치(12)는 제2 드리프트 영역(120)의 내부로 미리 지정된 깊이로 형성되고, 게이트용 트렌치(12)의 내벽에 게이트 절연막(14)이 형성되어, 게이트 전극(16)은 게이트 절연막(14)에 의해 바디 영역(18), 에미터 영역(20) 등으로부터 절연되도록 게이트용 트렌치(12)의 내부에 매립된다.
인접하는 게이트용 트렌치(12)의 사이 공간에는, 제2 드리프트 영역(120)의 상측 표면측에 에미터 영역(20)이, 에미터 영역(20)에 접하는 하부에 바디 영역(18)이 인접된 게이트용 트렌치(12)들의 표면에 접하는 폭 길이로 각각 형성된다. 여기서, 게이트용 트렌치(12)의 바닥부는 바디 영역(18)에 비해 제2 드리프트 영역(120) 내에 상대적으로 깊게 위치될 수 있다.
깊은 P 영역(130)과 게이트용 트렌치(12)의 사이 공간에는, 에미터 영역(20)이 형성되지 않고 제2 드리프트 영역(120)의 상측 표면으로부터 인접하는 게이트용 트렌치(12)의 사이 공간에 바디 영역(18)이 형성된 깊이까지 바디 영역(18)이 형성될 수 있다.
깊은 P 영역(130)은 게이트용 트렌치(12)의 바닥부의 위치보다 상대적으로 깊게 제2 드리프트 영역(120) 내에 형성되고, 깊은 P 영역(130)의 바닥부는 제2 드리프트 영역(120) 내에 미리 지정된 연장 길이인 w-BPR(Width of Buried P Region)만큼 측면 방향으로 연장되도록 매립되어 형성된 매립된 P 영역(140)과 접촉된다.
여기서, 깊은 P 영역(130)과 매립된 P 영역(140)은 게이트용 트렌치(12)들 사이, 게이트용 트렌치(12)와 깊은 P 영역(130)의 사이에 형성되는 P 도전형의 바디 영역(18)과 동일하거나 유사한 이온 농도를 가지도록 형성될 수 있다. 예를 들어, 이들은 Boron 도즈(dose) 1e13/cm2 ~ 1e14/cm2 정도의 범위에서 형성될 수 있다.
상부에 위치하는 게이트용 트렌치(12)와 이격되도록, 매립된 P 영역(140)은 게이트용 트렌치(12)의 바닥부보다 상대적으로 깊게 제2 드리프트 영역(120) 내에 매립된다.
바디 영역(18)의 하부와 매립된 P 영역(140)의 상부에 해당되는 공간은 전하 저장 구조로서 도통 특성을 개선하기 위한 JFET 영역(22)으로 형성될 수 있다.
매립된 P 영역(140)의 연장 길이(w-BPR)의 임계 길이인 w_NDL2는 전술한 w-ACG와 같은 폭 길이로 규정된다. 후술되는 바와 같이, 트렌치 게이트 구조 IGBT의 손실이 최소화될 수 있도록 매립된 P 영역(140)의 연장 길이(w-BPR)는 0보다 크고 w-BPR보다 작은 특정의 값으로 결정될 수 있다.
도 2에는 깊은 P 영역(130)의 바닥부가 매립된 P 영역(140)의 중심부에 접촉되어 깊은 P 영역(130)과 매립된 P 영역(140)이 좌우 대칭되는 T 형상을 이루는 경우가 예시되었다. 그러나, 깊은 P 영역(130)과 매립된 P 영역(140)이 ㄱ자 형상을 이루거나, 좌우 비대칭되는 T 형상을 이루도록 서로 접촉될 수도 있음은 당연하다.
이하, 도 3을 참조하여, 본 실시예에 따른 트렌치 게이트 구조 IGBT의 제조 과정을 간략히 설명한다.
우선, 도 3의 (a)에 도시된 바와 같이, 제1 드리프트 영역(110)의 상부에 미리 지정된 두께로 제2 드리프트 영역(120)의 일부를 에피텍셜 성장시킨 후, 일부 성장된 제2 드리프트 영역의 미리 지정된 영역(즉, 매립된 P 영역(140)을 형성할 영역)에 P 도전형 이온을 주입한다.
이어서, 도 3의 (b)에 도시된 바와 같이, 제2 드리프트 영역(120)의 나머지를 추가적으로 에피텍셜 성장시킨다. 이 과정에서, 도 3의 (a)에서 제2 드리프트 영역(120)에 주입된 P 도전형 이온에 의해 제2 드리프트 영역(120)의 내부에 수용되도록 매립된 P 영역(140)이 형성된다. 매립된 P 영역(140)의 형성을 위해 확산 공정이 더 수행될 수도 있다.
매립된 P 영역(140)은 후술될 깊은 P 영역(130) 및 P 도전형의 바디 영역(18)과 동일하거나 유사한 이온 농도를 가지도록 형성될 수 있다
도 3의 (a)와 (b)에 도시된 바와 같이, 제2 드리프트 영역(120)을 형성하는 과정에서, 제2 드리프트 영역(120)의 내부에 수용되도록 매립된 P 영역(140)을 형성함으로써, 항복전압 특성의 저하없이 제2 드리프트 영역(120)의 매립된 P 영역(140)에 의해 증가된 P-charge(Qp)에 해당하는 만큼 제2 드리프트 영역(120)의 N 도전형 이온 농도를 높게 증가시킬 수 있는 특징이 있다(도 4 참조).
구체적으로 설명하면, 매립된 P 영역(140)의 형성으로 인해 제2 드리프트 영역(120)에 증가된 P-charge(Qp)는 “q x Na x w-BPR x d_BPR”로 산출될 수 있다. 여기서, q는 전하량이고, Na는 매립된 P 영역(140)의 이온 농도이고, w-BPR은 매립된 P 영역(140)의 연장 길이(도 2 참조)이며, d_BPR은 매립된 P 영역(140)의 두께(도 2 참조)이다.
이와 관련하여, 제1 드리프트 영역(110)에 비해 상대적으로 제2 드리프트 영역(120)의 이온 농도를 높게 증가시킬 수 있는 N-charge(Qn)은 “q x (Nd2 - Nd1) x w_NDL2 x d_NDL2”로 산출될 수 있다. 여기서, Nd2는 제2 드리프트 영역(120)의 이온 농도이고, Nd1은 제1 드리프트 영역(110)의 이온 농도이다. w_NDL2는 매립된 P 영역(140)의 연장 길이(w-BPR)의 임계 길이로서 w-ACG와 같고(도 2 참조), d_NDL2는 제2 드리프트 영역(120)의 두께(도 2 참조)이다.
이와 같이, 전하 균형 원리에 의해, 매립된 P 영역(140)이 형성된 제2 드리프트 영역(120)의 매립된 P 영역(140)에 의해 증가된 P-charge(Qp) 만큼 N-charge(Qn)가 증가된 제2 드리프트 영역(120)을 에피텍셜 성장시켜 제1 드리프트 영역(110)의 상부에 형성할 수 있다.
즉, P/N 접합에서 항복전압 모드시 P/N 접합이 완전 공핍(fully deplete)되도록 양 이온 총량과 음 이온 총량이 일치되도록 함으로써, 결과적으로 동일한 항복 전압을 확보하면서도 더 높은 이온 농도로 제2 드리프트 영역(120)을 형성할 수 있는 장점이 있다.
또한, 제2 드리프트 영역(120)을 보다 높은 이온 농도로 형성함으로써, 스위칭 동작시 dV/dt 슬로프를 개선하는 장점도 있다.
이어서, 도 3의 (c)에 도시된 바와 같이, 제2 드리프트 영역(120)의 미리 지정된 영역에 P 도전형 이온을 주입하고 확산시켜, 제2 드리프트 영역(120)의 상부 표면으로부터 매립된 P 영역(140)까지 연장되는 깊은 P 영역(130)을 형성한다.
이어서, 도 3의 (d)에 도시된 바와 같이, 제2 드리프트 영역(120)에서 깊은 P 영역(130) 이외 영역에 N 도전형 이온을 주입하고 확산시켜 JFET 영역(22)을 형성한다. JFET 영역(22)은 제2 드리프트 영역(120)에 비해 상대적으로 높은 이온 농도를 가지도록 형성된다.
여기서, JFET 영역(22)은 높은 이온 농도의 제2 드리프트 영역(120)에 의해, 도 4에 도시된 바와 같이, 종래기술에 따른 전력 반도체 장치의 JFET 영역과 비교하여 항복 전압의 감소없이도 높은 이온 농도로 형성될 수 있다. 따라서, 전하 축적 효과(charge stored effect)가 극대화될 수 있고, 전류 도통시 도통 전압(Vcesat)를 감소시킬 수 있는 장점이 있다.
본 실시예에 따른 전력 반도체 장치에서, JFET 영역(22)의 형성은 필수적이지 않으며, 필요에 따라 생략될 수도 있다.
이어서, 도 3의 (e)에 도시된 바와 같이, 활성 셀의 형성을 위해 JFET 영역의 상부 영역에 P 도전형 이온을 주입하고 확산시켜 P 도전형의 바디 영역(18)을 형성한다.
이어서, 도 3의 (f)에 예시된 바와 같이, 게이트용 트렌치(12)의 식각, 게이트 절연막(14)의 형성, 게이트 전극(16)의 매립, N+ 도전형의 에미터 영역(20) 형성 등 후속 공정이 실시된다.
전하 균형 원리에 의해, 제2 드리프트 영역(120)가 증가된 이온 농도로 형성될 수 있도록 하는 매립된 P 영역(140)은 도 5에 도시된 바와 같이 제2 드리프트 영역(120) 내에서 미리 지정된 이격 간격값(X)만큼 서로 이격되어 배치될 수 있다.
트렌치 게이트 구조 IGBT의 도통시 컬렉터 전류는 이격 간격값만큼의 이격 공간을 통해 흐르게 되며, 이격 간격값(X)이 작을수록 전류 경로(current path)의 단면적이 감소되어 특정 값 이하로 이격 간격값(X)이 작아지면 온저항이 커지게 된다.
즉, 매립된 P 영역의 이격 간격에 따라 제2 드리프트 영역(120)에 축적되어 있는 캐리어의 농도 분포가 달라지게 되고, 이격 간격값(X)은 도통 손실(Vcesat)과 스위칭 손실(Eoff) 사이의 트레이드 오프 관계를 고려하여 결정될 수 있다.
도 6의 (a)에 도시된 바와 같이, 매립된 P 영역(140) 사이의 이격 간격값(X)이 작을수록 제2 드리프트 영역(120)의 바디 영역(18) 하부에서의 홀 캐리어 농도는 증가함을 확인할 수 있다.
도 6의 (b)에 도시된 바와 같이, 이격 간격값(X)이 최대값(즉, 종래 구조의 전력 반도체 장치와 같이 매립된 P 영역(140)이 존재하지 않는 경우로서, P1)으로부터 감소할수록 도통시 컬렉터에서 주입된 홀의 농도가 높아지고(carrier stored effect), 이에 따라 도통 손실(Vcesat)도 감소되는 특성을 나타낸다.
이격 간격값(X)의 점진적 감소(즉, 매립된 P 영역(140)의 연장 길이(w-BPR) 점진적 증가)에 의해 도통 손실(Vcesat)도 감소하다가, 최적의 이격 간격값(X_opt)(도 6의 (b)의 P2)에서 최소의 도통 손실(Vcesat_min)을 나타내고, 최적의 이격 간격값(X_opt)보다 더 감소하면 홀 캐리어 농도는 높아지지만 전류 경로의 단면적 감소로 인해 도통 손실(Vcesat)은 다시 급격히 증가하는 특성을 나타낸다.
최적의 이격 간격값(X_opt)는 w-ACG의 25% 내지 75% 사이의 임의의 값으로 선택될 수 있으며, 반복적인 이격 간격값의 조정 및 도통 손실의 측정을 통해 최적의 이격 간격값이 결정될 수도 있다.
이와 같이, 최적의 이격 간격값(X_opt)으로 매립된 P 영역(140)들을 배치함으로써, 최소의 도통 손실(Vcesat)을 가지는 트렌치 게이트 구조 IGBT가 구현될 수 있다.
또한, 미리 지정된 이격 간격값(X)으로 제2 드리프트 영역(120) 내에 측면 방향으로 연장되어 매립된 P 영역(140)들을 배치함으로써, 도 7 및 도 8에 도시된 바와 같이, 에미터 전극(28)에 쇼트된 깊은 P 영역(130)과, 깊은 P 영역(130)의 바닥부에 접촉된 매립된 P 영역(140)이 스위치 오프시 홀 캐리어(hole carrier)가 이동하는 경로(path)로 기능할 수 있다.
이를 통해, 트렌치 게이트 구조 IGBT의 스위치 오프 특성이 개선될 수 있으며, 이로 인해 dV/dt 특성이 개선되고 턴 오프 전류의 테일(tail) 전류가 감소되는 장점이 있다.
상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10 : 드리프트 영역 12 : 게이트용 트렌치
14 : 게이트 절연막 16 : 게이트 전극
18 : 바디 영역 20 : 에미터 영역
22 : JFET 영역 24 : 필드스톱 영역
26 : 컬렉터 영역 28 : 에미터 전극
30 : 컬렉터 전극 110 : 제1 드리프트 영역
120 : 제2 드리프트 영역 130 : 깊은 P 영역
140 : 매립된 P 영역

Claims (9)

  1. 제1 도전형의 제1 드리프트 영역;
    상기 제1 드리프트 영역의 상부에 에피텍셜 성장되어 형성되는 제1 도전형의 제2 드리프트 영역; 및
    상기 제2 드리프트 영역의 내부에 매립되도록 형성되는 제2 도전형의 매립된 이온 영역을 포함하되,
    상기 매립된 이온 영역은 측면 방향으로 미리 지정된 연장 길이(w-BPR)로 형성되고, 측면 방향에서 인접한 매립된 이온 영역과 미리 지정된 이격 간격값(X)만큼 서로 이격되도록 배치되며,
    상기 제2 드리프트 영역은 상기 매립된 이온 영역의 형성에 의해 증가된 제2 도전형의 이온 양에 상응하도록 상기 제1 드리프트 영역에 비해 상대적으로 높은 이온 농도로 에피텍셜 성장되고,
    상기 제2 드리프트 영역의 이온 농도는 수학식 (Nd2 - Nd1) x w_NDL2 x d_NDL2 = Na x w-BPR x d_BPR을 이용하여 상기 제1 드리프트 영역의 이온 농도에 비해 상대적으로 높게 결정되되,
    상기 Nd2는 상기 제2 드리프트 영역의 이온 농도이고, 상기 Nd1은 상기 제1 드리프트 영역의 이온 농도이며, 상기 w_NDL2는 미리 지정된 활성 셀 그룹 폭 길이(w-ACG)와 같고, 상기 d_NDL2는 상기 제2 드리프트 영역의 두께이며, 상기 Na는 상기 매립된 이온 영역의 이온 농도이고, 상기 w-BPR은 상기 매립된 이온 영역의 연장 길이이며, 상기 d_BPR은 상기 매립된 이온 영역의 두께인 것을 특징으로 하는 전력 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 드리프트 영역의 상측 표면으로부터 연장되어 상기 매립된 이온 영역에 접촉되도록 형성되고, 측면 방향에서 미리 지정된 활성 셀 그룹 폭 길이(w-ACG) 간격으로 배치되는 제2 도전형의 깊은 이온 영역;
    인접하는 깊은 이온 영역의 사이에 다수 개로 이격 배치되고, 상기 제2 드리프트 영역의 상측 표면으로부터 상기 매립된 이온 영역에 접촉되지 않는 깊이로 형성되는 게이트용 트렌치;
    인접하는 게이트용 트렌치들의 사이 공간과, 게이트용 트렌치와 깊은 이온 영역의 사이 공간에 형성되는 제2 도전형의 바디 영역; 및
    게이트용 트렌치의 측벽에 접촉되도록 바디 영역의 상층부에 형성되는 제1 도전형의 에미터 영역을 더 포함하는 것을 특징으로 하는 전력 반도체 장치.
  3. 제2항에 있어서,
    상기 매립된 이온 영역, 상기 깊은 이온 영역 및 상기 바디 영역을 형성하기 위한 제2 도전형의 이온 주입 도즈 (Dose)는 1e13/cm2 ~ 1e14/cm2의 범위에 속하는 것을 특징으로 하는 전력 반도체 장치.
  4. 제2항에 있어서,
    상기 바디 영역과 상기 매립된 이온 영역의 사이에 형성되는 제1 도전형의 JFET 영역을 더 포함하되,
    상기 JFET 영역은 상기 제2 드리프트 영역보다 높은 이온 농도를 가지도록 형성되는 것을 특징으로 하는 전력 반도체 장치.
  5. 삭제
  6. 제1항에 있어서,
    상기 매립된 이온 영역들의 이격 간격값(X)은 미리 지정된 활성 셀 그룹 폭 길이(w-ACG)의 25% 내지 75% 사이의 임의의 값으로 결정되는 것을 특징으로 하는 전력 반도체 장치.
  7. 제6항에 있어서,
    상기 매립된 이온 영역들의 이격 간격값(X)은 이격 간격값(X)의 변화에 따른 도통 손실값(Vcesat)의 변화 추이 특성 곡선에서 가장 작은 도통 손실값(Vcesat_min)을 나타내는 값으로 결정되는 것을 특징으로 하는 전력 반도체 장치.
  8. 제1 도전형의 제1 드리프트 영역의 상부에 미리 지정된 두께로 제1 도전형의 제2 드리프트 영역의 일 부분을 에피텍셜 성장시키는 단계;
    매립된 이온 영역을 형성하도록 지정된 제2 드리프트 영역의 일부에 제2 도전형 이온을 주입하는 단계; 및
    제2 드리프트 영역의 나머지 부분을 에피텍셜 성장시켜 매립된 이온 영역이 내부에 수용된 제2 드리프트 영역을 형성하는 단계를 포함하되,
    상기 매립된 이온 영역은 측면 방향으로 미리 지정된 연장 길이(w-BPR)로 형성되고, 측면 방향에서 인접한 매립된 이온 영역과 미리 지정된 이격 간격값(X)만큼 서로 이격되도록 배치되며,
    상기 제2 드리프트 영역의 이온 농도는 수학식 (Nd2 - Nd1) x w_NDL2 x d_NDL2 = Na x w-BPR x d_BPR을 이용하여 상기 제1 드리프트 영역의 이온 농도에 비해 상대적으로 높게 결정되되,
    상기 Nd2는 상기 제2 드리프트 영역의 이온 농도이고, 상기 Nd1은 상기 제1 드리프트 영역의 이온 농도이며, 상기 w_NDL2는 미리 지정된 활성 셀 그룹 폭 길이(w-ACG)와 같고, 상기 d_NDL2는 상기 제2 드리프트 영역의 두께이며, 상기 Na는 상기 매립된 이온 영역의 이온 농도이고, 상기 w-BPR은 상기 매립된 이온 영역의 연장 길이이며, 상기 d_BPR은 상기 매립된 이온 영역의 두께인 것을 특징으로 하는 전력 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 매립된 이온 영역들의 이격 간격값(X)은 이격 간격값(X)의 변화에 따른 도통 손실값(Vcesat)의 변화 추이 특성 곡선에서 가장 작은 도통 손실값(Vcesat_min)을 나타내는 값으로 결정되는 것을 특징으로 하는 전력 반도체 장치의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
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WO2023191435A1 (ko) * 2022-03-30 2023-10-05 (주)트리노테크놀로지 감소된 손실을 가지는 전력 반도체 장치 및 그 제조 방법
CN119486163A (zh) * 2025-01-10 2025-02-18 上海陆芯电子科技有限公司 一种场截止型igbt器件以及制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180261666A1 (en) * 2017-03-09 2018-09-13 Maxpower Semiconductor Inc. Vertical power mos-gated device with high dopant concentration n-well below p-well and with floating p-islands
US20180342587A1 (en) * 2017-05-26 2018-11-29 Fuji Electric Co., Ltd. Silicon carbide semiconductor device
KR102163665B1 (ko) 2018-12-06 2020-10-08 현대오트론 주식회사 전력 반도체 소자 및 그 제조방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012243966A (ja) * 2011-05-20 2012-12-10 Sumitomo Electric Ind Ltd 半導体装置
JP5869291B2 (ja) * 2011-10-14 2016-02-24 富士電機株式会社 半導体装置
JP6208579B2 (ja) * 2013-12-26 2017-10-04 トヨタ自動車株式会社 半導体装置
JP6448434B2 (ja) * 2015-03-25 2019-01-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6367760B2 (ja) * 2015-06-11 2018-08-01 トヨタ自動車株式会社 絶縁ゲート型スイッチング装置とその製造方法
US10319808B2 (en) * 2017-04-03 2019-06-11 Fuji Electric Co., Ltd. Semiconductor device
EP3471147B1 (en) * 2017-10-10 2020-08-05 ABB Power Grids Switzerland AG Insulated gate bipolar transistor
JP7052330B2 (ja) * 2017-12-13 2022-04-12 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法
US11233157B2 (en) * 2018-09-28 2022-01-25 General Electric Company Systems and methods for unipolar charge balanced semiconductor power devices
JP7180402B2 (ja) * 2019-01-21 2022-11-30 株式会社デンソー 半導体装置
US12408390B2 (en) * 2021-06-15 2025-09-02 Fuji Electric Co., Ltd. Semiconductor device
KR102407121B1 (ko) * 2022-03-30 2022-06-10 (주) 트리노테크놀로지 감소된 손실을 가지는 전력 반도체 장치 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180261666A1 (en) * 2017-03-09 2018-09-13 Maxpower Semiconductor Inc. Vertical power mos-gated device with high dopant concentration n-well below p-well and with floating p-islands
US20180342587A1 (en) * 2017-05-26 2018-11-29 Fuji Electric Co., Ltd. Silicon carbide semiconductor device
KR102163665B1 (ko) 2018-12-06 2020-10-08 현대오트론 주식회사 전력 반도체 소자 및 그 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023191435A1 (ko) * 2022-03-30 2023-10-05 (주)트리노테크놀로지 감소된 손실을 가지는 전력 반도체 장치 및 그 제조 방법
CN119486163A (zh) * 2025-01-10 2025-02-18 上海陆芯电子科技有限公司 一种场截止型igbt器件以及制造方法

Also Published As

Publication number Publication date
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