KR102408165B1 - Repair analysis apparatus of tester for semiconductor device, method for repair analysis and tester for semiconductor device - Google Patents
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Abstract
반도체 디바이스 테스터의 구제 해석 장치는 반도체 디바이스의 테스트 결과를 저장하는 테스트 결과 저장 유닛으로부터 불량셀 정보를 획득하는 불량셀 정보 획득부 및 각각이 표준 구제 해석 알고리즘의 적어도 하나의 함수를 포함하는 복수의 로직 블록을 포함하는 프로그래머블 로직 디바이스를 포함하고, 로직 블록을 하드웨어 가속기로 구성하여 반도체 디바이스의 메모리의 구제 해석을 수행하는 구제 해석부를 포함할 수 있다.A rescue analysis apparatus for a semiconductor device tester includes a bad cell information acquisition unit that acquires bad cell information from a test result storage unit that stores a test result of a semiconductor device, and a plurality of logics each including at least one function of a standard rescue analysis algorithm A programmable logic device including a block may be included, and a rescue analysis unit configured to configure the logic block as a hardware accelerator to perform rescue analysis of the memory of the semiconductor device.
Description
본 발명은 반도체 디바이스 테스터의 구제 해석 장치 및 구제 해석 방법에 관한 것이다.The present invention relates to a relief analysis apparatus and a relief analysis method for a semiconductor device tester.
메모리 반도체는 워드 라인 및 비트 라인에 연결되어 매트릭스 형태로 배열된 많은 수의 메모리 셀들로 구성되어 있으며 메모리 셀들 중 어느 하나의 메모리 셀에 결함이 발생하면 메모리 반도체의 기능이 제대로 발휘되지 않는다.The memory semiconductor is composed of a large number of memory cells connected to word lines and bit lines and arranged in a matrix form. If any one of the memory cells has a defect, the function of the memory semiconductor is not properly exhibited.
일반적으로 메모리 반도체는 고장셀이 발생하면 이를 수리하여 사용할 수 있도록 메인셀 영역 이외에 스페어셀 영역을 가지고 있다. 스페어셀 영역은 메인셀의 고장이 발생한 부분을 대체하여 사용할 수 있도록 메모리 반도체를 수리하는 역할을 한다. 이 때 메인셀의 고장 부분을 어느 스페어 셀로 대체하여야 메인셀을 수리할 수 있는지 계산하는 과정을 구제 해석(REPAIR ANALYSIS)이라고 한다.In general, memory semiconductors have a spare cell area in addition to the main cell area so that a faulty cell can be repaired and used. The spare cell area serves to repair the memory semiconductor so that the defective part of the main cell can be replaced and used. At this time, the process of calculating whether the main cell can be repaired by replacing the defective part of the main cell with a spare cell is called REPAIR ANALYSIS.
한편, 다양한 공정을 거쳐 완성된 웨이퍼 상태의 메모리 반도체는 반도체 디바이스 테스터를 이용하여 테스트를 진행하게 되며, 이 과정에서 불량 메모리를 검출하여 불량 메모리가 후속 공정으로 연결되는 것을 방지한다.On the other hand, the memory semiconductor in a wafer state completed through various processes is tested using a semiconductor device tester, and a bad memory is detected in this process to prevent the bad memory from being connected to a subsequent process.
이를 위해, 반도체 디바이스 테스터는 웨이퍼 상태의 메모리 반도체에 불량셀이 있는지 여부를 테스트하여 불량셀 정보를 페일 메모리(Fail Memory)에 저장하게 되며 구제 해석 장치가 저장된 불량셀 정보를 이용하여 구제 해석을 수행하게 된다.To this end, the semiconductor device tester tests whether there are bad cells in the memory semiconductor in the wafer state, stores the bad cell information in the fail memory, and the rescue analysis device performs rescue analysis using the stored bad cell information. will do
이와 관련하여, 한국공개공보 제2021-0040162호는 반도체 메모리에 대한 오류 정정 코딩 및 데이터 버스 반전 장치 및 방법을 개시하고 있다. In this regard, Korean Laid-Open Publication No. 2021-0040162 discloses an apparatus and method for error correction coding and data bus inversion for a semiconductor memory.
최근, 메모리 반도체의 설계 기술 및 미세 공정 기술의 발전은 반도체 회로의 집적도를 크게 향상시켜 고집적, 고성능의 메모리 반도체의 생산을 가능하게 하였으며, 메모리의 고집적화는 메모리 반도체에서 가장 중요한 요소가 되었다. 이러한 메모리 반도체의 고집적화에 따른 공정의 미세화와 복잡한 공정 상의 문제로 생산된 메모리에 발생하는 고장셀의 수가 점점 증가하게 되었고, 이는 메모리 반도체의 신뢰도를 떨어뜨려 메모리 반도체의 생산 수율이 낮아지게 되는 영향을 끼치게 되었다.In recent years, the development of design technology and microprocessing technology of memory semiconductors has greatly improved the degree of integration of semiconductor circuits to enable the production of high-integration and high-performance memory semiconductors, and the high-integration of memory has become the most important factor in memory semiconductors. The number of faulty cells that occur in the produced memory is increasing due to process miniaturization and complicated process problems due to the high integration of memory semiconductors. got hurt
또한 메모리 반도체는 가격 경쟁이 치열한 반도체 제품이기 때문에 점점 가격의 하락이 진행되고 있으며, 가격 하락에 대응하기 위해서는 원가 절감이 필요하다. 이에 따라, 메모리 반도체의 원가 항목 중 하나인 테스트 비용의 절감을 위해서 테스트 시간을 줄이려는 요구가 증가하고 있다.In addition, since memory semiconductors are semiconductor products with fierce price competition, the price is gradually falling, and cost reduction is necessary to respond to the price decrease. Accordingly, there is an increasing demand for reducing test time in order to reduce test cost, which is one of the cost items of memory semiconductors.
이러한 이유로 인해 반도체 디바이스 테스터는 테스트 시간의 단축과 메모리 반도체의 생산 수율의 향상이라는 조건을 충족하도록 요구되고 있다.For this reason, semiconductor device testers are required to meet the conditions of shortening the test time and improving the production yield of memory semiconductors.
도 5는 종래의 반도체 디바이스 테스터를 도시한 도면이다. 도 5를 참조하면, 종래의 반도체 디바이스 테스터는 메모리 반도체의 테스트 결과를 저장하는 테스트 결과 저장 유닛(50), 구제 해석 알고리즘을 실행하여 구제 해석을 수행하는 구제 해석 유닛(52) 및 반도체 디바이스 테스터를 제어하는 제어 유닛(54)를 포함한다.5 is a diagram illustrating a conventional semiconductor device tester. Referring to FIG. 5 , the conventional semiconductor device tester includes a test
종래의 반도체 디바이스 테스터의 구제 해석 유닛(52)은 구제 해석 알고리즘을 실행하는 구제 해석 처리 유닛(56)의 수량을 늘리거나 고성능의 구제 해석 처리 유닛(56)을 탑재하여 구제 해석의 연산 시간을 단축시키고 있다.The
그러나, 종래의 반도체 디바이스 테스터의 경우, 고성능의 구제 해석 처리 유닛(56)의 설계 난이도 증가로 인한 원가 상승 및 다수의 구제 해석 처리 유닛(56)을 탑재하여 반도체 디바이스 테스터가 대형화되는 문제가 있었다.However, in the case of the conventional semiconductor device tester, there was a problem in that the cost increase due to the increase in the design difficulty of the high-performance relief analysis processing unit 56 and the semiconductor device tester becomes large by mounting a large number of relief analysis processing units 56 .
또한, 종래의 반도체 디바이스 테스터의 경우, 차세대 구제 해석 처리 유닛(56)이 출시될 때마다 운영체제 등의 소프트웨어의 변경이 필요하게 되고, 이에 따라 반도체 디바이스 테스터의 개발 기간이 늘어나게 되어 메모리 반도체의 변화 속도에 대응하기 어려운 문제가 있었다.In addition, in the case of a conventional semiconductor device tester, whenever the next-generation relief analysis processing unit 56 is released, it is necessary to change software such as an operating system. There was a problem that was difficult to deal with.
한편, 종래의 반도체 디바이스 테스터는 범용적인 표준 구제 해석 알고리즘을 통해 반도체 디바이스 테스터를 사용하는 사용자가 그래픽 유저 인터페이스 환경에서 메모리 반도체의 정보를 입력하는 것만으로 구제 해석의 수행이 가능하다.On the other hand, in the conventional semiconductor device tester, the rescue analysis can be performed only by a user using the semiconductor device tester inputting memory semiconductor information in a graphic user interface environment through a general-purpose standard rescue analysis algorithm.
그러나, 종래의 반도체 디바이스 테스터의 경우, 반도체 디바이스 테스터의 사용자가 표준 구제 해석 알고리즘이 아닌 반도체 디바이스 테스터의 사용자가 자체 개발한 구제 해석 알고리즘을 이용하여 구제 해석을 수행하기 어려운 문제가 있었다.However, in the case of the conventional semiconductor device tester, there is a problem in that it is difficult for the user of the semiconductor device tester to perform the relief analysis using the self-developed relief analysis algorithm developed by the user of the semiconductor device tester rather than the standard relief analysis algorithm.
본 발명은 각각이 표준 구제 해석 알고리즘의 적어도 하나의 함수를 포함하는 복수의 로직 블록을 포함하는 프로그래머블 로직 디바이스를 포함하고, 로직 블록을 하드웨어 가속기로 구성하여 반도체 디바이스의 메모리의 구제 해석을 수행함으로써 구제 해석의 연산 시간을 단축시키는 구제 해석 장치 및 방법을 제공하고자 한다. The present invention is rescued by including a programmable logic device including a plurality of logic blocks each including at least one function of a standard rescue analysis algorithm, and configuring the logic blocks as hardware accelerators to perform rescue analysis of the memory of the semiconductor device An object of the present invention is to provide a relief analysis apparatus and method for reducing the calculation time of analysis.
다만, 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.However, the technical problems to be achieved by the present embodiment are not limited to the technical problems described above, and other technical problems may exist.
상술한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본 발명의 일 실시예는 반도체 디바이스의 테스트 결과를 저장하는 테스트 결과 저장 유닛으로부터 불량셀 정보를 획득하는 불량셀 정보 획득부 및 각각이 표준 구제 해석 알고리즘의 적어도 하나의 함수를 포함하는 복수의 로직 블록을 포함하는 프로그래머블 로직 디바이스를 포함하고, 상기 로직 블록을 하드웨어 가속기로 구성하여 상기 반도체 디바이스의 메모리의 구제 해석을 수행하는 구제 해석부를 포함하는 반도체 디바이스 테스터의 구제 해석 장치를 제공할 수 있다.As a technical means for achieving the above technical problem, an embodiment of the present invention provides a bad cell information acquisition unit that acquires bad cell information from a test result storage unit that stores a test result of a semiconductor device, and each standard relief analysis algorithm A semiconductor device tester comprising a programmable logic device including a plurality of logic blocks including at least one function of It is possible to provide a relief analysis device for
또한, 본 발명의 다른 실시예는 반도체 디바이스의 테스트 결과를 저장하는 테스트 결과 저장 유닛으로부터 불량셀 정보를 획득하는 단계 및 각각이 표준 구제 해석 알고리즘의 적어도 하나의 함수를 포함하는 복수의 로직 블록을 포함하는 프로그래머블 로직 디바이스의 상기 로직 블록을 하드웨어 가속기로 구성하여 상기 반도체 디바이스의 메모리의 구제 해석을 수행하는 단계를 포함하는 반도체 디바이스 테스터의 구제 해석 방법을 제공할 수 있다.In addition, another embodiment of the present invention includes: obtaining bad cell information from a test result storage unit that stores a test result of a semiconductor device; and a plurality of logic blocks each including at least one function of a standard rescue analysis algorithm. It is possible to provide a rescue analysis method for a semiconductor device tester comprising the step of configuring the logic block of a programmable logic device to perform a rescue analysis of the memory of the semiconductor device by a hardware accelerator.
또한, 본 발명의 또 다른 실시예는 반도체 디바이스의 테스트 결과를 저장하는 테스트 결과 저장 유닛 상기 본 발명의 다른 실시예에 따른 구제 해석 장치 및 상기 구제 해석의 수행 결과에 따른 구제해를 반도체 디바이스 테스터를 제어하는 제어 유닛을 포함하는 반도체 디바이스 테스터를 제공할 수 있다.In addition, another embodiment of the present invention provides a test result storage unit for storing a test result of a semiconductor device, a rescue analysis apparatus according to another embodiment of the present invention, and a semiconductor device tester for a rescue solution according to the execution result of the relief analysis A semiconductor device tester including a control unit for controlling can be provided.
상술한 과제 해결 수단은 단지 예시적인 것으로서, 본 발명을 제한하려는 의도로 해석되지 않아야 한다. 상술한 예시적인 실시예 외에도, 도면 및 발명의 상세한 설명에 기재된 추가적인 실시예가 존재할 수 있다.The above-described problem solving means are merely exemplary, and should not be construed as limiting the present invention. In addition to the exemplary embodiments described above, there may be additional embodiments described in the drawings and detailed description.
전술한 본 발명의 과제 해결 수단 중 어느 하나에 의하면, 각각이 표준 구제 해석 알고리즘의 적어도 하나의 함수를 포함하는 복수의 로직 블록을 포함하는 프로그래머블 로직 디바이스를 포함하고, 로직 블록을 하드웨어 가속기로 구성하여 반도체 디바이스의 메모리의 구제 해석을 수행함으로써 구제 해석의 연산 시간을 단축시키는 구제 해석 장치 및 방법을 제공할 수 있다.According to any one of the means for solving the problems of the present invention described above, it includes a programmable logic device including a plurality of logic blocks, each including at least one function of a standard relief analysis algorithm, and configures the logic block as a hardware accelerator. It is possible to provide a relief analysis apparatus and method for shortening the calculation time of the relief analysis by performing the rescue analysis of the memory of the semiconductor device.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스 테스터를 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 구제 해석부를 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 복수의 로직 블록을 통해 구성된 하드웨어 가속기를 도시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 반도체 디바이스 테스터의 구제 해석 방법을 나타낸 흐름도이다.
도 5는 종래의 반도체 디바이스 테스터를 도시한 도면이다.1 is a diagram illustrating a semiconductor device tester according to an embodiment of the present invention.
2 is a diagram illustrating a relief analysis unit according to an embodiment of the present invention.
3 is a diagram illustrating a hardware accelerator configured through a plurality of logic blocks according to an embodiment of the present invention.
4 is a flowchart illustrating a rescue analysis method of a semiconductor device tester according to an embodiment of the present invention.
5 is a diagram illustrating a conventional semiconductor device tester.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those of ordinary skill in the art can easily implement them. However, the present invention may be embodied in several different forms and is not limited to the embodiments described herein. And in order to clearly explain the present invention in the drawings, parts irrelevant to the description are omitted, and similar reference numerals are attached to similar parts throughout the specification.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미하며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. Throughout the specification, when a part is "connected" with another part, this includes not only the case of being "directly connected" but also the case of being "electrically connected" with another element interposed therebetween. . In addition, when a part "includes" a certain component, it means that other components may be further included, rather than excluding other components, unless otherwise stated, and one or more other features However, it is to be understood that the existence or addition of numbers, steps, operations, components, parts, or combinations thereof is not precluded in advance.
본 명세서에 있어서 '부(部)'란, 하드웨어에 의해 실현되는 유닛(unit), 소프트웨어에 의해 실현되는 유닛, 양방을 이용하여 실현되는 유닛을 포함한다. 또한, 1 개의 유닛이 2 개 이상의 하드웨어를 이용하여 실현되어도 되고, 2 개 이상의 유닛이 1 개의 하드웨어에 의해 실현되어도 된다.In this specification, a "part" includes a unit realized by hardware, a unit realized by software, and a unit realized using both. In addition, one unit may be implemented using two or more hardware, and two or more units may be implemented by one hardware.
본 명세서에 있어서 단말 또는 디바이스가 수행하는 것으로 기술된 동작이나 기능 중 일부는 해당 단말 또는 디바이스와 연결된 서버에서 대신 수행될 수도 있다. 이와 마찬가지로, 서버가 수행하는 것으로 기술된 동작이나 기능 중 일부도 해당 서버와 연결된 단말 또는 디바이스에서 수행될 수도 있다.Some of the operations or functions described as being performed by the terminal or device in this specification may be instead performed by a server connected to the terminal or device. Similarly, some of the operations or functions described as being performed by the server may also be performed in a terminal or device connected to the server.
이하 첨부된 도면을 참고하여 본 발명의 일 실시예를 상세히 설명하기로 한다. Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스 테스터를 도시한 도면이고, 도 2는 본 발명의 일 실시예에 따른 구제 해석부를 도시한 도면이다.1 is a diagram illustrating a semiconductor device tester according to an embodiment of the present invention, and FIG. 2 is a diagram illustrating a relief analysis unit according to an embodiment of the present invention.
도 1 및 도 2를 참조하면, 반도체 디바이스 테스터는 반도체 디바이스의 테스트 결과 저장 유닛(10), 구제 해석 장치(20) 및 제어 유닛(30)을 포함할 수 있다. 1 and 2 , the semiconductor device tester may include a semiconductor device test
본원에 있어서 반도체 디바이스는 예를 들어 메모리를 내장하는 메모리 반도체일 수 있다.In the present application, the semiconductor device may be, for example, a memory semiconductor in which a memory is embedded.
테스트 결과 저장 유닛(10), 구제 해석 장치(20) 및 제어 유닛(30)은 각각의 사이에서 예를 들어 Bus의 신호선을 통하여 데이터, 제어 신호, 프로그램 등을 송수신할 수 있다.The test
구제 해석 장치(20)는 불량셀 정보 획득부(210), 구제 해석부(220) 및 구제해 전송부(230)을 포함하고, 제어 유닛(30)은 그래픽 유저인터페이스부(310) 및 유저 맞춤 구제 해석 알고리즘 생성부(320)를 포함할 수 있다.The
구제 해석 장치(20)는 반도체 디바이스의 메모리에 결함이 있을 때 그 장소를 해석하고, 그 메모리를 구제하기 위해 불량 라인을 치환할 스페어 라인에 관한 구제해를 구할 수 있다.When there is a defect in the memory of the semiconductor device, the
테스트 결과 저장 유닛(10)은 반도체 디바이스의 테스트 결과인 페일 어드레스 정보 및 페일 어드레스에 불량을 나타내는 데이터를 저장할 수 있다.The test
불량셀 정보 획득부(210)는 테스트 결과 저장 유닛(10)으로부터 불량셀 정보를 획득할 수 있다. The bad cell
구제 해석부(220)는 불량셀 정보에 관한 페일 메모리 라이브러리(Fail Memory Library)(221), 구제 해석에 관한 구제 해석 라이브러리(223), 프로그래머블 로직 디바이스의 복수의 로직 블록(225) 및 구제 해석 처리 유닛(227)를 포함할 수 있다. The
구제 해석부(220)는 종래의 그래픽 유저 인터페이스 방식의 표준 구제 해석 알고리즘을 이용하여 구제 해석을 수행하는 프로그램 및 페일 메모리 라이브러리(221) 및 구제 해석 라이브러리(223)를 이용하여 사용자가 자체 개발한 유저 맞춤 구제 해석 알고리즘을 이용하여 구제 해석을 수행하는 프로그램을 포함할 수 있다.The
구제 해석부(220)는 프로그래머블 로직 디바이스의 복수의 로직 블록(225)을 하드웨어 가속기로 구성하여 반도체 디바이스의 메모리의 구제 해석을 수행할 수 있다. The
여기서, 프로그래머블 로직 디바이스는, 예를 들어 필드 프로그래머블 게이트 어레이(FPGA, Field Programmable Gate Array)일 수 있고, 프로그래머블 로직 디바이스의 각 로직 블록(225)에는 표준 구제 해석 알고리즘의 적어도 하나의 함수를 포함하는 복수의 로직 블록(225)을 포함할 수 있다.Here, the programmable logic device may be, for example, a Field Programmable Gate Array (FPGA), and each
각 로직 블록(225)은 적어도 하나의 함수가 하드웨어 로직으로 구현된 처리 소자(PE, Processing Element)를 포함할 수 있다. 복수의 처리 소자는 반도체 디바이스의 메인셀 내의 불량셀의 수에 기초하여 메모리의 구제 해석이 가능한지 여부를 판단하는 함수가 하드웨어 로직으로 구현된 제 1 처리 소자, 라인 페일 구제(Line Fail Repair)를 수행하는 함수가 하드웨어 로직으로 구현된 제 2 처리 소자 및 비트 페일 구제(Bit Fail Repair)를 수행하는 함수가 하드웨어 로직으로 구현된 제 3 처리 소자 등을 포함할 수 있다.Each
구제 해석부(220)는 사용자의 입력 및 반도체 디바이스의 정보에 따라 복수의 로직 블록(225) 중 적어도 하나의 로직 블록(225)을 선택하여 구제 해석을 수행할 수 있다.The
프로그래머블 로직 디바이스는 내부의 사용 가능한 로직셀의 증가와 함께 가격의 하락이 진행되고 있으며, 많은 기능을 가진 중앙 처리 장치가 탑재된 디바이스도 판매되고 있다. 또한, 최근에는 기존에 소프트웨어로 처리하던 알고리즘 등을 하드웨어 가속기로의 설계가 가능하도록 HLS(High Level Synthesis)와 같은 개발툴들이 지원되고 있다. Programmable logic devices are falling in price along with an increase in usable logic cells, and devices equipped with a central processing unit with many functions are also being sold. Also, recently, development tools such as High Level Synthesis (HLS) are supported so that an algorithm, which was previously processed by software, can be designed as a hardware accelerator.
따라서, 본 발명의 구제 해석 장치는 종래의 중앙 처리 장치(CPU, Central Processing Unit) 형 구제 해석 유닛 상에서 소프트웨어로만 실행하고 있는 구제 해석 알고리즘이 HLS를 통해 프로그래머블 로직 디바이스의 로직 블록으로 구현될 수 있다.Therefore, the relief analysis apparatus of the present invention can be implemented as a logic block of a programmable logic device through the HLS in the relief analysis algorithm that is executed only in software on a conventional central processing unit (CPU, Central Processing Unit) type relief analysis unit.
구제 해석부(220)는 각 로직 블록에 포함된 복수의 처리 소자를 통해 메모리의 구제 해석을 병렬로 수행할 수 있다. The
즉, 본 발명의 구제 해석 장치는 프로그래머블 로직 디바이스의 복수의 로직 블록(225)을 하드웨어 가속기로 구성하여 고성능의 병렬 연산을 통해 구제 해석을 수행할 수 있다.That is, the relief analysis apparatus of the present invention may configure the plurality of logic blocks 225 of the programmable logic device as a hardware accelerator to perform relief analysis through high-performance parallel operation.
또한, 본 발명에 따르면, 로직 블록(225)을 추가 설계함으로써 구제 해석 알고리즘의 함수를 용이하게 추가하는 것이 가능하다. In addition, according to the present invention, it is possible to easily add a function of the rescue analysis algorithm by further designing the
구제 해석 처리 유닛(227)은 페일 메모리 라이브러리(221) 및 구제 해석 라이브러리(223)에 기초하여 유저 맞춤 구제 해석 알고리즘을 실행하여 메모리의 구제 해석을 수행할 수 있다.The rescue
즉, 본 발명의 구제 해석 장치(20)는 종래의 그래픽 유저 인터페이스 방식의 표준 구제 해석 알고리즘을 이용하여 구제 해석을 수행하는 프로그램뿐만 아니라 반도체 디바이스 테스터의 사용자가 자유롭게 구제 해석 알고리즘을 프로그래밍 가능하도록 하는 유저 인터페이스를 지원할 수 있다.That is, the
이에 따라, 사용자는, 사용자가 구제 해석에 대해서 자세한 지식이 없거나 표준 구제 해석 알고리즘만으로도 충분히 구제 연산의 수행이 가능한 반도체 디바이스를 테스트 하는 경우에는 표준 구제 해석 알고리즘을 이용하여 구제 해석을 수행하는 프로그램을 실행하여 구제 해석이 수행되도록 할 수 있다.Accordingly, when the user does not have detailed knowledge about the relief analysis or tests a semiconductor device that can sufficiently perform the relief operation only with the standard relief analysis algorithm, the user executes a program that performs the relief analysis using the standard relief analysis algorithm Thus, a relief interpretation can be performed.
이에 반해, 사용자는, 사용자가 구제 해석 알고리즘에 대한 지식이 있어 표준 구제해석 알고리즘 이외에 사용자가 자체 개발한 유저 맞춤 구제 해석 알고리즘을 사용하여 구제 해석을 수행하거나 표준 구제 해석 알고리즘 만으로는 구제 해석의 성능이 떨어지는 특수 반도체 디바이스의 구제 해석을 실행하여야 하는 경우에는 유저 맞춤 구제 해석 알고리즘을 이용하여 구제 해석을 수행하는 프로그램을 실행하여 구제 해석이 수행되도록 할 수 있다.On the other hand, the user has knowledge of the relief analysis algorithm, and in addition to the standard relief analysis algorithm, the user performs a relief analysis using a user-customized relief analysis algorithm developed by the user, or the performance of the relief analysis is poor with only the standard relief analysis algorithm. When it is necessary to perform the rescue analysis of the special semiconductor device, the rescue analysis may be performed by executing a program for performing the rescue analysis using a user-customized rescue analysis algorithm.
이 경우, 유저 맞춤 구제 해석 알고리즘은 구제 해석 전용의 중앙 처리 장치 형 구제 해석 처리 유닛(227)에서 실행되므로 표준 구제 해석 알고리즘을 이용하여 구제 해석을 수행하는 경우에 비해 프로그램의 자유도가 월등히 높게 된다.In this case, since the user-customized relief analysis algorithm is executed in the central processing unit type relief
구제해 전송부(230)는 구제 해석의 수행 결과에 따른 구제해를 제어 유닛(30)으로 전송할 수 있다. 여기서, 구제해는 반도체 디바이스의 메모리에 결함이 발생한 장소를 해석하고, 그 메모리를 구제하기 위해 불량 라인을 치환할 스페어 라인에 관한 정보일 수 있다.The relief
제어 유닛(30)은 사용자가 조작하는 컴퓨터로서 제어 신호의 송출, 구제 해석 알고리즘의 프로그래밍을 통한 프로그램 생성, 프로그램 다운로드, 데이터의 송수신 등을 수행할 수 있다.The
제어 유닛(30)은 그래픽 유저인터페이스부(310)를 통해 사용자가 각종 설정값, 실행 지시 등을 입력받거나 테스트 공정에 관한 정보의 표시, 각종 데이터를 출력할 수 있다.The
구제 해석 알고리즘 생성부(320)는 사용자가 자유롭게 구제 해석 알고리즘을 프로그래밍 하도록 하는 유저 인터페이스를 지원하여 유저 맞춤 구제 해석 알고리즘을 생성할 수 있다.The relief interpretation
제어 유닛(30)은 구제해를 이용하여 구제 해석한 결과가 반도체 디바이스의 eFuse회로에 반영되도록 반도체 디바이스 테스터를 제어할 수 있다.The
도 3은 본 발명의 일 실시예에 따른 복수의 로직 블록을 통해 구성된 하드웨어 가속기를 도시한 도면이다.3 is a diagram illustrating a hardware accelerator configured through a plurality of logic blocks according to an embodiment of the present invention.
도 3을 참조하면, 불량셀 정보 획득부(210)가 테스트 결과 저장 유닛(10)으로부터 불량셀 정보를 획득하면, 불량셀 정보는 입력 버퍼(330)를 통해 프로그래머블 로직 디바이스의 복수의 로직 블록(225)으로 전송될 수 있다.Referring to FIG. 3 , when the bad cell
복수의 로직 블록(225)으로 전송된 불량셀 정보는 각 로직 블록(225) 내부에 적어도 하나의 함수가 하드웨어 로직으로 구현된 처리 소자에서 병렬적으로 연산 처리가 실행될 수 있다.The bad cell information transmitted to the plurality of logic blocks 225 may be arithmetic and processed in parallel in a processing device in which at least one function is implemented as hardware logic in each
각 로직 블록(225) 내의 처리 소자은 순차적으로 연산처리를 실행하여 전단계의 처리 소자가 처리한 결과를 다시 연산 처리할 수 있다. 최종적으로 마지막 단계의 처리 소자가 처리한 결과는 출력 버퍼(340)를 통해 제어 유닛(30)으로 전송될 수 있다.The processing elements in each
즉, 각 로직 블록(225)은 웨이퍼 내 구제 해석의 수행이 필요한 각각의 반도체 디바이스를 담당하여 구제 해석을 수행하게 되며 그 해석 결과에 따라 구제 처리의 가능 여부 정보와 구제 처리가 가능할 경우의 구제 정보를 출력 버퍼(340)를 통해 제어 유닛(30)으로 전송할 수 있다.That is, each
도 4는 본 발명의 일 실시예에 따른 반도체 디바이스 테스터의 구제 해석 방법을 나타낸 흐름도이다.4 is a flowchart illustrating a rescue analysis method of a semiconductor device tester according to an embodiment of the present invention.
도 4에 도시된 일 실시예에 따른 반도체 디바이스 테스터의 구제 해석 방법은 도 1 내지 3에 도시된 구제 해석 장치에서 시계열적으로 처리되는 단계들을 포함한다. 따라서, 이하 생략된 내용이라고 하더라도 도 4에 도시된 일 실시예에 따라 수행되는 반도체 디바이스 테스터의 구제 해석 방법에도 적용된다.The relief analysis method of the semiconductor device tester according to the embodiment shown in FIG. 4 includes steps processed in time series by the relief analysis apparatus shown in FIGS. 1 to 3 . Therefore, even if omitted below, it is also applied to the rescue analysis method of the semiconductor device tester performed according to the exemplary embodiment illustrated in FIG. 4 .
도 4를 참조하면, 단계 S400에서 구제 해석 장치는 반도체 디바이스의 테스트 결과를 저장하는 테스트 결과 저장 유닛으로부터 불량셀 정보를 획득할 수 있다.Referring to FIG. 4 , in operation S400 , the relief analysis apparatus may acquire bad cell information from a test result storage unit that stores a test result of a semiconductor device.
단계 S410에서 구제 해석 장치는 각각이 표준 구제 해석 알고리즘의 적어도 하나의 함수를 포함하는 복수의 로직 블록을 포함하는 프로그래머블 로직 디바이스의 로직 블록을 하드웨어 가속기로 구성하여 반도체 디바이스의 메모리의 구제 해석을 수행할 수 있다.In step S410, the relief analysis apparatus configures the logic blocks of the programmable logic device including a plurality of logic blocks each including at least one function of the standard relief analysis algorithm as a hardware accelerator to perform relief analysis of the memory of the semiconductor device. can
도 4를 통해 설명된 반도체 디바이스 테스터의 구제 해석 방법은 매체에 저장된 컴퓨터 프로그램의 형태로 구현되거나, 컴퓨터에 의해 실행되는 프로그램 모듈과 같은 컴퓨터에 의해 실행 가능한 명령어를 포함하는 기록 매체의 형태로도 구현될 수 있다. 컴퓨터 판독 가능 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 가용 매체일 수 있고, 휘발성 및 비휘발성 매체, 분리형 및 비분리형 매체를 모두 포함한다. 또한, 컴퓨터 판독가능 매체는 컴퓨터 저장 매체를 포함할 수 있다. 컴퓨터 저장 매체는 컴퓨터 판독가능 명령어, 데이터 구조, 프로그램 모듈 또는 기타 데이터와 같은 정보의 저장을 위한 임의의 방법 또는 기술로 구현된 휘발성 및 비휘발성, 분리형 및 비분리형 매체를 모두 포함한다. The relief analysis method of the semiconductor device tester described with reference to FIG. 4 is implemented in the form of a computer program stored in the medium, or is also implemented in the form of a recording medium including instructions executable by a computer, such as a program module executed by the computer. can be Computer-readable media can be any available media that can be accessed by a computer and includes both volatile and nonvolatile media, removable and non-removable media. Also, computer-readable media may include computer storage media. Computer storage media includes both volatile and nonvolatile, removable and non-removable media implemented in any method or technology for storage of information such as computer readable instructions, data structures, program modules or other data.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다. The above description of the present invention is for illustration, and those of ordinary skill in the art to which the present invention pertains can understand that it can be easily modified into other specific forms without changing the technical spirit or essential features of the present invention. will be. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive. For example, each component described as a single type may be implemented in a dispersed form, and likewise components described as distributed may be implemented in a combined form.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.The scope of the present invention is indicated by the following claims rather than the above detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalent concepts should be interpreted as being included in the scope of the present invention. do.
10: 테스트 결과 저장 유닛
20: 구제 해석 장치
30: 제어 유닛10: test result storage unit
20: relief analysis device
30: control unit
Claims (20)
반도체 디바이스의 테스트 결과를 저장하는 테스트 결과 저장 유닛으로부터 불량셀 정보를 획득하는 불량셀 정보 획득부; 및
각각이 표준 구제 해석 알고리즘의 적어도 하나의 함수를 포함하는 복수의 로직 블록을 포함하는 프로그래머블 로직 디바이스를 포함하고, 상기 로직 블록을 하드웨어 가속기로 구성하여 상기 반도체 디바이스의 메모리의 구제 해석을 수행하는 구제 해석부
를 포함하며,
상기 구제 해석부는,
불량셀 정보에 관한 페일 메모리 라이브러리(Fail Memory Library);
구제 해석에 관한 구제 해석 라이브러리; 및
상기 페일 메모리 라이브러리 및 상기 구제 해석 라이브러리에 기초하여 유저 맞춤 구제 해석 알고리즘을 실행하여 상기 메모리의 구제 해석을 수행하는 구제 해석 처리 유닛
을 더 포함하는 것인, 구제 해석 장치.
A rescue analysis apparatus for a semiconductor device tester, comprising:
a bad cell information acquisition unit that acquires bad cell information from a test result storage unit that stores a test result of the semiconductor device; and
A rescue analysis comprising a programmable logic device including a plurality of logic blocks, each of which includes at least one function of a standard rescue analysis algorithm, and configuring the logic blocks as a hardware accelerator to perform rescue analysis of the memory of the semiconductor device wealth
includes,
The relief analysis unit,
Fail Memory Library about bad cell information;
relief interpretation library of relief interpretation; and
A rescue analysis processing unit that executes a user-customized rescue analysis algorithm based on the fail memory library and the rescue analysis library to perform rescue analysis of the memory
Which will further include, relief analysis device.
상기 복수의 로직 블록의 각 로직 블록은 상기 적어도 하나의 함수가 하드웨어 로직으로 구현된 처리 소자(PE, Processing Element)를 포함하는 것인, 구제 해석 장치.
The method of claim 1,
Each logic block of the plurality of logic blocks is that the at least one function comprises a processing element (PE, Processing Element) implemented as hardware logic, relief analysis apparatus.
상기 구제 해석부는 상기 각 로직 블록에 포함된 복수의 상기 처리 소자를 통해 상기 메모리의 구제 해석을 병렬로 수행하는 것인, 구제 해석 장치.
3. The method of claim 2,
The relief analysis unit will perform the relief analysis of the memory through the plurality of processing elements included in each logic block in parallel, the relief analysis apparatus.
반도체 디바이스의 테스트 결과를 저장하는 테스트 결과 저장 유닛으로부터 불량셀 정보를 획득하는 불량셀 정보 획득부; 및
각각이 표준 구제 해석 알고리즘의 적어도 하나의 함수를 포함하는 복수의 로직 블록을 포함하는 프로그래머블 로직 디바이스를 포함하고, 상기 로직 블록을 하드웨어 가속기로 구성하여 상기 반도체 디바이스의 메모리의 구제 해석을 수행하는 구제 해석부
를 포함하며,
상기 복수의 로직 블록의 각 로직 블록은 상기 적어도 하나의 함수가 하드웨어 로직으로 구현된 처리 소자(PE, Processing Element)를 포함하고,
복수의 상기 처리 소자는,
상기 반도체 디바이스의 메인셀 내의 불량셀의 수에 기초하여 상기 메모리의 구제 해석이 가능한지 여부를 판단하는 함수가 하드웨어 로직으로 구현된 제 1 처리 소자;
라인 페일 구제(Line Fail Repair)를 수행하는 함수가 하드웨어 로직으로 구현된 제 2 처리 소자;
비트 페일 구제(Bit Fail Repair)를 수행하는 함수가 하드웨어 로직으로 구현된 제 3 처리 소자
를 포함하는 것인, 구제 해석 장치.
A rescue analysis apparatus for a semiconductor device tester, comprising:
a bad cell information acquisition unit that acquires bad cell information from a test result storage unit that stores a test result of the semiconductor device; and
A rescue analysis comprising a programmable logic device including a plurality of logic blocks, each of which includes at least one function of a standard rescue analysis algorithm, and configuring the logic blocks as a hardware accelerator to perform rescue analysis of the memory of the semiconductor device wealth
includes,
Each logic block of the plurality of logic blocks includes a processing element (PE) in which the at least one function is implemented as hardware logic,
A plurality of the processing elements,
a first processing element in which a function for determining whether a rescue analysis of the memory is possible based on the number of defective cells in the main cell of the semiconductor device is implemented in hardware logic;
a second processing element in which a function for performing line fail repair is implemented as hardware logic;
A third processing element in which a function for performing bit fail repair is implemented as hardware logic
That comprising a, relief analysis device.
상기 구제 해석부는 상기 구제 해석의 수행 결과에 따른 구제해를 반도체 디바이스 테스터를 제어하는 제어 유닛으로 전송하는 구제해 전송부를 더 포함하는 것인, 구제 해석 장치.
The method of claim 1,
The relief analysis unit further includes a relief solution transmission unit that transmits a relief solution according to a result of performing the relief analysis to a control unit that controls the semiconductor device tester.
상기 프로그래머블 로직 디바이스는 필드 프로그래머블 게이트 어레이(FPGA, Field Programmable Gate Array)인 것인, 구제 해석 장치.
The method of claim 1,
The programmable logic device will be a field programmable gate array (FPGA, Field Programmable Gate Array), relief analysis apparatus.
반도체 디바이스의 테스트 결과를 저장하는 테스트 결과 저장 유닛으로부터 불량셀 정보를 획득하는 단계; 및
각각이 표준 구제 해석 알고리즘의 적어도 하나의 함수를 포함하는 복수의 로직 블록을 포함하는 프로그래머블 로직 디바이스의 상기 로직 블록을 하드웨어 가속기로 구성하여 상기 반도체 디바이스의 메모리의 구제 해석을 수행하는 단계
를 포함하며,
상기 메모리의 구제 해석을 수행하는 단계는,
불량셀 정보에 관한 페일 메모리 라이브러리 및 구제 해석에 관한 구제 해석 라이브러리에 기초하여 유저 맞춤 구제 해석 알고리즘을 실행하여 상기 메모리의 구제 해석을 수행하는 단계를 포함하는 것인, 구제 해석 방법.
In the rescue analysis method of a semiconductor device tester,
acquiring bad cell information from a test result storage unit that stores a test result of the semiconductor device; and
Composing the logic block of a programmable logic device including a plurality of logic blocks each including at least one function of a standard rescue analysis algorithm as a hardware accelerator to perform rescue analysis of the memory of the semiconductor device
includes,
The step of performing the rescue analysis of the memory,
A rescue analysis method comprising the step of performing a rescue analysis of the memory by executing a user-customized rescue analysis algorithm based on the fail memory library related to the bad cell information and the rescue analysis library related to the rescue analysis.
상기 메모리의 구제 해석을 수행하는 단계는,
상기 각 로직 블록에 포함된 복수의 처리 소자를 통해 상기 메모리의 구제 해석을 병렬로 수행하는 단계를 포함하는 것인, 구제 해석 방법.
9. The method of claim 8,
The step of performing the rescue analysis of the memory,
The method comprising performing a rescue analysis of the memory in parallel through a plurality of processing elements included in each of the logic blocks.
상기 구제 해석의 수행 결과에 따른 구제해를 상기 반도체 디바이스 테스터의 제어 유닛으로 전송하는 단계를 더 포함하는 것인, 구제 해석 방법.
9. The method of claim 8,
The relief analysis method further comprising the step of transmitting a relief solution according to a result of performing the relief analysis to a control unit of the semiconductor device tester.
반도체 디바이스의 테스트 결과를 저장하는 테스트 결과 저장 유닛;
제 1 항에 따른 구제 해석 장치; 및
상기 구제 해석의 수행 결과에 따른 구제해를 반도체 디바이스 테스터를 제어하는 제어 유닛
을 포함하는 것인, 반도체 디바이스 테스터.
In the semiconductor device tester,
a test result storage unit that stores a test result of the semiconductor device;
The relief analysis device according to claim 1; and
A control unit for controlling the semiconductor device tester to obtain a relief solution according to the execution result of the relief analysis
A semiconductor device tester comprising a.
상기 제어 유닛은 각종 설정값 및 실행 지시를 입력받거나 테스트 공정에 관한 정보를 출력하는 그래픽 유저인터페이스부를 포함하는 것인, 반도체 디바이스 테스터.
13. The method of claim 12,
The control unit is a semiconductor device tester comprising a graphic user interface for receiving various setting values and execution instructions or outputting information about the test process.
상기 제어 유닛은 사용자가 구제 해석 알고리즘을 프로그래밍 하도록 하는 유저 인터페이스를 지원하여 유저 맞춤 구제 해석 알고리즘을 생성하는 구제 해석 알고리즘 생성부를 포함하는 것인, 반도체 디바이스 테스터.
13. The method of claim 12,
wherein the control unit includes a relief analysis algorithm generating unit for generating a user-customized relief analysis algorithm by supporting a user interface that allows a user to program the relief analysis algorithm.
상기 복수의 로직 블록의 각 로직 블록은 상기 적어도 하나의 함수가 하드웨어 로직으로 구현된 처리 소자(PE, Processing Element)를 포함하는 것인, 반도체 디바이스 테스터.
13. The method of claim 12,
and each logic block of the plurality of logic blocks includes a processing element (PE) in which the at least one function is implemented as hardware logic.
상기 구제 해석부는 상기 각 로직 블록에 포함된 복수의 상기 처리 소자를 통해 상기 메모리의 구제 해석을 병렬로 수행하는 것인, 반도체 디바이스 테스터.
16. The method of claim 15,
Wherein the rescue analysis unit performs the rescue analysis of the memory through the plurality of processing elements included in each logic block in parallel, the semiconductor device tester.
반도체 디바이스의 테스트 결과를 저장하는 테스트 결과 저장 유닛;
구제 해석 장치; 및
구제 해석의 수행 결과에 따른 구제해를 반도체 디바이스 테스터를 제어하는 제어 유닛
을 포함하며,
상기 구제 해석 장치는,
상기 테스트 결과 저장 유닛으로부터 불량셀 정보를 획득하는 불량셀 정보 획득부; 및
각각이 표준 구제 해석 알고리즘의 적어도 하나의 함수를 포함하는 복수의 로직 블록을 포함하는 프로그래머블 로직 디바이스를 포함하고, 상기 로직 블록을 하드웨어 가속기로 구성하여 상기 반도체 디바이스의 메모리의 구제 해석을 수행하는 구제 해석부
를 포함하고,
복수의 로직 블록의 각 로직 블록은 상기 적어도 하나의 함수가 하드웨어 로직으로 구현된 처리 소자(PE, Processing Element)를 포함하고,
복수의 상기 처리 소자는,
상기 반도체 디바이스의 메인셀 내의 불량셀의 수에 기초하여 상기 메모리의 구제 해석이 가능한지 여부를 판단하는 함수가 하드웨어 로직으로 구현된 제 1 처리 소자;
라인 페일 구제(Line Fail Repair)를 수행하는 함수가 하드웨어 로직으로 구현된 제 2 처리 소자;
비트 페일 구제(Bit Fail Repair)를 수행하는 함수가 하드웨어 로직으로 구현된 제 3 처리 소자
를 포함하는 것인, 반도체 디바이스 테스터.
In the semiconductor device tester,
a test result storage unit that stores a test result of the semiconductor device;
relief interpretation device; and
A control unit for controlling the semiconductor device tester to obtain a relief solution according to the result of performing the relief analysis
includes,
The relief analysis device,
a bad cell information acquisition unit configured to acquire bad cell information from the test result storage unit; and
A rescue analysis comprising a programmable logic device including a plurality of logic blocks, each of which includes at least one function of a standard rescue analysis algorithm, and configuring the logic blocks as a hardware accelerator to perform rescue analysis of the memory of the semiconductor device wealth
including,
Each logic block of the plurality of logic blocks includes a processing element (PE) in which the at least one function is implemented as hardware logic,
A plurality of the processing elements,
a first processing element in which a function for determining whether a rescue analysis of the memory is possible based on the number of defective cells in the main cell of the semiconductor device is implemented in hardware logic;
a second processing element in which a function for performing line fail repair is implemented as hardware logic;
A third processing element in which a function for performing bit fail repair is implemented as hardware logic
A semiconductor device tester comprising a.
상기 구제 해석부는 상기 구제 해석의 수행 결과에 따른 구제해를 반도체 디바이스 테스터를 제어하는 제어 유닛으로 전송하는 구제해 전송부를 더 포함하는 것인, 반도체 디바이스 테스터.
13. The method of claim 12,
The relief analysis unit further includes a relief solution transmission unit that transmits a relief solution according to the execution result of the relief analysis to a control unit that controls the semiconductor device tester.
상기 프로그래머블 로직 디바이스는 필드 프로그래머블 게이트 어레이(FPGA, Field Programmable Gate Array)인 것인, 반도체 디바이스 테스터.13. The method of claim 12,
The programmable logic device is a field programmable gate array (FPGA, Field Programmable Gate Array), the semiconductor device tester.
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|---|---|---|---|
| KR1020210131098A KR102408165B1 (en) | 2021-10-01 | 2021-10-01 | Repair analysis apparatus of tester for semiconductor device, method for repair analysis and tester for semiconductor device |
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|---|---|---|---|
| KR1020210131098A KR102408165B1 (en) | 2021-10-01 | 2021-10-01 | Repair analysis apparatus of tester for semiconductor device, method for repair analysis and tester for semiconductor device |
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