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KR102463863B1 - 연마용 조성물 및 이를 이용한 반도체 장치의 제조 방법 - Google Patents

연마용 조성물 및 이를 이용한 반도체 장치의 제조 방법 Download PDF

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KR102463863B1
KR102463863B1 KR1020150102312A KR20150102312A KR102463863B1 KR 102463863 B1 KR102463863 B1 KR 102463863B1 KR 1020150102312 A KR1020150102312 A KR 1020150102312A KR 20150102312 A KR20150102312 A KR 20150102312A KR 102463863 B1 KR102463863 B1 KR 102463863B1
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Abstract

연마용 조성물은 연마 입자, 친수성기가 결합된 피롤리돈, 분산제, 폴리아크릴산을 포함하는 제1 디싱 억제제, 및 비이온성 고분자를 포함하는 제2 디싱 억제제를 포함하며, 우수한 연마 효율 및 디싱 억제 성능을 갖는다.

Description

연마용 조성물 및 이를 이용한 반도체 장치의 제조 방법{POLISHING COMPOSITIONS AND METHODS OF MANUFACTURING SEMICONDUCTOR DEVICES USING THE SAME}
본 발명은 연마용 조성물 및 이를 이용한 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 연마제 및 첨가제를 포함하는 연마용 조성물 및 이를 이용한 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치 제조 공정에서, 기판 상에 형성된 막들 사이의 단차를 제거하기 위한 평탄화 기술로서 화학 기계적 연마(Chemical Mechanical Polish: CMP) 공정이 활용될 수 있다. 예를 들면, 연마제를 포함하는 연마 조성물이 상기 기판과 연마 패드 사이에 주입되어 상기 기판 상에 형성된 막들이 평탄화될 수 있다.
그러나, 상기 CMP 공정 수행 시, 막들의 물리적 및/또는 화학적 손상을 억제하면서 연마되는 막의 연마 속도, 연마 균일도를 확보하는 것이 필요하다.
본 발명의 일 과제는 우수한 평탄화 특성을 갖는 연마용 조성물을 제공하는 것이다.
본 발명의 일 과제는 우수한 평탄화 특성을 갖는 연마용 조성물을 활용한 반도체 장치의 제조 방법을 제공하는 것이다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 연마용 조성물은 연마 입자, 친수성기가 결합된 피롤리돈, 분산제, 폴리아크릴산을 포함하는 제1 디싱 억제제, 및 비이온성 고분자를 포함하는 제2 디싱 억제제를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 연마 입자의 밀링 전 BET 표면적은 약 3 m2/g 내지 약 8 m2/g 이며, 밀링 후 BET 표면적은 약 10 m2/g 이상일 수 있다.
예시적인 실시예들에 있어서, 상기 연마 입자의 상기 밀링 후 BET 표면적은 약 20 m2/g 이상일 수 있다.
예시적인 실시예들에 있어서, 상기 친수성기가 결합된 피롤리돈은 1-(2-히드록시에틸)-2-피롤리돈을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 분산제는 수산화기를 포함하는 화합물로 선택적으로 중화된 음이온성 고분자를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 분산제는 폴리아크릴산, 폴리메타크릴산 및 폴리아크릴 말레익산 중에서 선택된 적어도 하나, 또는 이의 염을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 분산제는 약 10,000 내지 약 100,000 범위의 중량평균분자량을 갖는 상기 음이온성 고분자를 포함
예시적인 실시예들에 있어서, 상기 제1 디싱 억제제는 중량평균분자량 약 500 내지 약 10,000 범위의 폴리아크릴산을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 디싱 억제제는 폴리에틸렌글리콜, 폴리비닐알콜, 글리세린, 폴리프로필렌글리콜 및/또는 폴리비닐피롤리돈을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 디싱 억제제는 중량평균분자량 약 500 내지 약 10,000 범위의 상기 비이온성 고분자를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 연마용 조성물은 상기 조성물의 총 중량 대비 약 0.1 중량% 내지 약 10 중량%의 상기 연마 입자, 약 0.01 중량% 내지 약 5 중량%의 상기 친수성기가 결합된 피롤리돈, 약 0.1 중량% 내지 약 10 중량%의 상기 분산제, 약 0.05 중량% 내지 약 5 중량%의 상기 제1 디싱 억제제, 약 0.0005 중량% 내지 약 0.1 중량%의 상기 제2 디싱 억제제, 및 잔량의 희석액을 포함할 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 제조 방법에 따르면 기판 상에 질화물을 포함하는 마스크 패턴을 형성한다. 상기 마스크 패턴을 사용하여 기판 상부를 식각함으로써 트렌치를 형성한다. 상기 트렌치를 채우며 상기 마스크 패턴을 커버하는 산화막을 형성한다. 상기 마스크 패턴을 연마 정지막으로 하여, 상기 산화막을 연마 입자, 친수성기가 결합된 피롤리돈, 분산제, 폴리아크릴산을 포함하는 제1 디싱 억제제, 및 비이온성 고분자를 포함하는 제2 디싱 억제제를 포함하는 연마용 조성물을 사용하여 평탄화한다.
예시적인 실시예들에 있어서, 상기 연마용 조성물을 사용하여 상기 산화막을 평탄화 함에 있어, 상기 트렌치의 너비 대비 상기 산화막의 디싱 비율은 약 3/5000 이하로 조절될 수 있다.
예시적인 실시예들에 있어서, 상기 연마용 조성물의 상기 마스크 패턴 대비 상기 산화막에 대한 연마 선택비는 약 10 내지 약 50의 범위일 수 있다.
예시적인 실시예들에 있어서, 평면 상에서 상기 기판의 단위 면적 대비 상기 트렌치의 총 면적으로 정의되는 패턴 밀도가 약 5% 내지 약 10%일 수 있다.
예시적인 실시예들에 있어서, 상기 산화막을 평탄화한 이후, 상기 마스크 패턴을 제거할 수 있다. 상기 산화막의 상부를 리세스하여 상기 기판으로부터 액티브 핀을 형성할 수 있다. 상기 산화막 상에 상기 액티브 핀과 교차하는 더미 게이트 구조물을 형성할 수 있다. 상기 더미 게이트 구조물의 측벽 상에 질화물을 포함하는 게이트 스페이서를 형성할 수 있다. 상기 액티브 핀 및 상기 산화막 상에 상기 더미 게이트 구조물 및 상기 게이트 스페이서를 덮는 층간 절연막을 형성할 수 있다. 상기 연마용 조성물을 사용하여 상기 게이트 스페이서 또는 상기 더미 게이트 구조물이 노출될 때까지 상기 층간 절연막을 평탄화할 수 있다. 상기 더미 게이트 구조물을 게이트 구조물로 치환할 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물은 더미 게이트 전극 및 상기 더미 게이트 전극 상에 형성되며 질화물을 포함하는 더미 게이트 마스크를 포함할 수 있다. 상기 더미 게이트 마스크는 연마 정지막으로 제공될 수 있다.
예시적인 실시예들에 있어서, 상기 친수성기가 결합된 피롤리돈은 1-(2-히드록시에틸)-2-피롤리돈을 포함하며, 상기 분산제는 중량평균분자량 약 10,000 내지 약 100,000 범위의 음이온성 고분자를 포함하며, 상기 제1 디싱 억제제는 중량평균분자량 약 500 내지 약 10,000 범위의 폴리아크릴산을 포함하며, 상기 제2 디싱 억제제는 폴리에틸렌글리콜을 포함할 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 막 연마 방법에 있어서, 기판 상에 질화막 패턴을 형성한다. 상기 기판 상에 상기 질화막 패턴을 덮는 산화막을 형성한다. 상기 산화막을 연마 입자, 친수성기가 결합된 피롤리돈, 분산제, 폴리아크릴산을 포함하는 제1 디싱 억제제, 및 비이온성 고분자를 포함하는 제2 디싱 억제제를 포함하는 연마용 조성물을 사용하여 상기 질화막 패턴이 노출되도록 평탄화한다.
예시적인 실시예들에 있어서, 상기 산화막은 인접하는 상기 질화막 패턴들 사이의 공간을 채울 수 있다. 상기 산화막을 상기 연마용 조성물을 사용하여 평탄화함에 있어, 인접하는 상기 질화막 패턴들 사이의 너비 대비 상기 산화막의 디싱 비율이 약 3/5000 이하로 조절될 수 있다.
전술한 바와 같이 예시적인 실시예들에 따르면, 연마용 조성물은 친수성기를 포함한 피롤리돈을 포함하며, 제1 디싱 억제제 및 제2 디싱 억제제로서 각각 폴리아크릴산 및 비이온성 고분자를 포함할 수 있다. 이에 따라, 질화막 대비 산화막의 충분한 연마 선택비를 확보하면서, 산화막의 디싱을 실질적으로 차단될 수 있다. 또한, 연마 입자의 표면적을 최적화하여 디싱 억제 효과를 보다 향상시키며, 연마 대상막의 표면 결함을 억제할 수 있다. 따라서 균일한 표면 프로파일 및 높이를 갖는 소자 분리막 또는 층간 절연막을 형성할 수 있다.
다만, 본 발명의 과제 및 효과는 상기 언급한 바에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 7은 예시적인 실시예들에 따른 막 연마 방법을 설명하기 위한 단면도들이다.
도 8 내지 도 31은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 32는 실험예에서 사용된 웨이퍼 및 막들의 치수를 나타내는 단면도이다.
도 33은 비교예 및 실시예의 연마용 조성물에 의한 연마량 및 디싱 발생량을 나타내는 그래프이다.
도 34 및 도 35는 각각 비교예에 따른 연마용 조성물에 의한 질화막 및 산화막에 대한 연마후 두께를 나타내는 그래프들이다.
도 36 및 도 37은 각각 실시예에 따른 연마용 조성물에 의한 질화막 및 산화막에 대한 연마후 두께를 나타내는 그래프들이다
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 예시적인 실시예들에 대해 보다 상세하게 설명하고자 한다.
연마용 조성물
예시적인 실시예들에 따른 연마용 조성물은 연마 입자, 친수성기가 결합된 피롤리돈, 분산제, 제1 디싱(dishing) 억제제 및 제2 디싱 억제제를 포함할 수 있다. 상기 연마용 조성물은 슬러리 조성물 형태로 제공될 수 있다. 예시적인 실시예들에 있어서, 상기 연마용 조성물은 질화막 대비 산화막에 대해 우수한 연마 선택비를 가질 수 있다. 따라서, 상기 연마용 조성물을 사용한 화학 기계적 연마(Chemical Mechanical Polish: CMP) 공정 수행시 상기 질화막이 연마 정지막으로 기능할 수 있다.
상기 연마 입자는 예를 들면, 무기 산화물 입자를 포함할 수 있다. 일부 실시예들에 있어서, 상기 연마 입자는 세리아(ceria), 실리카(silica), 지르코니아(zirconia), 알루미나(alumina), 티타니아(titania), 바륨 티타니아, 게르마니아(germania), 망가니아(mangania) 또는 마그네시아(magnesia)를 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
상기 연마 입자는 유기 코팅층 또는 무기 코팅층을 더 포함할 수 있다. 상기 연마 입자는 콜로이달(colloidal) 상태로 사용될 수 있다. 상기 연마 입자는 구형, 각형, 침상(針狀) 형상 또는 판상(板狀) 형상을 가질 수 있으며, 상기 분산제의 부착을 촉진하는 형상이라면 특별히 제한되는 것은 아니다.
일부 실시예들에 있어서, 상기 연마 입자의 1차 입자 평균 크기는, 약 40 nm 내지 100 nm이고, 2차 입자 평균 크기는 약 60 nm 내지 약 150 nm일 수 있다. 상기 연마 입자의 상기 1차 입자 평균 크기가 약 40 nm 미만인 경우, 연마율이 지나치게 저하되며, 약 100 nm를 초과하는 경우 액상에서 상기 연마용 조성물 합성 시, 입자 균일성이 열화될 수 있다.
상기 2차 입자 평균 크기가 약 60 nm 미만인 경우 연마율이 감소하고, 연마 선택비가 지나치게 감소할 수 있다. 상기 2차 입자 평균 크기가 약 150 nm를 초과하는 경우, 디싱 현상, 표면 결함의 발생 조절이 곤란할 수 있다.
일부 실시예들에 있어서, 상기 연마 입자의 밀링(milling) 전 BET 비표면적은 약 8 m2/g이하일 수 있으며, 밀링 후 BET 비표면적은 약 10 m2/g 이상으로 증가할 수 있다. 상기 연마 입자의 BET 비표면적을 상기의 범위로 유지함으로써, 산화막과 같은 연마 대상막 표면의 스크래치, 디싱과 같은 결함을 억제하며, 상기 연마 입자의 분산성 및 다른 성분들과의 친화도를 향상시킬 수 있다. 예를 들면, 밀링 후 BET 비표면적이 약 10 m2/g 이상으로 증가됨에 따라, 피롤리돈 및/또는 디싱 억제제들의 흡착이 향상되어 연마용 조성물의 성능이 기판 상의 전체 영역에서 균일하게 구현될 수 있다.
일부 실시예들에 있어서, 상기 연마 입자의 밀링 전 BET 표면적은 약 약 3 m2/g 내지 약 8 m2/g의 범위의 값을 가질 수 있다. 상기 밀링 전 BET 표면적이 약 3 m2/g 미만으로 감소되는 경우, 연마입자 제조에 지나치게 큰 공정 시간 및 비용이 소모될 수 있으며, 공정 안정화 측면에서 불리할 수 있다. 상기 연마 입자의 밀링 전 BET 표면적이 약 8 m2/g를 초과하는 경우, 밀링 후 원하는 비표면적을 구하기 어려우며 이에 따른 분산성이 저하하여 디싱억제력이 약해질 수 있다.
일 실시예에 있어서, 상기 연마 입자의 밀링 전 BET 표면적은 약 3 m2/g 내지 약 7 m2/g의 범위의 값을 가질 수 있다. 일 실시예에 있어서, 상기 연마 입자의 밀링 전 BET 표면적은 약 3 m2/g 내지 약 5 m2/g의 범위의 값을 가질 수 있다.
상기 연마 입자의 밀링 후 BET 표면적이 지나치게 증가하는 경우, 상기 연마용 조성물 내의 다른 성분들의 응집 현상이 야기될 수 있다. 일부 실시예들에 있어서, 상기 연마 입자의 밀링 후 BET 표면적은 약 10 m2/g 내지 약 30 m2/g 범위의 값을 가질 수 있다. 일부 실시예들에 있어서, 상기 연마 입자의 밀링 후 BET 표면적은 약 20 m2/g 이상일 수 있다. 일 실시예에 있어서, 상기 연마 입자의 밀링 후 BET 표면적은 약 20 m2/g 내지 약 30 m2/g 범위의 값을 가질 수 있다.
일부 실시예들에 있어서, 상기 연마 입자는 상기 연마용 조성물의 총 중량 대비 약 0.1 중량% 내지 약 10 중량%의 함량으로 포함될 수 있다. 상기 연마 입자의 함량이 약 0.1 중량% 미만인 경우, 충분한 연마 속도가 확보되지 않을 수 있다. 상기 연마 입자의 함량이 약 10 중량%를 초과하는 경우, 연마 대상막 표면의 결함이 야기되며, 질화막 대비 산화막에 대한 연마 선택비가 저하될 수 있다.
예시적인 실시예들에 따르면, 상기 연마용 조성물은 친수성기가 결합된 피롤리돈(pyrrolidone)을 포함할 수 있다. 일부 실시예들에 있어서, 상기 친수성기가 결합된 피롤리돈은 히드록시(hydroxy) 기가 결합된 피롤리돈 단량체를 포함할 수 있다. 예를 들면, 상기 친수성기가 결합된 피롤리돈은 1-(2-히드록시에틸)-2-피롤리돈, 4-히드록시-2-피롤리돈, 히드록시메틸피롤리돈, 히드록시에틸피롤리돈, N-히드록시메틸-2-피롤리돈, N-히드록시에틸-2-피롤리돈 등을 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
일 실시예에 있어서, 상기 친수성기가 결합된 피롤리돈으로서 1-(2-히드록시에틸)-2-피롤리돈을 사용할 수 있다.
상기 친수성기가 결합된 피롤리돈(pyrrolidone)이 상기 연마용 조성물에 첨가됨으로써, 연마 균일도(Within Wafer Non-Uniformity; WIWNU)가 현저하게 향상될 수 있다.
예를 들면, 상기 친수성기가 결합된 피롤리돈이 습윤제(wetting agent)로 작용하여, 웨이퍼와 연마 장치의 연마 패드 사이에서 상기 연마용 조성물이 보다 향상된 유동성을 가질 수 있다. 따라서, 상기 연마용 조성물이 상기 웨이퍼 및 상기 연마 패드 사이의 영역에 고르게 분산 및 침투할 수 있다. 그러므로, 상기 웨이퍼의 전체 영역에 걸쳐 연마 대상막이 균일하게 연마될 수 있고, 예를 들면, 상기 웨이퍼의 엣지 영역과 같은 일부 영역에서 산화막의 디싱 또는 부식(erosion)이 발생하는 것을 억제할 수 있다.
상기 친수성기가 결합된 피롤리돈은, 상기 연마용 조성물의 총 중량 대비 약 0.01 중량% 내지 약 5 중량%의 함량으로 포함될 수 있다. 일부 실시예들에 있어서, 상기 친수성기가 결합된 피롤리돈은 약 0.1 중량% 내지 약 2 중량%의 함량으로 포함될 수 있다. 상기 친수성기가 결합된 피롤리돈의 함량이 약 0.01 중량% 미만인 경우, 디싱 억제 성능이 실질적으로 구현되지 않을 수 있다. 한편, 약 5 중량%를 초과하는 경우 상기 연마용 조성물 내에서 상기 친수성기가 결합된 피롤리돈에 의한 부반응이 발생하여 응집 현상이 일어날 수 있다.
상기 분산제는 상기 연마 입자의 균일한 분산을 촉진하고, 연마 효율 또는 연마 속도 향상을 위해 상기 연마용 조성물에 포함될 수 있다. 예를 들면, 상기 분산제는 폴리아크릴산, 폴리아크릴산 암모늄염, 폴리메타크릴산, 폴리메타크릴산 암모늄염, 폴리아크릴 말레익산, 카르복시산, 카르복시산염, 술포닉 에스테르, 술포닉 에스테르염, 술폰산, 술폰산 염, 포스포릭 에스테르 또는 포스포릭 에스테르염 등을 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
일부 실시예들에 있어서, 상기 분산제는 폴리아크릴산, 폴리메타크릴산 또는 폴리아크릴 말레익산과 같은 음이온성 고분자 또는 상기 음이온성 고분자의 염을 포함할 수 있다. 일 실시예에 있어서, 상기 분산제로서 수산화기를 포함하는 화합물에 의해 중화된 음이온성 고분자를 사용할 수 있다. 상기 수산화기를 포함하는 화합물은 예를 들면, 금속 수산화물 또는 수산화암모늄염을 포함할 수 있다.
상기 분산제로서 음이온성 고분자가 사용됨에 따라, 실질적으로 부분 음전하를 갖는 연마 대상막인 산화막에 대해 상기 연마용 조성물이 균일하게 도포될 수 있다.
예시적인 실시예들에 따르면, 상기 분산제는 상기 연마용 조성물의 총 중량 대비 약 0.01 중량% 내지 약 10 중량%, 일부 실시예들에 있어서 약 0.1 중량% 내지 약 5 중량%의 함량으로 포함될 수 있다. 상기 분산제의 함량이 약 0.01 중량% 미만인 경우, 충분한 연마 입자의 분산성 확보가 곤란하며, 질화막에 대한 보호성능이 저하될 수 있다. 상기 분산제의 함량이 약 10 중량%를 초과하는 경우, 상기 연마 입자와의 흡착량이 지나치게 증가되어 응집 현상을 야기하고, 연마 대상막의 결함 또는 스크래치를 야기할 수 있다.
일부 실시예들에 있어서, 상기 분산제는 약 10,000 내지 약 100,000의 중량평균분자량을 갖는 음이온성 고분자를 포함할 수 있다. 상기 분산제의 분자량이 약 10,000 미만인 경우, 상기 연마 조성물의 분산도가 감소하여 국소적 디싱이 발생할 수 있다. 상기 분산제의 분자량이 약 100,000을 초과하는 경우 연마 속도가 지나치게 감소될 수 있다.
일부 실시예들에 있어서, 상기 연마 입자의 총 중량 대비 약 5 중량부 내지 약 20 중량부가 상기 분산제와 흡착될 수 있다.
예시적인 실시예들에 따르면, 상기 제1 디싱 억제제는 폴리아크릴산을 포함할 수 있다. 일부 실시예들에 있어서, 상기 제1 디싱 억제제로서 중량평균분자량 약 500 내지 약 10,000 범위의 폴리아크릴산을 사용할 수 있다. 상기 제1 디싱 억제제의 분자량이 약 500 미만인 경우, 충분한 디싱 억제 효과가 구현되지 않을 수 있다. 상기 제1 디싱 억제제의 분자량이 약 10,000을 초과하는 경우 연마 속도가 저하되며, 응집 현상이 발생할 수 있다.
상기 제1 디싱 억제제는 상기 연마용 조성물의 총 중량 대비 약 0.05 중량% 내지 약 5 중량%의 함량으로 포함될 수 있다. 상기 제1 디싱 억제제의 함량이 약 0.05 중량% 미만인 경우, 디싱 감소 효과가 저하될 수 있다. 상기 제1 디싱 억제제의 함량이 약 5 중량%를 초과하는 경우, 상기 연마용 조성물 내에서 부반응을 일으켜 응집 현상을 야기하며, 연마 속도를 저하시킬 수 있다.
일부 실시예들에 있어서, 상기 분산제가 폴리아크릴산 또는 폴리아크릴산 암모늄염을 포함하는 경우, 상기 제1 디싱 억제제에 포함된 폴리아크릴산은 상기 분산제에 포함된 폴리아크릴산보다 작은 분자량을 가질 수 있다.
예시적인 실시예들에 따르면, 상기 제2 디싱 억제제는 비이온성 고분자를 포함할 수 있다. 일부 실시예들에 있어서, 상기 제2 디싱 억제제는 폴리에틸렌글리콜(PEG), 폴리비닐알콜(PVA), 글리세린, 폴리프로필렌글리콜(PPG) 또는 폴리비닐피롤리돈(PVP)을 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다. 일 실시예에 있어서, 상기 제2 디싱 억제제로서 PEG를 사용할 수 있다.
상기 비이온성 고분자를 포함하는 상기 제2 디싱 억제제가 포함됨에 따라, 상기 연마입자의 분산성이 보다 향상될 수 있다. 또한, 상기 친수성기가 결합된 피롤리돈 및/또는 상기 제1 디싱 억제제와 상호 작용을 통해 연마 선택비가 향상되면서, 디싱을 감소시킬 수 있다.
예를 들면, 질화막 패턴을 연마 정지막으로 사용하여 산화막을 연마하는 경우 상기 질화막 패턴 및 상기 산화막은 각각 부분 양전하 및 부분 음전하를 가질 수 있다. 예를 들면, CMP 공정이 진행되면서 상기 질화막 패턴 및 상기 산화막이 함께 노출되는 경우 상기 제2 디싱 억제제는 상기 비이온성 고분자를 포함하므로, 상기 질화막 패턴 및 상기 산화막 상에서 공통으로 제공되는 버퍼막 또는 패시베이션막이 형성될 수 있다. 따라서, 상기 질화막 패턴의 손상 및 상기 산화막의 디싱을 함께 최소화되면서 연마 선택비가 향상될 수 있다.
일부 실시예들에 있어서, 상기 제2 디싱 억제제는 약 500 내지 약 10,000 범위의 중량평균분자량을 갖는 비이온성 고분자를 포함할 수 있다. 상기 비이온성 고분자의 분자량이 약 500 미만인 경우 상기 제2 디싱 억제제에 의한 버퍼 또는 패시베이션 성능이 충분히 구현되지 못하여 연마 선택비가 낮아질 수 있다. 상기 비이온성 고분자의 분자량이 약 10,000을 초과하는 경우 과량의 거품이 발생하여 연마 균일도가 저하될 수 있다.
일부 실시예들에 있어서, 제2 디싱 억제제는 상기 연마용 조성물의 총 중량 대비 약 0.0005 중량% 내지 약 0.1 중량%의 함량으로 포함될 수 있다.
상기 제2 디싱 억제제의 함량이 약 0.0005 중량% 미만인 경우 분산력이 감소하여 상기 연마 조성물 내에 침전이 발생할 수 있다. 이에 따라, 상기 연마 입자가 연마 대상막 상에 균일하게 제공되지 않을 수 있다.
상기 제2 디싱 억제제의 함량이 약 0.1 중량%를 초과하는 경우 상기 버퍼막 또는 패시베이션막이 지나치게 두껍게 형성될 수 있다. 이에 따라, 연마 입자의 연마 대상막에 대한 접촉이 곤란해지며, 연마 속도가 저하될 수 있다. 또한, 상기 연마용 조성물의 분산 안정성이 감소하여, 상기 연마 대상막 상에 마이크로-스크래치와 같은 결함이 발생할 수 있다.
일부 예시적인 실시예들에 있어서, 상기 연마용 조성물은 암모늄염을 더 함유할 수 있다.
상기 암모늄염의 예로서 암모늄 나이트레이트, 암모늄 포르메이트, 암모늄 시트레이트, 암모늄 아세테이트, 암모늄 벤조에이트, 암모늄 브로마이드, 암모늄 카보네이트, 암모늄 클로라이드, 암모늄 크로메이트, 암모늄 디크로메이트, 암모늄 옥살레이트, 암모늄 설파메이트, 암모늄 설페이트, 암모늄 설파이트, 암모늄 타르테이트, 암모늄 테트라플루오로보레이트, 암모늄 티오시아네티트, 암모늄 티오설페이트 또는 암모늄 아스코르베이트 등을 들 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
일부 실시예들에 있어서, 상기 연마용 조성물은 2 액형으로 제조될 수 있다. 예를 들면, 상기 연마 입자 및 상기 분산제를 포함하는 제1 조성물, 및 상기 친수성기가 결합된 피롤리돈, 상기 제1 디싱 억제제 및 상기 제2 디싱 억제제를 포함하는 제2 조성물을 제조한 후, 이들을 혼합하여 상기 연마용 조성물을 제조할 수 있다.
일부 실시예들에 있어서, 상기 제1 조성물의 pH는 약 7 내지 약 10이며, 상기 제2 조성물의 pH는 약 2 내지 약 5일 수 있다. 혼합된 상기 연마용 조성물의 pH는 약 6 내지 약 9의 범위로 조절될 수 있다.
일부 실시예들에 있어서, 상기 조성물의 타겟 pH를 맞추기 위해 pH 조절제를 첨가할 수 있다. 예를 들면, 상기 pH 조절제는 상기 제2 조성물에 첨가되어 전체 연마용 조성물의 pH가 조절될 수 있다.
상기 pH 조절제는 예를 들면 질산, 염산, 인산, 황산, 불산, 브롬산, 요오드산, 또는 이의 염을 포함하는 무기산 또는 무기산염을 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다. 상기 pH 조절제는 예를 들면, 포름산, 말론산, 말레인산, 옥살산, 초산, 아디프산, 구연산, 아디프산, 아세트산, 프로피온산, 푸마르산, 락트산, 살리실산, 피멜린산, 벤조산, 숙신산, 프탈산, 부티르산, 글루타르산, 글루타민산, 글리콜산, 락트산, 아스파라긴산, 타르타르산 또는 이의 염을 포함하는 유기산 또는 유기산염을 포함할 수도 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
상기 연마용 조성물, 또는 상기 제1 및 2 조성물들을 제조함에 있어 탈이온수, 암모니아수와 같은 희석액이 사용될 수 있다.
상술한 예시적인 실시예들에 따른 연마용 조성물은 예를 들면, 반도체 제조 공정에서 얕은 트렌치 소자 분리(Shallow Trench Isolation: STI) 공정, 또는 층간 절연막(interlayer dielectric: ILD) 형성 공정을 위해 활용될 수 있다. 일부 실시예들에 있어서, 상기 STI 공정 또는 ILD 형성 공정에 있어서 질화막이 연마 정지막으로 기능하며, 산화막이 연마 대상막으로 제공될 수 있다.
예시적인 실시예들에 따르면, 상기 연마용 조성물을 활용한 CMP 공정 시, 패턴 너비 대비 상기 산화막의 디싱 발생 비율은 약 3/5,000 범위, 일부 실시예들에 있어서, 약 1/5,000 범위로 제한될 수 있다. 예를 들면, 약 50 마이크로 미터(㎛)의 패턴 너비 기준으로 상기 산화막의 디싱은 약 300Å, 일부 실시예들에 있어서, 약 100Å 한도로 제한될 수 있다.
일부 실시예들에 있어서, 상기 연마용 조성물에 의한 상기 디싱 발생은 약 50 ㎛의 패턴 너비 기준으로 약 50Å 내지 약 300Å 범위로 제한될 수 있다. 이에 따라, 상기 디싱 발생 비율은 약 1/10,000 내지 약 3/5,000 범위로 제한될 수 있다.
예시적인 실시예들에 따르면, 상기 연마용 조성물은 약 5% 내지 약 10%의 패턴 밀도를 갖는 기판 상에 형성된 산화막 연마를 위한 CMP 공정에 활용될 수 있다. 상기 패턴 밀도는 동일 평면 상에서 상기 기판의 단위 면적 대비 상기 산화막이 충진되는 트렌치의 총 면적 비율일 수 있다.
예시적인 실시예들에 따르면, 상기 연마용 조성물의 질화막 대비 산화막의 연마 선택비는 약 10 내지 약 50의 범위일 수 있다. 상기 연마 선택비가 약 10 미만인 경우 상기 질화막의 충분한 연마 정지막 기능이 확보되지 않을 수 있다. 상기 연마 선택비가 약 50을 초과하는 경우, 상기 산화막이 지나치게 과연마될 수 있다.
상술한 바와 같이, 예시적인 실시예들에 따른 연마용 조성물을 활용하여 높은 연마 속도를 확보함과 동시에, 예를 들면 상기 산화막에 대한 선택적 연마 공정을 구현할 수 있다. 또한, 상대적으로 패턴 밀도가 낮거나 패턴 너비가 넓은 영역에서도 상기 산화막의 디싱 발생량을 소정의 범위 이내로 제한하여 고 신뢰성의 반도체 장치 제조 공정을 구현할 수 있다.
막 연마 방법
도 1 내지 도 7은 예시적인 실시예들에 따른 막 연마 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 1 내지 도 7은 상술한 예시적인 실시예들에 따른 연마용 조성물을 활용한 STI 공정을 도시하고 있다.
도 1을 참조하면, 기판(100) 상에 패드 산화막(110) 및 마스크 막(120)을 형성할 수 있다.
기판(100)으로서 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판과 같은 반도체 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등이 사용될 수 있다. 기판(100)은 InP, GaP, GaAs, GaSb 등과 같은 III-V족 화합물을 포함할 수도 있다. 한편, 도시하지는 않았으나, 기판(100) 상부에 p형 혹은 n형 불순물을 주입하여 웰(well)을 형성할 수도 있다.
기판(100)은 제1 영역(I) 및 제2 영역(II)으로 구분될 수 있다. 일부 실시예들에 있어서, 기판(100)의 제1 영역(I)은 메모리 소자, 로직 소자 등이 형성되는 소자 영역으로 할당될 수 있다. 기판(100)의 제2 영역(II)은 주변 회로 영역으로 할당될 수 있다.
패드 산화막(110) 및 마스크막(120)은 각각 실리콘 산화물 및 실리콘 질화물을 포함하도록 형성될 수 있다. 패드 산화막(110) 및 마스크막(120)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 스퍼터링(sputtering) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등과 같은 증착 공정을 통해 형성될 수 있다. 일부 실시예들에 있어서, 패드 산화막(110)은 기판(100) 상면에 대한 열 산화 공정 등을 통해 형성될 수도 있다.
도 2를 참조하면, 기판(100) 상부를 식각하여 트렌치들(130, 135)을 형성할 수 있다.
예시적인 실시예들에 따르면, 사진 식각 공정을 통해 마스크 막(120) 및 패드 산화막(110)을 부분적으로 제거하여 마스크 패턴(125) 및 패드 산화막 패턴(115)을 형성할 수 있다. 마스크 패턴(125) 및 패드 산화막 패턴(115)을 식각 마스크로 사용한 STI 공정을 통해 기판(100) 상부를 제거하여 제1 트렌치(130) 및 제2 트렌치(135)를 형성할 수 있다.
제1 트렌치(130) 및 제2 트렌치(135)는 각각 기판(100)의 제1 영역(I) 및 제2 영역(II)에 형성될 수 있다. 예를 들면, 상기 주변 회로 영역에 형성되는 제2 트렌치(135)는 상기 소자 영역에 형성되는 제1 트렌치(130) 보다 큰 너비로 형성될 수 있다.
일부 예시적인 실시예들에 있어서, 기판(100)의 단위 면적 대비 트렌치들(130, 135)의 총 면적 비율로 정의되는 패턴 밀도는 약 5% 내지 약 10% 범위일 수 있다.
도 3을 참조하면, 트렌치들(130, 135)의 측벽 상에 라이너를 형성할 수 있다.
예시적인 실시예들에 따르면, 예를 들면 열 산화 공정을 통해 제1 및 제2 트렌치들(130, 135)의 노출된 측벽 상에 제1 라이너(140)를 형성할 수 있다. 예를 들면, 제1 라이너(140)는 실리콘 산화물을 포함할 수 있다.
이후, 제1 라이너(140), 패드 산화막 패턴(115) 및 마스크 패턴(125)의 표면들을 따라 컨포멀하게 제2 라이너(145)를 형성할 수 있다. 제2 라이너(145)는 실리콘 질화물을 포함하도록, 예를 들면 CVD 공정, ALD 공정 등을 통해 형성될 수 있다.
도 4를 참조하면, 제2 라이너(145) 상에 제1 및 제2 트렌치들(130, 135)을 충분히 채우는 소자 분리막(150)을 형성할 수 있다. 소자 분리막(150)은 피이오엑스(Plasma Enhanced Oxide: PEOX), 테오스(TetraEthyl OrthoSilicate: TEOS), 에프오엑스(Flowable Oxide: FOX)와 같은 실리콘 산화물 계열 물질을 사용하여 CVD 공정을 통해 형성될 수 있다.
도 5를 참조하면, 예시적인 실시예들에 따른 연마용 조성물을 사용하여 소자 분리막(150) 상부를 평탄화할 수 있다. 예를 들면, 상기 연마용 조성물을 사용한 CMP 공정을 통해 제2 라이너(145) 또는 마스크 패턴(125)을 연마 정지막으로 사용하여 소자 분리막(150)의 상기 상부를 제거할 수 있다.
이에 따라, 소자 분리막(150)은 제1 영역(I)에서 제1 트렌치(130)를 채우는 제1 소자 분리막(155a) 및 제2 영역(II)에서 제2 트렌치(135)를 채우는 제2 소자 분리막(155b)로 구분될 수 있다.
상술한 바와 같이, 상기 연마용 조성물은 연마 입자, 친수성기가 결합된 피롤리돈, 분산제, 제1 디싱 억제제 및 제2 디싱 억제제를 포함할 수 있다. 상기 친수성기가 결합된 피롤리돈으로서 예를 들면, 1-(2-히드록시에틸)-2-피롤리돈을 사용할 수 있다. 상기 분산제로서 중량평균분자량 약 10,000 내지 약 100,000의 음이온성 고분자를 사용할 수 있다. 상기 제1 디싱 억제제로서 중량평균분자량 약 500 내지 약 10,000의 폴리아크릴산을 사용할 수 있다. 상기 제2 디싱 억제제로서 예를 들면, PEG와 같은 비이온성 고분자를 사용할 수 있다.
상기 연마 입자의 밀링전 BET 표면적은 표면적은 약 8 m2/g이하일 수 있으며, 밀링 후 BET 비표면적은 약 10 m2/g 이상일 수 있다. 일부 실시예들에 있어서, 상기 연마 입자의 밀링 전 BET 표면적은 약 3 m2/g 내지 약 8 m2/g의 범위의 값을 가지며, 일부 실시예들에 있어서, 상기 연마 입자의 밀링 후 BET 표면적은 약 20 m2/g 이상일 수 있다.
일부 실시예들에 있어서, 상기 연마용 조성물은 총 중량 대비 약 0.1 중량% 내지 약 10 중량%의 상기 연마 입자, 약 0.01 중량% 내지 약 5 중량%의 상기 친수성기가 결합된 피롤리돈, 약 0.01 중량% 내지 약 10 중량%의 상기 분산제, 약 0.05 중량% 내지 약 5 중량%의 상기 제1 디싱 억제제, 약 0.0005 중량% 내지 약 0.1 중량%의 상기 제2 디싱 억제제 및 잔량의 희석액을 포함할 수 있다.
상술한 바와 같이, 상기 친수성기가 결합된 피롤리돈, 및 상기 제1 및 제2 디싱 억제제들의 상호작용에 의해 상기 연마용 조성물은 높은 질화막 대비 산화막의 연마 선택비, 및 낮은 산화막의 디싱 발생 비율을 가질 수 있다. 예시적인 실시예들에 따르면, 상기 연마용 조성물은 약 10 내지 약 50의 산화막에 대한 연마 선택비를 가지며, 패턴 너비 대비 상기 산화막의 디싱 발생 비율은 약 3/5000 이하로 제한될 수 있다.
이에 따라, 상기 패턴 너비(예를 들면, 트렌치의 너비)가 상대적으로 넓은 제2 영역(II)에서도 디싱 발생이 억제되어 제1 영역(I) 및 제2 영역(II)에서 실질적으로 서로 균일한 상면을 갖는 제1 소자 분리막(155a) 및 제2 소자 분리막(155b)이 형성될 수 있다.
일부 실시예들에 있어서, 제1 소자 분리막(155a) 및 제2 소자 분리막(155b)의 상기 상면들은 마스크 패턴(125)의 상면과 실질적으로 동일한 높이를 가질 수 있다.
도 6을 참조하면, 예를 들면 에치-백(etch-back) 공정 또는 추가적인 CMP 공정을 통해 제1 소자 분리막(155a) 및 제2 소자 분리막(155b)의 상부를 제거할 수 있다. 일부 실시예들에 있어서, 제1 소자 분리막(155a) 및 제2 소자 분리막(155b)의 상면들은 패드 산화막 패턴(115)의 상면과 동일 평면 상에 위치할 수 있다.
도 7을 참조하면, 제2 라이너(145)의 상부, 하드 마스크 패턴(125) 및 패드 산화막 패턴(115)을 제거할 수 있다. 일부 실시예들에 있어서, 제1 소자 분리막(155a) 및 제2 소자 분리막(155b)이 기판(100) 상면이 노출될 때까지 추가적으로 연마 또는 평탄화될 수 있다.
이에 따라, 제1 및 제2 트렌치(130, 135) 내에는 제1 라이너(140) 및 제2 라이너 패턴(147)이 잔류하며 실질적으로 기판(100)의 상기 상면과 동일한 평면 상에 위치하는 제1 소자 분리막(155a) 및 제2 소자 분리막(155b)이 형성될 수 있다.
상술한 바와 같이, 예시적인 실시예들에 따른 연마용 조성물을 사용하여 산화막(예를 들면, 소자 분리막(150))의 디싱을 차단하면서 연마 효율을 향상시킬 수 있다. 이에 따라, 예를 들면 도 6 및 도 7을 참조로 설명한 후속 공정 시, 제1 소자 분리막(155a) 및 제2 소자 분리막(155b)의 식각 콘트롤이 가능해지며, 신뢰성 있는 소자 분리 공정이 구현될 수 있다.
반도체 장치의 제조 방법
도 8 내지 도 31은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도들이다. 예를 들면, 도 8 내지 도 31은 핀 전계 효과 트랜지스터(Fin field-effect transistor: FinFET)를 포함하는 반도체 장치의 제조 방법을 예시적으로 설명하고 있다.
구체적으로, 도 8, 도 14 및 도 17은 상기 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 9 내지 도 13은 도 8에 표시된 I-I'라인을 따라 절단된 단면도들이다. 도 15, 도 19, 도 21, 도 25, 도 27 및 도 29는 도 14 및 도 17에 표시된 I-I'라인 및 II-II'라인을 따라 절단한 단면도들을 포함하고 있다. 도 16, 도 18, 도 20, 도 22 내지 도 24, 도 26, 도 28, 도 30 및 도 31은 도 14 및 도 17에 표시된 III-III'라인을 따라 절단한 단면도들이다.
도 8 내지 도 31에서 기판 상면에 대해 평행하며 서로 교차하는 두 방향을 제1 방향 및 제2 방향으로 정의한다. 예를 들면, 상기 제1 방향 및 제2 방향은 서로 수직하게 교차할 수 있다. 화살표로 표시된 방향과 반대 방향은 서로 동일한 방향으로 간주된다.
도 8 및 도 9를 참조하면, 기판(200) 상부로부터 돌출된 액티브 패턴(205)을 형성할 수 있다.
기판(200)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 반도체 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(200)은 SOI 기판, 또는 GOI 기판일 수 있다.
예시적인 실시예들에 따르면, 액티브 패턴(205)은 기판(200) 상부에 대해 STI 공정을 수행함으로써 형성될 수 있다. 예를 들면, 기판(200) 상면에 패드 산화막(210)을 형성하고, 패드 산화막(210) 상에 실리콘 질화물을 포함하는 마스크 패턴(215)을 형성할 수 있다. 마스크 패턴(210)을 식각 마스크로 활용하여 패드 산화막(210) 및 기판(200) 상부를 부분적으로 식각함으로써, 소자 분리 트렌치(202)를 형성할 수 있다.
소자 분리 트렌치(202)가 형성됨에 따라, 기판(200)으로부터 복수의 돌출부들이 형성될 수 있으며, 상기 돌출부들은 액티브 패턴(205)으로 정의될 수 있다. 액티브 패턴(205)은 각각 상기 제1 방향으로 연장하며, 상기 제2 방향을 따라 복수의 액티브 패턴들(205)이 형성될 수 있다.
일부 실시예들에 있어서, 예를 들면 주변 회로 영역에 형성되는 소자 분리 트렌치(202)는 상대적으로 넓은 너비로 형성되며, 이에 따라 이웃하는 액티브 패턴들(205)의 간격이 상대적으로 증가할 수 있다.
일부 실시예들에 있어서, 소자 분리 트렌치(202)의 측벽 상에 도 3을 참조로 설명한 바와 같이 라이너를 더 형성할 수도 있다.
도 10을 참조하면, 기판(200) 상에 소자 분리 트렌치들(202)을 채우며 액티브 패턴(205), 마스크 패턴(215)을 덮는 제1 산화막(218)을 형성할 수 있다. 제1 산화막(218)은 실리콘 산화물 계열 물질을 포함하도록 CVD 공정, ALD 공정 등을 통해 형성될 수 있다.
도 11을 참조하면, 도 5를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행할 수 있다.
예시적인 실시예들에 따르면, 상술한 연마용 조성물을 사용하여 제1 산화막(218) 상부를 평탄화할 수 있다. 예를 들면, 상기 연마용 조성물을 사용한 CMP 공정을 통해 마스크 패턴(215)의 상면이 노출될 때까지 제1 산화막(218)의 상기 상부를 연마할 수 있다.
상술한 바와 같이, 상기 연마용 조성물은 연마 입자, 친수성기가 결합된 피롤리돈, 분산제, 제1 디싱 억제제 및 제2 디싱 억제제를 포함할 수 있다. 상기 친수성기가 결합된 피롤리돈으로서 예를 들면, 1-(2-히드록시에틸)-2-피롤리돈을 사용할 수 있다. 상기 분산제로서 중량평균분자량 약 10,000 내지 약 100,000의 음이온성 고분자를 사용할 수 있다. 상기 제1 디싱 억제제로서 중량평균분자량 약 500 내지 약 10,000의 폴리아크릴산을 사용할 수 있다. 상기 제2 디싱 억제제로서 예를 들면, PEG와 같은 비이온성 고분자를 사용할 수 있다.
상기 연마 입자의 밀링전 BET 표면적은 표면적은 약 8 m2/g이하일 수 있으며, 밀링 후 BET 비표면적은 약 10 m2/g 이상일 수 있다. 일부 실시예들에 있어서, 상기 연마 입자의 밀링 전 BET 표면적은 약 3 m2/g 내지 약 8 m2/g의 범위의 값을 가지며, 일부 실시예들에 있어서, 상기 연마 입자의 밀링 후 BET 표면적은 약 20 m2/g 이상일 수 있다.
일부 실시예들에 있어서, 상기 연마용 조성물은 총 중량 대비 약 0.1 중량% 내지 약 10 중량%의 상기 연마 입자, 약 0.01 중량% 내지 약 5 중량%의 상기 친수성기가 결합된 피롤리돈, 약 0.01 중량% 내지 약 10 중량%의 상기 분산제, 약 0.05 중량% 내지 약 5 중량%의 상기 제1 디싱 억제제, 약 0.0005 중량% 내지 약 0.1 중량%의 상기 제2 디싱 억제제 및 잔량의 희석액을 포함할 수 있다.
상술한 바와 같이, 상기 연마용 조성물은 약 10 내지 약 50의 질화막 대비 산화막에 대한 연마 선택비를 가지며, 패턴 너비(예를 들면, 이웃하는 액티브 패턴들(205)사이의 간격 또는 소자 분리 트렌치(202)의 너비) 대비 상기 산화막의 디싱 발생 비율은 약 3/5000 이하로 제한될 수 있다.
예를 들면, 기판(200)의 단위 면적 대비 소자 분리 트렌치(202)의 총 면적의 비율로 정의되는 패턴 밀도는 약 5% 내지 약 10% 범위일 수 있다.
이에 따라, 예를 들면 20 나노미터(nm)이하의 임계 치수를 가지며, 상기의 미세 패턴 밀도를 갖는 FinFET의 경우 제1 산화막(218) 연마 공정 시, 디싱은 실질적으로 발생하지 않으며, 기판(200)의 전 영역에서 실질적으로 균일하게 평탄화된 소자 분리막(220)(도 12 참조)이 형성될 수 있다.
도 12를 참조하면, 예를 들면 도 6 및 도 7을 참조로 설명한 공정들과 실질적으로 유사한 공정을 통해 소자 분리막(220)을 형성할 수 있다.
일부 실시예들에 있어서, 마스크 패턴들(215) 사이의 제1 산화막(218) 부분을 리세스 시킨 후, 마스크 패턴(215) 및 패드 산화막(210)을 제거할 수 있다. 이에 따라, 기판(200)의 상면과 실질적으로 동일 평면 상에 위치하는 소자 분리막(220)이 형성될 수 있다.
도 13을 참조하면, 예를 들면, 에치-백 공정을 통해 소자 분리막(220)의 상부를 제거할 수 있다. 이에 따라, 액티브 패턴(205)의 상부가 노출될 수 있다. 예시적인 실시예들에 따르면, 노출된 액티브 패턴(205)의 상기 상부는 액티브 핀(active fin)(207)으로 정의될 수 있다. 액티브 핀(207)은 상기 제1 방향으로 연장되며, 복수의 액티브 핀들(207)이 상기 제2 방향을 따라 배열될 수 있다.
도 14, 도 15 및 도 16을 참조하면, 소자 분리막(220) 및 액티브 핀(207) 상에 더미 게이트 구조물(235)을 형성할 수 있다.
예를 들면, 기판(200)의 액티브 핀(207) 및 소자 분리막(220) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 더미 게이트 마스크 막을 순차적으로 형성하고, 사진 식각 공정을 통해 상기 더미 게이트 마스크 막을 패터닝하여 더미 게이트 마스크(234)를 형성할 수 있다. 더미 게이트 마스크(234)를 식각 마스크로 사용하여 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 순차적으로 식각함으로써 더미 게이트 구조물(235)을 형성할 수 있다.
이에 따라, 더미 게이트 구조물(235)은 액티브 핀(207) 및 소자 분리막(220) 상에 순차적으로 적층된 더미 게이트 절연막 패턴(230), 더미 게이트 전극(232) 및 더미 게이트 마스크(234)를 포함할 수 있다.
예를 들면, 상기 더미 게이트 절연막은 실리콘 산화물을 포함하도록 형성될 수 있다. 상기 더미 게이트 전극막은 폴리실리콘을 포함하도록 형성될 수 있다. 상기 더미 게이트 마스크 막은 실리콘 질화물을 포함하도록 형성될 수 있다.
상기 더미 게이트 절연막, 상기 더미 게이트 전극막 및 상기 더미 게이트 마스크 막은 CVD 공정, 스퍼터링 공정 또는 ALD 공정을 통해 형성될 수 있다. 일 실시예에 있어서, 상기 더미 게이트 절연막은 액티브 핀(207) 상부에 대한 열산화 공정을 통해 형성될 수도 있으며, 이 경우 상기 더미 게이트 절연막은 액티브 핀(207) 상면에 선택적으로 형성될 수 있다.
예시적인 실시예들에 따르면, 더미 게이트 구조물(235)은 상기 제2 방향으로 연장하며, 복수의 액티브 핀들(207)과 교차할 수 있다. 또한, 복수의 더미 게이트 구조물들(235)이 상기 제1 방향을 따라 형성될 수 있다.
도 17 및 도 18을 참조하면, 더미 게이트 구조물(235)의 측벽 상에 게이트 스페이서(236)를 형성할 수 있다.
예시적인 실시예들에 따르면, 더미 게이트 구조물(235), 액티브 핀(207) 및 소자 분리막(222) 상에 스페이서 막을 형성하고, 상기 스페이서 막을 이방성 식각하여 게이트 스페이서(236)을 형성할 수 있다. 상기 스페이서 막은 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물과 같은 질화물 계열 물질을 포함하도록 형성할 수 있다.
도 17에 도시된 바와 같이, 게이트 스페이서(236)는 더미 게이트 구조물(235)과 함께 상기 제2 방향을 따라 연장하도록 형성될 수 있다.
도 19 및 도 20을 참조하면, 게이트 스페이서(236) 및/또는 더미 게이트 구조물(235)에 인접한 액티브 핀(207)의 상부를 식각하여 리세스(239)를 형성할 수 있다.
리세스(239) 형성을 위한 상기 식각 공정에 있어서, 게이트 스페이서(236)가 실질적으로 식각 마스크로 기능할 수 있다. 예시적인 실시예들에 따르면, 리세스(239)의 내벽은 도 20에 도시된 바와 같이 실질적으로 "U" 자 형상의 프로파일을 가질 수 있다.
도 21 및 도 22를 참조하면, 리세스(239)를 채우는 소스/드레인(source/drain) 층(240)을 형성할 수 있다.
예시적인 실시예들에 따르면, 소스/드레인 층(240)은 리세스(239)에 의해 노출된 액티브 핀(207) 상면을 씨드(seed)로 사용하는 선택적 에피텍셜 성장(Selective Epitaxial Growth: SEG) 공정을 통해 형성될 수 있다.
상기 SEG 공정에 있어서 실란 계열의 실리콘 소스와 함께 포스핀(phosphine: PH3)과 같은 n형 불순물 소스, 또는 디보레인(diborane: B2H6)과 같은 p형 불순물 소스가 함께 주입될 수 있다.
소스/드레인 층(240)은 예를 들면 수직 및 수평 방향으로 성장되어 예를 들면, 도 21에 도시된 바와 같이 다각형 단면을 가질 수 있다. 일부 실시예들에 있어서, 소스/드레인 층(240)은 리세스(239)를 충분히 채우며 게이트 스페이서(236)의 저부와 접촉할 수 있다.
도 21에서는 하나의 액티브 핀(207)에 대해 하나의 소스/드레인 층(240)이 형성되는 것으로 도시되었으나, 복수의 액티브 핀들(207)에 의해 하나의 소스/드레인 층(240)이 성장될 수도 있다. 예를 들면, 상기 제2 방향으로 인접하는 2개의 소스/드레인 층들(240)이 서로 병합될 수도 있다.
도 23을 참조하면, 액티브 핀(207) 및 소자 분리막(220) 상에 더미 게이트 구조물(235), 게이트 스페이서(236) 및 소스/드레인 층들(240)을 덮는 제2 산화막(245)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제2 산화막(245)은 PEOX, TEOS, FOX 등과 같은 실리콘 산화물 계열 물질을 사용하여 CVD 공정을 통해 형성될 수 있다.
도 24를 참조하면, 제2 산화막(245)의 상부를 평탄화하여 층간 절연막(250)을 형성할 수 있다.
예시적인 실시예들에 따르면, 상술한 연마용 조성물을 사용하여 제2 산화막(245) 상부를 평탄화할 수 있다. 예를 들면, 상기 연마용 조성물을 사용한 CMP 공정을 통해 더미 게이트 마스크(234) 및/또는 게이트 스페이서(236)의 상면이 노출될 때까지 제2 산화막(245)의 상기 상부를 연마할 수 있다.
상술한 바와 같이, 제2 산화막(245)에 대한 상기 연마 공정 시, 디싱은 실질적으로 발생하지 않으며, 층간 절연막(250)은 실질적으로 균일 또는 평탄한 상면을 가질 수 있다.
도 25 및 도 26을 참조하면, 추가적인 CMP 공정을 통해 층간 절연막(250)의 상부 및 더미 게이트 마스크(234)를 제거할 수 있다. 상기 CMP 공정에 의해 게이트 스페이서(236)의 상부도 함께 제거될 수 있다. 더미 게이트 마스크(234)가 제거됨에 따라, 더미 게이트 전극(232)의 상면이 노출될 수 있다.
더미 게이트 마스크(234) 제거 시 수행되는 상기 CMP 공정에서는 도 24를 참조로 설명한 CMP 공정에서와 다른 조성물, 예를 들면 질화막 대비 산화막의 연마 선택비가 상대적으로 낮은 연마용 조성물이 사용될 수 있다.
도 27 및 도 28을 참조하면, 더미 게이트 전극(232) 및 더미 게이트 절연막 패턴(230)을 제거할 수 있다. 이에 따라, 한 쌍의 게이트 스페이서들(236) 사이에 액티브 핀(207)의 상부가 노출되는 트렌치(도시되지 않음)가 형성될 수 있다.
노출된 액티브 핀(207)을 열산화시켜 인터페이스(interface) 막(260)을 형성할 수 있다. 이후, 층간 절연막(250)의 상면, 상기 트렌치의 내측벽, 및 인터페이스 막(260) 및 소자 분리막(220)의 상면들을 따라 게이트 절연막(262)를 형성하고, 게이트 절연막(262) 상에 버퍼막(264)을 형성할 수 있다. 버퍼막(264) 상에 상기 트렌치의 나머지 부분을 채우는 게이트 전극막(266)을 형성할 수 있다.
게이트 절연막(262)은 고유전율(high-k)을 갖는 금속 산화물을 포함하도록 형성될 수 있다. 예를 들면, 게이트 절연막(262)은 하프늄 산화물, 탄탈륨 산화물 및/또는 지르코늄 산화물을 포함하도록 형성될 수 있다. 버퍼막(264)은 예를 들면, 게이트 전극에서의 일함수 조절을 위해 삽입될 수 있다. 버퍼막(264)은 티타늄, 탄탈륨, 알루미늄 등과 같은 금속의 질화물을 포함하도록 형성될 수 있다. 게이트 전극막(266)은 알루미늄, 구리, 텅스텐 등과 같은 저저항 금속을 사용하여 형성될 수 있다.
게이트 절연막(262), 버퍼막(264) 및 게이트 전극막(2666)은 CVD 공정, ALD 공정, PVD 공정 등을 통해 형성될 수 있다. 일부 실시예들에 있어서, 인터페이스 막(260) 또한 CVD 공정, ALD 공정 등과 같은 증착 공정을 통해 형성될 수 있으며, 이 경우 게이트 절연막(260)과 실질적으로 동일하거나 유사한 프로파일로 형성될 수 있다.
도 29 및 도 30을 참조하면, 게이트 전극막(266), 버퍼막(264) 및 게이트 절연막(262)의 상부들을 예를 들면, 층간 절연막(250) 상면이 노출될 때까지 CMP 공정을 통해 평탄화할 수 있다.
이에 따라, 상기 트렌치 내부에 순차적으로 적층된 인터페이스 막(260), 게이트 절연막 패턴(263), 버퍼막 패턴(265) 및 게이트 전극(267)을 포함하는 게이트 구조물이 형성될 수 있다. 상기 게이트 구조물 및 소스/드레인 층(240)에 의해 FinFET 구조의 NMOS 또는 PMOS 트랜지스터가 정의될 수 있다.
이후, 층간 절연막(250), 게이트 스페이서들(236) 및 상기 게이트 구조물 상에 패시베이션 막(270)을 형성할 수 있다. 패시베이션 막(270) 예를 들면, 실리콘 질화물, 실리콘 산질화물과 같은 질화물 계열 물질을 포함하도록 CVD 공정을 통해 형성될 수 있다. 상기 게이트 구조물을 커버하는 패시베이션 막(270) 부분은 게이트 마스크로 제공될 수 있다.
도 31을 참조하면, 소스/드레인 층(240)과 전기적으로 연결되는 플러그(285)을 형성할 수 있다.
예시적인 실시예들에 따르면, 패시베이션 막(270) 및 층간 절연막(250)을 부분적으로 식각하여 소스/드레인 층(240)을 노출시키는 콘택 홀(275)을 형성할 수 있다.
일부 실시예들에 있어서, 콘택 홀(275) 형성을 위한 상기 식각 공정 시, 소스/드레인 층(240)의 상부도 일부 제거될 수 있다. 이에 따라, 콘택 홀(275)은 소스/드레인 층(240) 상부에 삽입된 형상을 가질 수 있다.
예시적인 실시예들에 따르면, 콘택 홀(275)에 의해 노출된 소스/드레인 층(240)의 상기 상부에 실리사이드 층(280)을 형성할 수 있다. 예를 들면, 콘택 홀(275)에 의해 노출된 소스/드레인 층(240) 상에 금속막을 형성하고 어닐링 공정과 같은 열처리를 수행할 수 있다. 상기 열처리에 의해 상기 금속막과 접촉하는 소스/드레인 층(240) 부분은 금속 실리사이드로 변환될 수 있다. 이후, 미반응 잔여 금속막을 제거함으로써, 실리사이드 층 (280)을 형성할 수 있다.
상기 금속막은 예를 들어, 코발트 또는 니켈 등을 포함하도록 형성될 수 있다. 이에 따라, 실리사이드 층(280)은 코발트 실리사이드 또는 니켈 실리사이드와 같은 금속 실리사이드를 포함할 수 있다.
일부 실시예들에 있어서, 하나의 콘택 홀(275)에 의해 복수의 소스/드레인 층들(240)이 노출될 수도 있다. 예를 들면, 콘택 홀(275)은 상기 제2 방향으로 연장하며 이웃하는 2 이상의 소스/드레인 층들(240)을 노출시킬 수 있다.
일부 실시예들에 있어서, 콘택 홀(275)은 게이트 스페이서(236)에 의해 자기 정렬될 수 있다. 이 경우, 콘택 홀(275)에 의해 게이트 스페이서(236)의 외측벽이 노출될 수 있다.
이후, 콘택 홀(275) 내부를 채우는 플러그(285)를 형성할 수 있다. 예를 들면, 패시베이션 막(270) 상에 콘택 홀들(275)을 충분히 채우는 도전막을 형성할 수 있다. 상기 도전막의 상부를 패시베이션 막(270) 상면이 노출될 때까지 CMP 공정을 통해 평탄화하여 플러그들(285)을 형성할 수 있다. 상기 도전막은 금속, 금속 질화물, 금속 실리사이드, 또는 도핑된 폴리실리콘을 포함하도록 형성될 수 있다. 일부 실시예들에 있어서, 상기 도전막을 형성하기 전에 콘택 홀(275)의 내벽을 따라 티타늄 질화물과 같은 금속 질화물을 포함하는 배리어막을 더 형성할 수도 있다.
플러그(285)는 실리사이드 층(280)과 접촉할 수 있다. 따라서, 플러그(285) 및 소스/드레인 층(240) 사이의 전기적 저항이 감소될 수 있다. 일부 실시예들에 있어서, 플러그(285)는 상기 제2 방향으로 연장하며 복수의 소스/드레인 층들(240)과 전기적으로 연결될 수도 있다.
이하에서는, 구체적인 실험예를 참조로 예시적인 실시예들에 따른 연마용 조성물에 대해 보다 상세히 설명한다.
실험예
실시예 및 비교예의 연마용 조성물 제조
연마용 조성물의 총 중량 기준으로 세리아 연마입자 3 중량% 및 분산제로서 폴리아크릴산 암모늄염 0.5 중량%를 혼합하여 제1 조성물을 제조하였다.
연마용 조성물의 총중량 기준으로, 1-(2-히드록시에틸)-2-피롤리돈 0.05 중량%, 제1 디싱 억제제로서 중량평균분자량 약 2,000의 폴리아크릴산 0.2 중량%, 및 제2 디싱 억제제로서 중량평균분자량 약 4,000의 폴리에틸렌글리콜(PEG) 0.001 중량%를 혼합하고, 암모니아수를 이용하여 pH 3 내지 4로 적정된 제2 조성물을 제조하였다.
상기 제1 및 제2 조성물들을 혼합 pH 6 내지 7의 실시예의 연마용 조성물을 제조하였다.
한편, 1-(2-히드록시에틸)-2-피롤리돈을 첨가하지 않은 것을 제외하고는 실시예와 동일한 방법으로 비교예의 연마용 조성물을 제조하였다.
실험예 1: 산화막/질화막 연마량 평가
도 32에 도시된 바와 같이, 실리콘(Si) 웨이퍼 상에 1,000Å 두께의 질화막을 형성하고, 50㎛ 너비의 트렌치를 형성하였다. 이에 따라, 질화막 패턴이 형성되었다. 상기 트렌치는 실리콘 웨이퍼 상부까지 연장되어 1,500Å의 높이를 갖도록 형성되었다. 이후, 상기 트렌치를 채우며 상기 질화막 패턴을 덮는 산화막을 형성하였다. 상기 질화막 패턴 상면으로부터 상기 산화막의 높이는 100Å으로 측정되었다.
이후, 상기에 제조된 실시예 및 비교예의 연마용 조성물을 사용하여 하기의 연마조건에 따라 웨이퍼 상에 형성된 산화막 및 질화막을 CMP 공정을 통해 연마하였다. 상기 CMP 공정 후, 질화막 연마량, 산화막 잔여량 및 디싱 발생량을 측정하였으며, 그 결과를 하기의 표 1 및 도 33에 나타내었다.
[연마 조건]
i) 연마기: Elastic ST (300mm, KCTECH 社)
ii) 패드: IC-1000 (Rohm&Hass 社)
iii) 연마시간: 60 초
iv) 헤드 및 스핀들 회전 속도: 각각 60 rpm 및 24 rpm
v) 헤드압력: 4 psi
vi) R-링압력 : 7 psi
vii) 유량: 200 ml/min
구분 질화막 연마량(Å) 산화막 잔여량 디싱(Å)
비교예 70 1014 416
실시예 27 1353 90
(산화막 잔여량: 잔여 산화물 높이(Å)/디싱(Å))
표 1 및 도 32를 참조하면, 디싱 억제제를 포함하는 실시예의 연마용 조성물을 사용하여 산화막의 디싱을 현저히 억제할 수 있음을 확인할 수 있다. 또한, 질화막의 연마량도 비교예에 비해 현저히 감소하였으며, 이에 따라 질화막 대비 산화막의 연마 선택비 역시 향상되었음을 알 수 있다.
한편, 상기 비교예의 연마용 조성물을 사용하여 질화막 및 산화막에 대한 CMP 공정을 각각 별도로 수행하여, 연마 수행전(Pre), 20초 연마 후(20s) 및 40초 연마 후(40s)의 질화막 및 산화막의 두께를 측정하였다.
도 34 및 도 35는 각각 비교예에 따른 연마용 조성물에 의한 질화막(Line Nitride) 및 산화막(FOX)에 대한 연마후 두께를 나타내는 그래프들이다.
도 34 및 도 35를 참조하면, 20초 후 및 40초 후에 질화막 및 산화막의 두께가 함께 감소하였으며, 따라서 상기 질화막이 충분한 연마 정지막 기능을 수행하지 못함을 알 수 있다.
한편, 상기 실시예의 연마용 조성물을 사용하여 질화막 및 산화막에 대한 CMP 공정을 각각 별도로 수행하여, 연마 수행전(Pre), 20초 연마 후(20s) 및 40초 연마 후(40s)의 질화막 및 산화막의 두께를 측정하였다.
도 36 및 도 37은 각각 실시예에 따른 연마용 조성물에 의한 질화막(Line Nitride) 및 산화막(FOX)에 대한 연마후 두께를 나타내는 그래프들이다.
도 36 및 도 37을 참조하면, 연마 수행전, 20초 연마 후 및 40초 연마 후의 질화막의 두께가 실질적으로 동일하게 측정되었으며, 따라서 상기 질화막이 충분한 연마 정지막으로 제공될 수 있음을 확인할 수 있다. 또한, 40초 연마 후의 산화막의 두께는 20초 연마 후와 실질적으로 유사하였으며, 이로부터 디싱 발생이 실질적으로 억제됨을 알 수 있다.
실험예 2: BET 표면적에 따른 연마특성 평가
세리아 입자의 밀링 전 BET 표면적 및 밀링 후 BET 표면적을 변화시키면서 상술한 실시예와 동일한 성분의 조성물을 사용하여 실험예 1과 실질적으로 동일한 조건으로 산화막을 CMP 공정을 통해 연마하였다. 상기 CMP 공정 후, 산화막 연마속도, 잔류 막 상의 결함 개수 및 디싱량을 측정하였으며, 그 결과를 하기의 표 2에 나타내었다.
구분 밀링전
BET표면적
(m2/g)		 밀링후
BET 표면적
(m2/g)		 2차입자
평균직경(nm)		 연마속도
(Å/min)		 결함
개수		 디싱량
(Å)
비교예 1 20 23 100 1800 42 160
비교예 2 9 18 100 1750 67 200
실시예 1 4 25 100 1820 21 120
표 2를 참조하면, 밀링전 BET 표면적이 약 8 m2/g를 초과하는 비교예 1 및 비교예 2의 경우, 상기 CMP 공정 후의 결함 개수 및 디싱량이 상대적으로 크게 측정되었다.
그러나, 밀링전 BET 표면적이 약 8 m2/g 미만인 4 m2/g로 감소된 실시예 1의 경우, 비교예들보다 밀링후 더 큰 BET 표면적이 획득되었으며, 또한 결함 개수 및 디싱량이 현저히 감소하였다.
실험예 3: 패턴 밀도에 따른 디싱 측정
예를 들면 도 32을 참조로 설명한 바와 같이, 질화막 패턴 및 트렌치를 형성하고 패턴 밀도를 측정하였다. 상기 패턴 밀도는 평면 상에서 웨이퍼의 단위 면적당 상기 트렌치의 총 면적이 차지하는 비율로 정의된다. 상기 트렌치를 채우며 상기 질화막 패턴을 커버하는 산화막을 형성한 후, 상술한 실시예 및 비교예의 조성물을 사용하여 CMP 공정을 수행하였다. 상기 CMP 공정 수행 후, 디싱량을 측정하였으며, 아래의 표 3에 그 결과를 나타내었다.
디싱량(비교예 조성물) 디싱량(실시예 조성물)
패턴밀도
(5%)		 24.6 nm 18.7 nm
패턴밀도
(10%)		 17.1 nm 16.9 nm
표 3을 참조하면, 트렌치가 차지하는 밀도(패턴밀도)가 약 5%인 경우 실시예의 조성물에 의해 디싱이 약 20% 이상 개선되었다. 패턴 밀도가 약 10%인 경우, 미소하게 디싱이 개선되었다.
이에 따라, 수십 나노 또는 수 나노 사이즈의 임계 치수를 갖는 트렌치 또는 산화막에 대한 CMP 공정을 위해 본 발명의 예시적인 실시예들에 따른 연마용 조성물이 보다 효과적으로 사용될 수 있음을 확인할 수 있다.
전술한 예시적인 실시예들에 따른 연마용 조성물은 반도체 제조 공정에서 소자 분리를 위한 STI 공정, 층간 절연막 형성, 산화막을 포함한 각종 유전 구조 형성을 위해 활용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200: 기판 110, 210: 패드 산화막
115: 패드 산화막 패턴 120: 마스크 막
125, 215: 마스크 패턴 130: 제1 트렌치
135: 제2 트렌치 140: 제1 라이너
145: 제2 라이너 150, 220: 소자 분리막
202: 소자 분리 트렌치 205: 액티브 패턴
218: 제1 산화막 230: 더미 게이트 절연막 패턴
232: 더미 게이트 전극 234: 더미 게이트 마스크
235: 더미 게이트 구조물 236: 게이트 스페이서
239: 리세스 240: 소스/드레인층
245: 제2 산화막 250: 층간 절연막
260: 인터페이스 막 262: 게이트 절연막
263: 게이트 절연막 패턴 264: 버퍼막
265: 버퍼막 패턴 266: 게이트 전극막
267: 게이트 전극 270: 패시베이션 막
275: 콘택 홀 280: 실리사이드 층
285: 플러그

Claims (10)

  1. 연마 입자;
    친수성기가 결합된 피롤리돈;
    분산제;
    폴리아크릴산을 포함하는 제1 디싱 억제제; 및
    비이온성 고분자를 포함하는 제2 디싱 억제제를 포함하고,
    상기 연마 입자의 밀링 전 BET 표면적은 3 m2/g 내지 8 m2/g 이며, 밀링 후 BET 표면적은 10 m2/g 내지 30 m2/g 인 연마용 조성물.
  2. 삭제
  3. 제1항에 있어서, 상기 연마 입자의 상기 밀링 후 BET 표면적은 20 m2/g 내지 30 m2/g 인 연마용 조성물.
  4. 제1항에 있어서, 상기 친수성기가 결합된 피롤리돈은 1-(2-히드록시에틸)-2-피롤리돈을 포함하는 연마용 조성물.
  5. 제1항에 있어서, 상기 분산제는 수산화기를 포함하는 화합물로 선택적으로 중화된 음이온성 고분자를 포함하는 연마용 조성물.
  6. 제5항에 있어서, 상기 분산제는 폴리아크릴산, 폴리메타크릴산 및 폴리아크릴 말레익산 중에서 선택된 적어도 하나, 또는 이의 염을 포함하는 연마용 조성물.
  7. 제5항에 있어서, 상기 분산제는 10,000 내지 100,000 범위의 중량평균분자량을 갖는 상기 음이온성 고분자를 포함하는 연마용 조성물
  8. 제1항에 있어서, 상기 제1 디싱 억제제는 중량평균분자량 500 내지 10,000 범위의 폴리아크릴산을 포함하는 연마용 조성물.
  9. 제1항에 있어서, 상기 제2 디싱 억제제는 폴리에틸렌글리콜, 폴리비닐알콜, 글리세린, 폴리프로필렌글리콜 및 폴리비닐피롤리돈으로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 연마용 조성물.
  10. 제1항에 있어서, 상기 조성물의 총 중량 대비
    0.1 중량% 내지 10 중량%의 상기 연마 입자;
    0.01 중량% 내지 5 중량%의 상기 친수성기가 결합된 피롤리돈;
    0.01 중량% 내지 10 중량%의 상기 분산제;
    0.05 중량% 내지 5 중량%의 상기 제1 디싱 억제제;
    0.0005 중량% 내지 0.1 중량%의 상기 제2 디싱 억제제; 및
    잔량의 희석액을 포함하는 연마용 조성물.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6985116B2 (ja) * 2017-11-17 2021-12-22 信越化学工業株式会社 合成石英ガラス基板用の研磨剤及び合成石英ガラス基板の研磨方法
JP7421855B2 (ja) * 2018-03-02 2024-01-25 Ａｇｃ株式会社 研磨剤と研磨方法、および研磨用添加液
US10497652B1 (en) * 2018-07-31 2019-12-03 Macronix International Co., Ltd. Semiconductor substrate and semiconductor device
US10727076B2 (en) * 2018-10-25 2020-07-28 Taiwan Semiconductor Manufacturing Company Ltd. Slurry and manufacturing semiconductor using the slurry
KR102698382B1 (ko) 2018-11-23 2024-08-23 솔브레인 주식회사 연마용 조성물 및 이를 이용하는 연마 방법
US10763119B2 (en) 2018-12-19 2020-09-01 Fujifilm Electronic Materials U.S.A., Inc. Polishing compositions and methods of using same
US10759970B2 (en) * 2018-12-19 2020-09-01 Fujifilm Electronic Materials U.S.A., Inc. Polishing compositions and methods of using same
JP7683343B2 (ja) * 2020-08-28 2025-05-27 東京エレクトロン株式会社 エッチング方法及びエッチング装置
TW202213495A (zh) * 2020-08-28 2022-04-01 日商東京威力科創股份有限公司 蝕刻方法及蝕刻裝置
US11680186B2 (en) 2020-11-06 2023-06-20 Fujifilm Electronic Materials U.S.A., Inc. Polishing compositions and methods of using same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060216935A1 (en) 2005-03-28 2006-09-28 Ferro Corporation Composition for oxide CMP in CMOS device fabrication
US20110039475A1 (en) 2008-04-23 2011-02-17 Yousuke Hoshi Polishing agent and method for polishing substrate using the polshing agent

Family Cites Families (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10166258A (ja) * 1996-12-06 1998-06-23 Tadahiro Omi 研磨剤組成物
JP3957924B2 (ja) * 1999-06-28 2007-08-15 株式会社東芝 Ｃｍｐ研磨方法
JP2002158278A (ja) * 2000-11-20 2002-05-31 Hitachi Ltd 半導体装置およびその製造方法ならびに設計方法
DE60140621D1 (de) 2000-11-30 2010-01-07 Showa Denko Kk Cerbasierendes schleifmittel und dessen herstellung
EP2418258A1 (en) * 2001-02-20 2012-02-15 Hitachi Chemical Company, Ltd. Polishing slurry and method of polishing substrate
JP4033440B2 (ja) 2001-09-17 2008-01-16 三井金属鉱業株式会社 セリウム系研摩材スラリー及びセリウム系研摩材スラリーの製造方法
KR100575442B1 (ko) 2001-11-16 2006-05-03 쇼와 덴코 가부시키가이샤 세륨계 연마재 및 세륨계 연마재 슬러리
US20030181048A1 (en) * 2002-03-25 2003-09-25 Weng-Hsing Huang STI method for semiconductor processes
KR100511943B1 (ko) 2003-05-22 2005-09-01 한화석유화학 주식회사 화학·기계 연마용 산화세륨 초미립자 농축액 및 이의제조방법
JP4285480B2 (ja) * 2003-05-28 2009-06-24 日立化成工業株式会社 研磨剤及び研磨方法
JP4644434B2 (ja) 2004-03-24 2011-03-02 株式会社フジミインコーポレーテッド 研磨用組成物
US7709053B2 (en) * 2004-07-29 2010-05-04 Rohm And Haas Electronic Materials Cmp Holdings, Inc. Method of manufacturing of polymer-coated particles for chemical mechanical polishing
JP2006110665A (ja) * 2004-10-14 2006-04-27 Nihon Micro Coating Co Ltd 研磨パッド
DE102005029542A1 (de) * 2005-02-05 2006-08-10 Degussa Ag Verfahren zur Herstellung von Metalloxidpulvern
US7294044B2 (en) * 2005-04-08 2007-11-13 Ferro Corporation Slurry composition and method for polishing organic polymer-based ophthalmic substrates
TWI338329B (en) * 2005-07-11 2011-03-01 Fujitsu Semiconductor Ltd Manufacture of semiconductor device with cmp
US20070014740A1 (en) * 2005-07-15 2007-01-18 Colgate-Palmolive Company Oral compositions having cationic active ingredients
KR100725699B1 (ko) 2005-09-02 2007-06-07 주식회사 엘지화학 일액형 ｃｍｐ 슬러리용 산화 세륨 분말, 그 제조방법,이를 포함하는 일액형 ｃｍｐ 슬러리 조성물, 및 상기슬러리를 사용하는 얕은 트랜치 소자 분리방법
JP5182483B2 (ja) * 2005-12-16 2013-04-17 Ｊｓｒ株式会社 化学機械研磨用水系分散体および化学機械研磨方法、ならびに化学機械研磨用水系分散体を調製するためのキット
JP2007214396A (ja) 2006-02-10 2007-08-23 Fujifilm Corp 金属用研磨液及び化学的機械的研磨方法
EP2011765A4 (en) * 2006-04-27 2010-07-28 Asahi Glass Co Ltd FINE OXIDE CRYSTAL PARTICLES AND POLISHER PENSION THEREWITH
US20090325323A1 (en) * 2006-07-18 2009-12-31 Jsr Corporation Aqueous dispersion for chemical mechanical polishing, production method thereof, and chemical mechanical polishing method
US7438895B2 (en) * 2006-12-27 2008-10-21 J.M. Huber Corporation Precipitated silica materials exhibiting high compatibility with cetylpyridinium chloride
JP4301305B2 (ja) * 2007-02-16 2009-07-22 ソニー株式会社 基体研磨方法、半導体装置の製造方法
DE102007008232A1 (de) * 2007-02-20 2008-08-21 Evonik Degussa Gmbh Dispersion enthaltend Ceroxid und kolloidales Siliciumdioxid
KR101431299B1 (ko) * 2007-03-26 2014-08-20 제이에스알 가부시끼가이샤 화학 기계 연마용 수계 분산체, 및 반도체 장치의 화학 기계 연마 방법
TW200946621A (en) * 2007-10-29 2009-11-16 Ekc Technology Inc Chemical mechanical polishing and wafer cleaning composition comprising amidoxime compounds and associated method for use
WO2009058275A1 (en) * 2007-10-29 2009-05-07 Ekc Technology, Inc. Methods of post chemical mechanical polishing and wafer cleaning using amidoxime compositions
WO2009096495A1 (ja) * 2008-02-01 2009-08-06 Fujimi Incorporated 研磨用組成物及びそれを用いた研磨方法
US8506359B2 (en) 2008-02-06 2013-08-13 Jsr Corporation Aqueous dispersion for chemical mechanical polishing and chemical mechanical polishing method
JP5413571B2 (ja) 2008-02-06 2014-02-12 Ｊｓｒ株式会社 化学機械研磨用水系分散体およびその製造方法、ならびに化学機械研磨方法
EP2260013B1 (en) 2008-02-12 2018-12-19 Saint-Gobain Ceramics & Plastics, Inc. Ceria material and method of forming same
KR101184731B1 (ko) * 2008-03-20 2012-09-20 주식회사 엘지화학 산화세륨 제조 방법, 이로부터 얻어진 산화세륨 및 이를 포함하는 ｃｍｐ슬러리
US8409990B2 (en) 2008-09-12 2013-04-02 Ferro Corporation Chemical-mechanical polishing compositions and methods of making and using the same
US20100105595A1 (en) * 2008-10-29 2010-04-29 Wai Mun Lee Composition comprising chelating agents containing amidoxime compounds
US8551457B2 (en) * 2008-11-25 2013-10-08 The Procter & Gamble Company Oral care compositions comprising spherical fused silica
ES2501591T3 (es) * 2008-11-25 2014-10-02 The Procter & Gamble Company Composición blanqueadora con sílice fusionada
KR101075491B1 (ko) 2009-01-16 2011-10-21 주식회사 하이닉스반도체 반도체 소자의 제조방법
WO2010149434A1 (en) * 2009-06-25 2010-12-29 Evonik Degussa Gmbh Dispersion comprising cerium oxide and silicon dioxide
CN102648265B (zh) * 2009-10-13 2014-12-10 株式会社Lg化学 Cmp浆料组合物及抛光方法
WO2011058952A1 (ja) * 2009-11-11 2011-05-19 株式会社クラレ 化学的機械的研磨用スラリー並びにそれを用いる基板の研磨方法
US20130200039A1 (en) * 2010-09-08 2013-08-08 Basf Se Aqueous polishing compositions containing n-substituted diazenium dioxides and/or n'-hydroxy-diazenium oxide salts
CN108276915A (zh) * 2010-12-10 2018-07-13 巴斯夫欧洲公司 用于化学机械抛光包含氧化硅电介质和多晶硅膜的基底的含水抛光组合物和方法
JP5835890B2 (ja) * 2010-12-22 2015-12-24 ラピスセミコンダクタ株式会社 素子間分離層の形成方法
JP5554302B2 (ja) * 2011-08-29 2014-07-23 富士フイルム株式会社 黒色系インク組成物、インクセット及び画像形成方法
JP5944149B2 (ja) * 2011-12-05 2016-07-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2013180079A1 (ja) * 2012-05-30 2013-12-05 株式会社クラレ 化学機械研磨用スラリーおよび化学機械研磨方法
CN103545241A (zh) * 2012-07-13 2014-01-29 中国科学院微电子研究所 浅沟槽隔离制造方法
JP6222907B2 (ja) * 2012-09-06 2017-11-01 株式会社フジミインコーポレーテッド 研磨用組成物
KR101472857B1 (ko) 2012-11-07 2014-12-17 한양대학교 산학협력단 친환경 폴리막 정지용 슬러리 및 첨가제 조성물
US20150315442A1 (en) * 2012-12-28 2015-11-05 Albemarle Europe Sprl Production Method of a Novel Polishing Alumina
WO2014119487A1 (ja) * 2013-02-01 2014-08-07 富士フイルム株式会社 光学フィルム及びその製造方法、偏光板並びに液晶表示装置
US10155886B2 (en) * 2013-06-12 2018-12-18 Hitachi Chemical Company, Ltd. Polishing liquid for CMP, and polishing method
KR102110613B1 (ko) * 2013-11-07 2020-05-14 주식회사 케이씨텍 연마 슬러리용 첨가제 및 이를 포함하는 슬러리 조성물
US9354545B2 (en) * 2013-12-26 2016-05-31 Canon Kabushiki Kaisha Developing apparatus, developing method, image-forming apparatus, and image-forming method
US11127587B2 (en) * 2014-02-05 2021-09-21 Entegris, Inc. Non-amine post-CMP compositions and method of use
JP6506913B2 (ja) * 2014-03-31 2019-04-24 ニッタ・ハース株式会社 研磨用組成物及び研磨方法
JP6631520B2 (ja) * 2014-07-09 2020-01-15 日立化成株式会社 Ｃｍｐ用研磨液及び研磨方法
JPWO2016052408A1 (ja) * 2014-09-30 2017-07-13 株式会社フジミインコーポレーテッド 研磨用組成物
US10414947B2 (en) * 2015-03-05 2019-09-17 Cabot Microelectronics Corporation Polishing composition containing ceria particles and method of use
US9505952B2 (en) * 2015-03-05 2016-11-29 Cabot Microelectronics Corporation Polishing composition containing ceria abrasive
CN106409789B (zh) * 2015-07-29 2019-09-27 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060216935A1 (en) 2005-03-28 2006-09-28 Ferro Corporation Composition for oxide CMP in CMOS device fabrication
US20110039475A1 (en) 2008-04-23 2011-02-17 Yousuke Hoshi Polishing agent and method for polishing substrate using the polshing agent

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