KR102528561B1 - 클락 생성을 위한 장치 및 방법 - Google Patents
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Abstract
클락 생성 장치는, 본 개시의 예시적 실시예에 따라, 레퍼런스 클락 신호로부터 펄스 신호 및 선택 신호를 생성하도록 구성된 펄스 생성기, 선택 신호에 따라 펄스 신호 또는 지연 클락 신호를 선택하고, 선택된 신호를 지연시킴으로써 지연 클락 신호를 생성하도록 구성된 지연 라인, 스위치 제어 신호에 따라, 펄스 생성기에 전력을 제공하는 제1 전압 또는 레퍼런스 클락 신호 및 지연 클락 신호의 위상차에 기초하여 생성된 제2 전압을 지연 라인에 제공하도록 구성된 스위치, 및 지연 클락 신호의 주파수에 기초하여 스위치 제어 신호를 생성하도록 구성된 컨트롤러를 포함할 수 있다.
Description
본 개시의 기술적 사상은 클락 생성에 관한 것으로서, 자세하게는 레퍼런스 클락 신호로부터 원하는 클락 신호를 생성하기 위한 장치 및 방법에 관한 것이다.
디지털 신호를 처리하는 집적 회로의 동작은 클락 신호에 동기될 수 있다. 또한, 집적 회로는 RF 대역의 신호와 같은 아날로그 신호를 처리하데 클락 신호를 사용할 수 있다. 집적 회로에 의해서 처리하는 신호의 주파수 및 양이 증가함에 따라 클락 신호의 주파수 역시 증가할 수 있고, 클락 신호에서 발생하는 클락 지터(jitter)는 집적 회로의 고속 동작을 저해할 수 있다. 이에 따라, 감소된 지터를 가지는 클락 신호를 생성하는 것이 요구될 수 있다.
본 개시의 기술적 사상은 지터를 유발할 수 있는 노이즈의 영향을 차단함으로써 감소된 지터를 가지는 클락 생성을 위한 장치 및 방법을 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 클락 생성 장치는, 레퍼런스 클락 신호로부터 펄스 신호 및 선택 신호를 생성하도록 구성된 펄스 생성기, 선택 신호에 따라 펄스 신호 또는 지연 클락 신호를 선택하고, 선택된 신호를 지연시킴으로써 지연 클락 신호를 생성하도록 구성된 지연 라인, 스위치 제어 신호에 따라, 펄스 생성기에 전력을 제공하는 제1 전압 또는 레퍼런스 클락 신호 및 지연 클락 신호의 위상차에 기초하여 생성된 제2 전압을 지연 라인에 제공하도록 구성된 스위치, 및 지연 클락 신호의 주파수에 기초하여 스위치 제어 신호를 생성하도록 구성된 컨트롤러를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 클락 생성 장치는, 레퍼런스 클락 신호의 에지에 동기된 주입 펄스를 포함하는 펄스 신호를 생성하도록 구성된 펄스 생성기, 제어 전압 및 지연 제어 신호에 따라 변동하는 지연을 각각 제공하는 일련의 지연 셀들을 포함하고, 주입 펄스를 주기적으로 지연시킴으로써 지연 클락 신호를 생성하도록 구성된 지연 라인, 및 제어 전압이 펄스 생성기에 전력을 제공하는 제1 전압인 동안 지연 클락 신호의 주파수 및 목표 주파수 사이 주파수 오차가 미리 정해진 범위 내에 들어오도록 지연 제어 신호를 조절하고, 그 다음에 제어 전압이 레퍼런스 클락 신호 및 지연 클락 신호의 위상차에 기초하여 생성된 제2 전압인 동안 지연 클락 신호가 목표 주파수를 가지도록 지연 제어 신호를 유지하도록 구성된 컨트롤러를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 클락 생성 방법은, 레퍼런스 클락 신호로부터 펄스 신호 및 선택 신호를 생성하는 단계, 선택 신호에 따라 펄스 신호 및 지연 클락 신호 중 하나를 선택하는 단계, 선택된 신호를 일련의 지연 셀들에 통과시킴으로써 지연 클락 신호를 생성하는 단계, 조대 조정(coarse tuning) 구간에서, 일련의 지연 셀들에 정전압인 제1 전압을 공급하고, 지연 클락 신호의 주파수 및 목표 주파수 사이 주파수 오차를 미리 정해진 범위 내에 들어오도록 일련의 지연 셀들 각각의 지연을 조절하는 단계, 미세 조정(fine tuning) 구간에서, 레퍼런스 클락 신호 및 지연 클락 신호의 위상차에 기초하여 제2 전압을 생성하는 단계, 및 미세 조정 구간에서, 일련의 지연 셀들에 제2 전압을 공급하는 단계를 포함할 수 있다.
본 개시의 예시적 실시예에 따른 클락 생성 장치 및 방법에 의하면, 에지 주입(edge injection) 동작에 기인하는 노이즈를 차단함으로써 감소된 지터를 가지는 클락 신호가 생성될 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 클락 생성 장치를 나타내는 블록도이다.
도 2a 및 도 2b는 본 개시의 예시적 실시예에 따라 도 1의 클락 생성 장치의 동작을 나타내는 도면들이다.
도 3은 본 개시의 예시적 실시예에 따라 도 1의 클락 생성기의 예시를 나타내는 블록도이다.
도 4a 및 도 4b는 본 개시의 예시적 실시예들에 따라 도 3의 펄스 생성기의 동작의 예시들을 나타내는 타이밍도들이다.
도 5a 및 도 5b는 본 개시의 예시적 실시예에 따라 도 3의 펄스 생성기의 동작의 예시들을 나타내는 타이밍도들이다.
도 6a 및 도 6b는 본 개시의 예시적 실시예들에 따라 도 3의 지연 라인의 예시들을 나타내는 블록도들이다.
도 7a 및 도 7b는 본 개시의 예시적 실시예들에 따라 지연 셀의 예시들을 나타내는 블록도들이다.
도 8은 본 개시의 예시적 실시예에 따른 전압 생성기를 나타내는 블록도이다.
도 9는 본 개시의 예시적 실시예에 따른 클락 생성 방법을 나타내는 순서도이다.
도 10은 본 개시의 예시적 실시예에 따라, 도 9의 단계 S200의 예시를 나타내는 순서도이다.
도 11은 본 개시의 예시적 실시예에 따라 도 9의 단계 S600의 예시를 나타내는 순서도이다.
도 12는 본 개시의 예시적 실시예에 따라 도 1의 단계 S200, 단계 S400 및 단계 S600의 예시를 나타내는 순서도이다.
도 13은 본 개시의 예시적 실시예에 따라 도 12의 단계 S650의 예시를 나타내는 순서도이다.
도 14는 본 개시의 예시적 실시예에 따라 도 9의 단계 S800의 예시를 나타내는 순서도이다.
도 15는 본 개시의 예시적 실시예에 따른 클락 생성 장치를 포함하는 장치의 예시들을 나타내는 블록도이다.
도 2a 및 도 2b는 본 개시의 예시적 실시예에 따라 도 1의 클락 생성 장치의 동작을 나타내는 도면들이다.
도 3은 본 개시의 예시적 실시예에 따라 도 1의 클락 생성기의 예시를 나타내는 블록도이다.
도 4a 및 도 4b는 본 개시의 예시적 실시예들에 따라 도 3의 펄스 생성기의 동작의 예시들을 나타내는 타이밍도들이다.
도 5a 및 도 5b는 본 개시의 예시적 실시예에 따라 도 3의 펄스 생성기의 동작의 예시들을 나타내는 타이밍도들이다.
도 6a 및 도 6b는 본 개시의 예시적 실시예들에 따라 도 3의 지연 라인의 예시들을 나타내는 블록도들이다.
도 7a 및 도 7b는 본 개시의 예시적 실시예들에 따라 지연 셀의 예시들을 나타내는 블록도들이다.
도 8은 본 개시의 예시적 실시예에 따른 전압 생성기를 나타내는 블록도이다.
도 9는 본 개시의 예시적 실시예에 따른 클락 생성 방법을 나타내는 순서도이다.
도 10은 본 개시의 예시적 실시예에 따라, 도 9의 단계 S200의 예시를 나타내는 순서도이다.
도 11은 본 개시의 예시적 실시예에 따라 도 9의 단계 S600의 예시를 나타내는 순서도이다.
도 12는 본 개시의 예시적 실시예에 따라 도 1의 단계 S200, 단계 S400 및 단계 S600의 예시를 나타내는 순서도이다.
도 13은 본 개시의 예시적 실시예에 따라 도 12의 단계 S650의 예시를 나타내는 순서도이다.
도 14는 본 개시의 예시적 실시예에 따라 도 9의 단계 S800의 예시를 나타내는 순서도이다.
도 15는 본 개시의 예시적 실시예에 따른 클락 생성 장치를 포함하는 장치의 예시들을 나타내는 블록도이다.
도 1은 본 개시의 예시적 실시예에 따른 클락 생성 장치(10)를 나타내는 블록도이다. 클락 생성 장치(10)는, 일부 실시예들에서 반도체 공정에 의해서 제조되는 하나의 집적 회로로서 구현될 수도 있고, 일부 실시예들에서 집적 회로를 포함하는 적어도 하나의 반도체 패키지 및 반도체 패키지가 실장된 보드를 포함할 수도 있다.
클락 생성 장치(10)는 레퍼런스 클락 신호(CK_R)로부터 출력 클락 신호(CK_O)를 생성할 수 있다. 레퍼런스 클락 신호(CK_R)는 일정한 주파수로 진동할 수 있고, 예컨대 크리스탈 오실레이터로부터 생성될 수 있다. 출력 클락 신호(CK_O)는 출력 클락 신호(CK_O)가 공급되는 기능 블록에서 요구하는 주파수, 즉 목표 주파수(예컨대, 도 2a의 f_OUT')를 가질 수 있다. 기능 블록은 출력 클락 신호(CK_O)에 기초하여 신호를 처리할 수 있고, 기능 블록의 신호 처리 속도는 출력 클락 신호(CK_O)의 주파수에 의존할 수 있는 한편 출력 클락 신호(CK_O)의 지터(jitter)는 기능 블록의 고속 동작을 제한할 수 있다. 도면들을 참조하여 후술되는 바와 같이, 본 개시의 예시적 실시예들에 따른 클락 생성 장치(10)는 출력 클락 신호(CK_O)를 생성하는 동안 지터를 유발하는 노이즈의 영향을 차단함으로써 감소된 지터를 가지는 출력 클락 신호(CK_O)를 생성할 수 있다. 도 1에 도시된 바와 같이, 클락 생성 장치(10)는 위상 검출기(100), 전압 생성기(200), 스위치(300), 클락 생성기(400), 컨트롤러(500) 및 분주기(600)를 포함할 수 있다.
위상 검출기(100)는 클락 생성 장치(10) 외부로부터 레퍼런스 클락 신호(CK_R)를 수신할 수 있고, 분주기(600)로부터 분주된 클락 신호(CK_FD)를 수신할 수 있다. 위상 검출기(100)는 레퍼런스 클락 신호(CK_R) 및 분주된 클락 신호(CK_FD)의 위상차를 검출할 수 있고, 검출된 위상차에 대응하는 검출 신호(DET)를 생성할 수 있다. 예를 들면, 도 8을 참조하여 후술되는 바와 같이, 검출 신호(DET)는 업 신호 및 다운 신호를 포함할 수 있고, 위상 검출기(100)는 양 신호들 사이 위상차의 부호에 따라 업 신호 및/또는 다운 신호를 활성화할 수 있다.
일부 실시예들에서, 위상 검출기(100)는 위상 검출기(100), 전압 생성기(200), 스위치(300), 클락 생성기(400) 및 분주기(600)를 포함하는 루프(loop)가 고정되었는지(locked) 여부를 검출할 수 있다. 출력 클락 신호(CK_O)(또는 피드백 클락 신호(CK_F))가 목표 주파수를 일정하게 가지는 경우, 루프는 고정된(locked) 것으로 지칭될 수 있다. 예를 들면, 도 1에 도시된 바와 같이, 위상 검출기(100)는 레퍼런스 클락 신호(CK_R) 및 분주된 클락 신호(CK_FD)의 위상이 일치하거나 일정한 차이를 가지는 경우 활성화된 고정 신호(LOCK)를 생성할 수 있다.
전압 생성기(200)는 위상 검출기(100)로부터 검출 신호(DET)를 수신할 수 있고, 검출 신호(DET)에 기초하여 제2 전압(V2)을 생성할 수 있다. 제2 전압(V2)은 검출 신호(DET)가 나타내는 위상차에 의존하는 크기를 가질 수 있다. 예를 들면, 전압 생성기(200)는 전하 펌프, 루프 필터, 전압 버퍼 등을 포함할 수 있고, 분주된 클락 신호(CK_FD)의 위상이 상대적으로 뒤쳐지는(lagging) 경우 제2 전압(V2)을 상승시킬 수 있는 한편, 분주된 클락 신호(CK_FD)의 위상이 상대적으로 앞서는(leading) 경우 제2 전압(V2)을 하강시킬 수 있다. 이에 따라, 루프가 고정된 상태에서 전압 생성기(200)는 일정한 크기의 제2 전압(V2)을 생성할 수 있다. 전압 생성기(200)의 예시는 도 8을 참조하여 후술될 것이다.
스위치(300)는 스위치 제어 신호(C_SW)에 따라 제1 전압(V1) 또는 제2 전압(V2)을 제어 전압(VC)으로서 클락 생성기(400)에 제공할 수 있다. 제1 전압(V1)은 정전압으로서, 클락 생성 장치(10) 외부로부터 제공될 수 있다. 일부 실시예들에서, 제1 전압(V1)은 클락 생성 장치(10)의 외부에서 디지털 신호를 처리하기 위한 논리 회로에 전력을 공급하는 양의 공급 전압일 수 있다. 도 2a 및 도 2b를 참조하여 후술되는 바와 같이, 스위치(300)는 스위치 제어 신호(C_SW)에 따라, 조대(粗大) 조정(coarse tuning) 구간에서 제1 전압(V1)을 제어 전압(VC)으로서 클락 생성기(400)에 제공할 수 있는 한편, 미세(微細) 조정(fine tuning) 구간에서 제2 전압(V2)을 제어 전압(VC)으로서 클락 생성기(400)에 제공할 수 있다.
클락 생성기(400)는 스위치(300)로부터 제어 전압(VC)을 수신할 수 있고, 컨트롤러(500)로부터 지연 제어 신호(C_DL)를 수신할 수 있다. 클락 생성기(400)는 제어 전압(VC) 및 지연 제어 신호(C_DL)에 의존하는 주파수를 가지는 내부 진동 신호(예컨대, 도 3의 CK_D)를 생성할 수 있고, 내부 진동 신호로부터 출력 클락 신호(CK_O) 및 피드백 클락 신호(CK_F)를 생성할 수 있다. 일부 실시예들에서, 지연 제어 신호(C_DL)는 적어도 하나의 비트를 포함하는 디지털 신호일 수 있고, 클락 생성기(400)가 지연 제어 신호(C_DL)의 값에 따라 내부 진동 신호에 지연을 제공함에 따라 내부 진동 신호의 주파수가 결정될 수 있다.
도 1에 도시된 바와 같이, 클락 생성기(400)는 레퍼런스 클락 신호(CK_R)를 수신할 수 있다. 도 3을 참조하여 후술되는 바와 같이, 클락 생성기(400)는 레퍼런스 클락 신호(CK_R)의 에지를 내부 진동 신호에 주기적으로 주입(injection)함으로써 출력 클락 신호(CK_O)의 지터 특성을 개선할 수 있다. 이와 같이, 양호한 지터 특성을 가지는 레퍼런스 클락 신호(CK_R)의 에지를 주기적으로 주입함으로써 지터의 축적을 방지하는 방식은 MDLL(Multiplying Delay Locked Loop)으로서 지칭될 수 있다. 레퍼런스 클락 신호(CK_R)의 에지가 지연되어 내부 진동 신호에 주입됨으로써 루프의 고정을 방해하는 현상을 방지하기 위하여, 에지가 주입된 클락 신호 및 루프 고정을 위한 클락 신호가 분리될 수 있다. 예를 들면, 도 1의 출력 클락 신호(CK_O)는 내부 진동 신호에 의존하는 주파수를 가지고 레퍼런스 클락 신호(CK_R)로부터 주기적으로 주입된 에지를 포함할 수 있는 한편, 피드백 클락 신호(CK_F)는 출력 클락 신호(CK_O)와 동일한 주파수를 가지나 레퍼런스 클락 신호(CK_R)로부터 주입된 에지를 포함하지 아니할 수 있다.
컨트롤러(500)는 출력 클락 신호(CK_O)(또는 클락 생성기(400)의 내부 진동 신호, 피드백 클락 신호(CK_F))의 주파수에 기초하여, 스위치(300)에 스위치 제어 신호(C_SW)를 제공할 수 있고, 클락 생성기(400)에 지연 제어 신호(C_DL)를 제공할 수 있다. 도 2a 및 도 2b를 참조하여 후술되는 바와 같이, 컨트롤러(500)는, 조대 조정 구간에서 정전압인 제1 전압(V1)이 제어 전압(VC)으로서 클락 생성기(400)에 제공되고 미세 조정 구간에서 전압 생성기(200)의 제2 전압(V2)이 클락 생성기(400)에 제공되도록 스위치 제어 신호(C_SW)를 생성할 수 있다. 또한, 컨트롤러(500)는, 조대 조정 구간에서 클락 생성기(400)에 포함된 지연 셀들의 지연을 조절하기 위하여 지연 제어 신호(C_DL)를 생성할 수 있고, 미세 조정 구간에서 지연 제어 신호(C_DL)의 값을 유지할 수 있다.
일부 실시예들에서, 클락 생성기(400)에서 제1 전압(V1)으로부터 제공되는 전력을 사용하여 레퍼런스 클락 신호(CK_R)의 에지를 주기적으로 주입하기 위한 신호(예컨대, 도 3의 PUL, SEL)가 생성될 수 있다. 이에 따라 제1 전압(V1)에서 전원 노이즈가 발생할 수 있고, 전원 노이즈에 기인하여 출력 클락 신호(CK_O)(또는 내부 진동 신호)의 지터가 증가할 수 있다. 전술된 바와 같이, 컨트롤러(500)는 미세 조정 구간에서 제2 전압(V2)이 제어 전압(VC)으로서 인가되도록 함으로써, 제1 전압(V1)에서 발생할 수 있는 전원 노이즈의 영향을 차단할 수 있다.
분주기(600)는 클락 생성기(400)로부터 피드백 클락 신호(CK_F)를 수신할 수 있고, 피드백 클락 신호(CK_F)를 분주함으로써 분주된 클락 신호(CK_FD)를 위상 검출기(100)에 제공할 수 있다. 예를 들면, 분주기(600)는 레퍼런스 클락 신호(CK_R)의 주파수 및 출력 클락 신호(CK_O)의 목표 주파수 사이 비율에 따라 피드백 클락 신호(CK_F)를 분주할 수 있다.
도 2a 및 도 2b는 본 개시의 예시적 실시예에 따라 도 1의 클락 생성 장치(10)의 동작을 나타내는 도면들이다. 구체적으로, 도 2a는 클락 생성 장치(10)의 동작을 시간의 흐름에 따라 나타내는 타이밍도이고, 도 2b는 제어 전압(VC) 및 지연 제어 신호(C_DL)에 따라 클락 생성기(400)에 포함된 지연 셀들에 의한 지연을 나타내는 그래프이다. 도 2a 및 도 2b에서 활성화된 신호는 하이 레벨일 수 있고, 비활성화된 신호는 로우 레벨일 수 있다. 이하에서, 도 2a 및 도 2b는 도 1을 참조하여 설명될 것이다.
도 2a를 참조하면, 시간 t20에서 스위치 제어 신호(C_SW)가 활성화될 수 있다. 컨트롤러(500)는 활성화된 스위치 제어 신호(C_SW)를 생성할 수 있고, 이에 따라 스위치(300)는 정전압인 제1 전압(V1)을 제어 전압(VC)으로서 클락 생성기(400)에 제공할 수 있고, 제어 전압(VC)은 제1 전압(V1)과 동일하게 일정한 크기를 가질 수 있다. 시간 t24까지 스위치 제어 신호(C_SW)는 활성화될 수 있고, 활성화된 스위치 제어 신호(C_SW)에 따라 제어 전압(VC)이 제1 전압(V1)과 일치하는 구간은 조대 조정 구간(P_COA)으로서 지칭될 수 있다.
컨트롤러(500)는 조대 조정 구간(P_COA)에서 출력 클락 신호(CK_O)의 주파수(f_OUT)에 기초하여 지연 제어 신호(C_DL)의 값을 조절함으로써 출력 클락 신호(CK_O)의 주파수(f_OUT)를 목표 주파수(f_OUT')에 가능한 가장 가까운 주파수(예컨대, 도 2a의 f4)로 설정할 수 있다. 일부 실시예들에서, 도 2a 및 도 2b에 도시된 바와 같이, 컨트롤러(500)는 SAR(Successive Approximation Register)을 이용한 이진 탐색을 이용할 수 있다. 도 2a 및 도 2b에 도시된 컨트롤러(500)의 탐색 방법은 예시일 뿐이며, 컨트롤러(500)는 다양한 탐색 방법들에 따라 출력 클락 신호(CK_O)의 주파수(f_OUT)를 설정할 수 있다. 이와 같이, 정전압인 제1 전압(V1)을 인가한 상태에서 지연 제어 신호(C_DL)를 사용하여 원하는 주파수의 출력 클락 신호(CK_O)를 생성하는 것은 ABC(Automatic Bias Calibration)로서 지칭될 수 있다.
컨트롤러(500)는 시간 t20에서 값 X21을 가지는 지연 제어 신호(C_DL)를 생성할 수 있다. 이에 따라, 도 2b에 도시된 바와 같이, 클락 생성기(400)에 포함된 지연 셀들은 점 P1에 대응하는 지연을 제공할 수 있고, 출력 클락 신호(CK_O)의 주파수(f_OUT)는 제1 주파수(f1)를 가질 수 있다. 시간 t21에서, 컨트롤러(500)는 값 X25를 가지는 지연 제어 신호(C_DL)를 생성할 수 있고, 도 2b의 점 P2에 대응하는 지연에 기인하여 출력 클락 신호(CK_O)의 주파수(f_OUT)는 제2 주파수(f2)를 가질 수 있다. 시간 t22에서, 컨트롤러(500)는 값 X23을 가지는 지연 제어 신호(C_DL)를 생성할 수 있고, 도 2b의 점 P3에 대응하는 지연에 기인하여 출력 클락 신호(CK_O)의 주파수(f_OUT)는 제3 주파수(f3)를 가질 수 있다. 시간 t23에서, 컨트롤러(500)는 값 X24를 가지는 지연 제어 신호(C_DL)를 생성할 수 있고, 도 2b의 점 P4에 대응하는 지연에 기인하여 출력 클락 신호(CK_O)의 주파수(f_OUT)는 제4 주파수(f4)를 가질 수 있다.
제1 전압(V1)이 인가된 상태에서 출력 클락 신호(CK_O)의 목표 주파수(f_OUT')에 가능한 가장 가까운 제4 주파수(f4) 및 목표 주파수(f_OUT') 사이 주파수 오차(Δf)는 클락 생성기(400)에 포함된 지연 셀들이 제공하는 지연의 최소 단위에 의존할 수 있다. 즉, 조대 조정 구간(P_COA)에서 결정되는 제4 주파수(f4) 및 목표 주파수(f_OUT') 사이 주파수 오차(Δf)를 감소시키기 위하여, 클락 생성기(400)는 가변 지연의 최소 단위가 작은 지연 셀들을 포함할 수 있고, 지연 제어 신호(C_DL)의 비트수가 증가할 수 있다.
시간 t24에서, 조대 조정 구간(P_COA)이 종료할 수 있고, 미세 조정 구간(P_FIN)이 시작할 수 있다. 미세 조정 구간(P_FIN)에서 스위치 제어 신호(C_SW)는 비활성화될 수 있고, 이에 따라 전압 생성기(200)가 생성한 제2 전압(V2)이 제어 전압(VC)으로서 클락 생성기(400)에 제공될 수 있다. 이에 따라 제어 전압(VC)은 제2 전압(V2)과 일치할 수 있고, 위상 검출기(100), 전압 생성기(200), 클락 생성기(400) 및 분주기(600)를 포함하는 루프에 의해서 출력 클락 신호(CK_O)의 주파수(f_OUT)가 조절될 수 있다. 미세 조정 구간(P_FIN)에서, 컨트롤러(500)는 제4 주파수(f4)에 대응하는 값 X24를 가지는 지연 제어 신호(C_DL)를 유지할 수 있다. 도 2a에 도시된 바와 같이, 시간 t24 이후 제2 전압(V2)(또는 제어 전압(VC))이 변동할 수 있고, 제2 전압(V2)은 시간 t25 근처에서 출력 클락 신호(CK_O)가 목표 주파수(f_OUT')를 가지도록 하는 전압(V2')과 일치할 수 있다. 즉, 위상 검출기(100), 전압 생성기(200), 클락 생성기(400) 및 분주기(600)를 포함하는 루프가 고정될(locked) 수 있다.
시간 t25에서, 미세 조정 구간(P_FIN)이 종료할 수 있고, 고정 신호(LOCK)가 활성화됨으로써 고정 구간(P_LOC)이 시작할 수 있다. 고정 구간(P_LOC)에서 스위치 제어 신호(C_SW)는 비활성화 상태로 유지될 수 있고, 이에 따라 제어 전압(VC)은 제2 전압(V2)(즉, V2')과 일치할 수 있다. 고정 구간(P_LOC)에서, 컨트롤러(500)는 지연 제어 신호(C_DL)의 값을 X24로서 유지할 수 있다. 제1 전압(V1) 및 고정 구간(P_LOC)에서의 제2 전압(V2)(즉, V2') 사이 전압 오차(ΔV)는 전술된 주파수 오차(Δf)와 유사하게 클락 생성기(400)에 포함된 지연 셀들이 제공하는 지연의 최소 단위에 의존할 수 있다.
도 3은 본 개시의 예시적 실시예에 따라 도 1의 클락 생성기(400)의 예시를 나타내는 블록도이다. 도 1을 참조하여 전술된 바와 같이, 도 3의 클락 생성기(400')는 제어 전압(VC) 및 지연 제어 신호(C_DL)에 따라 변동하는 주파수를 가지는 출력 클락 신호(CK_O) 및 피드백 클락 신호(CK_F)를 생성할 수 있고, 출력 클락 신호(CK_O)에 주입되는 에지를 제공하는 레퍼런스 클락 신호(CK_R)를 수신할 수 있다. 도 3에 도시된 바와 같이, 클락 생성기(400')는 펄스 생성기(420), 지연 라인(440) 및 클락 신호 생성기(460)를 포함할 수 있다. 이하에서 도 3은 도 1을 참조하여 설명될 것이다.
펄스 생성기(420)는 레퍼런스 클락 신호(CK_R)로부터 펄스 신호(PUL) 및 선택 신호(SEL)를 생성할 수 있다. 도 3에 도시된 바와 같이, 펄스 생성기(420)는 제1 전압(V1)을 수신할 수 있고, 제1 전압(V1)으로부터 제공되는 전력을 사용하여, 레퍼런스 클락 신호(CK_R)의 에지를 주입하기 위해서 사용되는 펄스 신호(PUL) 및 선택 신호(SEL)를 생성할 수 있다. 즉, 제1 전압(V1)은 펄스 생성기(420)의 양의 공급 전압일 수 있다. 펄스 신호(PUL)는 레퍼런스 클락 신호(CK_R)의 에지에 동기된 펄스(즉, 활성 펄스)를 포함할 수 있고, 선택 신호(SEL)는 펄스 신호(PUL)의 펄스를 포함하는 구간에서 활성화될 수 있다. 펄스 생성기(420)가 펄스 신호(PUL) 및 선택 신호(SEL)를 생성되는 과정에서 제1 전압(V1)에 노이즈가 발생할 수 있다. 도 3에 도시된 바와 상이하게, 펄스 생성기(420)가 지연 라인(440)에 제공되는 제어 전압(VC)으로부터 전력을 공급받는 경우, 펄스 생성기(420)가 유발한 노이즈에 기인하여 지연 라인(440)이 생성하는 지연 클락 신호(CK_D)의 지터를 증가시킬 수 있다. 따라서, 도 3에 도시된 바와 같이, 펄스 생성기(420)의 전원 전압, 즉 제1 전압(V1)을 지연 라인(440)으로부터 분리함으로써 지연 라인(440)은 펄스 생성기(420)에 의한 노이즈로부터 해방될 수 있다. 펄스 생성기(420) 동작의 예시는 도 4a 및 도 4b를 참조하여 후술될 것이다.
지연 라인(440)은 제어 전압(VC) 및 지연 제어 신호(C_DL)를 수신할 수 있고, 펄스 생성기(420)로부터 펄스 신호(PUL) 및 선택 신호(SEL)를 수신할 수 있으며, 지연 클락 신호(CK_D)를 피드백 받을 수 있다. 지연 라인(440)은 제어 전압(VC) 및 지연 제어 신호(C_DL)에 따라 변동하는 지연을 제공하는 지연 셀들을 포함할 수 있고, 선택 신호(SEL)에 따라 펄스 신호(PUL)의 펄스 또는 지연 클락 신호(CK_D)를 지연시킴으로써 지연 클락 신호(CK_D)를 생성할 수 있다. 지연 라인(440)이 제공하는 지연에 따라 내부 진동 신호로서 지연 클락 신호(CK_D)의 주기 및 주파수가 결정될 수 있다. 지연 라인(440)의 예시는 도 6a 및 도 6b를 참조하여 후술될 것이다.
클락 신호 생성기(460)는 지연 클락 신호(CK_D)를 수신할 수 있고, 지연 클락 신호(CK_D)에 동기된 출력 클락 신호(CK_O) 및 피드백 클락 신호(CK_F)를 생성할 수 있다. 일부 실시예들에서, 클락 신호 생성기(460)는 지연 클락 신호(CK_D)를 분주함으로써 출력 클락 신호(CK_O) 및 피드백 클락 신호(CK_F)를 생성할 수 있고, 출력 클락 신호(CK_O)의 주파수 및 피드백 클락 신호(CK_F)의 주파수는 동일할 수 있다. 펄스 신호(PUL)로부터 주입된 에지는 출력 클락 신호(CK_O)에 포함될 수 있는 한편, 피드백 클락 신호(CK_F)에 포함되지 아니할 수 있다. 일부 실시예들에서, 출력 클락 신호(CK_O) 및 피드백 클락 신호(CK_F)는 상호 반전될 수 있고, 상승(rising) 에지(또는 하강(falling) 에지)로서 주입된 에지는 출력 클락 신호(CK_O)에 포함되는 한편, 피드백 클락 신호(CK_F)에 포함되지 아니할 수 있다.
도 4a 및 도 4b는 본 개시의 예시적 실시예들에 따라 도 3의 펄스 생성기(420)의 동작의 예시들을 나타내는 타이밍도들이다. 구체적으로 도 4a에서 펄스 신호(PUL)는 레퍼런스 클락 신호(CK_R)에 동기된 하나의 펄스를 포함할 수 있고, 도 4b에서 펄스 신호(PUL)는 레퍼런스 클락 신호(CK_R)에 동기된 2개의 펄스를 포함할 수 있다. 도 4a 및 도 4b에서 도해의 편의상 신호들 사이 지연들은 생략될 수 있다. 이하에서, 도 4a 및 도 4b는 도 3을 참조하여 설명될 것이고, 도 4a 및 도 4b에 대한 설명 중 중복되는 내용은 생략될 것이다.
도 4a를 참조하면, 레퍼런스 클락 신호(CK_R)의 상승 에로부터 펄스 신호(PUL)에 펄스가 생성될 수 있다. 펄스 신호(PUL)의 펄스는 레퍼런스 클락 신호(CK_R)의 주기(T_REF)마다 발생할 수도 있고, 2이상의 주기(T_REF)들마다 발생할 수도 있다. 즉, 도 4a에서 n은 양의 정수일 수 있다.
선택 신호(SEL)는 펄스 신호(PUL)의 펄스를 포함하는 구간에서 활성화될 수 있고, 윈도우 신호로서 지칭될 수도 있다. 도 4a에 도시된 바와 같이, 선택 신호(SEL)가 활성화된 구간에서 펄스 신호(PUL)의 펄스에 의한 에지가 출력 클락 신호(CK_O)에 'n*T_REF'의 주기로 주입될 수 있다. 도 4a의 예시에서 펄스 신호(PUL)의 펄스에 의한 에지는 피드백 클락 신호(CK_F)에 하강 에지로서 주입될 수 있으나, 피드백 클락 신호(CK_F)를 수신하는 도 1의 분주기(600) 및 분주된 클락 신호(CK_FD)를 수신하는 도 1의 위상 검출기(100)는 피드백 클락 신호(CK_F)의 상승 에지에 따라 동작할 수 있고, 결과적으로 주입된 하강 에지에 의한 영향이 제거될 수 있다.
도 4b를 참조하면, 레퍼런스 클락 신호(CK_R)의 상승 에지로부터 펄스 신호(PUL)에 2개의 펄스들, 즉 선행하는 제1 펄스 및 후속하는 제2 펄스가 생성될 수 있다. 펄스 신호(PUL)의 제1 펄스 및 제2 펄스는 레퍼런스 클락 신호(CK_R)의 주기(T_REF)마다 발생할 수도 있고, 2이상의 주기(T_REF)들 마다 발생할 수도 있다.
선택 신호(SEL)는 제1 펄스 및 제2 펄스를 포함하는 구간에서 활성화될 수 있다. 도 4b에 도시된 바와 같이, 선택 신호(SEL)가 활성화된 구간에서, 제1 펄스에 의한 에지가 출력 클락 신호(CK_O)에 주입될 수 있고, 제2 펄스에 의한 에지가 피드백 클락 신호(CK_F)에 주입될 수 있다. 일부 실시예들에서, 도 4b에 도시된 바와 상이하게, 선행하는 제1 펄스에 의한 에지가 피드백 클락 신호(CK_F)에 주입될 수도 있고, 후속하는 제2 펄스에 의한 에지가 출력 클락 신호(CK_O)에 주입될 수도 있다. 출력 클락 신호(CK_O)는 'n*T_REF'의 주기로 주입된 에지를 가지는 한편, 피드백 클락 신호(CK_F)는 출력 클락 신호(CK_O)에 주입된 에지와 무관하게 도 1의 루프가 고정될 수 있도록 주기를 유지할 수 있다. 일부 실시예들에서, 펄스 생성기(420)는 지연 라인(440)에 포함된 지연 셀들과 동일한 구조의 지연 셀들을 포함할 수 있고, 이에 따라 제2 펄스가 제1 펄스로부터 출력 클락 신호(CK_O)의 주기의 절반만큼 지연될 수 있다.
도 5a 및 도 5b는 본 개시의 예시적 실시예에 따라 도 3의 펄스 생성기(420)의 동작의 예시들을 나타내는 타이밍도들이다. 구체적으로 도 5a 및 도 5b는, 도 4b를 참조하여 전술된 바와 같이 제1 펄스 및 제2 펄스를 포함하는 펄스 신호(PUL)를 생성하는 펄스 생성기(420)의 동작의 예시를, 조대 조정 구간(P_COA), 미세 조정 구간(P_FIN) 및 고정 구간(P_LOC)에서 나타낸다. 이하에서, 도 5a 및 도 5b는 도 1 및 도 3을 참조하여 설명될 것이며, 도 5a 및 도 5b에 대한 설명 중 중복되는 내용은 생략될 것이다.
도 5a를 참조하면, 조대 조정 구간(P_COA)에서 펄스 생성기(420)는, 주기(T51a)마다 생성된 2개의 펄스들(즉, 제1 펄스 및 제2 펄스)을 포함하는 펄스 신호(PUL)를 생성할 수 있고, 2개의 펄스들을 포함하는 구간에서 활성화되는 선택 신호(SEL)를 생성할 수 있다. 미세 조정 구간(P_FIN)에서 펄스 생성기(420)는, 비활성화된 펄스 신호(PUL) 및 선택 신호(SEL)를 생성할 수 있다. 이에 따라, 미세 조정 구간(P_FIN)에서 에지의 주입이 발생하지 아니할 수 있다. 일부 실시예들에서, 펄스 생성기(420)는 스위치 제어 신호(C_SW)를 컨트롤러(500)로부터 수신할 수 있고, 비활성화된 스위치 제어 신호(C_SW)를 통해서 미세 조정 구간(P_FIN)을 인식할 수 있다.
고정 구간(P_LOC)에서 펄스 생성기(420)는, 하나의 펄스만이 지연 라인(440)에 의해서 주기적으로 지연되도록, 도 5a에 도시된 바와 같이, 하나의 펄스를 포함하는 펄스 신호(PUL) 및 하나의 펄스를 포함하는 구간에서 활성화되는 선택 신호(SEL)를 생성할 수 있다. 고정 구간(P_LOC)에서 펄스 신호(PUL)의 펄스는 주기(T52a)마다 생성될 수 있고, 일부 실시예들에서 주기(T52a)는 주기(T51a)보다 짧을 수 있다. 일부 실시예들에서, 펄스 생성기(420)는 위상 검출기(100)로부터 고정 신호(LOCK)를 수신할 수 있고, 활성화된 고정 신호(LOCK)를 통해서 고정 구간(P_LOC)을 인식할 수 있다.
도 5b를 참조하면, 조대 조정 구간(P_COA)에서 펄스 생성기(420)는, 주기(T51b)마다 생성된 2개의 펄스들을 포함하는 펄스 신호(PUL)를 생성할 수 있고, 2개의 펄스들을 포함하는 구간에서 활성화되는 선택 신호(SEL)를 생성할 수 있다. 미세 조정 구간(P_FIN)에서 펄스 생성기(420)는, 2개의 펄스들을 포함하는 펄스 신호(PUL)를 생성할 수 있는 한편 비활성화된 선택 신호(SEL)를 생성할 수 있다. 비활성화된 선택 신호(SEL)에 기인하여, 펄스 신호(PUL)의 펄스들에도 불구하고, 미세 조정 구간(P_FIN)에서 에지의 주입이 발생하지 아니할 수 있다.
고정 구간(P_LOC)에서 펄스 생성기(420)는, 하나의 펄스만이 지연 라인(440)에 의해서 주기적으로 지연되도록, 도 5b에 도시된 바와 같이, 2개의 펄스들을 포함하는 펄스 신호(PUL) 및 2개의 펄스들 중 하나만을 포함하는 구간에서만 활성화되는 선택 신호(SEL)를 생성할 수 있다. 고정 구간(P_LOC)에서 펄스 신호(PUL)의 2개의 펄스들은 주기(T52b)마다 생성될 수 있고, 일부 실시예들에서 주기(T52b)는 주기(T51b)와 일치하거나 짧을 수 있다.
도 6a 및 도 6b는 본 개시의 예시적 실시예들에 따라 도 3의 지연 라인(440)의 예시들을 나타내는 블록도들이다. 도 3을 참조하여 전술된 바와 같이, 도 6a 및 도 6b의 지연 라인들(440a, 440b)은 펄스 생성기(420)로부터 펄스 신호(PUL) 및 선택 신호(SEL)를 수신할 수 있고, 제어 전압(VC) 및 지연 제어 신호(C_DL)를 수신할 수 있다. 일부 실시예들에서, 도 3의 지연 라인(440)은 도 6a 및 도 6b에 도시된 바와 상이한 개수의 지연 셀들을 포함할 수 있다. 이하에서, 도 6a 및 도 6b에 대한 설명 중 중복되는 내용은 생략될 것이다.
도 6a를 참조하면, 지연 라인(440a)은 멀티플렉서(441a) 및 일련의 지연 셀들(442a, 443a, 444a)을 포함할 수 있다. 제어 전압(VC)은 멀티플렉서(441a) 및 일련의 지연 셀들(442a, 443a, 444a)에 공급될 수 있고, 양의 공급 전압으로서 전력을 제공할 수 있다. 지연 클락 신호(CK_D)의 주기, 즉 주파수는 멀티플렉서(441a) 및 일련의 지연 셀들(442a, 443a, 444a)이 제공하는 지연에 따라 결정될 수 있다.
멀티플렉서(441a)는 선택 신호(SEL)에 따라 펄스 신호(PUL) 및 지연 클락 신호(CK_D) 중 하나를 출력할 수 있고, 일련의 지연 셀들(442a, 443a, 444a)은 멀티플렉서(441a)의 출력 신호를 지연시킴으로써 지연 클락 신호(CK_D)를 생성할 수 있다. 일부 실시예들에서, 펄스 신호(PUL) 또는 지연 클락 신호(CK_D)로부터 멀티플렉서(441a)의 출력 신호로의 지연은, 제어 전압(VC)의 크기가 증가할수록 감소할 수 있다. 일련의 지연 셀들(442a, 443a, 444a)은 제어 전압(VC) 및 지연 제어 신호(C_DL)에 따라 변동하는 지연을 제공할 수 있다. 예를 들면, 일련의 지연 셀들(442a, 443a, 444a)은 제어 전압(VC)의 크기가 증가할수록 감소된 지연을 제공할 수 있다.
도 6b를 참조하면, 지연 라인(440b)은 동일한 구조의 일련의 지연 셀들(441b, 442b, 443b, 444b)을 포함할 수 있다. 제어 전압(VC)은 일련의 지연 셀들(441b, 442b, 443b, 444b)에 공급될 수 있고, 양의 공급 전압으로서 전력을 제공할 수 있다. 지연 클락 신호(CK_D)의 주기, 즉 주파수는 일련의 지연 셀들(441b, 442b, 443b, 444b)이 제공하는 지연에 따라 결정될 수 있다.
제1 지연 셀(441b)은 선택 신호(SEL)에 따라 펄스 신호(PUL) 및 지연 클락 신호(CK_D) 중 하나를 출력할 수 있다. 도 6b에 도시된 바와 같이, 제2 내지 제4 지연 셀들(442b, 443b, 444b) 각각은 하나의 입력을 통해서 선행하는 지연 셀의 출력 신호를 수신할 수 있고, 수신된 출력 신호가 선택되도록 정전압(예컨대, 접지 전압)이 인가될 수 있다. 일련의 지연 셀들(441b, 442b, 443b, 444b)은 제어 전압(VC) 및 지연 제어 신호(C_DL)에 따라 입력 신호를 지연시킴으로써 출력 신호를 생성할 수 있고, 예컨대 일련의 지연 셀들(441b, 442b, 443b, 444b)은 제어 전압(VC)의 크기가 증가할수록 감소된 지연을 제공할 수 있다.
도 7a 및 도 7b는 본 개시의 예시적 실시예들에 따라 지연 셀의 예시들을 나타내는 블록도들이다. 이하에서, 도 7a 및 도 7b에 대한 설명 중 중복되는 내용은 생략될 것이다.
도 7a를 참조하면, 지연 셀(20a)은 양의 공급 전압(VDD)으로부터 전력을 공급받는 멀티플렉서(21a), DCDL(22a) 및 버퍼(23a)를 포함할 수 있다. 멀티플렉서(21a)는 선택 입력(S_IN)에 따라 제1 입력(IN1) 및 제2 입력(IN2) 중 하나를 출력할 수 있다. DCDL(Digitally Controlled Delay Line)(22a)은 제어 입력(C_IN)에 따라 멀티플렉서(21a)의 출력 신호를 지연시킬 수 있다. DCDL(22a)은 임의의 구조를 가질 수 있고, 예컨대 DCDL(22a)은 입력 신호를 상이하게 지연시킴으로써 복수의 신호들을 내부적으로 생성할 수 있고 생성된 복수의 신호들 중 하나를 제어 입력(C_IN)에 따라 출력할 수 있다. 버퍼(23a)는 DCDL(22a)의 출력 신호의 감쇄를 방지할 수 있고, 출력(OUT)을 생성할 수 있다. 예를 들면, 지연 셀(20a)은 도 6a의 멀티플렉서(441a) 및 도 6b의 제1 지연 셀(441b)로서 사용될 수 있다.
도 7b를 참조하면, 지연 셀(20b)은 양의 공급 전압(VDD)으로부터 전력을 공급 받는 버퍼(21b), DCDL(22b) 및 멀티플렉서(23b)를 포함할 수 있다. 도 7a의 지연 셀(20a)과 비교할 때, 도 7b의 지연 셀(20b)은 플립된(flipped) 구조를 가질 수 있다. 선행하는 지연 셀이 도 7a의 지연 셀(20a)인 경우, 도 7a의 지연 셀(20a)과 동일한 지연 특성을 가지도록 도 7b의 지연 셀(20b)이 사용될 수 있다. 예를 들면, 지연 셀(20b)은 도 6a의 일련의 지연 셀들(442a, 443a, 444a) 및 도 6b의 제2 내지 제4 지연 셀들(442b, 443b, 444b)로서 사용될 수 있다.
도 8은 본 개시의 예시적 실시예에 따른 전압 생성기(200')를 나타내는 블록도이다. 도 1의 예시와 비교할 때, 도 8의 전압 생성기(200)는 도 1의 스위치(300)에 대응하는 스위치(260)를 포함할 수 있고, 제어 전압(VC)을 출력할 수 있다. 도 8에 도시된 바와 같이, 전압 생성기(200')는 전하 펌프(220), 루프 필터(240), 스위치(260) 및 전압 버퍼(280)를 포함할 수 있다.
전하 펌프(220)는 검출 신호(DET)로서 업 신호(UP) 및 다운 신호(DN)를 수신할 수 있고, 활성화된 업 신호(UP)에 따라 루프 필터(240)에 전류를 공급할 수 있고, 활성화된 다운 신호(DN)에 따라 루프 필터(240)로부터 전류를 인출할 수 있다. 루프 필터(240)는 캐패시터와 같은 수동 소자를 포함할 수 있고, 전하 펌프(220)로부터 공급되거나 인출되는 전류에 따라 노드(N)에 전압을 출력할 수 있다.
스위치(260)는 컨트롤러(500)로부터 수신되는 스위치 제어 신호(C_SW)에 따라 루프 필터(240)가 전압을 출력하는 노드(N)에 제1 전압(V1)을 인가하거나 차단할 수 있다. 일부 실시예들에서, 도 3을 참조하여 전술된 바와 같이, 제1 전압(V1)은 양의 공급 전압일 수 있고, 조대 조정 구간(P_COA)에서 활성화된 스위치 제어 신호(C_SW)에 따라 스위치(260)가 닫히는 경우, 노드(N)는 상대적으로 높은 출력 임피던스를 가지는 루프 필터(240)에 기인하여 제1 전압(V1)을 가질 수 있다. 다른 한편으로, 미세 조정 구간(P_FIN) 및 고정 구간(P_LOC)에서 비활성화된 스위치 제어 신호(C_SW)에 따라 스위치(260)가 열리는 경우, 노드(N)는 루프 필터(240)가 출력하는 전압을 가질 수 있고, 이에 따라 노드(N)의 전압은 전하 펌프(220)가 공급하거나 인출하는 전류에 따른 크기를 가질 수 있다. 전압 버퍼(280)는 노드(N)의 전압과 일치하거나 추종하는 제어 전압(VC)을 생성할 수 있고, 낮은 출력 임피던스를 가질 수 있다. 예를 들면, 전압 버퍼(280)는, LDO(low dropout)와 같은 선형 레귤레이터를 포함할 수 있다.
도 9는 본 개시의 예시적 실시예에 따른 클락 생성 방법을 나타내는 순서도이다. 예를 들면, 도 9의 방법은, 도 3의 클락 생성기(400')에 의해서 수행될 수 있고, 이하에서 도 9는 도 3을 참조하여 설명될 것이다.
도 9를 참조하면, 단계 S200에서 펄스 신호(PUL) 및 선택 신호(SEL)를 생성하는 동작이 수행될 수 있다. 예를 들면, 펄스 생성기(420)는, 도 4a 내지 도 5b를 참조하여 전술된 바와 같이, 레퍼런스 클락 신호(CK_R)에 동기된 적어도 하나의 펄스를 포함하는 펄스 신호(PUL)를 생성할 수 있고, 펄스 신호(PUL)의 펄스를 포함하는 구간에서 활성화된 선택 신호(SEL)를 생성할 수 있다.
단계 S400에서, 펄스 신호(PUL) 및 지연 클락 신호(CK_D) 중 하나를 선택하는 동작이 수행될 수 있다. 예를 들면, 지연 라인(440)에 포함된 멀티플렉서는 선택 신호(SEL)에 따라 펄스 신호(PUL) 및 피드백되어 입력되는 지연 클락 신호(CK_D) 중 하나를 선택할 수 있다.
단계 S600에서, 선택된 신호를 지연시킴으로써 지연 클락 신호(CK_D)를 생성하는 동작이 수행될 수 있다. 예를 들면, 지연 라인(440)은 선택 신호(SEL)에 의해서 선택된 신호를 지연시킴으로써 지연 클락 신호(CK_D)를 생성할 수 있다. 생성된 지연 클락 신호(CK_D)는 지연 라인(440)으로 피드백될 수 있고, 단계 S400에서 선택의 대상이 될 수 있다.
단계 S800에서, 피드백 클락 신호(CK_F) 및 출력 클락 신호(CK_O)를 생성하는 동작이 수행될 수 있다. 예를 들면, 클락 신호 생성기(460)는, 예컨대 지연 클락 신호(CK_D)를 분주함으로써 피드백 클락 신호(CK_F) 및 출력 클락 신호(CK_O)를 생성할 수 있다. 단계 S800의 예시는 도 14를 참조하여 후술될 것이다.
도 10은 본 개시의 예시적 실시예에 따라, 도 9의 단계 S200의 예시를 나타내는 순서도이다. 구체적으로, 도 10은 조대 조정 구간(P_COA)에서 도 9의 단계 S200의 예시로서 단계 S200'을 나타낸다. 예를 들면, 단계 S200'는 도 3의 펄스 생성기(420)에 의해서 수행될 수 있고, 도 10에 도시된 바와 같이, 단계 S200'는 단계 S220 및 단계 S240를 포함할 수 있다.
단계 S220에서, 제1 펄스 및 제2 펄스를 포함하는 펄스 신호(PUL)를 생성하는 동작이 수행될 수 있다. 예를 들면, 도 4b를 참조하여 전술된 바와 같이, 펄스 생성기(420)는 레퍼런스 클락 신호(CK_R)의 에지로부터 2개의 펄스들, 즉 제1 펄스 및 제2 펄스를 포함하는 펄스 신호(PUL)를 생성할 수 있다.
단계 S240에서, 제1 펄스 및 제2 펄스를 포함하는 구간에서 선택 신호(SEL)를 활성화하는 동작이 수행될 수 있다. 예를 들면, 도 4b를 참조하여 전술된 바와 같이, 펄스 생성기(420)는 제1 펄스 및 제2 펄스를 포함하는 구간에서 활성화되는 선택 신호(SEL)를 생성할 수 있다. 이에 따라, 제1 펄스 및 제2 펄스에 의한 에지들이 지연 클락 신호(CK_D)에 주기적으로 주입될 수 있다.
도 11은 본 개시의 예시적 실시예에 따라 도 9의 단계 S600의 예시를 나타내는 순서도이다. 구체적으로 도 11은 조대 조정 구간(P_COA)에서 도 9의 단계 S600의 예시로서 단계 S600'을 나타낸다. 예를 들면, 단계 S600'은 도 1의 컨트롤러(500)에 의해서 수행될 수 있고, 도 11에 도시된 바와 같이, 단계 S600'는 단계 S610 및 단계 S630을 포함할 수 있다.
단계 S610에서, 지연 셀들에 제1 전압(V1)을 공급하는 동작이 수행될 수 있다. 예를 들면, 컨트롤러(500)는 정전압인 제1 전압(V1)이 클락 생성기(400)에 포함된 지연 셀들(예컨대, 도 3의 지연 라인)에 공급되도록 스위치 제어 신호(C_SW)를 통해서 스위치(300)를 제어할 수 있다. 일부 실시예들에서, 제1 전압(V1)은 클락 생성기(400)에 포함된 펄스 생성기(예컨대, 도 3의 420)에 전력을 공급하는 양의 공급 전압일 수 있다.
단계 S630에서, 출력 클락 신호(CK_O)의 주파수(f_OUT)에 기초하여 지연 셀들의 지연을 조절하는 동작이 수행될 수 있다. 도 11에 도시된 바와 같이, 단계 S630은 단계 S632, 단계 S634 및 단계 S636을 포함할 수 있다.
단계 S632에서, 지연 셀들의 지연을 조절하는 동작이 수행될 수 있다. 예를 들면, 컨트롤러(500)는 지연 제어 신호(C_DL)를 통해서 클락 생성기(400)에 포함된 지연 셀들의 지연을 조절할 수 있다. 일부 실시예들에서, 컨트롤러(500)는 SAR을 이용한 이진 탐색을 사용하여 지연 셀들을 조절할 수 있다.
단계 S634에서, 출력 클락 신호(CK_O)의 주파수(f_OUT)를 측정하는 동작이 수행될 수 있다. 예를 들면, 컨트롤러(500)는 카운터를 포함할 수 있고, 출력 클락 신호(CK_O)의 에지를 카운트함으로써 출력 클락 신호(CK_O)의 주파수(f_OUT)를 측정할 수 있다. 출력 클락 신호(CK_O) 및 피드백 클락 신호(CK_F)는 클락 생성기(400)의 내부 진동 신호, 즉 지연 클락 신호(CK_D)에 동기된 신호들이므로, 컨트롤러(500)는, 일부 실시예들에서 피드백 클락 신호(CK_F)의 주파수를 측정할 수도 있고, 일부 실시예들에서 지연 클락 신호(CK_D)의 주파수를 측정할 수도 있다.
단계 S636에서, 출력 클락 신호(CK_F)의 주파수(f_OUT) 및 목표 주파수(f_OUT') 사이 주파수 오차(Δf)가 미리 정해진 문턱값(THR) 미만인지 여부를 판단하는 동작이 수행될 수 있다. 즉, 주파수 오차(Δf)가 미리 정해진 범위 내에 들어오는지 여부가 판단될 수 있다. 도 2a를 참조하여 전술된 바와 같이, 문턱값(THR)은 클락 생성기(400)에 포함된 지연 셀들이 제공하는 최소 지연 단위에 따라 결정될 수 있다. 주파수 오차(Δf)가 문턱값(THR)보다 작은 경우 조대 조정 구간(P_COA)은 종료할 수 있는 한편, 그렇지 아니한 경우 단계 S632가 후속하여 수행될 수 있다. 일부 실시예들에서, 출력 클락 신호(CK_O)의 주파수(f_OUT) 대신, 피드백 클락 신호(CK_F) 또는 지연 클락 신호(CK_D)의 주파수가 단계 S634에서 측정되는 경우, 단계 S636에서 주파수 오차(Δf)를 계산하기 위한 목표 주파수는 출력 클락 신호(CK_F)의 목표 주파수(f_OUT')와 상이할 수 있고, 문턱값(THR) 역시 상이할 수 있다.
도 12는 본 개시의 예시적 실시예에 따라 도 1의 단계 S200, 단계 S400 및 단계 S600의 예시를 나타내는 순서도이다. 구체적으로 도 12는 미세 조정 구간(P_FIN)에서 도 9의 단계 S200, 단계 S400 및 단계 S600의 예시로서 단계 S200", 단계 S400" 및 단계 S600"을 나타낸다. 이하에서, 도 12는 도 1 및 도 3을 참조하여 설명될 것이다.
단계 S200"에서, 비활성화된 선택 신호(SEL)를 생성하는 동작이 수행될 수 있다. 예를 들면, 펄스 생성기(420)는 스위치 제어 신호(C_SW)로부터 미세 조정 구간(P_FIN)을 인식할 수 있고, 선택 신호(SEL)를 비활성화할 수 있다. 그 다음에, 단계 S400"에서, 지연 클락 신호(CK_D)를 선택하는 동작이 수행될 수 있다. 예를 들면, 지연 라인(440)은 비활성화된 선택 신호(SEL)에 따라 지연 클락 신호(CK_D)를 선택할 수 있다. 이에 따라 미세 조정 구간(P_FIN)에서 지연 클락 신호(CK_D)에 에지의 주입이 방지될 수 있다.
단계 S600"에서, 도 9를 참조하여 전술된 바와 같이, 선택된 신호를 지연 시킴으로 지연 클락 신호(CK_D)를 생성하는 동작이 수행될 수 있고, 도 12에 도시된 바와 같이, 단계 S600"은 단계 S650, 단계 S670 및 단계 S690을 포함할 수 있다. 단계 S650에서, 제2 전압(V2)을 생성하는 동작이 수행될 수 있다. 제2 전압(V2)은 레퍼런스 클락 신호(CK_R) 및 분주된 클락 신호(CK_FD)(또는 피드백 클락 신호(CK_F), 출력 클락 신호(CK_O), 지연 클락 신호(CK_D)) 사이 위상차에 기초하여 생성된 전압일 수 있다. 단계 S650의 예시는 도 13을 참조하여 후술될 것이다.
단계 S670에서, 지연 셀들에 제2 전압(V2)을 공급하는 동작이 수행될 수 있다. 예를 들면, 컨트롤러(500)는 제2 전압(V2)이 클락 생성기(400)에 포함된 지연 셀들(예컨대, 도 3의 지연 라인)에 공급되도록 스위치 제어 신호(C_SW)를 통해서 스위치(300)를 제어할 수 있다. 이에 따라, 도 1의 위상 검출기(100), 전압 생성기(200), 클락 생성기(400) 및 분주기(600)를 포함하는 루프가 형성될 수 있다.
단계 S690에서, 루프가 고정(lock)되었는지 여부를 판단하는 동작이 수행될 수 있다. 예를 들면, 위상 검출기(100)는 루프가 고정된 경우 활성화된 고정 신호(LOCK)를 생성할 수 있다. 루프가 고정된 경우, 출력 클락 신호(CK_O)는 목표 주파수(f_OUT')를 가질 수 있고, 미세 조정 구간(P_FIN)은 종료할 수 있다. 다른 한편으로, 루프가 고정되지 아니한 경우, 루프가 고정될 때까지 단계 S650 및 단계 S670이 반복될 수 있다.
도 13은 본 개시의 예시적 실시예에 따라 도 12의 단계 S650의 예시를 나타내는 순서도이다. 구체적으로, 도 13은 미세 조정 구간(P_FIN) 및 고정 구간(P_LOC)에서 제2 전압(V2)을 생성하는 동작의 예시로서 단계 S650'을 나타낸다. 도 13에 도시된 바와 같이, 단계 S650'은 단계 S652, 단계 S654 및 단계 S656를 포함할 수 있다. 이하에서, 단계 S650'은 도 1을 참조하여 설명될 것이다.
단계 S652에서, 피드백 클락 신호(CK_F)를 분주하는 동작이 수행될 수 있다. 예를 들면, 분주기(600)는 클락 생성기(400)로부터 수신되는 피드백 클락 신호(CK_F)를 분주함으로써 분주된 클락 신호(CK_FD)를 생성할 수 있다. 분주기(600)의 분주비는 레퍼런스 클락 신호(CK_R)의 주파수 및 출력 클락 신호(CK_F)의 목표 주파수(f_OUT')에 의해서 결정될 수 있다.
단계 S654에서, 레퍼런스 클락 신호(CK_R) 및 분주된 클락 신호(CK_FD) 사이 위상차를 검출하는 동작이 수행될 수 있다. 예를 들면, 위상 검출기(100)는 레퍼런스 클락 신호(CK_R) 및 분주된 클락 신호(CK_FD) 사이 위상차를 검출함으로써 검출 신호(DET)를 생성할 수 있고, 검출 신호(DET)는 분주된 클락 신호(CK_FD)가 레퍼런스 클락 신호(CK_R)에 뒤쳐지는지 혹은 앞서는지 여부를 나타낼 수 있다.
단계 S656에서, 위상차에 기초하여 제2 전압(V2)을 생성하는 동작이 수행될 수 있다. 예를 들면, 전압 생성기(200)는 위상 검출기(100)의 검출 신호(DET)에 기초하여, 분주된 클락 신호(CK_FD)의 위상이 상대적으로 뒤쳐지는(lagging) 경우 상승하고 분주된 클락 신호(CK_FD)의 위상이 상대적으로 앞서는(leading) 경우 하강하는 제2 전압(V2)을 생성할 수 있다.
도 14는 본 개시의 예시적 실시예에 따라 도 9의 단계 S800의 예시를 나타내는 순서도이다. 예를 들면, 도 14의 단계 S800'은 도 3의 클락 신호 생성기(460)에 의해서 생성될 수 있다. 도 14에 도시된 바와 같이, 단계 S800'은 단계 S820 및 단계 S840을 포함할 수 있고, 일부 실시예들에서 단계 S820 및 단계 S840은 병렬적으로 수행될 수 있다. 이하에서 도 14는 도 3을 참조하여 설명될 것이다.
단계 S820에서, 제1 펄스의 에지로부터 지연된 에지를 포함하는 출력 클락 신호(CK_O)를 생성하는 동작이 수행될 수 있다. 예를 들면, 펄스 생성기(420)는 2개의 펄스들, 즉 제1 펄스 및 제2 펄스를 포함하는 펄스 신호(PUL)를 생성할 수 있고, 제1 펄스의 에지는 선택 신호(SEL)에 따라 지연 라인(440)에 의해서 선택되어 지연될 수 있다. 지연 클락 신호(CK_D)는 제1 펄스의 지연된 에지를 포함할 수 있고, 이에 따라 클락 신호 생성기(460)는 지연 클락 신호(CK_D)에 포함된, 제1 펄스의 지연된 에지를 포함하는 출력 클락 신호(CK_O)를 생성할 수 있다. 이에 따라, 출력 클락 신호(CK_O)에 제1 펄스의 에지가 주입될 수 있다.
단계 S840에서, 제2 펄스의 에지로부터 지연된 에지를 포함하는 피드백 클락 신호(CK_F)를 생성하는 동작이 수행될 수 있다. 예를 들면, 펄스 생성기(420)에 의해서 생성된 펄스 신호(PUL)의 제2 펄스의 에지는, 선택 신호(SEL)에 따라 지연 라인(440)에 의해서 선택되어 지연될 수 있다. 지연 클락 신호(CK_D)는 제2 펄스의 지연된 에지를 포함할 수 있고, 이에 따라 클락 신호 생성기(460)는 지연 클락 신호(CK_D)에 포함된, 제2 펄스의 지연된 에지를 포함하는 피드백 클락 신호(CK_F)를 생성할 수 있다.
도 15는 본 개시의 예시적 실시예에 따른 클락 생성 장치를 포함하는 장치의 예시들을 나타내는 블록도이다. 구체적으로, 도 15는 셀룰러 네트워크를 이용하는 무선 통신 시스템(30)에서 기지국(31) 및 사용자 기기(32)가 무선 통신하는 예시를 나타낸다. 무선 통신 시스템(30)은 높은 반송파 주파수를 규정할 수 있고, 기지국(31) 및 사용자 기기(32)는, 전술된 본 개시의 예시적 실시예들에 따른, 양호한 지터 특성을 제공하는 클락 생성 장치를 포함할 수 있고, 높은 주파수 대역의 신호를 양호하게 처리할 수 있다.
기지국(base station)(31)은 사용자 기기 및/또는 다른 기지국과 통신하는 고정된 지점(fixed station)일 수 있다. 예를 들면, 기지국(31)은 Node B, eNB(evolved-Node B), 섹터(Sector), 싸이트(Site), BTS(Base Transceiver System), AP(Access Pint), 릴레이 노드(Relay Node), RRH(Remote Radio Head), RU(Radio Unit), 스몰 셀(small cell) 등으로 지칭될 수 있다. 사용자 기기(user equipment)(32)는 고정되거나 이동성을 가질 수 있고, 기지국과 통신하여 데이터 및/또는 제어정보를 송수신할 수 있다. 예를 들면, 사용자 기기(32)는 단말 기기(terminal equipment), MS(Mobile Station), MT(Mobile Terminal), UT(User Terminal), SS(Subscribe Station), 무선 장치(wireless device), 휴대 장치(handheld device) 등으로 지칭될 수 있다. 도 15에 도시된 바와 같이, 기지국(31) 및 사용자 기기(32)는 복수의 안테나들을 각각 포함할 수 있고, MIMO(Multiple Input Multiple Output) 채널(33)을 통해서 무선 통신할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
Claims (20)
- 레퍼런스 클락 신호로부터 펄스 신호 및 주기적으로 활성화되는 선택 신호를 생성하도록 구성된 펄스 생성기;
활성화된 상기 선택 신호에 따라 상기 펄스 신호를 선택하고, 비활성화된 상기 선택 신호에 따라 지연 클락 신호를 선택하고, 선택된 신호를 지연시킴으로써 상기 지연 클락 신호를 생성하도록 구성된 지연 라인;
스위치 제어 신호에 따라, 상기 펄스 생성기에 전력을 제공하는 제1 전압 또는 상기 레퍼런스 클락 신호 및 상기 지연 클락 신호의 위상차에 기초하여 생성된 제2 전압을 상기 지연 라인에 제공하도록 구성된 스위치; 및
상기 지연 클락 신호의 주파수에 기초하여 상기 스위치 제어 신호를 생성하도록 구성된 컨트롤러를 포함하는 클락 생성 장치. - 청구항 1에 있어서,
상기 지연 라인은 일련의 지연 셀들을 포함하고,
상기 일련의 지연 셀들 각각은, 지연 제어 신호에 따라 변동하는 지연을 제공하도록 구성되고,
상기 컨트롤러는, 상기 지연 클락 신호의 주파수에 기초하여 상기 지연 제어 신호를 생성하도록 구성된 것을 특징으로 하는 클락 생성 장치. - 청구항 2에 있어서,
상기 컨트롤러는, 상기 지연 라인에 상기 제1 전압이 공급되도록 상기 스위치 제어 신호를 생성하고, 상기 지연 클락 신호의 주파수 및 목표 주파수 사이 주파수 오차가 미리 정해진 범위 내에 들어오도록 상기 지연 제어 신호를 생성하도록 구성된 것을 특징으로 하는 클락 생성 장치. - 청구항 3에 있어서,
상기 컨트롤러는, 상기 주파수 오차가 상기 미리 정해진 범위 내에 들어온 후, 상기 지연 라인에 상기 제2 전압이 공급되도록 상기 스위치 제어 신호를 생성하도록 구성된 것을 특징으로 하는 클락 생성 장치. - 청구항 4에 있어서,
상기 펄스 생성기는, 상기 주파수 오차가 미리 정해진 범위 내에 들어온 후, 상기 지연 라인이 상기 지연 클락 신호를 선택하도록 상기 선택 신호를 생성하는 것을 특징으로 하는 클락 생성 장치. - 청구항 1에 있어서,
상기 펄스 생성기는, 상기 레퍼런스 클락 신호의 에지(edge)에 동기된 제1 펄스를 포함하는 상기 펄스 신호를 생성하고, 상기 제1 펄스를 포함하는 구간에서 활성화되는 상기 선택 신호를 생성하도록 구성된 것을 특징으로 하는 클락 생성 장치. - 청구항 6에 있어서,
상기 펄스 생성기는, 상기 레퍼런스 클락 신호의 상기 에지에 동기된 제2 펄스를 포함하는 상기 펄스 신호를 생성하고, 상기 제2 펄스를 포함하는 구간에서 활성화되는 상기 선택 신호를 생성하도록 구성된 것을 특징으로 하는 클락 생성 장치. - 청구항 7에 있어서,
상기 제1 펄스의 에지로부터 지연된 에지를 포함하는 출력 클락 신호 및 상기 제2 펄스의 에지로부터 지연된 에지를 포함하는 피드백 클락 신호를, 상기 지연 클락 신호로부터 생성하도록 구성된 클락 신호 생성기를 더 포함하는 클락 생성 장치. - 청구항 8에 있어서,
상기 펄스 생성기는, 상기 지연 클락 신호가 목표 주파수를 가진 후, 상기 제2 펄스가 생략된 상기 펄스 신호를 생성하도록 구성된 것을 특징으로 하는 클락 생성 장치. - 청구항 8에 있어서,
상기 펄스 생성기는, 상기 지연 클락 신호가 목표 주파수를 가진 후, 상기 제2 펄스를 포함하는 구간에서 비활성화되는 상기 펄스 신호를 생성하도록 구성된 것을 특징으로 하는 클락 생성 장치. - 청구항 8에 있어서,
상기 피드백 클락 신호를 분주하도록 구성된 주파수 분주기;
분주된 상기 피드백 클락 신호 및 상기 레퍼런스 클락 신호의 위상차를 검출하도록 구성된 위상 검출기; 및
검출된 상기 위상차에 기초하여 상기 제2 전압을 생성하도록 구성된 전압 생성기를 더 포함하는 클락 생성 장치. - 레퍼런스 클락 신호의 에지에 동기된 주입 펄스를 포함하는 펄스 신호를 생성하도록 구성된 펄스 생성기;
제어 전압 및 지연 제어 신호에 따라 변동하는 지연을 각각 제공하는 일련의 지연 셀들을 포함하고, 상기 주입 펄스를 주기적으로 지연 클락 신호 대신 선택하고 지연시킴으로써 상기 지연 클락 신호를 생성하도록 구성된 지연 라인; 및
상기 제어 전압이 상기 펄스 생성기에 전력을 제공하는 제1 전압인 구간에서 상기 지연 클락 신호의 주파수 및 목표 주파수 사이 주파수 오차가 미리 정해진 범위 내에 들어오도록 상기 지연 제어 신호를 조절하고, 그 다음에 상기 제어 전압이 상기 레퍼런스 클락 신호 및 상기 지연 클락 신호의 위상차에 기초하여 생성된 제2 전압인 구간에서 상기 지연 클락 신호가 상기 목표 주파수를 가지도록 상기 지연 제어 신호를 유지하도록 구성된 컨트롤러를 포함하는 클락 생성 장치. - 청구항 12에 있어서,
스위치 제어 신호에 따라, 상기 제1 전압 또는 상기 제2 전압을 상기 제어 전압으로서 상기 지연 라인에 제공하도록 구성된 스위치를 더 포함하고,
상기 컨트롤러는 상기 지연 클락 신호의 주파수에 기초하여 상기 스위치 제어 신호를 생성하도록 구성된 것을 특징으로 하는 클락 생성 장치. - 레퍼런스 클락 신호로부터 펄스 신호 및 주기적으로 활성화되는 선택 신호를 생성하는 단계;
활성화된 상기 선택 신호에 따라 상기 펄스 신호를 선택하는 단계;
비활성화된 상기 선택 신호에 따라 지연 클락 신호를 선택하는 단계;
선택된 신호를 일련의 지연 셀들에 통과시킴으로써 상기 지연 클락 신호를 생성하는 단계;
조대 조정(coarse tuning) 구간에서, 상기 일련의 지연 셀들에 정전압인 제1 전압을 공급하고, 상기 지연 클락 신호의 주파수 및 목표 주파수 사이 주파수 오차를 미리 정해진 범위 내에 들어오도록 상기 일련의 지연 셀들 각각의 지연을 조절하는 단계;
미세 조정(fine tuning) 구간에서, 상기 레퍼런스 클락 신호 및 상기 지연 클락 신호의 위상차에 기초하여 제2 전압을 생성하는 단계; 및
상기 미세 조정 구간에서, 상기 일련의 지연 셀들에 상기 제2 전압을 공급하는 단계를 포함하는 클락 생성 방법. - 청구항 14에 있어서,
상기 제1 전압은, 상기 펄스 신호 및 선택 신호 생성시 전력을 공급하는 전압인 것을 특징으로 하는 클락 생성 방법. - 청구항 14에 있어서,
상기 펄스 신호 및 상기 선택 신호를 생성하는 단계는,
상기 조대 조정 구간에서, 상기 레퍼런스 클락 신호의 에지에 동기된 제1 펄스 및 제2 펄스를 포함하는 펄스 신호를 생성하는 단계; 및
상기 조대 조정 구간에서, 상기 제1 펄스 및 상기 제2 펄스를 포함하는 구간에서 활성화되는 상기 선택 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 클락 생성 방법. - 청구항 16에 있어서,
상기 펄스 신호 및 상기 선택 신호를 생성하는 단계는, 상기 미세 조정 구간 종료 후, 상기 선택 신호가 활성화된 구간이 상기 제1 펄스만을 포함하도록 상기 펄스 신호 및 상기 선택 신호를 생성하는 단계를 더 포함하는 것을 특징으로 하는 클락 생성 방법. - 청구항 16에 있어서,
상기 제1 펄스의 에지로부터 지연된 에지를 포함하는 출력 클락 신호를 상기 지연 클락 신호로부터 생성하는 단계; 및
상기 제2 펄스의 에지로부터 지연된 에지를 포함하는 피드백 클락 신호를 상기 지연 클락 신호로부터 생성하는 단계를 더 포함하는 클락 생성 방법. - 청구항 18에 있어서,
상기 제2 전압을 생성하는 단계는,
상기 피드백 클락 신호를 분주하는 단계;
분주된 클락 신호 및 상기 레퍼런스 클락 신호의 위상차를 검출하는 단계; 및
검출된 위상차에 기초하여 상기 제2 전압을 생성하는 단계를 포함하는 것을 특징으로 하는 클락 생성 방법. - 청구항 14에 있어서,
상기 펄스 신호 및 상기 선택 신호를 생성하는 단계는, 상기 미세 조정 구간에서, 상기 지연 클락 신호가 선택되도록 상기 선택 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 클락 생성 방법.
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