[go: up one dir, main page]

KR102520629B1 - 3진수 논리회로 - Google Patents

3진수 논리회로 Download PDF

Info

Publication number
KR102520629B1
KR102520629B1 KR1020210081048A KR20210081048A KR102520629B1 KR 102520629 B1 KR102520629 B1 KR 102520629B1 KR 1020210081048 A KR1020210081048 A KR 1020210081048A KR 20210081048 A KR20210081048 A KR 20210081048A KR 102520629 B1 KR102520629 B1 KR 102520629B1
Authority
KR
South Korea
Prior art keywords
transistor
carbon nanotube
voltage
junction
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020210081048A
Other languages
English (en)
Other versions
KR20220170243A (ko
Inventor
김경록
정재원
최영은
김우석
전재현
Original Assignee
울산과학기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 울산과학기술원 filed Critical 울산과학기술원
Priority to KR1020210081048A priority Critical patent/KR102520629B1/ko
Priority to US17/673,772 priority patent/US11923846B2/en
Priority to JP2022022870A priority patent/JP7504934B2/ja
Publication of KR20220170243A publication Critical patent/KR20220170243A/ko
Application granted granted Critical
Publication of KR102520629B1 publication Critical patent/KR102520629B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/49—Computations with a radix, other than binary, 8, 16 or decimal, e.g. ternary, negative or imaginary radices, mixed radix non-linear PCM
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Pure & Applied Mathematics (AREA)
  • Mathematical Optimization (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Analysis (AREA)
  • Computational Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Logic Circuits (AREA)
  • Electroluminescent Light Sources (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 3진수 논리회로에 관한 것으로, 본 발명의 일 실시예는, 입력 단자 및 출력 단자와 전기적으로 연결되는, 제1 인버터부, 상기 입력 단자 및 출력 단자와 전기적으로 연결되고, 상기 제1 인버터부와 병렬로 배치되는, 제2 인버터부, 상기 제1 인버터부와 상기 출력 단자 사이에 배치되고, 터널 PN 정션을 포함하는, 제1 정션부, 및 상기 제2 인버터부와 상기 출력 단자 사이에 배치되고, 터널 PN 정션을 포함하는, 제2 정션부를 포함하고, 상기 입력 단자에 인가되는 입력 전압의 절대값이 제1 입력 전압보다 작을 때, 상기 출력 단자는 제1 출력 전압을 출력하고, 상기 입력 전압의 절대값이 상기 제1 입력 전압보다 크고 제2 입력 전압보다 작을 때, 상기 출력 단자는 제2 출력 전압을 출력하고, 상기 입력 전압의 절대값이 상기 제2 입력 전압보다 클 때, 상기 출력 단자는 제3 출력 전압을 출력하는, 3진수 논리회로를 제공한다.

Description

3진수 논리회로{Ternary logic circuit}
본 발명은 3진수 논리회로에 관한 것으로, 보다 상세하게는 탄소나노튜브를 이용하여 집적도가 향상된 3진수 논리회로에 관한 것이다.
2진수 논리 기반의 디지털 시스템은 많은 양의 데이터를 빠르게 처리하기 위하여, 소자의 소형화를 통하여 정보의 밀도(Bit density)를 증가하였다. 그러나, 30-nm 이하로 소자가 소형화되어 고집적화되며, 전류 누설과 소비 전력 증가가 문제가 되고 있다. 따라서, 이러한 한계를 극복하고, 정보의 밀도를 증가하기 위하여, 다중 값 논리(Multi-valued logic) 중 하나인 3진수 논리회로에 대한 관심이 급증하였다.
다중 값 논리회로를 구현하기 위한 방법 중 대표적인 방법으로, 다중 문턱전압 기반의 회로를 구성하는 방법이 있다. 이 때, 직경을 조절하여 문턱전압을 결정할 수 있는 탄소나노튜브는 다중 문턱전압 기반의 회로 구현에 적합한 물질로 알려져 있다.
한국 등록특허공보 등록번호 제10-1689159(2016.12.23. 공고)호는 3진수 논리회로에 관한 것으로, 일 실시예에 따른 따른 3진수 논리회로는 전원전압 (VDD와 GND) 사이에 직렬로 연결된 풀업 소자와 풀다운 소자 그리고 입력 전압(VIN)과 출력전압(VOUT)을 포함하되, 상기 입력 전압(VIN)에 의해 모두 꺼진 경우, 상기 풀업 소자와 상기 풀다운 소자가 모두 출력전압(VOUT)에만 영향을 받는 단순 저항으로 동작하며 전압 분배를 통해 제 3의 진수 (“1” 상태)를 형성하고, 상기 풀업 소자 또는 풀다운 소자의 한쪽만 켜져 전류를 흘려주게 되면 VDD(“2”상태) 또는 GND(“0” 상태)가 출력전압(VOUT)으로 출력되도록 하여, bit density를 확연히 높일 수 있는 효과가 있다.
그러나, 상술한 종래 기술은 풀업 소자와 풀다운 소자만으로 구성되어, 각 상태로의 천이가 느린 문제가 있다.
1. 한국 등록특허공보 등록번호 제10-1689159(2016.12.23. 공고)호
본 발명이 해결하고자 하는 기술적 과제는 집적도가 향상된 3진수 논리 회로를 제공하는 것이다.
상술한 기술적 과제를 해결하기 위하여 본 발명의 일 실시예는, 입력 단자 및 출력 단자와 전기적으로 연결되는, 제1 인버터부, 상기 입력 단자 및 출력 단자와 전기적으로 연결되고, 상기 제1 인버터부와 병렬로 배치되는, 제2 인버터부, 상기 제1 인버터부와 상기 출력 단자 사이에 배치되고, 터널 PN 정션을 포함하는, 제1 정션부, 및 상기 제2 인버터부와 상기 출력 단자 사이에 배치되고, 터널 PN 정션을 포함하는, 제2 정션부를 포함하고, 상기 입력 단자에 인가되는 입력 전압의 절대값이 제1 입력 전압보다 작을 때, 상기 출력 단자는 제1 출력 전압을 출력하고, 상기 입력 전압의 절대값이 상기 제1 입력 전압보다 크고 제2 입력 전압보다 작을 때, 상기 출력 단자는 제2 출력 전압을 출력하고, 상기 입력 전압의 절대값이 상기 제2 입력 전압보다 클 때, 상기 출력 단자는 제3 출력 전압을 출력하는, 3진수 논리회로를 제공한다.
일 실시예에서, 상기 제1 인버터부는 제1 문턱전압을 갖는 제1 트랜지스터, 및 상기 제1 트랜지스터와 병렬로 배치되고, 제2 문턱전압을 갖는 제2 트랜지스터를 포함하고, 상기 제2 인버터부는 제3 문턱전압을 갖는 제3 트랜지스터와, 상기 제3 트랜지스터와 병렬로 배치되고, 제4 문턱전압을 갖는 제4 트랜지스터를 포함하고, 상기 제1 트랜지스터와 상기 제3 트랜지스터는 p형 채널을 갖고, 상기 제2 트랜지스터와 상기 제4 트랜지스터는 n형 채널을 가질 수 있다.
일 실시예에서, 상기 제1 문턱전압의 절대값과 상기 제4 문턱전압의 절대값이 같고, 상기 제2 문턱전압의 절대값과 상기 제3 문턱전압의 절대값이 같을 수 있다.
일 실시예에서, 상기 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터는 탄소나노튜브 트랜지스터일 수 있다.
일 실시예에서, 상기 제1 트랜지스터와 상기 제4 트랜지스터는 제1 직경을 갖는 탄소나노튜브를 포함하고, 상기 제2 트랜지스터와 상기 제3 트랜지스터는 제2 직경을 갖는 탄소나노튜브를 포함하고, 상기 제1 직경은 상기 제2 직경보다 작을 수 있다.
일 실시예에서, 상기 제1 정션부 및 제2 정션부는 탄소나노튜브 터널 PN 정션을 포함할 수 있다.
일 실시예에서, 상기 탄소나노튜브 터널 PN 정션에 인가되는 전기장은 1 MV/cm 이상일 수 있다.
일 실시예에서, 상기 탄소나노튜브 터널 PN 정션은 n형 도판트로 고농도 도핑된 제1 영역과, p형 도판트로 고농도 도핑된 제2 영역을 가질 수 있다.
일 실시예에서, 상기 탄소나노튜브 터널 PN 정션은 적어도 3Х1018 cm-3으로 도핑될 수 있다.
일 실시예에서, 상기 탄소나노튜브 터널 PN 정션은 상기 입력 전압의 절대값이 상기 제1 입력 전압의 절대값보다 크고 상기 제2 입력 전압의 절대값보다 작을 때, 터널링 전류를 이용하여 전압을 분배할 수 있다.
일 실시예에서, 상기 제1 출력 전압은 동작 전압(Vdd)과 동일한 크기를 갖고, 상기 제2 출력 전압은 상기 동작 전압의 절반(Vdd/2)의 크기를 갖고, 상기 제3 출력 전압은 접지 전압과 동일한 크기를 가질 수 있다.
상술한 기술적 과제를 해결하기 위하여 본 발명의 다른 일 실시예는, 제1 동작 전극, 제1 공통 전극, 및 상기 제1 동작 전극과 상기 제1 공통 전극 사이에 개재되는 제1 탄소나노튜브 채널을 포함하는, 제1 트랜지스터부, 상기 제1 트랜지스터부와 상기 제1 공통 전극을 공유하고, 제1 접지 전극, 및 상기 제1 공통 전극과 상기 제1 접지 전극 사이에 개재되는 제2 탄소나노튜브 채널을 포함하는, 제2 트랜지스터부, 제2 동작 전극, 제2 공통 전극, 및 상기 제2 동작 전극과 상기 제2 공통 전극 사이에 개재되는 제3 탄소나노튜브 채널을 포함하는, 제3 트랜지스터부, 상기 제3 트랜지스터부와 상기 제2 공통 전극을 공유하고, 제2 접지 전극, 및 상기 제2 공통 전극과 상기 제2 접지 전극 사이에 개재되는 제4 탄소나노튜브 채널을 포함하는 제4 트랜지스터부, 입력 단자와 전기적으로 연결되고, 상기 제1 탄소나노튜브 채널, 제2 탄소나노튜브 채널, 제3 탄소나노튜브 채널, 및 제4 탄소나노튜브 채널의 일부 영역 상에 배치되는, 게이트 전극, 출력 단자와 전기적으로 연결되는 출력 전극, 상기 제1 공통 전극 및 상기 출력 전극과 전기적으로 연결되는 제1 탄소나노튜브 정션, 및 상기 제2 공통 전극 및 상기 출력 전극과 전기적으로 연결되는 제2 탄소나노튜브 정션을 포함하는, 3진수 논리회로를 제공한다.
일 실시예에서, 상기 제1 탄소나노튜브 채널과, 상기 제4 탄소나노튜브 채널은 제1 직경을 갖는 탄소나노튜브를 포함하고, 상기 제2 탄소나노튜브 채널과, 상기 제3 탄소나노튜브 채널은 제2 직경을 갖는 탄소나노튜브를 포함하고, 상기 제1 직경은 상기 제2 직경보다 작을 수 있다.
일 실시예에서, 상기 제1 탄소나노튜브 채널과 상기 제3 탄소나노튜브 채널은 p형 탄소나노튜브를 포함하고, 상기 제2 탄소나노튜브 채널과 상기 제4 탄소나노튜브 채널은 n형 탄소나노튜브를 포함할 수 있다.
일 실시예에서, 상기 제1 탄소나노튜브 정션 및 제2 탄소나노튜브 정션은 p형 도핑된 p형 탄소나노튜브와, n형 도핑된 n형 탄소나노튜브를 포함할 수 있다.
일 실시예에서, 상기 제1 탄소나노튜브 정션 및 제2 탄소나노튜브 정션은 적어도 3Х1018 cm-3으로 도핑될 수 있다.
본 발명의 일 실시예에 따른 3진수 논리회로는 제1 인버터부, 제2 인버터부, 제1 정션부, 및 제2 정션부를 이용하여 3진 정보를 구현할 수 있도록, 3개의 전압 값을 출력할 수 있다.
이 때, 제1 정션부 및 제2 정션부는 터널링 전류를 이용하여 입력 전압(Vin)의 크기와 무관하게, 제1 출력 전압(VDD)과 제3 출력 전압(GND)의 중간 값인 제2 출력 전압(VDD/2)을 구현할 수 있다.
또한, 본 발명의 일 실시예는 탄소나노튜브 트랜지스터들을 이용하여 제1 인버터부 및 제2 인버터부를 구성하여, 각 트랜지스터의 문턱전압을 용이하게 결정할 수 있다. 또한 제1 정션부 및 제2 정션부를 탄소나노튜브 터널 PN 정션으로 형성함으로써, 3진수 논리회로를 소형화하고, 회로의 복잡도를 감소할 수 있다.
본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 3진수 논리회로를 도시하는 도면이다.
도 2는 도 1에 도시된 3진수 논리회로의 구성을 설명하기 위한 회로도이다.
도 3은 본 발명의 일 실시예에 따른 탄소나노튜브를 이용한 3진수 논리회로를 도시하는 개념도이다.
도 4는 인가되는 게이트 전압에 따라 각 트랜지스터를 흐르는 전류의 크기를 도시하는 그래프이다.
도 5a는 제1 인버터부의 동작을 설명하는 그래프이고, 도 5b는 제2 인버터부의 동작을 설명하는 그래프이다.
도 6는 본 발명의 일 실시예에 따른 탄소나노튜브 기반의 3진수 논리회로의 입력 전압(Vin)과 출력 전압(Vout)의 관계를 도시하는 그래프이다.
도 7은 도 6에 도시된 각 상태(state)에서 제1 정션부와 제2 정션부의 동작을 설명하기 위한 개념도이다.
도 8은 본 발명의 일 실시예에 따른 탄소나노튜브 기반의 3진수 논리회로의 소비 전력을 도시하는 그래프이다.
본 발명이 여러 가지 수정 및 변형을 허용하면서도, 그 특정 실시예들이 도면들로 예시되어 나타내어지며, 이하에서 상세히 설명될 것이다. 그러나 본 발명을 개시된 특별한 형태로 한정하려는 의도는 아니며, 오히려 본 발명은 청구항들에 의해 정의된 본 발명의 사상과 합치되는 모든 수정, 균등 및 대용을 포함한다.
층, 영역 또는 기판과 같은 요소가 다른 구성요소 "상(on)"에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 중간 요소가 존재할 수도 있다는 것을 이해할 수 있을 것이다.
또한, 본 발명은 전자적인 환경 설정, 신호 처리, 및/또는 데이터 처리 등을 위하여 종래 기술을 채용할 수 있다. "부", "요소", "수단", "구성"과 같은 용어는 넓게 사용될 수 있으며, 본 발명의 구성요소들이 기계적이고 물리적인 구성들로서 한정되는 것은 아니다.
비록 제1, 제2 등의 용어가 여러 가지 요소들, 성분들, 영역들, 층들, 단계들 및/또는 지역들을 설명하기 위해 사용될 수 있지만, 이러한 요소들, 성분들, 영역들, 층들, 단계들 및/또는 지역들은 이러한 용어에 의해 한정되어서는 안 된다는 것을 이해할 것이다.
이하 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 이하 도면상의 동일한 구성 요소에 대하여는 동일한 참조 부호를 사용하고, 동일한 구성 요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 3진수 논리회로를 도시하는 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 3진수 논리회로(10)는 제1 인버터부(110), 제2 인버터부(120), 제1 정션부(130) 및 제2 정션부(140)를 포함한다.
제1 인버터부(110)는 입력 전압(Vin)이 인가되는 입력 단자(101), 출력 전압(Vout)을 출력하는 출력 단자(103), 동작 전압(VDD)이 인가되는 제1 동작 전극(105), 및 제1 접지 전극(106)과 전기적으로 연결될 수 있다.
제1 인버터부(110)는 문턱전압 기반의 2진수 논리회로와 동일하게 동작할 수 있다. 즉, 제1 인버터부(110)는 입력 전압(Vin)의 절대값이 제1 입력 전압보다 작을 때 동작 전압(VDD)을 출력하고, 입력 전압(Vin)의 절대값이 제1 입력 전압보다 클 때 접지 전압(GND)을 출력할 수 있다.
제2 인버터부(120)는 제1 인버터부(110)와 병렬로 배치되고, 입력 전압(Vin)이 인가되는 입력 단자(101), 출력 전압(Vout)을 출력하는 출력 단자(103), 동작 전압(VDD)이 인가되는 제2 동작 전극(107), 및 제2 접지 전극(108)과 전기적으로 연결될 수 있다.
여기서, 병렬로 배치된다는 것은, 입력 단자(101)와 출력 단자(103)를 기준으로 병렬로 배치된다는 것을 뜻한다.
즉, 제1 지점(P1)에서, 입력 단자(101)는 제1 인버터부(110)와 제2 인버터부(120)로 분기하여 전기적으로 연결되고, 제2 지점(P2)에서, 제1 인버터부(110)의 출력단과 연결되는 제1 정션부(130)와, 제2 인버터부(120)의 출력단과 연결되는 제2 정션부(140)가 합류하여 출력 단자(103)와 전기적으로 연결될 수 있다.
제2 인버터부(120) 문턱전압 기반의 2진수 논리회로와 동일하게 동작할 수 있다. 이 때, 제2 인버터부(120)는 입력 전압(Vin)의 절대값이 제2 입력 전압보다 작을 때 동작 전압(VDD)을 출력하고, 입력 전압(Vin)의 절대값이 제2 입력 전압보다 클 때 접지 전압(GND)을 출력할 수 있다.
제1 정션부(130)는 제1 인버터부(110)의 출력단과 출력 단자(103) 사이에 개재되고, 제2 정션부(140)는 제2 인버터부(120)의 출력단과 출력 단자(103) 사이에 개재될 수 있다.
제1 정션부(130)와 제2 정션부(140)는 터널 PN 정션을 포함할 수 있다. 여기서, 터널 PN 정션은 고농도로 도핑된 PN 접합 다이오드로, 순방향과 역방향의 빠른 스위칭이 가능한 PN 정션일 수 있다.
입력 단자(101)에 인가되는 입력 전압(Vin)의 절대값이 제1 입력 전압보다 작을 때, 제1 인버터부(110) 및 제2 인버터부(120)는 동작 전압(VDD)을 출력할 수 있다. 따라서, 제1 출력 전압(Vout)은 동작 전압(VDD)과 같을 수 있다.
입력 단자(101)에 인가되는 입력 전압(Vin)의 절대값이 제1 입력 전압보다 크고, 제2 입력 전압보다 작을 때, 제1 인버터부(110)는 접지 전압(GND)을 출력하고, 제2 인버터부(120)는 동작 전압(VDD)을 출력할 수 있다. 이 때, 제1 정션부(130)와 제2 정션부(140)는 터널링 전류를 이용하여 양 단간에 전압을 분배할 수 있다. 따라서, 제2 출력 전압(Vout)은 동작 전압(VDD)의 절반의 크기(VDD/2)를 가질 수 있다.
입력 단자(101)에 인가되는 입력 전압(Vin)이 제2 입력 전압보다 클 때, 제1 인버터부(110)와 제2 인버터부(120)는 접지 전압(GND)을 출력할 수 있다. 따라서, 제3 출력 전압(Vout)은 접지 전압(GND)과 같을 수 있다.
따라서, 본 발명의 일 실시예에 따른 3진수 논리회로(10)는 세 종류의 출력 상태를 구현할 수 있다.
도 2는 도 1에 도시된 3진수 논리회로의 구성을 설명하기 위한 회로도이다.
도 2를 참조하면, 제1 인버터부(110)는 제1 트랜지스터(111) 및 제2 트랜지스터(113)를 포함하고, 제2 인버터부(120)는 제3 트랜지스터(121) 및 제4 트랜지스터(123)를 포함할 수 있다.
제1 트랜지스터(111)는 제2 트랜지스터(113)와 병렬로 배치된다. 상술한 바와 마찬가지로, 여기서 병렬로 배치된다는 것은, 입력 단자(101)와 출력 단자(103)를 기준으로 병렬로 배치된다는 것을 의미한다. 즉, 제1 트랜지스터(111)는 제2 트랜지스터(113)와 제1 지점(P1)에서 분기될 수 있다. 따라서, 제1 트랜지스터(111)와 제2 트랜지스터(113)는 게이트 전극에 동일한 입력 전압(Vin)을 인가받을 수 있다.
제1 트랜지스터(111)의 일측 전극은 제1 동작 전극(105)과 연결되고, 다른 일측 전극은 제3 지점(P3)으로 연결될 수 있다. 제2 트랜지스터(113)의 일측 전극은 제3 지점(P3)으로 연결되고, 다른 일측 전극은 제1 접지 전극(106)으로 연결될 수 있다. 제3 지점(P3)에서, 제1 트랜지스터(111), 제2 트랜지스터(113) 및 제1 정션부(130)는 전기적으로 연결된다.
제1 트랜지스터(111)는 p형 채널을 갖는 트랜지스터이고, 제2 트랜지스터(113)는 n형 채널을 갖는 트랜지스터일 수 있다. 제1 트랜지스터(111)는 제1 문턱전압(-VH)을 갖고, 제2 트랜지스터(113)는 제2 문턱전압(VL)을 가질 수 있다. 이 때, 제1 문턱전압(-VH)은 음의 값을 가지고, 제2 문턱전압(VL)은 양의 값을 가질 수 있다. 또한 제1 문턱전압의 절대값(|VH|)은 제2 문턱전압의 절대값(|VL|)보다 클 수 있다.
제3 트랜지스터(121)는 제4 트랜지스터(123)와 병렬로 배치된다. 상술한 바와 마찬가지로, 여기서 병렬로 배치된다는 것은, 입력 단자(101)와 출력 단자(103)를 기준으로 병렬로 배치된다는 것을 의미한다. 즉, 제3 트랜지스터(121)는 제4 트랜지스터(123)와 제1 지점(P1)에서 분기되어 입력 단자(101)와 전기적으로 연결될 수 있다. 따라서, 제3 트랜지스터(121)와 제4 트랜지스터(123)는 동일한 입력 전압(Vin)을 인가받을 수 있다.
제3 트랜지스터(121)의 일측 전극은 제2 동작 전극(107)과 연결되고, 다른 일측 전극은 제4 지점(P4)으로 연결될 수 있다. 제4 트랜지스터(123)의 일측 전극은 제4 지점(P4)으로 연결되고, 다른 일측 전극은 제2 접지 전극(108)으로 연결될 수 있다. 제4 지점(P4)에서, 제3 트랜지스터(121), 제4 트랜지스터(123) 및 제2 정션부(140)는 전기적으로 연결된다.
제3 트랜지스터(121)는 p형 채널을 갖는 트랜지스터이고, 제4 트랜지스터(123)는 n형 채널을 갖는 트랜지스터일 수 있다. 제3 트랜지스터(121)는 제3 문턱전압(-VL)을 갖고, 제4 트랜지스터(123)는 제4 문턱전압(VH)을 가질 수 있다. 이 때, 제3 문턱전압의 절대값(|VL|)은 제4 문턱전압의 절대값(|VH|)보다 작을 수 있다.
여기서, 제1 트랜지스터(111), 제2 트랜지스터(113), 제3 트랜지스터(121) 및 제4 트랜지스터(123)는 탄소나노튜브 트랜지스터일 수 있다.
제1 트랜지스터(111)와 제3 트랜지스터(121)는 p형으로 도핑된 탄소나노튜브를 채널로 이용하는 p형 탄소나노튜브 트랜지스터일 수 있다. 제2 트랜지스터(113) 및 제4 트랜지스터(123)는 n형으로 도핑된 탄소나노튜브를 채널로 이용하는 n형 탄소나노튜브 트랜지스터일 수 있다. 제1 트랜지스터(111)와 제4 트랜지스터(123)는 제1 직경을 갖는 탄소나노튜브를 채널로 이용할 수 있다. 제2 트랜지스터(113)와 제3 트랜지스터(121)는 제2 직경을 갖는 탄소나노튜브를 채널로 이용할 수 있다. 이 때, 제1 직경은 제2 직경보다 작을 수 있다.
제1 정션부(130)는 제1 인버터부(110)의 출력단과 제2 지점(P2)을 전기적으로 연결하고, 제2 정션부(140)는 제2 지점(P2)과 제2 인버터부(120)의 출력단을 전기적으로 연결한다. 제2 지점(P2)은 출력 단자(103)와 전기적으로 연결된다.
제1 정션부(130)는 제1 인버터부(110)의 출력단 방향에 p형 영역을 갖고, 제2 지점(P2) 방향에 n형 영역을 갖도록 배치될 수 있다. 제2 정션부(140)는 제2 지점(P2) 방향에 p형 영역을 갖고, 제2 인버터부(120)의 출력단 방향에 n형 영역을 갖도록 배치될 수 있다. 상기 제1 정션부(130) 및 제2 정션부(140)는 고농도 도핑된 터널 정션을 포함하여, 부성저항 특성을 가질 수 있다.
상기 제1 정션부(130) 및 제2 정션부(140)는 입력 전압(Vin)의 절대값이 상기 제1 입력 전압보다 크고 상기 제2 입력 전압보다 작을 때, 터널링 전류를 이용하여 제1 정션부(130) 및 제2 정션부(140)에 인가되는 전압을 분배한다. 따라서, 출력 단자(103)로 출력되는 제2 출력 전압의 값은 동작 전압 값의 절반(VDD/2)일 수 있다.
상기 제1 정션부(130) 및 제2 정션부(140)는 탄소나노튜브 터널 PN 정션을 포함할 수 있다. 탄소나노튜브 터널 PN 정션은 n형 도판트로 고농도 도핑된 제1 영역과 p형 도판트로 고농도 도핑된 제2 영역을 가질 수 있다. 탄소나노튜브 터널 PN 정션은 적어도 적어도 3Х1018 cm-3으로 도핑될 수 있다. 상기 제1 정션부(130) 및 상기 제2 정션부(140)에 인가되는 전기장은 약 1 MV/cm 이상이거나, 1 MV/cm일 수 있다.
도 3은 본 발명의 일 실시예에 따른 탄소나노튜브를 이용한 3진수 논리회로를 도시하는 개념도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 탄소나노튜브를 이용한 3진수 논리회로(20)는 병렬로 배치되어 제1 공통 전극(CE1)을 공유하는 제1 트랜지스터부(210)와 제2 트랜지스터부(220), 병렬로 배치되어 제2 공통 전극(CE2)을 공유하는 제3 트랜지스터부(230)와 제4 트랜지스터부(240), 상기 제1 트랜지스터부(210) 내지 제4 트랜지스터부(240)에 게이트 전압을 인가하는 게이트 전극(G), 출력 단자와 연결되는 출력 전극(OE), 상기 제1 공통 전극(CE1)과 출력 전극(OE)을 연결하는 제1 정션부(250) 및 상기 제2 공통 전극(CE2)와 출력 전극(OE)을 연결하는 제2 정션부(260)를 포함할 수 있다.
제1 트랜지스터부(210)는 제1 동작 전극(211), 제1 공통 전극(CE1) 및 상기 제1 동작 전극(211)과 제1 공통 전극(CE1) 사이에 개재되는 제1 탄소나노튜브 채널(213)을 포함할 수 있다.
제2 트랜지스터부(220)는 제1 트랜지스터부(210)와 공유하는 제1 공통 전극(CE1), 제1 접지 전극(221) 및 상기 제1 공통 전극(CE1)과 상기 제1 접지 전극(211) 사이에 개재되는 제2 탄소나노튜브 채널(223)을 포함할 수 있다.
제3 트랜지스터부(230)는 제2 동작 전극(231), 제2 공통 전극(CE2) 및 상기 제2 동작 전극(231)과 제2 공통 전극(CE2) 사이에 개재되는 제3 탄소나노튜브 채널(233)을 포함할 수 있다.
제4 트랜지스터부(240)는 제2 공통 전극(CE2), 제2 접지 전극(241) 및 제2 공통 전극(CE2)과 제2 접지 전극(241) 사이에 개재되는 제4 탄소나노튜브 채널(243)을 포함할 수 있다.
제1 탄소나노튜브 채널(213) 및 제3 탄소나노튜브 채널(233)은 도핑되지 않거나, p형 도판트로 도핑된 p형 탄소나노튜브를 포함할 수 있다. 제2 탄소나노튜브 채널(223) 및 제4 탄소나노튜브 채널(243)은 n형 도판트로 도핑된 n형 탄소나노튜브를 포함할 수 있다.
제1 탄소나노튜브 채널(213) 및 제4 탄소나노튜브 채널(243)은 제1 직경을 갖는 탄소나노튜브를 포함할 수 있고, 제2 탄소나노튜브 채널(223) 및 제3 탄소나노튜브 채널(233)은 제2 직경을 갖는 탄소나노튜브를 포함할 수 있다. 이 때, 제1 직경은 제2 직경보다 작을 수 있다.
게이트 전극(G)은 제1 탄소나노튜브 채널(213), 제2 탄소나노튜브 채널(223), 제3 탄소나노튜브 채널(233) 및 제4 탄소나노튜브 채널(243)의 일부 영역 상에 배치되는 브랜치 전극들(G1, G2, G3, 및 G4)을 포함할 수 있다. 따라서, 게이트 전극(G)은 동일한 입력 전압(Vin)을 제1 탄소나노튜브 채널(213), 제2 탄소나노튜브 채널(223), 제3 탄소나노튜브 채널(233) 및 제4 탄소나노튜브 채널(243)의 일부 영역 상에 동시에 인가할 수 있다.
제1 공통 전극(CE1)의 일 측은 제1 탄소나노튜브 채널(213)의 일측 단부와 제2 탄소나노튜브 채널(223)의 일측 단부가 인접한 지점에서 제1 탄소나노튜브 채널(213) 및 제2 탄소나노튜브 채널(223)과 전기적으로 연결된다. 제1 공통 전극(CE1)의 다른 일 측은 제1 탄소나노튜브 정션(251)와 전기적으로 연결된다.
제2 공통 전극(CE2)의 일 측은 제3 탄소나노튜브 채널(233)의 일측 단부와 제4 탄소나노튜브 채널(243)의 일측 단부가 인접한 지점에서 제3 탄소나노튜브 채널(233) 및 제4 탄소나노튜브 채널(243)과 전기적으로 연결된다. 제2 공통 전극(CE2)의 다른 일 측은 제2 탄소나노튜브 정션(261)과 전기적으로 연결된다.
제1 정션부(250)는 제1 공통 전극(CE1), 출력 전극(OE), 및 제1 공통 전극(CE1) 및 출력 전극(OE) 사이에 배치되는 제1 탄소나노튜브 정션(251)을 포함한다.
제1 탄소나노튜브 정션(251)은 p형 도판트로 도핑되는 제1 영역(251a)과, n형 도판트로 도핑되는 제2 영역(251b)을 포함할 수 있다. 이 때, 제1 영역(251a) 및 제2 영역(251b)은 고농도로 도핑될 수 있다. 제1 영역(251a) 및 제2 영역(251b)은 적어도 3Х1018 cm-3의 농도로 도핑될 수 있다. 일 실시예에서, 제1 영역(251a) 및 제2 영역(251b)의 길이는 서로 다를 수 있다. 일 예로, 제1 영역(251a)가 제2 영역(251b)보다 짧게 형성될 수 있다.
제2 정션부(260)은 제2 공통 전극(CE2), 출력 전극(OE) 및 제2 공통 전극(CE2) 및 출력 전극(OE) 사이에 배치되는 제2 탄소나노튜브 정션(261)을 포함한다.
제2 탄소나노튜브 정션(261)은 p형 도판트로 도핑되는 제3 영역(261a)과, n형 도판트로 도핑되는 제4 영역(261b)를 포함할 수 있다. 마찬가지로, 제3 영역(261a) 및 제4 영역(261b)는 고농도로 도핑될 수 있다. 제3 영역(261a) 및 제4 영역(261b)은 적어도 3Х1018 cm-3의 농도로 도핑될 수 있다. 일 실시예에서, 제3 영역(261a) 및 제4 영역(261b)의 길이는 서로 다를 수 있다. 일 예로, 제3 영역(261a)이 제4 영역(261b)보다 길게 형성될 수 있다.
도 4는 인가되는 게이트 전압에 따라 각 트랜지스터를 흐르는 전류의 크기를 도시하는 그래프이다.
도 4를 참조하면, A는 게이트 전극(G)에 인가되는 입력 전압에 따라, 제1 트랜지스터부(210)에 흐르는 전류를 도시하고, B는 제3 트랜지스터부(230)에 흐르는 전류를, C는 제2 트랜지스터부(220)에 흐르는 전류를, D는 제4 트랜지스터부(240)에 흐르는 전류를 도시한다.
제1 직경을 갖는 탄소나노튜브들을 포함하는 제1 트랜지스터부(210)와 제4 트랜지스터부(240)의 문턱전압의 절대값(|VH|)은 동일하고, 제2 직경을 갖는 탄소나노튜브들을 포함하는 제2 트랜지스터부(220)와 제3 트랜지스터부(230)의 문턱전압의 절대값(|VL|)은 동일하다. 이 때, 제1 직경은 제2 직경보다 작고, |VL|<|VH|이다.
p형 탄소나노튜브 채널을 갖는 제1 트랜지스터부(210)와 제3 트랜지스터부(230)는 문턱전압 값 이하에서 온(ON) 상태를 유지하다가, 문턱전압 값 이상이 될 때 전류가 급격히 감소하여 오프(OFF) 상태가 된다.
n형 탄소나노튜브 채널을 갖는 제2 트랜지스터부(220)와 제4 트랜지스터부(240)는 문턱전압 값 이하에서 오프 상태를 유지하다가, 문턱전압 값 이상이 될 때 전류가 급격히 증가하여 온 상태가 된다.
도 5a는 제1 인버터부의 동작을 설명하는 그래프이고, 도 5b는 제2 인버터부의 동작을 설명하는 그래프이다.
도 5a를 참조하면, 제1 인버터부(도1, 110)에 입력 전압(Vin)이 인가될 때, 입력 전압(Vin)의 절대값이 동작 전압(VDD)과 제1 문턱전압의 절대값(|VH|)의 차(VDD-|VH|)와 같을 때, 제1 트랜지스터부(210)의 전류 값이 급격히 감소하고, 입력 전압(Vin)의 절대값이 제2 문턱전압의 절대값(|VL|)과 같을 때, 제2 트랜지스터부(220)의 전류 값이 급격하게 증가한다.
따라서, 제1 트랜지스터부(210)의 전류 그래프인 A와 제2 트랜지스터부(220)의 전류 그래프인 C가 교차하는 점인 제1 입력 전압 이하에서 제1 인버터부(110)는 VDD를 출력하고, 입력 전압(Vin)의 절대값이 제1 입력 전압을 초과할 때 GND를 출력하는 상태로 변화한다.
도 5b를 참조하면, 제2 인버터부(도1, 120)에 입력 전압(Vin)이 인가될 때, 입력 전압(Vin)의 절대값이 동작 전압(VDD)과 제3 문턱전압의 절대값(|VL|)의 차(VDD-|VL|)과 같을 때, 제3 트랜지스터부(230)의 전류 값이 급격히 감소하고, 입력 전압(Vin)의 절대값이 제4 문턱전압의 절대값(|VH|)과 같을 때, 제4 트랜지스터부(240)의 전류 값이 급격하게 증가한다.
따라서, 제3 트랜지스터부(230)의 전류 그래프인 B와 제4 트랜지스터부(240)의 전류 그래프인 D가 교차하는 점인 제2 입력 전압 이하에서, 제2 인버터부(120)는 VDD를 출력하고, 입력 전압(Vin)의 절대값이 제2 입력 전압을 초과할 때, GND를 출력하는 상태로 변화한다.
도 6는 본 발명의 일 실시예에 따른 탄소나노튜브 기반의 3진수 논리회로의 입력 전압(Vin)과 출력 전압(Vout)의 관계를 도시하는 그래프이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 탄소나노튜브 기반의 3진수 논리회로는, 입력 전압(Vin)의 절대값이 0 내지 제1 입력 전압인 제1 영역(R1)에서 동작 전압과 동일한 크기의 제1 출력 전압(VDD, 0.9 V)을 출력한다.
입력 전압(Vin)의 절대값이 제1 입력 전압 내지 제2 입력 전압 사이의 값을 가지는 제2 영역(R2)에서 3진수 논리회로는 동작 전압(VDD)의 절반의 크기의 제2 출력 전압(0.45 V)를 출력한다.
입력 전압(Vin)의 절대값이 제2 입력 전압보다 큰 제3 영역(R3)에서 3진수 논리회로는 접지 전압과 동일한 크기의 제3 출력 전압(GND, 0 V)를 출력한다.
도 7은 도 6에 도시된 각 상태(state)에서 제1 정션부와 제2 정션부의 동작을 설명하기 위한 개념도이다.
도 7a를 참조하면, 제1 영역(도 6, R1)에서 제1 인버터부(110)와 제2 인버터부(120)는 동일한 전압 VDD를 출력하고, 제1 정션부(130)는 출력 단자(103)에 제1 출력 전압(VDD)을 출력한다.
도 7b를 참조하면, 제2 영역(R2)에서 제1 인버터부(110)는 접지 전압(GND)를 출력하고, 제2 인버터부(120)는 동작 전압(VDD)을 출력한다. 제1 정션부(130) 및 제2 정션부(140)는 터널 전류를 이용하여 양단간에 동일하게 전압을 분배하여, 출력 단자(103)에 제2 출력 전압(VDD/2)을 출력한다.
도 7c를 참조하면, 제3 영역(R3)에서, 제1 인버터부(110) 및 제2 인버터부(120)는 접지 전압(GND)을 출력한다. 따라서, 출력 단자(103)는 접지 전압(GND)과 동일한 크기인 제3 출력 전압(GND, 0 V)을 출력한다.
도 8은 본 발명의 일 실시예에 따른 탄소나노튜브 기반의 3진수 논리회로의 소비 전력을 도시하는 그래프이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 탄소나노튜브 기반의 3진수 논리회로는 출력 상태가 변화하는 제1 입력 전압과, 제2 입력 전압에 인접한 지점에서만 수 나노와트 내지 수십 나노와트의 전력 소비가 발생하며, 각 상태를 유지하기 위한 소비 전력은 수 피코와트 내지 수 나노와트 레벨에 불과한 것을 확인할 수 있다. 따라서, 본 발명의 일 실시예에 따른 탄소나노튜브 기반의 3진수 논리회로는 매우 작은 전력을 소비하여 3진수 기반의 연산이 가능하다.
또한, 본 발명의 일 실시예에 따른 탄소나노튜브 기반의 3진수 논리회로는 저항, 인덕터, 캐패시터와 같은 추가적인 구성 요소 없이도 탄소나노튜브 기반의 트랜지스터 및 PN 정션만을 이용하여, 소자를 소형화함으로써 고집적화가 가능하다.
한편, 본 실시예와 관련된 기술 분야에서 통상의 지식을 가진 자는 상기된 기재의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 방법들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
10: 3진수 논리회로
101: 입력 단자
103: 출력 단자
105: 제1 동작 전극
106: 제1 접지 전극
107: 제2 동작 전극
108: 제2 접지 전극
110: 제1 인버터부
113: 제2 트랜지스터
121: 제3 트랜지스터
140: 제2 정션부
20: 탄소나노튜브를 이용한 3진수 논리회로
210: 제1 트랜지스터부
220: 제2 트랜지스터부
230: 제3 트랜지스터부
240: 제4 트랜지스터부
250: 제1 정션부
260: 제2 정션부
CE1: 제1 공통 전극
CE2: 제2 공통 전극
G: 게이트 전극
OE: 출력 전극

Claims (16)

  1. 입력 단자 및 출력 단자와 전기적으로 연결되는, 제1 인버터부;
    상기 입력 단자 및 출력 단자와 전기적으로 연결되고, 상기 제1 인버터부와 병렬로 배치되는, 제2 인버터부;
    상기 제1 인버터부와 상기 출력 단자 사이에 배치되고, 터널 PN 정션을 포함하는, 제1 정션부; 및
    상기 제2 인버터부와 상기 출력 단자 사이에 배치되고, 터널 PN 정션을 포함하는, 제2 정션부;를 포함하고,
    상기 입력 단자에 인가되는 입력 전압의 절대값이 제1 입력 전압보다 작을 때, 상기 출력 단자는 제1 출력 전압을 출력하고, 상기 입력 전압의 절대값이 상기 제1 입력 전압보다 크고 제2 입력 전압보다 작을 때, 상기 제1 정션부 및 상기 제2 정션부는 터널링 전류를 이용하여 전압을 분배하여 상기 출력 단자는 제2 출력 전압을 출력하고, 상기 입력 전압의 절대값이 상기 제2 입력 전압보다 클 때, 상기 출력 단자는 제3 출력 전압을 출력하는, 3진수 논리회로.
  2. 제1항에 있어서,
    상기 제1 인버터부는 제1 문턱전압을 갖는 제1 트랜지스터, 및 상기 제1 트랜지스터와 병렬로 배치되고, 제2 문턱전압을 갖는 제2 트랜지스터를 포함하고,
    상기 제2 인버터부는 제3 문턱전압을 갖는 제3 트랜지스터와, 상기 제3 트랜지스터와 병렬로 배치되고, 제4 문턱전압을 갖는 제4 트랜지스터를 포함하고,
    상기 제1 트랜지스터와 상기 제3 트랜지스터는 p형 채널을 갖고, 상기 제2 트랜지스터와 상기 제4 트랜지스터는 n형 채널을 갖는, 3진수 논리회로.
  3. 제2항에 있어서,
    상기 제1 문턱전압의 절대값과 상기 제4 문턱전압의 절대값이 같고,
    상기 제2 문턱전압의 절대값과 상기 제3 문턱전압의 절대값이 같은, 3진수 논리회로.
  4. 제2항에 있어서,
    상기 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터는 탄소나노튜브 트랜지스터인, 3진수 논리회로.
  5. 제4항에 있어서,
    상기 제1 트랜지스터와 상기 제4 트랜지스터는 제1 직경을 갖는 탄소나노튜브를 포함하고,
    상기 제2 트랜지스터와 상기 제3 트랜지스터는 제2 직경을 갖는 탄소나노튜브를 포함하고,
    상기 제1 직경은 상기 제2 직경보다 작은, 3진수 논리회로.
  6. 제1항에 있어서,
    상기 제1 정션부 및 제2 정션부는 탄소나노튜브 터널 PN 정션을 포함하는, 3진수 논리회로.
  7. 제6항에 있어서,
    상기 탄소나노튜브 터널 PN 정션에 인가되는 전기장은 1 MV/cm 이상인, 3진수 논리회로.
  8. 제6항에 있어서,
    상기 탄소나노튜브 터널 PN 정션은 n형 도판트로 도핑된 제1 영역과, p형 도판트로 도핑된 제2 영역을 갖는, 3진수 논리회로.
  9. 제8항에 있어서,
    상기 탄소나노튜브 터널 PN 정션은 적어도 3Х1018 원자/cm3으로 도핑된, 3진수 논리회로.
  10. 삭제
  11. 제1항에 있어서,
    상기 제1 출력 전압은 동작 전압(Vdd)과 동일한 크기를 갖고,
    상기 제2 출력 전압은 상기 동작 전압의 절반(Vdd/2)의 크기를 갖고,
    상기 제3 출력 전압은 접지 전압과 동일한 크기를 갖는, 3진수 논리회로.
  12. 제1 동작 전극, 제1 공통 전극, 및 상기 제1 동작 전극과 상기 제1 공통 전극 사이에 개재되는 제1 탄소나노튜브 채널을 포함하는, 제1 트랜지스터부;
    상기 제1 트랜지스터부와 상기 제1 공통 전극을 공유하고, 제1 접지 전극, 및 상기 제1 공통 전극과 상기 제1 접지 전극 사이에 개재되는 제2 탄소나노튜브 채널을 포함하는, 제2 트랜지스터부;
    제2 동작 전극, 제2 공통 전극, 및 상기 제2 동작 전극과 상기 제2 공통 전극 사이에 개재되는 제3 탄소나노튜브 채널을 포함하는, 제3 트랜지스터부;
    상기 제3 트랜지스터부와 상기 제2 공통 전극을 공유하고, 제2 접지 전극, 및 상기 제2 공통 전극과 상기 제2 접지 전극 사이에 개재되는 제4 탄소나노튜브 채널을 포함하는 제4 트랜지스터부;
    입력 단자와 전기적으로 연결되고, 상기 제1 탄소나노튜브 채널, 제2 탄소나노튜브 채널, 제3 탄소나노튜브 채널, 및 제4 탄소나노튜브 채널의 일부 영역 상에 배치되는, 게이트 전극;
    출력 단자와 전기적으로 연결되는 출력 전극;
    상기 제1 공통 전극 및 상기 출력 전극과 전기적으로 연결되고, 상기 제1 공통 전극과 인접하며 p형 도판트로 도핑되는 제1 영역 및 상기 출력 전극과 인접하며 n형 도판트로 도핑되는 제2 영역을 갖는 제1 탄소나노튜브 정션; 및
    상기 제2 공통 전극 및 상기 출력 전극과 전기적으로 연결되고, 상기 출력 전극과 인접하며 p형 도판트로 도핑되는 제3 영역 및 상기 제2 공통 전극과 인접하며 n형 도판트로 도핑되는 제4 영역을 갖는 제2 탄소나노튜브 정션;을 포함하는, 3진수 논리회로.
  13. 제12항에 있어서,
    상기 제1 탄소나노튜브 채널과, 상기 제4 탄소나노튜브 채널은 제1 직경을 갖는 탄소나노튜브를 포함하고,
    상기 제2 탄소나노튜브 채널과, 상기 제3 탄소나노튜브 채널은 제2 직경을 갖는 탄소나노튜브를 포함하고,
    상기 제1 직경은 상기 제2 직경보다 작은, 3진수 논리회로.
  14. 제12항에 있어서,
    상기 제1 탄소나노튜브 채널과 상기 제3 탄소나노튜브 채널은 p형 탄소나노튜브를 포함하고,
    상기 제2 탄소나노튜브 채널과 상기 제4 탄소나노튜브 채널은 n형 탄소나노튜브를 포함하는, 3진수 논리회로.
  15. 삭제
  16. 제12항에 있어서,
    상기 제1 탄소나노튜브 정션 및 제2 탄소나노튜브 정션은 적어도 3Х1018 원자/cm3으로 도핑된, 3진수 논리회로.
KR1020210081048A 2021-06-22 2021-06-22 3진수 논리회로 Active KR102520629B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210081048A KR102520629B1 (ko) 2021-06-22 2021-06-22 3진수 논리회로
US17/673,772 US11923846B2 (en) 2021-06-22 2022-02-16 Ternary logic circuit
JP2022022870A JP7504934B2 (ja) 2021-06-22 2022-02-17 三進数論理回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210081048A KR102520629B1 (ko) 2021-06-22 2021-06-22 3진수 논리회로

Publications (2)

Publication Number Publication Date
KR20220170243A KR20220170243A (ko) 2022-12-29
KR102520629B1 true KR102520629B1 (ko) 2023-04-11

Family

ID=84490791

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210081048A Active KR102520629B1 (ko) 2021-06-22 2021-06-22 3진수 논리회로

Country Status (3)

Country Link
US (1) US11923846B2 (ko)
JP (1) JP7504934B2 (ko)
KR (1) KR102520629B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20250039855A (ko) 2023-09-14 2025-03-21 경북대학교 산학협력단 반양극성 트랜지스터를 이용한 3진 논리 회로 및 3진 논리 회로 설계 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12271336B2 (en) * 2023-04-10 2025-04-08 Bradford T Hite Ternary logic based data communication interface

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170229587A1 (en) 2016-02-05 2017-08-10 Gwangju Institute Of Science And Technology Graphene transistor and ternary logic device using the same
KR101928223B1 (ko) 2017-12-29 2018-12-11 울산과학기술원 삼진 논리 회로 장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3344435A1 (de) * 1983-12-08 1985-06-20 Siemens AG, 1000 Berlin und 8000 München Schaltungsanordnung zum ansteuern eines thyristors mit einem fototransistor
JPS622650A (ja) * 1985-06-28 1987-01-08 Shoji Kawahito 多値スタテイツクｒａｍの構成方法
JP3221143B2 (ja) * 1993-03-22 2001-10-22 セイコーエプソン株式会社 多値論理半導体装置
JP3248784B2 (ja) * 1993-07-20 2002-01-21 シャープ株式会社 多値論理回路
US7838809B2 (en) 2007-02-17 2010-11-23 Ludwig Lester F Nanoelectronic differential amplifiers and related circuits having carbon nanotubes, graphene nanoribbons, or other related materials
KR101432037B1 (ko) 2008-04-25 2014-08-20 삼성전자주식회사 앰비폴라 특성을 가진 탄소나노튜브 트랜지스터를 구비한전환가능한 논리회로
EP2568506A1 (en) * 2011-09-09 2013-03-13 Imec Tunnel transistor, logical gate comprising the transistor, static random-access memory using the logical gate and method for making such a tunnel transistor
KR101689159B1 (ko) 2015-07-10 2016-12-23 울산과학기술원 3진수 논리회로
CN107731254B (zh) 2017-10-10 2020-05-12 宁波大学 一种利用文字运算电路和cnfet的三值静态存储器
CN108717859B (zh) * 2018-05-07 2021-03-09 温州大学 一种利用碳纳米场效应晶体管的三值sram单元电路
KR102348169B1 (ko) * 2020-10-06 2022-01-06 포항공과대학교 산학협력단 저전력 삼진 논리 회로 장치
KR102505205B1 (ko) * 2021-04-29 2023-03-02 포항공과대학교 산학협력단 삼진 논리 회로 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170229587A1 (en) 2016-02-05 2017-08-10 Gwangju Institute Of Science And Technology Graphene transistor and ternary logic device using the same
KR101928223B1 (ko) 2017-12-29 2018-12-11 울산과학기술원 삼진 논리 회로 장치

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
"A Logic Synthesis Methodology for Low-Power Ternary Logic Circuits", Sunmean Kim, Sung-Yun Lee, Sunghye Park, Kyung Rok Kim and Seokhyeong Kang, IEEE, 07 May 2020*

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20250039855A (ko) 2023-09-14 2025-03-21 경북대학교 산학협력단 반양극성 트랜지스터를 이용한 3진 논리 회로 및 3진 논리 회로 설계 방법

Also Published As

Publication number Publication date
US20220407520A1 (en) 2022-12-22
JP7504934B2 (ja) 2024-06-24
JP2023002450A (ja) 2023-01-10
US11923846B2 (en) 2024-03-05
KR20220170243A (ko) 2022-12-29

Similar Documents

Publication Publication Date Title
JP6981962B2 (ja) レギュレータ回路
KR102520629B1 (ko) 3진수 논리회로
JPS63174115A (ja) 中間電位生成回路
JP3487510B2 (ja) 半導体装置
US9203381B2 (en) Current mode logic latch
JP3022815B2 (ja) 中間電位生成回路
JPWO2013190741A1 (ja) 半導体装置およびプログラミング方法
US9130567B2 (en) Inverter device, NAND device, NOR device, and logic device including the same
JP3611340B2 (ja) 半導体回路
JP3611041B2 (ja) 半導体演算回路
US11139024B2 (en) Semiconductor device
Hadimani et al. The design of graphene Nano ribbon FET based combinational circuits using ternary logic
JP3831199B2 (ja) 電子回路
CN110855294B (zh) 电路模块以及数模转换器
KR20220136595A (ko) 출력 전압/전류 적응형 기준 전압/전류를 갖는 확률론적 비트 소자
US5153461A (en) Logic circuit using element having negative differential conductance
JP3248784B2 (ja) 多値論理回路
KR100275986B1 (ko) 전압 발생 회로
JP4238106B2 (ja) 論理回路
US20250126808A1 (en) Cmos device with multiple channels vertically stacked
US10002964B2 (en) System and method for threshold logic with electrostatically formed nanowire transistors
JPS61145932A (ja) ３値論理回路及び３値論理回路素子
US6064598A (en) Switching circuit
Narkhede et al. A Novel MIFGMOS Transistor based Approach for the Realization of Ternary Gates
JP3538138B2 (ja) 半導体演算装置

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20210622

PA0201 Request for examination
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20221102

Patent event code: PE09021S01D

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20230330

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20230406

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20230407

End annual number: 3

Start annual number: 1

PG1601 Publication of registration