KR102551980B1

KR102551980B1 - 수직 자기 터널 접합(pmtjs)의 변형 엔지니어링에 대한 접근법 및 결과적 구조체

Info

Publication number: KR102551980B1
Application number: KR1020187025161A
Authority: KR
Inventors: 다니엘 지. 오울레트; 크리스토퍼 제이. 위건드; 엠디 토피주르 라만; 브라이언 메르츠; 올레그 골론즈카; 저스틴 에스. 브록만; 케빈 피. 오'브라이언; 브라이언 에스. 도일; 칸 오구즈; 타히르 가니; 마크 엘. 독지
Original assignee: 타호 리서치 리미티드
Priority date: 2016-03-30
Filing date: 2016-03-30
Publication date: 2023-07-05
Anticipated expiration: 2036-03-30
Also published as: US20190027679A1; EP3437145A1; US10868233B2; KR20180128399A; TWI706582B; EP3437145A4; CN108886092A; TW201742278A; WO2017171747A1; EP3437145B1

Abstract

수직 자기 터널 접합(pMTJ: perpendicular magnetic tunnel junction)들의 변형 엔지니어링에 대한 접근법 및 결과적 구조체가 설명된다. 일 예에서, 메모리 구조체는 기판 위에 배치된 pMTJ 소자를 포함한다. 측 방향 변형 유발 재료 층은 pMTJ 소자 상에 배치된다. 층간 유전체(ILD) 층은 pMTJ 소자 및 측 방향 변형 유발 재료 층 모두에 측 방향으로 인접하여 배치된다. ILD 층은 측 방향 변형 유발 재료 층의 최상부 면과 동일 평면 또는 실질적으로 동일 평면에 있는 최상부 면을 갖는다.

Description

수직 자기 터널 접합(PMTJS)의 변형 엔지니어링에 대한 접근법 및 결과적 구조체

본 발명의 실시예는 집적 회로 제조 분야에 대한 것인데, 특히 수직 자기 터널 접합(pMTJ)의 변형 엔지니어링에 대한 접근법 및 결과적 구조체에 관한 것이다.

지난 수십 년 동안, 집적 회로들에서의 피처들의 스케일링은 계속 성장하는 반도체 산업의 원동력이 되어 왔다. 점점 더 작은 피처들로의 스케일링은 반도체 칩들의 제한된 면적(real estate) 상에서의 기능 유닛들의 증가된 밀도들을 가능하게 한다. 예를 들어, 트랜지스터 크기를 축소함으로써 칩 상에 증가된 수의 메모리 디바이스들을 통합하는 것이 가능하여, 용량이 증가된 제품들의 제조를 이끌어 낸다. 하지만, 점점 더 많은 용량에 대한 추구가 문제가 없는 것이 아니다. 각각의 디바이스의 성능을 최적화할 필요성이 갈수록 중요해지고 있다.

비휘발성 임베디드 메모리, 예를 들어 비휘발성을 갖는 온-칩 임베디드 메모리는 에너지 및 계산 효율을 가능하게 할 수 있다. 그러나, 종래의 STT-MRAM(spin torque transfer magnetoresistive random access memory) 통합은 큰 기입 스위칭 전류를 감당하고 트랜지스터 요건을 선택하는 데에 밀도 제한 사항이 있을 수 있다. 구체적으로, 종래의 STT-MRAM은 충분한 스핀 전류를 제공하기 위한 구동 트랜지스터 요건으로 인해 셀 크기 제한을 갖는다. 또한, 그러한 메모리는 종래의 MTJ(magnetic tunnel junction) 기반 디바이스의 큰 기입 전류 (> 100 μA) 및 전압 (> 0.7 V) 요건들과 관련된다.

전형적으로 고정 자성 층 및 터널링 장벽 층에 의해 분리된 자유 자성 층을 포함하는 MTJ 디바이스는 터널링 자기 저항(TMR:tunneling magnetoresistance)으로 알려진 현상을 이용한다. 얇은 절연 터널 층에 의해 분리되는 2개의 강자성 층들을 포함하는 구조체에 대해서, 2개의 자성 층의 자화가 평행 배향으로 되어 있을 때는 그렇지 않은 경우(비-평행(non-parallel) 또는 반평행(antiparallel) 배향)보다, 전자들이 터널 재료 층을 통해 터널링할 가능성이 더 크다. 이와 같이, pMTJ는 낮은 저항을 갖는 하나의 상태와 높은 저항을 갖는 다른 하나의 상태의 두 가지 전기 저항 상태 사이에서 스위칭될 수 있다. 저항 차가 클수록, TMR 비는 더 높아진다: (RAP-Rp) / Rp * 100 %, 여기서 Rp 및 RAP은 제각기 자화들의 평행 및 반평행 배향에 대한 저항들이다. TMR 비가 높을수록, pMTJ 저항 상태와 연관되어 비트가 보다 쉽게 신뢰성 있게 저장된다. 따라서 주어진 pMTJ의 TMR 비율은 pMTJ 스택을 사용하는 STTM(spin transfer torque memory)의 중요한 성능 메트릭이다.

STTM 디바이스의 경우, 전류 유도 자화 스위칭을 사용하여 비트 상태를 설정할 수 있다. 제1 (자유) 강자성 층의 분극 상태는 스핀 전달 토크 현상을 통해 제2 (고정) 강자성 층의 고정 분극에 대해 스위칭될 수 있어서, 전류의 인가에 의해 pMTJ의 상태가 설정될 수 있게 한다. 전자의 각 운동량(스핀)은 하나 이상의 구조체 및 기술(예를 들어, 직류, 스핀 홀 효과 등)을 통해 분극화될 수 있다. 이러한 스핀 분극된 전자는 자신들의 스핀 각 운동량을 자유 층의 자화로 전달하여 이것이 세차 운동을 하게 야기한다. 이와 같이, 자유 자성 층의 자화는 특정 임계 값을 초과하는 전류 펄스(예를 들어, 약 1 내지 10 나노초에서의 것)에 의해 스위칭될 수 있지만, 고정 자성 층의 자화는 전류 펄스가 고정 층 아키텍처와 연관된 일부 상위 임계 값 미만인 한 변경되지 않은 채로 남아 있다.

자기 전극이 수직(기판의 면외) 자화 용이 축을 갖는 MTJ는, 평면 내 변형보다 높은 밀도의 메모리를 실현할 잠재력을 갖는다. 일반적으로, 자유 자성 층이 충분히 얇으면, 마그네슘 산화물(MgO)과 같은 인접한 층에 의해 확립되는 계면 수직 이방성을 통해 자유 자성 층에서 수직 자기 이방성(PMA: perpendicular magnetic anisotropy)이 달성될 수 있다. 그러나 얇은 층들은 상대적으로 낮은 보자장(coercive field) Hc와 종종 연관된다. 따라서, 주어진 자성 층 두께에 대해 Hc를 증가시킬 수 있는 기술 및 구조체는 예를 들어 pMTJ 안정성을 향상시키는데 유리하다.

이와 같이, pMTJ에 기초한 비휘발성 메모리 어레이 영역에서 여전히 상당한 개선이 필요하다.

도 1은 본 발명의 일 실시예에 따른 변형 엔지니어링 층을 포함하는 pMTJ 디바이스를 제조하는 방법에서의 다양한 동작의 단면도를 예시한다.
도 2는 본 발명의 일부 실시예에 따른 pMTJ 디바이스의 단면도를 예시한다.
도 3은 블랭킷(blanket) MTJ 스택에서의 자유 층 보자성이 본 발명의 일 실시예에 따라 스퍼터링 압력을 통해 제어되는 하드마스크 또는 상부 전극층의 고유 응력에 따라 어떻게 변하는지를 보여주는 플롯이다.
도 4는 본 발명의 일 실시예에 따라 상이한 고유 하드마스크 또는 상부 전극 응력으로 제조된 pMTJ 디바이스의 자유 층 보자성의 플롯이다.
도 5는 본 발명의 일 실시예에 따라, 공통 기판 상에 통합된 STT-MRAM 메모리 어레이와 함께 하는 로직 영역의 단면도를 예시한다.
도 6은 본 발명의 일 실시예에 따른 전자 시스템의 블록도를 예시한다.
도 7은 본 발명의 일 실시예에 따른 컴퓨팅 디바이스를 예시한다.
도 8은 본 발명의 하나 이상의 실시예를 포함하는 인터포저를 예시한다.

수직 자기 터널 접합(pMTJ: perpendicular magnetic tunnel junction)의 변형 엔지니어링에 대한 접근법 및 결과적 구조체가 설명된다. 이하의 설명에서, 본 발명의 실시예들의 철저한 이해를 제공하기 위해 특정 자기 터널 접합(MTJ) 층 체제와 같은 수많은 특정 세부 사항들이 제시된다. 통상의 기술자에게는 본 발명의 실시예가 이러한 특정 세부 사항 없이 실시될 수 있음이 명백할 것이다. 다른 예들에서, 임베디드된 메모리와 연관된 동작들과 같은 잘 알려진 특징들은 본 발명의 실시예들을 불필요하게 불명료하게 하지 않기 위해 상세히 설명되지 않는다. 또한, 도면들에 도시된 다양한 실시예들은 예시적 표현이며, 반드시 축척대로 그려진 것은 아니라는 것을 이해해야 한다.

본 발명의 하나 이상의 실시예는 변형 엔지니어링된 pMTJ를 포함하는 STT-MRAM 메모리 어레이에 관한 것이다. 실시예는 자기 터널 접합의 변형 엔지니어링을 위한 리세스된 하드마스크 백필 접근법(recessed hardmask backfill approach)에 관한 것이다.

본 발명의 하나 이상의 실시예에 따라, 자기 특성의 제어를 위해 MTJ 디바이스에 변형 인가를 적용하는 방법이 설명된다. 이 방법은 MTJ 에칭 하드마스크 재료의 초기 리세스와 이에 이어지는 응력-엔지니어링된 재료의 리필(refill)을 포함할 수 있다. 이 접근법은 MTJ 하드마스크의 고유 막 응력과는 독립적으로 MTJ 디바이스, 특히 pMTJ 디바이스상에서의 측 방향 변형의 직접 제어를 제공한다. 일 실시예에서, pMTJ 디바이스의 스위칭 층 상에서의 측 방향 변형은 자기 자유 층의 보자성의 변조를 통해 디바이스의 열적 안정성을 제어하는데 사용될 수 있다. 리세스 에칭 및 리필 공정의 구현은 MTJ에 아주 근접하여, 하드마스크를 변형 엔지니어링된 재료로 대체한다. 특정 실시예에서, 접근법의 구현은 하드마스크 응력 조건에 대한 pMTJ 성능의 민감성을 제거한다. 이 방법은 하드마스크 재료의 응력 및 에칭 마스킹 특성을 동시에 최적화할 필요성을 제거함으로써 pMTJ 변형 엔지니어링에 대한 향상된 융통성을 제공할 수 있다.

예시적인 공정 스킴에서, 도 1은 본 발명의 일 실시예에 따른 변형 엔지니어링 층을 포함하는 pMTJ 디바이스를 제조하는 방법에서의 다양한 동작의 단면도를 예시한다.

도 1의 부분 (a)를 참조하면, 곤두선(staring) 구조는 기판(100) 위에 배치된 MTJ 스택(102)을 포함한다. MTJ 스택(102)은 층간 유전체(ILD) 층(104) 내의 트렌치(108) 내에 형성된다. 하드마스크 층(106)은 ILD 층(104)의 트렌치(108) 내에서 MTJ 스택(102) 상에 형성된다. MTJ 스택(102)은 ILD 층(104)을 형성하기 전에 형성될 수 있거나, 또는 ILD 층(104) 및 트렌치(108)는 MTJ 스택(102)을 형성하기 전에 형성된다는 것을 알아야 한다.

도 1의 부분 (b)를 참조하면, MTJ 스택(102) 상의 하드마스크(106)가 제거되어 ILD(104) 내에 개구(110)를 제공하고 MTJ 스택(102)을 노출시킨다. 일 실시예에서, 하드마스크 층(108)은 선택적 습식 에칭 공정을 사용하여 제거된다. 또 다른 실시예에서, 하드마스크 층(108)은 선택적 건조 또는 플라즈마 에칭 공정을 사용하여 제거된다.

도 1의 부분 (c)를 참조하면, 변형 엔지니어링 재료(112)가 도 1의 부분 (b)의 구조체 위에 걸쳐 형성된다. 일 실시예에서, 변형 엔지니어링 재료(112)는 개구(110) 내에서 뿐만 아니라 ILD 층(104) 위에 걸쳐, 예를 들어, 상부 퇴적 부분을 갖는 층으로서 형성된다. 변형 엔지니어링 재료(112)의 목표로 하는 특성에 따라, 변형 엔지니어링 재료(112)의 퇴적은 PVD(physical vapor deposition), CVD(chemical vapor deposition), ALD(atomic layer deposition), 또는 전기 또는 무전해 도금 공정과 같은 기술을 포함할 수 있지만, 이것에만 제한되지는 않는다.

도 1의 부분 (d)를 참조하면, 변형 엔지니어링 재료(112)는 평탄화되어 변형 엔지니어링 재료(112)의 임의의 상부 퇴적을 제거하게 된다. 평탄화는 ILD 층(104)의 개구(110)에 변형 엔지니어링 층(114)을 한정시키고 ILD 층(104)의 최상부 표면을 다시 노출시킨다. 일 실시예에서, CMP(chemical mechanical planarization) 공정을 사용하여 변형 엔지니어링 재료(112)가 평탄화되어 변형 엔지니어링 층(114)을 형성한다. 또 다른 실시예에서, 변형 엔지니어링 재료(112)는 에칭 백 공정을 사용하여 변형 엔지니어링 층(114)을 형성하도록 평탄화된다.

도 1의 부분 (d)를 다시 참조하면, 일 실시예에서, 이후 메모리 구조체는 기판(100) 위에 배치된 pMTJ 소자(102)를 포함한다. 측 방향 변형 유발 재료 층(114)은 pMTJ 소자(102) 상에 배치된다. 층간 유전체(ILD) 층(104)은 pMTJ 소자(102) 및 측 방향 변형 유발 재료 층(114) 양쪽에 측 방향으로 인접하여 배치된다. 일 실시예에서, ILD 층(104)은 도 1의 부분 (d)에 묘사된 바와 같이, 측 방향 변형 유발 재료 층(114)의 최상부 표면과 동일 평면인 또는 실질적으로 동일 평면인 최상부 표면을 갖는다. 그러나, 다른 실시예에서, 변형 향상 효과를 달성하기 위해 리세스된 부피를 변형 유발 층으로 완전히 재충전할 필요는 없다. 또 다른 실시예에서, 높은 응력 재료를 갖는 부분 충전이 원하는 효과를 달성하도록 구현된다. 그러한 일 실시예에서, 집적에 보다 유리한 또 다른 캡핑 재료, 예를 들어, 보다 높은 전도성, 후속하는 비아 에칭과의 보다 우수한 호환성을 갖는, 또는 산화 또는 확산에 대한 장벽을 제공하는 상부 캡핑 층이 그 위에 형성된다.

일 실시예에서, 도 1의 리세스 에칭 접근법은 향상된 MTJ 디바이스 변형 효과를 위해 MTJ 스택에 응력 엔지니어링된 재료의 매우 근접한 배치를 가능하게 한다. 심(seam)이 생길 수 있고, 응력 엔지니어링 층 내의 심을 드러내는 단면 투과 전자 현미경(TEM)에 의해, 예를 들어, 응력 엔지니어링 층(114)과 MTJ 스택(102) 사이에서, 궁극적으로 검출될 수 있다는 것을 알아야 한다. 또한, 제조된 pMTJ 디바이스 상에서의 나노스폿 회절 및 보자성 측정을 사용하여 변형 측정이 수행될 수 있다. 도 1과 연관된 실시예들은, 하드마스크가 목표로 하는 특성을 갖는 변형 엔지니어링 층으로 대체되기 때문에, (예를 들어, 하드마스크 위의 층과의) 하드마스크 재료 자체의 변형 엔지니어링을 넘어서는 개선을 제공할 수 있음을 알아야 한다. 이러한 맥락에서, 본 명세서에 설명된 실시예는 하드마스크 재료에 대한 막 응력 요건을 완화하여 구현될 수 있어서, 향상된 에칭 또는 퇴적 특성 또는 감소된 제조 비용을 위한 하드마스크 특성의 최적화를 가능하게 한다. 실시예는 또한 하드마스크의 고유 막 응력의 바람직하지 않은 영향의 완화 또는 제거를 실현할 수 있다. 추가적으로, 실시예가 자유 층 두께와 독립적으로 열적 안정성 또는 잠재적인 임계 전류를 엔지니어링하도록 구현될 수 있다.

다시 도 1을 참조하면, 기판(100), MTJ 스택(102), 또는 ILD 층(104)에 적합한 예시적인 재료 및 구조체가 하기에 설명된다. 일 실시예에서, 하드마스크(106)는 MTJ 스택(102)을 구성하는 층들의 초기 패터닝 동안 에칭 내성을 제공하는 금속 또는 전도성 하드마스크 층(또는 층들의 스택)이다. 적합한 금속 또는 다른 전도성 하드마스크 재료는 티타늄 질화물, 탄탈 질화물, 탄탈, 티타늄, 또는 루테늄 중 하나 이상을 포함하지만 이에 한정되는 것은 아니다. 그러나, 다른 실시예에서, 유전체 또는 절연 하드마스크 재료가 사용된다. 적합한 금속 또는 다른 전도성 하드마스크 재료는 실리콘 산화물, 실리콘 질화물 또는 실리콘 탄화물 중 하나 이상을 포함하지만 이에 한정되는 것은 아니다. 어느 경우에나, 일 실시예에서, 도 1의 부분 (a)에서 부분 (b)로 이동함에 있어 모든 하드마스크(106)가 제거된다. 그러나, 하드마스크(106)가 금속 또는 전도성 층인 경우, 또 다른 실시예에서, 하드마스크의 일부분만이 실질적으로 리세스되어, 변형 엔지니어링 재료(112)가 그 상에 후속적으로 형성되는 하드마스크 층의 전도성 잔류물을 남긴다. 금속 또는 전도성 하드마스크 층(106)의 나머지가 유지되는 경우, 본 명세서의 실시예의 설명을 용이하게 하기 위해, 나머지 부분은 MTJ 재료 스택의 부분으로 간주된다. 따라서, 하드마스크 부분이 유지되는지에 관계없이, 결과적 디바이스는 MTJ 재료 스택 상의 측 방향 변형 유발 재료 층을 포함하는 상부 전극을 갖는 MTJ로서 설명된다.

일 실시예에서, 변형 엔지니어링 재료(112)(궁극적으로 변형 엔지니어링 층(114))는 측 방향 변형 유발 재료 층이다. 일 실시예에서, 측 방향 변형 유발 재료 층은 압축성 측 방향 변형 유발 재료 층이다(예를 들어, 측 방향 변형 유발 재료 층은 인장 응력 재료이고 밑에 있는 pMTJ 소자에 대한 압축 변형을 유발한다). 그러한 특정 실시예에서, 압축성 측 방향 변형 유발 재료 층은 화학 기상 퇴적된 티타늄 재료, 원자 층 퇴적된 티타늄 재료, 및 화학 기상 퇴적된 텅스텐으로 구성된 그룹으로부터 선택된 것이다. 또 다른 실시예에서, 측 방향 변형 유발 재료 층은 인장성 측 방향 변형 유발 재료 층이다(예를 들어, 측 방향 변형 유발 재료 층은 압축성 응력 재료이고 밑에 있는 pMTJ 소자에 대한 인장 변형을 유발한다). 그러한 특정 실시예에서, 인장성 측 방향 변형 유발 재료 층은 탄탈 라이너 및 구리 충전 재료 스택, 물리적 기상 퇴적에 의해 형성된 금속 막, 및 금속 시드 및 전기도금된 금속 재료 스택으로 구성된 그룹으로부터 선택되는 것이다. 변형 엔지니어링 재료(112)(궁극적으로 변형 엔지니어링 층(114))로서 사용하기에 적합한 다른 재료는 도 2와 연관되어 아래에서 설명된다.

더 상세한 사항을 제공하기 위해, 본 발명의 일 실시예에 따르면, pMTJ 재료 스택, 그러한 재료 스택을 사용하는 STTM 디바이스, 및 그러한 STTM 디바이스를 사용하는 컴퓨팅 플랫폼이 본 명세서에서 설명된다. 본 명세서에 기술된 실시예를 위한 응용은 임베디드 메모리, 임베디드 비휘발성 메모리(NVM), 자기 랜덤 액세스 메모리(MRAM) 및 비임베디드 또는 독립형 메모리를 포함한다.

도 2는 본 발명의 일부 실시예에 따른 pMTJ 디바이스(201)의 단면도를 예시한다. pMTJ 디바이스(201)는 2 개의 전극(207 및 280) 사이에 배치된 pMTJ 재료 스택(202)을 포함한다. 예시적인 실시예에서, 금속 전극(207)(예를 들어, 하부 전극)은 기판(205) 위에 걸쳐 배치된다. 자성 재료로 된 하나 이상의 층을 포함하는 고정 자성 재료 층(또는 스택)(220)은 전극(207) 위에 걸쳐 배치된다. 터널링 유전체 재료 층(230)은 고정된 자성 재료 층 또는 스택(220) 위에 걸쳐 배치된다. 자유 자성 재료 층(또는 스택)(260)은 터널링 유전체 재료 층(230) 위에 걸쳐 배치된다. 도시된 예시적인 실시예에서, 금속 산화물(예컨대, MgO, VO, WO, VdO, TaO, HfO, MoO)과 같은 유전체 재료 층(270)은 자유 자성 재료 층(260) 위에 걸쳐 배치된다. 이러한 캡핑 층은 스핀 홀 효과(SHE) 구현을 위해 존재하지 않을 수 있다. 금속 전극(280)(예컨대, 상부 전극)은 캡핑 유전체 재료 층(270) 위에 걸쳐 배치된다. 중요하게도, 대안적인 실시예에서, 재료 층들(207-280)의 순서는 반전되거나, 또는 토포그래픽 피처 측벽으로부터 측 방향으로 연장될 수 있다. 일 실시예에서, 상부 전극(280)은, 아래에서 더 상세히 설명되는 바와 같이, 측 방향 변형 유발 재료 층이거나 또는 이를 포함한다.

일부 실시예에서, pMTJ 재료 스택(202)은 자성 층들의 스핀이 재료 층들의 평면에 수직인 수직 시스템이다(예를 들어, 자화 용이 축은 기판(205)의 평면 외부로의 z-방향이다). 고정 자성 층(220)은 자유 자성 재료 층(260)이 자기적으로 더 부드러운 한편(예를 들어, 자화가 고정층에 대하여 평행 및 반 평행 상태로 쉽게 회전할 수 있음), 고정된 자화 방향을 유지하기에 적합한 임의의 재료 또는 재료의 스택으로 구성될 수 있다. 일부 실시예에서, 변형 향상된 pMTJ 디바이스는 pMTJ 재료 층들의 평면에 평행한 pMTJ 스택의 변형을 유발하기에 충분한 측 방향으로 지향된 응력의 인가에 의해 제공된다. 그러한 일 실시예에서, 자성 재료 층들 중 하나 이상의 변형에 대응하는 자성 재료 층들의 보자성에 상당한 영향을 제공하기 위해 pMTJ 재료 스택 위에 걸쳐 막들에서의 응력 제어가 적용된다.

앞서 간략히 나타낸 바와 같이, 일 실시예에서, 도 2의 디바이스의 상부 전극(280)은 측 방향 변형 유발 재료 층이거나 이것을 포함한다. 그러한 일 실시예에서, 측 방향 변형 유발 재료 층은 pMTJ 재료 스택의 상부 표면 위에 걸쳐 배치된다. 따라서, 일부 실시예에서, 상부 측의 측 방향 변형 유발 재료 층은 pMTJ 디바이스에서 상부 전극(280)으로서 추가로 기능한다. 일부 실시예에서, 상부 측의 측 방향 변형 유발 재료 층은 순수 원소 형태 또는 그 합금(예로, TaN 등)인 Ta이다. 다른 실시예에서, 상부 측의 측 방향 변형 유발 재료 층은 순수 원소 형태 또는 그 합금(예로, TiN 등)인 Ti이다. 높은 인장 응력 또는 높은 압축 응력(예를 들어, 200 MPa 이상)을 갖도록 튜닝될 수 있는 임의의 다른 전도성 재료가 사용될 수도 있다. 다른 실시예에서, 변형 유발 재료 층은 압축 응력을 제공하도록 튜닝된다. 상부 측의 측 방향 변형 유발 재료는 또한 pMTJ 디바이스 전극을 캡핑하는 유전체(예컨대, SiN)일 수 있다. 이러한 실시예에서, 전도성 비아가 밑에 있는 전극과 접촉하도록 측 방향 변형 유발 재료를 관통할 수 있다. 일부 실시예에서, pMTJ 스택들(202) 내의 측 방향 변형량을 증가시키기 위해, 상부 측의 측 방향 변형 유발 재료 층은 pMTJ 스택에서의 임의의 재료 층(예컨대, 자성 또는 유전체)보다 큰 두께를 갖는다. 일부 추가 실시예에서, 상부 측의 측 방향 변형 유발 재료 층은 밑에 있는 전체 pMTJ 스택(202)의 두께보다 큰 두께를 갖는다.

본 발명의 일 실시예에 따르면, 측 방향 변형에 대한 자유 층 보자성의 감도가 활용되는데, 이는 (a) 블랭킷 MTJ 스택 측정들에서 또는 (b) 통합 pMTJ 공정 흐름에서 하드마스크 또는 상부 전극 재료 자체의 응력의 변조에 의해 예시된다. 도 3은 블랭킷 MTJ 스택의 자유 층 보자성이, 본 발명의 일 실시예에 따라 스퍼터링 압력을 통해 제어되는 대로의 하드마스크 또는 상부 전극 층의 고유 응력에 따라 어떻게 변하는지를 도시하는 플롯(300)이다. 도 4는 본 발명의 일 실시예에 따라 상이한 고유의 하드마스크 또는 상부 전극 응력으로 제조된 pMTJ 디바이스의 자유 층 보자성의 플롯(400)이다. 플롯(400)을 참조하면, 자유 층 보자성은 저항-필드 스윕(resistance-field sweep)으로부터 획득된다.

다른 측면에서, 메모리를 마이크로프로세서 칩 상에 직접적으로 통합하는 것은 물리적으로 분리된 로직 및 메모리 칩들을 갖는 것에 비해 높은 동작 속도를 가능하게 하기 때문에 유리하다. 유감스럽게도, DRAM 및 NAND 플래시와 같은 기존의 전하 기반 메모리 기술은 점점 더 정밀한 전하 배치 및 감지 요구 사항과 관련된 심각한 스케일링 가능성 문제에 지금 직면해 있다. 이와 같이, 고성능 로직 칩 상으로 전하 기반 메모리를 직접 임베디드하는 것은 미래의 기술 노드에서는 그리 매력적이지 않다. 그러나, 종래의 전하 기반 메모리와 비교하여 훨씬 작은 기하 구조로 스케일링될 수 잠재력을 갖는 메모리 기술은 STT-MRAM(spin-torque transfer magnetoresistive random access memory)인데, 그 이유는 정보 캐리어로서 전하보다는 저항에 의존하기 때문이다. 그러나, STT-MRAM 메모리가 임베디드된 고성능 로직 칩의 잠재적인 이점을 활용하기 위해서는, 적절히 통합된 로직 플러스 STT-MRAM 구조 및 제조 방법이 필요하다. 본 발명의 실시예는 이러한 구조 및 제조 공정을 포함한다.

본 명세서에 설명된 하나 이상의 실시예에 따르면, 다수의 자기 터널 접합(MTJ)을 포함하는 STT-MRAM 어레이가 고성능 로직 칩의 백 엔드 인터커넥트 층 내에 임베디드된 구조가 개시되어 있다. 본 발명의 특정 실시예에 따라, MTJ들 아래의 "얇은 비아들"의 조합, MTJ들 아래의 MRAM 페디스털 재료의 존재, 및 MTJ들이 인접 로직 영역에서의 인터커넥트 전에 제조되는 MTJ-제1 유형 공정 흐름이 개시된다.

STT-MRAM 어레이는 로직 칩에 임베디드될 수 있다. 예시적인 구현으로서, 도 5는 본 발명의 일 실시예에 따른, 공통 기판 상에 통합된 STT-MRAM 메모리 어레이와 함께 하는 로직 영역의 단면도를 예시한다. 도 5를 참조하면, 구조(500)는 로직 영역(502) 및 STT-MRAM 어레이 영역(504)을 포함한다.

도 5의 STT-MRAM 어레이 영역(504)을 참조하면, 제1 층에서, 금속 2(M2)(508) 및 비아 1(V1)(510) 구조체가 기판(506) 위에 형성된다. M2(508) 및 V1(510) 구조체는 에칭 정지 층(514) 위에 걸쳐 배치된 층간 유전체 층(512)에 형성된다.

도 5의 STT-MRAM 어레이 영역(504)을 다시 참조하면, 제2 층에서, 복수의 전도성 페디스털(516) 및 대응하는 pMTJ 스택(518)이 에칭 정지 층(522) 위에 걸쳐 배치된 층간 유전체 층(520)에 형성된다. 복수의 전도성 페디스털(516)은 도 5에 묘사된 바와 같이 전도성 층(524)에 의해 M2(508) 구조체들 중 대응하는 것들에 결합될 수 있다. 유전체 스페이서 층(526)은 도 5에 또한 묘사된 바와 같이, pMTJ 스택(518)의 측벽들 상에 및 복수의 전도성 페디스털(516)의 상부 표면 상에 형성될 수 있다. 도 5에 묘사된 바와 같이, pMTJ 스택들(518) 각각은 자유 층 MTJ 막 또는 막들(528), 유전체 또는 터널링 층(530), 고정 층 MTJ 막 또는 막들(532), 및 상부 전극(534)을 포함할 수 있다. 층(528)은 고정 층일 수 있는 한편 층(532)은 자유 층이 될 수 있다는 점에서 스택이 역전될 수 있다는 것을 알아야 한다. 일 실시예에서, 도 5의 디바이스의 상부 전극(534)은 측 방향 변형 유발 재료 층이거나 이를 포함한다. 그러한 일 실시예에서, 측 방향 변형 유발 재료 층은 압축성 측 방향 변형 유발 재료 층이다. 다른 실시예에서, 측 방향 변형 유발 재료 층은 인장성 측 방향 변형 유발 재료 층이다.

도 5의 STT-MRAM 어레이 영역(504)을 다시 참조하면, 제3 층에서, 에칭 정지 층(536)은 층간 유전체 층(520) 상에 배치된다. 에칭 정지 층(536) 위에 걸쳐 배치된 층간 유전체 층(542)에는 금속 4(M4)(538) 및 VTJ(via to junction)(540) 구조체가 형성된다. 추가적 인터커넥트 층(들)이, 예를 들어, 본 기술 분야에 잘 알려진 표준 듀얼 다마신 공정 기술을 사용하여 도 5의 STT-MRAM 어레이 영역(504)의 M4/VTJ 층의 위에 형성될 수 있다는 것을 알아야 한다. 따라서, 비록 도면에서 MTJ들이 대응하는 로직 금속 3(M3) 층에 임베디드된 것을 도시되어 있지만, 이들은 대신에 일부 다른 인터커넥트 층(예를 들어, M1, M2, M4 등)에 임베디드될 수 있음을 또한 알아야 한다.

이제, 도 5의 로직 영역(502)을 참조하면, 제1 층에서, 에칭 정지 층(514) 위에 걸쳐 배치된 층간 유전체 층(512)에 금속 2(M2)(550) 및 비아 1(V1)(552) 구조체가 형성된다. 제2 층에서, 에칭 정지 층(522)은 층간 유전체 층(512) 상에 배치된다. 에칭 정지 층(522) 위에 걸쳐 배치된 층간 유전체 층(520)에 금속 3(M3)(554) 및 비아 2(V2)(556) 구조체가 형성된다. 제3 층에서, 에칭 정지 층(536)은 층간 유전체 층(520) 상에 배치된다. 에칭 정지 층(536) 위에 걸쳐 배치된 층간 유전체 층(542)에는 금속 4(M4)(558) 및 비아 3(V3)(560) 구조체가 형성된다. 추가적 인터커넥트 층(들)이, 예를 들어, 본 기술 분야에 잘 알려진 표준 듀얼 다마신 공정 기술을 사용하여 도 5의 로직 영역(502)의 M4/V3 층들의 위에 형성될 수 있다는 것을 알아야 한다.

도 5를 다시 참조하면, 일 실시예에서, 자유 층 MTJ 막 또는 막들(528)(또는 대안적으로, 532)은 응용에 의존하여 다수 스핀과 소수 스핀 사이에서 전이하는데 적합한 재료로 구성된다. 따라서, 자유 자성 층(또는 메모리 층)은 강자성 메모리 층으로 지칭될 수 있다. 일 실시예에서, 자유 자성 층은 코발트 철(CoFe) 또는 코발트 철 붕소(CoFeB)의 층으로 구성된다.

도 5를 다시 참조하면, 일 실시예에서, 유전체 또는 터널링 층(530)은 소수 스핀의 전류가 층을 통과하는 것을 적어도 어느 정도까지는 막으면서 다수 스핀의 전류가 층을 통과하는 것을 허용하기에 적합한 재료로 구성된다. 따라서, 유전체 또는 터널링 층(530)(또는 스핀 필터 층)은 터널링 층으로 지칭될 수 있다. 일 실시예에서, 유전체 층은 마그네슘 산화물 MgO) 또는 알루미늄 산화물(Al₂O₃)과 같은 재료로 구성되지만 이에 한정되는 것은 아니다. 일 실시예에서, 유전체 층은 대략 1 나노미터의 두께를 갖는다.

도 5를 다시 참조하면, 일 실시예에서, 고정 층 MTJ 막 또는 막들(532)(또는 532가 자유 층인 경우에는 528)은 고정된 다수 스핀을 유지하기에 적합한 재료 또는 재료의 스택으로 구성된다. 따라서, 고정 자성 층(또는 기준층)은 강자성 층으로 지칭될 수 있다. 일 실시예에서, 고정 자성 층은 코발트 철 붕소(CoFeB)의 단일 층으로 구성된다. 그러나, 다른 실시예에서, 고정 자성 층은 코발트 철 붕소(CoFeB) 층, 루테늄(Ru) 층, 코발트 철 붕소 (CoFeB) 층 스택으로 구성된다. 일 실시예에서, 비록 묘사되지는 않았지만, 합성 반강자성체(SAF)가 고정 층 MTJ 막 또는 막들(532) 상에 또는 인접하여 배치된다.

도 5를 다시 참조하면, 일 실시예에서, 복수의 전도성 페디스털(516)이 비교적 두꺼운 티타늄 질화물(TiN) 층과 같은 두꺼운 금속 층을 포함한다. 일 실시예에서, 전도성 금속 층(524)은 탄탈 질화물(TaN) 층이다. 일 실시예에서, 전도성 금속 층(524)은 "얇은 비아" 층으로 지칭된다. 일 실시예에서, 상부 전극(534)은 측 방향 변형 유발 재료 층인데, 그 예들은 도 1 및 도 2와 관련하여 전술되어 있다.

도 5를 다시 참조하면, 일 실시예에서, 층간 유전체 재료 층들(512, 520 및 542)과 같은 하나 이상의 층간 유전체(ILD)가 사용된다. ILD 층은 로우-k 유전체 재료와 같이, 집적 회로 구조에서의 적용 가능성이 알려진 유전체 재료를 사용하여 형성될 수 있다. 사용될 수 있는 유전체 재료들의 예들은 실리콘 이산화물(SiO₂), 탄소 도핑된 산화물(CDO), 실리콘 질화물, 퍼플루오로시클로부탄 또는 폴리테트라플루오르 에틸렌과 같은 유기 폴리머들, 플루오로실리케이트 유리(FSG) 및 유기 실리케이트, 예를 들어, 실세스퀴옥산, 실록산 또는 유기실리케이트 유리를 포함하지만 이제 제한되는 것은 아니다. ILD 층들은 그들의 유전 상수를 더 감소시키기 위해 공극 또는 에어 갭을 포함할 수 있다.

도 5를 다시 참조하면, 일 실시예에서, 금속 라인들(M2, M3 및 M4와 같은 것) 및 비아들(V1, V2, V3 및 VTJ와 같은 것)은 하나 이상의 금속 또는 다른 전도성 구조체들로 구성된다. 공통적인 예는 구리와 주변 ILD 재료 사이에 장벽 층들을 포함하거나 포함하지 않는 구리 라인들 및 구조체의 사용이다. 본 명세서에서 사용되는 용어 금속은 합금, 스택, 및 다수의 금속의 다른 조합을 포함한다. 예를 들어, 금속 인터커넥트 라인들은 장벽 층, 상이한 금속 또는 합금의 스택 등을 포함할 수 있다. 인터커넥트 라인들은 또한 때때로 본 기술 분야에서 트레이스, 와이어, 라인, 금속, 또는 단순히 인터커넥트로 지칭된다.

도 5를 다시 참조하면, 일 실시예에서, (층들 514, 522 및 536과 같은) 에칭 정지 재료는 층간 유전체 재료와 상이한 유전체 재료로 구성된다. 일부 실시예에서, 에칭 정지 층은 실리콘의 질화물(예컨대, 실리콘 질화물)의 층 또는 실리콘 산화물의 층, 또는 둘 다, 또는 이들의 조합을 포함한다. 다른 적합한 재료는 실리콘 탄화물과 같은 탄소계 재료를 포함할 수 있다. 대안적으로, 본 기술 분야에 공지된 다른 에칭 정지 층들이 특정 구현에 의존하여 사용될 수 있다. 에칭 정지 층은 CVD, PVD, 또는 다른 퇴적 방법에 의해 형성될 수 있다. 일 실시예에서, 유전체 스페이서 층(526)은 실리콘 질화물 층이다.

도 5를 다시 참조하면, 일 실시예에서, 기판(506)(또는 제각기 도 1 및 도 2와 관련하여 후술되는 기판(100 또는 205))은 반도체 기판이다. 일 구현에서, 반도체 기판은 벌크 실리콘 또는 실리콘-온-인슐레이터(silicon-on-insulator) 하부구조를 사용하여 형성된 결정질 기판일 수 있다. 다른 구현에서, 반도체 기판은 게르마늄(germanium), 인듐 안티몬화물(indium antimonide), 납 텔루르화물(lead telluride), 인듐 비화물(indium arsenide), 인듐 인화물(indium phosphide), 갈륨 비화물(gallium arsenide), 인듐 갈륨 비화물(indium gallium arsenide), 갈륨 안티몬화물(gallium antimonide), 또는 III-V족 또는 IV족 재료들의 다른 조합들을 포함하지만 이에 제한되지는 않는, 실리콘과 조합될 수 있거나 조합되지 않을 수 있는, 대체 재료들을 사용하여 형성될 수 있다. 기판을 형성할 수 있는 재료들의 소수의 예가 여기서 설명되지만, 반도체 디바이스가 구축될 수 있는 토대의 역할을 할 수 있는 임의의 재료가 본 발명의 사상 및 범위 내에 있다.

도 1, 2 및 5와 관련하여 설명된 층들 및 재료들은 집적 회로의 밑에 있는 디바이스 층(들)과 같이, 밑에 있는 반도체 기판 또는 구조체 상에 또는 그 위에 전형적으로 형성된다. 일 실시예에서, 밑에 있는 반도체 기판(100, 205 또는 506)은 집적 회로를 제조하는데 사용되는 일반적인 워크피스 물체를 나타낸다. 반도체 기판은 종종 웨이퍼 또는 다른 실리콘 조각 또는 또 다른 반도체 재료를 포함한다. 적합한 반도체 기판은 단결정 실리콘, 다결정 실리콘 및 SOI(silicon on insulator)뿐만 아니라 다른 반도체 재료로 형성된 유사한 기판을 포함하지만 이에 한정되지는 않는다. 제조 단계에 의존하여 반도체 기판은 종종 트랜지스터, 집적 회로 등을 포함한다. 기판은 또한 반도체 재료, 금속, 유전체, 도펀트, 및 반도체 기판에 흔히 존재하는 다른 재료를 포함할 수 있다. 일 실시예에서, 도 1, 도 2 및 도 5에 묘사된 구조체는 기판(100, 205 또는 506) 내에 또는 그 위에 형성된 밑에 있는 트랜지스터 또는 다른 반도체 디바이스 층(들) 상에서 제조된다. 또 다른 실시예에서, 도 1, 도 2 및 도 5에 묘사된 예시된 구조체는 기판(100, 205 또는 506) 위에 형성된 밑에 있는 저 레벨 인터커넥트 층들 상에서 제조된다.

본 발명의 특정 양태 및 적어도 일부 실시예에서, 특정 용어는 소정의 정의가능한 의미를 갖는다는 것을 알아야 한다. 예를 들어, "자유" 자성 층은 계산 변수를 저장하는 자성 층이다. "고정" 자성 층은 고정된 자화(자유 자성 층보다 자기적으로 더 단단함)를 갖는 자성 층이다. 터널링 유전체 또는 터널링 산화물과 같은 터널링 장벽은 자유 및 고정 자성 층들 사이에 위치되는 것이다. 고정 자성 층은 관련된 회로에 대한 입력 및 출력을 생성하기 위해 패터닝될 수 있다. 자화는 스핀 홀 효과에 의해 기입될 수 있다. 자화는 전압을 인가하는 동안 터널링 자기 저항 효과를 통해 판독될 수 있다. 일 실시예에서, 유전체 층의 역할은 큰 자기 저항 비를 야기하는 것이다. 자기 저항은 2개의 강자성 층이 반 평행 자화를 가질 때의 저항들과 평행 자화를 갖는 상태의 저항 사이의 차이의 비이다.

일 실시예에서, MTJ는 본질적으로 저항기로서 작용하며, 여기서 MTJ를 통과하는 전기 경로의 저항은 자유 자성 층에서의 및 고정 자성 층에서의 자화의 방향 또는 배향에 따라 "고(high)" 또는 "저(low)" 중 하나인, 2개의 저항 상태로 존재할 수 있다. 스핀 방향이 자유 자성 층에서 소수의 방향일 경우 고 저항 상태가 존재하고, 여기서, 자유 자성 층 및 고정 자성 층에서의 자화 방향은 서로 실질적으로 반대이거나 반평행이다. 스핀 방향이 자유 자성 층에서 다수의 방향인 경우 저 저항 상태가 존재하고, 여기서, 자유 자성 층 및 고정 자성 층에서의 자화 방향은 서로 실질적으로 정렬되거나 평행이다. MTJ의 저항 상태와 관련하여 "저(low)" 및 "고(high)"라는 용어는 서로 상대적이라는 것을 이해해야 한다. 다시 말해, 고 저항 상태는 단지 저 저항 상태보다 검출 가능한 더 높은 저항이며, 그 역도 성립한다. 따라서, 검출 가능한 저항의 차이로, 저 저항 상태 및 고 저항 상태는 상이한 정보 비트(즉, "0" 또는 "1")를 나타낼 수 있다.

따라서, MTJ는 그 자화 상태에 의해 단일 비트의 정보("0" 또는 "1")를 저장할 수 있다. MTJ에 저장된 정보는 MTJ를 통해 전류를 구동함으로써 감지된다. 자유 자성 층은 자성 배향을 유지하기 위해 전력을 필요로 하지 않는다. 이와 같이, MTJ의 상태는 디바이스에 대한 전력이 제거될 때 보존된다. 따라서, 일 실시예에서, 도 1에 묘사된 바와 같은 메모리 비트 셀은 비휘발성이다.

본 발명의 일 실시예에 따르면, 데이터의 각 비트는 별개의 자기 터널 접합(MTJ)에 저장된다. MTJ는 얇은 절연성 터널 장벽 층에 의해 분리된 2개의 자성 층을 포함하는 자성 소자이다. 자성 층들 중 하나는 기준층, 고정층 또는 핀된 자성 층으로 지칭되며, 안정된 기준 자기 배향을 제공한다. 비트는 자유 층으로 불리는 제2 자성 층에 저장되고, 자유 층의 자기 모멘트의 배향은 기준층에 평행하거나 기준층에 대해 반 평행한 2가지 상태 중 하나가 될 수 있다. TMR(tunneling magneto-resistance) 효과로 인해, 평행 상태에 비해 반 평행 상태의 전기 저항이 상당히 높다. STT-MRAM 디바이스에 정보를 기입하기 위해, 스핀 전달 토크 효과가 자유 층을 평행 상태로부터 반 평행 상태로 또는 역으로 전환시키기 위해 사용된다. MTJ를 통한 전류의 통과는 스핀 분극된 전류를 생성하고, 이것은 토크가 자유 층의 자화에 가해지는 결과를 낳는다. 스핀 분극된 전류가 충분히 강하면, 자유 층에 충분한 토크가 가해져서 그 자성 배향이 변하도록 야기하므로 비트들이 기입될 수 있게 한다. 저장된 비트를 판독하기 위해, 감지 회로가 MTJ의 저항을 측정한다. 감지 회로가 MTJ가 허용 가능한 신호 대 잡음(signal-to-noise)을 가지면서 저 저항(예를 들어 평행) 상태인지 또는 고 저항 상태(예를 들어, 반 평행)인지를 결정할 필요가 있기 때문에, STT-MRAM 셀은 셀의 전반적 전기 저항 및 저항 변화가 최소화되도록 설계될 필요가 있다.

본 명세서에서 설명된 하나 이상의 실시예에 관하여, 종래의 DRAM 메모리가 심한 스케일링 문제에 직면하고 있고 그래서 다른 유형의 메모리 디바이스가 전자 산업계에서 활발히 연구되고 있다는 것을 알아야 한다. 미래의 경쟁자 중 하나는 STT-MRAM 디바이스이다. 본 명세서에 설명된 실시예는 STT-MRAM 비트 셀 어레이를 로직 프로세스 기술에 임베디드하기 위한 제조 방법을 포함한다. 설명된 실시예는 로직 프로세서의 제작을 임베디드된 메모리 어레이와 연관시키는 처리 방식에 유리할 수 있다.

일 실시예에서, 기판(100, 205 또는 506)과 관련된 트랜지스터는 기판(100, 205 또는 506) 상에 제조된 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET 또는 단순히 MOS 트랜지스터)이다. 본 발명의 다양한 구현에서, MOS 트랜지스터는 평면 트랜지스터, 비평면 트랜지스터, 또는 이들의 조합일 수 있다. 비평면 트랜지스터는 더블 게이트 트랜지스터 및 트라이 게이트 트랜지스터와 같은 FinFET 트랜지스터, 및 나노 리본 및 나노 와이어 트랜지스터와 같은 랩 어라운드(wrap-around) 또는 올 어라운드 게이트 트랜지스터를 포함한다.

일 실시예에서, 기판 (100, 205 또는 506)의 각각의 MOS 트랜지스터는 적어도 2개의 층인 게이트 유전체 층 및 게이트 전극 층으로 형성된 게이트 스택을 포함한다. 게이트 유전체 층은 하나의 층 또는 층들의 스택을 포함할 수 있다. 하나 이상의 층은 실리콘 산화물, 실리콘 이산화물(SiO₂) 및/또는 하이-k 유전체 재료를 포함할 수 있다. 하이-k 유전체 재료는 하프늄, 실리콘, 산소, 티타늄, 탄탈, 란탄, 알루미늄, 바륨, 스트론튬, 이트륨, 납, 스칸듐, 니오븀, 및 아연과 같은 원소를 포함할 수 있다. 게이트 유전체 층에 사용될 수 있는 하이-k 재료의 예는 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오베이트를 포함한다. 일부 실시예에서, 어닐링 공정이 하이-k 재료가 사용될 때 그 품질을 향상시키기 위해 게이트 유전체 층에 대해 수행될 수 있다.

기판(100, 205 및 506)의 각각의 MOS 트랜지스터의 게이트 전극 층은 게이트 유전체 층 상에 형성되고, 트랜지스터가 PMOS 또는 NMOS 트랜지스터인지에 의존하여 적어도 하나의 P 타입 일함수 금속 또는 N 타입 일함수 금속으로 구성될 수 있다. 일부 구현에서, 게이트 전극 층은 2개 이상의 금속 층의 스택으로 구성될 수 있는데, 여기서 하나 이상의 금속 층은 일함수 금속 층들이며, 적어도 하나의 금속 층은 충전 금속 층(fill metal layer)이다.

PMOS 트랜지스터에 있어서, 게이트 전극에 대해 이용될 수 있는 금속들은 루테늄, 팔라듐, 백금, 코발트, 니켈, 및 전도성 금속 산화물들, 예를 들어 루테늄 산화물을 포함하지만, 이에 제한되지는 않는다. P 타입 금속 층은 약 4.9 eV와 약 5.2 eV 사이에 있는 일함수를 갖는 PMOS 게이트 전극의 형성을 가능하게 할 것이다. NMOS 트랜지스터에 있어서, 게이트 전극에 대해 이용될 수 있는 금속들은 하프늄, 지르코늄, 티타늄, 탄탈, 알루미늄, 이러한 금속들의 합금들, 및 이러한 금속들의 탄화물들, 예컨대 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 탄탈 탄화물, 및 알루미늄 탄화물을 포함하지만, 이에 제한되지는 않는다. N 타입 금속 층은 약 3.9eV와 약 4.2eV 사이의 일 함수를 갖는 NMOS 게이트 전극의 형성을 가능하게 할 것이다.

일부 구현에서, 게이트 전극은, 기판의 표면에 실질적으로 평행한 저부 부분 및 기판의 상부 표면에 실질적으로 수직인 2개의 측벽 부분을 포함하는 "U" 자형 구조체로 구성될 수 있다. 또 다른 구현에서, 게이트 전극을 형성하는 금속 층들 중 적어도 하나는 단순히 기판의 상부 표면에 실질적으로 평행하고 기판의 상부 표면에 실질적으로 수직인 측벽 부분들은 포함하지 않는 평면 층일 수 있다. 본 발명의 추가 구현에서, 게이트 전극은 U 자형 구조체들과, 평면이면서 U 자형이 아닌 구조체들의 조합으로 구성될 수 있다. 예를 들어, 게이트 전극은 하나 이상의 평면이면서 U 자형이 아닌 층의 꼭대기에 형성된 하나 이상의 U 자형 금속 층으로 구성될 수 있다.

본 발명의 일부 구현에서, 게이트 스택을 브라켓(bracket)하는 게이트 스택의 대향 측면들 상에 한 쌍의 측벽 스페이서가 형성될 수 있다. 측벽 스페이서들은, 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 탄소로 도핑된 실리콘 질화물, 및 실리콘 산질화물과 같은 재료로 형성될 수 있다. 측벽 스페이서들을 형성하기 위한 공정들은 본 기술분야에 잘 알려져 있으며, 일반적으로 퇴적 및 에칭 공정 단계들을 포함한다. 대안적인 구현에서, 복수의 스페이서 쌍이 이용될 수 있는데, 예를 들어 2쌍, 3쌍 또는 4쌍의 측벽 스페이서가 게이트 스택의 대향 측면들 상에 형성될 수 있다.

본 기술분야에 잘 알려져 있는 바와 같이, 각각의 MOS 트랜지스터의 게이트 스택에 인접하여 기판 내에 소스 영역과 드레인 영역이 형성된다. 소스 영역 및 드레인 영역은 일반적으로 주입/확산 공정 또는 에칭/퇴적 공정 중 어느 하나를 이용하여 형성된다. 전자의 공정에서, 붕소, 알루미늄, 안티몬, 인, 또는 비소와 같은 도펀트들이 기판 내로 이온 주입되어, 소스 영역 및 드레인 영역을 형성할 수 있다. 도펀트들을 활성화하고 이들이 기판 내로 더 확산되게 하는 어닐링 공정이 이온 주입 공정 다음에 전형적으로 이어진다. 후자의 공정에서, 기판은 먼저 소스 영역 및 드레인 영역의 위치들에서 리세스들을 형성하도록 에칭될 수 있다. 다음에, 소스 영역 및 드레인 영역을 제조하기 위해 이용되는 재료로 리세스들을 충전하도록 에피택셜 퇴적 공정이 수행될 수 있다. 일부 구현에서, 소스 영역 및 드레인 영역은 실리콘 게르마늄 또는 실리콘 탄화물과 같은 실리콘 합금을 이용하여 제조될 수 있다. 일부 구현에서, 에피택셜 퇴적된 실리콘 합금은 붕소, 비소, 또는 인과 같은 도펀트들로 인-시튜로 도핑될 수 있다. 다른 실시예에서, 소스 및 드레인 영역들은 게르마늄 또는 III-V족 재료 또는 합금과 같은 하나 이상의 대안적인 반도체 재료를 사용하여 형성될 수 있다. 또한, 추가 실시예들에서, 소스 영역 및 드레인 영역을 형성하기 위해 금속 및/또는 금속 합금의 하나 이상의 층이 이용될 수 있다.

도 6은 본 발명의 일 실시예에 따른 전자 시스템(600)의 블록도를 예시한다. 전자 시스템(600)은 예를 들어 휴대용 시스템, 컴퓨터 시스템, 프로세스 제어 시스템, 또는 프로세서 및 관련 메모리를 이용하는 임의의 다른 시스템에 대응할 수 있다. 전자 시스템(600)은 마이크로프로세서(602) (프로세서 604 및 제어 유닛 606을 가짐), 메모리 디바이스(608), 및 입/출력 디바이스(610)를 포함할 수 있다(전자 시스템(600)이 다양한 실시예에서 복수의 프로세서, 제어 유닛, 메모리 디바이스 유닛 및/또는 입/출력 디바이스를 가질 수 있다는 것을 이해해야 한다). 일 실시예에서, 전자 시스템(600)은 프로세서(604)에 의해 데이터에 대해 수행될 작업들뿐만 아니라, 프로세서(604), 메모리 디바이스(608) 및 입/출력 디바이스(610) 사이의 다른 트랜잭션들도 정의하는 명령어들의 세트를 갖는다. 제어 유닛(606)은, 명령어들이 메모리 디바이스(608)로부터 검색되고 실행되도록 야기하는 작업들의 세트를 통해 사이클링함으로써 프로세서(604), 메모리 디바이스(608) 및 입/출력 디바이스(610)의 작업들을 조정한다. 메모리 디바이스(608)는 여기에 설명된 바와 같이 로직 프로세서에 통합된 STT-MRAM 메모리 어레이를 포함할 수 있다. 일 실시예에서, 메모리 디바이스(608)는 도 6에 묘사된 바와 같이 마이크로프로세서(602)에 임베디드된다.

도 7은 본 발명의 일 실시예에 따른 컴퓨팅 디바이스(700)를 예시한다. 컴퓨팅 디바이스(700)는 보드(702)를 수용한다. 보드(702)는 프로세서(704) 및 적어도 하나의 통신 칩(706)을 포함하지만 이에 제한되지는 않는 다수의 컴포넌트를 포함할 수 있다. 프로세서(704)는 보드(702)에 물리적 및 전기적으로 결합된다. 일부 구현에서, 적어도 하나의 통신 칩(706)은 또한 보드(702)에 물리적 및 전기적으로 결합된다. 추가 구현에서, 통신 칩(706)은 프로세서(704)의 일부이다.

그 응용에 좌우되어, 컴퓨팅 디바이스(700)는 보드(702)에 물리적으로 또는 전기적으로 결합될 수도 있고 그렇지 않을 수도 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서(crypto processor), 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 (하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등과 같은) 대용량 스토리지 디바이스를 포함하되 이에 한정되지는 않는다.

통신 칩(706)은 컴퓨팅 디바이스(700)로 및 그로부터 데이터를 전송하기 위한 무선 통신을 가능하게 한다. "무선(wireless)"이라는 용어 및 그 파생어는, 비고체 매체를 통한 변조된 전자기 방사(electromagnetic radiation)의 사용을 통해 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 사용될 수 있다. 이러한 용어는, 일부 실시예들에서는 그렇지 않을 수도 있지만, 연관된 디바이스들이 어떠한 와이어도 포함하지 않는다는 것을 암시하는 것은 아니다. 통신 칩(706)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(Long Term Evolution), Ev-DO, HSPA +, HSDPA +, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물뿐만 아니라 3G, 4G, 5G 및 그 이상의 다른 무선 프로토콜을 포함한다. 컴퓨팅 디바이스(700)는 복수의 통신 칩(706)을 포함할 수 있다. 예를 들어, 제1 통신 칩(706)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용일 수 있으며, 제2 통신 칩(706)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용일 수 있다.

컴퓨팅 디바이스(700)의 프로세서(704)는 프로세서(704) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 실시예의 일부 구현에서, 프로세서의 집적 회로 다이는 본 발명의 실시예에 따라서 구축되는, 로직 프로세서에 통합된 변형 엔지니어링된 pMTJ 기반 STT-MRAM 메모리 어레이와 같은 하나 이상의 어레이를 포함한다. "프로세서"라는 용어는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 해당 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.

통신 칩(706)은 또한 통신 칩(706) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 실시예의 또 다른 구현에 따르면, 통신 칩의 집적 회로 다이는 본 발명의 실시예에 따라 구축된, 로직 프로세서에 통합된 변형 엔지니어링된 pMTJ 기반 STT-MRAM 메모리 어레이를 포함한다.

추가 구현에서, 컴퓨팅 디바이스(700) 내에 수용된 다른 컴포넌트는 본 발명의 실시예에 따라 구축된, 로직 프로세서에 통합된 변형 엔지니어링된 pMTJ 기반 STT-MRAM 메모리 어레이와 같은 하나 이상의 어레이를 포함하는 독립형 집적 회로 메모리 다이를 포함할 수 있다.

다양한 구현에서, 컴퓨팅 디바이스(700)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가 구현에서, 컴퓨팅 디바이스(700)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.

따라서, 본 발명의 하나 이상의 실시예는 일반적으로 임베디드 마이크로전자 메모리의 제조에 관한 것이다. 마이크로전자 메모리는 비휘발성일 수 있으며, 여기서 메모리는 전원이 공급되지 않을 때에도 저장된 정보를 유지할 수 있다. 본 발명의 하나 이상의 실시예는 로직 프로세서에 통합된 변형 엔지니어링된 pMTJ 기반 STT-MRAM 메모리 어레이들의 제조에 관한 것이다. 이러한 어레이는, 자신의 비휘발성을 위해서, 또는 eDRAM(embedded Dynamic Random Access Memory)의 대체로서, 임베디드된 비휘발성 메모리에 사용될 수 있다. 예를 들어, 이러한 어레이는 주어진 기술 노드 내에서 경쟁력 있는 셀 크기로 1T-1X 메모리 또는 2T-1X(X=커패시터 또는 저항기)에 대해 사용될 수 있다.

도 8은 본 발명의 하나 이상의 실시예를 포함하는 인터포저(800)를 도시한다. 인터포저(800)는 제1 기판(802)을 제2 기판(804)에 브리징하는 데 사용되는 개재 기판이다. 제1 기판(802)은, 예를 들어, 집적 회로 다이일 수 있다. 제2 기판(804)은, 예를 들어, 메모리 모듈, 컴퓨터 마더보드, 또는 또 다른 집적 회로 다이일 수 있다. 일반적으로, 인터포저(800)의 목적은 더 넓은 피치로 연결을 확장하거나 또는 상이한 연결로 연결을 재라우팅하는 것이다. 예를 들어, 인터포저(800)가 집적 회로 다이를 볼 그리드 어레이(ball grid array)(BGA)(806)에 결합시킬 수 있고, BGA가 다음으로 제2 기판(804)에 결합될 수 있다. 일부 실시예에서, 제1 및 제2 기판들(802/804)은 인터포저(800)의 대향 측면들에 부착된다. 다른 실시예에서, 제1 및 제2 기판들(802/804)은 인터포저(800)의 동일한 측면에 부착된다. 또 다른 실시예에서, 3개 이상의 기판이 인터포저(800)에 의해 안터키넥트된다.

인터포저(800)는 에폭시 수지, 유리 섬유 강화 에폭시 수지, 세라믹 재료, 또는 폴리이미드와 같은 중합체 재료로 형성될 수 있다. 추가의 구현에서, 인터포저는 실리콘, 게르마늄, 및 다른 III-V 및 IV 족 재료들과 같이, 반도체 기판에 사용하기 위해 전술한 동일한 재료들을 포함할 수 있는 대안적인 강성 또는 유연성 재료들로 형성될 수 있다.

인터포저는 금속 인터커넥트(808) 및 TSV(through-silicon via)(812)들을 포함하지만 이에 한정되지는 않는 비아(810)들을 포함할 수 있다. 인터포저(800)는 수동 및 능동 둘 다의 디바이스들을 포함하는 임베디드된 디바이스들(814)을 추가로 포함할 수 있다. 이러한 디바이스들은 커패시터들, 디커플링 커패시터들, 저항기들, 인덕터들, 퓨즈들, 다이오드들, 변압기들, 센서들 및 정전기 방전(ESD) 디바이스들을 포함하지만, 이에 제한되지는 않는다. 무선 주파수(RF) 디바이스, 전력 증폭기, 전력 관리 디바이스, 안테나, 어레이, 센서, 및 MEMS 디바이스와 같은 더 복잡한 디바이스들이 인터포저(800) 상에 또한 형성될 수 있다. 본 발명의 실시예에 따르면, 본 명세서에 개시된 장치 또는 공정은 인터포저(800)의 제조에 사용될 수 있다.

따라서, 본 발명의 실시예는 수직 자기 터널 접합(pMTJ)의 변형 엔지니어링을 위한 접근법 및 결과적 구조체를 포함한다.

일 실시예에서, 메모리 구조체는 기판 위에 배치된 pMTJ(perpendicular magnetic tunnel junction) 소자를 포함한다. 측 방향 변형 유발 재료 층은 pMTJ 소자 상에 배치된다. 층간 유전체 (ILD) 층은 pMTJ 소자 및 측 방향 변형 유발 재료 층 모두에 측 방향으로 인접하여 배치된다. ILD 층은 측 방향 변형 유발 재료 층의 최상부 면과 동일 평면 또는 실질적으로 동일 평면에 있는 최상부 면을 갖는다.

일 실시예에서, 측 방향 변형 유발 재료 층은 압축성 측 방향 변형 유발 재료 층이다.

일 실시예에서, 압축성 측 방향 변형 유발 재료 층은 티타늄 및 텅스텐으로 구성된 그룹으로부터 선택된 재료를 포함한다.

일 실시예에서, 측 방향 변형 유발 재료 층은 인장성 측 방향 변형 유발 재료 층이다.

일 실시예에서, 인장성 측 방향 변형 유발 재료 층은 탄탈 라이너 및 구리 충전 재료 스택을 포함한다.

일 실시예에서, pMTJ 소자는 전도성 페디스털 상에 배치된다.

일 실시예에서, ILD 층은 또한 전도성 페디스털에 측 방향으로 인접해 있다.

일 실시예에서, 메모리 구조체를 제조하는 방법은 기판 위에 pMTJ 소자를 형성하는 단계를 포함하며, pMTJ는 그 상에 형성된 하드마스크 층을 갖는다. 방법은 또한 pMTJ 소자 및 하드마스크 층 양쪽에 측 방향으로 인접한 층간 유전체(ILD) 층을 형성하는 단계를 포함한다. 이 방법은 또한 ILD 층에 개구를 형성하도록 하드마스크 층을 적어도 부분적으로 리세스하는 단계를 포함한다. 방법은 또한 ILD 층 위에 걸쳐 및 개구에 변형 유발 재료를 형성하는 단계를 포함한다. 방법은 또한 ILD 층을 노출시키고 그리고 pMTJ 소자 상에 측 방향 변형 유발 재료 층을 형성하도록 변형 유발 재료를 평탄화하는 단계를 포함한다.

일 실시예에서, 하드마스크 층을 적어도 부분적으로 리세스하는 단계는 하드마스크 층을 완전히 제거하는 단계를 포함한다.

일 실시예에서, 하드마스크 층은 금속 또는 전도성 하드마스크 층이다.

일 실시예에서, 하드마스크 층은 유전체 또는 절연성 하드마스크 층이다.

일 실시예에서, 변형 유발 재료를 형성하는 단계는 압축성 측 방향 변형 유발 재료를 형성하는 단계를 포함한다.

일 실시예에서, 압축성 측 방향 변형 유발 재료를 형성하는 단계는 화학적 기상 퇴적된 티타늄 재료, 원자 층 퇴적된 티타늄 재료, 및 화학적 기상 퇴적된 텅스텐으로 구성된 그룹으로부터 선택된 재료를 형성하는 단계를 포함한다.

일 실시예에서, 변형 유발 재료를 형성하는 단계는 인장성 측 방향 변형 유발 재료를 형성하는 단계를 포함한다.

일 실시예에서, 인장성 측 방향 변형 유발 재료를 형성하는 단계는 탄탈 라이너 및 구리 충전 재료 스택, 물리적 기상 퇴적에 의해 형성된 금속 막, 및 금속 시드 및 전기 도금된 금속 재료 스택으로 구성된 그룹으로부터 선택된 재료를 형성하는 단계를 포함한다.

일 실시예에서, 반도체 구조체는 기판 위에 배치된 제1 유전체층에 배치된 복수의 금속 2(M2) 라인/비아 1(V1) 쌍을 포함한다. 반도체 구조체는 또한 제1 유전체층 위에 배치된 제2 유전체 층에 배치된 복수의 금속 3(M3) 라인/비아 2(V2) 쌍 및 복수의 pMTJ를 포함하고, 복수의 M3/V2 쌍은 복수의 M2/V1 쌍의 제1 부분에 결합되고, 복수의 pMTJ는 복수의 M2/V1 쌍의 제2 부분에 결합된다. 복수의 pMTJ 각각은 MTJ 재료 스택 상의 측 방향 변형 유발 재료 층을 포함하는 상부 전극을 갖는다. 반도체 구조는 또한 제2 유전체 위에 배치된 제3 유전체 층에 배치된 복수의 금속 4(M4) 라인/비아 3(V3) 쌍 및 복수의 금속 4(M4) 라인/VTJ 쌍을 포함하고, 복수의 M4/V3 쌍은 복수의 M3/V2 쌍에 결합되고, 복수의 M4/VTJ 쌍은 복수의 pMTJ에 결합된다.

일 실시예에서, 복수의 pMTJ 각각은 제2 유전체 층에 배치된 복수의 전도성 페디스털 중 대응하는 것 상에 배치된다.

일 실시예에서, 복수의 전도성 페디스털 각각은 티타늄 질화물, 탄탈 질화물, 탄탈, 루테늄 및 코발트로 구성된 그룹으로부터 선택된 재료를 포함한다.

일 실시예에서, 복수의 전도성 페디스털 각각은 그 상에 배치된 복수의 pMTJ 중 대응하는 것보다 넓다.

일 실시예에서, 반도체 구조체는 복수의 pMTJ 각각의 측벽들을 따라 배치된 유전체 스페이서 층을 추가로 포함한다.

일 실시예에서, 유전체 스페이서 층은 복수의 전도성 페디스털 각각의 노출된 상부 표면 상으로 연장된다.

Claims

메모리 구조체로서:
기판 위의 하부 전극 상에 배치된 pMTJ(perpendicular magnetic tunnel junction) 소자;
상기 pMTJ 소자 위의 상부 전극 - 상기 상부 전극은 상기 pMTJ 소자 상에 배치된 측 방향 변형 유발 재료 층을 포함하고, 상기 측 방향 변형 유발 재료 층은 내부에 심(seam)을 포함함 -; 및
상기 pMTJ 소자 및 상기 측 방향 변형 유발 재료 층 모두에 측 방향으로 인접하여 배치된 층간 유전체(ILD) 층 - 상기 ILD 층은 상기 측 방향 변형 유발 재료 층의 최상부 면과 동일 평면에 있는 최상부 면을 가짐-
을 포함하는 메모리 구조체.
제1항에 있어서, 상기 측 방향 변형 유발 재료 층은 압축성 측 방향 변형 유발 재료 층인 메모리 구조체.
제2항에 있어서, 상기 압축성 측 방향 변형 유발 재료 층은 티타늄 및 텅스텐으로 구성된 그룹으로부터 선택된 재료를 포함하는 메모리 구조체.
제1항에 있어서, 상기 측 방향 변형 유발 재료 층은 인장성 측 방향 변형 유발 재료 층인 메모리 구조체.
제4항에 있어서, 상기 인장성 측 방향 변형 유발 재료 층은 탄탈 라이너 및 구리 충전 재료 스택을 포함하는 메모리 구조체.
제1항에 있어서, 상기 pMTJ 소자는 전도성 페디스털(pedestal) 상에 배치되는 메모리 구조체.
제1항에 있어서, 상기 ILD 층은 또한 전도성 페디스털에 측 방향으로 인접한 메모리 구조체.
메모리 구조체를 제조하는 방법으로서:
기판 위에 pMTJ 소자를 형성하는 단계 - 상기 pMTJ 소자는 그 상에 형성된 하드마스크 층을 가짐 -;
상기 pMTJ 소자 및 상기 하드마스크 층 모두에 측 방향으로 인접한 층간 유전체(ILD) 층을 형성하는 단계;
상기 ILD 층에 개구를 형성하도록 상기 하드마스크 층을 적어도 부분적으로 리세스하는 단계;
상기 ILD 층 위에 걸쳐 그리고 상기 개구에 변형 유발 재료를 형성하는 단계; 및
상기 ILD 층을 노출시키고 그리고 상기 pMTJ 소자 상에 측 방향 변형 유발 재료 층을 형성하도록 상기 변형 유발 재료를 평탄화하는 단계를 포함하는 방법.
제8항에 있어서, 상기 하드마스크 층을 적어도 부분적으로 리세스하는 단계는 상기 하드마스크 층을 완전히 제거하는 단계를 포함하는 방법.
제8항에 있어서, 상기 하드마스크 층은 금속 또는 전도성 하드마스크 층인 방법.
제8항에 있어서, 상기 하드마스크 층은 유전체 또는 절연성 하드마스크 층인 방법.
제8항에 있어서, 상기 변형 유발 재료를 형성하는 단계는 압축성 측 방향 변형 유발 재료를 형성하는 단계를 포함하는 방법.
제12항에 있어서, 상기 압축성 측 방향 변형 유발 재료를 형성하는 단계는 화학적 기상 퇴적된 티타늄 재료, 원자 층 퇴적된 티타늄 재료, 및 화학적 기상 퇴적된 텅스텐으로 구성된 그룹으로부터 선택된 재료를 형성하는 단계를 포함하는 방법.
제8항에 있어서, 상기 변형 유발 재료를 형성하는 단계는 인장성 측 방향 변형 유발 재료를 형성하는 단계를 포함하는 방법.
제14항에 있어서, 상기 인장성 측 방향 변형 유발 재료를 형성하는 단계는 탄탈 라이너 및 구리 충전 재료 스택, 물리적 기상 퇴적에 의해 형성된 금속 막, 및 금속 시드 및 전기 도금된 금속 재료 스택으로 구성된 그룹으로부터 선택된 재료를 형성하는 단계를 포함하는 방법.
반도체 구조체로서:
기판 위에 배치된 제1 유전체 층에 배치된 복수의 금속 2(M2) 라인/비아 1(V1) 쌍;
상기 제1 유전체 층 위에 배치된 제2 유전체 층에 배치된 복수의 금속 3(M3) 라인/비아 2(V2) 쌍 및 복수의 pMTJ - 상기 복수의 M3/V2 쌍은 상기 복수의 M2/V1 쌍의 제1 부분에 결합되고, 상기 복수의 pMTJ는 상기 복수의 M2/V1 쌍의 제2 부분에 결합되고, 상기 복수의 pMTJ 각각은 MTJ 재료 스택 상의 측 방향 변형 유발 재료 층을 포함하는 상부 전극을 가지고, 상기 측 방향 변형 유발 재료 층은 내부에 심을 포함함 -; 및
상기 제2 유전체 층 위에 배치된 제3 유전체 층에 배치된 복수의 금속 4(M4) 라인/비아 3(V3) 쌍 및 복수의 금속 4(M4) 라인/VTJ(via to junction) 쌍 - 상기 복수의 M4/V3 쌍은 상기 복수의 M3/V2 쌍에 결합되고, 상기 복수의 M4/VTJ 쌍은 상기 복수의 pMTJ에 결합됨 - 을 포함하는 반도체 구조체.
제16항에 있어서, 상기 측 방향 변형 유발 재료 층은 압축성 측 방향 변형 유발 재료 층인 반도체 구조체.
제16항에 있어서, 상기 측 방향 변형 유발 재료 층은 인장성 측 방향 변형 유발 재료 층인 반도체 구조체.
제16항에 있어서, 상기 복수의 pMTJ 각각은 상기 제2 유전체 층에 배치된 복수의 전도성 페디스털 중 대응하는 것 상에 배치되는 반도체 구조체.
제19항에 있어서, 상기 복수의 전도성 페디스털 각각은 티타늄 질화물, 탄탈 질화물, 탄탈, 루테늄 및 코발트로 구성된 그룹으로부터 선택된 재료를 포함하는 반도체 구조체.
제19항에 있어서, 상기 복수의 전도성 페디스털 각각은 그 상에 배치된 상기 복수의 pMTJ 중 대응하는 것보다 더 넓은 반도체 구조체.
제21항에 있어서, 상기 복수의 pMTJ 각각의 측벽들을 따라 배치된 유전체 스페이서 층을 추가로 포함하는 반도체 구조체.
제22항에 있어서, 상기 유전체 스페이서 층은 상기 복수의 전도성 페디스털 각각의 노출된 상부 표면들 상으로 연장되는 반도체 구조체.