[go: up one dir, main page]

KR102578883B1 - 안테나를 포함하는 반도체 패키지 - Google Patents

안테나를 포함하는 반도체 패키지 Download PDF

Info

Publication number
KR102578883B1
KR102578883B1 KR1020200161183A KR20200161183A KR102578883B1 KR 102578883 B1 KR102578883 B1 KR 102578883B1 KR 1020200161183 A KR1020200161183 A KR 1020200161183A KR 20200161183 A KR20200161183 A KR 20200161183A KR 102578883 B1 KR102578883 B1 KR 102578883B1
Authority
KR
South Korea
Prior art keywords
package substrate
antenna pattern
package
layer
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020200161183A
Other languages
English (en)
Other versions
KR20220000329A (ko
Inventor
장수진
박상용
Original Assignee
주식회사 네패스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 네패스 filed Critical 주식회사 네패스
Publication of KR20220000329A publication Critical patent/KR20220000329A/ko
Application granted granted Critical
Publication of KR102578883B1 publication Critical patent/KR102578883B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/12—Supports; Mounting means
    • H01Q1/22—Supports; Mounting means by structural association with other equipment or articles
    • H01Q1/2283—Supports; Mounting means by structural association with other equipment or articles mounted in or on the surface of a semiconductor substrate as a chip-type antenna or integrated with other components into an IC package
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/315—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the encapsulation having a cavity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/36—Structural form of radiating elements, e.g. cone, spiral, umbrella; Particular materials used therewith
    • H01Q1/38—Structural form of radiating elements, e.g. cone, spiral, umbrella; Particular materials used therewith formed by a conductive layer on an insulating support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 개시의 기술적 사상은 제1 배선 패턴을 포함하는 제1 패키지 기판; 상기 제1 패키지 기판 상의 제1 반도체 칩; 상기 제1 반도체 칩을 덮도록 상기 제1 패키지 기판 상에 배치된 제1 몰딩층; 상기 제1 몰딩층 상의 안테나 패턴; 및 상기 제1 몰딩층을 관통하고, 상기 안테나 패턴과 상기 제1 패키지 기판의 제1 배선 패턴 사이를 전기적으로 연결하는 제1 연결 도전체;를 포함하는 반도체 패키지를 제공한다.

Description

안테나를 포함하는 반도체 패키지 {SEMICONDUCTOR PACKAGE INCLUDING ANTENNA}
본 개시의 기술적 사상은 반도체 패키지에 관한 것으로서, 보다 상세하게는 무선 신호의 송수신을 위한 안테나 구조를 포함하는 반도체 패키지에 관한 것이다.
전자 장치에서, 집적 회로는 소형, 경량, 높은 신뢰성 및 대량 생산이 용이한 장점으로 인해 널리 적용된다. 집적 회로 패키지 장치는 특정 기능을 갖는 회로에 의해 요구되는 모든 구성 요소를 하나의 칩으로 통합하고, 그 칩을 패키지 기판 상에 칩을 패키징할 수 있다. 구성 요소는 반도체, 저항기 및 캐패시터와 같은 소자와, 소자 사이의 연결 도선 등을 포함할 수 있다. 칩이 무선 신호를 수신 또는 송신할 필요가 있는 경우, 안테나가 집적 회로 패키지 장치에 배치될 수 있다.
본 개시의 기술적 사상이 해결하고자 하는 과제는 안테나 구조를 포함하는 반도체 패키지를 제공하는데 있다.
상술한 과제를 해결하기 위하여 본 개시의 기술적 사상은 제1 배선 패턴을 포함하는 제1 패키지 기판; 상기 제1 패키지 기판 상의 제1 반도체 칩; 상기 제1 반도체 칩을 덮도록 상기 제1 패키지 기판 상에 배치된 제1 몰딩층; 상기 제1 몰딩층 상의 안테나 패턴; 및 상기 제1 몰딩층을 관통하고, 상기 안테나 패턴과 상기 제1 패키지 기판의 제1 배선 패턴 사이를 전기적으로 연결하는 제1 연결 도전체;를 포함하는 반도체 패키지를 제공한다.
예시적인 실시예들에서, 상기 제1 연결 도전체는 외측으로 볼록한 형태의 측벽을 가지고, 상기 제1 패키지 기판의 상면에 평행한 제1 방향 및 상기 제1 패키지 기판의 상면에 수직한 제2 방향에 있어서, 상기 제1 연결 도전체의 상기 제1 방향에 따른 최대 폭은 상기 제1 반도체 칩의 상기 제2 방향에 따른 높이 보다 크다.
예시적인 실시예들에서, 상기 제1 연결 도전체는 솔더를 포함한다.
예시적인 실시예들에서, 상기 제1 연결 도전체는, 제1 도전 물질을 포함하는 코어부; 및 상기 제1 도전 물질과 상이한 제2 도전 물질을 포함하고, 상기 코어부를 감싸는 쉘부;를 포함한다.
예시적인 실시예들에서, 상기 코어부의 상기 제1 도전 물질은 구리를 포함하고, 상기 쉘부의 상기 제2 도전 물질은 솔더를 포함한다.
예시적인 실시예들에서, 상기 코어부는 상기 쉘부에 덮인 측벽 및 상기 쉘부에 덮이지 않은 상면을 포함하고, 상기 코어부의 상기 상면은 상기 안테나 패턴에 접한다.
예시적인 실시예들에서, 상기 제1 몰딩층의 상면을 덮는 패시베이션층을 더 포함하고, 상기 안테나 패턴은 상기 패시베이션층 상에 배치된다.
예시적인 실시예들에서, 상기 제1 연결 도전체는 그 측벽이 직선 형태를 가지는 기둥 형태이고, 솔더, 구리 또는 이들의 조합을 포함한다.
예시적인 실시예들에서, 상기 제1 연결 도전체는 상기 제1 반도체 칩과 상기 제1 반도체 칩에 이웃한 전자 부품 사이에 배치된다.
예시적인 실시예들에서, 상기 안테나 패턴의 측면의 적어도 일부를 덮는 제1 커버 절연층을 더 포함하고, 상기 안테나 패턴의 상면은 외부에 노출된다.
예시적인 실시예들에서, 상기 안테나 패턴의 측면의 적어도 일부는 상기 제1 몰딩층에 덮이고, 상기 안테나 패턴의 상면은 외부에 노출된다.
예시적인 실시예들에서, 상기 안테나 패턴이 외부에 노출되지 않도록 상기 안테나 패턴을 덮는 제1 커버 절연층을 더 포함한다.
예시적인 실시예들에서, 상기 안테나 패턴과 상기 제1 반도체 칩 사이에 배치된 도전성 접지층을 더 포함한다.
예시적인 실시예들에서, 제2 배선 패턴을 포함하는 제2 패키지 기판; 상기 제2 패키지 기판 상의 제2 반도체 칩; 상기 제2 반도체 칩을 덮도록 상기 제2 패키지 기판 상에 배치되고, 상기 제1 패키지 기판과 상기 제2 패키지 기판 사이에 배치된 제2 몰딩층; 및 상기 제2 몰딩층을 관통하고, 상기 제1 패키지 기판의 상기 제1 배선 패턴과 상기 제2 패키지 기판의 상기 제2 배선 패턴 사이를 전기적으로 연결하는 제2 연결 도전체;를 더 포함하고, 상기 제1 패키지 기판의 상면에 평행한 제1 방향 및 상기 제1 패키지 기판의 상면에 수직한 제2 방향에 있어서, 상기 제2 연결 도전체의 상기 제1 방향에 따른 최대 폭은 상기 제2 반도체 칩의 상기 제2 방향에 따른 높이 보다 크다.
본 개시의 예시적인 실시예들에 의하면, 안테나 패턴은 반도체 칩과 근접 배치되므로, 안테나 패턴과 반도체 칩 사이의 신호 전송 경로가 짧아질 수 있고, 이에 따라 신호 전송 효율이 향상될 수 있다.
도 1은 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 3은 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 4는 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 5는 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 6은 도 5의 "VI"로 표시된 영역을 나타내는 단면도이다.
도 7a 내지 도 7c는 각각 도 5의 "VI"로 표시된 영역에 대응된 영역을 나타내는 단면도들이다.
도 8은 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 9은 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 10은 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 11은 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 12는 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
이하, 첨부도면을 참조하여 본 개시의 예시적인 실시예들을 상세히 설명하기로 한다. 그러나, 본 개시의 예시적인 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 개시의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 개시의 예시적인 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 개시의 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 개시의 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 개시의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 개시에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 개시의 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 개시의 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
도 1은 본 개시의 예시적인 실시예들에 따른 반도체 패키지(10)를 나타내는 단면도이다.
도 1을 참조하면, 반도체 패키지(10)는 패키지 기판(101), 반도체 칩(130), 몰딩층(140), 안테나 패턴(150), 및 커버 절연층(157)을 포함할 수 있다. 반도체 패키지(10)는 무선 통신을 송수신하기 위해 안테나 패턴(150)이 구비된 안테나-인-패키지(Antenna in Package)일 수 있다.
패키지 기판(101)은 재배선(redistribution) 공정을 통해 형성된 재배선 기판, 인쇄회로 기판(Printed Circuit Board, PCB), MCPCB(Metal Core PCB), MPCB(Metal PCB), FPCB(Flexible PCB)를 포함할 수 있다.
예시적인 실시예들에서, 패키지 기판(101)은 배선 절연층(110) 및 배선 패턴(120)을 포함하는 재배선 기판일 수 있다. 배선 절연층(110)은 수직 방향으로 적층된 복수의 절연층(111, 113, 115)을 포함할 수 있다. 예를 들어, 배선 절연층(110)은 절연성 폴리머, 에폭시, 또는 이들의 조합으로 형성될 수 있다. 배선 패턴(120)은 배선 절연층(110)에 의해 피복될 수 있다. 배선 패턴(120)은 반도체 칩(130) 등 반도체 패키지(10)에 포함된 전자 부품(예를 들어, 반도체 칩, 수동 부품 등)에 전기적으로 연결될 수 있다. 배선 패턴(120)은 반도체 칩(130) 등의 전자 부품과 안테나 패턴(150) 사이를 전기적으로 연결할 수 있다. 배선 패턴(120)은 서로 다른 층을 이루도록 배선 절연층(110) 내에 배치된 라인 패턴들과 상기 라인 패턴들 사이를 연결하는 비아 패턴들을 포함할 수 있다. 배선 패턴(120)은 패키지 기판(101)의 하면을 통해 노출되는 외부 패드를 포함할 수 있다. 배선 패턴(120)은 구리(Cu), 알루미늄(Al)과 같은 도전성 물질을 포함할 수 있다.
반도체 칩(130)은 서로 반대된 제1 면 및 제2 면을 포함할 수 있다. 반도체 칩(130)의 제1 면은 칩 패드(131)가 마련된 패드면일 수 있다. 반도체 칩(130)의 칩 패드(131)는 반도체 칩(130)에 형성된 반도체 소자와 전기적으로 연결될 수 있다. 구체적으로 도시되지 않았으나, 반도체 칩(130)은 반도체 칩(130)의 상기 제1 면을 덮되 칩 패드(131)를 노출시키는 개구부를 포함하는 패시베이션막을 포함할 수 있다.
반도체 칩(130)은 패키지 기판(101) 상에 플립 칩 방식으로 실장될 수 있다. 반도체 칩(130)은 칩 패드(131)가 마련된 상기 제1 면이 패키지 기판(101)을 향하도록 패키지 기판(101)의 상면 상에 배치될 수 있다. 예를 들어, 반도체 칩(130)과 패키지 기판(101)의 상면 상에 있는 배선 패턴(120)의 일부분 사이에는 마이크로 범프와 같은 칩 연결 단자(137)가 배치될 수 있다. 반도체 칩(130)은 칩 연결 단자(137)를 통해 배선 패턴(120)에 전기적으로 연결될 수 있다.
반도체 칩(130)에는 다양한 종류의 복수의 개별 소자(individual devices)가 형성될 수 있다. 예컨대, 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-oxide-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다.
예시적인 실시예들에서, 반도체 칩(130)은 안테나 패턴(150)과 전기적으로 또는 신호 전송 가능하게 연결된 통신용 반도체 칩으로서, 안테나 패턴(150)을 통해 송수신되는 무선 신호를 처리하기 위한 신호 처리 회로 등을 포함할 수 있다. 예를 들어, 반도체 칩(130)은 RFIC(Radio-Frequency Integrated Circuit)를 포함할 수 있다.
예시적인 실시예들에서, 반도체 칩(130)은 예를 들면, 메모리 칩일 수 있다. 상기 메모리 칩은 예를 들면, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩(130)이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 칩일 수 있다.
또는, 예시적인 실시예들에서, 반도체 칩(130)은 로직 칩일 수 있다. 예를 들어, 반도체 칩(130)은 CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit) 또는 AP(Application Processor)일 수 있다.
반도체 패키지(10)는 하나의 반도체 칩(130)을 포함할 수도 있고, 2개 이상의 반도체 칩(130)을 포함할 수도 있다. 반도체 패키지(10)에 포함된 2개 이상의 반도체 칩(130)은 동종의 반도체 칩(130)일 수도 있고, 이종의 반도체 칩(130)일 수도 있다. 예시적인 실시예들에서, 반도체 패키지(10)는 서로 다른 종류의 반도체 칩들(130) 및 각종 전자 부품들이 서로 전기적으로 연결되어 하나의 시스템으로 동작하는 시스템 인 패키지(system in package)일 수 있다.
몰딩층(140)은 패키지 기판(101)의 상면 상에 배치되며 반도체 칩(130)의 적어도 일부를 덮을 수 있다. 예를 들어, 몰딩층(140)은 반도체 칩(130)의 측면을 덮고, 반도체 칩(130)의 상면을 덮을 수 있다. 일부 예시적인 실시예들에서, 몰딩층(140)은 반도체 칩(130)의 측면을 덮되, 반도체 칩(130)의 상면은 덮지 않을 수도 있다. 또한, 몰딩층(140)은 반도체 칩(130)과 패키지 기판(101) 사이에 채워지며, 반도체 칩(130) 아래에 있는 칩 연결 단자(137)를 둘러쌀 수 있다. 몰딩층(140)은 예를 들어 에폭시 몰딩 컴파운드로 형성될 수 있으나, 이에 한정되는 것은 아니다.
커버 절연층(157)은 몰딩층(140)의 상면 상에 마련될 수 있다. 커버 절연층(157)은 안테나 패턴(150)의 적어도 일부를 덮을 수 있다. 커버 절연층(157)은, 예를 들어, 절연성 폴리머, 에폭시, 또는 이들의 조합으로 형성될 수 있다.
안테나 패턴(150)은 반도체 칩(130)에 전기적으로 또는 신호 전송 가능하도록 연결될 수 있고, 외부 기기와의 무선 신호를 전송하는데 이용될 수 있다. 예를 들어, 안테나 패턴(150)은 밀리미터 파장 대역의 무선 신호를 방사하거나 수신할 수 있다. 예를 들어, 안테나 패턴(150)은 패치 안테나(patch antenna)일 수 있으며, 싱글 어레이(single array) 또는 멀티 어레이(multi array) 형태의 패치 안테나일 수 있다. 다만, 안테나 패턴(150)의 형태 및/또는 배치가 이들에 한정되는 것은 아니며, 안테나 패턴(150)은 원하는 주파수 대역의 통신을 수행하기에 적합한 다양한 형태 및/또는 배치를 가질 수 있다.
예를 들어, 안테나 패턴(150)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru), 또는 이들의 조합을 포함할 수 있다.
안테나 패턴(150)은 몰딩층(140)의 상면 상에 배치될 수 있다. 예시적인 실시예들에서, 안테나 패턴(150)은 커버 절연층(157)과 동일한 레벨에 위치할 수 있다. 예를 들어, 안테나 패턴(150)의 상면은 커버 절연층(157)의 상면과 동일 평면 상에 위치할 수 있다. 예를 들어, 안테나 패턴(150)의 측면의 적어도 일부는 커버 절연층(157)에 덮이고, 안테나 패턴(150)의 상기 상면은 외부에 노출될 수 있다.
예시적인 실시예들에서, 안테나 패턴(150)은 몰딩층(140)의 상면 상에 재배선 공정을 수행하여 형성할 수 있다.
예시적인 실시예들에서, 안테나 패턴(150)은 몰딩층(140)을 관통하여 연장된 연결 도전체(155)를 통해 패키지 기판(101)의 배선 패턴(120)에 전기적으로 연결될 수 있다. 안테나 패턴(150)은 연결 도전체(155) 및 배선 패턴(120)을 통해 반도체 칩(130)에 전기적으로 연결될 수 있다.
예시적인 실시예들에서, 연결 도전체(155)는 수평 방향(X방향 및/또는 Y방향)으로 이웃하는 반도체 칩들(130) 사이 또는 반도체 칩(130)과 이에 이웃하는 전자 부품 사이에 배치될 수 있다.
다른 예시적인 실시예들에서, 연결 도전체(155)가 생략되며, 안테나 패턴(150)은 배선 패턴(120)에 마련된 급전(feed) 패턴에 신호 전송 가능하게 커플링될 수도 있다. 배선 패턴(120)의 상기 급전 패턴은 안테나 패턴(150)과 무선 통신하도록 구성되며, 배선 패턴(120)의 상기 급전 패턴과 안테나 패턴(150)은 상호 이격된 상태로 신호를 송수신하도록 구성될 수 있다. 이에 따라, 배선 패턴(120)과 안테나 패턴(150)을 직접 연결시키기 위한 급전 라인(예를 들어, 연결 도전체(155))이 생략될 수 있다. 안테나 패턴(150)이 배선 패턴(120)의 급전 패턴에 신호 전송 가능하게 커플링될 수 있도록, 배선 패턴(120)의 상기 급전 패턴의 형태 및 사이즈 또는 배선 패턴(120)의 상기 급전 패턴과 안테나 패턴(150) 사이의 거리가 조절될 수 있다.
본 개시의 예시적인 실시예들에 의하면, 안테나 패턴(150)이 반도체 칩(130)과 근접 배치되므로, 안테나 패턴(150)과 반도체 칩(130) 사이의 신호 전송 경로가 짧아질 수 있고, 이에 따라 신호 전송 효율이 향상될 수 있다.
또한, 본 개시의 예시적인 실시예들에 의하면, 안테나 패턴(150)이 커버 절연층(157)에 매립된 형태를 가지므로, 반도체 패키지(10)의 소형화가 가능하다.
도 2는 본 개시의 예시적인 실시예들에 따른 반도체 패키지(10a)를 나타내는 단면도이다. 앞서 설명된 내용과 중복된 것은 생략하거나 간단히 한다.
도 2를 참조하면, 안테나 패턴(150)은 적어도 일부분이 몰딩층(140)에 매립될 수 있다. 예시적인 실시예들에서, 안테나 패턴(150)의 측면의 적어도 일부는 몰딩층(140)에 덮이되, 안테나 패턴(150)의 상면은 몰딩층(140)의 상면과 동일 평면 상에 있을 수 있다. 안테나 패턴(150)의 상기 상면은 외부로 노출될 수 있다. 다른 예시적인 실시예들에서, 안테나 패턴(150)은 몰딩층(140)에 매립되어 외부에 노출되지 않을 수도 있다. 본 개시의 예시적인 실시예들에 의하면, 안테나 패턴(150)이 몰딩층(140)에 매립된 형태를 가지므로, 반도체 패키지(10a)의 소형화가 가능하다.
도 3은 본 개시의 예시적인 실시예들에 따른 반도체 패키지(10b)를 나타내는 단면도이다. 앞서 설명된 내용과 중복된 것은 생략하거나 간단히 한다.
도 3을 참조하면, 반도체 패키지(10b)는 도전성 접지층(163)을 포함할 수 있다. 도전성 접지층(163)은 안테나 패턴(150)과 다른 층(layer)을 이루도록, 패키지 기판(101)의 상면에 수직한 방향(Z방향)으로 다른 레벨에 위치될 수 있다. 안테나 패턴(150) 아래에 배치되고, 안테나 패턴(150)의 적어도 일부와 수직 방향(Z방향)으로 중첩될 수 있다. 도전성 접지층(163)이 안테나 패턴(150)의 적어도 일부와 수직 방향(Z방향)으로 중첩되도록 배치되므로, 도전성 접지층(163) 보다 아래에 배치된 전자 부품과 안테나 패턴(150) 사이의 전자파 간섭이 방지될 수 있다. 예를 들어, 도전성 접지층(163)은 몰딩층(140)의 상면을 따라서 수평 방향(예를 들어, X방향 및/또는 Y방향)으로 연장될 수 있으며, 커버 절연층(157)에 의해 덮일 수 있다. 예를 들어, 도전성 접지층(163)은 면(plane) 형태일 수 있다.
예시적인 실시예들에서, 커버 절연층(157)은 안테나 패턴(150)이 외부에 노출되지 않도록, 안테나 패턴(150)을 덮을 수 있다.
도 4는 본 개시의 예시적인 실시예들에 따른 반도체 패키지(10c)를 나타내는 단면도이다. 이하에서, 도 3를 참조하여 설명된 반도체 패키지(10b)와의 차이점을 중심으로 도 4에 도시된 반도체 패키지(10c)를 설명한다.
도 4를 참조하면, 반도체 패키지(10c)는 반도체 패키지(10c)의 최외곽 부분에 배치된 외부 도전성 차폐층(161)을 더 포함할 수 있다. 외부 도전성 차폐층(161)은 외부 환경과 반도체 패키지(10b)에 포함된 반도체 칩(130) 등의 전자 부품 사이의 전자파 간섭을 차폐하는 역할을 수행할 수 있다. 예를 들어, 외부 도전성 차폐층(161)은 몰딩층(140)의 측면, 커버 절연층(157)의 측면 및 상면, 패키지 기판(101)의 측면 상에 형성될 수 있다.
예를 들어, 외부 도전성 차폐층(161)은 구리(Cu), 은(Ag), 백금(Pt) 등의 도전성 물질을 포함할 수 있다. 예를 들어, 외부 도전성 차폐층(161)은 물리 기상 증착, 화학 기상 증착, 무전해 도금, 전해 도금, 스프레잉 등의 공정을 통해 형성될 수 있으나, 이에 한정되는 것은 아니다.
반도체 패키지(10c)가 안테나 패턴(150)이 배치된 제1 영역과 상기 제1 영역에서 이격된 제2 영역을 포함할 때, 안테나 패턴(150)을 통해 무선 신호의 전송이 외부 도전성 차폐층(161)에 의해 차단되지 않도록, 외부 도전성 차폐층(161)은 안테나 패턴(150)이 배치된 반도체 패키지(10c)의 상기 제1 영역을 덮지 않도록 형성될 수 있다. 예시적인 실시예들에서, 안테나 패턴(150)은 상기 제1 영역 내에 있는 패키지 기판(101)의 일부분 내에 배치되고, 반도체 칩(130) 등의 전자 부품과 외부 도전성 차폐층(161)은 상기 제2 영역 내에 배치될 수 있다. 예를 들어, 상방에서 보았을 때, 외부 도전성 차폐층(161)은 반도체 패키지(10c)의 상기 제2 영역 내에 있는 커버 절연층(157)의 상면 및 측면, 반도체 패키지(10c)의 상기 제2 영역 내에 있는 몰딩층(140)의 측면 및 패키지 기판(101)의 측면을 덮도록 형성될 수 있다.
예시적인 실시예들에서, 외부 도전성 차폐층(161)은 배선 패턴(120)에 전기적으로 연결될 수 있다. 예를 들어, 외부 도전성 차폐층(161)은 패키지 기판(101)의 측면을 통해 노출된 배선 패턴(120)의 일 부분에 접하도록 형성될 수 있다. 예시적인 실시예들에서, 외부 도전성 차폐층(161)은 배선 패턴(120)을 통해 전기적으로 접지될 수 있다.
예시적인 실시예들에서, 외부 도전성 차폐층(161)은 도전성 접지층(163)과 배선 패턴(120)을 전기적으로 연결할 수 있다. 예를 들어, 외부 도전성 차폐층(161)은 패키지 기판(101)의 측면, 몰딩층(140)의 측면, 커버 절연층(157)의 측면을 따라 연장되되, 패키지 기판(101)의 측면을 통해 노출된 배선 패턴(120)의 일 부분 및 도전성 접지층(163)에 접촉할 수 있다. 도전성 접지층(163)은 배선 패턴(120) 및 외부 도전성 차폐층(161)을 통해 접지 전압을 제공받아 전기적으로 접지될 수 있다.
도 5는 본 개시의 예시적인 실시예들에 따른 반도체 패키지(10d)를 나타내는 단면도이다. 도 6은 도 5의 "VI"로 표시된 영역을 나타내는 단면도이다. 이하에서, 도 3를 참조하여 설명된 반도체 패키지(10b)와의 차이점을 중심으로 도 5 및 도 6에 도시된 반도체 패키지(10d)를 설명한다.
도 5 및 도 6을 참조하면, 반도체 패키지(10d)는 몰딩층(140)을 관통하는 연결 도전체(155a)를 포함할 수 있다. 연결 도전체(155a)는 안테나 패턴(150)과 반도체 칩(130)을 연결하는 전기적 경로의 일부를 구성하며, 안테나 패턴(150)과 반도체 칩(130) 사이의 신호 전송 경로의 일부를 구성할 수 있다. 연결 도전체(155a)의 상단은 안테나 패턴(150)에 연결되고, 연결 도전체(155a)의 하단은 패키지 기판(101)의 상면 상에 있는 배선 패턴(120)의 일부에 연결될 수 있다.
도 5에서는 연결 도전체(155a)가 반도체 패키지(10d)의 가장자리 부분에 배치된 것으로 예시되었으나, 연결 도전체(155a)의 위치가 이에 한정되는 것은 아니다. 예를 들어, 연결 도전체(155a)는 반도체 패키지(10d)의 중심 부분에 배치될 수 있다. 예를 들어, 도 1에 도시된 연결 도전체(155)와 유사하게, 연결 도전체(155a)는 수평 방향(X방향 및/또는 Y방향)으로 이웃하는 반도체 칩들(130) 사이 또는 반도체 칩(130)과 이에 이웃하는 전자 부품 사이에 배치될 수 있다.
연결 도전체(155a)는 대체로 볼 형태를 가질 수 있다. 예를 들어, 연결 도전체(155a)는 대체로 구(sphere) 형태이되, 상면 및 하면은 평탄화되어 평평한 표면부를 가질 수 있다. 연결 도전체(155a)의 측벽은 반경 방향의 외측으로 볼록한 형태의 프로파일을 가질 수 있다.
연결 도전체(155a)의 수평 방향(예를 들어, 패키지 기판(101)의 상면에 평행한 방향(예를 들어, X방향 또는 Y 방향))에 따른 수평 폭은 연결 도전체(155a)의 하단과 상단 사이에 있는 중간 부분에서 최대일 수 있다. 예를 들어, 연결 도전체(155a)는 하단에서 상기 중간 부분으로 갈수록 점차 증가하고, 상기 중간 부분으로부터 상단으로 갈수록 점차 감소할 수 있다.
예시적인 실시예들에서, 연결 도전체(155a)의 상기 중간 부분의 수평 폭은 반도체 칩(130)의 수직 방향(예를 들어, 패키지 기판(101)의 상면에 수직한 방향(Z방향))에 따른 높이보다 클 수 있다. 예를 들어, 연결 도전체(155a)의 상기 중간 부분의 수평 폭은 반도체 칩(130)의 높이의 1.5배 내지 3배 사이일 수 있다.
예시적인 실시예들에서, 연결 도전체(155a)는 솔더, 구리 또는 이들의 조합을 포함할 수 있다. 예를 들어, 연결 도전체(155a)는 솔더를 포함하며, 솔더볼을 이용하여 제조할 수 있다.
예시적인 실시예들에서, 상기 연결 도전체(155a)를 형성하기 위해, 패키지 기판(101) 상에 솔더볼을 위치시키고 리플로우 공정을 수행하는 단계, 상기 반도체 칩(130) 및 솔더볼을 덮는 몰딩 물질을 형성하는 단계, 상기 몰딩 물질에 대한 연마 공정(예를 들어, 백 그라인딩 또는 화학적 기계적 연마)를 수행하여 상기 솔더볼을 노출시키는 단계를 차례로 수행할 수 있다. 상기 연마 공정 시, 상기 솔더볼의 일부가 상기 몰딩 물질과 함께 제거될 수 있으며, 연결 도전체(155a)의 상면 및 몰딩층(140)의 상면은 평탄하게 연마되어 동일 평면 상에 있을 수 있다.
본 개시의 예시적인 실시예들에 의하면, 상기 연결 도전체(155a)는 솔더볼을 이용하여 낮은 비용으로 제조할 수 있으므로, 반도체 패키지(10d)의 제조 비용을 크게 절감할 수 있다.
또한, 본 개시의 예시적인 실시예들에 의하면, 상기 연결 도전체(155a)는 일반적인 수직 연결 구조에 비하여 큰 부피를 가지므로 공정 오차에 기인한 오정렬 이슈가 줄어들다. 또한, 연결 도전체(155a)와 안테나 패턴(150)과 같은 다른 도전체 사이의 접촉 면적이 증가되어 접촉 저항을 줄일 수 있고, 궁극적으로 연결 도전체(155a)를 포함하는 신호 전송 경로를 통한 신호 전송 효율이 향상될 수 있다.
도 7a 내지 도 7c는 각각 도 5의 "VI"로 표시된 영역에 대응된 영역을 나타내는 단면도들이다.
도 7a를 도 5과 함께 참조하면, 연결 도전체(155b)는 코어부(1551) 및 쉘부(1553)를 포함하는 코어-쉘(core-shell) 구조를 가질 수 있다. 쉘부(1553)는 코어부(1551)의 적어도 일부를 감쌀 수 있다. 예를 들어, 코어부(1551)는 대체로 볼 형태이며, 쉘부(1553)는 코어부(1551)의 외면 전체를 덮을 수 있다.
상기 코어부(1551) 및 쉘부(1553)는 서로 다른 도전 물질을 포함할 수 있다. 예를 들어, 코어부(1551)는 쉘부(1553)를 구성하는 물질보다 전기 전도도가 높은 물질로 구성될 수 있다. 예를 들어, 쉘부(1553)는 다른 물질과의 접착성이 우수한 물질로 구성될 수 있다. 예시적인 실시예들에서, 코어부(1551)는 구리(Cu)를 포함하고, 쉘부(1553)는 솔더를 포함할 수 있다.
도 7b를 도 5과 함께 참조하면, 연결 도전체(155c)는 코어부(1551a) 및 코어부(1551a)의 측면을 둘러싸는 쉘부(1553a)를 포함할 수 있다. 코어부(1551a)의 측면은 쉘부(1553a)에 덮이되, 코어부(1551a)의 상부 및 하부 중 적어도 하나는 쉘부(1553a)에 덮이지 않을 수 있다. 예를 들어, 코어부(1551a)의 상부는 쉘부(1553a)에 덮이지 않으며, 코어부(1551a)의 상부는 안테나 패턴(150)과 같은 다른 도전체에 직접에 연결될 수 있다. 상기 코어부(1551a)는 연마 공정을 통해 평탄화된 상면을 가질 수 있으며, 상기 코어부(1551a)의 상면은 쉘부(1553a)에 덮이지 않으며, 안테나 패턴(150)에 직접 접촉될 수 있다. 또한, 코어부(1551a)의 하면은 쉘부(1553a)에 덮이지 않으며, 코어부(1551a)의 하부는 배선 패턴(120)에 직접 연결될 수 있다.
도 7c를 도 5과 함께 참조하면, 몰딩층(140)과 커버 절연층(157) 사이에 배치된 패시베이션층(159)을 더 포함할 수 있다. 패시베이션층(159)은 몰딩층(140)의 상면을 덮도록 형성될 수 있다. 안테나 패턴(150)은 패시베이션층(159) 상에 배치되며, 커버 절연층(157)은 패시베이션층(159) 상의 안테나 패턴(150)을 덮도록 형성될 수 있다. 안테나 패턴(150)은 패시베이션층(159)을 관통하는 연결 배선(191)을 통해 연결 도전체(155a)에 연결될 수 있다. 패시베이션층(159)은 절연 물질을 포함할 수 있으며, 예를 들어, 절연성 폴리머, 에폭시, 또는 이들의 조합으로 형성될 수 있다. 안테나 패턴(150)이 패시베이션층(159) 상에 형성되므로, 안테나 패턴(150)의 접착력이 향상되고, 안테나 패턴(150)을 이용한 안테나 특성이 향상될 수 있다.
도 8은 본 개시의 예시적인 실시예들에 따른 반도체 패키지(10e)를 나타내는 단면도이다. 이하에서, 도 5 및 도 6을 참조하여 설명된 반도체 패키지(10d)와의 차이점을 중심으로 도 8에 도시된 반도체 패키지(10e)를 설명한다.
도 8을 참조하면, 반도체 패키지(10e)는 몰딩층(140)을 관통하되 대체로 기둥 형태를 가지는 연결 도전체(155d)를 포함할 수 있다. 연결 도전체(155d)의 측벽은 대체로 직선 형태의 프로파일을 가질 수 있다.
예시적인 실시예들에서, 연결 도전체(155d)는 솔더, 구리 또는 이들의 조합을 포함할 수 있다.
예시적인 실시예들에서, 상기 연결 도전체(155d)를 형성하기 위해, 패키지 기판(101) 상에 연결 도전체(155d)를 구성하는 도전체를 위치시키고 리플로우 공정을 수행하는 단계, 상기 반도체 칩(130) 및 도전체를 덮는 몰딩 물질을 형성하는 단계, 상기 몰딩 물질에 대한 연마 공정(예를 들어, 백 그라인딩 또는 화학적 기계적 연마)를 수행하여 상기 도전체를 노출시키는 단계를 차례로 수행할 수 있다. 상기 연마 공정 시, 상기 도전체의 일부가 상기 몰딩 물질과 함께 제거될 수 있으며, 연결 도전체(155d)의 상면 및 몰딩층(140)의 상면은 평탄하게 연마되어 동일 평면 상에 있을 수 있다.
예시적인 실시예들에서, 연결 도전체(155d)의 수평 폭은 반도체 칩(130)의 수직 방향에 따른 높이보다 클 수 있다. 예를 들어, 연결 도전체(155d)의 수평 폭은 반도체 칩(130)의 높이의 1.5배 내지 3배 사이일 수 있다.
도 9는 본 개시의 예시적인 실시예들에 따른 반도체 패키지(10f)를 나타내는 단면도이다. 이하에서, 도 5 및 도 6을 참조하여 설명된 반도체 패키지(10d)와의 차이점을 중심으로 도 9에 도시된 반도체 패키지(10f)를 설명한다.
도 9를 참조하면, 반도체 패키지(10f)는 도전성 접지층(163)을 포함할 수 있다. 도전성 접지층(163)은 안테나 패턴(150)과 서로 다른 층을 이루도록 패키지 기판(101)의 상면에 수직한 방향(Z방향)에 대해 안테나 패턴(150)과 서로 다른 레벨에 위치될 수 있다. 도전성 접지층(163)은 안테나 패턴(150) 아래에 배치되고, 안테나 패턴(150)의 적어도 일부와 수직 방향으로 중첩될 수 있다. 예를 들어, 도전성 접지층(163)은 몰딩층(140)의 상면을 따라서 수평 방향으로 연장될 수 있으며, 커버 절연층(157)에 의해 덮일 수 있다. 연결 도전체(155a)의 상측에는 연결 도전체(155a)와 안테나 패턴(150)을 연결하는 연결 배선(191)이 배치될 수 있다.
도 10은 본 개시의 예시적인 실시예들에 따른 반도체 패키지(10g)를 나타내는 단면도이다. 이하에서, 도 9를 참조하여 설명된 반도체 패키지(10f)와의 차이점을 중심으로 도 10에 도시된 반도체 패키지(10g)를 설명한다.
도 10를 참조하면, 반도체 패키지(10g)는 반도체 패키지(10g)의 최외곽 부분에 배치된 외부 도전성 차폐층(161)을 더 포함할 수 있다. 안테나 패턴(150)을 통해 무선 신호의 전송이 외부 도전성 차폐층(161)에 의해 차단되지 않도록, 외부 도전성 차폐층(161)은 안테나 패턴(150)이 배치된 반도체 패키지(10c)의 제1 영역으로부터 이격된 반도체 패키지(10c)의 제2 영역 내에 배치될 수 있다.
예시적인 실시예들에서, 외부 도전성 차폐층(161)은 도전성 접지층(163)과 배선 패턴(120)을 전기적으로 연결할 수 있다. 예를 들어, 외부 도전성 차폐층(161)은 패키지 기판(101)의 측면, 몰딩층(140)의 측면, 커버 절연층(157)의 측면을 따라 연장되되, 패키지 기판(101)의 측면을 통해 노출된 배선 패턴(120)의 일 부분 및 도전성 접지층(163)에 접촉할 수 있다. 도전성 접지층(163)은 배선 패턴(120) 및 외부 도전성 차폐층(161)을 통해 접지 전압을 제공받아 전기적으로 접지될 수 있다.
도 11은 본 개시의 예시적인 실시예들에 따른 반도체 패키지(10h)를 나타내는 단면도이다. 앞서 설명된 내용과 중복된 것은 생략하거나 간단히 한다.
도 11을 참조하면, 반도체 패키지(10h)는 하부 패키지(11L) 상에 상부 패키지(11U)가 부착된 패키지-온-패키지 형태의 반도체 패키지일 수 있다.
상부 패키지(11U)는 도 9에 도시된 반도체 패키지(10f)와 실질적으로 동일하거나 유사할 수 있다. 예컨대, 상부 패키지(11U)는 제1 배선 패턴(120U)을 포함하는 제1 패키지 기판(101U), 제1 반도체 칩(130U), 제1 몰딩층(140U), 도전성 접지층(163U), 안테나 패턴(150U), 제1 커버 절연층(157U), 제1 연결 도전체(155aU), 및 제1 연결 배선(191U)을 포함할 수 있다.
하부 패키지(11L)는 도 9에 도시된 반도체 패키지(10f)에서 안테나 패턴(150) 및 도전성 접지층(163)이 생략된 것과 실질적으로 동일하거나 유사할 있다. 예컨대, 하부 패키지(11L)는 제2 배선 패턴(120L)을 포함하는 제2 패키지 기판(101L), 제2 반도체 칩(130L), 제2 몰딩층(140L), 제2 도전성 접지층(163L), 제2 커버 절연층(157L), 제2 연결 도전체(155aL), 및 제2 연결 배선(191L)을 포함할 수 있다. 제2 연결 도전체(155aL)는 제1 패키지 기판(101U)의 제1 배선 패턴(120U)과 제2 패키지 기판(101L)의 제2 배선 패턴(120L) 사이를 전기적으로 연결할 수 있다.
도 12는 본 개시의 예시적인 실시예들에 따른 반도체 패키지(10i)를 나타내는 단면도이다. 이하에서, 도 11을 참조하여 설명된 반도체 패키지(10h)와의 차이점을 중심으로 도 12에 도시된 반도체 패키지(10i)를 설명한다.
도 12를 참조하면, 반도체 패키지(10i)는 반도체 패키지(10i)의 최외곽 부분에 배치된 외부 도전성 차폐층(161)을 더 포함할 수 있다. 상부 패키지(11U)에 구비된 안테나 패턴(150U)을 통해 무선 신호의 전송이 외부 도전성 차폐층(161)에 의해 차단되지 않도록, 외부 도전성 차폐층(161)은 안테나 패턴(150U)이 배치된 반도체 패키지(10i)의 제1 영역으로부터 이격된 반도체 패키지(10i)의 제2 영역 내에 배치될 수 있다. 예를 들어, 외부 도전성 차폐층(161)은 반도체 패키지(10i)의 제2 영역 내에 있는 제1 커버 절연층(157U)의 상면 및 측면, 도전성 접지층(163U)의 측면, 제1 몰딩층(140U)의 측면, 및 제1 패키지 기판(101U)의 측면을 덮을 수 있고, 반도체 패키지(10i)의 제2 영역 내에 있는 제2 커버 절연층(157L)의 측면, 제2 몰딩층(140L)의 측면, 및 제2 패키지 기판(101L)의 측면을 덮을 수 있다.
예시적인 실시예들에서, 외부 도전성 차폐층(161)은 상부 패키지(11U)에 포함된 도전성 접지층(163U)과 하부 패키지 기판(101L)에 포함된 제2배선 패턴(120L)을 전기적으로 연결할 수 있다. 예를 들어, 외부 도전성 차폐층(161)은 상부 패키지(11U)에 포함된 제1 패키지 기판(101U)의 측면, 제1 몰딩층(140U)의 측면, 제1 커버 절연층(157U)의 측면을 따라 연장되고 하부 패키지(11L)에 포함된 제2 패키지 기판(101L)의 측면, 제2 몰딩층(140L)의 측면, 제2 커버 절연층(157L)의 측면을 따라 연장될 수 있다. 외부 도전성 차폐층(161)은 하부 패키지(11L)의 제2 패키지 기판(101L)의 측면을 통해 노출된 제2 배선 패턴(120L)의 일 부분 및 상부 패키지(11U)의 도전성 접지층(163U)에 접촉할 수 있다. 상부 패키지(11U)의 도전성 접지층(163U)은 하부 패키지(11L)의 제2 배선 패턴(120L) 및 외부 도전성 차폐층(161)을 통해 접지 전압을 제공받아 전기적으로 접지될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 반도체 패키지 101: 패키지 기판
130: 반도체 칩 140: 몰딩층
150: 안테나 패턴

Claims (15)

  1. 제1 배선 패턴을 포함하는 제1 패키지 기판;
    상기 제1 패키지 기판 상의 제1 반도체 칩;
    상기 제1 반도체 칩을 덮도록 상기 제1 패키지 기판 상에 배치된 제1 몰딩층;
    상기 제1 몰딩층 상의 안테나 패턴;
    상기 제1 몰딩층을 관통하고, 상기 안테나 패턴과 상기 제1 패키지 기판의 제1 배선 패턴 사이를 전기적으로 연결하는 제1 연결 도전체;
    상기 안테나 패턴과 상기 제1 반도체 칩 사이에서, 상기 제1 몰딩층의 상면을 따라 연장된 도전성 접지층;
    상기 제1 몰딩층의 측면을 따라 연장되고, 상기 제1 배선 패턴 및 상기 도전성 접지층에 각각 연결되고, 전기적으로 접지된 외부 도전성 차폐층; 및
    상기 제1 몰딩층의 상기 상면 상에 배치되고, 상기 도전성 접지층 및 상기 안테나 패턴을 덮는 제1 커버 절연층;
    을 포함하고,
    상기 도전성 접지층은 상기 제1 커버 절연층의 일부를 사이에 두고 상기 안테나 패턴으로부터 이격된 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제1 연결 도전체는 외측으로 볼록한 형태의 측벽을 가지고,
    상기 제1 패키지 기판의 상면에 평행한 제1 방향 및 상기 제1 패키지 기판의 상면에 수직한 제2 방향에 있어서, 상기 제1 연결 도전체의 상기 제1 방향에 따른 최대 폭은 상기 제1 반도체 칩의 상기 제2 방향에 따른 높이 보다 큰 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제1 연결 도전체는 솔더를 포함하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제1 연결 도전체는,
    제1 도전 물질을 포함하는 코어부; 및
    상기 제1 도전 물질과 상이한 제2 도전 물질을 포함하고, 상기 코어부를 감싸는 쉘부;
    를 포함하는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 코어부의 상기 제1 도전 물질은 구리를 포함하고, 상기 쉘부의 상기 제2 도전 물질은 솔더를 포함하는 반도체 패키지.
  6. 제 4 항에 있어서,
    상기 코어부는 상기 쉘부에 덮인 측벽 및 상기 쉘부에 덮이지 않은 상면을 포함하고,
    상기 코어부의 상기 상면은 상기 안테나 패턴에 접하는 반도체 패키지.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 제1 연결 도전체는 그 측벽이 직선 형태를 가지는 기둥 형태이고, 솔더, 구리 또는 이들의 조합을 포함하는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 제1 연결 도전체는 상기 제1 반도체 칩과 상기 제1 반도체 칩에 이웃한 전자 부품 사이에 배치된 반도체 패키지.
  10. 삭제
  11. 삭제
  12. 제 1 항에 있어서,
    상기 반도체 패키지는 서로 이격된 제1 영역 및 제2 영역을 가지고,
    상기 안테나 패턴은 상기 제1 영역 내에 있고,
    상기 외부 도전성 차폐층은 상기 제1 영역 내에 있는 상기 안테나 패턴을 덮지 않도록 상기 제2 영역 내에 있는 상기 제1 커버 절연층의 상면의 일부분 상에 배치되는 반도체 패키지.
  13. 삭제
  14. 제 1 항에 있어서,
    제2 배선 패턴을 포함하는 제2 패키지 기판;
    상기 제2 패키지 기판 상의 제2 반도체 칩;
    상기 제2 반도체 칩을 덮도록 상기 제2 패키지 기판 상에 배치되고, 상기 제1 패키지 기판과 상기 제2 패키지 기판 사이에 배치된 제2 몰딩층; 및
    상기 제2 몰딩층을 관통하고, 상기 제1 패키지 기판의 상기 제1 배선 패턴과 상기 제2 패키지 기판의 상기 제2 배선 패턴 사이를 전기적으로 연결하는 제2 연결 도전체;
    를 더 포함하고,
    상기 제1 패키지 기판의 상면에 평행한 제1 방향 및 상기 제1 패키지 기판의 상면에 수직한 제2 방향에 있어서, 상기 제2 연결 도전체의 상기 제1 방향에 따른 최대 폭은 상기 제2 반도체 칩의 상기 제2 방향에 따른 높이 보다 크고,
    상기 외부 도전성 차폐층의 일부는 상기 제2 몰딩층의 측면을 따라 연장된 반도체 패키지.
  15. 제1 배선 패턴을 포함하는 제1 패키지 기판;
    상기 제1 패키지 기판 상의 제1 반도체 칩;
    상기 제1 반도체 칩을 덮도록 상기 제1 패키지 기판 상에 배치된 제1 몰딩층;
    상기 제1 몰딩층 상의 안테나 패턴;
    상기 제1 몰딩층을 관통하고, 상기 안테나 패턴과 상기 제1 패키지 기판의 제1 배선 패턴 사이를 전기적으로 연결하는 제1 연결 도전체;
    상기 안테나 패턴과 상기 제1 반도체 칩 사이에서, 상기 제1 몰딩층의 상면을 따라 연장된 도전성 접지층; 및
    상기 제1 몰딩층의 상기 상면 상에 배치되고, 상기 도전성 접지층 및 상기 안테나 패턴을 덮는 제1 커버 절연층;
    을 포함하고,
    상기 도전성 접지층의 측면은 외부로 노출되고,
    상기 도전성 접지층은 상기 제1 커버 절연층의 일부를 사이에 두고 상기 안테나 패턴으로부터 이격된 반도체 패키지.

KR1020200161183A 2020-06-25 2020-11-26 안테나를 포함하는 반도체 패키지 Active KR102578883B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR1020200078025 2020-06-25
KR20200078025 2020-06-25
KR1020200079526 2020-06-29
KR20200079526 2020-06-29

Publications (2)

Publication Number Publication Date
KR20220000329A KR20220000329A (ko) 2022-01-03
KR102578883B1 true KR102578883B1 (ko) 2023-09-15

Family

ID=79348496

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020200161183A Active KR102578883B1 (ko) 2020-06-25 2020-11-26 안테나를 포함하는 반도체 패키지
KR1020210080372A Active KR102609591B1 (ko) 2020-06-25 2021-06-21 안테나를 포함하는 반도체 패키지

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020210080372A Active KR102609591B1 (ko) 2020-06-25 2021-06-21 안테나를 포함하는 반도체 패키지

Country Status (1)

Country Link
KR (2) KR102578883B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005039227A (ja) * 2003-07-03 2005-02-10 Matsushita Electric Ind Co Ltd 半導体内蔵モジュールとその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL173941A0 (en) * 2006-02-26 2007-03-08 Haim Goldberger Monolithic modules for high frequecney applications
KR20120043503A (ko) * 2010-10-26 2012-05-04 삼성전기주식회사 통신 패키지 모듈 및 그 제조 방법
WO2015088486A1 (en) * 2013-12-09 2015-06-18 Intel Corporation Antenna on ceramics for a packaged die
KR20170086377A (ko) * 2016-01-18 2017-07-26 하나 마이크론(주) 팬 아웃 타입 트랙패드 반도체 패키지 및 그 제조 방법
WO2018101382A1 (ja) * 2016-12-02 2018-06-07 株式会社村田製作所 高周波モジュール
KR102029544B1 (ko) * 2017-08-18 2019-10-07 삼성전기주식회사 팬-아웃 반도체 패키지

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005039227A (ja) * 2003-07-03 2005-02-10 Matsushita Electric Ind Co Ltd 半導体内蔵モジュールとその製造方法

Also Published As

Publication number Publication date
KR20220000329A (ko) 2022-01-03
KR20220000362A (ko) 2022-01-03
KR102609591B1 (ko) 2023-12-05

Similar Documents

Publication Publication Date Title
US9076789B2 (en) Semiconductor device having a high frequency external connection electrode positioned within a via hole
US8874048B2 (en) Wireless device, and information processing apparatus and storage device including the wireless device
CN109755225A (zh) 天线模块
KR102436025B1 (ko) 안테나를 포함하는 반도체 패키지
KR102821886B1 (ko) 안테나 패턴을 포함하는 반도체 패키지
US20120139090A1 (en) Stacked package structure
CN113555348B (zh) 半导体设备
US20230216201A1 (en) Semiconductor package including antenna and method of manufacturing the semiconductor package
US11004825B2 (en) Semiconductor package of package-on-package type
US12080698B2 (en) Semiconductor package
KR20220016689A (ko) 반도체 패키지
US12062639B2 (en) Semiconductor package and method of fabricating the same
KR20230035187A (ko) 반도체 패키지
US20190074251A1 (en) Semiconductor packages
US12400970B2 (en) Semiconductor package including electromagnetic shield structure
US8354744B2 (en) Stacked semiconductor package having reduced height
KR102578883B1 (ko) 안테나를 포함하는 반도체 패키지
KR20140082305A (ko) 인터포저를 이용한 적층형 반도체 패키지
KR102578889B1 (ko) 안테나를 포함하는 반도체 패키지
US20250062521A1 (en) Antenna package structure
KR102804971B1 (ko) 칩 패키지 구조체, 칩 패키지 구조체의 제조 방법 및 전자 디바이스
US20240071894A1 (en) Packaged integrated circuit having enhanced electrical interconnects therein
CN113991285A (zh) 封装天线、封装芯片及片上天线系统

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20201126

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20220816

Patent event code: PE09021S01D

E90F Notification of reason for final refusal
PE0902 Notice of grounds for rejection

Comment text: Final Notice of Reason for Refusal

Patent event date: 20230125

Patent event code: PE09021S02D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20230621

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20230911

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20230912

End annual number: 3

Start annual number: 1

PG1601 Publication of registration