[go: up one dir, main page]

KR102616489B1 - 반도체 장치 제조 방법 - Google Patents

반도체 장치 제조 방법 Download PDF

Info

Publication number
KR102616489B1
KR102616489B1 KR1020160131088A KR20160131088A KR102616489B1 KR 102616489 B1 KR102616489 B1 KR 102616489B1 KR 1020160131088 A KR1020160131088 A KR 1020160131088A KR 20160131088 A KR20160131088 A KR 20160131088A KR 102616489 B1 KR102616489 B1 KR 102616489B1
Authority
KR
South Korea
Prior art keywords
interlayer insulating
insulating film
region
treatment process
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020160131088A
Other languages
English (en)
Other versions
KR20180039842A (ko
Inventor
빗하 응우엔
이내인
토마스 어스진다
김병희
백종민
임태진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160131088A priority Critical patent/KR102616489B1/ko
Priority to US15/636,889 priority patent/US10128148B2/en
Publication of KR20180039842A publication Critical patent/KR20180039842A/ko
Application granted granted Critical
Publication of KR102616489B1 publication Critical patent/KR102616489B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76888—By rendering at least a portion of the conductor non conductive, e.g. oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

플라즈마 공정에 의해 손상된 저유전율 절연막의 막질을 회복(recovery)함으로써, 반도체 장치의 성능 및 신뢰성을 개선할 수 있는 반도체 장치 제조 방법을 제공하는 것이다. 상기 반도체 장치 제조 방법은 기판 상에, 트렌치를 포함하는 제1 층간 절연막을 형성하고, 상기 트렌치를 채우는 금속 배선을 형성하고, 플라즈마를 이용한 제1 표면처리 공정을 통해, 상기 금속 배선의 표면을 처리하고, 상기 제1 표면처리 공정 후, 메틸기(-CH3)를 포함하는 회복(recovery) 가스를 이용한 제2 표면처리 공정을 통해, 손상된 상기 제1 층간 절연막의 표면을 처리하고, 표면처리된 상기 금속 배선 및 표면처리된 상기 제1 층간 절연막 상에, 식각 방지막을 형성하는 것을 포함하고, 상기 제1 표면 처리 공정, 상기 제2 표면처리 공정 및 상기 식각 방지막을 형성하는 것은 인시츄(in-situ)로 진행된다.

Description

반도체 장치 제조 방법{Method for fabricating semiconductor device}
본 발명은 반도체 장치 제조 방법에 관한 것으로, 좀 더 구체적으로, 저유전율 물질을 층간 절연막으로 이용하는 반도체 장치 제조 방법에 관한 것이다.
반도체 장치 제조에서 유전 필름의 유전 상수(k)는 반도체 장치의 스케일링이 계속됨에 따라서 계속하여 감소된다. 낮은 유전 상수(low-k)의 유전 필름에 대한 집적 손상(integration damage)을 최소화하는 것은 피쳐 크기(feature size)를 계속해서 감소시킬 수 있게 하는데 중요하다.
따라서, 피쳐 크기가 줄어듦에 따라서, 유전 필름의 저항성 정전 용량(capacitance)과 신뢰성의 개선은 중요한 과제가 될 수 있다.
본 발명이 해결하려는 과제는, 플라즈마 공정에 의해 손상된 저유전율 절연막의 막질을 회복(recovery)함으로써, 반도체 장치의 성능 및 신뢰성을 개선할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 플라즈마 공정에 의해 손상된 저유전율 절연막의 막질을 회복하여, 장치의 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양(aspect)은 기판 상에, 트렌치를 포함하는 제1 층간 절연막을 형성하고, 상기 트렌치를 채우는 금속 배선을 형성하고, 플라즈마를 이용한 제1 표면처리 공정을 통해, 상기 금속 배선의 표면을 처리하고, 상기 제1 표면처리 공정 후, 메틸기(-CH3)를 포함하는 회복(recovery) 가스를 이용한 제2 표면처리 공정을 통해, 손상된 상기 제1 층간 절연막의 표면을 처리하고, 표면처리된 상기 금속 배선 및 표면처리된 상기 제1 층간 절연막 상에, 식각 방지막을 형성하는 것을 포함하고, 상기 제1 표면 처리 공정, 상기 제2 표면처리 공정 및 상기 식각 방지막을 형성하는 것은 인시츄(in-situ)로 진행된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 다른 태양은 기판 상에, 금속 배선과 제1 층간 절연막을 포함하고, 상기 금속 배선의 상면이 노출되는 층간 배선 구조체를 형성하고, 플라즈마를 이용한 제1 표면처리 공정을 통해, 노출된 상기 금속 배선의 상면에 실리콘을 흡착시켜 상기 금속 배선의 표면을 처리하고, 메틸기(-CH3)를 포함하는 회복 가스와 플라즈마를 이용한 제2 표면처리 공정을 통해, 상기 제1 표면처리 공정에 의해 손상된 상기 제1 층간 절연막의 표면을 처리하고, 상기 제1 및 상기 제2 표면처리 공정 후, 상기 층간 배선 구조체 상에 식각 방지막을 형성하는 것을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양은 기판 상에, 트렌치를 포함하는 층간 절연막; 상기 트렌치를 채우는 금속 패턴으로, 상기 금속 패턴의 상면은 상기 층간 절연막의 상면과 동일 평면에 놓이는 금속 패턴; 및 상기 층간 절연막 및 상기 금속 패턴 상에, 상기 층간 절연막과 접하는 식각 방지막을 포함하고, 상기 층간 절연막은 상기 절연막의 상면을 포함하는 회복 영역(recovery region)과, 상기 회복 영역의 하부에 위치하는 손상 영역(damaged region)과, 상기 손상 영역 하부의 비손상 영역 영역을 포함하고, 상기 손상 영역의 탄소의 농도는 상기 회복 영역의 탄소 농도 및 상기 비손상 영역의 탄소 농도보다 작다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 8은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 9는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면이다.
도 10 내지 도 17은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 18 내지 도 22는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 23 내지 도 25는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 1 내지 도 8은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
참고적으로, 도 4a는 도 3의 P 영역의 표면을 개략적으로 도시한 것이고, 도 4b는 도 3의 Q 영역의 표면을 개략적으로 도시한 도면이다. 도 6a는 도 5의 P 영역의 표면을 개략적으로 도시한 도면이다. 도 6b는 도 3 및 도 5의 제1 하부 층간 절연막의 깊이에 따른 탄소 농도를 개략적으로 도시한 그래프이다. 도 8은 제1 표면처리 공정, 제2 표면처리 공정 및 상부 식각 방지막을 형성하는 공정이 진행되는 장비의 챔버를 개략적으로 도시한 도면이다.
도 1을 참고하면, 하부 패턴(105)을 포함하는 기판(100) 상에, 제1 하부 식각 방지막(110)과 제1 하부 층간 절연막(120)이 형성된다.
제1 하부 층간 절연막(120)은 제1 트렌치(120t)를 포함할 수 있다. 제1 트렌치(120t)는 하부 패턴(105)을 노출시킬 수 있다. 제1 트렌치(120t)는 제1 하부 층간 절연막(120)뿐만 아니라, 제1 하부 식각 방지막(110)까지 연장되어 형성된다.
구체적으로, 기판(100)에 하부 패턴(105)이 형성된다. 기판(100)은 베이스 기판과 에피층이 적층된 구조일 수 있으나, 이에 한정되는 것은 아니다. 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Silicon On Insulator) 기판 또는 SGOI(Silicon Germanium On Insulator)일 수도 있다. 이하에서는, 예시적으로 실리콘 기판을 예로 든다. 또한, 기판(100)은 실리콘 기판 상에 층간 절연막 등이 형성된 형태일 수도 있다.
본 발명의 실시예들에 따른 반도체 소자 제조 방법에서, 하부 패턴(105)은 금속 배선인 것으로 설명하나, 이는 설명의 편이를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 하부 패턴(105)은 기판(100) 내에 형성되는 트랜지스터, 다이오드 등일 수 있고, 구체적으로, 트랜지스터의 게이트 전극 또는 트랜지스터의 소오스/드레인일 수 있음은 물론이다.
기판(100)에 포함되는 하부 패턴(105)은 도전성 물질을 포함할 수 있다. 하부 패턴(105)은 하부 배리어막(102)과, 하부 배선막(103)을 포함할 수 있다.
하부 배선막(103)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co) 및 이들의 조합을 포함할 수 있다.
하부 배리어막(102)이 하부 배선막(103)과 기판(100) 사이에 형성될 수 있다. 하부 배리어막(102)은 예를 들어, 기판(100) 내의 리세스를 따라 컨포말하게(conformally) 형성될 수 있다. 하부 배리어막(102)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐 질화물(WN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN) 등의 물질을 포함할 수 있다. 하부 배리어막(102)은 단층으로 도시되었으나, 복수개의 층을 포함할 수 있음은 물론이다.
도 1에 도시되지 않았지만, 하부 배선막(103)의 상면을 따라 연장되는 하부 캡핑 도전막이 더 형성될 수도 있다.
제1 하부 식각 방지막(110)은 하부 패턴(105)을 포함하는 기판(100) 상에 형성된다. 제1 하부 식각 방지막(110)은 하부 패턴(105)을 보호하는 캡핑막의 역할을 할 수 있다. 제1 하부 식각 방지막(110)은 예를 들어, 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN) 중의 적어도 하나를 포함할 수 있다. 제1 하부 식각 방지막(110)은 예를 들어, 화학적 기상 증착법 또는 원자층 증착법 등을 이용하여 형성될 수 있다. 이하에서, 예시적으로 제1 하부 식각 방지막(110)은 실리콘 탄질화물(SiCN)을 포함하는 것으로 설명한다.
제1 하부 층간 절연막(120)은 제1 하부 식각 방지막(110) 상에 형성된다. 제1 하부 층간 절연막(120)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
예를 들어, 제1 하부 층간 절연막(120)은 배선 사이의 커플링 현상을 경감시키기 위해 저유전율 물질을 포함할 수 있다. 저유전율 물질은 예를 들어, 적당히 높은 탄소와 수소를 갖는 실리콘 산화물일 수 있고, SiCOH와 같은 물질일 수 있다.
한편, 탄소가 절연 물질에 포함됨으로써, 절연 물질의 유전 상수는 낮아진다. 하지만, 절연 물질의 유전 상수를 더 낮추기 위해, 절연 물질은 절연 물질 내에 가스가 채워지거나 공기가 채워진 캐비티와 같은 공극(pore)를 포함할 수 있다.
저유전 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법에서, 제1 하부 층간 절연막(120)은 저유전율 물질을 포함할 수 있다.
제1 하부 층간 절연막(120)은 예를 들어, 화학적 기상 증착법(Chemical Vapor Deposition), 스핀 코팅, PECVD(Plasma Enhanced CVD), HDP-CVD(High Density Plasma CVD) 등을 이용하여 형성될 수 있다.
제1 하부 층간 절연막(120) 상에 마스크 패턴을 형성한다. 마스크 패턴을 이용하여, 제1 하부 층간 절연막(120) 및 제1 하부 식각 방지막(110)을 식각하여, 제1 하부 층간 절연막(120) 내에 제1 트렌치(120t)가 형성된다.
도 2를 참고하면, 노출된 하부 패턴(105) 상에, 제1 금속 배선(130)이 형성된다. 제1 금속 배선(130)은 제1 트렌치(120t)를 채운다. 제1 트렌치(120t) 내에 형성된 제1 금속 배선(130)은 하부 패턴(105)과 접하여, 전기적으로 연결된다.
이를 통해, 기판(100) 상에, 제1 금속 배선(130)과 제1 하부 층간 절연막(120)을 포함하는 제1 층간 배선 구조체(135)가 형성될 수 있다. 제1 층간 배선 구조체(135)에서, 제1 금속 배선의 상면(130s)은 노출될 수 있다.
제1 금속 배선(130)은 제1 배리어막(132)과, 제1 금속 패턴(131)을 포함할 수 있다. 제1 배리어막(132)은 제1 트렌치(120t)의 측벽 및 바닥면을 따라서 형성될 수 있다.
제1 금속 패턴(131)은 제1 배리어막(132) 상에 형성된다. 제1 금속 패턴(131)은 제1 배리어막(132)이 형성되고 남은 제1 트렌치(120t)를 채워 형성될 수 있다.
제1 금속 배선(130)은 제1 금속 배선의 상면(130s), 즉, 제1 금속 배선(130)의 표면에 형성된 제1 금속 산화막(131a)을 포함할 수 있다. 예를 들어, 제1 금속 산화막(131a)은 제1 금속 패턴(131)의 상면에 형성될 수 있다. 제1 금속 패턴(131)은 제1 금속 산화막(131a)을 포함할 수 있다. 제1 금속 배선의 상면(130s)는 제1 금속 산화막(131a)의 상면과, 제1 배리어막(132)의 최상면을 포함할 수 있다.
제1 금속 산화막(131a)은 예를 들어, 제1 금속 패턴(131)에 포함된 금속의 산화물을 포함할 수 있다.
도 2에서, 제1 금속 산화막(131a)는 제1 금속 패턴(131)의 상면에만 형성되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 금속 산화막(131a)은 제1 배리어막(132)의 노출된 표면에도 형성될 수 있다. 이와 같은 경우, 제1 배리어막(132)의 노출된 표면에 형성된 제1 금속 산화막(131a)은 제1 배리어막(132)에 포함되는 금속의 산화물을 포함할 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법에서, 제1 금속 배선의 상면(130s) 및 제1 하부 층간 절연막의 상면(120s)는 동일 평면에 놓일 수 있다.
제1 배리어막(132)은 예를 들어, 탄탈륨, 탄탈륨 질화물, 티타늄, 티타늄 질화물, 루테늄, 코발트, 니켈, 니켈 보론, 텅스텐 질화물, 지르코늄, 지르코늄 질화물, 바나듐, 바나듐 질화물, 니오븀, 니오븀 질화물 중 적어도 하나를 포함할 수 있다. 제1 배리어막(132)은 예를 들어, 화학적 기상 증착법 또는 스퍼터링 등을 이용하여 형성될 수 있다.
제1 금속 패턴(131)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co) 및 이들의 조합을 포함할 수 있다. 제1 금속 패턴(131)은 예를 들어, 화학적 기상 증착법, 물리적 기상 증착법 또는 전기 도금(electroplating) 방식 등을 이용하여 형성될 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법에서, 제1 금속 패턴(131)은 구리를 포함하는 것으로 설명한다. 제1 금속 배선(130)에 포함되는 구리는 예를 들어, 탄소(C), 은(Ag), 코발트(Co), 탄탈륨(Ta), 인듐(In), 주석(Sn), 아연(Zn), 망간(Mn), 티타늄(Ti), 마그네슘(Mg), 크롬(Cr), 게르마늄(Ge), 스트론튬(Sr), 백금(Pt), 마그네슘(Mg), 알루미늄(Al) 또는 지르코늄(Zr) 중의 적어도 하나를 포함할 수도 있다.
좀 더 구체적으로, 제1 트렌치(120t)의 측벽 및 바닥면과, 제1 하부 층간 절연막의 상면(120s)을 따라 제1 배리어막(132)이 형성된다. 제1 배리어막(132) 상에, 제1 트렌치(120t)를 채우고, 제1 하부 층간 절연막의 상면(120s)을 덮는 금속 배선막이 형성된다.
이어서, 제1 하부 층간 절연막의 상면(120s) 상에 형성된 제1 배리어막(132) 및 금속 배선막을 제거하여, 제1 트렌치(120t)를 채우는 제1 금속 배선(130)이 형성될 수 있다. 제1 금속 배선(130)은 제1 하부 층간 절연막(120) 내의 형성될 수 있다.
이 때, 제1 하부 층간 절연막의 상면(120s) 상에 형성된 제1 배리어막(132) 및 금속 배선막은 평탄화 공정, 예를 들어, 화학적 기계적 연마(chemical mechanical polishing: CMP)를 이용하여 제거될 수 있다.
이를 통해, 제1 금속 배선의 상면(130s)와 제1 하부 층간 절연막의 상면(120s)은 동일 평면에 놓일 수 있다. 즉, 제1 금속 패턴(131)의 상면은 제1 하부 층간 절연막의 상면(120s)과 동일 평면에 놓일 수 있다.
한편, CMP 공정은 화학 물질을 이용하여 진행되고, 제1 금속 배선(130)은 후속 공정으로 이동하기 위해 공기에 노출될 수 있으므로, 제1 금속 배선의 상면(130s)에 제1 금속 산화막(131a)이 형성될 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법에서, 제1 금속 패턴(131)은 구리를 포함할 수 있으므로, 제1 금속 산화막(131a)는 구리 산화물을 포함할 수 있다.
도 2에서, 제1 하부 층간 절연막(120)은 CMP 공정 등을 통해 유발된 손상 영역을 포함하지 않는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 이에 대한 설명은 도 3 및 도 4a를 이용하여 상술한다.
도 3 내지 도 4b를 참고하면, 플라즈마를 이용한 제1 표면처리 공정(20)을 통해, 제1 금속 배선(130)의 표면을 표면처리할 수 있다.
제1 표면처리 공정(20)은 제1 금속 배선(130)의 표면에 형성된 제1 금속 산화막(131a)을 환원시킬 수 있다. 노출된 제1 금속 배선(130)의 표면에 형성된 제1 금속 산화막(131a)는 환원될 수 있다. 즉, 제1 금속 산화막(131a)에 포함된 금속 산화물을 금속으로 환원시킬 수 있다. 예를 들어, 제1 금속 산화막(131a)에 포함된 구리 산화물을 구리로 환원시킬 수 있다.
제1 금속 산화막(131a)이 환원되어 제거됨으로써, 제1 금속 산화막(131a)에 포함된 금속 산화물의 금속은 제1 금속 패턴(131)에 포함될 수 있다.
제1 표면처리 공정(20)을 통해 제1 금속 산화막(131a)이 제거됨으로써, 제1 금속 배선의 상면(130s)는 제1 금속 패턴(131)의 상면과, 제1 배리어막(132)의 최상면을 포함할 수 있다.
또한, 제1 표면처리 공정(20)은 제1 금속 배선(130)의 표면, 즉, 제1 금속 배선의 상면(130s)에 실리콘을 흡착시킬 수 있다. 제1 표면처리 공정(20)에 의해, 노출된 제1 금속 배선의 상면(130s)에 실리콘이 흡착될 수 있다.
제1 금속 배선(130)의 표면에 실리콘을 흡착시킴으로써, 제1 금속 배선(130)과 제1 금속 배선(130) 상에 형성된 막 사이의 접착력을 향상시킬 수 있다.
도 4b는 제1 금속 배선의 상면(130s)에 실리콘이 흡착되어 있는 형상을 도시하고 있다. 제1 금속 배선의 상면(130s)된 실리콘은 제1 금속 패턴(131)에 포함된 금속 원자들과 결합을 형성하고 있을 수 있다.
제1 표면처리 공정(20)은 제1 금속 배선의 상면(130s)에 실리콘을 공급할 수 있는 가스와, 제1 금속 산화막(131a)을 환원시키는 가스를 이용할 수 있다.
예를 들어, 제1 금속 배선의 상면(130s)에 실리콘을 공급할 수 있는 가스는 실레인(silane, SinH2n + 2)을 포함할 수 있고, 제1 금속 산화막(131a)을 환원시키는 가스는 암모니아(NH3)를 포함할 수 있다. 실리콘을 공급할 수 있는 가스는 예를 들어, 모노 실란(SiH4)을 포함할 수 있지만, 이에 제한되는 것은 아니다.
예를 들어, 제1 표면처리 공정(20)은 암모니아와, 모노 실란을 포함하는 공정 가스와, 플라즈마를 이용하여, 제1 금속 배선(130)의 표면을 표면처리할 수 있다.
한편, 제1 표면처리 공정(20)을 진행하는 동안, 플라즈마에 노출된 제1 하부 층간 절연막(120)은 플라즈마에 의해 손상될 수 있다.
이로 인해, 제1 하부 층간 절연막(120)의 상부에 제1 손상 영역(damaged region)(120dr)이 형성될 수 있다. 따라서, 제1 하부 층간 절연막(120)은 손상된 제1 하부 층간 절연막의 상면(120ds)을 포함할 수 있다.
제1 하부 층간 절연막(120)은 제1 손상 영역(120dr)과, 제1 손상 영역(120dr) 하부에 위치하는 제1 비손상 영역(120b)을 포함할 수 있다. 제1 비손상 영역(120dr)은 제1 표면처리 공정(20)의 플라즈마에 의해 손상되지 않은 영역임을 의미한다.
제1 하부 층간 절연막(120)이 화학적 기계적 연마(CMP) 공정 또는 평탄화(planarization) 공정, 플라즈마를 이용하여 공정과 같은 반도체 장치 제조 단계들에 노출될 때, 이와 같은 공정운 제1 하부 층간 절연막(120)의 결합 구조들에 대해 손상을 입힌다.
예를 들어, 제1 표면처리 공정(20)에 의해, 제1 하부 층간 절연막(120)의 표면은 소수성에서 친수성으로 변할 수 있다. 회복(recovery) 공정 없이, 친수성으로 변한 제1 하부 층간 절연막(120) 상에, 상부막을 형성할 경우, 제1 하부 층간 절연막(120)과 상부막 사이의 경계에 제1 금속 배선(130)에 포함된 금속이 파일업(pile-up)될 수 있다. 이와 같이 파일업된 금속은 인접하는 금속 배선을 전기적으로 연결하는 브릿지(bridge) 역할을 하여, 반도체 장치의 신뢰성을 열화시킬 수 있다.
도 4a는 제1 손상 영역(120dr) 및 손상된 제1 하부 층간 절연막의 상면(120ds)을 도시하고 있다. 손상된 제1 하부 층간 절연막의 상면(120ds)에는 다른 원소들과 결합하지 않은 댕글링 본드(121)가 노출되어 있을 수 있다. 또는, 손상된 제1 하부 층간 절연막의 상면(120ds)에 반응성이 좋거나 친수성이 좋은 작용기(R)가 제1 손상 영역(120dr)에 포함된 원자들과 결합되어 있을 수 있다.
예를 들어, 제1 표면처리 공정(20)은 제1 금속 배선(130)의 표면에 형성된 제1 금속 산화막(131a)을 환원시킨 후, 제1 금속 배선(130)의 표면에 실리콘을 흡착시킬 수 있지만, 이에 제한되는 것은 아니다.
도 5 내지 도 6b를 참고하면, 제2 표면처리 공정(30)을 통해, 손상된 제1 하부 층간 절연막(120)의 표면을 표면처리할 수 있다. 제2 표면처리 공정(30)은 제1 표면처리 공정(20)에 의해 손상된 제1 하부 층간 절연막(120)의 표면을 표면처리할 수 있다.
제2 표면처리 공정(30)은 손상된 제1 하부 층간 절연막(120)의 적어도 일부를 회복시킬 수 있다. 좀 더 구체적으로, 제2 표면처리 공정(30)은 제1 손상 영역(120dr)의 적어도 일부를 치유할 수 있다.
제2 표면처리 공정(30)은 제1 손상 영역(120dr)의 적어도 일부를 제1 회복 영역(recovery region)(120rr)으로 변화시킬 수 있다. 따라서, 제1 하부 층간 절연막(120)은 회복된 제1 하부 층간 절연막의 상면(120rs)을 포함할 수 있다.
제1 하부 층간 절연막(120)은 제1 회복 영역(120rr)과, 제1 회복 영역(120rr) 하부에 위치하는 제1 손상 영역(120dr)과, 제1 손상 영역(120dr) 하부에 위치하는 제1 비손상 영역(120b)을 포함할 수 있다. 제1 회복 영역(120rr)은 제1 표면처리 공정(20)의 플라즈마에 의해 손상된 제1 손상 영역(120dr) 중, 제2 표면처리 공정(30)에 의해 회복된 영역을 의미한다.
제2 표면처리 공정(30)은 메틸기(-CH3)를 포함하는 회복(recovery) 가스와, 플라즈마를 이용하여 수행될 수 있다. 예를 들어, 메틸기(-CH3)를 포함하는 회복(recovery) 가스는 Si(CH3)4를 포함할 수 있지만, 이에 제한되는 것은 아니다.
즉, 메틸기(-CH3)를 포함하는 회복(recovery) 가스는 메틸기(-CH3)를 제1 하부 층간 절연막(120)에 공급하지만, 제1 하부 층간 절연막(120) 및 제1 금속 배선(130) 상에 막의 증착을 피할 수 있는 가스라면 충분하다.
제2 표면처리 공정(30)도 제1 표면처리 공정(20)과 마찬가지로 플라즈마를 이용하지만, 제1 하부 층간 절연막(120)이 손상되지 않고, 회복될 수 있다. 회복(recovery) 가스로부터 분리된 메틸기(-CH3)에 의한 제1 하부 층간 절연막(120)의 회복이 플라즈마에 의한 제1 하부 층간 절연막(120)의 손상보다 우세하기 때문일 수 있다.
도 6a는 제1 회복 영역(120rr) 및 회복된 제1 하부 층간 절연막의 상면(120rs)을 도시하고 있다. 회복된 제1 하부 층간 절연막의 상면(120rs)는 회복(recovery) 가스로부터 분리된 메틸기(-CH3)가 제1 회복 영역(120rr)에 포함된 원자들과 결합되어 있을 수 있다.
또한, 회복된 제1 하부 층간 절연막의 상면(120rs)에 메틸기(-CH3)가 결합함으로써, 제1 하부 층간 절연막의 상면(120rs)은 친수성에서 소수성으로 변할 수 있다. 제1 하부 층간 절연막의 상면(120rs)이 소수성을 가짐으로써, 제1 하부 층간 절연막(120) 상에, 상부막을 형성할 경우, 제1 하부 층간 절연막(120)과 상부막 사이의 경계에 제1 금속 배선(130)에 포함된 금속이 파일업(pile-up)되는 것을 경감 또는 막을 수 있다. 이를 통해, 반도체 장치의 신뢰성을 개선할 수 있다.
도 6b는 제1 및 제2 표면처리 공정(30) 후의 제1 하부 층간 절연막(120)의 깊이에 따른 탄소의 농도를 각각 도시하였다. 그래프 (i)은 제2 표면처리 공정(30) 후 제1 하부 층간 절연막(120)의 깊이에 따른 탄소 농도를 나타내고, 그래프(ii)는 제1 표면처리 공정(20) 후 제1 하부 층간 절연막(120)의 깊이에 따른 탄소 농도를 나타낸다. 참고적으로, 제1 손상 영역(120dr) 및 제1 회복 영역(120rr)은 제1 표면처리 공정(20)과 제2 표면처리 공정(30) 사이의 제1 손상 영역(도 3의 120dr)일 수 있다.
도 6b를 참고하면, 제1 회복 영역(120rr)에서, 제2 표면처리 공정(30) 후의 탄소 농도가 제1 표면처리 공정(20) 후의 탄소 농도보다 증가했음을 할 수 있다.
제1 손상 영역(120dr)의 탄소 농도는 제1 회복 영역(120rr)의 탄소 농도 및 제1 비손상 영역(120b)의 탄소 농도보다 작다.
이와 같은 제1 하부 층간 절연막(120)의 표면 부근의 결합 구조 회복을 통해, 반도체 장치의 항복 전압, 누설 전류 등의 특성이 개선될 수 있다.
도 5에서, 제1 하부 층간 절연막(120)의 중간에 제1 손상 영역(120dr)이 남아 있는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 7을 참고하면, 제1 층간 배선 구조체(135) 상에, 제1 상부 식각 방지막(140)이 형성된다.
제1 상부 식각 방지막(140)은 제1 하부 층간 절연막(120) 및 제1 금속 배선(130) 상에 형성된다. 좀 더 구체적으로, 제1 상부 식각 방지막(140)은 제1 표면처리 공정에 의해 표면처리된 제1 금속 배선(130) 및 제2 표면처리 공정(30)에 의해 표면처리된 제1 하부 층간 절연막(120) 상에 형성된다.
제1 상부 식각 방지막(140)은 제1 금속 배선(130)과 접하고, 제1 하부 층간 절연막(120)과 접할 수 있다. 제1 상부 식각 방지막(140)은 제1 하부 층간 절연막(120)의 제1 회복 영역(120rr)과 접할 수 있다.
제1 상부 식각 방지막(140)은 예를 들어, 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN) 중의 적어도 하나를 포함할 수 있다. 제1 상부 식각 방지막(140)은 실리콘을 공급하는 가스와, 질소를 공급하는 가스를 이용하여 형성될 수 있다.
도 8을 참조하여, 본 발명의 제1 표면처리 공정(20), 제2 표면처리 공정(30) 및 제1 상부 식각 방지막(140)의 형성 공정에 대해 설명한다.
도 8을 참고하면, 웨이퍼가 챔버(300)로 로딩될 수 있다. 웨이퍼가 챔버(300)에 로딩된 후, 웨이퍼에 대해 제1 처리 과정(1st treatment)가 수행될 수 있다. 제1 처리 과정(1st treatment)은 예를 들어, 도 3에서 설명된 제1 표면처리 공정(20)일 수 있다.
제1 처리 과정(1st treatment)이 수행된 후, 웨이퍼에 대해 제2 처리 과정(2nd treatment)가 수행될 수 있다. 제2 처리 과정(2nd treatment)은 예를 들어, 도 5에서 설명된 제2 표면처리 공정(30)일 수 있다.
이어서, 제2 처리 과정(2nd treatment)이 수행된 웨이퍼에 대해 식각 방지막 증착 과정(ESL Deposition)이 수행될 수 있다. 식각 방지막 증착 과정(ESL Deposition)은 예를 들어, 도 7에서 설명된 제1 상부 식각 방지막(140)을 형성하는 공정일 수 있다.
식각 방지막 증착 과정(ESL Deposition)이 수행된 웨이퍼는 챔버(300)에서 언로딩될 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법에서, 제1 표면처리 공정(20), 제2 표면처리 공정(30) 및 제1 상부 식각 방지막(140)을 형성하는 공정은 하나의 챔버(300) 내에서 인시츄(in-situ)로 진행될 수 있다.
다르게 설명하면, 제1 표면처리 공정(20), 제2 표면처리 공정(30) 및 제1 상부 식각 방지막(140)을 형성하는 공정은 동일 챔버(300) 내에서 연속적으로 진행될 수 있다.
제1 금속 배선(130)의 표면에 형성된 제1 금속 산화막(131a)을 제거한 후, 동일한 챔버에서 인시츄로 제1 상부 식각 방지막(140)이 형성되므로, 제1 금속 배선(130)은 공기에 노출되지 않을 수 있다.
이를 통해, 제1 금속 배선(130)의 표면에 산화막이 형성되는 것을 방지할 수 있고, 산화막 제거 공정에서 야기되는 제1 하부 층간 절연막(120)의 손상을 방지할 수 있다.
또한, 제1 표면처리 공정(20) 및 제2 표면처리 공정(30)이 진행된 후, 제1 상부 식각 방지막(140)이 인시츄로 형성되므로, 제1 하부 층간 절연막(120)과 제1 상부 식각 방지막(140)의 경계면에서 야기될 수 있는 신뢰성 문제를 방지할 수 있다.
도 9는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면이다.
참고적으로, 도 9는 도 2의 이후에 진행되는 과정일 수 있다.
도 2 및 도 9를 참고하면, 제1 금속 패턴(131)의 표면에 형성된 제1 금속 산화막(131a)을 환원시켜, 제1 금속 산화막(131a)가 제거될 수 있다.
예를 들어, 제1 금속 산화막(131a)는 암모니아 가스와 플라즈마를 이용하여, 제거될 수 있다.
제1 금속 산화막(131a)를 제거하는 동안, 플라즈마에 노출된 제1 하부 층간 절연막(120)은 손상될 수 있다. 이를 통해, 제1 하부 층간 절연막(120)의 상부에 제1 손상 영역(120dr)이 형성될 수 있다.
제1 금속 산화막(131a)을 환원한 후, 제1 금속 패턴(131)의 상면을 따라 연장되는 제1 캡핑 도전 패턴(133)이 형성될 수 있다. 제1 캡핑 도전 패턴(133)은 손상된 제1 하부 층간 절연막의 상면(120ds) 상에 증착되지 않고, 제1 제1 금속 패턴(131) 상에 선택적으로 증착될 수 있다.
도 9에서, 제1 캡핑 도전 패턴(133)은 제1 배리어막(132)의 최상면 상에 증착되지 않는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 캡핑 도전 패턴(133)은 예를 들어, 코발트(Co), 텅스텐(W), 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 니켈(Ni), 루테늄(Ru) 또는 알루미늄 질화물(AlN) 중 적어도 하나를 포함할 수 있다.
제1 캡핑 도전 패턴(133)은 예를 들어, 화학적 기상 증착법 또는 원자층 증착법 등을 이용하여 형성될 수 있다.
제1 캡핑 도전 패턴(133)을 형성한 후, 제1 캡핑 도전 패턴(133)이 공기와 접함으로써, 제1 캡핑 도전 패턴(133)의 표면에 제1 캡핑 산화막(133a)이 형성될 수 있다.
제1 금속 배선(130)은 제1 캡핑 도전 패턴(133)과, 제1 하부 층간 절연막(120) 내에 형성된 제1 배리어막(132) 및 제1 금속 패턴(131)을 포함할 수 있다. 또한, 제1 금속 배선(130)은 제1 금속 배선의 상면(130s), 즉, 제1 금속 배선(130)의 표면에 형성된 제1 캡핑 산화막(133a)을 더 포함할 수 있다.
제1 캡핑 산화막(133a)은 예를 들어, 제1 캡핑 도전 패턴(133)에 포함된 금속의 산화물을 포함할 수 있다.
도 9에서, 제1 금속 패턴(131) 상에 제1 캡핑 도전 패턴(133)이 형성되므로, 제1 금속 배선의 상면(130s)은 제1 하부 층간 절연막의 상면(120ds)보다 돌출되어 있을 수 있다.
또한, 제1 금속 배선의 상면(130s)는 제1 캡핑 산화막(133a)의 상면을 포함할 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법에서, 제1 금속 배선(130)을 형성하는 것은 제1 트렌치(120t)의 측벽 및 바닥면을 따라 연장되는 제1 배리어막(132)을 형성하는 것과, 제1 트렌치(120t)를 채우는 제1 금속 패턴(131)을 형성하는 것과, 제1 금속 패턴(131)의 상면을 따라 연장되는 제1 캡핑 도전 패턴(133)을 형성하는 것을 포함할 수 있다.
이어서, 도 3의 제1 표면처리 공정(20)이 진행될 수 있다. 제1 표면처리 공정(20)은 예를 들어, 제1 캡핑 도전 패턴(133)의 표면을 표면처리할 수 있다. 예를 들어, 제1 표면처리 공정(20)은 제1 캡핑 도전 패턴(133)의 표면에 형성된 제1 캡핑 산화막(133a)를 환원시키고, 제1 캡핑 도전 패턴(133)의 표면에 실리콘을 흡착시킬 수 있다.
도 10 내지 도 17은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
참고적으로, 도 1 내지 도 9를 이용하여 설명한 것과 중복되는 내용은 간략히 설명하거나 생략한다.
도 10을 참고하면, 제1 영역(I)과 제2 영역(II)을 포함하는 기판(100) 상에, 제2 하부 식각 방지막(210)과 제2 하부 층간 절연막(220)이 형성된다.
하부 패턴(105)은 기판(100)의 제1 영역(I) 및 제2 영역(II)에 포함될 수 있다. 제2 하부 층간 절연막(220)은 제2 트렌치(220t)를 포함할 수 있다. 제2 트렌치(220t)는 제1 영역(I)의 제2 하부 층간 절연막(220)과, 제2 영역(II)의 제2 하부 층간 절연막(220)에 포함될 수 있다.
제2 트렌치(220t)에 의해, 제1 영역(I)의 하부 패턴(105) 및 제2 영역(II)의 하부 패턴(105)은 노출될 수 있다.
제2 하부 식각 방지막(210)은 제1 영역(I) 및 제2 영역(II)의 기판(100) 상에 형성된다. 제2 하부 식각 방지막(210)은 예를 들어, 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN) 중의 적어도 하나를 포함할 수 있다.
제2 하부 층간 절연막(220)은 제2 하부 식각 방지막(210) 상에 형성된다. 제2 하부 층간 절연막(220)은 제1 영역(I) 및 제2 영역(II)의 기판(100) 상에 형성되므로, 제2 하부 층간 절연막(220)도 제1 영역(I)과 제2 영역(II)을 포함할 수 있다.
제2 하부 층간 절연막(220)은 예를 들어, 저유전율 물질을 포함할 수 있다.
도 11을 참고하면, 기판(100) 상에, 제2 금속 배선(230-1, 230-2) 및 제2 하부 층간 절연막(220)을 포함하는 제2 층간 배선 구조체(235-1, 235-2)가 형성된다. 제2 층간 배선 구조체(235-1, 235-2)에서, 제2 금속 배선(230-1, 230-2)의 상면은 노출될 수 있다.
제2 층간 배선 구조체(235-1, 235-2)는 기판(100)의 제1 영역(I)에 형성된 제1 부분(235-1)과, 기판(100)의 제2 영역(II)에 형성된 제2 부분(235-2)를 포함할 수 있다.
제2 층간 배선 구조체의 제1 부분(235-1)은 제2 하부 층간 절연막(220)과, 제2 금속 배선의 제1 부분(230-1)을 포함한다. 제2 층간 배선 구조체의 제2 부분(235-2)은 제2 하부 층간 절연막(220)과, 제2 금속 배선의 제2 부분(230-2)을 포함한다.
제2 금속 배선의 제1 부분(230-1) 및 제2 금속 배선의 제2 부분(230-2)은 각각 제2 배리어막(232-1, 232-2)과, 제2 금속 패턴(231-1, 231-2)과, 제2 캡핑 도전 패턴(233-1, 233-2)을 포함할 수 있다. 제2 금속 배선의 제1 부분(230-1) 및 제2 금속 배선의 제2 부분(230-2) 중 제2 배리어막(232-1, 232-2)과, 제2 금속 패턴(231-1, 231-2)은 제2 하부 층간 절연막(220) 내에 형성될 수 있다.
덧붙여, 제2 금속 배선의 제1 부분(230-1) 및 제2 금속 배선의 제2 부분(230-2)은 제2 금속 배선의 제1 부분(230-1)의 표면 및 제2 금속 배선의 제2 부분(230-2)의 표면에 형성된 제2 금속 산화막(233a)를 포함할 수 있다.
제2 배리어막(232-1, 232-2)은 제2 트렌치(220t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제2 금속 패턴(231-1, 231-2)은 제2 배리어막(232-1, 232-2) 상에서 제2 트렌치(220t)를 채울 수 있다. 제2 캡핑 도전 패턴(233-1, 233-2)은 제2 금속 패턴(231-1, 231-2)의 상면을 따라 연장되어 형성될 수 있다.
제2 금속 산화막(233a)은 제2 금속 배선의 제1 부분(230-1)의 제2 캡핑 도전 패턴(233-1) 및 제2 금속 배선의 제2 부분(230-2)의 제2 캡핑 도전 패턴(233-2)의 일부가 산화된 금속 산화물을 포함할 수 있다.
도 11에서, 제2 금속 산화막(133a)는 제2 캡핑 도전 패턴(233-1, 233-2)의 상면에만 형성되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제2 배리어막(232-1, 232-2)은 예를 들어, 탄탈륨, 탄탈륨 질화물, 티타늄, 티타늄 질화물, 루테늄, 코발트, 니켈, 니켈 보론, 텅스텐 질화물, 지르코늄, 지르코늄 질화물, 바나듐, 바나듐 질화물, 니오븀, 니오븀 질화물 중 적어도 하나를 포함할 수 있다.
제2 금속 패턴(231-1, 231-2)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co) 및 이들의 조합을 포함할 수 있다.
제2 캡핑 도전 패턴(233-1, 233-2)은 예를 들어, 코발트(Co), 텅스텐(W), 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 니켈(Ni), 루테늄(Ru) 또는 알루미늄 질화물(AlN) 중 적어도 하나를 포함할 수 있다.
제2 하부 층간 절연막(220)은 제2 하부 층간 절연막(220)의 상부에 형성된 제2 손상 영역(220dr)과, 제2 손상 영역(220dr)의 하부에 위치하는 제2 비손상 영역(220b)을 포함할 수 있다.
좀 더 구체적으로, CMP 공정을 이용하여, 제2 트렌치(220t) 내에 제2 배리어막(232-1, 232-2) 및 제2 금속 패턴(231-1, 231-2)이 형성될 수 있다.
CMP 공정은 화학 물질을 이용하여 진행되고, 제2 금속 패턴(231-1, 231-2)은 후속 공정으로 이동하기 위해 공기에 노출될 수 있으므로, 제2 금속 패턴(231-1, 231-2)의 상면에 제2 금속 패턴(231-1, 231-2)의 일부가 산화된 금속 산화막이 형성될 수 있다.
이어서, 제2 금속 패턴(231-1, 231-2)의 상면에 형성된 금속 산화막을 환원시켜, 제2 금속 패턴(231-1, 231-2)의 상면에 형성된 금속 산화물이 제거될 수 있다.
제2 금속 패턴(231-1, 231-2)의 상면의 금속 산화물을 제거하는 동안, 플라즈마에 노출된 제2 하부 층간 절연막(220)은 손상될 수 있다. 이를 통해, 제2 하부 층간 절연막(220)의 상부에 제2 손상 영역(220dr)이 형성될 수 있다. 제2 손상 영역(220dr)은 제1 영역(I) 및 제2 영역(II)에 걸쳐 형성될 수 있다.
이어서, 제2 금속 패턴(231-1, 231-2)의 상면을 따라 연장되는 제2 캡핑 도전 패턴(233-1, 233-2)이 형성될 수 있다. 제2 캡핑 도전 패턴(233-1, 233-2)은 제2 하부 층간 절연막(220)의 상면 상에 증착되지 않는다.
제2 캡핑 도전 패턴(233-1, 233-2)을 형성한 후, 제2 캡핑 도전 패턴(233-1, 233-2)과 공기와 접함으로써, 제2 캡핑 도전 패턴(233-1, 233-2)의 표면에 제2 금속 산화막(233a)이 형성될 수 있다.
도 12를 참고하면, 플라즈마를 이용한 제1 표면처리 공정(20)을 통해, 제2 금속 배선의 제1 부분(230-1)의 표면 및 제2 금속 배선의 제2 부분(230-2)의 표면을 표면처리할 수 있다.
제1 표면처리 공정(20)은 제2 금속 배선의 제1 부분(230-1)의 표면 및 제2 금속 배선의 제2 부분(230-2)의 표면에 형성된 제2 금속 산화막(133a)을 환원시킬 수 있다.
또한, 제1 표면처리 공정(20)은 제2 금속 배선의 제1 부분(230-1)의 표면 및 제2 금속 배선의 제2 부분(230-2)의 표면에 실리콘을 흡착시킬 수 있다.
제1 표면처리 공정(20)을 진행하는 동안, 플라즈마에 노출된 제2 하부 층간 절연막(220)은 플라즈마에 의해 좀 더 손상될 수 있지만, 이에 제한되는 것은 아니다.
도 13을 참고하면, 제2 표면처리 공정(30)을 통해, 손상된 제2 하부 층간 절연막(220)의 표면을 표면처리할 수 있다. 제2 표면처리 공정(30)은 제1 표면처리 공정(20)에 의해 손상된 제2 하부 층간 절연막(220)의 표면을 표면처리할 수 있다.
제2 표면처리 공정(30)은 손상된 제2 하부 층간 절연막(220)의 적어도 일부를 회복시킬 수 있다. 좀 더 구체적으로, 제2 표면처리 공정(30)은 제2 손상 영역(220dr)의 적어도 일부를 치유할 수 있다.
제2 표면처리 공정(30)은 제2 손상 영역(220dr)의 적어도 일부를 제2 회복 영역(220rr)으로 변화시킬 수 있다. 따라서, 제2 하부 층간 절연막(220)은 회복된 제2 하부 층간 절연막(220)의 상면을 포함할 수 있다.
도 14를 참고하면, 제2 층간 배선 구조체(235-1, 235-2) 상에, 제2 상부 식각 방지막(240)이 형성된다.
제2 상부 식각 방지막(240)은 제2 금속 배선의 제1 부분(230-1) 및 제2 금속 배선의 제2 부분(230-2)과 접하고, 제2 하부 층간 절연막(220)과 접할 수 있다. 제2 상부 식각 방지막(240)은 제2 하부 층간 절연막(220)의 제2 회복 영역(220rr)과 접할 수 있다.
제2 상부 식각 방지막(240)은 예를 들어, 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN) 중 적어도 하나를 포함할 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법에서, 제1 표면처리 공정(20), 제2 표면처리 공정(30) 및 제2 상부 식각 방지막(240)을 형성하는 공정은 하나의 챔버 내에서 인시츄(in-situ)로 진행될 수 있다.
도 15를 참고하면, 기판(100)의 제2 영역(II)에 마스크 패턴(50)이 형성된다. 마스크 패턴(50)은 제2 층간 배선 구조체의 제2 부분(235-2) 상에 형성된 제2 상부 식각 방지막(240) 상에 형성된다.
이로 인해, 제2 층간 배선 구조체의 제1 부분(235-1) 상에 형성된 제2 상부 식각 방지막(240)은 마스크 패턴(50)에 의해 노출될 수 있다.
도 16을 참고하면, 마스크 패턴(50)을 이용하여, 제1 영역(I)의 제2 하부 층간 절연막(220)의 일부가 제거될 수 있다.
제1 영역(I)의 제2 하부 층간 절연막(220)의 일부를 제거하여, 제2 층간 배선 구조체(235-1, 235-2) 내에 리세스(235r)이 형성될 수 있다. 좀 더 구체적으로, 리세스(235r)은 제2 층간 배선 구조체의 제1 부분(235-1) 내에 형성될 수 있다.
제2 층간 배선 구조체의 제1 부분(235-1) 내에 리세스(235r)이 형성됨으로써, 제2 금속 배선의 제1 부분(230-1)의 일부는 제1 영역(I)의 제2 하부 층간 절연막(220)의 상면보다 위로 돌출될 수 있다.
또한, 리세스(235r)이 형성되는 동안, 제1 영역(I)의 제2 하부 층간 절연막(220)에 포함된 제2 손상 영역(220dr) 및 제2 회복 영역(220rr)은 제거될 수 있다.
제2 리세스(235r)를 형성한 후, 마스크 패턴(50)은 제거될 수 있다.
도 16에서, 제1 영역(I)의 제2 하부 층간 절연막(220)의 일부를 제거하는 동안, 제2 금속 배선의 제1 부분(230-1)에 포함된 제2 캡핑 도전 패턴(233-1)이 제거되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
또한, 도 16에서, 제2 층간 배선 구조체의 제2 부분(235-2) 상의 마스크 패턴(50)은 남아 있는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
즉, 마스크 패턴(50)을 이용하여, 제2 층간 배선 구조체의 제1 부분(235-1) 상에 형성된 제2 상부 식각 방지막(240)을 제거한 후, 마스크 패턴(50)은 제거될 수 있다. 이어서, 제2 층간 배선 구조체의 제2 부분(235-2) 상에 남아있는 제2 상부 식각 방지막(240)을 마스크로 이용하여, 제1 영역(I)의 제2 하부 층간 절연막(220)의 일부가 제거될 수 있다.
도 17을 참고하면, 돌출된 제2 금속 배선의 제1 부분(230-1)의 프로파일과, 제1 영역(I)의 제2 하부 층간 절연막(220)의 상면과, 제2 영역(II)의 제2 상부 식각 방지막(240)의 프로파일을 따라서, 제3 식각 방지막(245)이 형성될 수 있다.
제3 식각 방지막(245)은 예를 들어, 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN) 중의 적어도 하나를 포함할 수 있다.
제3 식각 방지막(245) 상에, 제2 상부 층간 절연막(270)이 형성될 수 있다. 제2 상부 층간 절연막(270)은 제2 하부 층간 절연막(220) 즉, 제2 층간 배선 구조체(235-1, 235-2) 상에 형성될 수 있다.
좀 더 구체적으로, 리세스(235r)을 포함하는 제2 층간 배선 구조체(235-1, 235-2) 상에 제2 상부 층간 절연막(270)이 형성될 수 있다.
제2 상부 층간 절연막(270)이 형성됨으로써, 리세스(235r)에 대응되는 위치에 에어갭(270g)가 형성될 수 있다.
제2 층간 배선 구조체의 제1 부분(235-1)에 형성된 리세스(235r)은 제2 금속 배선의 제1 부분(230-1) 사이에 형성되므로, 에어갭(270g)는 제2 금속 배선의 제1 부분(230-1) 사이에 형성된다.
제2 상부 층간 절연막(270)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 제2 상부 층간 절연막(270)은 예를 들어, 화학적 기상 증착법(Chemical Vapor Deposition), 스핀 코팅, PECVD(Plasma Enhanced CVD), HDP-CVD(High Density Plasma CVD) 등을 이용하여 형성될 수 있다.
도 18 내지 도 22는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
참고적으로, 도 18는 도 11의 이후에 진행되는 과정일 수 있다.
도 18을 참고하면, 기판(100)의 제2 영역(II)에 마스크 패턴(50)이 형성된다. 마스크 패턴(50)은 제2 층간 배선 구조체의 제2 부분(235-2) 상에 형성될 수 있다.
이로 인해, 제2 층간 배선 구조체의 제1 부분(235-1)은 마스크 패턴(50)에 의해 노출될 수 있다.
도 18에서 도시된 것과 달리, 마스크 패턴(50)과 제2 층간 배선 구조체(235-1, 235-2) 사이에 삽입막이 더 형성될 수도 있다.
도 19를 참고하면, 마스크 패턴(50)을 이용하여, 제1 영역(I)의 제2 하부 층간 절연막(220)의 일부가 제거될 수 있다.
제1 영역(I)의 제2 하부 층간 절연막(220)의 일부를 제거하여, 제2 층간 배선 구조체(235-1, 235-2) 내에 리세스(235r)이 형성될 수 있다.
리세스(235r)이 형성되는 동안, 제1 영역(I)의 제2 하부 층간 절연막(220)에 포함된 제2 손상 영역(220dr)은 제거될 수 있다.
제2 리세스(235r)을 형성한 후, 마스크 패턴(50)은 제거될 수 있다.
도 19에 도시되지 않았지만, 리세스(235r)을 형성한 후, 제2 금속 배선의 제1 부분(230-1)의 표면이 공기 중에 노출됨으로써, 제2 금속 배선의 제1 부분(230-1)의 표면, 예를 들어, 제2 상부 패턴(231-1)의 표면에 금속 산화막이 형성될 수 있다.
도 20을 참고하면, 플라즈마를 이용한 제1 표면처리 공정(20)을 통해, 제2 금속 배선의 제1 부분(230-1)의 표면 및 제2 금속 배선의 제2 부분(230-2)의 표면을 표면처리할 수 있다.
제1 표면처리 공정(20)은 제2 금속 배선의 제1 부분(230-1)의 표면에 형성된 금속 산화막과, 제2 금속 배선의 제2 부분(230-2)의 표면에 형성된 제2 금속 산화막(133a)을 환원시킬 수 있다.
또한, 제1 표면처리 공정(20)은 제2 금속 배선의 제1 부분(230-1)의 표면 및 제2 금속 배선의 제2 부분(230-2)의 표면에 실리콘을 흡착시킬 수 있다. 예를 들어, 제2 금속 배선의 제1 부분(230-1) 중 제2 금속 패턴(231-1)의 상면과, 제2 금속 배선의 제2 부분(230-2) 중 제2 캡핑 도전 패턴(233-1, 233-2)의 상면에 실리콘이 흡착될 수 있지만, 이에 제한되는 것은 아니다.
제1 표면처리 공정(20)을 진행하는 동안, 플라즈마에 노출된 제2 영역(II)의 제2 하부 층간 절연막(220)은 플라즈마에 의해 좀 더 손상될 수 있지만, 이에 제한되는 것은 아니다.
또한, 제1 표면처리 공정(20)을 진행하는 동안, 제1 영역(I)의 제2 하부 층간 절연막(220)의 일부는 손상될 수 있다. 이로 인해, 제1 영역(I)의 제2 하부 층간 절연막(220)에 제2 손상 영역(220dr)이 형성될 수 있다.
도 21을 참고하면, 제2 표면처리 공정(30)을 통해, 손상된 제2 하부 층간 절연막(220)의 표면을 표면처리할 수 있다. 제2 표면처리 공정(30)은 제1 표면처리 공정(20)에 의해 손상된 제2 하부 층간 절연막(220)의 표면을 표면처리할 수 있다.
제2 표면처리 공정(30)은 제2 손상 영역(220dr)의 적어도 일부를 제2 회복 영역(220rr)으로 변화시킬 수 있다.
도 22를 참고하면, 돌출된 제2 금속 배선의 제1 부분(230-1)의 프로파일과, 제2 영역(II)의 제2 하부 층간 절연막(220)의 상면과, 제2 영역(II)의 제2 하부 층간 절연막(220)의 상면을 따라서, 제2 상부 식각 방지막(240)이 형성된다.
이어서, 도 17과 같이, 제2 상부 층간 절연막(270)을 제2 상부 식각 방지막(240) 상에 형성하여, 제2 금속 배선의 제1 부분(230-1) 사이에 에어갭(270g)이 형성될 수 있다.
도 23 내지 도 25는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
참고적으로, 도 23는 도 10의 이후에 진행되는 과정일 수 있다.
도 23을 참고하면, 제2 트렌치(220t)의 측벽 및 바닥면을 따라서, 제2 배리어막(232-1, 232-2)이 형성된다.
제2 금속 패턴(231-1, 231-2)은 제2 배리어막(232-1, 232-2) 상에, 제2 트렌치(220t)를 채우도록 형성된다.
제2 하부 층간 절연막(220) 내에 형성된 제2 금속 패턴(231-1, 231-2)의 상면은 노출된다.
이어서, 기판(100)의 제2 영역(II)에 마스크 패턴(50)이 형성된다. 마스크 패턴(50)은 제2 영역(II)의 제2 하부 층간 절연막(220) 상에 형성될 수 있다.
도 23에 도시되지 않았지만, 제2 금속 패턴(231-1, 231-2)의 상면에 제2 금속 패턴(231-1, 231-2)이 산화되어 형성되는 금속 산화막이 형성될 수 있다.
도 24를 참고하면, 마스크 패턴(50)을 이용하여, 제1 영역(I)의 제2 하부 층간 절연막(220)의 일부가 제거될 수 있다.
제1 영역(I)의 제2 하부 층간 절연막(220)의 일부를 제거하여, 제2 하부 층간 절연막(220) 내에 리세스(235r)이 형성될 수 있다.
다르게 설명하면, 제1 영역(I)의 제2 금속 패턴(231-1) 사이의 제2 하부 층간 절연막(220)의 일부를 제거하여, 리세스(235r)가 형성될 수 있다.
리세스(235r)이 형성됨으로써, 제1 영역(I)의 제2 금속 패턴(231-1)의 일부 및 제2 배리어막(232-1)의 일부는 제1 영역(I)의 제2 하부 층간 절연막(220)의 상면보다 위로 돌출될 수 있다.
제2 리세스(235r)를 형성한 후, 마스크 패턴(50)은 제거될 수 있다.
도 25를 참고하면, 제1 영역(I) 및 제2 영역(II)의 제2 금속 패턴(231-1, 231-2) 상에 제2 캡핑 도전 패턴(233-1, 233-2)이 형성된다. .
이를 통해, 기판(100) 상에, 제2 금속 배선(230-1, 230-2) 및 제2 하부 층간 절연막(220)을 포함하는 제2 층간 배선 구조체(235-1, 235-2)가 형성된다.
제2 금속 배선의 제1 부분(230-1)의 일부는 제2 하부 층간 절연막(220)의 상면보다 위로 돌출될 수 있다. 또한, 제2 금속 배선의 제1 부분(230-1) 사이에, 리세스(235r)가 위치할 수 있다.
좀 더 구체적으로, 제2 금속 패턴(231-1, 231-2) 상에 형성된 금속 산화막을 환원시켜, 제2 금속 패턴(231-1, 231-2)의 상면에 형성된 금속 산화물이 제거될 수 있다.
제2 금속 패턴(231-1, 231-2)의 상면의 금속 산화물을 제거하는 동안, 플라즈마에 노출된 제2 하부 층간 절연막(220)은 손상될 수 있다. 이를 통해, 제2 하부 층간 절연막(220)의 상부에 제2 손상 영역(220dr)이 형성될 수 있다. 제2 손상 영역(220dr)은 제1 영역(I) 및 제2 영역(II)에 걸쳐 형성될 수 있다.
도 25에서, 제2 금속 배선의 제1 부분(230-1)의 제2 캡핑 도전 패턴(233-1)은 제2 하부 층간 절연막(220)보다 돌출된 제2 배리어막(232-2)를 따라 기판(100)의 수직 방향으로 연장되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제2 금속 배선의 제1 부분(230-1)의 제2 캡핑 도전 패턴(233-1)은 돌출된 제2 금속 패턴(231-1) 및 제2 배리어막(232-1)의 프로파일을 따라 증착될 수도 있다.
제2 캡핑 도전 패턴(233-1, 233-2)을 형성한 후, 제2 캡핑 도전 패턴(233-1, 233-2)과 공기와 접함으로써, 제2 캡핑 도전 패턴(233-1, 233-2)의 표면에 제2 금속 산화막(233a)이 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
20: 제1 표면처리 공정 30: 제2 표면처리 공정
100: 기판 120, 220: 하부 층간 절연막
120dr, 220dr: 손상 영역 120rr, 220rr: 손상에서 회복된 영역
130, 230-1, 230-2: 금속 배선 140, 240: 상부 식각 방지막
135, 235-1, 235-2: 층간 배선 구조체

Claims (10)

  1. 기판 상에, 트렌치를 포함하는 제1 층간 절연막을 형성하고,
    상기 트렌치의 적어도 일부를 금속 배선 영역으로 채우고,
    제1 표면 처리 공정에서, 상기 금속 배선 영역의 표면과 상기 제1 층간 절연막의 표면을 플라즈마에 노출시키고,
    이어서 제2 표면 처리 공정에서, 상기 제1 층간 절연막의 표면을 메틸기(-CH3)를 포함하는 회복(recovery) 가스에 노출시키고,
    이어서, 상기 금속 배선 영역 및 상기 제1 층간 절연막 상에, 식각 방지막을 형성하는 것을 포함하되,
    상기 제1 표면 처리 공정은,
    실레인을 포함하는 가스를 이용하여, 상기 금속 배선 영역의 표면에 실리콘을 흡착시키고,
    상기 금속 배선 영역의 표면의 금속 산화물을 환원하는 것을 포함하고,
    상기 제1 층간 절연막은 상기 제1 층간 절연막의 상면을 포함하는 회복 영역과, 상기 회복 영역의 하부에 위치하는 손상 영역을 포함하고,
    상기 손상 영역의 탄소 농도는 상기 회복 영역의 탄소 농도보다 작은 반도체 장치 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 표면 처리 공정, 상기 제2 표면 처리 공정 및 상기 식각 방지막을 형성하는 것은 인시츄(in-situ)로 진행되는 반도체 장치 제조 방법.
  3. 삭제
  4. 제1 항에 있어서,
    상기 금속 배선 영역을 형성하는 것은 상기 트렌치 내에 금속 패턴을 형성하고, 상기 금속 패턴의 상면을 따라 연장되는 캡핑 도전 패턴을 형성하는 것을 포함하고,
    상기 제1 표면 처리 공정은 상기 캡핑 도전 패턴의 표면을 처리하는 반도체 장치 제조 방법.
  5. 제1 항에 있어서,
    상기 제1 층간 절연막은 제1 영역과 제2 영역을 포함하고,
    상기 금속 배선 영역은 상기 제1 영역 및 제2 영역의 상기 제1 층간 절연막 내에 있는 복수의 금속 배선 영역을 포함하고,
    상기 제2 영역 상에, 마스크 패턴을 형성하고,
    상기 마스크 패턴을 이용하여, 상기 제1 영역의 상기 제1 층간 절연막의 일부를 제거한 후, 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 것을 더 포함하는 반도체 장치 제조 방법.
  6. 제5 항에 있어서,
    상기 제2 층간 절연막을 형성하는 것은 상기 제1 영역의 상기 복수의 금속 배선 영역 중 어느 하나 사이에 에어갭을 형성하는 것을 포함하는 반도체 장치 제조 방법.
  7. 제1 항에 있어서,
    상기 제1 층간 절연막은 제1 영역과 제2 영역을 포함하고,
    상기 금속 배선 영역은 상기 제1 영역 및 제2 영역의 상기 제1 층간 절연막 내에 있는 복수의 금속 배선 영역을 포함하고,
    상기 제1 표면 처리 공정 전에, 상기 제2 영역의 상기 제1 층간 절연막 상에, 마스크 패턴을 형성하고,
    상기 마스크 패턴을 이용하여, 상기 제1 영역의 상기 제1 층간 절연막의 일부를 제거하는 것을 더 포함하는 반도체 장치 제조 방법.
  8. 기판 상에, 금속 배선 영역과 제1 층간 절연막을 포함하고, 상기 금속 배선 영역의 상면이 노출되는 층간 배선 구조체를 형성하고,
    플라즈마를 이용한 제1 표면 처리 공정을 통해, 노출된 상기 금속 배선 영역의 상면에 실리콘을 흡착시켜 상기 금속 배선 영역의 표면의 금속 산화물을 환원 처리하고 상기 제1 층간 절연막의 표면을 손상시키고,
    메틸기(-CH3)를 포함하는 회복 가스와 플라즈마를 이용한 제2 표면 처리 공정을 통해, 손상된 상기 제1 층간 절연막의 표면을 처리하고,
    상기 제1 및 상기 제2 표면 처리 공정 후, 상기 층간 배선 구조체 상에 식각 방지막을 형성하는 것을 포함하고,
    상기 금속 배선 영역은 상기 제1 층간 절연막 내에 형성된 금속 패턴과, 상기 금속 패턴의 상면을 따라 연장되는 캡핑 도전 패턴을 포함하고,
    상기 제1 표면처리 공정은 상기 캡핑 도전 패턴의 표면을 처리하는 반도체 장치 제조 방법.
  9. 제8 항에 있어서,
    상기 제1 표면 처리 공정 및 상기 제2 표면 처리 공정은 챔버 내에서 연속적으로 진행되는 반도체 장치 제조 방법.
  10. 제8 항에 있어서,
    상기 제1 층간 절연막은 제1 영역 및 제2 영역을 포함하고,
    상기 제1 영역의 제1 층간 절연막의 일부를 제거하여, 상기 층간 배선 구조체 내에 리세스를 형성하고,
    상기 층간 배선 구조체 상에 제2 층간 절연막을 형성하는 것을 더 포함하고,
    상기 층간 배선 구조체 내에 상기 리세스에 대응되는 위치에 에어갭이 형성되는 반도체 장치 제조 방법.

KR1020160131088A 2016-10-11 2016-10-11 반도체 장치 제조 방법 Active KR102616489B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160131088A KR102616489B1 (ko) 2016-10-11 2016-10-11 반도체 장치 제조 방법
US15/636,889 US10128148B2 (en) 2016-10-11 2017-06-29 Methods for fabricating semiconductor devices including surface treatment processes

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160131088A KR102616489B1 (ko) 2016-10-11 2016-10-11 반도체 장치 제조 방법

Publications (2)

Publication Number Publication Date
KR20180039842A KR20180039842A (ko) 2018-04-19
KR102616489B1 true KR102616489B1 (ko) 2023-12-20

Family

ID=61830163

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160131088A Active KR102616489B1 (ko) 2016-10-11 2016-10-11 반도체 장치 제조 방법

Country Status (2)

Country Link
US (1) US10128148B2 (ko)
KR (1) KR102616489B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180144973A1 (en) * 2016-11-01 2018-05-24 Applied Materials, Inc. Electromigration Improvement Using Tungsten For Selective Cobalt Deposition On Copper Surfaces
US10763104B2 (en) * 2017-09-28 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming differential etch stop layer using directional plasma to activate surface on device structure
US10763168B2 (en) 2017-11-17 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with doped via plug and method for forming the same
US10943818B2 (en) 2018-10-31 2021-03-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060040490A1 (en) * 2004-08-18 2006-02-23 Jei-Ming Chen Method of fabricating silicon carbide-capped copper damascene interconnect
JP2010034490A (ja) * 2008-06-27 2010-02-12 Fujitsu Microelectronics Ltd 半導体装置の製造方法
US20150001728A1 (en) * 2013-06-26 2015-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Pre-treatment method for metal-oxide reduction and device formed

Family Cites Families (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0992616A (ja) 1995-07-18 1997-04-04 Canon Inc メンブレン及びマスク、これを用いた露光装置やデバイス生産方法
JP4425432B2 (ja) 2000-06-20 2010-03-03 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP4257051B2 (ja) 2001-08-10 2009-04-22 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP4063619B2 (ja) 2002-03-13 2008-03-19 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
CN100352036C (zh) 2002-10-17 2007-11-28 株式会社瑞萨科技 半导体器件及其制造方法
JP4606713B2 (ja) 2002-10-17 2011-01-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP3715626B2 (ja) 2003-01-17 2005-11-09 株式会社東芝 半導体装置の製造方法および半導体装置
JP4454242B2 (ja) 2003-03-25 2010-04-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法
TWI235455B (en) 2003-05-21 2005-07-01 Semiconductor Leading Edge Tec Method for manufacturing semiconductor device
CN100407400C (zh) 2003-05-29 2008-07-30 日本电气株式会社 布线结构
KR100546099B1 (ko) 2003-05-30 2006-01-24 주식회사 하이닉스반도체 반도체소자의 금속배선 형성방법
JP4015976B2 (ja) 2003-08-28 2007-11-28 株式会社東芝 電子装置の製造方法
JP2005109145A (ja) 2003-09-30 2005-04-21 Toshiba Corp 半導体装置
WO2005069367A1 (ja) 2004-01-13 2005-07-28 Tokyo Electron Limited 半導体装置の製造方法および成膜システム
JP4673557B2 (ja) 2004-01-19 2011-04-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4917249B2 (ja) 2004-02-03 2012-04-18 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP4938222B2 (ja) 2004-02-03 2012-05-23 ルネサスエレクトロニクス株式会社 半導体装置
JP2005294791A (ja) 2004-03-09 2005-10-20 Nec Corp 不揮発性メモリ及び不揮発性メモリの製造方法
US7384693B2 (en) 2004-04-28 2008-06-10 Intel Corporation Diamond-like carbon films with low dielectric constant and high mechanical strength
US8188600B2 (en) 2004-06-24 2012-05-29 Nec Corporation Semiconductor device and method of fabricating the same
JP5057647B2 (ja) 2004-07-02 2012-10-24 東京エレクトロン株式会社 半導体装置の製造方法および半導体装置の製造装置
JP4492947B2 (ja) 2004-07-23 2010-06-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP4417202B2 (ja) 2004-08-19 2010-02-17 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP2006108583A (ja) 2004-10-08 2006-04-20 Nec Electronics Corp 半導体装置
US7217648B2 (en) 2004-12-22 2007-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. Post-ESL porogen burn-out for copper ELK integration
US7332422B2 (en) * 2005-01-05 2008-02-19 Chartered Semiconductor Manufacturing, Ltd. Method for CuO reduction by using two step nitrogen oxygen and reducing plasma treatment
JP5180426B2 (ja) 2005-03-11 2013-04-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7465670B2 (en) 2005-03-28 2008-12-16 Tokyo Electron Limited Plasma etching method, plasma etching apparatus, control program and computer storage medium with enhanced selectivity
JP4720266B2 (ja) 2005-04-08 2011-07-13 東京エレクトロン株式会社 成膜方法、成膜装置及びコンピュータプログラム
JP2006324414A (ja) 2005-05-18 2006-11-30 Toshiba Corp 半導体装置及びその製造方法
JP2006351694A (ja) 2005-06-14 2006-12-28 Fujitsu Ltd 半導体装置およびその製造方法
JP2007019188A (ja) 2005-07-06 2007-01-25 Renesas Technology Corp 半導体集積回路装置およびその製造方法
JP5096669B2 (ja) 2005-07-06 2012-12-12 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
JP4197694B2 (ja) 2005-08-10 2008-12-17 株式会社東芝 半導体装置およびその製造方法
JP4616154B2 (ja) 2005-11-14 2011-01-19 富士通株式会社 半導体装置の製造方法
JP2007194469A (ja) 2006-01-20 2007-08-02 Renesas Technology Corp 半導体装置の製造方法
US7557447B2 (en) 2006-02-06 2009-07-07 Nec Electronics Corporation Semiconductor device and method for manufacturing same
US7329591B2 (en) 2006-02-21 2008-02-12 United Microelectronics Corp. Method for forming silicon-containing film and method for decreasing number of particles
JP4959267B2 (ja) 2006-03-07 2012-06-20 ルネサスエレクトロニクス株式会社 半導体装置および電気ヒューズの抵抗値の増加方法
JP4741965B2 (ja) 2006-03-23 2011-08-10 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20080045030A1 (en) 2006-08-15 2008-02-21 Shigeru Tahara Substrate processing method, substrate processing system and storage medium
JP2008078515A (ja) 2006-09-25 2008-04-03 Tokyo Electron Ltd プラズマ処理方法
JP5142538B2 (ja) 2007-01-26 2013-02-13 株式会社東芝 半導体装置の製造方法
US20080213479A1 (en) 2007-02-16 2008-09-04 Tokyo Electron Limited SiCN film formation method and apparatus
JP5357401B2 (ja) 2007-03-22 2013-12-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2008294335A (ja) 2007-05-28 2008-12-04 Panasonic Corp 半導体装置の製造方法
JP2009016782A (ja) 2007-06-04 2009-01-22 Tokyo Electron Ltd 成膜方法及び成膜装置
US8197913B2 (en) 2007-07-25 2012-06-12 Tokyo Electron Limited Film forming method for a semiconductor
US8481423B2 (en) 2007-09-19 2013-07-09 International Business Machines Corporation Methods to mitigate plasma damage in organosilicate dielectrics
JP5366235B2 (ja) 2008-01-28 2013-12-11 東京エレクトロン株式会社 半導体装置の製造方法、半導体製造装置及び記憶媒体
JP5219538B2 (ja) 2008-02-12 2013-06-26 大成建設株式会社 太陽光発電薄膜を基材に直接形成した太陽電池
JP2009194072A (ja) 2008-02-13 2009-08-27 Toshiba Corp 半導体装置の製造方法
JP4646993B2 (ja) 2008-02-27 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置
US8278205B2 (en) 2008-03-12 2012-10-02 Tokyo Electron Limited Semiconductor device and method for manufacturing the same
JP5417754B2 (ja) 2008-07-11 2014-02-19 東京エレクトロン株式会社 成膜方法及び処理システム
JP2010056156A (ja) 2008-08-26 2010-03-11 Renesas Technology Corp 半導体装置およびその製造方法
JP5554951B2 (ja) 2008-09-11 2014-07-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2010114255A (ja) 2008-11-06 2010-05-20 Toshiba Corp 半導体装置の製造方法
JP5014356B2 (ja) 2009-01-15 2012-08-29 パナソニック株式会社 半導体装置の製造方法
JP5465897B2 (ja) 2009-03-05 2014-04-09 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
JP5238615B2 (ja) 2009-06-04 2013-07-17 株式会社東芝 半導体装置の製造方法
US8358007B2 (en) 2009-06-11 2013-01-22 Globalfoundries Singapore Pte. Ltd. Integrated circuit system employing low-k dielectrics and method of manufacture thereof
JP5487748B2 (ja) 2009-06-16 2014-05-07 東京エレクトロン株式会社 バリヤ層、成膜方法及び処理システム
JP5522979B2 (ja) 2009-06-16 2014-06-18 国立大学法人東北大学 成膜方法及び処理システム
JP5493096B2 (ja) 2009-08-06 2014-05-14 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5476161B2 (ja) 2010-03-02 2014-04-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8993460B2 (en) 2013-01-10 2015-03-31 Novellus Systems, Inc. Apparatuses and methods for depositing SiC/SiCN films via cross-metathesis reactions with organometallic co-reactants
JP5429078B2 (ja) 2010-06-28 2014-02-26 東京エレクトロン株式会社 成膜方法及び処理システム
US8669185B2 (en) 2010-07-30 2014-03-11 Asm Japan K.K. Method of tailoring conformality of Si-containing film
JP5695453B2 (ja) 2011-03-07 2015-04-08 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP5755471B2 (ja) 2011-03-10 2015-07-29 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5699980B2 (ja) 2011-06-16 2015-04-15 東京エレクトロン株式会社 成膜方法及び成膜装置
JP5774921B2 (ja) 2011-06-28 2015-09-09 ルネサスエレクトロニクス株式会社 半導体装置、半導体装置の製造方法、及び電子装置
JP2013125826A (ja) 2011-12-14 2013-06-24 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
TW201403711A (zh) 2012-07-02 2014-01-16 Applied Materials Inc 利用氣相化學暴露之低ｋ介電質損傷修復
JP6056868B2 (ja) 2012-10-09 2017-01-11 日本電気株式会社 配線形成方法
KR102146705B1 (ko) * 2013-12-23 2020-08-21 삼성전자주식회사 반도체 소자의 배선 구조물 및 그 형성 방법
US9153482B2 (en) 2014-02-03 2015-10-06 Lam Research Corporation Methods and apparatus for selective deposition of cobalt in semiconductor processing

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060040490A1 (en) * 2004-08-18 2006-02-23 Jei-Ming Chen Method of fabricating silicon carbide-capped copper damascene interconnect
JP2010034490A (ja) * 2008-06-27 2010-02-12 Fujitsu Microelectronics Ltd 半導体装置の製造方法
US20150001728A1 (en) * 2013-06-26 2015-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Pre-treatment method for metal-oxide reduction and device formed

Also Published As

Publication number Publication date
KR20180039842A (ko) 2018-04-19
US10128148B2 (en) 2018-11-13
US20180102280A1 (en) 2018-04-12

Similar Documents

Publication Publication Date Title
CN109427746B (zh) 具有内连结构的装置及其制造方法
KR102087183B1 (ko) 상호접속 구조체 및 방법
US9177858B1 (en) Methods for fabricating integrated circuits including barrier layers for interconnect structures
US6423630B1 (en) Process for forming low K dielectric material between metal lines
KR102700874B1 (ko) Beol 상호연결부들 사이의 장벽 없는 계면
US11810815B2 (en) Dielectric capping structure overlying a conductive structure to increase stability
KR102616489B1 (ko) 반도체 장치 제조 방법
CN107230660A (zh) 半导体装置的制造方法
KR20090130030A (ko) 무공극 콘택트 플러그
US9553017B2 (en) Methods for fabricating integrated circuits including back-end-of-the-line interconnect structures
US11348828B2 (en) Interconnect structure and method of forming the same
US8647984B2 (en) Method of manufacturing semiconductor device
US11756913B2 (en) Semiconductor device structure and methods of forming the same
KR20180030280A (ko) 배선 구조체를 갖는 반도체 소자
US20040224500A1 (en) Method of forming metal line of semiconductor device
KR20140028908A (ko) 금속 배선을 포함하는 반도체 소자의 형성방법
US9312171B2 (en) Semiconductor devices having through-electrodes and methods for fabricating the same
US8486836B2 (en) Semiconductor device and method of manufacturing the same
US12400875B2 (en) Film deposition for patterning process
KR102655189B1 (ko) 반도체 장치 및 이의 제조 방법
US9613906B2 (en) Integrated circuits including modified liners and methods for fabricating the same
US12374583B2 (en) Semiconductor devices and methods of manufacture
US11756878B2 (en) Self-aligned via structure by selective deposition
JP2011009642A (ja) 半導体装置及びその製造方法
CN102832166B (zh) 包含阻障件抛光停止层的集成电路及其制造方法

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20161011

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20210827

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20161011

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20230620

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20231215

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20231218

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20231218

End annual number: 3

Start annual number: 1

PG1601 Publication of registration