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KR102657122B1 - flip boding method of micro LED - Google Patents

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KR102657122B1
KR102657122B1 KR1020170018811A KR20170018811A KR102657122B1 KR 102657122 B1 KR102657122 B1 KR 102657122B1 KR 1020170018811 A KR1020170018811 A KR 1020170018811A KR 20170018811 A KR20170018811 A KR 20170018811A KR 102657122 B1 KR102657122 B1 KR 102657122B1
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Abstract

마이크로 엘이디의 플립 본딩 방법이 개시된다. 이 플립 본딩 방법은, 엘이디 기판과 상기 엘이디 기판 상에 형성된 다수의 엘이디 셀을 포함하는 마이크로 엘이디를 준비하는 단계; 상기 엘이디 기판과 열팽창계수가 상이한 서브마운트 기판을 준비하는 단계; 및 상기 마이크로 엘이디와 상기 서브마운트 기판 사이에 위치한 솔더를 이용하여, 상기 마이크로 엘이디와 상기 서브마운트 기판을 플립 본딩하는 단계를 포함하며, 상기 플립 본딩 단계는, 상기 엘이디 기판과 상기 서브마운트 기판의 열팽창 계수 차이로 인한 변형량 차이를 억제하도록, 상기 서브마운트 기판의 온도와 상기 엘이디 기판의 온도를 서로 다른 가열-냉각 곡선(heating-cooling curvatures)으로 제어한다.A flip bonding method for micro LED is disclosed. This flip bonding method includes preparing a micro LED including an LED substrate and a plurality of LED cells formed on the LED substrate; Preparing a submount substrate having a different thermal expansion coefficient from the LED substrate; and flip bonding the micro LED and the submount substrate using solder located between the micro LED and the submount substrate, wherein the flip bonding step includes thermal expansion of the LED substrate and the submount substrate. To suppress the difference in deformation due to the coefficient difference, the temperature of the submount substrate and the temperature of the LED substrate are controlled using different heating-cooling curves.

Description

마이크로 엘이디의 플립 본딩 방법{flip boding method of micro LED}Flip bonding method of micro LED {flip boding method of micro LED}

본 발명은 서브마운트 기판 상에 그 서브마운트 기판과 열팽창 계수 차이가 큰 투광성 기판을 포함하는 마이크로 엘이디를 정밀하게 플립 본딩하는 방법에 관한 것이다.The present invention relates to a method of precisely flip bonding a micro LED including a light-transmitting substrate with a large difference in thermal expansion coefficient from the submount substrate on a submount substrate.

마이크로 엘이디 모듈을 이용하는 디스플레이 장치가 알려져 있다. 마이크로 엘이디 모듈은 다수의 엘이디 셀을 포함하는 마이크로 엘이디를 서브마운트 기판 상에 플립 본딩하여 제작된다.A display device using a micro LED module is known. Micro LED modules are manufactured by flip bonding micro LEDs containing a plurality of LED cells on a submount substrate.

통상, 마이크로 엘이디는 투광성 사파이어 기판과, 상기 투광성 사파이어 기판 상에 형성되고 다수의 엘이디 셀을 갖는 질화갈륨계 반도체 발광부를 포함한다. 반도체 발광부는 식각에 의해 형성된 n형 반도체층 노출 영역을 포함하며, 상기 n형 반도체층 노출 영역 상에 상기 다수의 엘이디 셀이 매트릭스 배열로 형성된다. 각 엘이디 셀은 n형 반도체층, 활성층 및 p형 도전형 반도체층을 포함하고, 각 엘이디 셀의 p형 도전형 반도체층에는 p형 전극패드가 형성된다. 또한 상기 n형 반도체층 노출 영역에는 n형 전극패드가 형성된다.Typically, a micro LED includes a translucent sapphire substrate and a gallium nitride-based semiconductor light emitting unit formed on the translucent sapphire substrate and having a plurality of LED cells. The semiconductor light emitting unit includes an exposed area of the n-type semiconductor layer formed by etching, and the plurality of LED cells are formed in a matrix array on the exposed area of the n-type semiconductor layer. Each LED cell includes an n-type semiconductor layer, an active layer, and a p-type conductive semiconductor layer, and a p-type electrode pad is formed on the p-type conductive semiconductor layer of each LED cell. Additionally, an n-type electrode pad is formed in the exposed area of the n-type semiconductor layer.

한편, 서브마운트 기판은 마이크로 엘이디의 전극패드들에 대응되게 마련된 다수의 전극들을 포함한다. 솔더 범프를 이용하여 마이크로 엘이디를 마운드 기판에 플립 본딩함으로써, 마이크로 엘이디의 전극패드들이 서브마운트 기판의 전극들과 연결된다. 마이크로 엘이디를 서브마운트 기판에 플립 본딩하기 위해서는, 솔더 범프의 적어도 일부를 구성하는 솔더를 용융점 근처의 온도로 가열하여야 한다. 이때, Si 기반 서브마운트 기판의 열팽창계수와 사파이어 기판의 열팽창 계수의 차이가 크기 때문에, 플립 본딩 공정 중의 가열 및 냉각시, Si 서브마운트 기판과 사파이어 기판 사이에는 팽창 변형량 및 수축 변형량에 있어서 큰 차이를 나타내며, 이 차이로 인해 서브마운트 기판과 마이크로 엘이디 사이에는 심각한 미스얼라인먼트(misalignment)이 발생한다. 이와 같은 미스얼라인먼트는 마이크로 엘이디의 전극패드들과 서브마운트 기판의 전극들이 연결되지 못하거나, 더 심각하게는, 잘못 연결되어 쇼트 등과 같은 심각한 불량을 초래한다.Meanwhile, the submount substrate includes a plurality of electrodes provided to correspond to the electrode pads of the micro LED. By flip-bonding the micro LED to the mounted substrate using solder bumps, the electrode pads of the micro LED are connected to the electrodes of the submount substrate. In order to flip bond a micro LED to a submount board, the solder constituting at least a portion of the solder bump must be heated to a temperature near the melting point. At this time, because the difference between the thermal expansion coefficient of the Si-based submount substrate and the sapphire substrate is large, there is a large difference in expansion and contraction strain between the Si submount substrate and the sapphire substrate during heating and cooling during the flip bonding process. This difference causes serious misalignment between the submount board and the micro LED. Such misalignment may cause the electrode pads of the micro LED to be disconnected from the electrodes of the submount board, or, more seriously, may be incorrectly connected, resulting in serious defects such as short circuits.

예컨대 마이크로 엘이디의 기반이 되는 사파이어 기판의 열팽창계수가 7.6㎛m-1K이고, Si 기반 서브마운트 기판의 열팽창 계수가 2.6㎛m-1K이므로, 온도에 따라, 사파이어 기판의 열팽창계수가 Si 기반 서브마운트 기판의 열팽창계수의 대략 2.5배에 이른다. 플립 본딩에 사용하는 범프가 용융점이 높은 솔더를 사용하면, 본딩 온도가 높아지는데, 이때, 열팽창계수의 심각한 차이로 인해 마이크로 엘이디와 서브마운트 기판 사이에 미스얼라인먼트가 발생되어 본딩이 안 될 수있다. 예컨대, 260℃ 솔더 용융점 온도를 본딩 온도로 설정하면, 1cm 기판 기준으로, 약 5~6um 미스얼라인먼트가 발생되어 마이크로 엘이디의 플립 본딩과 같이 2um 본딩 정밀도가 요구되는 공정에서는 실질적으로 이용이 어렵게 된다.For example, the thermal expansion coefficient of the sapphire substrate, which is the basis of the micro LED, is 7.6㎛m-1K, and the thermal expansion coefficient of the Si-based submount substrate is 2.6㎛m-1K, so depending on the temperature, the thermal expansion coefficient of the sapphire substrate is 7.6㎛m-1K. It is approximately 2.5 times the thermal expansion coefficient of the substrate. If the bump used for flip bonding uses solder with a high melting point, the bonding temperature increases. At this time, misalignment may occur between the micro LED and the submount board due to a serious difference in thermal expansion coefficient, making bonding impossible. For example, if 260°C solder melting point temperature is set as the bonding temperature, misalignment of about 5 to 6 μm occurs based on a 1 cm substrate, making it practically difficult to use in processes that require 2 μm bonding precision, such as flip bonding of micro LEDs.

따라서, 당해 기술 분야에는 마이크로 엘이디와 서브마운트 기판을 플립 본딩함에 있어서 마이크로 엘이디 측 사파이어 기판과 서브마운트 기판 사이의 열팽창 계수 차이로 인한 미스얼라인먼트 문제를 해결하는 기술의 필요성이 존재한다.Therefore, in this technical field, there is a need for a technology that solves the misalignment problem caused by the difference in thermal expansion coefficient between the sapphire substrate on the micro LED side and the submount substrate when flip bonding a micro LED and a submount substrate.

대한민국등록특허10-1150861(2012.05.22. 등록)Republic of Korea Patent No. 10-1150861 (registered on May 22, 2012) 대한민국등록특허10-0470904(2005.01.31.등록)Republic of Korea registered patent 10-0470904 (registered on January 31, 2005)

본 발명이 해결하고자 하는 과제는, 서브마운트 기판 상에 그 서브마운트 기판과 열팽창 계수 차이가 큰 엘이디 기판을 포함하는 마이크로 엘이디를 플립 본딩하되, 열팽창 계수 차이를 상쇄하는 서로 다른 온도 조건에서 서브마운트 기판과 마이크로 엘이디를 플립 본딩하여, 열팽창 계수 차이로 인한 미스얼라인먼트를 방지하는 마이크로 엘이디의 플립 본딩 방법을 제공하는 것이다. The problem to be solved by the present invention is to flip-bond a micro LED including an LED substrate with a large difference in thermal expansion coefficient from the submount substrate on a submount substrate, but to flip-bond the submount substrate under different temperature conditions to offset the difference in thermal expansion coefficient. To provide a flip bonding method for micro LEDs that prevents misalignment due to differences in thermal expansion coefficients by flip bonding micro LEDs.

본 발명의 일측면에 따른 마이크로 엘이디의 플립 본딩 방법은, 엘이디 기판과 상기 엘이디 기판 상에 형성된 다수의 엘이디 셀을 포함하는 마이크로 엘이디를 준비하는 단계; 상기 엘이디 기판과 열팽창계수가 상이한 서브마운트 기판을 준비하는 단계; 및 상기 마이크로 엘이디와 상기 서브마운트 기판 사이에 위치한 솔더를 이용하여, 상기 마이크로 엘이디와 상기 서브마운트 기판을 플립 본딩하는 단계를 포함하며, 상기 플립 본딩 단계는, 상기 엘이디 기판과 상기 서브마운트 기판의 열팽창 계수 차이로 인한 변형량 차이를 억제하도록, 상기 서브마운트 기판의 온도와 상기 엘이디 기판의 온도를 서로 다른 가열-냉각 곡선(heating-cooling curvatures)으로 제어한다.A flip bonding method for a micro LED according to one aspect of the present invention includes preparing a micro LED including an LED substrate and a plurality of LED cells formed on the LED substrate; Preparing a submount substrate having a different thermal expansion coefficient from the LED substrate; and flip bonding the micro LED and the submount substrate using solder located between the micro LED and the submount substrate, wherein the flip bonding step includes thermal expansion of the LED substrate and the submount substrate. To suppress the difference in deformation due to the coefficient difference, the temperature of the submount substrate and the temperature of the LED substrate are controlled using different heating-cooling curves.

일 실시예에 따라, 상기 플립 본딩 단계는 승온 구간, 가열 온도 유지 구간 및 냉각 구간에서 상기 엘이디 기판과 상기 서브마운트 기판을 다른 온도로 제어한다.According to one embodiment, the flip bonding step controls the LED substrate and the submount substrate to different temperatures in a temperature increase section, a heating temperature maintenance section, and a cooling section.

일 실시예에 따라, 상기 승온 구간에서는, 상기 엘이디 기판의 온도가 상온으로부터 제1 유지 온도까지 제1 가열 기울기로 상승하는 한편, 상기 서브마운트 기판의 온도는 상온으로부터 상기 제1 유지 온도보다 높은 제2 유지 온도까지 제2 가열 기울기로 상승하며, 상기 제2 가열 기울기는 상기 제1 가열 기울기보다 크게 정해진다.According to one embodiment, in the temperature increase section, the temperature of the LED substrate increases from room temperature to the first maintenance temperature with a first heating gradient, while the temperature of the submount substrate increases from room temperature to a first maintenance temperature higher than the first maintenance temperature. 2 It rises to the holding temperature with a second heating gradient, and the second heating gradient is set to be larger than the first heating gradient.

일 실시예에 따라, 상기 가열 온도 유지 구간에서는, 상기 엘이디 기판의 온도가 상기 제1 유지 온도로 일정 시간 유지되고, 상기 서브마운트 기판의 온도는 상기 제2 유지 온도로 일정 시간 유지된다.According to one embodiment, in the heating temperature maintenance section, the temperature of the LED substrate is maintained at the first maintenance temperature for a certain time, and the temperature of the submount substrate is maintained at the second maintenance temperature for a certain time.

일 실시예에 따라, 상기 냉각 구간에서는, 상기 엘이디 기판의 온도가 상기 제1 유지 온도로부터 상온까지 하강하는 한편, 상기 서브마운트 기판의 온도는 상기 제2 유지 온도로부터 상온까지 하강한다.According to one embodiment, in the cooling section, the temperature of the LED substrate decreases from the first maintenance temperature to room temperature, while the temperature of the submount substrate decreases from the second maintenance temperature to room temperature.

일 실시예에 따라, 상기 냉각 구간에서, 상기 엘이디 기판의 냉각이 완료되는 시점과 상기 서브마운트 기판의 냉각이 완료되는 시점이 다르게 정해진다.According to one embodiment, in the cooling section, the time when cooling of the LED substrate is completed and the time when cooling of the submount substrate is completed are determined differently.

일 실시예에 따라, 상기 냉각 구간의 적어도 일부 구간에서는, 상기 엘이디 기판의 냉각 기울기와 상기 서브마운트 기판의 냉각 기울기가 같게 정해진다.According to one embodiment, in at least a portion of the cooling section, the cooling slope of the LED substrate and the cooling slope of the submount substrate are set to be the same.

일 실시예에 따라, 상기 플립 본딩 단계는 상기 마이크로 엘이디를 고정하는 척에 구비된 온도 조절부로 상기 엘이디 기판의 온도를 제어하는 것을 포함한다.According to one embodiment, the flip bonding step includes controlling the temperature of the LED substrate with a temperature controller provided on a chuck that fixes the micro LED.

일 실시예에 따라, 상기 플립 본딩 단계는 상기 서브마운트 기판을 고정하는 척에 구비된 온도 조절부로 상기 서브마운트 기판의 온도를 제어하는 것을 포함한다.According to one embodiment, the flip bonding step includes controlling the temperature of the submount substrate with a temperature control unit provided on a chuck that fixes the submount substrate.

일 실시예에 따라, 상기 엘이디 기판은 사파이어 기판이며, 상기 엘이디 셀 각각은 상기 사파이어 기판 상에서 성장된 n형 반도체층, 활성층 및 p형 반도체층을 포함하는 에피층(epitaxial layers)을 식각하여 형성된다.According to one embodiment, the LED substrate is a sapphire substrate, and each of the LED cells is formed by etching epitaxial layers including an n-type semiconductor layer, an active layer, and a p-type semiconductor layer grown on the sapphire substrate. .

일 실시예에 따라, 상기 서브마운트 기판은 Si 기반 기판 모재와, 상기 다수의 엘이디 셀에 대응되게 상기 Si 기반 기판 모재에 형성된 다수의 CMOS셀과 상기 다수의 CMOS셀과 연결되는 다수의 전극을 포함한다.According to one embodiment, the submount substrate includes a Si-based substrate base material, a plurality of CMOS cells formed on the Si-based substrate base material to correspond to the plurality of LED cells, and a plurality of electrodes connected to the plurality of CMOS cells. do.

일 실시예에 따라, 상기 마이크로 엘이디를 준비하는 단계는 상기 엘이디 기판 상의 n형 반도체층 노출 영역 상에 상기 다수의 엘이디 셀을 매트릭스 배열로 형성하는 것을 포함하며, 상기 다수의 엘이디 셀 각각은 n형 반도체층, 활성층 및 p형 반도체층을 포함한다.According to one embodiment, the step of preparing the micro LED includes forming the plurality of LED cells in a matrix array on the exposed area of the n-type semiconductor layer on the LED substrate, and each of the plurality of LED cells is n-type. It includes a semiconductor layer, an active layer, and a p-type semiconductor layer.

일 실시예에 따라, 상기 마이크로 엘이디를 준비하는 단계는 상기 n형 반도체층 노출 영역 상에 n형 전극패드를 형성하고 상기 다수의 엘이디 셀 각각의 p형 반도체층에 p형 전극패드를 형성하는 것을 포함한다.According to one embodiment, the step of preparing the micro LED includes forming an n-type electrode pad on the exposed area of the n-type semiconductor layer and forming a p-type electrode pad on the p-type semiconductor layer of each of the plurality of LED cells. Includes.

일 실시예에 따라, 상기 플립 본딩하는 단계는 다수의 솔더를 이용하여 상기 다수의 p형 전극패드와 상기 n형 전극패드를 상기 서브마운트 기판 상에 형성된 다수의 개별 전극 및 공통 전극에 연결하는 것을 포함한다.According to one embodiment, the flip bonding step involves connecting the plurality of p-type electrode pads and the n-type electrode pad to a plurality of individual electrodes and a common electrode formed on the submount substrate using a plurality of solders. Includes.

일 실시에에 따라, 상기 마이크로 엘이디를 준비하는 단계는 상기 다수의 엘이디 셀과 상기 n형 반도체층의 노출 영역을 모두 덮도록 부동태층을 형성하고, 상기 다수의 p형 전극패드와 상기 n형 전극패드를 노출시키는 패드 노출홀을 형성하는 것을 포함한다.According to one embodiment, the step of preparing the micro LED includes forming a passivation layer to cover all exposed areas of the plurality of LED cells and the n-type semiconductor layer, the plurality of p-type electrode pads and the n-type electrode. It includes forming a pad exposure hole that exposes the pad.

본 발명의 다른 측면에 따라, 플립본딩 모듈이 제공되며, 이 플립본딩 모듈은, 기판; 상기 기판 상에 형성된 다수의 엘이디 셀을 포함하는 마이크로 엘이디; 및 상기 기판과 열팽창 계수가 상이한 서브마운트 기판을 포함하며, 상기 마이크로 엘이디와 상기 서브마운트 기판 사이에 위치한 솔더가 이용되어, 상기 마이크로 엘이디와 상기 서브마운트 기판이 플립 본딩되고, 상기 플립 본딩은, 상기 기판과 상기 서브마운트 기판의 열팽창 계수 차이로 인한 변형량 차이를 억제하도록, 상기 기판의 온도와 상기 서브마운트 기판의 온도가 서로 다르게 제어되면서 수행된다. According to another aspect of the present invention, a flip bonding module is provided, the flip bonding module comprising: a substrate; a micro LED including a plurality of LED cells formed on the substrate; and a submount substrate having a different thermal expansion coefficient from the substrate, wherein solder positioned between the micro LED and the submount substrate is used to flip bond the micro LED and the submount substrate, and the flip bonding includes: In order to suppress the difference in deformation due to the difference in thermal expansion coefficient between the substrate and the submount substrate, the temperature of the substrate and the temperature of the submount substrate are controlled differently from each other.

일 실시예에 따라, 상기 기판은 사파이어 기판이며, 상기 엘이디 셀 각각은 상기 사파이어 기판 상에서 성장된 n형 반도체층, 활성층 및 p형 반도체층을 포함하는 에피층(epitaxial layers)을 식각하여 형성된 것일 수 있다.According to one embodiment, the substrate is a sapphire substrate, and each of the LED cells may be formed by etching epitaxial layers including an n-type semiconductor layer, an active layer, and a p-type semiconductor layer grown on the sapphire substrate. there is.

일 실시예에 따라, 상기 서브마운트 기판은 Si 기반 기판 모재와, 상기 다수의 엘이디 셀에 대응되게 상기 si 기반 기판 모재에 형성된 다수의 CMOS셀과 상기 다수의 CMOS셀과 연결되는 다수의 전극을 포함하는 것일 수있다.According to one embodiment, the submount substrate includes a Si-based substrate base material, a plurality of CMOS cells formed on the Si-based substrate base material to correspond to the plurality of LED cells, and a plurality of electrodes connected to the plurality of CMOS cells. It may be that

일 실시예에 따라, 상기 기판과 상기 서브마운트 기판 사이의 열팽창 계수 차이는 2 배 이상인 것이 바람직하다.According to one embodiment, the difference in thermal expansion coefficient between the substrate and the submount substrate is preferably 2 times or more.

일 실시예에 따라, 상기 플립 본딩은 승온구간, 가열 온도 유지구간 및 냉각 구간에서 상기 기판과 상기 서브마운트 기판을 다른 온도로 제어한다.According to one embodiment, the flip bonding controls the substrate and the submount substrate to different temperatures in a temperature increase section, a heating temperature maintenance section, and a cooling section.

본 발명에 따른 플립 본딩 방법은, 서브마운트 기판 상에 그 서브마운트 기판과 열팽창 계수 차이가 큰 엘이디 기판을 포함하는 마이크로 엘이디를 플립 본딩하되, 열팽창 계수 차이를 상쇄하는 서로 다른 온도 조건에서 서브마운트 기판과 마이크로 엘이디를 플립 본딩하여, 열팽창 계수 차이로 인한 서브마운트 기판과 엘이디 기판 사이의 변형량 차이 및 그로 인한 미스얼라인먼트를 방지한다.The flip bonding method according to the present invention flip-bonds a micro LED including an LED substrate with a large difference in thermal expansion coefficient from the submount substrate on a submount substrate, but flip-bonds the submount substrate under different temperature conditions that offset the difference in thermal expansion coefficient. and flip bonding the micro LED to prevent the difference in deformation between the submount substrate and the LED substrate due to the difference in thermal expansion coefficient and the resulting misalignment.

도 1a 내지 도 1e는 마이크로 엘이디를 제작하는 공정을 설명하기 위한 도면이다.
도 2는 서브마운트 기판의 일부를 도시한 단면도이다.
도 3 및 도 4는 서브마운트 기판에 솔더를 포함하는 범프를 형성하는 공정을 설명하기 위한 도면이다.
도 5는 마이크로 엘이디와 서브마운트 기판을 플립 본딩하는 공정을 설명하기 위한 도면이다.
도 6은 도 5에 도시된 플립 본딩 공정시 마이크로 엘이디와 서브마운트 기판의 가열-냉각 곡선을 보인 도면이다.1A to 1E are diagrams for explaining the process of manufacturing a micro LED.
Figure 2 is a cross-sectional view showing a portion of the submount substrate.
3 and 4 are diagrams for explaining a process of forming bumps containing solder on a submount substrate.
Figure 5 is a diagram for explaining a process of flip bonding a micro LED and a submount substrate.
FIG. 6 is a diagram showing the heating-cooling curve of the micro LED and the submount substrate during the flip bonding process shown in FIG. 5.

이하에서는 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 첨부된 도면들 및 실시예들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 사람이 용이하게 이해할 수 있도록 간략화되고 예시된 것이므로, 도면들 및 실시예들이 본 발명의 범위를 한정하는 것으로 해석되어서는 아니 될 것이다.Hereinafter, preferred embodiments of the present invention will be described with reference to the attached drawings. The accompanying drawings and examples are simplified and illustrated so that those skilled in the art can easily understand the drawings and examples, and therefore, the drawings and examples should not be construed as limiting the scope of the present invention. No, it won't work.

본 발명의 일 실시예에 따르면, 마이크로 엘이디를 액티브 매트릭스 기판인 서브마운트 기판에 플립 본딩하는 플립 본딩 방법이 제공된다. 본 발명의 일 실시예에 따른 플립 본딩 방법은 전기 회로와 전극들이 미리 형성된 Si 기반의 서브마운트 기판을 준비하는 공정과 사파이어 기판을 기반으로 하는 마이크로 엘이디를 제작하는 공정에 뒤 이어 수행된다.According to one embodiment of the present invention, a flip bonding method for flip bonding a micro LED to a submount substrate that is an active matrix substrate is provided. The flip bonding method according to an embodiment of the present invention is performed following a process of preparing a Si-based submount substrate on which electric circuits and electrodes are pre-formed and a process of manufacturing a micro LED based on a sapphire substrate.

이하에서는, 마이크로 엘이디 제작, 범프 형성, 마이크로 엘이디와 서브마운트 기판의 플립 본딩에 대해 차례로 설명한다.
Below, micro LED fabrication, bump formation, and flip bonding of the micro LED and submount substrate will be described in turn.

마이크로 엘이디 제작Micro LED production

도 1a 내지 도 1e를 참조하여 마이크로 엘이디를 제작하는 공정에 대하여 설명한다.The process for manufacturing a micro LED will be described with reference to FIGS. 1A to 1E.

먼저, 도 1a에 도시된 바와 같이, 열팽창 계수가 7.6㎛m-1K인 투광성 사파이어 기판(131)의 주면(primary surface) 상에 n형 반도체층(132), 활성층(133) 및 p형 반도체층(134)을 포함하는 에피층이 형성된다.First, as shown in FIG. 1A, an n-type semiconductor layer 132, an active layer 133, and a p-type semiconductor layer are formed on the primary surface of a translucent sapphire substrate 131 with a thermal expansion coefficient of 7.6㎛m-1K. An epi layer containing (134) is formed.

다음, 도 1b에 도시된 바와 같이, 마스크 패턴을 이용하여 상기 에피층을 일정 깊이 식각하여, 엘이디 셀(130)들을 분리하는 도랑(101)들과, 적어도 상기 엘이디 셀(130)들의 외곽을 둘러싸는 n형 반도체층(132)의 노출 영역(102)을 형성하며, 이에 의해, n형 반도체층(132) 상에 활성층(133) 및 p형 반도체층(134)을 모두 포함하는 다수의 엘이디 셀(130)들이 형성된다. 도시하지 않았지만, n형 반도체층(132)과 사파이어 기판(131) 사이에는 버퍼층이 형성될 수 있다. 그리고, 상기 n형 반도체층(132)과 활성층(133) 사이, 상기 활성층(133)과 p형 반도체층(134) 사이, 그리고, p형 반도체층(134)의 노출 표면상에는 임의의 기능들을 수행하는 다른 반도체층들이 개재될 수 있다.Next, as shown in FIG. 1B, the epi layer is etched to a certain depth using a mask pattern to form trenches 101 separating the LED cells 130 and at least surrounding the outer edges of the LED cells 130. Forms an exposed area 102 of the n-type semiconductor layer 132, thereby forming a plurality of LED cells including both the active layer 133 and the p-type semiconductor layer 134 on the n-type semiconductor layer 132. (130) are formed. Although not shown, a buffer layer may be formed between the n-type semiconductor layer 132 and the sapphire substrate 131. In addition, arbitrary functions are performed between the n-type semiconductor layer 132 and the active layer 133, between the active layer 133 and the p-type semiconductor layer 134, and on the exposed surface of the p-type semiconductor layer 134. Other semiconductor layers may be interposed.

다음, 도 1c에 도시된 바와 같이, 엘이디 셀(130)들 각각의 p형 반도체층(134) 상에 p형 전극패드(150)를 형성하고, n형 반도체층(132) 노출 영역(102) 중 외곽 영역에 n형 전극패드(140)를 형성한다. 상기 p형 전극패드(150)와 상기 n형 전극패드(140)의 두께를 다르게 함으로써, 상기 p형 반도체층(134)과 n형 반도체층(132)의 단차를 보상하고, 이에 의해, 상기 p형 전극패드(150)의 솔더 본딩면과 상기 n형 전극패드(140)의 솔더 본딩면이 실질적으로 동일 평면상에 있도록 해줄수도 있다.Next, as shown in FIG. 1C, a p-type electrode pad 150 is formed on the p-type semiconductor layer 134 of each of the LED cells 130, and the exposed area 102 of the n-type semiconductor layer 132 is formed. An n-type electrode pad 140 is formed in the outer central area. By varying the thickness of the p-type electrode pad 150 and the n-type electrode pad 140, the step difference between the p-type semiconductor layer 134 and the n-type semiconductor layer 132 is compensated, thereby, the p The solder bonding surface of the n-type electrode pad 150 and the solder bonding surface of the n-type electrode pad 140 may be substantially on the same plane.

다음, 도 1d에 도시된 바와 같이, 상기 엘이디 셀(130)들과 상기 n형 반도체층(132)의 노출 영역(102)을 모두 덮도록 부동태층(160)을 형성한다.Next, as shown in FIG. 1D, a passivation layer 160 is formed to cover both the LED cells 130 and the exposed area 102 of the n-type semiconductor layer 132.

다음, 도 1e에 도시된 바와 같이, 상기 p형 전극패드(150)를 노출시키는 제1 패드 노출 홀(162)과 상기 n형 전극패드(140)를 노출시키는 제2 패드 노출 홀(164)을 형성한다. 제1 패드 노출 홀(162)과 상기 제2 패드 노출홀(164)은 마스크 패턴을 이용한 식각에 의해 형성될 수 있다. 본 실시예에서, 상기 부동태층(160)은 상기 엘이디 셀(130)들의 단면 프로파일을 따라 거의 일정 두께로 형성되어, 이웃하는 엘이디 셀(130) 사이의 골(101)의 폭 및 깊이를 감소시키지만, 그 골이 그대로 유지되도록 함을 알 수 있다. 그러나, 상기 부동태층(160)이 상기 골(101)을 완전히 메우도록 형성될 수도 있다.
Next, as shown in FIG. 1E, a first pad exposure hole 162 exposing the p-type electrode pad 150 and a second pad exposure hole 164 exposing the n-type electrode pad 140 are formed. form The first pad exposure hole 162 and the second pad exposure hole 164 may be formed by etching using a mask pattern. In this embodiment, the passivation layer 160 is formed to have an almost constant thickness along the cross-sectional profile of the LED cells 130, thereby reducing the width and depth of the valleys 101 between neighboring LED cells 130. , it can be seen that the goal is maintained as is. However, the passivation layer 160 may be formed to completely fill the valley 101.

서브마운트 기판 준비 및 범프 형성Submount substrate preparation and bump formation

먼저 도 2를 참조하면, 필라 범프 형성 단계 전에, 대략 15,000㎛×10,000㎛ 크기를 가지며 엘이디 셀들에 대응되는 CMOS셀들이 형성된 Si 기반 서브마운트 기판(200)이 준비된다. 상기 서브마운트 기판(200)은 전술한 다수의 엘이디 셀에 상응하는 복수의 CMOS셀들과, 마이크로 엘이디의 p형 전극패드들에 대응되는 다수의 개별 전극(240)들과, 마이크로 엘이디의 n형 전극패드에 대응되는 공통 전극(미도시됨)을 포함할 수 있다. 상기 서브마운트 기판(200)은 Si 기반 기판 모재(201) 상에 행렬 배열로 형성되어 CMOS셀들과 연결되는 다수의 전극(240)들과, 상기 전극(240)들을 덮도록 형성된 부동태층(250)을 포함하며, 이 부동태층(250)에는 개별 전극(240)들을 노출시키는 전극 노출홀(252)들이 형성된다.Referring first to FIG. 2, before the pillar bump forming step, a Si-based submount substrate 200 having a size of approximately 15,000 ㎛ × 10,000 ㎛ and on which CMOS cells corresponding to LED cells are formed is prepared. The submount substrate 200 includes a plurality of CMOS cells corresponding to the plurality of LED cells described above, a plurality of individual electrodes 240 corresponding to p-type electrode pads of the micro LED, and an n-type electrode of the micro LED. It may include a common electrode (not shown) corresponding to the pad. The submount substrate 200 is formed in a matrix arrangement on a Si-based substrate base material 201 and includes a plurality of electrodes 240 connected to CMOS cells, and a passivation layer 250 formed to cover the electrodes 240. It includes, and electrode exposure holes 252 are formed in the passivation layer 250 to expose the individual electrodes 240.

도 3 및 도 4를 참조하면, 상기 범프를 형성하는 공정은 제1 세척 단계(S101), UBM(Under Bump Metallurgy) 형성 단계(S102), 포토리소그래피 단계(S103), 스컴 제거 단계(S104), Cu 플레이팅 단계(S105), 솔더 금속 플레이팅 단계(S106), PR 제거 단계(S107), UBM 식각 단계(S108), 제2 세척 단계(S109), 리플로우 단계(S110) 및 제3 세척 단계(S111)를 포함한다.Referring to Figures 3 and 4, the process of forming the bump includes a first cleaning step (S101), a UBM (Under Bump Metallurgy) forming step (S102), a photolithography step (S103), a scum removal step (S104), Cu plating step (S105), solder metal plating step (S106), PR removal step (S107), UBM etching step (S108), second cleaning step (S109), reflow step (S110), and third cleaning step. Includes (S111).

제1 세척 단계(S101)는 스크러버(scrubber)를 이용하여 도 4의 (a)와 같이 도입된 서브마운트 기판(200)에 대하여 세척을 수행한다. 서브마운트 기판(200)은 CMOS 공정에 의해 CMOS셀이 형성된 기판 모재(201)에 Al 또는 Cu 재료에 의해 형성된 패드형 전극(240)과, 상기 전극(240)의 일 영역을 노출시키는 전극 노출홀(252)을 구비한 채 상기 기판 모재(201)에 형성된 부동태층(250)을 포함한다.In the first cleaning step (S101), the submount substrate 200 introduced as shown in (a) of FIG. 4 is cleaned using a scrubber. The submount substrate 200 includes a pad-type electrode 240 formed of Al or Cu material on a substrate base material 201 on which a CMOS cell is formed through a CMOS process, and an electrode exposure hole exposing one area of the electrode 240. It includes (252) a passivation layer 250 formed on the substrate base material 201.

UBM 형성 단계(S102)는, 도 4의 (b)에 도시된 바와 같이, 전극(240)과 Cu 필라 사이의 접착성을 높이고 솔더의 확산을 방지하기 위한 UBM(261)을 상기 부동태층(250)과 상기 전극(240)을 덮도록 서브마운트 기판(200) 상에 형성한다. 본 실시예에서 UBM(261)은 Ti/Cu 적층 구조로 형성되는 것이며, 해당 금속의 스퍼터링에 의해 형성될 수 있다. In the UBM forming step (S102), as shown in (b) of FIG. 4, the UBM 261 is formed to increase the adhesion between the electrode 240 and the Cu pillar and prevent the spread of solder by forming the passivation layer 250. ) and is formed on the submount substrate 200 to cover the electrode 240. In this embodiment, the UBM 261 is formed of a Ti/Cu layered structure and can be formed by sputtering of the corresponding metal.

포토리소그래피 단계(103)는, 도 4의 (c) 에 도시된 바와 같이, 서브마운트 기판(200) 상의 UBM(261)을 전체적으로 덮도록 감광성 PR(Photoresist; 300)을 형성한 후, 그 위에 마스크 패턴(미도시됨)을 올려놓고 빛을 가해 전극(240) 직상의 UBM(261) 일 영역만을 노출시키는 전극 노출홀(302)을 형성한다. 다음, 포토리소그래피 단계 수행 중 발생한 스컴을 제거하는 스컴 제거 단계(S104)가 수행된다. In the photolithography step 103, as shown in (c) of FIG. 4, a photosensitive PR (Photoresist; 300) is formed to entirely cover the UBM 261 on the submount substrate 200, and then a mask is applied thereon. A pattern (not shown) is placed and light is applied to form an electrode exposure hole 302 that exposes only one area of the UBM 261 directly above the electrode 240. Next, a scum removal step (S104) is performed to remove scum generated during the photolithography step.

다음, Cu 플레이팅(plating) 단계(S105)와 솔더 금속 플레이팅 단계(S106)가 차례로 수행되어, 도 4의 (d)에 도시된 바와 같이, PR(300)의 오프닝(302)을 통해 먼저 Cu가 플레이팅되어 Cu 필라(262)가 형성되며, 상기 Cu 필라(262) 상에 솔더 금속으로서 SnAg가 플레이팅되어 SnAg 솔더 캡(263)이 일정 두께의 층상으로 형성된다. 본 명세서에서, Cu가 Cu 또는 Cu를 포함하는 Cu합금일 수 있다는 것에 유의한다.Next, the Cu plating step (S105) and the solder metal plating step (S106) are performed sequentially, first through the opening 302 of the PR 300, as shown in (d) of FIG. Cu is plated to form a Cu pillar 262, and SnAg is plated as a solder metal on the Cu pillar 262 to form a SnAg solder cap 263 in a layer of a certain thickness. Note that in this specification, Cu may be Cu or a Cu alloy containing Cu.

다음, PR 제거 단계(S107)가 수행되어, 도 4의 (e)에 도시된 바와 같이, Cu 필라(262)와 솔더(263)를 포함하는 범프의 상면과 측면이 노출된다.Next, a PR removal step (S107) is performed to expose the top and side surfaces of the bump including the Cu pillar 262 and the solder 263, as shown in (e) of FIG. 4.

다음, UBM 식각 단계(S108)이 수행되어, 도 4의 (f)에 도시된 바와 같이, Cu 필라(262) 직하 영역에 위치하는 UBM(261)을 제외한 나머지 UBM이 식각으로 제거된다. 다음, 잔류물을 제거하는 제2 세척 단계(S109)가 수행된다. UBM 식각 단계(S109) 후, 서브마운트 기판(200)의 전극(240) 상의 UBM(261) 상에 Cu 필라(262) 및 솔더 캡(263)이 차례로 적층된 범프(260)가 형성된다. 다음, 리플로우 단계(S110)가 수행되어, 층상의 솔더(263)가 용융 후 응고되어, 반구형 또는 반원 단면 형상으로 형성한다. 급속 열처리(RTP; Rapid Thermal Processing)가 유용하게 이용될 수 있다. 다음, 리플로우 단계(S110) 후에 다시 잔류물을 제거하는 제3 세척 단계(S111)이 수행된다.Next, the UBM etching step (S108) is performed, and as shown in (f) of FIG. 4, the remaining UBM except for the UBM 261 located in the area directly below the Cu pillar 262 is removed by etching. Next, a second washing step (S109) to remove residue is performed. After the UBM etching step (S109), a bump 260 is formed by sequentially stacking a Cu pillar 262 and a solder cap 263 on the UBM 261 on the electrode 240 of the submount substrate 200. Next, a reflow step (S110) is performed, where the layered solder 263 is melted and solidified to form a hemispherical or semicircular cross-sectional shape. Rapid thermal processing (RTP) can be useful. Next, after the reflow step (S110), a third washing step (S111) to remove residue is performed again.

상기 서브마운트 기판(200) 상의 Cu 필라 범프(260)들 간격은 Cu 필라(262)의 직경과 거의 같은 것이 바람직하며, Cu 필라 범프(260)의 간격이 5㎛를 초과하지 않는 것이 좋다. 만일 Cu 필라 범프(260)의 간격이 5㎛을 초과하면 Cu 필라 범프(260)의 직경 및 그에 상응하는 엘이디 셀의 크기도 커져야 하므로 마이크로 엘이디를 포함하는 디스플레이 장치의 정밀도를 떨어뜨릴 수 있게 된다.
The spacing between the Cu pillar bumps 260 on the submount substrate 200 is preferably approximately equal to the diameter of the Cu pillar 262, and the spacing between the Cu pillar bumps 260 preferably does not exceed 5 μm. If the spacing of the Cu pillar bumps 260 exceeds 5㎛, the diameter of the Cu pillar bumps 260 and the size of the corresponding LED cell must also be increased, which may reduce the precision of the display device including the micro LED.

플립 본딩flip bonding

도 5의 (a) 및 (b)에 도시된 바와 같이, 2.6㎛m-1K의 열팽창 계수를 갖는 Si 기판 모재를 기반으로 하는 서브마운트 기판(200)에 Si 기판 모재의 열팽창 계수의 약 2.5배에 이르는 7.6㎛m-1K의 열팽창 계수를 갖는 사파이어 기판(131)을 기반으로 한 마이크로 엘이디(100) 간의 플립 본딩이 수행된다.As shown in Figures 5 (a) and (b), the submount substrate 200 based on a Si substrate base material with a thermal expansion coefficient of 2.6㎛m-1K is about 2.5 times the thermal expansion coefficient of the Si substrate base material. Flip bonding is performed between micro LEDs 100 based on a sapphire substrate 131 with a thermal expansion coefficient of 7.6㎛m-1K.

앞에서 언급한 바와 같이, 서브마운트 기판(200)은 마이크로 엘이디(100)의 전극패드(150)들에 대응되게 마련된 다수의 전극들을 포함하며, 상기 다수의 전극들 각각에는 Cu 필라(262)와 SnAg 솔더(즉, 솔더캡; 263)로 구성된 범프(260)가 미리 형성된다.As mentioned above, the submount substrate 200 includes a plurality of electrodes provided to correspond to the electrode pads 150 of the micro LED 100, and each of the plurality of electrodes includes a Cu pillar 262 and a SnAg Bumps 260 made of solder (i.e., solder caps) 263 are preformed.

위와 같은 범프를 이용해 마이크로 엘이디(100)를 마운드 기판(200)에 플립 본딩함으로써, 마이크로 엘이디(100)의 전극패드(150)들이 서브마운트 기판(200)의 전극들과 연결된다.By flip-bonding the micro LED 100 to the mound substrate 200 using the above bumps, the electrode pads 150 of the micro LED 100 are connected to the electrodes of the submount substrate 200.

마이크로 엘이디(100)를 서브마운트 기판(200)에 플립 본딩하기 위해서는, 범프(260)의 적어도 일부를 구성하는 솔더(263)를 용융점 근처의 온도로 가열하여야 한다. 이때, Si 기반 서브마운트 기판(200)의 열팽창계수와 마이크로 엘이디(100)의 사파이어 기판(131)의 열팽창 계수의 차이가 크기 때문에, 마이크로 엘이디(100)와 서브마운트 기판(200)의 온도를 별도로 제어하지 않고 기존과 같이 플립 본딩 공정을 수행할 경우, Si 기반 서브마운트 기판(200)과 사파이어 기판(131) 사이에는 변형량 차이가 생기며, 이는 플립 본딩되는 서브마운트 기판(200)과 마이크로 엘이디(100) 사이에 심각한 미스얼라인먼트를 발생시킨다. 사파이어 기판의 열팽창계수는 Si 기반 서브마운트 기판의 열팽창계수의 대략 2.5배에 이르며, 본 발명은 열팽창 계수 차이가 2배 이상 나는 플립 본딩의 경우에 바람직하게 이용될 수 있다.In order to flip-bond the micro LED 100 to the submount substrate 200, the solder 263 constituting at least a portion of the bump 260 must be heated to a temperature near the melting point. At this time, because the difference between the thermal expansion coefficient of the Si-based submount substrate 200 and the sapphire substrate 131 of the micro LED 100 is large, the temperatures of the micro LED 100 and the submount substrate 200 are separately measured. If the flip bonding process is performed as before without control, a difference in deformation occurs between the Si-based submount substrate 200 and the sapphire substrate 131, which is due to the flip bonding of the submount substrate 200 and the micro LED (100). ) causes serious misalignment. The thermal expansion coefficient of the sapphire substrate is approximately 2.5 times that of the Si-based submount substrate, and the present invention can be preferably used in the case of flip bonding where the difference in thermal expansion coefficient is more than 2 times.

일예로, 솔더를 용융시키는 250℃ 온도 조건으로 1cm 길이의 사파이어 기판(131)을 기반으로 하는 마이크로 엘이디(100)와 1cm 길이를 갖는 Si 기반 서브마운트 기판(200)을 플립 본딩하는 경우, 서브마운트 기판(200)은 Si의 열팽창 계수에 의해 5.85㎛의 길이 변화량이 있게 되고, 마이크로 엘이디(100)의 사파이어 기판(131)은 사파이어의 열팽창 계수에 의해 17.1㎛의 길이 변화량이 있게 되어, 상기 두 기판의 본딩 공정시 나타나는 길이 변화는 11.25㎛가 된다. 결국, 이 길이 변화량의 차이는 셀 얼라인먼트 심하게 틀어지는 현상을 야기한다. For example, when flip bonding a micro LED 100 based on a 1 cm long sapphire substrate 131 and a 1 cm long Si based submount substrate 200 under a temperature condition of 250°C to melt the solder, the submount The substrate 200 has a length change of 5.85 ㎛ due to the thermal expansion coefficient of Si, and the sapphire substrate 131 of the micro LED 100 has a length change of 17.1 ㎛ due to the thermal expansion coefficient of sapphire, so that the two substrates The length change that occurs during the bonding process is 11.25㎛. Ultimately, this difference in length change causes the cell alignment to become severely distorted.

이와 같이 셀 얼라인먼트가 틀어지는 현상을 막기 위해, 본 발명은, 구동 IC 및 회로가 구비된 Si 기반 서브마운트 기판(200)과 사파이어 기판(131)의 열팽창계수를 고려하여, Si 기반 서브마운트 기판(200)과 사파이어 기판(131)을 서로 다른 온도로 제어하면서, 마이크로 엘이디(100)와 서브마운트 기판(200) 사이의 솔더(263), 더 구체적으로는, 마이크로 엘이디(100)의 각 엘이디 셀(130)에 형성된 전극패드(150)와 서브마운트 기판(200) 사이에 개재된 범프(260)의 솔더(263)를 가열하여, 마이크로 엘이디(100)와 서브마운트 기판(200)을 플립 본딩한다.In order to prevent this phenomenon of cell alignment being distorted, the present invention considers the thermal expansion coefficient of the Si-based submount substrate 200 and the sapphire substrate 131 equipped with a driving IC and circuit, and the Si-based submount substrate 200 ) and the sapphire substrate 131 to different temperatures, the solder 263 between the micro LED 100 and the submount substrate 200, more specifically, each LED cell 130 of the micro LED 100. ) is heated to flip-bond the micro LED 100 and the submount substrate 200 by heating the solder 263 of the bump 260 interposed between the electrode pad 150 formed in the submount substrate 200 and the submount substrate 200.

상기 사파이어 기판(131)의 온도는 사파이어 기판(131)과 면하여 마이크로 엘이디(100)를 지지하는 제1 척(5a)에 구비된 제1 온도조절부(5b)에 의해 제어되고, Si 기반 서브마운트 기판(200)의 온도는 상기 서브마운트 기판(200)을 지지하는 제2 척(6a)에 구비된 제2 온도조절부(6b)에 의해 제어된다.The temperature of the sapphire substrate 131 is controlled by the first temperature control unit 5b provided on the first chuck 5a supporting the micro LED 100 while facing the sapphire substrate 131, and the Si-based sub The temperature of the mount substrate 200 is controlled by the second temperature control unit 6b provided on the second chuck 6a supporting the submount substrate 200.

플립 본딩 공정 중 서브마운트 기판(200)과 마이크로 엘이디(100)의 사파이어 기판(131)에 대한 온도는, 도 6에 가장 잘 도시된 바와 같이, 승온 구간(A1)과, 가열 온도 유지 구간(A2)과, 냉각 구간(A3) 각각에서 서로 다르게 제어된다.During the flip bonding process, the temperature of the submount substrate 200 and the sapphire substrate 131 of the micro LED 100 is, as best shown in FIG. 6, a temperature increase section A1 and a heating temperature maintenance section A2. ) and the cooling section (A3) are controlled differently.

승온 구간(A1)에서는, 제1 척(5a)에 구비된 제1 온도 조절부(5b)에 의해 사파이어 기판(131)의 온도가 상온으로부터 제1 유지 온도인 대략 170℃~180℃까지 제1 가열 기울기로 선형적으로 상승하고, 제2 척(6a)에 구비된 제2 온도 조절부(6b)에 의해 Si 기반 서브마운트 기판(200)의 온도가 상온으로부터 제2 유지 온도인 350℃~400℃까지 제1 기울기보다 큰 제2 가열 기울기로 선형적으로 상승한다.In the temperature increase section A1, the temperature of the sapphire substrate 131 is increased from room temperature to the first maintenance temperature of approximately 170°C to 180°C by the first temperature control unit 5b provided in the first chuck 5a. It rises linearly with a heating gradient, and the temperature of the Si-based submount substrate 200 increases from room temperature to the second maintenance temperature of 350°C to 400°C by the second temperature control unit 6b provided in the second chuck 6a. It rises linearly with the second heating gradient being greater than the first gradient up to °C.

가열 온도 유지 구간에서(A2)는 용융 상태의 솔더(264)를 사이에 두고 서브마운트 기판(200)과 마이크로 엘이디(100)를 수직 방향으로 가압하는 힘이 가해지며, 사파이어 기판(131)의 온도는 제1 유지 온도인 125℃로 일정 시간 유지되고, Si 기반 서브마운트 기판(200)의 온도는 제2 유지 온도인 260℃로 일정 시간 유지된다.In the heating temperature maintenance section (A2), a force is applied to press the submount substrate 200 and the micro LED 100 in the vertical direction with the molten solder 264 in between, and the temperature of the sapphire substrate 131 is maintained at the first maintenance temperature of 125°C for a certain time, and the temperature of the Si-based submount substrate 200 is maintained at the second maintenance temperature of 260°C for a certain time.

사파이어 기판(131)의 가열 온도 유지 구간 시작 시점과 서브마운트 기판(200)의 가열 온도 유지 구간 시작 시점은 a1으로 같고 사파이어 기판(131)의 가열 온도 유지 구간 종료 시점과 서브마운트 기판(200)의 가열 온도 유지 구간 종료 시점은 a2 같다.The start time of the heating temperature maintenance section of the sapphire substrate 131 and the start time of the heating temperature maintenance section of the submount substrate 200 are the same as a1, and the end time of the heating temperature maintenance section of the sapphire substrate 131 and the start time of the heating temperature maintenance section of the submount substrate 200 are equal to a1. The end point of the heating temperature maintenance period is the same as a2.

냉각 구간(A3)에서는 사파이어 기판(131)이 제1 유지 온도로부터 상온까지 냉각되는 한편 Si 기반 서브마운트 기판(200) 제2 유지 온도로부터 상온까지 냉각된다. 이때, 냉각 구간(A3)의 적어도 일부 구간에서의 사파이어 기판(131)의 냉각 기울기와 Si 기판 서브마운트 기판(200)의 냉각 기울기는 동일한 것이 바람직하다. 이로 인해, 상기 냉각 구간에서, 상기 사파이어 기판(131)의 냉각이 완료되어 상온에 이르는 시점은 상기 서브마운트 기판(200)의 냉각이 완료되어 상온에 이르는 시점보다 앞에 있게 된다.In the cooling section A3, the sapphire substrate 131 is cooled from the first holding temperature to room temperature, while the Si-based submount substrate 200 is cooled from the second holding temperature to room temperature. At this time, it is preferable that the cooling slope of the sapphire substrate 131 and the cooling slope of the Si substrate submount substrate 200 in at least a portion of the cooling section A3 are the same. For this reason, in the cooling section, the time when cooling of the sapphire substrate 131 is completed and reaches room temperature is before the time when cooling of the submount substrate 200 is completed and reaches room temperature.

만일, 사파이어 기판(131)과 서브마운트 기판(200)의 냉각 완료 시점을 같게 하기 위해, 사파이어 기판(131)의 냉각 기울기와 서브마운트 기판(200)의 냉각 기울기를 과하게 다르게 할 경우, 상기 사파이어 기판(131)과 상기 서브마운트 기판(200) 사이에는 심각한 수축 변형량 차이가 발생하여, 솔더에 의한 연결부가 끊어지고, 엘이디 셀의 얼라인먼트가 틀어지게 될 수 있다.If the cooling slope of the sapphire substrate 131 and the cooling slope of the submount substrate 200 are excessively different in order to make the cooling completion time of the sapphire substrate 131 and the submount substrate 200 the same, the sapphire substrate 131 A serious difference in shrinkage deformation may occur between 131 and the submount board 200, which may cause the solder connection to break and the alignment of the LED cell to become misaligned.

100..............................마이크로 엘이디
130..............................엘이디 셀
131..............................엘이디 기판(또는, 사파이어 기판)
200..............................서브마운트 기판100............................................Micro LED
130............................................LED cell
131............................................LED substrate (or sapphire substrate)
200............................................Submount board

Claims (20)

엘이디 기판과 상기 엘이디 기판 상에 형성된 다수의 엘이디 셀을 포함하는 마이크로 엘이디를 준비하는 단계;
상기 엘이디 기판과 열팽창계수가 상이한 서브마운트 기판을 준비하는 단계; 및
상기 마이크로 엘이디와 상기 서브마운트 기판 사이에 위치한 솔더를 이용하여, 상기 마이크로 엘이디와 상기 서브마운트 기판을 플립 본딩하는 단계를 포함하며,
상기 플립 본딩 단계는, 승온 구간, 가열 온도 유지 구간 및 냉각 구간에서 상기 엘이디 기판과 상기 서브마운트 기판을 다른 온도로 제어하며,
상기 승온 구간에서는, 상기 엘이디 기판의 온도가 상온으로부터 제1 유지 온도까지 제1 가열 기울기로 상승하는 한편, 상기 서브마운트 기판의 온도는 상온으로부터 제2 유지 온도까지 제2 가열 기울기로 상승하도록 제어하며,
상기 가열 온도 유지 구간에서는 상기 엘이디 기판 및 상기 서브마운트 기판의 가열 온도 유지 구간 시작 시점과 가열 온도 유지 구간 종료 시점이 같도록 제어하며,
상기 냉각 구간에서, 상기 엘이디 기판의 냉각이 완료되는 시점은 상기 서브마운트 기판의 냉각이 완료되는 시점보다 이전이도록 제어하는 것을 특징으로 하는 플립본딩 방법.Preparing a micro LED including an LED substrate and a plurality of LED cells formed on the LED substrate;
Preparing a submount substrate having a different thermal expansion coefficient from the LED substrate; and
It includes the step of flip bonding the micro LED and the submount substrate using solder located between the micro LED and the submount substrate,
The flip bonding step controls the LED substrate and the submount substrate to different temperatures in a temperature increase section, a heating temperature maintenance section, and a cooling section,
In the temperature increase section, the temperature of the LED substrate is controlled to rise from room temperature to the first maintenance temperature with a first heating gradient, while the temperature of the submount substrate is controlled to rise from room temperature to the second maintenance temperature with a second heating gradient, ,
In the heating temperature maintenance section, the start time of the heating temperature maintenance section and the end time of the heating temperature maintenance section of the LED substrate and the submount substrate are controlled to be the same,
A flip bonding method, characterized in that in the cooling section, the time when cooling of the LED substrate is completed is controlled so that it is before the time when cooling of the submount substrate is completed. 삭제delete 청구항 1에 있어서, 상기 승온 구간에서는, 상기 제2 유지 온도는 상기 제1 유지 온도보다 높으며,
상기 제2 가열 기울기는 상기 제1 가열 기울기보다 큰 것을 특징으로 하는 특징으로 하는 플립 본딩 방법.The method according to claim 1, wherein in the temperature increase section, the second maintenance temperature is higher than the first maintenance temperature,
A flip bonding method, characterized in that the second heating gradient is greater than the first heating gradient. 청구항 1에 있어서, 상기 가열 온도 유지 구간에서는, 상기 엘이디 기판의 온도가 상기 제1 유지 온도로 일정 시간 유지되고, 상기 서브마운트 기판의 온도는 상기 제2 유지 온도로 일정 시간 유지되는 것을 특징으로 하는 플립 본딩 방법.The method according to claim 1, wherein in the heating temperature maintenance section, the temperature of the LED substrate is maintained at the first maintenance temperature for a certain time, and the temperature of the submount substrate is maintained at the second maintenance temperature for a certain time. Flip bonding method. 청구항 1에 있어서, 상기 냉각 구간에서는, 상기 엘이디 기판의 온도가 상기 제1 유지 온도로부터 상온까지 하강하는 한편, 상기 서브마운트 기판의 온도는 상기 제2 유지 온도로부터 상온까지 하강하는 것을 특징으로 하는 플립 본딩 방법.The flip method of claim 1, wherein in the cooling section, the temperature of the LED substrate decreases from the first maintenance temperature to room temperature, while the temperature of the submount substrate decreases from the second maintenance temperature to room temperature. Bonding method. 삭제delete 청구항 1에 있어서, 상기 냉각 구간에서는, 상기 엘이디 기판의 냉각 기울기와 상기 서브마운트 기판의 냉각 기울기가 같은 것을 특징으로 하는 플립 본딩 방법.The flip bonding method according to claim 1, wherein in the cooling section, a cooling slope of the LED substrate and a cooling slope of the submount substrate are the same. 청구항 1에 있어서, 상기 플립 본딩 단계는 상기 마이크로 엘이디를 고정하는 척에 구비된 온도 조절부로 상기 엘이디 기판의 온도를 제어하는 것을 특징으로 하는 플립 본딩 방법.The flip bonding method according to claim 1, wherein in the flip bonding step, the temperature of the LED substrate is controlled by a temperature control unit provided on a chuck that holds the micro LED. 청구항 1에 있어서, 상기 플립 본딩 단계는 상기 서브마운트 기판을 고정하는 척에 구비된 온도 조절부로 상기 서브마운트 기판의 온도를 제어하는 것을 특징으로 하는 플립 본딩 방법.The flip bonding method according to claim 1, wherein in the flip bonding step, the temperature of the submount substrate is controlled by a temperature control unit provided on a chuck that fixes the submount substrate. 청구항 1에 있어서, 상기 엘이디 기판은 사파이어 기판이며, 상기 엘이디 셀 각각은 상기 사파이어 기판 상에서 성장된 n형 반도체층, 활성층 및 p형 반도체층을 포함하는 에피층(epitaxial layers)을 식각하여 형성된 것을 특징으로 하는 플립 본딩 방법.The method according to claim 1, wherein the LED substrate is a sapphire substrate, and each of the LED cells is formed by etching epitaxial layers including an n-type semiconductor layer, an active layer, and a p-type semiconductor layer grown on the sapphire substrate. Flip bonding method. 청구항 1에 있어서, 상기 서브마운트 기판은 Si 기반 기판 모재와, 상기 다수의 엘이디 셀에 대응되게 상기 Si 기반 기판 모재에 형성된 다수의 CMOS셀과 상기 다수의 CMOS셀과 연결되는 다수의 전극을 포함하는 것을 특징으로 하는 플립 본딩 방법.The method according to claim 1, wherein the submount substrate includes a Si-based substrate base material, a plurality of CMOS cells formed on the Si-based substrate base material to correspond to the plurality of LED cells, and a plurality of electrodes connected to the plurality of CMOS cells. Flip bonding method characterized in that. 청구항 1에 있어서, 상기 마이크로 엘이디를 준비하는 단계는 상기 엘이디 기판 상의 n형 반도체층 노출 영역 상에 상기 다수의 엘이디 셀을 매트릭스 배열로 형성하는 것을 포함하며, 상기 다수의 엘이디 셀 각각은 n형 반도체층, 활성층 및 p형 반도체층을 포함하는 것을 특징으로 하는 플립 본딩 방법.The method according to claim 1, wherein the step of preparing the micro LED includes forming the plurality of LED cells in a matrix array on the exposed area of the n-type semiconductor layer on the LED substrate, and each of the plurality of LED cells is an n-type semiconductor. A flip bonding method comprising a layer, an active layer, and a p-type semiconductor layer. 청구항 12에 있어서, 상기 마이크로 엘이디를 준비하는 단계는 상기 n형 반도체층 노출 영역 상에 n형 전극패드를 형성하고 상기 다수의 엘이디 셀 각각의 p형 반도체층에 p형 전극패드를 형성하는 것을 특징으로 하는 플립 본딩 방법.The method of claim 12, wherein the step of preparing the micro LED includes forming an n-type electrode pad on the exposed area of the n-type semiconductor layer and forming a p-type electrode pad on the p-type semiconductor layer of each of the plurality of LED cells. Flip bonding method. 청구항 13에 있어서, 상기 플립 본딩하는 단계는 다수의 솔더를 이용하여 상기 다수의 p형 전극패드와 상기 n형 전극패드를 상기 서브마운트 기판 상에 형성된 다수의 개별 전극 및 공통 전극에 연결하는 것을 특징으로 하는 플립 본딩 방법. The method of claim 13, wherein the flip bonding step involves connecting the plurality of p-type electrode pads and the n-type electrode pad to a plurality of individual electrodes and a common electrode formed on the submount substrate using a plurality of solders. Flip bonding method. 청구항 13에 있어서, 상기 마이크로 엘이디를 준비하는 단계는 상기 다수의 엘이디 셀과 상기 n형 반도체층의 노출 영역을 모두 덮도록 부동태층을 형성하고, 상기 다수의 p형 전극패드와 상기 n형 전극패드를 노출시키는 패드 노출홀을 형성하는 것을 포함하는 것을 특징으로 하는 플립 본딩 방법.The method of claim 13, wherein the step of preparing the micro LED includes forming a passivation layer to cover all exposed areas of the plurality of LED cells and the n-type semiconductor layer, the plurality of p-type electrode pads and the n-type electrode pad. A flip bonding method comprising forming a pad exposure hole that exposes. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001298046A (en) * 2000-04-14 2001-10-26 Seiko Epson Corp Semiconductor device and its manufacturing method, circuit board, and electronic equipment

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100470904B1 (en) 2002-07-20 2005-03-10 주식회사 비첼 High brightness nitride micro size light emitting diode and method of manufacturing the same
KR101150861B1 (en) 2010-08-16 2012-06-13 한국광기술원 Light emitting diode having multi-cell structure and its manufacturing method
DE102011056888A1 (en) * 2011-12-22 2013-06-27 Osram Opto Semiconductors Gmbh Display device and method for producing a display device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001298046A (en) * 2000-04-14 2001-10-26 Seiko Epson Corp Semiconductor device and its manufacturing method, circuit board, and electronic equipment

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