KR102660633B1 - 고압 수소 열처리된 선택 소자층을 구비한 가변 저항 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 고압 수소 열처리된 선택 소자층을 구비한 가변 저항 메모리 장치 및 그 제조 방법에 관한 것으로, 제1 방향으로 연장되는 제1 도전 라인들, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 도전 라인들 및 상기 제1 도전 라인들과 상기 제2 도전 라인들 사이의 교차점들에 각각 제공되는 메모리 셀들을 포함하되, 상기 메모리 셀들의 각각은 상기 제1 도전 라인과 상기 제2 도전 라인 사이에서 직렬로 연결된 가변 저항층 및 선택 소자층을 포함하고, 상기 선택 소자층은 원자층 증착 방법을 이용한 박막 형성 공정을 통해 칼코게나이드(chalcogenide) 물질을 포함하는 칼코게나이드 물질층을 형성 후 고압 수소 열처리 하여 형성된 것인 가변 저항 메모리 장치를 제공한다.
Description
본 발명은 고압 수소 열처리된 선택 소자층을 구비한 가변 저항 메모리 장치 및 그 제조 방법에 관한 것으로, 상세하게는 원자층 증착 방법에 의해 형성된 칼코게나이드 물질층을 고압 수소 열처리하여 형성된 선택 소자층을 구비한 가변 저항 메모리 장치 및 그 제조 방법에 관한 것이다.
최근 RRAM (Resistive Random Access Memory), PRAM(Phase-change Random Acess Memory) 등과 같은 가변 저항 메모리 장치에 대한 개발이 이루어지고 있다. 이러한 가변 저항 메모리 장치는 전압 인가를 통해서 상부전극과 하부전극 사이의 가변 저항층이 낮은 저항상태 또는 높은 저항상태로 스위칭 되는 특징을 갖는다.
한편, 가변 저항 메모리 장치의 고집적화에 대한 요구에 따라, 서로 교차하는 2개의 전극 사이의 교차점에 메모리 셀을 배치하는 3차원 크로스 포인트 구조의 메모리 소자가 제안되었다.
이러한 크로스포인트 구조의 메모리 시스템에서는 동일한 비트 라인 또는 워드 라인상에 위치한 처리되지 않은 셀(unaddressed cells)의 간섭에 의한 기생 신호가 크로스포인트 어레이의 실행을 지연시키게 된다. 신뢰성 작동에 영향을 미치는 가장 심각한 문제로서 "스니크 전류 통로(sneak current path)"가 알려져 있으며, "스니크 전류 통로"는 크로스포인트 어레이 내에서 특정한 메모리 셀의 어드레스를 지정하는 경우에 나타나는 누설 전류를 의미한다. 스니크 전류 통로는, 예를 들면, 셀 상태의 판독 결과에 영향을 미치며, 메모리 셀 상태를 잘못 판독되도록 한다. 스니크 통로 문제는, 일반적으로 수동 어레이에서, 특히 메모리 셀의 낮은 저항 상태에서 선형이거나 거의 선형의 전류 전압 특징을 나타내는 상황에서 발생한다. 셀의 고 저항 상태에서는, 낮은 저항 상태의 인접 셀을 통과하는 누설 전류에 인해서 잘못 판독될 수 있다.
따라서, 이와 같은 가변 저항 메모리 장치를 크로스-포인트 어레이(cross-point array)에 집적화 하기 위해서는 누설전류를 억제할 수 있는 스위치 역할을 하는 선택 소자가 필요하다.
종래의 경우 '셀렉터(selector)'로서 트랜지스터나 다이오드 등을 부가하여, 회로 내의 누설 전류를 감소시키는 방법이 개시된 바 있다. 이와 관련된 종래의 기술로, 대한민국 제10-2013-0142761호에서는 기계적 스위치로 설렉터를 갖는 저항변화 비휘발성 메모리 소자가 개시된 바 있다. 하지만, 이렇게 크로스포인트 구조를 형성하는 공정에 별도의 트랜지스터나 다이오드 등을 부가하는 제조 공정이 어려울 뿐만 아니라, 경제성이 낮고, 내구성도 저하되는 문제가 있다.
본 발명에서 해결하고자 하는 기술적 과제는, 제조 공정이 단순하면서도 스위칭 특성이 개선된 선택 소자층을 구비한 가변 저항 메모리 장치 및 그의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
과제를 달성하기 위한 본 발명의 실시예들에 따른 가변 저항 메모리 장치는 제1 방향으로 연장되는 제1 도전 라인들; 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 도전 라인들; 및 상기 제1 도전 라인들과 상기 제2 도전 라인들 사이의 교차점들에 각각 제공되는 메모리 셀들을 포함하되, 상기 메모리 셀들의 각각은 상기 제1 도전 라인과 상기 제2 도전 라인 사이에서 직렬로 연결된 가변 저항층 및 선택 소자층을 포함하고, 상기 선택 소자층은 원자층 증착 방법을 이용한 박막 형성 공정을 통해 칼코게나이드(chalcogenide) 물질을 포함하는 칼코게나이드 물질층을 형성 후 고압 수소 열처리 하여 형성된 것이다.
일 실시예에 따르면, 상기 칼코게나이드 물질층은 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 선택된 적어도 하나가 조합된 화합물을 포함하고, 상기 고압 수소 열처리는 150 내지 350℃, 1 내지 25atm의 H2 분위기에서 5 내지 120분 동안 수행될 수 있다.
일 실시예에 따르면, 상기 박막 형성 공정은 기판 상에 소스 가스를 공급하는 것 및 불활성 가스를 공급하는 것을 포함하고, 상기 소스 가스 공급 및 상기 불활성 가스 공급이 교대로 반복되어 상기 칼코게나이드 물질층이 형성되는 것일 수 있다.
일 실시예에 따르면, 상기 칼코게나이드 물질층이 이원계 물질층으로 형성되는 경우, 제1 소스 가스, 제2 소스 가스 및 불활성 가스를 이용한 박막 형성 공정을 통해 각 소스 가스와 불활성 가스를 교대로 반복 공급함으로써 상기 칼코게나이드 물질층이 형성되되, 상기 제1 소스 가스는 Te 및 Se 중에서 하나의 원소를 포함할 수 있고, 상기 제2 소스 가스는 Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중 하나의 원소를 포함할 수 있다.
일 실시예에 따르면, 상기 칼코게나이드 물질층이 삼원계 물질층으로 형성되는 경우, 제1 소스 가스, 제2 소스 가스, 제3 소스 가스 및 불활성 가스를 이용한 박막 형성 공정을 통해 각 소스 가스와 불활성 가스를 교대로 반복 공급함으로써 상기 칼코게나이드 물질층이 형성되되, 상기 제1 소스 가스는 Te 및 Se 중 하나의 원소를 포함하고, 상기 제2 소스 가스 및 제3 소스 가스는 각각 Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중 서로 다른 하나의 원소를 포함하거나, 상기 제1 소스 가스 및 상기 제2 소스 가스는 각각 Te 및 Se 중 서로 다른 원소를 포함하고, 상기 제3 소스 가스는 Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중 하나의 원소를 포함할 수 있다.]
일 실시예에 따르면, 상기 칼코게나이드 물질층은 제1 막 및 제2 막을 포함하는 다층막으로 형성되고, 상기 제1 막은 원자층 증착 방법을 이용한 제1 박막 형성 공정 및 제1 고압 수소 열처리를 통해 형성되고, 상기 제2 막은 원자층 증착 방법을 이용한 제2 박막 형성 공정 및 제2 고압 수소 열처리를 통해 형성되고, 상기 제1 막 및 상기 제2 막은 서로 동일한 물질층으로 형성되거나, 서로 다른 물질층으로 형성될 수 있다.
본 발명의 실시예들에 따르면, 원자층 증착 방법에 의해 형성된 칼코게나이드 물질층을 수소 분위기에서 고압 열처리함으로써 칼코게나이드 물질층 내의 산소 공공(oxygen vacancy)이 증대될 수 있고, 이에 따라 스위칭 특성이 개선된 오보닉 문턱 스위칭 기반의 선택 소자층의 구현이 가능할 수 있다.
결과적으로, 스위칭 특성이 개선된 선택 소자층을 구비한 가변 저항 메모리 장치는 1/2 Vread 지점에서의 누설 전류(off current)를 낮출 수 있어 선택되지 않은 메모리 셀로의 스니크 전류가 발생되는 것을 억제할 수 있으며, 이에 따라 전기적 특성 및 신뢰성이 향상된 가변 저항 메모리 장치의 제공이 가능할 수 있다.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 장치를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 선택 소자층의 형성 방법을 설명하기 위한 개념도이다.
도 3은 도 1의 선택 소자층의 형성 방법을 설명하기 위한 순서도이다.
도 4 및 도 5는 도 2의 박막 형성 공정을 설명하기 위한 단면도들이다.
도 6은 도 2의 고압 열처리 공정을 설명하기 위한 단면도이다.
도 7은 본 발명의 실시예들에 따라 형성된 선택 소자층의 전압-전류 곡선을 보여주는 그래프이다.
도 8은 본 발명의 실시예들에 따른 가변 저항 메모리 장치를 나타내는 평면도이다.
도 9a 및 도 9b는 각각 도 8의 I-I'선 및 II-II'선에 따른 단면도들이다.
도 2는 도 1의 선택 소자층의 형성 방법을 설명하기 위한 개념도이다.
도 3은 도 1의 선택 소자층의 형성 방법을 설명하기 위한 순서도이다.
도 4 및 도 5는 도 2의 박막 형성 공정을 설명하기 위한 단면도들이다.
도 6은 도 2의 고압 열처리 공정을 설명하기 위한 단면도이다.
도 7은 본 발명의 실시예들에 따라 형성된 선택 소자층의 전압-전류 곡선을 보여주는 그래프이다.
도 8은 본 발명의 실시예들에 따른 가변 저항 메모리 장치를 나타내는 평면도이다.
도 9a 및 도 9b는 각각 도 8의 I-I'선 및 II-II'선에 따른 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본원 명세서에서, 어떤 부재가 다른 부재 “상에” 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다. 또한, 본원 명세서에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
본원 명세서 전체에서 사용되는 정도의 용어 "약", "실질적으로" 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때, 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다.
이하 첨부된 도면들을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 장치를 개략적으로 나타내는 사시도이다.
도 1을 참조하면, 제1 방향(D1)으로 연장되는 제1 도전 라인들(CL1), 및 제1 방향(D1)에 교차하는 제2 방향(D2)으로 연장되는 제2 도전 라인들(CL2)이 제공될 수 있다. 제2 도전 라인들(CL2)은 제1 방향(D1) 및 제2 방향(D2)에 수직한 제3 방향(D3)을 따라 제1 도전 라인들(CL1)로부터 이격될 수 있다. 메모리 셀 스택(MCA)은 제1 도전 라인들(CL1)과 제2 도전 라인들(CL2) 사이에 제공될 수 있다. 메모리 셀 스택(MCA)은 제1 도전 라인들(CL1)과 제2 도전 라인들(CL2)의 교차점들에 각각 제공되는 메모리 셀들(MC)을 포함할 수 있다. 메모리 셀들(MC)은 행과 열을 이루며 이차원적으로 배열될 수 있다. 본 실시예에서 하나의 메모리 셀 스택(MCA)을 도시하나, 본 발명의 실시예들은 이에 한정되지 않는다. 메모리 셀 스택(MCA)은 복수 개로 제공되어 수직 적층될 수 있다.
메모리 셀들(MC)의 각각은 가변 저항층(VR) 및 선택 소자층(SW)을 포함할 수 있다. 가변 저항층(VR) 및 선택 소자층(SW)은 이들에 연결되는 한 쌍의 도전 라인들(CL1, CL2) 사이에서 서로 직렬로 연결될 수 있다. 일 예로, 메모리 셀들(MC)의 각각에 포함된 가변 저항층(VR) 및 선택 소자층(SW)은 대응하는 제1 도전 라인(CL1)과 대응하는 제2 도전 라인(CL2) 사이에서 서로 직렬로 연결될 수 있다. 여기서, 제1 도전 라인(CL1)은 비트 라인(bit line)이고, 제2 도전 라인(CL2)은 워드 라인(word line)일 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
또한, 도 1에는 가변 저항층(VR) 위에 선택 소자층(SW)이 제공되는 것으로 도시되어 있으나, 본 발명의 실시예들은 이에 한정되지 않는다. 다른 예로, 도 1에 도시된 바와 달리, 선택 소자층(SW) 위에 가변 저항층(VR)이 제공될 수도 있다.
제1 도전 라인(CL1)과 제2 도전 라인(CL2)을 통해 메모리 셀(MC)의 가변 저항층(ME)에 전압이 인가되어, 가변 저항층(ME)에 전류가 흐를 수 있다. 달리 얘기하면, 선택된 메모리 셀(MC)의 가변 저항층(ME)에 인가되는 전압에 따라 가변 저항층(ME)의 저항이 변화될 수 있다.
가변 저항층(ME)의 저항 변화에 따라, 메모리 셀(MC)에서는 "0" 또는 "1"과 같은 디지털 정보를 기억할 수 있게 되며, 메모리 셀(MC)으로부터 디지털 정보를 소거할 수 있게 된다. 예를 들면, 메모리 셀(MC)에서 고저항 상태 "0"과 저저항 상태 "1"로 데이터를 기입할 수 있다. 여기서, 고저항 상태 "0"에서 저저항 상태 "1"로의 기입을 "세트 동작"이라 칭할 수 있고, 저저항 상태 "1"에서 고저항 상태 "0"으로의 기입을 "리셋 동작"이라 칭할 수 있다. 그러나, 본 발명의 실시예들에 따른 메모리 셀(MC)은 상기 예시된 고저항 상태 "0" 및 저저항 상태 "1"의 디지털 정보에만 한정되는 것은 아니며, 다양한 저항 상태들을 저장할 수 있다.
일 예로, 가변 저항층(ME)은 전이 금속 산화물을 포함할 수 있으며, 이 경우 프로그램 동작에 의하여 적어도 하나의 전기적 통로가 가변 저항층(ME) 내에 생성되거나 소멸될 수 있다. 상기 전기적 통로가 생성된 경우에 가변 저항층(ME)은 낮은 저항값을 가질 수 있으며, 상기 전기적 통로가 소멸된 경우에 가변 저항층(ME)은 높은 저항 값을 가질 수 있다. 이러한 가변 저항층(ME)의 저항 값 차이를 이용하여 가변 저항 메모리 장치는 데이터를 저장할 수 있다.
다른 예로, 가변 저항층(ME)은 제1 상태와 제2 상태 간에 가역적으로 천이할 수 있는 상변화 물질층을 포함할 수 있다. 그러나, 가변 저항층(ME)은 이에 한정되는 것은 아니며, 인가된 전압에 따라 저항값이 달라지는 가변 저항체라면 어떠한 것도 포함할 수 있다.
제1 도전 라인(CL1)과 제2 도전 라인(CL2)의 선택에 의해 임의의 메모리 셀(MC)이 어드레싱될 수 있으며, 제1 도전 라인(CL1)과 제2 도전 라인(CL2) 사이에 소정의 신호를 인가하여, 메모리 셀(MC)을 프로그래밍하고, 제1 도전 라인(CL1)을 통하여 전류 값을 측정함으로써 해당 메모리 셀(MC)을 구성하는 가변 저항체의 저항값에 따른 정보가 판독될 수 있다.
선택 소자층(SW)은 전류의 흐름을 제어할 수 있는 전류 조정 소자일 수 있다. 본 발명에서, 선택 소자층(SW)은 오보닉 문턱 스위칭(ovonic threshold switching, OTS) 특성을 갖는 스위칭 소자일 수 있다.
선택 소자층(SW)은 선택 소자층(SW)의 양단에 걸린 전압의 크기에 따라 저항이 변화할 수 있는 오보닉 문턱 스위칭 특성을 갖는 물질을 포함할 수 있다. 이에 따라, 선택 소자층(SW)에 문턱 전압보다 작은 전압이 인가될 때 선택 소자층(SW)은 고저항 상태에 있고, 선택 소자층(SW)에 문턱 전압보다 큰 전압이 인가될 때, 저저항 상태에 있으며 전류가 흐르기 시작한다. 또한, 선택 소자층(SW)을 통해 흐르는 전류가 유지 전류(holding current)보다 작아질 때, 선택 소자층(SW)은 고저항 상태로 변화될 수 있다.
구체적으로, 선택 소자층(SW)은 칼코게나이드(chalcogenide) 물질을 포함하는 칼코게나이드 물질층(CGM)을 포함할 수 있다. 예컨대, 칼코게나이드 물질층(CGM)은 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 선택된 적어도 하나가 조합된 화합물을 포함할 수 있다. 일 예로, 칼코게나이드 물질층(CGM)은 AsTe, AsSe, GeTe, SnTe, GeSe, SnTe, SnSe, ZnTe, AsTeSe, AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, 및 GeAsBiSe 중에서 적어도 하나를 포함할 수 있다.
본 발명의 실시예들에 따르면, 선택 소자층(SW)은 박막 형성 공정을 통해 칼코게아니드 물질층을 형성한 후 고압 열처리 되어 형성된 것일 수 있다.
이하 도 2 내지 도 6을 참조하여, 선택 소자층(SW)의 형성 방법에 대해 설명한다.
도 2는 도 1의 선택 소자층의 형성 방법을 설명하기 위한 개념도이다. 도 3은 도 1의 선택 소자층의 형성 방법을 설명하기 위한 순서도이다. 도 4 및 도 5는 도 2의 박막 형성 공정을 설명하기 위한 단면도들이다. 도 6은 도 2의 고압 열처리 공정을 설명하기 위한 단면도이다.
도 2 내지 도 4 및 도 6을 참조하면, 선택 소자층(SW)의 형성 방법은 박막 형성 공정 및 고압 열처리 공정을 포함할 수 있다. 본 발명에서, 박막 형성 공정은 원자층 증착(Atomic layer deposition, ALD) 일 수 있고, 고압 열처리 공정은 고압 수소 열처리(High-pressure hydrogen annealing, HPHA)일 수 있다.
박막 형성 공정을 통해 칼코게나이드 물질층(CGM)이 형성될 수 있다(도 4 참조). 박막 형성 공정은 원자층 증착 장치의 챔버(미도시) 내에 로딩된 기판(100) 상에 소스 가스를 공급하는 것(S10) 및 불활성 가스를 공급하는 것(S20)을 포함할 수 있으며, 소스 가스 공급 및 불활성 가스 공급을 교대로 반복함으로써 기판(100) 상에 칼코게나이드 물질층(CGM)이 형성될 수 있다.
일 예로, 칼코게나이드 물질층(CGM)이 이원계 물질층으로 형성되는 경우, 제1 소스 가스, 제2 소스 가스 및 불활성 가스를 이용한 박막 형성 공정을 통해 각 소스 가스와 불활성 가스를 교대로 반복 공급함으로써 칼코게나이드 물질층(CGM)이 형성될 수 있다. 이 경우, 제1 소스 가스는 Te 및 Se 중에서 하나의 원소를 포함할 수 있고, 제2 소스 가스는 Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중 하나의 원소를 포함할 수 있다. 불활성 가스는 Ar을 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한, 칼코게나이드 물질층(CGM)의 원자 함량비에 따라, 제1 소스 가스와 제2 소스 가스의 공급 횟수는 동일 또는 상이할 수 있다.
다른 예로, 칼코게나이드 물질층(CGM)이 삼원계 물질층으로 형성되는 경우, 제1 소스 가스, 제2 소스 가스, 제3 소스 가스 및 불활성 가스를 이용한 박막 형성 공정을 통해 각 소스 가스와 불활성 가스를 교대로 반복 공급함으로써 코게나이드 물질층이 형성될 수 있다. 이 경우, 제1 소스 가스는 Te 및 Se 중 하나의 원소를 포함하고, 제2 소스 가스 및 제3 소스 가스는 각각 Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중 서로 다른 하나의 원소를 포함할 수 있다. 또는, 제1 소스 가스 및 제2 소스 가스는 각각 Te 및 Se 중 서로 다른 원소를 포함하고, 제3 소스 가스는 Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중 하나의 원소를 포함할 수 있다.
또 다른 예로, 칼코게나이드 물질층(CGM)은 사원계 물질층, 오원계 물질층 또는 육원계 물질층으로 형성될 수 있으며, 각각의 경우 서로 다른 4종, 5종, 또는 6종의 소스 가스들과 불활성 가스를 이용한 박막 형성 공정을 통해 박막으로 형성될 수 있다.
상기 예시들에서, 박막 형성 공정은 원하는 두께의 박막이 형성될 때까지(달리 얘기하면, 박막 형성 공정이 완료될 때까지) 반복 수행될 수 있다.
박막 형성 공정이 완료되면, 고압 수소 열처리 공정이 수행될 수 있다(S30).
고압 수소 열처리(HPHA)는 고압의 수소 분위기 하에서, 기판(100) 상에 형성된 박막, 즉 칼코게나이드 물질층(CGM)을 열처리 하는 것을 포함할 수 있다. 예컨대, 고압 수소 열처리(HPHA)는 150 내지 350℃, 1 내지 25atm의 H2 분위기에서 5 내지 120분 동안 수행될 수 있으며, 바람직하게는 200 내지 250℃, 5 내지 15atm의 H2 분위기에서 5 내지 120분 동안 수행될 수 있다. 고압 수소 열처리의 공정 조건은 박막의 물질 및 두께에 따라 달라질 수 있다.
도 6에 도시된 바와 같이, 고압 수소 열처리를 통해 원자층 증착 공정에 의해 형성된 칼코게나이드 물질층(CGM) 내에 수소 원자를 도입할 수 있다. 고압 수소 열처리를 통해 수소 원자가 칼코게나이드 물질층(CGM) 내로 확산되면, 상기 수소 원자는 칼코게나이드 물질층(CGM) 내에 존재하는 산소를 탈리(reduction reaction)시킬 수 있다. 상기 산소가 탈리된 자리에는 산소 공공이 형성될 수 있다. 따라서, 고압 수소 열처리를 통해 비교적 저온에서 많은 수의 산소 공공을 생성시킬 수 있다.
즉, 원자층 증착 방법에 의해 형성된 칼코게나이드 물질층(CGM)을 수소 분위기에서 고압 열처리함으로써 칼코게나이드 물질층(CGM) 내의 산소 공공(oxygen vacancy)이 증대될 수 있고, 이에 따라 스위칭 특성이 개선된 오보닉 문턱 스위칭 기반의 선택 소자층(SW)이 형성될 수 있다.
결과적으로, 본 발명의 실시예들에 따른 선택 소자층(SW)을 구비한 가변 저항 메모리 장치는 도 7에 도시된 바와 같이, 1/2 Vread 지점에서의 누설 전류(off current)를 낮출 수 있어 선택되지 않은 메모리 셀로의 스니크 전류가 발생되는 것을 억제할 수 있으며, 이에 따라 전기적 특성 및 신뢰성이 향상된 가변 저항 메모리 장치의 제공이 가능할 수 있다. 여기서, 도 7은 본 발명의 실시예들에 따라 형성된 선택 소자층(SW)의 전압-전류 곡선을 보여주는 그래프이다.
다른 실시예에 따르면, 도 5에 도시된 바와 같이 칼코게나이드 물질층(CGM)은 다층막으로 형성될 수 있다. 예컨대, 칼코게나이드 물질층(CGM)은 제1 막(CGM1) 및 제2 막(CGM2)을 포함할 수 있다. 제1 막(CGM1)은 원자층 증착 방법을 이용한 제1 박막 형성 공정 및 제1 고압 수소 열처리를 통해 형성되고, 제2 막(CGM2)은 제2 박막 형성 공정 및 제2 고압 수소 열처리를 통해 형성될 수 있다. 이 때, 제1 막(CGM1) 및 제2 막(CGM2)은 서로 동일한 물질층으로 형성되거나, 서로 다른 물질층으로 형성될 수 있다.
제1 및 제2 박막 형성 공정과 제1 및 제2 고압 수소 열처리는 상술한 단계(S10) 내지 단계(30)의 원자층 증착 방법을 이용한 박막 형성 공정 및 고압 수소 열처리와 동일한 방법을 이용할 수 있으며, 각각의 공정 조건은 각 막들(CGM1, CGM2)의 물질 및/또는 두께에 따라 결정될 수 있다.
또 다른 실시예에 따르면, 단계(S10) 내지 단계(30)의 박막 형성 공정과 고압 열처리 공정은 인시츄(in-situ)로 수행될 수 있다.
이하 도 8, 도 9a 및 도 9b를 참조하여, 본 발명의 실시예들에 따른 선택 소자층(SW)을 구비한 가변 저항 메모리 장치의 일 예를 설명한다. 이하에서, 2차원 구조의 가변 저항 메모리 장치에 대해 설명할 것이나, 선택 소자층(SW)의 형성을 위한 박막 형성 공정으로 원자층 증착 방법을 채택함에 따라, 본 발명의 실시예들에 따른 선택 소자층(SW)은 3차원적으로 배열되는 메모리 셀들을 구비한 3차원 가변 저항 메모리 장치(즉, 수직 구조의 가변 저항 메모리 장치)에도 더욱 효과적으로 적용될 수 있다.
도 8은 본 발명의 실시예들에 따른 가변 저항 메모리 장치를 나타내는 평면도이다. 도 9a 및 도 9b는 각각 도 8의 I-I'선 및 II-II'선에 따른 단면도들이다.
도 3, 도 9a, 및 도 9b를 참조하면, 기판(100) 상에 제1 도전 라인들(CL1) 및 제2 도전 라인들(CL2)이 차례로 제공될 수 있다. 제1 도전 라인들(CL1)은 기판(100)의 상면에 실질적으로 평행한 제1 방향(D1)으로 연장될 수 있고, 기판(100)의 상면에 실질적으로 평행하고 제1 방향(D1)에 교차하는 제2 방향(D2)으로 서로 이격될 수 있다. 제2 도전 라인들(CL2)은 제2 방향(D2)으로 연장되고 제1 방향(D1)으로 서로 이격될 수 있다. 제1 도전 라인들(CL1) 및 제2 도전 라인들(CL2)은 기판(100)의 상면에 수직한 제3 방향(D3)으로 서로 이격될 수 있다. 제1 및 제2 도전 라인들(CL1, CL2)의 각각은 금속(예를 들어, 구리, 텅스텐, 또는 알루미늄) 및/또는 금속 질화물(예를 들어, 탄탈륨 질화물, 티타늄 질화물, 또는 텅스텐 질화물)을 포함할 수 있다.
메모리 셀들(MC)이 제1 도전 라인들(CL1) 및 제2 도전 라인들(CL2) 사이에 배치될 수 있고, 제1 도전 라인들(CL1)과 제2 도전 라인들(CL2)의 교차점들에 각각 위치할 수 있다. 메모리 셀들(MC)은 제1 방향(D1) 및 제2 방향(D2)을 따라 이차원적으로 배열될 수 있다. 메모리 셀들(MC)은 하나의 메모리 셀 스택(MCA)을 구성할 수 있다. 설명의 편의를 위해 하나의 메모리 셀 스택(MCA)만이 도시되었으나, 복수의 메모리 셀 스택들이 기판(100) 상에 제3 방향(D3)을 따라 적층될 수 있다. 이 경우, 제1 도전 라인들(CL1), 제2 도전 라인들(CL2), 및 메모리 셀들(MC)에 상응하는 구조들이 기판(100) 상에 반복적으로 적층될 수 있다.
메모리 셀들(MC)의 각각은 그에 연결되는 한 쌍의 도전 라인들(CL1, CL2) 사이에서 직렬로 연결되는 가변 저항층(VR)과 선택 소자층(SW)을 포함할 수 있다.
메모리 셀 스택(MCA)에 포함된 가변 저항층(VR)은, 도 9a 및 도 9b에 도시된 바와 같이, 도전 라인들(CL1, CL2) 사이의 교차점들에 각각 배치되어 2차원적 배열을 이룰 수 있다. 하지만, 본 발명의 실시예들은 이에 한정되지 않는다. 예를 들어, 도 9a 및 도 9b에 도시된 바와 달리, 메모리 셀 스택(MCA)에 포함된 가변 저항층(VR)의 각각은 제1 방향(D1) 또는 제2 방향(D2)을 따라 연장하는 라인 형상을 가질 수 있다. 이 경우, 하나의 가변 저항층(VR)는 제1 방향(D1) 또는 제2 방향(D2)을 따라 배치된 복수의 메모리 셀들(MC) 사이에서 공유될 수 있다.
마찬가지로 메모리 셀 스택(MCA)에 포함된 스위칭 소자들(SW)은, 9a 및 도 9b에 도시된 바와 같이, 도전 라인들(CL1, CL2) 사이의 교차점들에 각각 배치되어 2차원적 배열을 이룰 수 있다. 하지만, 본 발명의 실시예들은 이에 한정되지 않는다. 예를 들어, 도 9a 및 도 9b에 도시된 바와 달리, 메모리 셀 스택(MCA)에 포함된 스위칭 소자들(SW)의 각각은 제1 방향(D1) 또는 제2 방향(D2)을 따라 연장하는 라인 형상을 가질 수 있다. 이 경우, 하나의 선택 소자층(SW)은 제1 방향(D1) 또는 제2 방향(D2)을 따라 배치된 복수의 메모리 셀들(MC) 사이에서 공유될 수 있다.
몇몇 실시예들에 따르면, 도 9a 및 도 9b에 도시된 바와 같이, 가변 저항층(VR)이 선택 소자층(SW)과 기판(100) 사이에 제공될 수 있다. 하지만, 다른 실시예들에 따르면, 도 9a 및 도 9b에 도시된 바와 달리, 선택 소자층(SW)이 가변 저항층(VR)과 기판(100) 사이에 제공될 수 있다. 이하, 설명의 간소화를 위하여 가변 저항층(VR)이 기판(100)과 선택 소자층(SW) 사이에 제공되는 것으로 설명되나, 본 발명의 실시예들은 이에 한정되지 않는다.
가변 저항층(VR)은 정보 저장을 가능케 하는 물질로 형성될 수 있다.
일 실시예들에 따르면, 가변 저항층(VR)은 페로브스카이트(perovskite) 화합물들 또는 도전성 금속 산화물들 중에서 적어도 하나를 포함할 수 있다. 일 예로, 가변 저항층(VR)은 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 및 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 중에서 적어도 하나를 포함할 수 있다. 다른 예로, 가변 저항층(VR)은 도전성 금속 산화막과 터널 절연막의 이중 구조이거나, 제1 도전성 금속 산화막, 터널 절연막, 및 제2 도전성 금속 산화막의 삼중 구조일 수 있다. 이 경우, 터널 절연막은 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 또는 실리콘 산화물(silicon oxide)을 포함할 수 있다.
다른 실시예들에 따르면, 가변 저항층(VR)은 온도에 따라 결정질과 비정질 사이의 가역적 상변화가 가능한 물질을 포함할 수 있다. 일 예로, 가변 저항층(VR)의 결정질-비정질 간의 상전이 온도는 약 250℃ 내지 약 350℃일 수 있다. 가변 저항층(VR)은 GeSbTe, GeTeAs, SbTeSe, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 및 InSbTe 중에서 적어도 하나를 포함할 수 있다. 다른 예로, 가변 저항층(VR)은 Ge를 포함하는 층과 Ge를 포함하지 않는 층이 반복 적층된 초격자 구조(예를 들어, GeTe층과 SbTe층이 반복 적층된 구조)를 가질 수 있다.
선택 소자층(SW)은 오보닉 문턱 스위칭(ovonic threshold switching, OTS) 특성을 갖는 전류 조정 소자로서, 도 1에서 설명한 바와 같은 스위칭 소자일 수 있으며, 도 2 내지 도 6을 참조하여 설명한 바와 같이, 원자층 증착 방법에 의해 칼코게나이드 물질층(CGM)을 형성하고, 고압 수소 분위기 하에서 열처리 하여 형성된 것일 수 있다. 선택 소자층(SW)의 물질 및 형성 방법은 전술하였으므로, 이에 대한 상세한 설명은 생략한다.
본 실시예에서, 선택 소자층(SW)은 제2 층간 절연막(120) 내에 중간 전극들(MEL)을 노출하는 홀을 형성하고, 상기 홀 내에 도 2 내지 도 6을 참조하여 설명한 박막 형성 공정 및 고압 열처리 공정을 수행하여 고압 수소 열처리된 칼코게나이드 물질층(CGM)을 형성한 후 에치백 공정을 수행함으로써 형성될 수 있다.
메모리 셀들(MC)의 각각은 가변 저항층(VR)과 선택 소자층(SW) 사이에 제공되는 중간 전극(MEL)을 더 포함할 수 있다. 중간 전극(MEL)은 가변 저항층(VR)과 선택 소자층(SW)을 전기적으로 연결할 수 있으며, 가변 저항층(VR)과 선택 소자층(SW)의 직접적인 접촉을 방지할 수 있다. 중간 전극(MEL)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 및/또는 TaSiN 중에서 적어도 하나를 포함할 수 있다.
메모리 셀들(MC)의 각각은 가변 저항층(VR)과 그에 연결되는 도전 라인(CL1 또는 CL2) 사이에 제공되는 제1 전극(EL1)을 더 포함할 수 있다. 예를 들어, 메모리 셀들(MC)의 각각 내에서, 제1 전극(EL1)은 가변 저항층(VR)을 기준으로 중간 전극(MEL)의 반대 쪽에 배치될 수 있다. 동일한 메모리 셀 스택(MCA)에 포함된 제1 전극(EL1)은 도전 라인들(CL1, CL2) 사이의 교차점들에 각각 배치되어 2차원적 배열을 이룰 수 있다.
일 실시예에 있어서, 제1 전극(EL1)은 가변 저항층(VR)을 가열하여 상변화시키는 히터(heater) 전극일 수 있다. 이 경우, 제1 전극(EL1)은 도전 라인들(CL1, CL2)보다 비저항이 큰 물질로 형성될 수 있다. 일 예로, 제1 전극(EL1)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다.
메모리 셀들(MC)의 각각은 선택 소자층(SW)과 그에 연결되는 도전 라인(CL2 또는 CL3) 사이에 제공되는 제2 전극(EL2)을 더 포함할 수 있다. 예를 들어, 메모리 셀들(MC)의 각각 내에서, 제2 전극(EL2)은 선택 소자층(SW)을 기준으로 중간 전극(MEL)의 반대 쪽에 배치될 수 있다. 도 9a 및 도 9b에 도시된 바와 같이, 동일한 메모리 셀 스택(MCA)에 포함된 제2 전극(EL2)은 도전 라인들(CL1, CL2) 사이의 교차점들에 각각 배치되어 2차원적 배열을 이룰 수 있다. 하지만, 본 발명의 실시예들은 이에 한정되지 않는다. 도 9a 및 도 9b에 도시된 바와 달리, 동일한 메모리 셀 스택(MCA)에 포함된 제2 전극(EL2)은 그에 연결되는 도전 라인(CL2 또는 CL3)을 따라 제1 방향(D1) 또는 제2 방향(D2)으로 연장될 수 있다. 이 경우, 하나의 제2 전극(EL2)은 제1 방향(D1) 또는 제2 방향(D2)을 따라 배치된 복수의 메모리 셀들(MC) 사이에서 공유될 수 있다.
제1 층간 절연막(110)이 기판(100) 상에 제공될 수 있다. 제1 층간 절연막(110)은 제1 도전 라인들(CL1) 및 메모리 셀들(MC)에 포함된 제1 전극들(EL1), 가변 저항층(VR), 및 중간 전극들(MEL)을 덮을 수 있다.
제2 층간 절연막(120)이 제1 층간 절연막(110) 상에 제공될 수 있다. 제2 층간 절연막(120)은 메모리 셀들(MC)에 포함된 스위칭 소자들(SW) 및 제2 전극들(EL2)을 덮을 수 있다.
제1 및 제2 층간 절연막들(110, 120)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다.
이상 첨부된 도면들을 참조하여 본 발명의 실시 예들을 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들 및 응용 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (6)
- 제1 방향으로 연장되는 제1 도전 라인들;
상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 도전 라인들; 및
상기 제1 도전 라인들과 상기 제2 도전 라인들 사이의 교차점들에 각각 제공되는 메모리 셀들을 포함하되,
상기 메모리 셀들의 각각은 상기 제1 도전 라인과 상기 제2 도전 라인 사이에서 직렬로 연결된 가변 저항층 및 선택 소자층을 포함하고,
상기 선택 소자층은 원자층 증착 방법을 이용한 박막 형성 공정을 통해 칼코게나이드(chalcogenide) 물질을 포함하는 칼코게나이드 물질층을 형성 후 고압 수소 열처리 하여 형성되고,
상기 칼코게나이드 물질층은 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 선택된 적어도 하나가 조합된 화합물을 포함하고,
상기 고압 수소 열처리는 150 내지 350℃, 1 내지 25atm의 H2 분위기에서 5 내지 120분 동안 수행되고,
상기 박막 형성 공정은 기판 상에 소스 가스를 공급하는 것 및 불활성 가스를 공급하는 것을 포함하고,
상기 소스 가스 공급 및 상기 불활성 가스 공급이 교대로 반복되어 상기 칼코게나이드 물질층이 형성되는 것인, 가변 저항 메모리 장치. - 삭제
- 삭제
- 제1 항에 있어서,
상기 칼코게나이드 물질층이 이원계 물질층으로 형성되는 경우, 제1 소스 가스, 제2 소스 가스 및 불활성 가스를 이용한 박막 형성 공정을 통해 각 소스 가스와 불활성 가스를 교대로 반복 공급함으로써 상기 칼코게나이드 물질층이 형성되되,
상기 제1 소스 가스는 Te 및 Se 중에서 하나의 원소를 포함할 수 있고, 상기 제2 소스 가스는 Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중 하나의 원소를 포함하는 가변 저항 메모리 장치. - 제1 항에 있어서,
상기 칼코게나이드 물질층이 삼원계 물질층으로 형성되는 경우, 제1 소스 가스, 제2 소스 가스, 제3 소스 가스 및 불활성 가스를 이용한 박막 형성 공정을 통해 각 소스 가스와 불활성 가스를 교대로 반복 공급함으로써 상기 칼코게나이드 물질층이 형성되되,
상기 제1 소스 가스는 Te 및 Se 중 하나의 원소를 포함하고, 상기 제2 소스 가스 및 제3 소스 가스는 각각 Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중 서로 다른 하나의 원소를 포함하거나,
상기 제1 소스 가스 및 상기 제2 소스 가스는 각각 Te 및 Se 중 서로 다른 원소를 포함하고, 상기 제3 소스 가스는 Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중 하나의 원소를 포함하는 가변 저항 메모리 장치. - 제1 항에 있어서,
상기 칼코게나이드 물질층은 제1 막 및 제2 막을 포함하는 다층막으로 형성되고,
상기 제1 막은 원자층 증착 방법을 이용한 제1 박막 형성 공정 및 제1 고압 수소 열처리를 통해 형성되고,
상기 제2 막은 원자층 증착 방법을 이용한 제2 박막 형성 공정 및 제2 고압 수소 열처리를 통해 형성되고,
상기 제1 막 및 상기 제2 막은 서로 동일한 물질층으로 형성되거나, 서로 다른 물질층으로 형성되는 가변 저항 메모리 장치.
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Non-Patent Citations (2)
| Title |
|---|
| B. Song et al. Journal of the Electron Devices Society, Vol.6, pp. 674-679 (2018. 5. 15.)* |
| J. H. Park et al., ACS Appl. Mater. Interfaces, Vol. 11, pp. 29408-29415 (2019. 7. 22.)* |
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