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KR102674031B1 - 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 그 동작 방법 - Google Patents

메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 그 동작 방법 Download PDF

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KR102674031B1
KR102674031B1 KR1020190055847A KR20190055847A KR102674031B1 KR 102674031 B1 KR102674031 B1 KR 102674031B1 KR 1020190055847 A KR1020190055847 A KR 1020190055847A KR 20190055847 A KR20190055847 A KR 20190055847A KR 102674031 B1 KR102674031 B1 KR 102674031B1
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KR
South Korea
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clock signal
data
phase
internal clock
signal
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성기환
이수민
박상훈
Original Assignee
삼성전자주식회사
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Abstract

본 발명의 실시 형태에 따른 메모리 컨트롤러는 클락 신호를 생성하는 클락 신호 발생기와, 복수개의 논리값을 가지는 시리얼 신호를 메모리로부터 입력받으며, 상기 시리얼 신호를 이용하여 상기 클락 신호의 위상 오차를 보상하여 위상 보상된 제1 클락 신호를 생성하는 제1 데이터 수신 회로와, 상기 메모리로부터 데이터를 입력 받고, 상기 제1 데이터 수신 회로로부터 상기 제1 클락 신호를 수신하며, 상기 제1 클락 신호를 이용하여 상기 데이터를 복원하는 적어도 하나의 제2 데이터 수신 회로를 포함한다.

Description

메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 그 동작 방법{MEMORY CONTROLLER, AND MEMORY SYSTEM INCLUDING THE SAME AND METHOD THEREOF}
본 발명은 메모리 컨트롤러 및 이를 포함하는 메모리 시스템에 관한 것이다.
메모리 컨트롤러는 초기에 메모리 장치로부터 수신한 데이터와 메모리 컨트롤러 내부의 클락 신호를 동기화 시키는 과정을 수행한다. 메모리 컨트롤러는 메모리 장치로부터 수신한 데이터와 메모리 컨트롤러 내부의 클락 신호를 사용하여 상기 데이터와 상기 데이터에 동기된 클락을 복원한다.
시간이 지남에 따라 메모리 컨트롤러의 외부 및 내부의 전압과 온도 변화, 그리고 메모리 장치의 전압 및 온도 변화로 인해 메모리 장치로부터 수신한 데이터와 메모리 컨트롤러 내부의 클락 신호 사이에 위상 차이가 발생한다. 양방향으로 데이터 통신이 가능한 메모리 시스템에서, 메모리 컨트롤러가 메모리 장치로 데이터를 전송하는 송신 동작 시에는 상기 위상 차이를 감지할 수 없다.
따라서, 메모리 컨트롤러의 외부 및 내부의 전압과 온도 변화로 인해 발생하는 수신 데이터와 내부 클락 신호 사이의 위상 차이를 보상할 수 있는 다양한 방법들이 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, EDC를 이용하여 메모리 장치로부터 입력되는 데이터와 메모리 컨트롤러 내부의 클락 신호 사이의 위상 차이를 보상할 수 있는 메모리 시스템을 제공하는 데에 있다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러는 클락 신호를 생성하는 클락 신호 발생기와, 복수개의 논리값을 가지는 시리얼 신호를 메모리로부터 입력받으며, 상기 시리얼 신호를 이용하여 상기 클락 신호의 위상 오차를 보상하여 위상 보상된 제1 클락 신호를 생성하는 제1 데이터 수신 회로와, 상기 메모리로부터 데이터를 입력 받고, 상기 제1 데이터 수신 회로로부터 상기 제1 클락 신호를 수신하며, 상기 제1 클락 신호를 이용하여 상기 데이터를 복원하는 적어도 하나의 제2 데이터 수신 회로를 포함한다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러는 에러 검출 코드(Error Detection Code, EDC)를 수신하고, 제1 내부 클락을 이용하여 상기 EDC 및 상기 EDC에 동기된 클락을 복원하는 EDC 비트 회로와, 각각이 데이터(DQ)를 수신하고, 제2 내부 클락을 이용하여 상기 DQ 및 상기 DQ에 동기된 클락을 복원하는 적어도 하나의 DQ 비트 회로를 포함하고, 상기 EDC 비트 회로는 클락 생성회로로부터 클락 신호를 수신하고, 상기 클락 신호의 위상을 변화시켜 상기 제1 내부 클락과 상기 제2 내부 클락을 생성한다.
본 발명의 일 실시 예에 따른 메모리 시스템은 메모리 장치와, 상기 메모리 장치와 통신하는 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는 클락 신호 발생기와 메모리 인터페이스를 포함하고, 상기 메모리 인터페이스는, 상기 메모리 장치로부터 제1 데이터를 수신하고, 상기 클락 신호 발생기로부터 내부 클락 신호를 수신하고, 상기 제1 데이터와 상기 내부 클락 신호를 동기화시키기 위하여 상기 내부 클락 신호의 위상을 조절하고, 위상이 조절된 내부 클락 신호를 제1 내부 클락 신호로서 출력하고, 상기 제1 내부 클락 신호를 이용하여 상기 제1 데이터를 복원하는 제1 데이터 수신 회로와, 상기 메모리 장치로부터 제2 데이터를 수신하고, 제1 데이터 수신 회로 로부터 상기 제1 내부 클락 신호를 수신하고, 상기 제1 내부 클락 신호를 이용하여 상기 제2 데이터를 복원하는 제2 데이터 수신 회로를 포함하고, 상기 제1 데이터는 복수개의 논리값을 가지는 시리얼 신호이다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법은 제1 데이터 수신 회로가 상기 메모리 장치로부터 복수개의 논리값을 가지는 시리얼 신호를 수신하는 단계와, 상기 제1 데이터 수신 회로가 상기 메모리 컨트롤러에 포함된 클락 신호 발생기로부터 내부 클락 신호를 수신하는 단계와, 상기 제1 데이터 수신 회로가 상기 시리얼 신호와 상기 내부 클락 신호를 동기화시키기 위하여 상기 내부 클락 신호의 위상을 조절하고, 위상이 조절된 내부 클락 신호를 제1 내부 클락 신호로서 출력하는 단계와, 제2 데이터 수신 회로가 상기 메모리 장치로부터 데이터를 수신하고, 상기 제1 데이터 수신 회로로부터 상기 제1 내부 클락 신호를 수신하는 단계와, 상기 제2 데이터 수신 회로가 상기 제1 내부 클락 신호를 이용하여 상기 메모리 장치로부터 수신한 데이터를 복원하는 단계를 포함한다.
본 발명의 일 실시 예에 따르면, 메모리 컨트롤러는 메모리 장치로부터 항상 수신하는 EDC를 이용하여 메모리 장치로부터 입력되는 데이터와 컨트롤러 내부의 클락 신호 사이의 위상 차이를 보상할 수 있다. 따라서, 메모리 컨트롤러의 수신단에서 발생하는 위상 차이를 실시간으로 감지하고, 감지된 위상 차이를 일괄적으로 보상할 수 있는 효과가 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명이 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1 및 도 2는 본 발명의 일 실시 예에 따른 메모리 패키지를 간단하게 나타낸 도면들이다.
도 3은 본 발명의 일 실시 예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 4는 본 발명의 일 실시 예에 따른 메모리 장치에 포함되는 뱅크 어레이를 나타낸 도면이다.
도 5는 본 발명의 일 실시 예에 따른 메모리 장치의 구조를 간단하게 나타낸 도면이다.
도 6은 본 발명의 일 실시 예에 따른 메모리 시스템의 구조를 간단하게 나타낸 도면이다.
도 7은 본 발명의 일 실시 예에 따른 메모리 시스템을 간단하게 나타낸 도면이다.
도 8은 본 발명의 일 실시 예에 따른 CDR 회로의 동작을 설명하기 위한 비교 예를 나타낸 도면이다.
도 9는 본 발명의 일 실시 예에 따른 CDR 회로를 나타낸다.
도 10는 본 발명의 일 실시 예에 따른 EDC 비트 회로의 동작을 설명하기 위한 도면이다.
도 11과 도 12는 EDC 비트 회로의 동작을 설명하기 위한 타이밍 다이어그램이다.
도 13과 도 14는 위상 검출기의 동작을 설명하기 위한 타이밍 다이어그램이다.
도 15는 본 발명의 일 실시 예에 따른 위상 회전기의 동작을 설명하기 위한 도면이다.
도 16은 본 발명의 일 실시 예에 따른 DQ 비트 회로의 동작을 설명하기 위한 도면이다.
도 17은 본 발명의 일 실시 예에 따른 CDR 회로를 나타낸다.
도 18은 본 발명의 일 실시 예에 따른 DQ 비트 회로의 수신부 동작을 설명하기 위한 플로우 차트이다.
도 19는 본 발명의 일 실시 예에 따른 EDC 비트 회로의 수신부 동작을 설명하기 위한 플로우차트이다.
도 20은 본 발명의 일 실시 예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1 및 도 2는 본 발명의 일 실시 예에 따른 메모리 패키지를 간단하게 나타낸 도면들이다.
먼저 도 1을 참조하면, 본 발명의 일 실시 예에 따른 메모리 패키지(1)는 복수의 메모리 장치들(2), 복수의 메모리 장치들(2)이 실장되는 패키지 기판(3) 등을 포함할 수 있다. 패키지 기판(3)의 일단에는 데이터를 주고받기 위한 입출력 핀들(4)이 마련될 수 있다. 복수의 메모리 장치들(2)은 입출력 핀들(4)을 통해 데이터를 입력받아 저장하거나, 또는 입출력 핀들(4)을 통해 데이터를 출력할 수 있다. 도 1에는 하나의 메모리 패키지(1)가 8개의 메모리 장치들(2)을 포함하는 것으로 도시하였으나, 메모리 장치들(2)의 개수는 메모리 패키지(1)가 제공하고자 하는 데이터 저장 용량 및 메모리 장치들(2) 각각의 데이터 저장 용량 등에 따라 달라질 수 있다. 패키지 기판(3)에는 메모리 장치들(2)과 입출력 핀들(4)을 연결하는 입출력 버스가 마련될 수 있으며, 메모리 장치들(2) 중 적어도 일부는 상기 입출력 버스를 공유할 수 있다.
한편 도 2를 참조하면, 본 발명의 일 실시 예에 따른 메모리 패키지(5)는 패키지 기판(6), 패키지 기판(6) 상에 적층되는 복수의 메모리 장치들(7), 패키지 기판(6)의 하면에 마련되는 솔더 범프들(8), 및 봉지재(9) 등을 포함할 수 있다. 도 2에 도시한 일 실시 예에서는, 메모리 장치들(7)이 패키지 기판(6) 상에 수직 방향으로 적층될 수 있다. 메모리 장치들(7)은 와이어, 또는 쓰루 실리콘 비아(Through Silicon Via, TSV) 등을 통해 솔더 범프들(8)과 연결될 수 있으며, 메모리 장치들(7) 중 적어도 일부는 솔더 범프들(8)을 공유할 수 있다.
도 3은 본 발명의 일 실시 예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 3에 도시한 일 실시 예에 따른 메모리 장치(10)는, 도 1 및 도 2에 도시한 실시 예들에 따른 메모리 패키지(1)에 포함되는 복수의 메모리 장치들(2)로 채용될 수 있다. 도 3을 참조하면, 본 발명의 일 실시 예에 따른 메모리 장치(10)는 메모리 컨트롤러(20)와 뱅크 어레이(30)를 포함할 수 있다. 일 실시 예에서, 메모리 컨트롤러(20)는 컨트롤 로직(21), 로우 드라이버(22) 및 칼럼 드라이버(23) 등을 포함할 수 있다. 뱅크 어레이(30)는 복수의 메모리 셀들(40)을 포함할 수 있다.
일 실시 예에서, 로우 드라이버(22)는 워드 라인(WL)을 통해 메모리 셀들(40)과 연결될 수 있으며, 칼럼 드라이버(23)는 비트 라인(BL)을 통해 메모리 셀들(40)과 연결될 수 있다. 일 실시 예에서, 로우 드라이버(22)는 데이터를 기록하거나 데이터를 읽어올 메모리 셀(MC)을 선택하기 위한 어드레스 디코더를 포함할 수 있으며, 칼럼 드라이버(23)는 메모리 셀(MC)에 데이터를 기록하거나, 메모리 셀(MC)로부터 데이터를 읽어오기 위한 센스 앰프 및 칼럼 디코더를 포함할 수 있다. 로우 드라이버(22)와 칼럼 드라이버(23)의 동작은, 컨트롤 로직(21)에 의해 제어될 수 있다.
도 4는 본 발명의 일 실시 예에 따른 메모리 장치에 포함되는 뱅크 어레이를 나타낸 도면이다.
도 4를 참조하면, 본 발명의 일 실시 예에 따른 뱅크 어레이(30)는 복수의 메모리 셀들(40)을 포함할 수 있다. 메모리 셀들(40)은 복수의 워드 라인(WL) 및 복수의 비트 라인(BL)이 교차하는 지점에 마련될 수 있다. 즉, 메모리 셀들(40) 각각은 하나의 워드 라인(WL) 및 하나의 비트 라인(BL)에 연결될 수 있다.
메모리 셀들(40) 각각은 스위치 소자(SW)와 정보 저장 커패시터(CC)를 포함할 수 있다. 일 실시 예에서, 스위치 소자(SW)는 트랜지스터를 포함할 수 있으며, 트랜지스터의 게이트 단자는 워드 라인(WL)에 연결되고, 트랜지스터의 드레인/소스 단자들은 각각 비트 라인(BL)과 정보 저장 커패시터(CC)에 연결될 수 있다.
메모리 컨트롤러(20)는, 복수의 워드 라인(WL)과 복수의 비트 라인(BL)을 통해, 복수의 메모리 셀들(40) 각각에 포함되는 정보 저장 커패시터(CC)에 전하를 충전하거나, 또는 정보 저장 커패시터(CC)에 충전된 전하를 방전시킴으로써 데이터를 쓰거나 지울 수 있다. 또한 메모리 컨트롤러(20)는, 정보 저장 커패시터(CC)의 전압 등을 읽어옴으로써, 복수의 메모리 셀들(40) 각각으로부터 데이터를 읽어올 수 있다. 일 실시 예에서, 메모리 컨트롤러(20)는 정보 저장 커패시터(CC)에 충전된 전하가 자연 방전되어 데이터가 유실되지 않도록, 복수의 메모리 셀들(40)에 데이터를 다시 쓰는 리프레쉬(refresh) 동작을 수행할 수 있다.
도 5는 본 발명의 일 실시 예에 따른 메모리 장치의 구조를 간단하게 나타낸 도면이다.
도 5를 참조하면, 본 발명의 일 실시 예에 따른 메모리 장치(50)는 메모리 뱅크(60) 및 로직 회로(70)를 포함할 수 있다. 메모리 뱅크(60)는 복수의 메모리 셀들을 갖는 뱅크 어레이(61)와, 로우 디코더(62), 칼럼 디코더(63) 및 센스 앰프(64) 등을 포함할 수 있다. 일 실시 예에서 메모리 장치(50)는 메모리 뱅크(60)를 복수 개 포함할 수 있다.
메모리 장치(50)에 포함되는 복수의 메모리 뱅크들(60)은, 하나의 로직 회로(70)를 공유할 수 있다. 로직 회로(70)는 뱅크 어레이(61)에서 데이터를 읽어오거나 뱅크 어레이(61)에 데이터를 저장하거나, 뱅크 어레이(61)에 저장된 데이터를 삭제할 수 있다. 또한, 로직 회로(70)는 데이터를 송수신하는 입출력 핀들과 연결되는 리시버 및 트랜스미터와 함께, 로우 디코더(62), 칼럼 디코더(63), 센스 앰프(64) 등을 제어하기 위한 컨트롤 로직 등을 포함할 수 있다.
도 6은 본 발명의 일 실시 예에 따른 메모리 시스템의 구조를 간단하게 나타낸 도면이다.
도 6을 참조하면, 메모리 시스템(100)은 메모리 장치(110)와 메모리 컨트롤러(120)를 포함할 수 있다. 메모리 장치(110)는 GDDR6(Graphics Double Data Rate, Version 6)일 수 있으나, 이에 한정되는 것은 아니다. 메모리 장치(110)와 메모리 컨트롤러(120) 사이에는 바이트(Byte) 단위로 데이터(DATA)를 주고받기 위한 데이터 버스, 어드레스/커맨드들(Command/Address)을 주고받기 위한 어드레스/명령 버스 등의 데이터 레인들(DL)이 접속될 수 있다. 데이터(DATA)는 데이터(DQ)와 에러 검출 코드(Error Detection Code, EDC)를 포함할 수 있다. 예컨대, 1 바이트 데이터(DATA)는 8 비트의 데이터(DQ)와 1 비트의 EDC를 포함할 수 있다.
메모리 장치(110)는 복수의 입출력 핀들(111), 메모리 인터페이스(112), 및 메모리 코어(113)를 포함할 수 있다. 메모리 인터페이스(112)는 복수의 입출력 핀들(111)을 통해 데이터 레인들(DL)과 연결될 수 있다.
메모리 컨트롤러(120)는 메모리 장치(110)에 데이터를 기록하고, 기록된 데이터를 독출하기 위하여 메모리 장치(110)를 제어할 수 있다. 메모리 컨트롤러(120)는 복수의 입출력 핀들(121), 메모리 인터페이스(122), 클럭 신호 발생기(123), 및 컨트롤 로직(124)을 포함할 수 있다. 메모리 인터페이스(122)는 복수의 입출력 핀들(121)을 통해 데이터 레인들(DL)과 연결될 수 있다. 메모리 인터페이스(122)의 동작은 컨트롤 로직(124)에 의해 제어될 수 있다.
메모리 인터페이스(122)의 수신단은 클락/데이터 복원(clock and data recovery, CDR) 회로를 포함할 수 있다. CDR 회로는 메모리 장치(110)로부터 수신된 데이터와 메모리 컨트롤러(120) 내부의 클락 신호를 사용하여 상기 데이터와 상기 데이터에 동기된 클락을 복원하는 회로일 수 있다.
메모리 컨트롤러(120)의 외부 및 내부의 전압과 온도 변화 등으로 인해 상기 데이터와 상기 클락 신호 사이에 위상 차이가 발생할 수 있다. 본 발명의 일 실시 예에서 CDR 회로는 상기 데이터와 상기 클락 신호 사이에 위상 차이를 실시간으로 감지하고, 감지된 위상 차이를 메모리 인터페이스(122)의 수신단에서 일괄적으로 보상할 수 있다.
도 7은 본 발명의 일 실시 예에 따른 메모리 시스템을 간단하게 나타낸 도면이다.
도 7을 참조하면, 메모리 시스템(200)은 메모리 장치(210), 메모리 컨트롤러(220), 및 데이터 레인(230)을 포함할 수 있다. 메모리 장치(210)는 제1 송신부(211)와 제1 수신부(212)를 포함하고, 메모리 컨트롤러(220)는 제2 송신부(221)와 제2 수신부(222)를 포함할 수 있다.
메모리 시스템(200)은 초기 트레이닝 모드에서, 메모리 컨트롤러(220)의 제2 수신부(222)가 메모리 장치(110)로부터 데이터를 수신하고, 메모리 컨트롤러(220) 내부의 클락 신호 발생기로부터 클락 신호를 수신할 수 있다. 제2 수신부(222)는 상기 클락 신호와 상기 데이터가 서로 동기화(synchronization)가 되도록　상기 클락 신호의 위상을 조절할 수 있다.
메모리 시스템(200)은 정상 동작 모드에서 데이터(DQ)가 메모리 장치(210)와 메모리 컨트롤러(220) 사이에서 양방향으로 전송될 수 있다. 메모리 컨트롤러(220)가 메모리 장치(210)로 데이터(DQ)를 전송하는 송신 모드로 작동할 때, 메모리 컨트롤러(220)의 제2 송신부(221)는 활성화되고, 메모리 컨트롤러(220)의 제2 수신부(222)는 비활성화될 수 있다. 반대로, 메모리 컨트롤러(220)가 메모리 장치(210)로 데이터(DQ)를 수신하는 수신 모드로 작동할 때, 메모리 컨트롤러(220)의 제2 수신부(222)는 활성화되고, 메모리 컨트롤러(220)의 제2 송신부(221)는 비활성화될 수 있다.
도 7에 도시된 바와 같이, 메모리 컨트롤러(220)가 송신 모드로 작동할 때, 메모리 컨트롤러(220)의 제2 송신부(221)는 활성화되고, 메모리 컨트롤러(220)의 제2 수신부(222)는 비활성화될 수 있다. 메모리 컨트롤러(220) 외부 및 내부의 전압과 온도 변화로 인해 트레이닝 모드에서 동기화시킨 데이터(DQ)와 클락 신호 사이에서 위상 차이가 발생할 수 있다. 메모리 컨트롤러(220)의 제2 수신부(222)는 상기 데이터와 상기 클락 신호 사이에서 발생한 위상 차이를 감지하지 못할 수 있다.
이 후, 메모리 컨트롤러(220)가 수신 모드로 작동할 때, 메모리 컨트롤러(220)의 제2 수신부(222)는 활성화되고, 메모리 컨트롤러(220)의 제2 송신부(221)는 비활성화될 수 있다. 메모리 컨트롤러(220)의 제2 수신부(222)는 데이터와 클락 신호 사이에서 발생한 위상 차이를 감지하지 못하므로 제2 수신부(222)는 정상적으로 데이터와 클락 신호를 복원할 수 없다.
메모리 컨트롤러(220)는 메모리 장치(210)로부터 에러 검출 코드(Error Detection Code, EDC)를 항상 수신할 수 있다. 상기 EDC는 상기 데이터(DQ)의 에러를 검출하는 코드일 수 있다.
예컨대, 메모리 컨트롤러(220)가 송신 모드일 때 메모리 장치(210)로 송신된 데이터(DQ)의 결과에 대한 EDC를 메모리 장치(210)로부터 수신할 수 있다. 실시 예에 따라, 메모리 컨트롤러(220)가 수신 모드일 때 메모리 컨트롤러(220)에 수신된 데이터(DQ)의 결과에 대한 EDC를 메모리 장치(210)로부터 수신할 수 있다. 실시 예에 따라, 메모리 컨트롤러(220)가 데이터(DQ)를 송수신하지 않는 유휴(idle) 상태일 때도 메모리 컨트롤러(220)는 미리 정해진 특정 패턴의 데이터를 메모리 장치(210)로부터 수신할 수 있다.
실시 예에 따라, 메모리 컨트롤러(220)는 메모리 장치(210)로부터 EDC 대신에 에러 수정 코드(Error Correction Code, ECC)를 항상 수신할 수 있다. 상기 ECC는 상기 데이터(DQ)의 에러를 수정하는 코드일 수 있다. 다만, 메모리 컨트롤러(220)가 메모리 장치(210)로부터 항상 수신되는 신호가 EDC 또는 ECC로 한정되는 것은 아니고, 복수개의 논리값을 가지는 시리얼 신호일 수 있다.
메모리 컨트롤러(220)는 메모리 장치(210)로부터 EDC를 항상 수신할 수 있으므로, EDC를 이용하여 메모리 장치(210)로부터 수신되는 데이터(DQ)와 메모리 컨트롤러(220) 내부의 클락 신호 사이의 위상 차이를 실시간으로 모니터링할 수 있다. 본 발명의 일 실시 예에서 메모리 컨트롤러(220)의 제2 수신부(222)는 EDC를 이용하여 상기 데이터(DQ)와 상기 클락 신호 사이의 위상 차이를 실시간으로 감지하고, 감지된 위상 차이를 일괄적으로 보상할 수 있는 CDR 회로를 포함할 수 있다. 예컨대, 메모리 컨트롤러(220)의 제2 수신부(222)는 시리얼 신호의 적어도 두 비트 이상을 참조하여 상기 클락 신호의 위상 오차를 보상할 수 있다.
도 8은 본 발명의 일 실시 예에 따른 CDR 회로의 동작을 설명하기 위한 비교예를 나타낸 도면이다.
도 8을 참조하면, CDR 회로(300)는 아날로그 프론트 엔드(analog front-end, AFE; 310), 샘플러(sampler; 315), 위상 검출기(phase detector, PD; 320), 디지털 루프 필터(digital loop filter, DLF; 325), 위상 변환기(phase converter; 130), 듀티 사이클 보정 장치(340), 제1 분주기(345), 제2 분주기(355), 병렬화기(deserializer, DES; 360), 및 버퍼(365)를 포함할 수 있다. 위상 변환기(130)는 신호의 위상을 변화시키기 위한 회로로서 위상 보간기(phase interpolator, PI) 또는 디지털 제어 지연 라인(digital controlled delay line, DCDL) 등을 포함할 수 있다. 또한, 위상 변환기는 이에 국한되지 않고, 위상을 변화시킬 수 있는 회로는 모두 사용될 수 있다.
AFE(310)는 외부로부터 입력받은 감쇄된 아날로그 신호를 증폭 및 복원하여 디지털 신호로 변환하는 역할을 할 수 있다. AFE(310)는 연속 시간 선형 이퀄라이저(Continuous time linear equalizer, CTLE)와 판정 궤환 이퀄라이저(decision feedback equalizer, DFE) 등을 포함할 수 있다.
샘플러(315)는 AFE(310)로부터 입력받은 데이터(DATA, DATA')와 위상 변환기(330)로부터 입력 받은 클락 신호(DLK_CLK)를 사용하여 데이터(DATA)를 샘플링할 수 있다. 샘플러(315)는 샘플링한 데이터(DATA_S, EDGE_S)를 위상 검출기(320)로 출력할 수 있다. 위상 검출기(320)는 샘플러(315)로부터 샘플링한 데이터(DATA_S, EDGE_S)를 수신하고, 샘플링한 데이터(DATA_S, EDGE_S)의 위상과 클락 신호(DLK_CLK)를 동기화하기 위한 위상 검출 신호(UP, DN)를 생성할 수 있다.
디지털 루프 필터(325)는 위상 검출기(320)로부터 위상 검출 신호(UP, DN)를 수신하고, 위상 검출 신호(UP, DN)에 기초하여 클락 신호(DLK_CLK)의 지연을 증가시키거나 감소시키기 위한 지연 신호를 출력할 수 있다. 실시 예에 따라, 제2 분주기(355)는 클락 신호(DLK_CLK)의 주파수를 분주하고, 주파수가 분주된 클락 신호(DLK_CLK)를 디지털 루프 필터(325)로 출력할 수 있다.
예컨대, 디지털 루프 필터(325)는 위상 검출기(320)로부터 제1 위상 검출 신호(UP)를 수신하면, 디지털 루프 필터(325)는 클락 신호(DLK_CLK)의 지연을 감소시키기 위한 지연 신호를 출력할 수 있다. 실시 예에 따라 디지털 루프 필터(325)는 위상 검출기(320)로부터 제2 위상 검출 신호(DN)를 수신하면, 디지털 루프 필터(325)는 클락 신호(DLK_CLK)의 지연을 증가시키기 위한 지연 신호를 출력할 수 있다.
듀티 사이클 보정 장치(340)는 클락 신호 발생기로부터 클락 신호(PLL_CLK)를 수신하고, 클락 신호(PLL_CLK)의 듀티 사이클을 보정하여 듀티 사이클이 보정된 클락 신호(DCC_OUT)를 출력할 수 있다. 제1 분주기(345)는 듀티 사이클이 보정된 클락 신호(DCC_OUT)의 주파수를 분주하여 주파수가 분주된 클락 신호(DIV_OUT)를 출력할 수 있다.
위상 변환기(330)는 디지털 루프 필터(325)로부터 지연 신호를 수신하고, 제1 분주기(345)로부터 주파수가 분주된 클락 신호(DIV_OUT)를 수신할 수 있다. 위상 변환기(330)는 지연 신호를 이용하여 상기 주파수가 분주된 클락 신호(DIV_OUT)의 위상을 변화시키고, 위상이 변환된 내부 클락(DLK_CLK)을 출력할 수 있다.
샘플러(315)는 위상이 변환된 내부 클락(DLK_CLK)을 이용하여 AFE(310)로부터 입력받은 데이터(DATA)를 샘플링할 수 있다. 병렬화기(360)는 샘플링된 데이터로부터 낮은 주파수를 가지는 데이터(RDATA)와 데이터에 동기된 클락(RCLK)을 복원할 수 있다. 버퍼(365)는 복원된 클락(RCLK)에 기초하여 복원된 데이터(RDATA)를 저장할 수 있다.
도 9는 본 발명의 일 실시 예에 따른 CDR 회로를 나타낸다. 도 9를 참조하면, 본 발명의 일 실시 예에 따른 CDR 회로(400)는 하나의 EDC 비트 회로(410)와 8개의 DQ 비트 회로들(420-0 내지 420-7)을 포함할 수 있다. 다만, 도 9에 도시한 CDR 회로(400)는 본 발명의 일 실시 예이며, 본 발명의 CDR 회로(400)에 포함되는 EDC 비트 회로와 DQ 비트 회로의 수는 변할 수 있다.
EDC 비트 회로(410)는 메모리 장치로부터 EDC 패드(PAD_EDC)를 통해 EDC를 수신할 수 있다. EDC 비트 회로(410)는 제1 내부 클락을 이용하여 상기 EDC 및 상기 EDC에 동기된 클락을 복원할 수 있다.
DQ 비트 회로들(420-0 내지 420-7) 각각은 메모리 장치로부터 DQ 패드(PAD_DQ0 내지 PAD_DQ7)를 통해 데이터(DQ)를 수신할 수 있다. DQ 비트 회로들(420-0 내지 420-7) 각각은 제2 내부 클락 또는 제3 내부 클락을 이용하여 상기 DQ 및 상기 DQ에 동기된 클락을 복원할 수 있다.
EDC 비트 회로(410)는 전역 루프 모드와 지역 루프 모드로 동작할 수 있다. EDC 비트 회로(410)가 전역 루프 모드로 동작할 때, EDC 비트 회로(410)는 클락 신호 발생기로부터 클락 신호를 수신하고, 전역 루프를 통해 상기 클락 신호의 위상을 변화시킬 수 있다. EDC 비트 회로(410)는 위상이 변화된 클락 신호를 상기 제1 내부 클락 및 상기 제2 내부 클락으로서 출력할 수 있다.
EDC 비트 회로(410)가 지역 루프 모드로 동작할 때, EDC 비트 회로(410)는 클락 신호 발생기로부터 클락 신호를 수신하고, 상기 지역 루프를 통해 상기 클락 신호의 위상을 변화시킬 수 있다. EDC 비트 회로(410)는 위상이 변화된 클락 신호를 상기 제1 내부 클락으로서 출력하고, 상기 클락 신호 발생기의 클락 신호를 상기 제2 내부 클락으로서 출력할 수 있다.
EDC 비트 회로(410)가 전역 루프와 지역 루프가 함께 동작하는 모드로 동작할 때, EDC 비트 회로(410)는 클락 신호 발생기로부터 클락 신호를 수신하고, 수신된 클락 신호를 이용하여 전역 루프를 통해 상기 클락 신호의 위상을 변화시킬 수 있다. EDC 비트 회로(410)는 위상이 변환된 클락 신호를 이용하여 지역 루프를 통해 위상이 변환된 클락 신호의 위상을 변환시킬 수 있다. EDC 비트 회로(410)는 지역 루프를 통해 위상이 변환된 클락 신호를 상기 제1 내부 클락으로서 출력하고, 전역 루프를 통해 위상이 변환된 클락 신호를 상기 제2 내부 클락으로서 출력할 수 있다.
상기한 바와 같이 EDC 비트 회로(410)는 전역 루프 모드, 지역 루프 모드, 전역 루프와 지역 루프가 함께 동작하는 모드, 및 일반 모드로 나누어 동작할 수 있다. 실시 예에 따라 전역 루프 모드가 지역 루프 모드를 대신할 경우, 전역 루프 모드만으로 동작할 수 있다.
EDC 비트 회로(410)는 상기 제1 내부 클락을 이용하여 메모리 장치로부터 수신한 EDC와 상기 EDC에 동기된 클락을 복원할 수 있다.
DQ 비트 회로들(420-0 내지 420-7) 각각은 EDC 비트 회로(410)로부터 상기 제2 내부 클락을 수신할 수 있다. DQ 비트 회로들(420-0 내지 420-7) 각각은 상기 제2 내부 클락을 이용하여 메모리 장치로부터 수신한 DQ와 상기 DQ에 동기된 클락을 복원할 수 있다.
DQ 비트 회로들 (420-0 내지 420-7) 각각은 지역 루프 모드로 동작할 수 있다. DQ 비트 회로들(420-0 내지 420-7) 각각이 지역 루프 모드로 동작할 때, DQ 비트 회로들(420-0 내지 420-7) 각각은 EDC 비트 회로(410)로부터 상기 제2 내부 클락을 수신할 수 있다. DQ 비트 회로들(420-0 내지 420-7) 각각은 상기 지역 루프를 통해 상기 제2 내부 클락의 위상을 변화시킬 수 있다. DQ 비트 회로들(420-0 내지 420-7) 각각은 위상이 변화된 제2 내부 클락을 제3 내부 클락으로서 출력할 수 있다. DQ 비트 회로들(420-0 내지 420-7) 각각은 상기 제3 내부 클락을 이용하여 메모리 장치로부터 수신한 데이터와 상기 데이터에 동기된 클락을 복원할 수 있다.
실시 예에 따라, DQ 비트 회로들(420-0 내지 420-7) 각각이 일반 모드로 동작할 때, DQ 비트 회로들(420-0 내지 420-7) 각각은 EDC 비트 회로(410)로부터 상기 제2 내부 클락을 수신하고, 상기 제2 내부 클락을 이용하여 메모리 장치로부터 수신한 데이터와 상기 데이터에 동기된 클락을 복원할 수 있다.
상기한 바와 같이, 메모리 시스템은 초기 트레이닝 모드에서, 메모리 컨트롤러의 수신부가 메모리 장치로부터 수신한 데이터와 메모리 컨트롤러 내부의 클락 신호를 서로 동기화 시킬 수 있다. 메모리 시스템은 정상 동작 모드에서 메모리 컨트롤러가 송신 모드로 작동할 때, DQ 비트 회로들(420-0 내지 420-7) 각각에 포함된 수신부는 비활성화될 수 있다.
메모리 컨트롤러가 송신 모드로 작동하는 동안 메모리 컨트롤러의 외부 및 내부의 전압과 온도 변화에 의해 트레이닝 모드에서 동기화시킨 데이터와 클락 신호 사이에 위상 차이가 발생할 수 있다. DQ 비트 회로들(420-0 내지 420-7) 각각에 포함된 수신부는 비활성화 상태이므로 상기 데이터와 상기 클락 신호 사이의 위상 차이를 감지할 수 없다.
EDC 비트 회로(410)는 항상 EDC를 수신하므로 항상 활성화될 수 있다. EDC 비트 회로(410)는 메모리 컨트롤러가 송신 모드로 작동하는 동안에도 상기 EDC와 상기 클락 신호 사이의 위상 차이를 감지할 수 있다. EDC 비트 회로(410)는 상기 EDC와 상기 클락 신호 사이의 위상 차이를 보상하기 위해 상기 클락 신호의 위상을 조절할 수 있다. EDC 비트 회로(410)는 메모리 컨트롤러가 송신 모드로 작동하는 동안 위상이 조절된 클락 신호를 DQ 비트 회로들(420-0 내지 420-7) 각각으로 전송할 수 있다.
DQ 비트 회로들(420-0 내지 420-7)은 메모리 컨트롤러가 수신 모드로 작동하는 동안, 상기 위상이 조절된 클락 신호를 이용하여 메모리 장치로부터 수신한 데이터와 상기 데이터에 동기된 클락을 복원할 수 있다. 따라서, CDR 회로(400)는 메모리 장치로부터 수신된 데이터와 내부 클락 신호 사이의 위상 차이를 일괄적으로 보상할 수 있다.
도 10는 본 발명의 일 실시 예에 따른 EDC 비트 회로의 동작을 설명하기 위한 도면이고, 도 11과 도 12는 EDC 비트 회로의 동작을 설명하기 위한 타이밍 다이어그램이다.
도 10을 참조하면, EDC 비트 회로(500)는 AFE(510), 샘플러(515), 위상 검출기(520), 디지털 루프 필터(525), 위상 변환기(530), 듀티 사이클 보정 장치(540), 제1 분주기(545), 위상 회전기(550), 제2 분주기(555), 병렬화기(560), 및 버퍼(565)를 포함할 수 있다.
도 8의 CDR 회로(300)와 다르게 도 10의 EDC 비트 회로(500)는 위상 회전기(550)를 더 포함할 수 있다. 위상 회전기(550)는 위상 변환기(530)와 마찬가지로 신호의 위상을 변화시킬 수 있다.
도 10과 도 11을 함께 참조하면, EDC 비트 회로(500)가 지역 루프 모드로 동작할 때, AFE(510)는 외부로부터 입력받은 감쇄된 EDC를 증폭 및 복원하여 디지털 신호로 변환할 수 있다. 샘플러(515)는 AFE(510)로부터 입력받은 데이터(DATA, DATA')와 위상 변환기(530)로부터 입력 받은 클락 신호(DLK_CLK_EDC)를 사용하여 데이터(DATA)를 샘플링할 수 있다.
위상 검출기(520)는 샘플러(515)로부터 샘플링한 데이터(DATA_S, EDGE_S)를 수신하고, 상기 샘플링한 데이터(DATA_S, EDGE_S)의 위상과 클락 신호(DLK_CLK_EDC)를 동기화하기 위한 위상 검출 신호(UP, DN)를 생성할 수 있다.
디지털 루프 필터(525)는 위상 검출기(520)로부터 위상 검출 신호(UP, DN)를 수신하고, 위상 검출 신호(UP, DN)에 기초하여 클락 신호(DLK_CLK_EDC)의 지연을 증가시키거나 감소시키기 위한 지연 신호를 출력할 수 있다. 실시 예에 따라, 제2 분주기(555)는 클락 신호(DLK_CLK_EDC)의 주파수를 분주하고, 주파수가 분주된 클락 신호(DLK_CLK)를 디지털 루프 필터(525)로 출력할 수 있다.
듀티 사이클 보정 장치(540)는 클락 신호 발생기로부터 클락 신호(PLL_CLK)를 수신하고, 클락 신호(PLL_CLK)의 듀티 사이클을 보정하여 듀티 사이클이 보정된 클락 신호(DCC_OUT)를 출력할 수 있다. 제1 분주기(545)는 듀티 사이클이 보정된 클락 신호(DCC_OUT)의 주파수를 분주하여 주파수가 분주된 클락 신호(DIV_OUT)를 출력할 수 있다. 위상 회전기(550)는 제1 분주기(545)로부터 분주된 클락 신호(DIV_OUT)를 수신하고, 분주된 클락 신호(DIV_OUT)를 위상 변환기(530)로 출력할 수 있다.
위상 변환기(530)는 디지털 루프 필터(525)로부터 지연 신호를 수신하고, 분주기(545)로부터 주파수가 분주된 클락 신호(DIV_OUT=RX_CLK)를 수신할 수 있다. 위상 변환기(530)는 지연 신호를 이용하여 상기 주파수가 분주된 클락 신호(RX_CLK)의 위상을 변화시키고, 위상이 변화된 내부 클락(RX_CLK_EDC)을 출력할 수 있다.
샘플러(515)는 상기 내부 클락(RX_CLK_EDC)을 이용하여 AFE(510)로부터 입력받은 데이터(DATA)를 샘플링할 수 있다. 병렬화기(560)는 샘플링된 데이터로부터 주파수가 낮은 데이터와 데이터에 동기된 클락을 복원할 수 있다. 버퍼(565)는 복원된 클락에 기초하여 복원된 데이터를 저장할 수 있다.
도 10과 도 12를 함께 참조하면, EDC 비트 회로(500)가 전역 루프 모드로 동작할 때, AFE(510)는 외부로부터 입력받은 감쇄된 EDC를 증폭 및 복원하여 디지털 신호로 변환할 수 있다. 샘플러(515)는 AFE(510)로부터 입력받은 데이터(DATA, DATA')와 위상 변환기(530)로부터 입력 받은 클락 신호(DLK_CLK_EDC)를 사용하여 데이터(DATA)를 샘플링할 수 있다.
위상 검출기(520)는 샘플러(515)로부터 샘플링한 데이터(DATA_S, EDGE_S)를 수신하고, 상기 샘플링한 데이터(DATA_S, EDGE_S)의 위상과 클락 신호(DLK_CLK_EDC)를 동기화하기 위한 위상 검출 신호(UP, DN)를 생성할 수 있다.
디지털 루프 필터(525)는 위상 검출기(520)로부터 위상 검출 신호(UP, DN)를 수신하고, 위상 검출 신호(UP, DN)에 기초하여 클락 신호(DLK_CLK_EDC)의 지연을 증가시키거나 감소시키기 위한 지연 신호를 출력할 수 있다. 실시 예에 따라, 제2 분주기(555)는 클락 신호(DLK_CLK_EDC)의 주파수를 분주하고, 주파수가 분주된 클락 신호(DLK_CLK)를 디지털 루프 필터(525)로 출력할 수 있다.
듀티 사이클 보정 장치(540)는 클락 신호 발생기로부터 클락 신호(PLL_CLK)를 수신하고, 클락 신호(PLL_CLK)의 듀티 사이클을 보정하여 듀티 사이클이 보정된 클락 신호(DCC_OUT)를 출력할 수 있다. 제1 분주기(545)는 듀티 사이클이 보정된 클락 신호(DCC_OUT)의 주파수를 분주하여 주파수가 분주된 클락 신호(DIV_OUT)를 출력할 수 있다.
위상 회전기(550)는 디지털 루프 필터(525)로부터 지연 신호를 수신하고, 제1 분주기(545)로부터 주파수가 분주된 클락 신호(DIV_OUT)를 수신할 수 있다. 위상 회전기(550)는 지연 신호를 이용하여 상기 주파수가 분주된 클락 신호(DIV_OUT)의 위상을 변화시키고, 위상이 변화된 내부 클락 신호(RX_CLK)를 출력할 수 있다.
EDC 비트 회로의 내부 클락 신호(RX_CLK)는 EDC 비트 회로의 내부 클락으로 사용될 뿐만 아니라 DQ 비트 회로의 내부 클락으로 사용될 수 있다. 따라서, EDC 비트 회로의 전역 루프 모드의 동작에 의해 EDC 비트 회로의 내부 클락 뿐만 아니라 DQ 비트 회로의 내부 클락을 조절하는 효과를 제공할 수 있다.
도 13과 도 14는 위상 검출기의 동작을 설명하기 위한 타이밍 다이어그램이다. 도 10과 도 13을 함께 참조하면, 위상 변환기(530)는 내부 클락 신호(DLK_CLK_EDC)에 대응하는 제1 지역 클락 신호(DLK_CLK_EDC[1])와, 내부 클락 신호(DLK_CLK_EDC)의 위상이 180도 반전된 제2 지역 클락 신호(DLK_CLK_EDC[0])를 출력할 수 있다. 이는 하나의 실시 예이며, 위상 검출기는 다중 위상 클락을 이용하여 구현도 가능하다.
샘플러(515)는 제1 지역 클락 신호(DLK_CLK_EDC[1])의 상승 엣지에서 AFE(510)의 출력 데이터를 샘플링하고, 제1 샘플링 데이터(DATA_S)를 생성할 수 있다. 샘플러(515)는 제2 지역 클락 신호(DLK_CLK_EDC[0])의 상승 엣지에서 AFE(510)의 출력 데이터를 샘플링하고, 제2 샘플링 데이터(EDGE_S)를 생성할 수 있다. 이는 하나의 실시 예이며, 위상 검출기는 다중 위상 클락을 이용하여 구현도 가능하다.
위상 검출기(520)는 제1 샘플링 데이터(DATA_S)와 제2 샘플링 데이터(EDGE_S)를 정렬할 수 있다. 위상 검출기(520)는 제1 샘플링 데이터(DATA_S)가 정렬된 제1 정렬 데이터(RET_DATA)와, 제2 샘플링 데이터(EDGE_S)가 정렬된 제2 정렬 데이터(RET_EDGE)를 서로 비교할 수 있다. 예컨대, 위상 검출기(520)는 제1 지역 클락 신호(DLK_CLK_EDC[1])의 상승 엣지에서 제1 정렬 데이터(RET_DATA)와 제2 정렬 데이터(RET_EDGE)의　배타적 논리합(XOR) 연산에 따라 처리할 수 있다.
비교의 결과, 제1 정렬 데이터(RET_DATA)와 제2 정렬 데이터(RET_EDGE)가 일치하면 위상 검출기(520)는 제1 위상 검출 신호(UP)를 출력하고, 제1 정렬 데이터(RET_DATA)와 제2 정렬 데이터(RET_EDGE)가 서로 일치하지 않으면 위상 검출기(520)는 제2 위상 검출 신호(DN)를 출력할 수 있다.
디지털 루프 필터(525)는 위상 검출기(520)로부터 제1 위상 검출 신호(UP)를 수신하고, 제1 위상 검출 신호(UP)에 기초하여 내부 클락 신호(DLK_CLK_EDC)의 지연을 감소시키기 위한 지연 신호를 출력할 수 있다. 위상 회전기(550)는 디지털 루프 필터(525)로부터 지연 신호를 수신하고, 지역 클락 신호(DLK_CLK_EDC)의 상승 엣지가 AFE(510)의 출력 데이터의 정중앙에 위치하도록 지역 클락 신호(DLK_CLK_EDC)의 지연을 감소시킬 수 있다.
도 10과 도 14를 함께 참조하면, 위상 변환기(530)는 내부 클락 신호(DLK_CLK_EDC)에 대응하는 제1 지역 클락 신호(DLK_CLK_EDC[1])와, 지역 클락 신호(DLK_CLK_EDC)의 위상이 180도 반전된 제2 지역 클락 신호(DLK_CLK_EDC[0])를 출력할 수 있다.
샘플러(515)는 제1 지역 클락 신호(DLK_CLK_EDC[1])의 상승 엣지에서 AFE(510)의 출력 데이터를 샘플링하고, 제1 샘플링 데이터(DATA_S)를 생성할 수 있다. 샘플러(515)는 제2 지역 클락 신호(DLK_CLK_EDC[0])의 상승 엣지에서 AFE(510)의 출력 데이터를 샘플링하고, 제2 샘플링 데이터(EDGE_S)를 생성할 수 있다. 이는 하나의 실시 예이며, 위상 검출기는 다중 위상 클락을 이용하여 구현도 가능하다.
위상 검출기(520)는 제1 샘플링 데이터(DATA_S)와 제2 샘플링 데이터(EDGE_S)를 정렬할 수 있다. 위상 검출기(520)는 제1 샘플링 데이터(DATA_S)가 정렬된 제1 정렬 데이터(RET_DATA)와, 제2 샘플링 데이터(EDGE_S)가 정렬된 제2 정렬 데이터(RET_EDGE)를 서로 비교할 수 있다. 예컨대, 위상 검출기(520)는 제1 지역 클락 신호(DLK_CLK_EDC[1])의 상승 엣지에서 제1 정렬 데이터(RET_DATA)와 제2 정렬 데이터(RET_EDGE)가　배타적 논리합(XOR) 연산에 따라 처리할 수 있다.
비교의 결과, 제1 정렬 데이터(RET_DATA)와 제2 정렬 데이터(RET_EDGE)가 일치하면 위상 검출기(520)는 제1 위상 검출 신호(UP)를 출력하고, 제1 정렬 데이터(RET_DATA)와 제2 정렬 데이터(RET_EDGE)가 서로 일치하지 않으면 위상 검출기(520)는 제2 위상 검출 신호(DN)를 출력할 수 있다.
디지털 루프 필터(525)는 위상 검출기(520)로부터 제2 위상 검출 신호(DN)를 수신하고, 제2 위상 검출 신호(DN)에 기초하여 내부 클락 신호(DLK_CLK_EDC)의 지연을 증가시키기 위한 지연 신호를 출력할 수 있다. 위상 회전기(550)는 디지털 루프 필터(525)로부터 지연 신호를 수신하고, 지역 클락 신호(DLK_CLK_EDC)의 상승 엣지가 AFE(510)의 출력 데이터의 정중앙에 위치하도록 지역 클락 신호(DLK_CLK_EDC)의 지연을 증가시킬 수 있다.
도 15는 본 발명의 일 실시 예에 따른 위상 회전기의 동작을 설명하기 위한 도면이다. 도 13 내지 도 15를 함께 참조하면, 위상 회전기(550)는 디지털 루프 필터(525)로부터 지연 신호를 수신하고, 제1 분주기(545)로부터 클락 신호(DCC_OUT)를 수신할 수 있다. 위상 회전기(550)는 클락 신호(DCC_OUT)가 AFE(510)의 출력 데이터의 정중앙에 오도록 클락 신호(DCC_OUT)의 위상을 회전시킬 수 있다.
예컨대, 도 15에 도시된 바와 같이, 클락 신호(DCC_OUT)의 위상이 증가할수록 클락 신호(DCC_OUT)의 상승 엣지가 AFE(510)의 출력 데이터의 정중앙에 가깝게 위치할 수 있다.
도 16은 본 발명의 일 실시 예에 따른 DQ 비트 회로의 동작을 설명하기 위한 도면이다.
도 16을 참조하면, DQ 비트 회로(600)는 AFE(610), 샘플러(615), 위상 검출기(620), 디지털 루프 필터(625), 위상 변환기(630), 분주기(655), 병렬화기(660), 및 버퍼(565)를 포함할 수 있다.
DQ 비트 회로(600)가 지역 루프 모드가 아닐 때, AFE(610)는 외부로부터 입력받은 감쇄된 DQ를 증폭 및 복원하여 디지털 신호로 변환할 수 있다. 위상 변환기(530)는 EDC 비트 회로로부터 내부 클락 신호(RX_CLK)를 수신할 수 있다. EDC 비트 회로로부터 수신된 내부 클락 신호(RX_CLK)는 EDC 비트 회로에서 EDC에 동기화된 클락 일 수 있다. 위상 변환기(530)는 내부 클락 신호(RX_CLK)를 샘플러(615)로 출력할 수 있다.
샘플러(615)는 내부 클락 신호(RX_CLK)를 이용하여 AFE(610)로부터 입력받은 데이터(DATA)를 샘플링할 수 있다. 병렬화기(660)는 샘플링된 데이터로부터 데이터와 데이터에 동기된 클락을 복원할 수 있다. 버퍼(665)는 복원된 클락에 기초하여 복원된 데이터를 저장할 수 있다.
실시 예에 따라, DQ 비트 회로(600)가 지역 루프 모드로 동작할 때, AFE(610)는 외부로부터 입력받은 감쇄된 DQ를 증폭 및 복원하여 디지털 신호로 변환할 수 있다. 샘플러(615)는 AFE(610)로부터 입력받은 데이터(DATA, DATA')와 위상 변환기(630)로부터 입력 받은 클락 신호(DLK_CLK)를 사용하여 데이터(DATA)를 샘플링할 수 있다.
위상 검출기(620)는 샘플러(615)로부터 샘플링한 데이터(DATA_S, EDGE_S)를 수신하고, 상기 샘플링한 데이터(DATA_S, EDGE_S)의 위상과 클락 신호(DLK_CLK)를 동기화하기 위한 위상 검출 신호(UP, DN)를 생성할 수 있다.
디지털 루프 필터(625)는 위상 검출기(620)로부터 위상 검출 신호(UP, DN)를 수신하고, 위상 검출 신호(UP, DN)에 기초하여 클락 신호(DLK_CLK)의 지연을 증가시키거나 감소시키기 위한 지연 신호를 출력할 수 있다. 실시 예에 따라, 분주기(655)는 클락 신호(DLK_CLK)의 주파수를 분주하고, 주파수가 분주된 클락 신호(DLK_CLK)를 디지털 루프 필터(625)로 출력할 수 있다.
위상 변환기(530)는 디지털 루프 필터(525)로부터 지연 신호를 수신하고, 클럭 생성 회로로부터 내부 클락 신호(RX_CLK)를 수신할 수 있다. 위상 변환기(530)는 지연 신호를 이용하여 내부 클락 신호(RX_CLK)의 위상을 변화시키고, 위상이 변화된 내부 클락 신호(DLK_CLK)를 출력할 수 있다.
실시 예에 따라, DQ 비트 회로(600)가 지역 루프 모드로 동작할 때, 위상 변환기(530)는 디지털 루프 필터(525)로부터 지연 신호를 수신하고, EDC 비트 회로로부터 수신된 내부 클락 신호(RX_CLK)를 수신할 수 있다. 위상 변환기(530)는 지연 신호를 이용하여 내부 클락 신호(RX_CLK)의 위상을 변화시키고, 위상이 변화된 내부 클락 신호(DLK_CLK)를 출력할 수 있다.
도 17은 본 발명의 일 실시 예에 따른 CDR 회로를 나타내고, 도 18은 본 발명의 일 실시 예에 따른 DQ 비트 회로의 수신부 동작을 설명하기 위한 플로우 차트이고, 도 19는 본 발명의 일 실시 예에 따른 EDC 비트 회로의 수신부 동작을 설명하기 위한 플로우차트이다.
도 17을 참조하면, 본 발명의 일 실시 예에 따른 CDR 회로(700)는 하나의 EDC 비트 회로(710)와 8개의 DQ 비트 회로들(720-0 내지 720-7)을 포함할 수 있다. EDC 비트 회로(710)의 위상 회전기는 EDC 비트 회로(710) 및 8개의 DQ 비트 회로들(720-0 내지 720-7) 각각의 위상 변환기와 연결될 수 있다.
도 17과 도 18을 참조하면, DQ 비트 회로(720-0)가 수신 모드인지 여부를 판단할 수 있다(S110). DQ 비트 회로(720-0)가 수신 모드가 아니면 DQ 비트 회로(720-0)는 메모리 장치로부터 데이터를 수신하지 못할 수 있다. DQ 비트 회로(720-0)는 메모리 장치의 데이터와 내부 클락의 위상 변화를 감지할 수 없으므로 대기할 수 있다.
DQ 비트 회로(720-0)가 수신 모드이면 메모리 장치로부터 수신된 데이터와 내부의 클락 신호가 동기화 되었는지 여부를 판단할 수 있다(S120). 상기한 바와 같이 메모리 장치로부터 수신된 데이터와 내부의 클락 신호의 동기화 과정은 초기 트레이닝 모드에서 수행될 수 있다.
메모리 장치로부터 수신된 데이터와 내부의 클락 신호가 동기화 되었으면 DQ 비트 회로(720-0)가 지역 루프 모드인지 여부를 판단할 수 있다(S130). DQ 비트 회로(720-0)는 EDC 비트 회로(710)로부터 내부 클락 신호(RX_CLK)를 수신할 수 있다.
DQ 비트 회로(720-0)가 지역 루프 모드가 아니면, DQ 비트 회로 회로(720-0)는 메모리 장치로부터 수신된 데이터와 내부의 클락 신호 사이에 위상 차이가 발생했는지 여부를 체크하지 않고 EDC 비트 회로(710)로부터 수신된 내부 클락 신호(RX_CLK)를 이용하여 메모리 장치로부터 수신된 데이터와 상기 데이터에 동기된 클락을 복원할 수 있다(S160).
DQ 비트 회로(720-0)가 지역 루프 모드이면, 메모리 장치로부터 수신된 데이터와 내부 클락 신호(RX_CLK) 사이에 위상 차이가 발생했는지 여부를 감지할 수 있다(S140).
트레이닝 모드에서 메모리 장치로부터 수신된 데이터와 내부의 클락 신호가 트레이닝 모드에서 적절히 동기화 되지 않았다고 판단한 경우(S120), DQ 비트 회로(720-0)는 DQ 비트 회로(720-0)가 지역 루프 모드인지 여부를 판단하지 않고 바로 위상 변화를 체크할 수 있다(S140).
메모리 장치로부터 수신된 데이터와 내부 클락 신호(RX_CLK) 사이에 위상 차이가 감지되면, DQ 비트 회로(720-0)는 상기 위상 차이를 보상하기 위해 상기 내부 클락 신호(RX_CLK)의 위상을 조절할 수 있다(S150). DQ 비트 회로(720-0)는 위상이 조절된 클락 신호를 이용하여 메모리 장치로부터 수신된 데이터와 상기 데이터에 동기된 클락을 복원할 수 있다(S160).
메모리 장치로부터 수신된 데이터와 내부 클락 신호(RX_CLK) 사이에 위상 차이가 감지되지 않으면, 내부 클락 신호(RX_CLK)의 위상 조절 없이 DQ 비트 회로(720-0)는 상기 클락 신호를 이용하여 메모리 장치로부터 수신된 데이터와 상기 데이터에 동기된 클락을 복원할 수 있다(S160).
도 17과 도 19를 참조하면, EDC 비트 회로(710)는 메모리 장치로부터 항상 EDC를 수신하므로, DQ 비트 회로(720-0)와 다르게 EDC 비트 회로(710)가 수신 모드인지 여부를 판단하지 않는다. EDC 비트 회로(710)로 EDC가 입력되면(즉 전원이 온 되면)(S210), EDC 비트 회로(710)는 메모리 장치로부터 수신된 데이터와 클락 신호 발생기로부터 생성된 클락 신호가 동기화 되었는지 여부를 판단할 수 있다(S220).
메모리 장치로부터 수신된 데이터와 상기 클락 신호가 동기화 되었으면 EDC 비트 회로(710)가 지역 루프 모드인지 전역 루프 모드인지 판단할 수 있다. EDC 비트 회로(710)가 지역 루프 모드이면 메모리 장치로부터 수신된 데이터와 내부의 클락 신호 사이에 위상 차이가 발생했는지 여부를 감지할 수 있다(S240).
메모리 장치로부터 수신된 데이터와 내부의 클락 신호 사이에 위상 차이가 감지되면, EDC 비트 회로(710)의 위상 변환기는 상기 위상 차이를 보상하기 위해 상기 클락 신호의 위상을 조절할 수 있다(S250). EDC 비트 회로(710)는 위상이 조절된 클락 신호를 이용하여 메모리 장치로부터 수신된 데이터와 상기 데이터에 동기된 클락을 복원할 수 있다(S260). EDC 비트 회로(710)의 위상 회전기는 클락 신호 발생기로부터 생성된 클락 신호를 DQ 비트 회로들(720-0 내지 720-7)로 출력할 수 있다.
EDC 비트 회로(710)가 전역 루프 모드이면 메모리 장치로부터 수신된 데이터와 내부의 클락 신호 사이에 위상 차이가 발생했는지 여부를 감지할 수 있다(S270).
메모리 장치로부터 수신된 데이터와 내부의 클락 신호 사이에 위상 차이가 감지되면, EDC 비트 회로(710)의 위상 회전기는 상기 위상 차이를 보상하기 위해 상기 클락 신호의 위상을 조절할 수 있다(S280). EDC 비트 회로(410)는 상기 위상이 조절된 클락 신호를 이용하여 메모리 장치로부터 수신된 데이터와 상기 데이터에 동기된 클락을 복원할 수 있다(S290).
EDC 비트 회로(710)의 위상 회전기는 위상이 조절된 클락 신호를 EDC 비트 회로(710)의 위상 변환기와 DQ 비트 회로들(720-0 내지 720-7) 각각으로 출력할 수 있다(S290). DQ 비트 회로들(720-0 내지 720-7) 각각은 EDC 비트 회로(710)로부터 출력된 클락 신호를 이용하여 메모리 장치로부터 수신된 데이터와 상기 데이터에 동기된 클락을 복원할 수 있다(S290).
도 20은 본 발명의 일 실시 예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 도면이다.
도 20에 도시한 실시 예에 따른 전자 기기(1000)는 디스플레이(1010), 통신부(1020), 메모리(1030), 포트(1040), 및 프로세서(1050) 등을 포함할 수 있다. 디스플레이(1010), 통신부(1020), 메모리(1030), 포트(1040), 및 프로세서(1050) 등의 구성 요소들은 버스(1060)를 통해 서로 통신할 수 있다. 상기 도시한 구성 요소들 외에, 전자 기기(1000)는 전원 장치, 센서 장치, 다양한 입출력 장치 등을 더 포함할 수 있다.
프로세서(1050)는 특정 연산이나 명령어 및 태스크 등을 수행할 수 있다. 프로세서(1050)는 중앙 처리 장치(CPU), 마이크로프로세서 유닛(MCU), 또는 애플리케이션 프로세서(AP), 등일 수 있으며, 버스(1060)를 통해 디스플레이(1010), 통신부(1020), 메모리(1030), 포트(1040) 등의 다른 구성 요소들과 통신할 수 있다.
도 20에 도시한 일 실시 예에서 메모리(1030)는 단일 메모리 장치, 또는 복수의 메모리 장치들을 포함한 메모리 패키지 형태로 제공될 수 있다. 메모리(1030)는 앞서 도 1 내지 도19를 참조하여 설명한, 본 발명의 다양한 실시 예들에 따를 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100; 메모리 시스템
110; 메모리 장치
120; 메모리 컨트롤러
111; 복수의 입출력 핀들
112; 메모리 인터페이스
113; 메모리 코어
121; 복수의 입출력 핀들
122; 메모리 인터페이스
123; 클럭 신호 발생기
124; 컨트롤 로직

Claims (20)

  1. 클락 신호를 생성하는 클락 신호 발생기;
    복수개의 논리값을 가지는 시리얼 신호를 메모리로부터 입력받으며, 상기 시리얼 신호를 이용하여 상기 클락 신호의 위상 오차를 보상하고, 위상이 보상된 클락 신호를 제1 클락 신호로서 생성하는 제1 데이터 수신 회로; 및
    상기 메모리로부터 데이터를 입력 받고, 상기 제1 데이터 수신 회로로부터 상기 제1 클락 신호를 수신하며, 상기 제1 클락 신호를 이용하여 상기 데이터를 복원하는 적어도 하나의 제2 데이터 수신 회로;를 포함하며
    상기 제1 데이터 수신 회로는,
    상기 시리얼 신호와 상기 클락 신호를 이용하여 상기 시리얼 신호를 샘플링하는 샘플러;
    상기 샘플러로부터 샘플링한 시리얼 신호 데이터를 수신하고, 상기 샘플링한 시리얼 신호와 상기 클락 신호를 동기화하기 위한 위상 검출 신호를 생성하는 위상 검출기;
    상기 위상 검출기로부터 상기 위상 검출 신호를 수신하고, 상기 위상 검출 신호에 기초하여, 상기 클락 신호의 지연을 증가시키거나 감소시키기 위한 지연 신호를 출력하는 디지털 루프 필터; 및
    상기 지연 신호를 이용하여 상기 클락 신호의 위상을 조절하고, 위상이 조절된 클락 신호를 상기 제1 클락 신호로서 출력하는 위상 회전기;를 포함하고,
    상기 위상 회전기는 상기 제1 클락 신호를 상기 제1 데이터 수신 회로와 상기 제2 데이터 수신 회로로 출력하는
    메모리 컨트롤러.
  2. 제1항에 있어서,
    상기 제1 데이터 수신 회로는 상기 시리얼 신호의 적어도 두 비트 이상을 참조하여 상기 클락 신호의 위상 오차를 보상하는 메모리 컨트롤러.
  3. 제1항에 있어서,
    상기 시리얼 신호는 상기 데이터의 에러를 검출하는 에러 검출 코드(Error Detection Code, EDC)인 메모리 컨트롤러.
  4. 제1항에 있어서,
    상기 시리얼 신호는 상기 데이터의 에러를 수정하는 에러 수정 코드(Error Correction Code, ECC)인 메모리 컨트롤러.
  5. 제1항에 있어서,
    상기 적어도 하나의 제2 데이터 수신 회로는 상기 메모리로부터의 상기 데이터를 이용하여 상기 제1 클락 신호의 위상 오차를 보상하고, 위상이 보상된 제1 클락 신호를 제2 클락 신호로서 출력하는 메모리 컨트롤러.
  6. 제5항에 있어서,
    상기 적어도 하나의 제2 데이터 수신 회로는 상기 제2 클락 신호를 이용하여 상기 데이터를 복원하는 메모리 컨트롤러.
  7. 제6항에 있어서,
    상기 메모리 컨트롤러가 상기 메모리로 데이터를 송신하는 송신 모드로 동작할 때, 상기 제1 데이터 수신 회로는 활성화되고, 상기 제2 데이터 수신 회로는 비활성화되는 메모리 컨트롤러.
  8. 에러 검출 코드(Error Detection Code, EDC)를 수신하고, 제1 내부 클락 신호를 이용하여 상기 EDC 및 상기 EDC에 동기된 클락을 복원하는 EDC 비트 회로; 및
    각각이 데이터(DQ)를 수신하고, 제2 내부 클락 신호를 이용하여 상기 DQ 및 상기 DQ에 동기된 클락을 복원하는 적어도 하나의 DQ 비트 회로;를 포함하고,
    상기 EDC 비트 회로는 클락 신호 생성기로부터 클락 신호를 수신하고, 상기 클락 신호의 위상을 변화시켜 상기 제1 내부 클락 신호와 상기 제2 내부 클락 신호를 생성하며,
    상기 EDC 비트 회로는,
    상기 EDC와 상기 클락 신호를 이용하여 상기 EDC를 샘플링하는 샘플러;
    상기 샘플러로부터 샘플링한 EDC를 수신하고, 상기 샘플링한 EDC와 상기 클락 신호를 동기화하기 위한 위상 검출 신호를 생성하는 위상 검출기;
    상기 위상 검출기로부터 상기 위상 검출 신호를 수신하고, 상기 위상 검출 신호에 기초하여, 상기 클락 신호의 지연을 증가시키거나 감소시키기 위한 지연 신호를 출력하는 디지털 루프 필터;
    상기 지연 신호를 이용하여 상기 클락 신호의 위상을 변화시키고, 상기 클락 신호의 위상이 변환된 제1 내부 클락 신호를 상기 샘플러로 출력하는 위상 변환기; 및
    상기 디지털 루프 필터와 상기 위상 변환기 사이에서, 상기 지연 신호를 이용하여 상기 클락 신호의 위상을 변화시키고, 상기 클락 신호의 위상이 변화된 상기 제1 내부 클락 신호를 상기 위상 변환기로 출력하는 위상 회전기를 포함하고,
    상기 샘플러는 상기 위상 변환기를 통해 상기 제1 내부 클락 신호를 수신하는
    메모리 컨트롤러.
  9. 삭제
  10. 삭제
  11. 제8항에 있어서,
    상기 위상 회전기는 상기 제1 내부 클락 신호를 상기 제2 내부 클락 신호로서 상기 적어도 하나의 DQ 비트 회로로 출력하는 메모리 컨트롤러.
  12. 메모리 장치; 및
    상기 메모리 장치와 통신하는 메모리 컨트롤러;를 포함하고,
    상기 메모리 컨트롤러는 클락 신호 발생기와 메모리 인터페이스를 포함하고,
    상기 메모리 인터페이스는.
    상기 메모리 장치로부터 제1 데이터를 수신하고, 상기 클락 신호 발생기로부터 내부 클락 신호를 수신하고, 상기 제1 데이터와 상기 내부 클락 신호를 동기화시키기 위하여 상기 내부 클락 신호의 위상을 조절하고, 위상이 조절된 내부 클락 신호를 제1 내부 클락 신호로서 출력하고, 상기 제1 내부 클락 신호를 이용하여 상기 제1 데이터를 복원하는 제1 데이터 수신 회로; 및
    상기 메모리 장치로부터 제2 데이터를 수신하고, 제1 데이터 수신 회로 로부터 상기 제1 내부 클락 신호를 수신하고, 상기 제1 내부 클락 신호를 이용하여 상기 제2 데이터를 복원하는 제2 데이터 수신 회로;를 포함하고,
    상기 제1 데이터는 복수개의 논리값을 가지는 시리얼 신호이며,
    상기 제1 데이터 수신 회로는,
    상기 제1 데이터와 상기 내부 클락 신호를 이용하여 상기 제1 데이터를 샘플링하는 샘플러;
    상기 샘플러로부터 샘플링한 제1 데이터를 수신하고, 상기 샘플링한 제1 데이터와 상기 내부 클락 신호를 동기화하기 위한 위상 검출 신호를 생성하는 위상 검출기;
    상기 위상 검출기로부터 상기 위상 검출 신호를 수신하고, 상기 위상 검출 신호에 기초하여, 상기 내부 클락 신호의 지연을 증가시키거나 감소시키기 위한 지연 신호를 출력하는 디지털 루프 필터; 및
    상기 지연 신호를 이용하여 상기 내부 클락 신호의 위상을 조절하고, 위상이 조절된 내부 클락 신호를 상기 제1 내부 클락 신호로서 출력하는 위상 회전기;를 포함하고,
    상기 위상 회전기는 상기 제1 내부 클락 신호를 상기 제1 데이터 수신 회로와 상기 제2 데이터 수신 회로로 출력하는
    메모리 시스템.
  13. 삭제
  14. 제12항에 있어서, 상기 제2 데이터 수신 회로는,
    상기 제1 데이터 수신 회로로부터 상기 제1 내부 클락 신호를 수신하는 위상 변환기;
    상기 위상 변환기로부터 상기 제1 내부 클락 신호를 수신하고, 상기 제1 내부 클락 신호를 이용하여 상기 제2 데이터를 샘플링하는 샘플러; 및
    상기 샘플러로부터 샘플링한 제2 데이터를 수신하고, 상기 샘플링한 제2 데이터로부터 상기 메모리 장치로부터 수신된 제2 데이터를 복원하는 병렬화기;를 포함하는 메모리 시스템.
  15. 제14항에 있어서,
    상기 샘플러로부터 샘플링한 제2 데이터를 수신하고, 상기 위상 변환기로부터 상기 제1 내부 클락 신호를 수신하고, 상기 샘플링한 제2 데이터와 상기 제1 내부 클락 신호를 동기화하기 위한 위상 검출 신호를 생성하는 위상 검출기;
    상기 위상 검출기로부터 상기 위상 검출 신호를 수신하고, 상기 위상 검출 신호에 기초하여, 상기 제1 내부 클락 신호의 지연을 증가시키거나 감소시키기 위한 지연 신호를 출력하는 디지털 루프 필터; 및
    상기 지연 신호를 이용하여 상기 제1 내부 클락 신호의 위상을 변화시키고, 위상이 변화된 제1 내부 클락 신호를 제2 내부 클락 신호로서 상기 샘플러로 출력하는 위상 변환기;를 포함하고,
    상기 제2 데이터 수신 회로는 상기 제2 내부 클락 신호를 이용하여 상기 메모리 장치로부터 수신된 제2 데이터를 복원하는 메모리 시스템.
  16. 메모리 장치와 통신하는 메모리 컨트롤러의 동작 방법에 있어서,
    제1 데이터 수신 회로가 상기 메모리 장치로부터 복수개의 논리값을 가지는 시리얼 신호를 수신하는 단계;
    상기 제1 데이터 수신 회로가 상기 메모리 컨트롤러에 포함된 클락 신호 발생기로부터 내부 클락 신호를 수신하는 단계;
    상기 제1 데이터 수신 회로가 상기 시리얼 신호와 상기 내부 클락 신호를 동기화시키기 위하여 상기 내부 클락 신호의 위상을 조절하고, 위상이 조절된 내부 클락 신호를 제1 내부 클락 신호로서 출력하는 단계;
    제2 데이터 수신 회로가 상기 메모리 장치로부터 데이터를 수신하고, 상기 제1 데이터 수신 회로로부터 상기 제1 내부 클락 신호를 수신하는 단계;
    상기 제2 데이터 수신 회로가 상기 제1 내부 클락 신호를 이용하여 상기 메모리 장치로부터 수신한 데이터를 복원하는 단계;
    상기 메모리 컨트롤러가 초기 트레이닝 모드에서 상기 메모리 장치로부터 수신된 테스트 데이터와 상기 클락 신호 발생기로부터 발생된 상기 내부 클락 신호를 동기화시키는 단계;
    상기 메모리 컨트롤러가 정상 동작 모드에서 상기 테스트 데이터와 상기 내부 클락 신호가 동기화 되었는지 여부를 판단하는 단계; 및
    상기 데이터와 상기 내부 클락 신호가 동기화 된 경우, 상기 제2 데이터 수신 회로는 지역 루프 모드인지 여부를 판단하는 단계;를 더 포함하고,
    상기 제2 데이터 수신 회로는 상기 지역 루프 모드일 때, 상기 메모리 장치로부터 수신된 데이터와 상기 내부 클락 신호 사이에 위상 차이가 발생했는지 여부를 감지하고, 위상 차이를 감지하면, 상기 위상 차이를 보상하기 위해 상기 내부 클락 신호의 위상을 조절하고, 위상이 조절된 내부 클락 신호를 이용하여 상기 메모리 장치로부터 수신한 데이터를 복원하는 메모리 컨트롤러의 동작 방법.
  17. 제16항에 있어서,
    상기 제1 데이터 수신 회로가 상기 제1 내부 클락 신호를 이용하여 상기 메모리 장치로부터 수신된 상기 시리얼 신호를 복원하는 단계;를 더 포함하는 메모리 컨트롤러의 동작 방법.
  18. 제17항에 있어서,
    상기 제2 데이터 수신 회로가 상기 데이터와 상기 제1 내부 클락 신호 사이에 위상 차이가 발생 했는지 여부를 감지하는 단계;
    상기 제2 데이터 수신 회로가 상기 위상 차이를 감지하면, 상기 위상 차이를 보상하기 위해 제1 내부 클락 신호의 위상을 조절하고, 위상이 조절된 제1 내부 클락 신호를 제2 내부 클락 신호로서 출력하는 단계;
    상기 제2 데이터 수신 회로는 상기 제2 내부 클락 신호를 이용하여 상기 메모리 장치로부터 수신한 데이터를 복원하는 단계;를 더 포함하는 메모리 컨트롤러의 동작 방법.
  19. 삭제
  20. 제16항에 있어서,
    상기 제2 데이터 수신 회로는 상기 지역 루프 모드가 아닐 때, 상기 제1 데이터 수신 회로로부터 상기 제1 내부 클락 신호를 수신하고, 상기 제1 내부 클락 신호를 이용하여 상기 메모리 장치로부터 수신한 데이터를 복원하는 메모리 컨트롤러의 동작 방법.
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