KR102739020B1

KR102739020B1 - Semiconductor device

Info

Publication number: KR102739020B1
Application number: KR1020190001700A
Authority: KR
Inventors: 안국일; 조근휘; 김성민; 박윤문
Original assignee: 삼성전자주식회사
Priority date: 2018-07-06
Filing date: 2019-01-07
Publication date: 2024-12-05
Anticipated expiration: 2039-01-07
Also published as: KR20200005419A

Abstract

소자의 성능 개선을 위해, 강유전체 특성을 갖는 게이트 절연막을 이용한 네거티브 커패시턴스 트랜지스터(NCFET)를 포함하는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 제1 영역 및 제2 영역을 포함하는 기판, 상기 제1 영역의 상기 기판 상에, 제1 두께를 갖는 제1 실리콘 산화물막, 상기 제2 영역의 상기 기판 상에, 상기 제1 두께보다 작은 제2 두께를 갖는 제2 실리콘 산화물막, 상기 제1 실리콘 산화물막 상에, 강유전체 특성을 갖는 제1 게이트 절연막, 상기 제2 실리콘 산화물막 상의 제2 게이트 절연막, 상기 제1 게이트 절연막 상의 제1 게이트 전극, 및 상기 제2 게이트 절연막 상의 제2 게이트 전극을 포함한다.To improve the performance of a device, a semiconductor device including a negative capacitance field effect transistor (NCFET) using a gate insulating film having ferroelectric characteristics is provided. The semiconductor device includes a substrate including a first region and a second region, a first silicon oxide film having a first thickness on the substrate in the first region, a second silicon oxide film having a second thickness smaller than the first thickness on the substrate in the second region, a first gate insulating film having ferroelectric characteristics on the first silicon oxide film, a second gate insulating film on the second silicon oxide film, a first gate electrode on the first gate insulating film, and a second gate electrode on the second gate insulating film.

Description

Semiconductor device

본 발명은 반도체 장치에 관한 것으로, 강유전체 물질(ferroelectric material)을 이용한 네거티브 커패시턴스(negative capacitance, NC)를 구비하는 트랜지스터를 포함하는 반도체 장치에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a semiconductor device including a transistor having negative capacitance (NC) using a ferroelectric material.

MOSFET 트랜지스터가 개발된 후, 지속적으로 집적회로의 집적도는 증가하여 왔다. 예를 들어, 집적회로의 집적도는 2년마다 단위 칩 면적당 총 트랜지스터의 수가 2배로 증가하는 추세를 보여왔다. 이와 같은 집적회로의 집적도를 증가시키기 위해, 개별 트랜지스터의 크기는 지속적으로 감소되었다. 이와 더불어, 소형화된 트랜지스터의 성능을 향상시키기 위한 반도체 기술들이 등장하였다. Since the development of the MOSFET transistor, the integration density of integrated circuits has continued to increase. For example, the integration density of integrated circuits has shown a trend of doubling the total number of transistors per unit chip area every two years. In order to increase the integration density of integrated circuits, the size of individual transistors has continued to decrease. In addition, semiconductor technologies have emerged to improve the performance of miniaturized transistors.

이러한 반도체 기술에는, 게이트 커패시턴스를 향상시키고 누설 전류를 감소시키는 고유전율 금속 게이트(High-K Metal Gate, HKMG) 기술 및 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 개선할 수 있는 FinFET 기술이 있을 수 있다.These semiconductor technologies may include high-k metal gate (HKMG) technology that improves gate capacitance and reduces leakage current, and FinFET technology that can improve short channel effect (SCE), in which the potential in the channel region is affected by the drain voltage.

그러나, 트랜지스터 크기의 소형화에 비하여, 트랜지스터의 구동 전압의 저전압화는 크게 개선되지 못했다. 이에 따라, CMOS 트랜지스터의 전력 밀도는 지수적으로 증가하고 있다. 전력 밀도를 감소시키기 위해서, 구동 전압의 저전력화가 반드시 필요하다. 하지만, 실리콘 기반의 MOSFET은 열방출 기반의 물리적 동작 특성을 지니기 때문에, 매우 낮은 공급 전압을 실현하기 어렵다. However, compared to the miniaturization of transistor size, the driving voltage of transistors has not been greatly improved. Accordingly, the power density of CMOS transistors is increasing exponentially. In order to reduce the power density, the driving voltage must be reduced. However, since silicon-based MOSFETs have physical operation characteristics based on heat dissipation, it is difficult to realize very low supply voltages.

이를 위해, 상온에서 문턱전압이하 스윙(subthreshold swing, SS)의 물리적 한계로 알려진 60mV/decade, 그 이하의 문턱전압이하 스윙을 갖는 트랜지스터의 개발 필요성이 대두되었다.To this end, the need for the development of a transistor with a subthreshold swing (SS) of 60 mV/decade or less, known as the physical limit of subthreshold swing (SS) at room temperature, has arisen.

본 발명이 해결하려는 과제는, 소자의 성능 개선을 위해, 강유전체 특성을 갖는 게이트 절연막을 이용한 네거티브 커패시턴스 트랜지스터(NCFET)를 포함하는 반도체 장치를 제공하는 것이다.The problem to be solved by the present invention is to provide a semiconductor device including a negative capacitance transistor (NCFET) using a gate insulating film having ferroelectric characteristics, in order to improve the performance of the device.

본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the description below.

상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역의 상기 기판 상에, 제1 두께를 갖는 제1 실리콘 산화물막; 상기 제2 영역의 상기 기판 상에, 상기 제1 두께보다 작은 제2 두께를 갖는 제2 실리콘 산화물막; 상기 제1 실리콘 산화물막 상에, 강유전체 특성을 갖는 제1 게이트 절연막; 상기 제2 실리콘 산화물막 상의 제2 게이트 절연막; 상기 제1 게이트 절연막 상의 제1 게이트 전극; 및 상기 제2 게이트 절연막 상의 제2 게이트 전극을 포함한다.An aspect of a semiconductor device of the present invention for solving the above problem comprises: a substrate including a first region and a second region; a first silicon oxide film having a first thickness on the substrate in the first region; a second silicon oxide film having a second thickness smaller than the first thickness on the substrate in the second region; a first gate insulating film having ferroelectric properties on the first silicon oxide film; a second gate insulating film on the second silicon oxide film; a first gate electrode on the first gate insulating film; and a second gate electrode on the second gate insulating film.

상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역의 상기 기판 상에, 제1 폭을 갖는 제1 게이트 스택과, 제1 게이트 스택의 측벽 상의 제1 게이트 스페이서를 포함하는 제1 게이트 구조체로, 상기 제1 게이트 스택은 강유전체 특성을 갖는 제1 게이트 절연막을 포함하는 제1 게이트 구조체; 및 상기 제2 영역의 상기 기판 상에, 상기 제1 폭보다 작은 제2 폭을 갖는 제2 게이트 스택과, 상기 제2 게이트 스택의 측벽 상의 제2 게이트 스페이서를 포함하는 제2 게이트 구조체를 포함한다.Another aspect of the semiconductor device of the present invention for solving the above problem includes a substrate including a first region and a second region; a first gate structure including a first gate stack having a first width and a first gate spacer on a sidewall of the first gate stack on the substrate in the first region, the first gate structure including a first gate insulating film having ferroelectric characteristics; and a second gate structure including a second gate stack having a second width smaller than the first width and a second gate spacer on a sidewall of the second gate stack on the substrate in the second region.

상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 I/O 영역과, 로직 영역을 포함하는 기판; 상기 I/O 영역에 형성되고, 제1 강유전체 물질막을 포함하는 제1 NC(negative capacitance)FET; 및 상기 로직 영역에 형성되고, 제1 게이트 절연막을 포함하는 제1 트랜지스터를 포함한다.Another aspect of the semiconductor device of the present invention for solving the above problem includes a substrate including an I/O region and a logic region; a first NC (negative capacitance) FET formed in the I/O region and including a first ferroelectric material film; and a first transistor formed in the logic region and including a first gate insulating film.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. Other specific details of the present invention are included in the detailed description and drawings.

도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A - A, B - B 및 C - C를 따라 절단한 단면도이다.
도 3은 도 1의 D - D, E - E 및 F - F를 따라 절단한 단면도이다.
도 4는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 5는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 12는 도 11의 D - D를 따라 절단한 단면도이다.FIG. 1 is a layout diagram illustrating a semiconductor device according to some embodiments of the present invention.
Figure 2 is a cross-sectional view taken along lines A-A, B-B, and C-C of Figure 1.
Figure 3 is a cross-sectional view taken along lines D-D, E-E, and F-F of Figure 1.
FIG. 4 is a drawing for explaining a semiconductor device according to some embodiments of the present invention.
FIG. 5 is a drawing for explaining a semiconductor device according to some embodiments of the present invention.
FIG. 6 is a drawing for explaining a semiconductor device according to some embodiments of the present invention.
FIG. 7 is a drawing for explaining a semiconductor device according to some embodiments of the present invention.
FIG. 8 is a drawing for explaining a semiconductor device according to some embodiments of the present invention.
FIG. 9 is a drawing for explaining a semiconductor device according to some embodiments of the present invention.
FIG. 10 is a drawing for explaining a semiconductor device according to some embodiments of the present invention.
FIG. 11 is a layout diagram illustrating a semiconductor device according to some embodiments of the present invention.
Fig. 12 is a cross-sectional view taken along line D-D of Fig. 11.

본 발명의 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET) 또는 평면(planar) 트랜지스터를 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치에서 개시되는 내용은 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터에 적용될 수 있음은 물론이다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치에서 개시되는 내용은 평면(planar) 트랜지스터에 적용될 수도 있다.In the drawings relating to semiconductor devices according to some embodiments of the present invention, a fin-type transistor (FinFET) or a planar transistor including a channel region in a fin-type pattern shape is illustrated, by way of example, but is not limited thereto. It goes without saying that the contents disclosed in semiconductor devices according to some embodiments of the present invention can be applied to transistors including nanowires, transistors including nanosheets, or three-dimensional (3D) transistors. In addition, the contents disclosed in semiconductor devices according to some embodiments of the present invention can also be applied to planar transistors.

도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 A - A, B - B 및 C - C를 따라 절단한 단면도이다. 도 3은 도 1의 D - D, E - E 및 F - F를 따라 절단한 단면도이다.FIG. 1 is a layout diagram for explaining a semiconductor device according to some embodiments of the present invention. FIG. 2 is a cross-sectional view taken along lines A-A, B-B, and C-C of FIG. 1. FIG. 3 is a cross-sectional view taken along lines D-D, E-E, and F-F of FIG.

도 1 내지 도 3을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기판(100) 상에 형성된 제1 트랜지스터(101)와, 제2 트랜지스터(201)와 제3 트랜지스터(301)를 포함할 수 있다. Referring to FIGS. 1 to 3, a semiconductor device according to some embodiments of the present invention may include a first transistor (101), a second transistor (201), and a third transistor (301) formed on a substrate (100).

기판(100)은 제1 내지 제3 영역(I, II, III) 영역을 포함할 수 있다. The substrate (100) may include first to third regions (I, II, III).

일 예로, 기판(100)의 제1 영역(I)은 I/O 영역이고, 기판(100)의 제2 영역(II)은 로직 영역이고, 기판(100)의 제3 영역(III)은 메모리 영역, 예를 들어, SRAM 영역일 수 있다. For example, the first region (I) of the substrate (100) may be an I/O region, the second region (II) of the substrate (100) may be a logic region, and the third region (III) of the substrate (100) may be a memory region, for example, an SRAM region.

다른 예로, 기판(100)의 제1 영역(I)은 I/O 영역이고, 기판(100)의 제2 영역(II) 및 기판(100)의 제3 영역(III)은 로직 영역일 수 있다. 기판(100)의 제2 영역(II) 및 기판(100)의 제3 영역(III)은 서로 다른 도전형의 트랜지스터가 형성되는 영역일 수 있다. As another example, the first region (I) of the substrate (100) may be an I/O region, and the second region (II) of the substrate (100) and the third region (III) of the substrate (100) may be logic regions. The second region (II) of the substrate (100) and the third region (III) of the substrate (100) may be regions where transistors of different conductivity types are formed.

기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.The substrate (100) may be bulk silicon or a silicon-on-insulator (SOI). Alternatively, the substrate (100) may be a silicon substrate, or may include other materials, such as, but not limited to, silicon germanium, silicon germanium on insulator (SGOI), indium antimonide, lead tellurium compound, indium arsenide, indium phosphide, gallium arsenide, or gallium antimonide.

제1 트랜지스터(101)는 기판(100)의 제1 영역(I)에 형성되고, 제2 트랜지스터(201)는 기판(100)의 제2 영역(II)에 형성되고, 제3 트랜지스터(301)는 기판(100)의 제3 영역(III)에 형성될 수 있다. 제1 트랜지스터(101), 제2 트랜지스터(201), 제3 트랜지스터(301)는 각각 3차원 채널을 이용한 핀형 트랜지스터(finFET)일 수 있다.The first transistor (101) may be formed in a first region (I) of the substrate (100), the second transistor (201) may be formed in a second region (II) of the substrate (100), and the third transistor (301) may be formed in a third region (III) of the substrate (100). The first transistor (101), the second transistor (201), and the third transistor (301) may each be a fin-type transistor (finFET) using a three-dimensional channel.

제1 트랜지스터(101)는 제1 방향(X1)으로 연장되는 제1 핀형 패턴(110)과, 제2 방향(Y1)으로 연장되는 제1 게이트 전극(120)이 교차되는 영역에 형성될 수 있다. 제2 트랜지스터(201)는 제3 방향(X2)으로 연장되는 제2 핀형 패턴(210)과, 제4 방향(Y2)으로 연장되는 제2 게이트 전극(220)이 교차되는 영역에 형성될 수 있다. 제3 트랜지스터(301)는 제5 방향(X3)으로 연장되는 제3 핀형 패턴(310)과, 제6 방향(Y3)으로 연장되는 제3 게이트 전극(320)이 교차되는 영역에 형성될 수 있다. A first transistor (101) may be formed in a region where a first fin-shaped pattern (110) extending in a first direction (X1) and a first gate electrode (120) extending in a second direction (Y1) intersect. A second transistor (201) may be formed in a region where a second fin-shaped pattern (210) extending in a third direction (X2) and a second gate electrode (220) extending in a fourth direction (Y2) intersect. A third transistor (301) may be formed in a region where a third fin-shaped pattern (310) extending in a fifth direction (X3) and a third gate electrode (320) extending in a sixth direction (Y3) intersect.

본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 트랜지스터(101)는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET일 수 있다. 제2 트랜지스터(201) 및 제3 트랜지스터(301)는 각각 NCFET이 아닐 수 있다.In a semiconductor device according to some embodiments of the present invention, the first transistor (101) may be a NC (Negative Capacitance) FET using a negative capacitor. The second transistor (201) and the third transistor (301) may not be NCFETs, respectively.

여기에서, 네거티브 커패시터는 음의 커패시턴스를 갖는 커패시터로서, 양의 커패시터에 네거티브 커패시터를 직렬 연결하여 커패시턴스를 증가시킬 수 있는 커패시터일 수 있다. Here, the negative capacitor is a capacitor having a negative capacitance, and may be a capacitor whose capacitance can be increased by connecting a negative capacitor in series with a positive capacitor.

NCFET인 제1 트랜지스터(101)는 강유전체 특성을 갖는 절연막을 포함할 수 있다. 제1 트랜지스터(101)는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다. The first transistor (101), which is an NCFET, may include an insulating film having ferroelectric characteristics. The first transistor (101) may have a subthreshold swing (SS) of less than 60 mV/decade at room temperature.

제1 트랜지스터(101)는 제1 핀형 패턴(110)과, 제1 게이트 구조체(116)와, 제1 소오스/드레인 영역(150)을 포함할 수 있다. 제1 게이트 구조체(116)는 제1 게이트 스페이서(140)와, 제1 게이트 스택(115)을 포함할 수 있다. 제1 게이트 스택(115)은 제1 계면막(interfacial layer)(130)과, 제1 강유전체 물질막(125)과, 제1 게이트 전극(120)을 포함할 수 있다. A first transistor (101) may include a first fin-shaped pattern (110), a first gate structure (116), and a first source/drain region (150). The first gate structure (116) may include a first gate spacer (140) and a first gate stack (115). The first gate stack (115) may include a first interfacial layer (130), a first ferroelectric material film (125), and a first gate electrode (120).

제2 트랜지스터(201)는 제2 핀형 패턴(210)과, 제2 게이트 구조체(216)와, 제2 소오스/드레인 영역(250)을 포함할 수 있다. 제2 게이트 구조체(216)는 제2 게이트 스페이서(240)와, 제2 게이트 스택(215)을 포함할 수 있다. 제2 게이트 스택(215)은 제2 계면막(230)과, 제2 고유전율 절연막(235)과, 제2 게이트 전극(220)을 포함할 수 있다. The second transistor (201) may include a second fin-shaped pattern (210), a second gate structure (216), and a second source/drain region (250). The second gate structure (216) may include a second gate spacer (240) and a second gate stack (215). The second gate stack (215) may include a second interface film (230), a second high-k insulating film (235), and a second gate electrode (220).

제3 트랜지스터(301)는 제3 핀형 패턴(310)과, 제3 게이트 구조체(316)와, 제3 소오스/드레인 영역(350)을 포함할 수 있다. 제3 게이트 구조체(316)는 제3 게이트 스페이서(340)와, 제3 게이트 스택(315)을 포함할 수 있다. 제3 게이트 스택(315)은 제3 계면막(330)과, 제3 고유전율 절연막(335)과, 제3 게이트 전극(320)을 포함할 수 있다. A third transistor (301) may include a third fin-shaped pattern (310), a third gate structure (316), and a third source/drain region (350). The third gate structure (316) may include a third gate spacer (340) and a third gate stack (315). The third gate stack (315) may include a third interface film (330), a third high-k insulating film (335), and a third gate electrode (320).

제1 내지 제3 핀형 패턴(110, 210, 310)은 각각 기판(100) 상에 형성될 수 있다. 예를 들어, 제1 내지 제3 핀형 패턴(110, 210, 310)은 기판(100)으로부터 돌출되어 있을 수 있다.The first to third pin-shaped patterns (110, 210, 310) may be formed on the substrate (100), respectively. For example, the first to third pin-shaped patterns (110, 210, 310) may protrude from the substrate (100).

제1 내지 제3 핀형 패턴(110, 210, 310)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 내지 제3 핀형 패턴(110, 210, 310)은 각각 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 내지 제3 핀형 패턴(110, 210, 310)는 각각 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. The first to third fin-shaped patterns (110, 210, 310) may be a part of the substrate (100) and may include an epitaxial layer grown from the substrate (100). The first to third fin-shaped patterns (110, 210, 310) may each include silicon or germanium, which is an elemental semiconductor material. In addition, the first to third fin-shaped patterns (110, 210, 310) may each include a compound semiconductor, for example, a group IV-IV compound semiconductor or a group III-V compound semiconductor.

IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.The group IV-IV compound semiconductor may be, for example, a binary compound, a ternary compound, or a compound doped with a group IV element, including at least two of carbon (C), silicon (Si), germanium (Ge), and tin (Sn). The group III-V compound semiconductor may be, for example, a binary compound, a ternary compound, or a quaternary compound formed by combining at least one of aluminum (Al), gallium (Ga), and indium (In) as group III elements and one of phosphorus (P), arsenic (As), and antimonium (Sb) as group V elements.

필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 제1 내지 제3 핀형 패턴(110, 210, 310)의 측벽 일부 상에 배치될 수 있다.A field insulating film (105) may be formed on a substrate (100). The field insulating film (105) may be disposed on a portion of a sidewall of the first to third pin-shaped patterns (110, 210, 310).

제1 내지 제3 핀형 패턴(110, 210, 310)의 상면은 필드 절연막(105)의 상면보다 위로 돌출되어 있을 수 있다. 필드 절연막(105)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.The upper surfaces of the first to third pin-shaped patterns (110, 210, 310) may protrude upward from the upper surface of the field insulating film (105). The field insulating film (105) may include, for example, at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.

층간 절연막(190)은 기판(100) 상에 배치될 수 있다. 제1 내지 제3 게이트 트렌치(140t, 240t, 340t)는 층간 절연막(190) 내에 형성될 수 있다. An interlayer insulating film (190) may be placed on a substrate (100). The first to third gate trenches (140t, 240t, 340t) may be formed within the interlayer insulating film (190).

제1 게이트 트렌치(140t)는 제1 게이트 스페이서(140)에 의해 정의될 수 있다. 제2 게이트 트렌치(240t)는 제2 게이트 스페이서(240)에 의해 정의될 수 있다. 제3 게이트 트렌치(340t)는 제3 게이트 스페이서(340)에 의해 정의될 수 있다.The first gate trench (140t) may be defined by the first gate spacer (140). The second gate trench (240t) may be defined by the second gate spacer (240). The third gate trench (340t) may be defined by the third gate spacer (340).

제1 내지 제3 게이트 스페이서(140, 240, 340)는 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO₂), 및 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.The first to third gate spacers (140, 240, 340) may each include at least one of, for example, silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO ₂ ), and silicon oxycarbonitride (SiOCN).

층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.The interlayer insulating film (190) may include, but is not limited to, silicon oxide, silicon nitride, silicon oxynitride, FOX (Flowable Oxide), TOSZ (Tonen SilaZene), USG (Undoped Silica Glass), BSG (Borosilica Glass), PSG (PhosphoSilica Glass), BPSG (BoroPhosphoSilica Glass), PETEOS (Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG (Fluoride Silicate Glass), CDO (Carbon Doped Silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG (Organo Silicate Glass), Parylene, BCB (bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material, or a combination thereof, for example.

제1 게이트 스택(115)은 제1 게이트 트렌치(140t) 내에 형성될 수 있다. 제2 게이트 스택(215)은 제2 게이트 트렌치(240t) 내에 형성될 수 있다. 제3 게이트 스택(315)은 제3 게이트 트렌치(340t) 내에 형성될 수 있다. 제1 내지 제3 게이트 스페이서(140, 240, 340)는 각각 제1 내지 제3 게이트 스택(115, 215, 315)의 측벽 상에 형성될 수 있다. The first gate stack (115) may be formed in the first gate trench (140t). The second gate stack (215) may be formed in the second gate trench (240t). The third gate stack (315) may be formed in the third gate trench (340t). The first to third gate spacers (140, 240, 340) may be formed on sidewalls of the first to third gate stacks (115, 215, 315), respectively.

제1 내지 제3 게이트 스택(115, 215, 315)은 각각 제1 내지 제3 게이트 트렌치(140t, 240t, 340t)를 전체적으로 채울 수 있다. 제1 내지 제3 게이트 스택(115, 215, 315)의 상면은 층간 절연막(190)의 상면과 동일 평면에 놓이는 것으로 도시하였지만, 이에 제한되는 것은 아니다. The first to third gate stacks (115, 215, 315) can entirely fill the first to third gate trenches (140t, 240t, 340t), respectively. The upper surfaces of the first to third gate stacks (115, 215, 315) are illustrated as being coplanar with the upper surface of the interlayer insulating film (190), but are not limited thereto.

도시된 것과 달리, 제1 내지 제3 게이트 스택(115, 215, 315) 상에, 제1 내지 제3 게이트 트렌치(140t, 240t, 340t)의 일부를 채우는 캡핑 패턴이 각각 형성될 수도 있다. 이와 같은 경우, 캡핑 패턴의 상면이 층간 절연막(190)의 상면과 동일 평면에 놓일 수 있다.Unlike the one illustrated, a capping pattern may be formed on each of the first to third gate stacks (115, 215, 315) to fill a portion of each of the first to third gate trenches (140t, 240t, 340t). In this case, the upper surface of the capping pattern may be placed on the same plane as the upper surface of the interlayer insulating film (190).

본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 스택(115)의 제1 방향(X1)으로의 폭(W11)과, 제2 게이트 스택(215)의 제3 방향(X2)으로의 폭(W12)과, 제3 게이트 스택(315)의 제5 방향(X3)으로의 폭(W13)는 실질적으로 동일할 수 있다.In a semiconductor device according to some embodiments of the present invention, a width (W11) of the first gate stack (115) in a first direction (X1), a width (W12) of the second gate stack (215) in a third direction (X2), and a width (W13) of the third gate stack (315) in a fifth direction (X3) may be substantially the same.

제1 계면막(130)는 기판(100) 상에 형성될 수 있다. 제1 계면막(130)은 제1 핀형 패턴(110) 상에 형성될 수 있다.The first interface film (130) may be formed on the substrate (100). The first interface film (130) may be formed on the first fin-shaped pattern (110).

제1 계면막(130)은 제1 게이트 트렌치(140t) 내에 형성될 수 있다. 제1 계면막(130)은 제1 게이트 트렌치(140t)의 바닥면을 따라 형성될 수 있다. The first interface film (130) may be formed within the first gate trench (140t). The first interface film (130) may be formed along the bottom surface of the first gate trench (140t).

제1 강유전체 물질막(125)은 제1 계면막(130) 상에 형성될 수 있다. 제1 강유전체 물질막(125)은 제1 계면막(130)과 접촉할 수 있다. The first ferroelectric material film (125) can be formed on the first interface film (130). The first ferroelectric material film (125) can be in contact with the first interface film (130).

제1 강유전체 물질막(125)은 제1 게이트 트렌치(140t)의 내벽을 따라 형성될 수 있다. 예를 들어, 제1 강유전체 물질막(125)은 제1 게이트 트렌치(140t)의 측벽 및 바닥면을 따라 형성될 수 있다. The first ferroelectric material film (125) may be formed along the inner wall of the first gate trench (140t). For example, the first ferroelectric material film (125) may be formed along the sidewall and bottom surface of the first gate trench (140t).

제1 강유전체 물질막(125)은 강유전체 특성을 가질 수 있다. 제1 강유전체 물질막(125)은 강유전체 특성을 가질 정도의 두께를 가질 수 있다. 제1 강유전체 물질막(125)은 예를 들어, 3 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 제1 강유전체 물질막(125)의 두께는 강유전체 물질에 따라 달라질 수 있다.The first ferroelectric material film (125) may have ferroelectric properties. The first ferroelectric material film (125) may have a thickness sufficient to have ferroelectric properties. The first ferroelectric material film (125) may be, for example, 3 to 10 nm, but is not limited thereto. Since the critical thickness for exhibiting ferroelectric properties may vary for each ferroelectric material, the thickness of the first ferroelectric material film (125) may vary depending on the ferroelectric material.

제1 계면막(130) 및 제1 강유전체 물질막(125)은 각각 제1 트랜지스터(101)의 게이트 절연막일 수 있다. 제1 트랜지스터(101)의 게이트 절연막은 강유전체 특성을 가질 수 있다.The first interface film (130) and the first ferroelectric material film (125) may each be a gate insulating film of the first transistor (101). The gate insulating film of the first transistor (101) may have ferroelectric characteristics.

제2 계면막(230)는 기판(100) 상에 형성될 수 있다. 제2 계면막(230)은 제2 핀형 패턴(210) 상에 형성될 수 있다.The second interface film (230) may be formed on the substrate (100). The second interface film (230) may be formed on the second fin-shaped pattern (210).

제2 계면막(230)은 제2 게이트 트렌치(240t) 내에 형성될 수 있다. 제2 계면막(230)은 제2 게이트 트렌치(240t)의 바닥면을 따라 형성될 수 있다. The second interface film (230) may be formed within the second gate trench (240t). The second interface film (230) may be formed along the bottom surface of the second gate trench (240t).

제2 고유전율 절연막(235)은 제2 계면막(230) 상에 형성될 수 있다. 제2 고유전율 절연막(235)은 제2 계면막(230)과 접촉할 수 있다.A second high-dielectric insulating film (235) can be formed on the second interface film (230). The second high-dielectric insulating film (235) can be in contact with the second interface film (230).

제2 고유전율 절연막(235)은 제2 게이트 트렌치(240t)의 내벽을 따라 형성될 수 있다. 예를 들어, 제2 고유전율 절연막(235)은 제2 게이트 트렌치(240t)의 측벽 및 바닥면을 따라 형성될 수 있다. 제2 고유전율 절연막(235)은 강유전체 특성을 갖지 않을 수 있다. The second high-k dielectric insulating film (235) may be formed along the inner wall of the second gate trench (240t). For example, the second high-k dielectric insulating film (235) may be formed along the sidewall and bottom surface of the second gate trench (240t). The second high-k dielectric insulating film (235) may not have ferroelectric characteristics.

제2 계면막(230) 및 제2 고유전율 절연막(235)은 각각 제2 트랜지스터(201)의 게이트 절연막일 수 있다. 제2 트랜지스터(201)의 게이트 절연막은 강유전체 특성을 갖지 않을 수 있다. The second interface film (230) and the second high-k insulating film (235) may each be a gate insulating film of the second transistor (201). The gate insulating film of the second transistor (201) may not have ferroelectric characteristics.

제3 계면막(330)는 기판(100) 상에 형성될 수 있다. 제3 계면막(330)은 제3 핀형 패턴(310) 상에 형성될 수 있다.The third interface film (330) may be formed on the substrate (100). The third interface film (330) may be formed on the third pin-shaped pattern (310).

제3 계면막(330)은 제3 게이트 트렌치(340t) 내에 형성될 수 있다. 제3 계면막(330)은 제3 게이트 트렌치(340t)의 바닥면을 따라 형성될 수 있다. The third interface film (330) may be formed within the third gate trench (340t). The third interface film (330) may be formed along the bottom surface of the third gate trench (340t).

제3 고유전율 절연막(335)은 제3 계면막(330) 상에 형성될 수 있다. 제3 고유전율 절연막(335)은 제3 계면막(330)과 접촉할 수 있다.A third high-dielectric insulating film (335) can be formed on the third interface film (330). The third high-dielectric insulating film (335) can be in contact with the third interface film (330).

제3 고유전율 절연막(335)은 제3 게이트 트렌치(340t)의 내벽을 따라 형성될 수 있다. 예를 들어, 제3 고유전율 절연막(335)은 제3 게이트 트렌치(340t)의 측벽 및 바닥면을 따라 형성될 수 있다. 제3 고유전율 절연막(335)은 강유전체 특성을 갖지 않을 수 있다. The third high-k dielectric insulating film (335) may be formed along the inner wall of the third gate trench (340t). For example, the third high-k dielectric insulating film (335) may be formed along the sidewall and bottom surface of the third gate trench (340t). The third high-k dielectric insulating film (335) may not have ferroelectric characteristics.

제3 계면막(330) 및 제3 고유전율 절연막(335)은 각각 제3 트랜지스터(301)의 게이트 절연막일 수 있다. 제3 트랜지스터(301)의 게이트 절연막은 강유전체 특성을 갖지 않을 수 있다.The third interface film (330) and the third high-k insulating film (335) may each be a gate insulating film of the third transistor (301). The gate insulating film of the third transistor (301) may not have ferroelectric characteristics.

본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 계면막(130)의 두께(t11)은 제2 계면막(230)의 두께(t12) 및 제3 계면막(330)의 두께(t13)보다 크다. In a semiconductor device according to some embodiments of the present invention, the thickness (t11) of the first interface film (130) is greater than the thickness (t12) of the second interface film (230) and the thickness (t13) of the third interface film (330).

제1 내지 제3 계면막(130, 230, 330)은 각각 제1 내지 제3 게이트 트렌치(140t, 240t, 340t)의 바닥면에만 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제조 방법에 따라, 제1 내지 제3 계면막(130, 230, 330)은 각각 제1 내지 제3 게이트 트렌치(140t, 240t, 340t)의 측벽 상에도 형성될 수 있다. 제조 방법에 따라, 제1 내지 제3 계면막(130, 230, 330)은 각각 필드 절연막(105)의 상면을 따라 연장될 수도 있다.The first to third interface films (130, 230, 330) are illustrated as being formed only on the bottom surfaces of the first to third gate trenches (140t, 240t, 340t), respectively, but are not limited thereto. Depending on the manufacturing method, the first to third interface films (130, 230, 330) may also be formed on the sidewalls of the first to third gate trenches (140t, 240t, 340t), respectively. Depending on the manufacturing method, the first to third interface films (130, 230, 330) may also extend along the top surface of the field insulating film (105), respectively.

제1 내지 제3 계면막(130, 230, 330)은 각각 실리콘 산화막을 포함할 수 있다. The first to third interface films (130, 230, 330) may each include a silicon oxide film.

제1 강유전체 물질막(125)은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 지르코늄 산화물(zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수도 있고, 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다. The first ferroelectric material film (125) may include, for example, at least one of hafnium oxide, hafnium zirconium oxide, zirconium oxide, barium strontium titanium oxide, barium titanium oxide, and lead zirconium titanium oxide. Here, the hafnium zirconium oxide may be a material in which zirconium (Zr) is doped into hafnium oxide, or may be a compound of hafnium (Hf), zirconium (Zr), and oxygen (O).

제1 강유전체 물질막(125)은 위에서 기술한 물질에 도핑된 도핑 원소를 더 포함할 수 있다. 도핑 원소는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌륨(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn)에서 선택된 원소일 수 있다.The first ferroelectric material film (125) may further include a doping element doped into the material described above. The doping element may be an element selected from aluminum (Al), titanium (Ti), niobium (Nb), lanthanum (La), yttrium (Y), magnesium (Mg), silicon (Si), calcium (Ca), cerium (Ce), dysprosium (Dy), erbium (Er), gadolium (Gd), germanium (Ge), scandium (Sc), strontium (Sr), and tin (Sn).

제2 및 제3 고유전율 절연막(235, 335)은 각각 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.The second and third high-k insulating films (235, 335) may each include, for example, one or more of hafnium oxide, hafnium silicon oxide, hafnium aluminum oxide, lanthanum oxide, lanthanum aluminum oxide, zirconium oxide, zirconium silicon oxide, tantalum oxide, titanium oxide, barium strontium titanium oxide, barium titanium oxide, strontium titanium oxide, yttrium oxide, aluminum oxide, lead scandium tantalum oxide, or lead zinc niobate.

경우에 따라, 제2 및 제3 고유전율 절연막(235, 335)은 각각 제1 강유전체 물질막(125)과 동일한 물질을 포함할 수 있다. 제2 및 제3 고유전율 절연막(235, 335)이 각각 제1 강유전체 물질막(125)과 동일한 물질을 포함한다고 하여도, 제2 및 제3 고유전율 절연막(235, 335)은 강유전체 특성을 갖지 않을 수 있다. 이와 같은 경우, 제2 및 제3 고유전율 절연막(235, 335)의 각각의 두께는 제1 강유전체 물질막(125)의 두께보다 작을 수 있다. In some cases, the second and third high-k dielectric insulating films (235, 335) may each include the same material as the first ferroelectric material film (125). Even if the second and third high-k dielectric insulating films (235, 335) each include the same material as the first ferroelectric material film (125), the second and third high-k dielectric insulating films (235, 335) may not have ferroelectric properties. In such a case, the thickness of each of the second and third high-k dielectric insulating films (235, 335) may be smaller than the thickness of the first ferroelectric material film (125).

제1 게이트 전극(120)은 제1 강유전체 물질막(125) 상에 형성될 수 있다. 제1 게이트 전극(120)은 제1 게이트 트렌치(140t)를 채울 수 있다. The first gate electrode (120) can be formed on the first ferroelectric material film (125). The first gate electrode (120) can fill the first gate trench (140t).

제2 게이트 전극(220)은 제2 고유전율 절연막(235) 상에 형성될 수 있다. 제2 게이트 전극(220)은 제2 게이트 트렌치(240t)를 채울 수 있다.The second gate electrode (220) may be formed on the second high-k dielectric insulating film (235). The second gate electrode (220) may fill the second gate trench (240t).

제3 게이트 전극(320)은 제3 고유전율 절연막(335) 상에 형성될 수 있다. 제3 게이트 전극(320)은 제3 게이트 트렌치(340t)를 채울 수 있다.The third gate electrode (320) may be formed on the third high-k dielectric insulating film (335). The third gate electrode (320) may fill the third gate trench (340t).

제1 내지 제3 게이트 전극(120, 220, 320)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.The first to third gate electrodes (120, 220, 320) are formed of, for example, titanium nitride (TiN), tantalum carbide (TaC), tantalum nitride (TaN), titanium silicon nitride (TiSiN), tantalum silicon nitride (TaSiN), tantalum titanium nitride (TaTiN), titanium aluminum nitride (TiAlN), tantalum aluminum nitride (TaAlN), tungsten nitride (WN), ruthenium (Ru), titanium aluminum (TiAl), titanium aluminum carbonitride (TiAlC-N), titanium aluminum carbide (TiAlC), titanium carbide (TiC), tantalum carbonitride (TaCN), tungsten (W), aluminum (Al), copper (Cu), cobalt (Co), titanium (Ti), tantalum (Ta), nickel (Ni), platinum (Pt), nickel platinum (Ni-Pt), niobium (Nb), niobium nitride (NbN), niobium. It may include at least one of carbide (NbC), molybdenum (Mo), molybdenum nitride (MoN), molybdenum carbide (MoC), tungsten carbide (WC), rhodium (Rh), palladium (Pd), iridium (Ir), osmium (Os), silver (Ag), gold (Au), zinc (Zn), vanadium (V), and combinations thereof.

제1 소오스/드레인 영역(150)은 제1 게이트 구조체(116)의 적어도 일측에 형성될 수 있다. 제2 소오스/드레인 영역(250)은 제2 게이트 구조체(216)의 적어도 일측에 형성될 수 있다. 제3 소오스/드레인 영역(350)은 제3 게이트 구조체(316)의 적어도 일측에 형성될 수 있다. A first source/drain region (150) may be formed on at least one side of the first gate structure (116). A second source/drain region (250) may be formed on at least one side of the second gate structure (216). A third source/drain region (350) may be formed on at least one side of the third gate structure (316).

제1 내지 제3 소오스/드레인 영역(150, 250, 350)는 각각 제1 내지 제3 핀형 패턴(110, 210, 310) 상에 형성된 에피택셜 패턴을 포함할 수 있다. The first to third source/drain regions (150, 250, 350) may include epitaxial patterns formed on the first to third fin-shaped patterns (110, 210, 310), respectively.

도 4는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 3을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.FIG. 4 is a drawing for explaining a semiconductor device according to some embodiments of the present invention. For convenience of explanation, the explanation will focus on differences from those explained using FIGS. 1 to 3.

도 4를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제2 게이트 스택(215)은 제2 강유전체 물질막(225)을 포함할 수 있다.Referring to FIG. 4, in a semiconductor device according to some embodiments of the present invention, the second gate stack (215) may include a second ferroelectric material film (225).

제2 게이트 스택(215)은 제2 고유전율 절연막(235) 대신 제2 강유전체 물질막(225)을 포함할 수 있다. 제2 게이트 스택(215)을 포함하는 제2 트랜지스터(201)는 NCFET일 수 있다.The second gate stack (215) may include a second ferroelectric material film (225) instead of a second high-k insulating film (235). The second transistor (201) including the second gate stack (215) may be an NCFET.

제2 강유전체 물질막(225)은 제2 계면막(230) 상에 형성될 수 있다. 제2 강유전체 물질막(225)은 제2 계면막(230)과 접촉할 수 있다. The second ferroelectric material film (225) can be formed on the second interface film (230). The second ferroelectric material film (225) can be in contact with the second interface film (230).

제2 강유전체 물질막(225)은 제2 게이트 트렌치(240t)의 내벽을 따라 형성될 수 있다. 예를 들어, 제2 강유전체 물질막(225)은 제2 게이트 트렌치(240t)의 측벽 및 바닥면을 따라 형성될 수 있다. The second ferroelectric material film (225) may be formed along the inner wall of the second gate trench (240t). For example, the second ferroelectric material film (225) may be formed along the sidewall and bottom surface of the second gate trench (240t).

제2 강유전체 물질막(225)은 강유전체 특성을 가질 수 있다. 제2 강유전체 물질막(225)은 강유전체 특성을 가질 정도의 두께를 가질 수 있다.The second ferroelectric material film (225) may have ferroelectric properties. The second ferroelectric material film (225) may have a thickness sufficient to have ferroelectric properties.

제2 계면막(230) 및 제2 강유전체 물질막(225)은 각각 제2 트랜지스터(201)의 게이트 절연막일 수 있다. 제2 트랜지스터(201)의 게이트 절연막은 강유전체 특성을 가질 수 있다.The second interface film (230) and the second ferroelectric material film (225) may each be a gate insulating film of the second transistor (201). The gate insulating film of the second transistor (201) may have ferroelectric characteristics.

제1 영역(I)의 제1 트랜지스터(101)와, 제2 영역(II)의 제2 트랜지스터(201)는 서로 다른 기능을 할 수 있다. 예를 들어, 제1 트랜지스터(101)는 I/O 영역에 형성되고, 제2 트랜지스터(201)는 로직 영역에 형성될 수 있다.The first transistor (101) of the first region (I) and the second transistor (201) of the second region (II) can perform different functions. For example, the first transistor (101) can be formed in the I/O region and the second transistor (201) can be formed in the logic region.

예를 들어, I/O 영역에 형성된 제1 트랜지스터(101)에 포함된 제1 강유전체 물질막(125)은 on-current 특성이 좋은 강유전체 물질을 포함할 수 있다. 로직 영역에 형성된 제2 트랜지스터(201)에 포함된 제2 강유전체 물질막(225)은 문턱전압이하 스윙(subthreshold swing) 특성이 좋은 강유전체 물질을 포함할 수 있다. For example, the first ferroelectric material film (125) included in the first transistor (101) formed in the I/O region may include a ferroelectric material having good on-current characteristics. The second ferroelectric material film (225) included in the second transistor (201) formed in the logic region may include a ferroelectric material having good subthreshold swing characteristics.

즉, 서로 다른 기능을 하는 영역에 각각 NCFET이 형성될 경우, 각각의 NCFET에 포함되는 강유전체 물질막은 서로 다른 물질을 포함할 수도 있다.That is, when NCFETs are formed in regions with different functions, the ferroelectric material films included in each NCFET may contain different materials.

도 5는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.FIG. 5 is a drawing for explaining a semiconductor device according to some embodiments of the present invention. For convenience of explanation, the explanation will focus on differences from the explanation using FIG. 4.

도 5를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제3 게이트 스택(315)은 제3 강유전체 물질막(325)을 포함할 수 있다.Referring to FIG. 5, in a semiconductor device according to some embodiments of the present invention, the third gate stack (315) may include a third ferroelectric material film (325).

제3 게이트 스택(315)은 제3 고유전율 절연막(335) 대신 제3 강유전체 물질막(325)을 포함할 수 있다. 제3 게이트 스택(315)을 포함하는 제3 트랜지스터(301)는 NCFET일 수 있다.The third gate stack (315) may include a third ferroelectric material film (325) instead of the third high-k insulating film (335). The third transistor (301) including the third gate stack (315) may be an NCFET.

제3 강유전체 물질막(325)은 제3 계면막(330) 상에 형성될 수 있다. 제3 강유전체 물질막(325)은 제3 계면막(330)과 접촉할 수 있다. The third ferroelectric material film (325) can be formed on the third interface film (330). The third ferroelectric material film (325) can be in contact with the third interface film (330).

제3 강유전체 물질막(325)은 제3 게이트 트렌치(340t)의 내벽을 따라 형성될 수 있다. 예를 들어, 제3 강유전체 물질막(325)은 제3 게이트 트렌치(340t)의 측벽 및 바닥면을 따라 형성될 수 있다. The third ferroelectric material film (325) may be formed along the inner wall of the third gate trench (340t). For example, the third ferroelectric material film (325) may be formed along the sidewall and bottom surface of the third gate trench (340t).

제3 강유전체 물질막(325)은 강유전체 특성을 가질 수 있다. 제3 강유전체 물질막(325)은 강유전체 특성을 가질 정도의 두께를 가질 수 있다.The third ferroelectric material film (325) may have ferroelectric properties. The third ferroelectric material film (325) may have a thickness sufficient to have ferroelectric properties.

제3 계면막(330) 및 제3 강유전체 물질막(325)은 각각 제3 트랜지스터(301)의 게이트 절연막일 수 있다. 제3 트랜지스터(301)의 게이트 절연막은 강유전체 특성을 가질 수 있다.The third interface film (330) and the third ferroelectric material film (325) may each be a gate insulating film of the third transistor (301). The gate insulating film of the third transistor (301) may have ferroelectric characteristics.

도 6은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 3을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.FIG. 6 is a drawing for explaining a semiconductor device according to some embodiments of the present invention. For convenience of explanation, the explanation will focus on differences from those explained using FIGS. 1 to 3.

도 6을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 스택(115)은 제1 삽입 도전막(121)을 더 포함할 수 있다.Referring to FIG. 6, in a semiconductor device according to some embodiments of the present invention, the first gate stack (115) may further include a first insert conductive film (121).

제1 게이트 스택(115)은 제1 계면막 (130)과, 제1 삽입 도전막(121)과, 제1 강유전체 물질막(125)과, 제1 게이트 전극(120)을 포함할 수 있다.The first gate stack (115) may include a first interface film (130), a first insertion conductive film (121), a first ferroelectric material film (125), and a first gate electrode (120).

제1 삽입 도전막(121)은 제1 계면막(130) 상에 형성될 수 있다. 제1 삽입 도전막(121)은 제1 게이트 트렌치(140t)의 측벽 및 바닥면을 따라 형성될 수 있다.The first insertion conductive film (121) may be formed on the first interface film (130). The first insertion conductive film (121) may be formed along the sidewall and bottom surface of the first gate trench (140t).

제1 강유전체 물질막(125)은 제1 삽입 도전막(121) 상에 형성될 수 있다. 예를 들어, 제1 강유전체 물질막(125)은 제1 삽입 도전막(121)의 프로파일을 따라 형성될 수 있다.The first ferroelectric material film (125) can be formed on the first insert conductive film (121). For example, the first ferroelectric material film (125) can be formed along the profile of the first insert conductive film (121).

제1 삽입 도전막(121)은 예를 들어, 금속, 적어도 2개 이상의 금속 합금, 금속 질화물, 금속 실리사이드, 금속 탄화물, 금속 탄질화물, 금속 합금의 질화물, 금속 합금의 탄질화물 및 도핑된 폴리 실리콘 중 적어도 하나를 포함할 수 있다.The first insertion challenge film (121) may include, for example, at least one of a metal, an alloy of at least two metals, a metal nitride, a metal silicide, a metal carbide, a metal carbonitride, a nitride of a metal alloy, a carbonitride of a metal alloy, and doped polysilicon.

도 7은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 3을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.FIG. 7 is a drawing for explaining a semiconductor device according to some embodiments of the present invention. For convenience of explanation, the explanation will focus on differences from those explained using FIGS. 1 to 3.

도 7을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 스택(115)은 제1 고유전율 절연막(135)과, 제1 삽입 도전막(121)을 더 포함할 수 있다.Referring to FIG. 7, in a semiconductor device according to some embodiments of the present invention, the first gate stack (115) may further include a first high-k insulating film (135) and a first insert conductive film (121).

제1 고유전율 절연막(135)과, 제1 삽입 도전막(121)은 제1 계면막(130)과 제1 강유전체 물질막(125) 사이에 형성될 수 있다. A first high-dielectric insulating film (135) and a first insertion conductive film (121) can be formed between the first interface film (130) and the first ferroelectric material film (125).

제1 고유전율 절연막(135)은 제1 계면막(130) 상에 형성될 수 있다. 제1 고유전율 절연막(135)은 제1 게이트 트렌치(140t)의 측벽 및 바닥면을 따라 형성될 수 있다.The first high-k dielectric insulating film (135) may be formed on the first interface film (130). The first high-k dielectric insulating film (135) may be formed along the sidewall and bottom surface of the first gate trench (140t).

제1 삽입 도전막(121)은 제1 고유전율 절연막(135) 상에 형성될 수 있다. 제1 삽입 도전막(121)은 제1 게이트 트렌치(140t)의 측벽 및 바닥면을 따라 형성될 수 있다.The first insertion conductive film (121) may be formed on the first high-k dielectric insulating film (135). The first insertion conductive film (121) may be formed along the sidewall and bottom surface of the first gate trench (140t).

제1 강유전체 물질막(125)은 제1 삽입 도전막(121) 상에 형성될 수 있다. The first ferroelectric material film (125) can be formed on the first insertion conductive film (121).

도 8은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 4을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. FIG. 8 is a drawing for explaining a semiconductor device according to some embodiments of the present invention. For convenience of explanation, the explanation will focus on differences from the explanation using FIG. 4.

도 8을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 스택(115)은 제1 삽입 도전막(121)을 더 포함할 수 있다. 제2 게이트 스택(215)은 제2 삽입 도전막(221)을 더 포함할 수 있다.Referring to FIG. 8, in a semiconductor device according to some embodiments of the present invention, the first gate stack (115) may further include a first insert conductive film (121). The second gate stack (215) may further include a second insert conductive film (221).

제1 삽입 도전막(121)은 제1 계면막(130)과, 제1 강유전체 물질막(125) 사이에 형성될 수 있다. The first insertion challenge film (121) can be formed between the first interface film (130) and the first ferroelectric material film (125).

제2 삽입 도전막(221)은 제2 계면막(230)과, 제2 강유전체 물질막(225) 사이에 형성될 수 있다. A second insertion challenge film (221) can be formed between the second interface film (230) and the second ferroelectric material film (225).

제2 삽입 도전막(221)은 제2 계면막(230) 상에 형성될 수 있다. 제2 삽입 도전막(221)은 제2 게이트 트렌치(240t)의 측벽 및 바닥면을 따라 형성될 수 있다.The second insertion conductive film (221) may be formed on the second interface film (230). The second insertion conductive film (221) may be formed along the sidewall and bottom surface of the second gate trench (240t).

제2 강유전체 물질막(225)은 제2 삽입 도전막(221) 상에 형성될 수 있다. A second ferroelectric material film (225) can be formed on the second insertion conductive film (221).

도 9는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 8을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.FIG. 9 is a drawing for explaining a semiconductor device according to some embodiments of the present invention. For convenience of explanation, the explanation will focus on differences from the explanation using FIG. 8.

도 9를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 스택(115)은 제1 고유전율 절연막(135)을 더 포함할 수 있다. 제2 게이트 스택(215)은 제2 고유전율 절연막(235)을 더 포함할 수 있다.Referring to FIG. 9, in a semiconductor device according to some embodiments of the present invention, the first gate stack (115) may further include a first high-k dielectric insulating film (135). The second gate stack (215) may further include a second high-k dielectric insulating film (235).

제1 고유전율 절연막(135)은 제1 계면막(130)과 제1 삽입 도전막(121) 사이에 형성될 수 있다. 제1 고유전율 절연막(135)은 제1 게이트 트렌치(140t)의 측벽 및 바닥면을 따라 형성될 수 있다.A first high-k dielectric insulating film (135) may be formed between the first interface film (130) and the first insert conductive film (121). The first high-k dielectric insulating film (135) may be formed along the sidewall and bottom surface of the first gate trench (140t).

제2 고유전율 절연막(235)은 제2 계면막(230)과 제2 삽입 도전막(221) 사이에 형성될 수 있다. 제2 고유전율 절연막(235)은 제2 게이트 트렌치(240t)의 측벽 및 바닥면을 따라 형성될 수 있다.A second high-k dielectric insulating film (235) may be formed between the second interface film (230) and the second insert conductive film (221). The second high-k dielectric insulating film (235) may be formed along the sidewall and bottom surface of the second gate trench (240t).

도 10은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 3을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.FIG. 10 is a drawing for explaining a semiconductor device according to some embodiments of the present invention. For convenience of explanation, the explanation will focus on differences from those explained using FIGS. 1 to 3.

도 10을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 스택(115)의 제1 방향(X1)으로의 폭(W11)은 제2 게이트 스택(215)의 제3 방향(X2)으로의 폭(W12) 및 제3 게이트 스택(315)의 제5 방향(X3)으로의 폭(W13)과 다르다. Referring to FIG. 10, in a semiconductor device according to some embodiments of the present invention, a width (W11) of a first gate stack (115) in a first direction (X1) is different from a width (W12) of a second gate stack (215) in a third direction (X2) and a width (W13) of a third gate stack (315) in a fifth direction (X3).

제1 게이트 스택(115)의 제1 방향(X1)으로의 폭(W11)은 제2 게이트 스택(215)의 제3 방향(X2)으로의 폭(W12)보다 크다. 제1 게이트 스택(115)의 제1 방향(X1)으로의 폭(W11)은 제3 게이트 스택(315)의 제5 방향(X3)으로의 폭(W13)보다 크다.The width (W11) of the first gate stack (115) in the first direction (X1) is larger than the width (W12) of the second gate stack (215) in the third direction (X2). The width (W11) of the first gate stack (115) in the first direction (X1) is larger than the width (W13) of the third gate stack (315) in the fifth direction (X3).

도 11은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 12는 도 11의 D - D를 따라 절단한 단면도이다.FIG. 11 is a layout diagram for explaining a semiconductor device according to some embodiments of the present invention. FIG. 12 is a cross-sectional view taken along line D-D of FIG. 11.

도 11 및 도 12를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 트랜지스터(101)는 평면 트랜지스터일 수 있다.Referring to FIGS. 11 and 12, in a semiconductor device according to some embodiments of the present invention, the first transistor (101) may be a planar transistor.

활성 영역(111)은 필드 절연막(105)에 의해 정의될 수 있다. The active region (111) can be defined by a field insulating film (105).

제1 게이트 전극(120)은 활성 영역(111)을 가로질러, 기판(100) 상에 형성될 수 있다.The first gate electrode (120) can be formed on the substrate (100) across the active region (111).

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described with reference to the attached drawings, those skilled in the art will understand that the present invention can be implemented in other specific forms without changing the technical idea or essential features thereof. Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive.

100: 기판 110, 210, 310: 핀형 패턴
115, 215, 315: 게이트 스택 120, 220, 320: 게이트 전극
121, 221: 삽입 도전막 125, 225, 325: 강유전체 물질막
130, 230, 330: 계면막 135, 235, 335: 고유전율 절연막100: substrate 110, 210, 310: pin pattern
115, 215, 315: Gate stack 120, 220, 320: Gate electrode
121, 221: Insertion challenge film 125, 225, 325: Ferroelectric material film
130, 230, 330: Interfacial film 135, 235, 335: High dielectric constant insulating film

Claims

A substrate comprising a first region and a second region;
A first silicon oxide film having a first thickness on the substrate of the first region;
A second silicon oxide film having a second thickness smaller than the first thickness, on the substrate of the second region;
A first gate insulating film having ferroelectric properties on the first silicon oxide film;
A second gate insulating film on the second silicon oxide film;
a first gate electrode on the first gate insulating film; and
Including a second gate electrode on the second gate insulating film,
A semiconductor device wherein the first region is an I/O region and the second region is a logic region or a memory region.

In the first paragraph,
A semiconductor device in which the first silicon oxide film is in contact with the first gate insulating film.

In the first paragraph,
A semiconductor device further comprising an inserted conductive film between the first silicon oxide film and the first gate insulating film.

In the first paragraph,
The above second gate insulating film is a semiconductor device having ferroelectric properties.

In the fourth paragraph,
The above first silicon oxide film is in contact with the first gate insulating film,
A semiconductor device in which the second silicon oxide film is in contact with the second gate insulating film.

In the first paragraph,
A semiconductor device wherein the first gate insulating film and the second gate insulating film include the same material.

A substrate comprising a first region and a second region;
A first gate structure comprising a first gate stack having a first width and a first gate spacer on a sidewall of the first gate stack on the substrate of the first region, wherein the first gate stack comprises a first gate insulating film having ferroelectric properties; and
A semiconductor device comprising a second gate structure including a second gate stack having a second width smaller than the first width, and a second gate spacer on a sidewall of the second gate stack, on the substrate of the second region.

In Article 7,
The second gate stack includes a second gate insulating film,
A semiconductor device wherein the second gate insulating film does not have ferroelectric properties.

In Article 8,
The first gate stack includes a first silicon oxide film between the first gate insulating film and the substrate,
The second gate stack includes a second silicon oxide film between the second gate insulating film and the substrate,
The above first gate insulating film is in contact with the first silicon oxide film,
A semiconductor device in which the second gate insulating film is in contact with the second silicon oxide film.

In Article 7,
The second gate stack includes a second gate insulating film,
The above second gate insulating film is a semiconductor device having ferroelectric properties.