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KR102749207B1 - 반도체 패키지 및 그의 제조 방법 - Google Patents

반도체 패키지 및 그의 제조 방법 Download PDF

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KR102749207B1
KR102749207B1 KR1020190161343A KR20190161343A KR102749207B1 KR 102749207 B1 KR102749207 B1 KR 102749207B1 KR 1020190161343 A KR1020190161343 A KR 1020190161343A KR 20190161343 A KR20190161343 A KR 20190161343A KR 102749207 B1 KR102749207 B1 KR 102749207B1
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KR
South Korea
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die
pads
active surface
substrate
wafer
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송은석
오경석
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삼성전자주식회사
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Abstract

기판, 상기 기판 상에 실장되는 다이 적층체, 및 상기 기판과 상기 다이 적층체 사이에 제공되는 연결 단자들을 포함하는 반도체 패키지를 제공하되, 상기 다이 적층체는 상기 기판과 대향하는 제 1 활성면을 갖는 제 1 다이, 상기 제 1 다이는 상기 제 1 다이를 수직 관통하는 제 1 관통 전극들을 갖고, 상기 제 1 다이 상에 배치되고, 제 2 활성면을 갖는 제 2 다이, 상기 제 2 다이는 상기 제 2 다이를 수직 관통하는 제 2 관통 전극들을 갖고, 및 상기 제 2 다이 상에 배치되고, 상기 기판을 향하는 제 3 활성면을 갖는 제 3 다이를 포함하고, 상기 제 2 다이의 상기 제 2 활성면은 상기 제 1 활성면 및 상기 제 2 활성면 중 어느 하나와 직접 접할 수 있다.

Description

반도체 패키지 및 그의 제조 방법{SEMICONDUCTOR PACKAGE AND A METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 그의 제조 방법에 관한 것으로, 상세하게는 적층형 집적 회로(stacked integrated circuit)를 포함하는 반도체 패키지 및 그의 제조 방법에 관한 것이다.
일반적인 적층형 패키지(stack package)는 복수의 기판들이 적층된 구조를 가진다. 예컨대, 적층형 패키지는 인쇄 회로 기판(PCB) 상에 차례로 적층된 반도체 칩들을 포함할 수 있다. 반도체 칩들에는 연결 패드들이 형성된다. 연결 패드들을 본딩 와이어로 연결함으로써, 반도체 칩들은 서로 전기적으로 연결될 수 있다. 인쇄 회로 기판 상에는 반도체 칩들을 제어하는 로직 칩이 실장될 수 있다.
최근 전자제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 제품에 실장되는 전자 부품들의 소형화 및 경량화가 지속적으로 요구되고 있다. 이러한 전자 부품들의 소형화 및 경량화를 실현하기 위해서는 실장 부품의 개별 사이즈를 감소시키는 기술뿐만 아니라, 다수의 개별 소자들을 하나의 패키지로 집적하는 반도체 패키지 기술이 요구된다. 특히, 고주파 신호를 취급하는 반도체 패키지는 소형화뿐만 아니라 전기적 특성을 우수하게 구현할 것이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 방열 특성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 기판, 상기 기판 상에 실장되는 다이 적층체, 및 상기 기판과 상기 다이 적층체 사이에 제공되는 연결 단자들을 포함할 수 있다. 상기 다이 적층체는 상기 기판과 대향하는 제 1 활성면을 갖는 제 1 다이, 상기 제 1 다이는 상기 제 1 다이를 수직 관통하는 제 1 관통 전극들을 갖고, 상기 제 1 다이 상에 배치되고, 제 2 활성면을 갖는 제 2 다이, 상기 제 2 다이는 상기 제 2 다이를 수직 관통하는 제 2 관통 전극들을 갖고, 및 상기 제 2 다이 상에 배치되고, 상기 기판을 향하는 제 3 활성면을 갖는 제 3 다이를 포함할 수 있다. 상기 제 2 다이의 상기 제 2 활성면은 상기 제 1 활성면 및 상기 제 2 활성면 중 어느 하나와 직접 접할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 기판, 상기 기판 상에서 제 1 활성면이 상기 기판을 향하도록 배치되는 로직 다이, 상기 기판과 상기 로직 다이 사이에서 제 2 활성면이 상기 제 1 활성면과 접하도록 배치되는 수동 소자 다이, 및 상기 기판과 상기 수동 소자 다이 사이에서 제 3 활성면이 상기 제 2 활성면과 대향하는 상기 수동 소자 다이의 제 1 비활성면과 접하도록 배치되는 메모리 다이를 포함할 수 있다. 상기 로직 다이의 상기 제 1 활성면에 제공되는 제 1 패드들은 상기 수동 소자 다이의 상기 제 2 활성면에 제공되는 제 2 패드들과 동일한 물질로 이루어진 일체를 구성할 수 있다. 상기 수동 소자 다이는 상기 수동 소자 다이를 관통하는 제 1 관통 전극을 통해 상기 메모리 다이의 상기 제 3 활성면에 제공되는 제 3 패드들에 접속할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 제 1 웨이퍼의 전면에 제 1 배선층을 형성하는 것, 제 2 웨이퍼의 전면에 제 2 배선층을 형성하는 것, 상기 제 2 배선층이 상기 제 1 배선층과 접하도록 상기 제 1 웨이퍼 상에 상기 제 2 웨이퍼를 배치하는 것, 상기 제 2 웨이퍼에 상기 제 2 웨이퍼를 관통하는 관통 전극을 형성하는 것, 상기 제 1 관통 전극은 상기 제 2 배선층으로부터 상기 제 2 배선층과 대향하는 상기 제 2 웨이퍼으로 연장되어 상기 제 2 웨이퍼의 상기 후면 상으로 노출되고, 제 3 웨이퍼의 전면에 제 3 배선층을 형성하는 것, 상기 제 1 관통 전극과 상기 제 3 배선층이 접하도록 상기 제 2 웨이퍼 상에 상기 제 3 웨이퍼를 배치하는 것, 및 상기 제 3 웨이퍼에 상기 제 3 웨이퍼를 관통하는 제 2 관통 전극, 및 상기 제 3 웨이퍼의 상기 전면과 대향하는 상기 제 3 웨이퍼의 후면 상에 제공되는 패드들을 형성하는 것을 포함을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 제 2 배선층과 제 3 배선층이 결합력이 강한 금속간 접합 또는 산화물간 접합을 이용하여 접합될 수 있고, 이에 따라 반도체 패키지의 구조적 안정성이 향상될 수 있다.
또한, 로직 다이와 커패시터 다이의 활성면들이 Face-to-Face로 접합되어 있으며, 이에 따라 로직 다이의 집적 소자와 커패시터 다이의 수동 소자 간의 전기적 연결 길이가 짧을 수 있다. 또한, 로직 다이에 커패시터 다이가 직접 연결되어, 로직 다이로부터 출력되는 전기적 신호의 노이즈가 적어질 수 있다. 즉, 반도체 패키지의 전기적 특성이 향상될 수 있다.
본 발명의 실시예들에 따르면, 로직 다이가 다이 적층체의 최상단에 배치될 수 있다. 로직 다이는 구동 시 발열량이 클 수 있으며, 로직 다이가 최상단에 배치됨에 따라, 로직 다이로부터 방열이 용이할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2는 도 1의 A 영역을 확대 도시한 도면이다.
도 3은 수동 소자를 설명하기 위한 도면이다.
도 4는 도 1의 A 영역을 확대 도시한 도면들이다.
도 5는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 6 및 도 7은 도 5의 B 영역을 확대 도시한 도면들이다.
도 8 및 9는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 11 내지 도 17은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 2는 도 1의 A 영역을 확대 도시한 도면들이다. 도 3은 수동 소자를 설명하기 위한 도면이다. 도 4 및 도 5는 도 1의 A 영역을 확대 도시한 도면들이다.
도 1 및 도 2를 참조하여, 기판(100)이 제공될 수 있다. 기판(100)은 그의 상면에 신호 패턴을 갖는 인쇄 회로 기판(print circuit board: PCB)을 포함하거나, 또는 실리콘 인터포저 기판(Si interposer substrate)을 포함할 수 있다. 또는, 기판(100)은 절연막과 배선층이 교차로 적층된 구조일 수 있다. 기판(100)은 그의 상면 상에 배치되는 기판 패드들(102)을 가질 수 있다.
기판(100)의 아래에 외부 단자들(104) 배치될 수 있다. 상세하게는, 외부 단자들(104)은 기판(100)의 하면 상에 배치되는 단자 패드들 상에 배치될 수 있다. 외부 단자들(104)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)를 포함할 수 있고, 외부 단자들(104)의 종류 및 배치에 따라 반도체 패키지는 볼 그리드 어레이(ball grid array: BGA), 파인 볼 그리드 어레이(fine ball-grid array: FBGA) 또는 랜드 그리드 어레이(land grid array: LGA) 형태로 제공될 수 있다.
기판(100) 상에 다이 적층체(DS)가 배치될 수 있다. 다이 적층체(DS)는 순차적으로 적층되는 제 1 다이(200), 제 2 다이(300) 및 제 3 다이(400)를 포함할 수 있다. 이하, 다이 적층체(DS)의 구성을 상세히 설명한다.
제 1 다이(200)는 실리콘(Si)과 같은 반도체로 만들어진 웨이퍼 레벨(wafer level)의 반도체 다이(die)일 수 있다. 제 1 다이(200)는 그의 내부에 제 1 집적 회로(210)를 포함할 수 있다. 제 1 집적 회로(210)는 트랜지스터(transistor)와 같은 전자 소자를 포함할 수 있다. 예를 들어, 제 1 집적 회로(210)는 메모리(memory) 소자일 수 있다. 즉, 제 1 다이(200)는 DRAM, SRAM, MRAM 또는 플래시 메모리와 같은 메모리 칩(memory chip)일 수 있다.
제 1 다이(200)는 전면(200a) 및 후면(200b)을 가질 수 있다. 이하 본 명세서에서, 전면이라 함은 반도체 다이 내의 집적 소자의 활성면(active surface) 측의 일면으로, 반도체 다이의 패드들이 형성되는 면으로 정의되고, 후면이라 함은 상기 전면에 대향하는 반대면으로, 반도체 다이 내의 집적 소자의 비활성면(inactive surface) 측의 일면 정의될 수 있다. 예를 들어, 제 1 다이(200)는 제 1 다이(200)의 전면(200a) 측에 배치되는 제 1 배선층(220)을 포함할 수 있다.
제 1 배선층(220)은 제 1 배선 패턴(222), 제 1 다이 패드들(224) 및 제 1 절연층(226)을 포함할 수 있다. 예를 들어, 제 1 배선 패턴(222)은 제 1 절연층(226) 내에 제공될 수 있다. 제 1 다이 패드들(224)은 제 1 절연층(226)의 일면 상으로 노출될 수 있다. 제 1 다이 패드들(224)의 상면은 제 1 절연층(226)의 상기 일면과 공면을 이룰 수 있다. 제 1 배선 패턴(222)은 제 1 다이(200)의 제 1 집적 회로(210)에 접속될 수 있으며, 제 1 다이 패드들(224)과 연결될 수 있다. 제 1 배선 패턴(222) 및 제 1 다이 패드들(224)은 금속과 같은 도전 물질을 포함할 수 있다. 제 1 절연층(226)은 실리콘 산화물(SiO)과 같은 절연 물질을 포함할 수 있다.
제 1 다이(200)는 제 1 관통 전극들(230)을 포함할 수 있다. 제 1 관통 전극들(230)은 제 1 다이(200)를 수직으로 관통할 수 있다. 제 1 관통 전극들(230)은 제 1 배선층(220)에 접속될 수 있다. 제 1 관통 전극들(230)은 제 1 다이(200)의 후면(200b)을 향하여 연장될 수 있으며, 제 1 다이(200)의 후면(200b) 상으로 노출될 수 있다. 제 1 다이(200)는 제 1 다이(200)의 후면(200b) 상에 제공되어, 제 1 관통 전극들(230)과 접속되는 제 1 후면 패드들(240)을 더 포함할 수 있다.
제 1 다이(200)는 기판(100) 상에 실장될 수 있다. 도 1에 도시된 바와 같이, 제 1 다이(200)는 기판(100) 상에 페이스-업(face-up)되도록 배치될 수 있다. 예를 들어, 제 1 다이(200)는 제 1 다이(200)의 후면(200b)이 기판(100)을 향하도록 배치될 수 있으며, 제 1 다이(200)는 기판(100)에 전기적으로 연결될 수 있다. 제 1 다이(200)는 플립 칩(flip chip) 방식으로 기판(100)에 실장될 수 있다. 예를 들어, 제 1 다이(200)의 후면(200b) 상에 제공되는 제 1 후면 패드들(240)과 기판(100)의 기판 패드들(102) 사이에 연결 단자들(106)이 제공될 수 있다.
제 1 다이(200) 상에 제 2 다이(300)가 배치될 수 있다. 제 2 다이(300)는 실리콘(Si)과 같은 반도체로 만들어진 웨이퍼 레벨(wafer level)의 다이(die)일 수 있다. 제 2 다이(300)는 그의 내부에 수동 소자(310)를 포함할 수 있다. 예를 들어, 수동 소자(310)는 커패시터(capacitor) 소자, 저항(resistor) 소자 또는 인덕터(inductor) 소자일 수 있다. 도 3은 수동 소자(310)의 일 예를 도시한 도면으로, 도 3을 참조하면, 수동 소자(310)는 제 2 다이(300)의 전면(300a)에 형성된 리세스 내에 제공되는 커패시터일 수 있다. 수동 소자(310)는 상기 리세스 내에서 서로 이격된 제 1 전극(312) 및 제 2 전극(314)을 포함할 수 있으며, 제 1 전극(312)과 제 2 전극(314) 사이를 채우는 유전체(316)를 가질 수 있다. 제 1 전극(312) 및 제 2 전극(314)은 제 2 다이(300)의 제 2 배선 패턴(322)에 연결될 수 있다. 수동 소자(310)의 정전 용량을 증가시키기 위하여, 수동 소자(310)는 제 1 전극(312)과 제 2 전극(314) 사이에서 교번하여 제공되는 제 1 서브 전극들(313) 및 제 2 서브 전극들(315)을 더 포함할 수 있다. 제 1 서브 전극들(313)은 제 1 전극(312)에 연결될 수 있고, 제 2 서브 전극들(315)은 제 2 전극(314)에 연결될 수 있다. 이상으로 수동 소자(310)의 한가지 형태를 예시적으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 실시예들에 따른 수동 소자(310)는 다양한 구성의 커패시터 소자들, 저항 소자들 또는 인덕터 소자들을 포함할 수 있다.
제 2 다이(300)는 전면(300a) 및 후면(300b)을 가질 수 있다. 예를 들어, 제 2 다이(300)는 제 2 다이(300)의 전면(300a) 측에 배치되는 제 2 배선층(320)을 포함할 수 있다.
제 2 배선층(320)은 제 2 배선 패턴(322), 제 2 다이 패드들(324) 및 제 2 절연층(326)을 포함할 수 있다. 예를 들어, 제 2 배선 패턴(322)은 제 2 절연층(326) 내에 제공될 수 있다. 제 2 다이 패드들(324)은 제 2 절연층(326)의 일면 상으로 노출될 수 있다. 제 2 다이 패드들(324)의 상면은 제 2 절연층(326)의 상기 일면과 공면을 이룰 수 있다. 제 2 배선 패턴(322)은 제 2 다이(300)의 수동 소자(310)에 접속될 수 있으며, 제 2 다이 패드들(324)과 연결될 수 있다. 제 2 배선 패턴(322) 및 제 2 다이 패드들(324)은 금속과 같은 도전 물질을 포함할 수 있다. 제 2 절연층(326)은 실리콘 산화물(SiO)과 같은 절연 물질을 포함할 수 있다.
제 2 다이(300)는 제 2 관통 전극들(330)을 포함할 수 있다. 제 2 관통 전극들(330)은 제 2 다이(300)를 수직으로 관통할 수 있다. 제 2 관통 전극들(330)은 제 2 배선층(320)에 접속될 수 있다. 제 2 관통 전극들(330)은 제 2 다이(300)의 후면(300b)을 향하여 연장될 수 있으며, 제 2 다이(300)의 후면(300b) 상으로 노출될 수 있다.
제 2 다이(300)는 제 1 다이(200) 상에 실장될 수 있다. 도 1에 도시된 바와 같이, 제 2 다이(300)는 제 1 다이(200) 상에 페이스-업(face-up)되도록 배치될 수 있다. 예를 들어, 제 2 다이(300)는 제 2 다이(300)의 후면(300b)이 제 1 다이(200)를 향하도록 배치될 수 있다. 이때, 제 2 다이(300)의 후면(300b)은 제 1 다이(200)의 전면(200a)과 접할 수 있다. 예를 들어, 제 2 다이(300)의 후면(300b)은 제 1 배선층(220)의 상면, 즉 제 1 절연층(226)과 접할 수 있다.
제 2 다이(300)는 제 1 다이(200) 상에 접합될 수 있다. 상세하게는, 제 1 다이(200)와 제 2 다이(300)의 경계 상에서, 제 1 다이(200)의 제 1 다이 패드들(224)은 제 2 다이(300)의 제 2 관통 전극들(330)과 접할 수 있다. 이때, 제 1 다이 패드들(224)과 제 2 관통 전극들(330)은 금속간 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 본 명세서에서, 하이브리드 본딩이란 동종 물질을 포함하는 두 구성물이 그들의 계면에서 융합하는 본딩을 의미한다. 예를 들어, 제 1 다이 패드들(224)과 제 2 관통 전극들(330)은 연속적인 구성을 가질 수 있고, 제 1 다이 패드들(224)과 제 2 관통 전극들(330) 사이의 경계면(IF1)은 시각적으로 보이지 않을 수 있다. 예를 들어, 제 1 다이 패드들(224)과 제 2 관통 전극들(330)은 동일한 물질(일 예로, 구리(Cu))로 구성되어, 제 1 다이 패드들(224)과 제 2 관통 전극들(330) 사이에 계면이 없을 수 있다. 즉, 제 1 다이 패드들(224)과 제 2 관통 전극들(330)은 하나의 구성 요소로 제공될 수 있다. 제 1 다이 패드들(224)과 제 2 관통 전극들(330)을 통해 제 2 다이(300)과 제 1 다이(200)는 서로 전기적으로 연결될 수 있다. 본 발명의 실시예들에 따르면, 제 2 관통 전극들(330)과 제 1 다이 패드들(224)이 결합력이 강한 금속간 접합을 이용하여 접합될 수 있고, 이에 따라 반도체 패키지의 구조적 안정성이 향상될 수 있다.
다른 실시예들에 따르면, 제 2 다이(300)는 제 2 후면 패드들(340) 및 후면 보호층(342)을 더 포함할 수 있다. 도 4에 도시된 바와 같이, 제 2 후면 패드들(340)은 제 2 다이(300)의 후면(300b)에 제공될 수 있으며, 제 2 관통 전극들(330)과 접속될 수 있다. 후면 보호층(342)은 제 2 다이(300)의 후면(300b) 상에서 제 2 후면 패드들(340)을 둘러쌀 수 있다. 후면 보호층(342)의 하면과 제 2 후면 패드들(340)의 하면은 공면을 이룰 수 있다. 제 2 후면 패드들(340)은 금속과 같은 도전 물질을 포함할 수 있다. 후면 보호층(342)은 실리콘 산화물(SiO)과 같은 절연 물질을 포함할 수 있다.
제 2 다이(300)는 제 1 다이(200) 상에 접합될 수 있다. 상세하게는, 제 1 다이(200)와 제 2 다이(300)의 경계 상에서, 제 1 다이(200)의 제 1 다이 패드들(224)은 제 2 다이(300)의 제 2 후면 패드들(340)과 접할 수 있다. 이때, 제 1 다이 패드들(224)과 제 2 후면 패드들(340)은 금속간 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 예를 들어, 제 1 다이 패드들(224)과 제 2 후면 패드들(340)은 연속적인 구성을 가질 수 있고, 제 1 다이 패드들(224)과 제 2 후면 패드들(340) 사이의 경계면(IF2)은 시각적으로 보이지 않을 수 있다. 즉, 제 1 다이 패드들(224)과 제 2 후면 패드들(340)은 하나의 구성 요소로 제공될 수 있다. 제 1 다이 패드들(224)과 제 2 후면 패드들(340)을 통해 제 2 다이(300)과 제 1 다이(200)는 서로 전기적으로 연결될 수 있다. 본 발명의 실시예들에 따르면, 제 1 다이 패드들(224)과 제 2 후면 패드들(340)이 결합력이 강한 금속간 접합을 이용하여 접합될 수 있고, 이에 따라 반도체 패키지의 구조적 안정성이 향상될 수 있다.
또 다른 실시예들에 따르면, 제 2 다이(300)의 후면 보호층(342)과 제 1 다이(200)의 제 1 배선층(220)의 제 1 절연층(226)이 서로 접합될 수 있다. 도 4에 도시된 바와 같이, 제 2 다이(300)는 제 2 후면 패드들(340) 및 후면 보호층(342)을 더 포함할 수 있다. 제 2 다이(300)는 제 1 다이(200) 상에 접합될 수 있다. 제 1 다이(200)와 제 2 다이(300)의 경계 상에서, 제 1 다이(200)의 제 1 다이 패드들(224)은 제 2 다이(300)의 제 2 후면 패드들(340)과 접할 수 있다. 이때, 제 1 다이 패드들(224)과 제 2 후면 패드들(340)은 금속간 하이브리드 본딩(hybrid bonding)을 이룰 수 있다.
더하여, 제 1 다이(200)와 제 2 다이(300)의 경계 상에서, 제 1 다이(200)의 제 1 절연층(226)은 제 2 다이(300)의 후면 보호층(342)과 접할 수 있다. 이때, 제 1 절연층(226)과 후면 보호층(342)은 산화물간 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 예를 들어, 제 1 절연층(226)과 후면 보호층(342)은 연속적인 구성을 가질 수 있고, 제 1 절연층(226)과 후면 보호층(342) 사이의 경계면(IF3)은 시각적으로 보이지 않을 수 있다. 예를 들어, 제 1 절연층(226)과 후면 보호층(342)은 동일한 물질(일 예로, 실리콘 산화물(SiO))로 구성되어, 제 1 절연층(226)과 후면 보호층(342) 사이에 계면이 없을 수 있다. 즉, 제 1 절연층(226)과 후면 보호층(342)은 하나의 구성 요소로 제공될 수 있다. 이하 도 2의 실시예를 기준으로 계속 설명한다.
도 1 및 도 2를 계속 참조하여, 제 2 다이(300) 상에 제 3 다이(400)가 배치될 수 있다. 제 3 다이(400)는 실리콘(Si)과 같은 반도체로 만들어진 웨이퍼 레벨(wafer level)의 반도체 다이(die)일 수 있다. 제 3 다이(400)는 그의 내부에 제 2 집적 회로(410)를 포함할 수 있다. 제 2 집적 회로(410)는 트랜지스터와 같은 전자 소자를 포함할 수 있다. 예를 들어, 제 2 집적 회로(410)는 로직(logic) 소자일 수 있다. 즉, 제 3 다이(400)는 로직 칩(logic chip)일 수 있다.
제 3 다이(400)는 전면(400a) 및 후면(400b)을 가질 수 있다. 예를 들어, 제 3 다이(400)는 제 3 다이(400)의 전면(400a) 측에 배치되는 제 3 배선층(420)을 포함할 수 있다.
제 3 배선층(420)은 제 3 배선 패턴(422), 제 3 다이 패드들(424) 및 제 3 절연층(426)을 포함할 수 있다. 예를 들어, 제 3 배선 패턴(422)은 제 3 절연층(426) 내에 제공될 수 있다. 제 3 다이 패드들(424)은 제 3 절연층(426)의 일면 상으로 노출될 수 있다. 제 3 다이 패드들(424)의 하면은 제 3 절연층(426)의 상기 일면과 공면을 이룰 수 있다. 제 3 배선 패턴(422)은 제 3 다이(400)의 제 2 집적 회로(410)에 접속될 수 있으며, 제 3 다이 패드들(424)과 연결될 수 있다. 제 3 배선 패턴(422) 및 제 3 다이 패드들(424)은 금속과 같은 도전 물질을 포함할 수 있다. 제 3 절연층(426)은 실리콘 산화물(SiO)과 같은 절연 물질을 포함할 수 있다.
제 3 다이(400)는 제 2 다이(300) 상에 실장될 수 있다. 도 1에 도시된 바와 같이, 제 3 다이(400)는 제 2 다이(300) 상에 페이스-다운(face-down)되도록 배치될 수 있다. 예를 들어, 제 3 다이(400)는 제 3 다이(400)의 전면(400a)이 제 2 다이(300)를 향할 수 있다. 이때, 제 3 다이(400)의 전면(400a)은 제 2 다이(300)의 전면(300a)과 접할 수 있다. 예를 들어, 제 3 다이(400)의 제 3 배선층(420)과 제 2 다이(300)의 제 2 배선층(320)은 서로 접할 수 있다.
제 3 다이(400)는 제 2 다이(300) 상에 접합될 수 있다. 상세하게는, 제 2 다이(300)와 제 3 다이(400)의 경계 상에서, 제 2 다이(300)의 제 2 다이 패드들(324)은 제 3 다이(400)의 제 3 다이 패드들(424)과 접할 수 있다. 이때, 제 2 다이 패드들(324)과 제 3 다이 패드들(424)은 금속간 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 예를 들어, 제 2 다이 패드들(324)과 제 3 다이 패드들(424)은 연속적인 구성을 가질 수 있고, 제 2 다이 패드들(324)과 제 3 다이 패드들(424) 사이의 경계면(IF4)은 시각적으로 보이지 않을 수 있다. 예를 들어, 제 2 다이 패드들(324)과 제 3 다이 패드들(424)은 동일한 물질(일 예로, 구리(Cu))로 구성되어, 제 2 다이 패드들(324)과 제 3 다이 패드들(424) 사이에 계면이 없을 수 있다. 즉, 제 2 다이 패드들(324)과 제 3 다이 패드들(424)은 하나의 구성 요소로 제공될 수 있다. 제 2 다이 패드들(324)과 제 3 다이 패드들(424)을 통해 제 2 다이(300)과 제 3 다이(400)는 서로 전기적으로 연결될 수 있다.
실시예들에 따르면, 제 2 다이(300)와 제 3 다이(400)의 경계 상에서, 제 2 다이(300)의 제 2 절연층(326)은 제 3 다이(400)의 제 3 절연층(426)과 접할 수 있다. 이때, 제 2 절연층(326)과 제 3 절연층(426)은 산화물간 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 예를 들어, 제 2 절연층(326)과 제 3 절연층(426)은 연속적인 구성을 가질 수 있고, 제 2 절연층(326)과 제 3 절연층(426) 사이의 경계면(IF5)은 시각적으로 보이지 않을 수 있다. 예를 들어, 제 2 절연층(326)과 제 3 절연층(426)은 동일한 물질(일 예로, 실리콘 산화물(SiO))로 구성되어, 제 2 절연층(326)과 제 3 절연층(426) 사이에 계면이 없을 수 있다. 즉, 제 2 절연층(326)과 제 3 절연층(426)은 하나의 구성 요소로 제공될 수 있다. 이와는 다르게, 제 2 절연층(326)과 제 3 절연층(426)은 별개의 구성 요소로 제공될 수 있다.
상기와 같이 다이 적층체(DS)가 제공될 수 있다. 다이 적층체(DS)에서, 제 1 다이(200), 제 2 다이(300) 및 제 3 다이(400)는 웨이퍼 온 웨이퍼(WOW, wafer on wafer) 구조를 이룰 수 있다. 제 1 다이(200)의 측면(200c), 제 2 다이(300)의 측면(300c) 및 제 3 다이(400)의 측면(400c)은 정렬될 수 있다. 즉, 제 1 다이(200)의 측면(200c), 제 2 다이(300)의 측면(300c) 및 제 3 다이(400)의 측면(400c)은 공면(coplanar)을 이룰 수 있다.
본 발명의 실시예들에 따르면, 제 2 배선층(320)과 제 3 배선층(420)이 결합력이 강한 금속간 접합 또는 산화물간 접합을 이용하여 접합될 수 있고, 이에 따라 반도체 패키지의 구조적 안정성이 향상될 수 있다.
본 발명의 실시예들에 따르면, 로직 다이인 제 3 다이(400)와 커패시터 소자를 포함하는 제 2 다이(300)의 활성면들이 Face-to-Face로 접합되어 있으며, 이에 따라 제 3 다이(400)의 제 2 집적 회로(410)와 제 2 다이(300)의 수동 소자(310) 간의 전기적 연결 길이가 짧을 수 있다. 또한, 로직 다이인 제 3 다이(400)에 커패시터 소자를 포함하는 제 2 다이(300)가 직접 연결되어, 제 3 다이(400)로부터 출력되는 전기적 신호의 노이즈(noise)가 적어질 수 있다. 즉, 반도체 패키지의 전기적 특성이 향상될 수 있다.
본 발명의 실시예들에 따르면, 제 3 다이(400)가 다이 적층체(DS)의 최상단에 배치될 수 있다. 로직 다이인 제 3 다이(400)는 구동 시 발열량이 클 수 있으며, 제 3 다이(400)가 최상단에 배치됨에 따라, 제 3 다이(400)로부터 방열이 용이할 수 있다.
다이 적층체(DS) 상에 방열체(500, heat radiator)가 제공될 수 있다. 예를 들어, 방열체(500)는 다이 적층체(DS)의 상면과 접하도록 배치될 수 있다. 방열체(500)는 접착 필름(미도시)을 이용하여 다이 적층체(DS)에 부착될 수 있다. 일 예로, 접착 필름(미도시)은 서멀 그리스(thermal grease)와 같은 접촉 열전도제(thermal interface material, TIM)를 포함할 수 있다. 방열체(500)는 다이 적층체(DS)로부터 발생되는 열을 외부로 방열할 수 있다. 방열체(500)는 히트 싱크(heat sink)를 포함할 수 있다. 방열체(500)는 필요에 따라 제공되지 않을 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 6 및 도 7은 도 5의 B 영역을 확대 도시한 도면들이다. 이하의 실시예들에서, 도 1 내지 도 4의 실시예들에서 설명된 구성 요소들은 동일한 참조부호들을 사용하며, 설명의 편의를 위하여 이에 대한 설명들은 생략되거나 간략히 설명한다. 즉, 도 1 내지 도 4의 실시예들과 아래의 실시예들 간의 차이점들을 중심으로 설명한다.
도 5 및 도 6을 참조하여, 제 2 다이(300)는 제 1 다이(200) 상에 실장될 수 있다. 도 5에 도시된 바와 같이, 제 2 다이(300)는 제 1 다이(200) 상에 페이스-다운(face-down)되도록 배치될 수 있다. 예를 들어, 제 2 다이(300)는 제 2 다이(300)의 전면(300a)이 제 1 다이(200)를 향할 수 있다. 이때, 제 2 다이(300)의 전면(300a)은 제 1 다이(200)의 전면(200a)과 접할 수 있다. 예를 들어, 제 2 다이(300)의 제 2 배선층(320)과 제 1 다이(200)의 제 1 배선층(220)은 서로 접할 수 있다.
제 2 다이(300)는 제 1 다이(200) 상에 접합될 수 있다. 상세하게는, 제 1 다이(200)와 제 2 다이(300)의 경계 상에서, 제 1 다이(200)의 제 1 다이 패드들(224)은 제 2 다이(300)의 제 2 다이 패드들(324)과 접할 수 있다. 이때, 제 1 다이 패드들(224)과 제 2 다이 패드들(324)은 금속간 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 예를 들어, 제 1 다이 패드들(224)과 제 2 다이 패드들(324)은 연속적인 구성을 가질 수 있고, 제 1 다이 패드들(224)과 제 2 다이 패드들(324) 사이의 경계면(IF6)은 시각적으로 보이지 않을 수 있다. 예를 들어, 제 1 다이 패드들(224)과 제 2 다이 패드들(324)은 동일한 물질(일 예로, 구리(Cu))로 구성되어, 제 1 다이 패드들(224)과 제 2 다이 패드들(324) 사이에 계면이 없을 수 있다. 즉, 제 1 다이 패드들(224)과 제 2 다이 패드들(324)은 하나의 구성 요소로 제공될 수 있다. 제 1 다이 패드들(224)과 제 2 다이 패드들(324)을 통해 제 1 다이(200)과 제 2 다이(300)는 서로 전기적으로 연결될 수 있다.
실시예들에 따르면, 제 1 다이(200)와 제 2 다이(300)의 경계 상에서, 제 1 다이(200)의 제 1 절연층(226)은 제 2 다이(300)의 제 2 절연층(326)과 접할 수 있다. 이때, 제 1 절연층(226)과 제 2 절연층(326)은 산화물간 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 예를 들어, 제 1 절연층(226)과 제 2 절연층(326)은 연속적인 구성을 가질 수 있고, 제 1 절연층(226)과 제 2 절연층(326) 사이의 경계면은 시각적으로 보이지 않을 수 있다. 즉, 제 1 절연층(226)과 제 2 절연층(326)은 하나의 구성 요소로 제공될 수 있다. 이와는 다르게, 제 1 절연층(226)과 제 2 절연층(326)은 별개의 구성 요소로 제공될 수 있다.
제 3 다이(400)는 제 2 다이(300) 상에 실장될 수 있다. 도 6에 도시된 바와 같이, 제 3 다이(400)는 제 2 다이(300) 상에 페이스-다운(face-down)되도록 배치될 수 있다. 예를 들어, 제 3 다이(400)는 제 3 다이(400)의 전면(400a)이 제 2 다이(300)를 향할 수 있다. 이때, 제 3 다이(400)의 전면(400a)은 제 2 다이(300)의 후면(300b)과 접할 수 있다. 예를 들어, 제 3 다이(400)의 제 3 배선층(420)이 제 2 다이(300)의 후면(300b)과 접할 수 있다.
제 3 다이(400)는 제 2 다이(300) 상에 접합될 수 있다. 상세하게는, 제 2 다이(300)와 제 3 다이(400)의 경계 상에서, 제 3 다이(400)의 제 3 다이 패드들(424)은 제 2 다이(300)의 제 2 관통 전극들(330)과 접할 수 있다. 이때, 제 3 다이 패드들(424)과 제 2 관통 전극들(330)은 금속간 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 예를 들어, 제 3 다이 패드들(424)과 제 2 관통 전극들(330)은 연속적인 구성을 가질 수 있고, 제 3 다이 패드들(424)과 제 2 관통 전극들(330) 사이의 경계면(IF7)은 시각적으로 보이지 않을 수 있다. 예를 들어, 제 3 다이 패드들(424)과 제 2 관통 전극들(330)은 동일한 물질(일 예로, 구리(Cu))로 구성되어, 제 3 다이 패드들(424)과 제 2 관통 전극들(330) 사이에 계면이 없을 수 있다. 즉, 제 3 다이 패드들(424)과 제 2 관통 전극들(330)은 하나의 구성 요소로 제공될 수 있다. 제 3 다이 패드들(424)과 제 2 관통 전극들(330)을 통해 제 3 다이(400)과 제 2 다이(300)는 서로 전기적으로 연결될 수 있다.
다른 실시예들에 따르면, 제 2 다이(300)는 제 2 후면 패드들(340) 및 후면 보호층(342)을 더 포함할 수 있다. 도 8에 도시된 바와 같이, 제 2 후면 패드들(340)은 제 2 다이(300)의 후면(300b)에 제공될 수 있으며, 제 2 관통 전극들(330)과 접속될 수 있다. 후면 보호층(342)은 제 2 다이(300)의 후면(300b) 상에서 제 2 후면 패드들(340)을 둘러쌀 수 있다. 후면 보호층(342)의 상면과 제 2 후면 패드들(340)의 상면은 공면을 이룰 수 있다. 제 2 후면 패드들(340)은 금속과 같은 도전 물질을 포함할 수 있다. 후면 보호층(342)은 실리콘 산화물(SiO)과 같은 절연 물질을 포함할 수 있다.
제 3 다이(400)는 제 2 다이(300) 상에 접합될 수 있다. 상세하게는, 제 2 다이(300)와 제 3 다이(400)의 경계 상에서, 제 3 다이(400)의 제 3 다이 패드들(424)은 제 2 다이(300)의 제 2 후면 패드들(340)과 접할 수 있다. 이때, 제 3 다이 패드들(424)과 제 2 후면 패드들(340)은 금속간 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 예를 들어, 제 3 다이 패드들(424)과 제 2 후면 패드들(340)은 연속적인 구성을 가질 수 있고, 제 3 다이 패드들(424)과 제 2 후면 패드들(340) 사이의 경계면(IF8)은 시각적으로 보이지 않을 수 있다. 즉, 제 3 다이 패드들(424)과 제 2 후면 패드들(340)은 하나의 구성 요소로 제공될 수 있다. 제 3 다이 패드들(424)과 제 2 후면 패드들(340)을 통해 제 3 다이(400)과 제 2 다이(300)는 서로 전기적으로 연결될 수 있다.
도 8 및 9는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 1에서는 하나의 다이 적층체(DS) 내에 하나의 제 2 다이(300)가 제공되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 도 8에 도시된 바와 같이, 수동 소자 다이인 제 2 다이(300)는 복수로 제공될 수 있으며, 이 경우 제 2 다이들(300)은 기판(100)에 수직한 방향으로 적층될 수 있다. 상세하게는, 하나의 제 2 다이(300)가 제 1 다이(200) 상에 적층될 수 있으며, 다른 제 2 다이들(300)이 그 위에 적층될 수 있다. 예를 들어, 수직으로 적층된 제 2 다이들(300)은 제 1 다이(200)와 제 3 다이(400) 사이에 배치될 수 있다. 이때, 도 1을 참조하여 제 1 다이(200) 및 제 2 다이(300)의 접합을 설명한 것과 동일하게, 제 2 다이들(300)은 서로 수직으로 접합될 수 있다. 예를 들어, 제 2 다이들(300)의 하나의 후면(300b)은 인접한 다른 제 2 다이(300)의 전면(300a)에 접합될 수 있다. 즉, 제 2 다이들(300)은 그의 위에 배치되는 제 2 다이들(300)의 다른 하나와 금속간 하이브리드 본딩을 이룰 수 있다. 복수의 제 2 다이들(300)은 서로 동일한 수동 소자(일 예로, 커패시터 소자)를 포함하거나, 필요에 따라 서로 다른 수동 소자들(일 예로, 커패시터 소자, 저항 소자 또는 인덕터 소자)를 포함할 수 있다.
도 1에서는 하나의 다이 적층체(DS) 내에 하나의 제 1 다이(200)가 제공되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 도 9에 도시된 바와 같이, 메모리 다이인 제 1 다이(200)는 복수로 제공될 수 있으며, 이 경우 제 1 다이들(200)은 기판(100)에 수직한 방향으로 적층될 수 있다. 상세하게는, 복수의 제 1 다이들(200)이 적층될 수 있으며, 그의 위에 제 2 다이(300)가 적층될 수 있다. 이때, 상기에서 제 1 다이(200) 및 제 2 다이(300)의 접합을 설명한 것과 동일하게, 제 1 다이들(200)은 서로 수직으로 접합될 수 있다. 예를 들어, 제 1 다이들(200)의 하나의 후면(200b)은 인접한 다른 제 1 다이(200)의 전면(200a)에 접합될 수 있다. 즉, 제 1 다이들(200)은 그의 위에 배치되는 제 1 다이들(200)의 다른 하나와 금속간 하이브리드 본딩을 이룰 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 10을 참조하여, 기판(100) 상에 제 1 적층체(DS)가 배치될 수 있다. 제 1 적층체(DS)는 도 1은 참조하여 설명한 다이 적층체(DS)와 동일 및 유사할 수 있다.
기판(100) 상에 제 2 적층체(CS)가 배치될 수 있다. 제 2 적층체(CS)는 제 1 적층체(DS)와 이격되어 배치될 수 있다. 제 1 적층체(DS)와 제 2 적층체(CS) 간의 이격 거리는 50um 내지 100um일 수 있다.
제 2 적층체(CS)은 제 1 반도체 칩(610), 제 1 반도체 칩(610) 상에 적층되는 제 2 반도체 칩들(620), 및 제 2 반도체 칩들(620)을 둘러싸는 제 1 몰딩막(630)을 포함할 수 있다.
제 1 반도체 칩(610)은 베이스 반도체 칩일 수 있다. 예를 들어, 제 1 반도체 칩(610)은 실리콘(Si)과 같은 반도체로 만들어진 웨이퍼 레벨의 반도체 기판일 수 있다. 제 1 반도체 칩(610)은 제 1 회로층(612) 및 제 1 칩 관통 전극(614)을 포함할 수 있다. 제 1 회로층(612)은 제 1 반도체 칩(610)의 하면 상에 제공될 수 있다. 제 1 회로층(612)은 집적 회로를 포함할 수 있다. 예를 들어, 제 1 회로층(612)은 메모리 회로일 수 있다. 즉, 제 1 반도체 칩(610)은 DRAM, SRAM, MRAM 또는 플래시 메모리와 같은 메모리 칩(memory chip)일 수 있다. 이와는 다르게, 제 1 반도체 칩(610)은 집적 회로를 포함하지 않을 수 있다. 제 1 칩 관통 전극(614)은 기판(100)의 상면에 수직한 방향으로 제 1 반도체 칩(610)을 관통할 수 있다. 제 1 칩 관통 전극(614)과 제 1 회로층(612)은 전기적으로 연결될 수 있다. 제 1 반도체 칩(610)은 제 1 반도체 칩(610)의 하면 상에 제공되는 제 1 범프들(616)을 통해 기판(100)에 실장될 수 있다.
제 2 반도체 칩(620)은 제 1 반도체 칩(610) 상에 실장될 수 있다. 즉, 제 2 반도체 칩(620)은 제 1 반도체 칩(610)과 칩 온 웨이퍼(COW, chip on wafer) 구조를 이룰 수 있다. 제 2 반도체 칩(620)의 폭은 제 1 반도체 칩(610)의 폭보다 작을 수 있다.
제 2 반도체 칩(620)은 제 2 회로층(622) 및 제 2 칩 관통 전극(624)을 포함할 수 있다. 제 2 회로층(622)은 메모리 회로를 포함할 수 있다. 즉, 제 2 반도체 칩(620)은 DRAM, SRAM, MRAM 또는 플래시 메모리와 같은 메모리 칩(memory chip)일 수 있다. 제 2 회로층(622)은 제 1 회로층(612)과 동일한 회로를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제 2 칩 관통 전극(624)은 기판(100)의 상면에 수직한 방향으로 제 2 반도체 칩(620)을 관통할 수 있다. 제 2 칩 관통 전극(624)과 제 2 회로층(622)은 전기적으로 연결될 수 있다. 제 2 반도체 칩(620)의 하면은 활성면일 수 있다. 제 2 반도체 칩(620)의 하면 상에 제 2 범프들(626)이 제공될 수 있다. 제 2 범프들(626)은 제 1 반도체 칩(610)과 제 2 반도체 칩(620) 사이에서, 제 1 반도체 칩(610) 및 제 2 반도체 칩(620)을 전기적으로 연결시킬 수 있다.
제 2 반도체 칩(620)은 복수로 제공될 수 있다. 예를 들어, 제 1 반도체 칩(610) 상에 복수 개의 제 2 반도체 칩들(620)이 적층될 수 있다. 제 2 범프들(626)은 제 2 반도체 칩들(620) 사이에 더 형성될 수 있다. 이때, 최상단에 배치되는 제 2 반도체 칩(620)은 관통 전극(624)을 포함하지 않을 수 있다.
제 1 반도체 칩(610)의 상면 상에 제 1 몰딩막(630)이 배치될 수 있다. 제 1 몰딩막(630)은 제 1 반도체 칩(610)을 덮을 수 있으며, 제 2 반도체 칩들(620)을 둘러쌀 수 있다. 제 1 몰딩막(630)의 상면은 최상단의 제 2 반도체 칩(620)의 상면과 공면을 이룰 수 있으며, 최상단의 제 2 반도체 칩(620)은 제 1 몰딩막(630)으로부터 노출될 수 있다. 제 1 몰딩막(630)은 절연성 폴리머 물질을 포함할 수 있다. 예를 들어, 제 1 몰딩막(630)은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다. 상기와 같이 제 2 적층체(CS)가 제공될 수 있다.
제 1 적층체(DS) 및 제 2 적층체(CS)은 기판(200)의 내의 회로 배선(110)에 의해 전기적으로 연결될 수 있다.
기판(100) 상에 제 2 몰딩막(700)이 제공될 수 있다. 제 2 몰딩막(700)은 기판(100)의 상면을 덮을 수 있다. 제 2 몰딩막(700)은 제 1 적층체(DS) 및 제 2 적층체(CS)를 둘러쌀 수 있다. 제 2 몰딩막(700)의 상면은 제 1 적층체(DS)의 상면 및 제 2 적층체(CS)의 상면과 동일한 레벨에 위치할 수 있다. 제 2 몰딩막(700)은 절연 물질을 포함할 수 있다. 예를 들어, 제 2 몰딩막(700)은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다
제 2 몰딩막(700) 상에 방열체(500)가 제공될 수 있다. 예를 들어, 방열체(500)는 제 1 적층체(DS)의 상면 및 제 2 적층체(CS)의 상면과 접하도록 배치될 수 있다. 방열체(500)는 접착 필름(미도시)을 이용하여 제 1 적층체(DS) 및 제 2 적층체(CS)에 부착될 수 있다. 일 예로, 접착 필름(미도시)은 서멀 그리스(thermal grease)와 같은 접촉 열전도제(thermal interface material, TIM)를 포함할 수 있다. 방열체(500)는 제 1 적층체(DS) 및 제 2 적층체(CS)로부터 발생되는 열을 외부로 방열할 수 있다. 방열체(500)는 히트 싱크(heat sink)를 포함할 수 있다. 방열체(500)는 필요에 따라 제공되지 않을 수 있다.
도 11 내지 도 17은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 11을 참조하여, 제 1 웨이퍼(1000)가 제공될 수 있다. 제 1 웨이퍼(1000)는 반도체 웨이퍼일 수 있다. 예를 들어, 제 1 웨이퍼(1000)는 실리콘(Si), 게르마늄(Ge) 또는 실리콘-게르마늄(Si-Ge)을 포함할 수 있다. 제 1 웨이퍼(1000)는 서로 대향하는 제 1 면(1000a) 및 제 2 면(1000b)을 포함할 수 있다.
제 1 집적 회로들(410)이 제 1 웨이퍼(1000)에 형성될 수 있다. 예를 들어, 제 1 집적 회로들(410)은 제 1 웨이퍼(1000)의 제 1 면(1000a)에 형성될 수 있다. 제 1 집적 회로들(410)은 도 1을 참조하여 설명한 제 3 다이(400, 도 1 참조)의 제 2 집적 회로(410, 도 1 참조)에 해당할 수 있다. 제 1 웨이퍼(1000)의 제 1 면(1000a)은 제 3 다이들(400)의 활성면(active surface)에 해당할 수 있다. 이후, 제 1 배선층(1020)이 제 1 집적 회로들(410)과 연결되도록 제 1 웨이퍼(1000)의 제 1 면(1000a) 상에 형성될 수 있다. 제 1 배선층(1020)은 제 1 집적 회로들(410)에 연결되는 제 1 배선 패턴(1022), 제 1 배선 패턴(1022)을 덮는 제 1 절연층(1026), 및 제 1 배선 패턴(1022)에 연결되고 제 1 절연층(1026)의 일면 상으로 노출되는 제 1 다이 패드들(1024)을 포함할 수 있다.
도 12를 참조하여, 제 2 웨이퍼(1100)가 제공될 수 있다. 제 2 웨이퍼(1100)는 반도체 웨이퍼일 수 있다. 예를 들어 제 2 웨이퍼(1100)는 실리콘(Si), 게르마늄(Ge) 또는 실리콘-게르마늄(Si-Ge)을 포함할 수 있다. 제 2 웨이퍼(1100)는 서로 대향하는 제 3 면(1100a) 및 제 4 면(1100b)을 포함할 수 있다.
수동 소자들(310)이 제 2 웨이퍼(1100)에 형성될 수 있다. 예를 들어, 수동 소자들(310)이 제 2 웨이퍼(1100) 내에 형성될 수 있다. 수동 소자들(310)은 도 1을 참조하여 설명한 제 2 다이(300, 도 1 참조)의 수동 소자(310, 도 1 참조)에 해당할 수 있다. 즉, 제 2 웨이퍼(1100)의 제 3 면(1100a)은 제 2 다이들(300)의 활성면(active surface)에 해당할 수 있다. 이후, 제 2 배선층(1120)이 수동 소자들(310)과 연결되도록 제 2 웨이퍼(1100)의 제 3 면(1100a) 상에 형성될 수 있다. 제 2 배선층(1120)은 수동 소자들(310)에 연결되는 제 2 배선 패턴(1122), 제 2 배선 패턴(1122)을 덮는 제 2 절연층(1126), 및 제 2 배선 패턴(1122)에 연결되고 제 2 절연층(1126)의 일면 상으로 노출되는 제 2 다이 패드들(1124)을 포함할 수 있다.
도 13을 참조하여, 제 1 웨이퍼(1000) 상에 제 2 웨이퍼(1100)가 접합될 수 있다. 상세하게는, 제 1 웨이퍼(1000) 상에 제 2 웨이퍼(1100)가 정렬될 수 있다. 제 2 웨이퍼(1100)의 제 3 면(1100a)이 제 1 웨이퍼(1000)의 제 1 면(1000a)을 향하도록, 제 2 웨이퍼(1100)가 제 1 웨이퍼(1000) 상에 위치될 수 있다. 즉, 제 1 웨이퍼(1000)와 제 2 웨이퍼(1100)는 face-to-face로 정렬될 수 있으며, 제 1 웨이퍼(1000)의 제 1 배선층(1020)이 제 2 웨이퍼(1100)의 제 2 배선층(1120)을 향할 수 있다.
제 2 웨이퍼(1100)의 제 2 다이 패드들(1124)은 제 1 웨이퍼(1000)의 제 1 다이 패드들(1024)과 접합될 수 있다. 예를 들어, 제 2 다이 패드들(1124)은 제 1 다이 패드들(1024)과 결합하여 일체를 형성할 수 있다. 제 1 다이 패드들(1024)과 제 2 다이 패드들(1124)의 결합은 자연적으로 진행될 수 있다. 상세하게는, 제 1 다이 패드들(1024)과 제 2 다이 패드들(1124)은 동일한 물질(일 예로, 구리(Cu))로 구성될 수 있으며, 서로 접촉된 제 1 다이 패드들(1024)과 제 2 다이 패드들(1124)의 계면에서 표면 활성화(surface activation)에 의한 구리(Cu)-구리(Cu) 금속간 하이브리드 본딩(hybrid bonding) 프로세스(일 예로, 구리(Cu)-구리(Cu) 하이브리드 본딩)에 의해, 제 1 다이 패드들(1024)과 제 2 다이 패드들(1124)이 결합될 수 있다. 제 1 다이 패드들(1024)과 제 2 다이 패드들(1124)이 접합되어, 제 1 다이 패드들(1024)과 제 2 다이 패드들(1124) 사이의 경계면이 사라질 수 있다.
이때, 제 1 다이 패드들(1024)과 제 2 다이 패드들(1124)의 용이한 접합을 위하여, 제 1 다이 패드들(1024)과 제 2 다이 패드들(1124)의 표면에 표면 활성화(surface activation) 공정이 수행될 수 있다. 상기 표면 활성화 공정은 플라즈마 공정을 포함할 수 있다. 더하여, 제 1 다이 패드들(1024)과 제 2 다이 패드들(1124)의 용이한 접합을 위하여, 제 1 웨이퍼(1000) 및 제 2 웨이퍼(1100)에 압력 및 열이 가해질 수 있다. 가해진 압력은 예를 들어, 약 30MPa 미만의 압력을 포함할 수 있고, 가해진 열은 약 100℃ 내지 500℃의 온도에서의 어닐링(annealing) 프로세스를 포함할 수 있다. 대안적으로, 다른 양의 압력 및 열이 하이브리드 본딩 프로세스를 위해 이용될 수 있다.
다른 실시예들에 따르면, 제 1 웨이퍼(1000)와 제 2 웨이퍼(1100)의 접합 공정 시, 제 1 배선층(1020)의 제 1 절연층(1026)과 제 2 배선층(1120)의 제 2 절연층(1126)이 접합될 수 있다. 예를 들어, 제 1 절연층(1026)과 제 2 절연층(1126)은 서로 결합하여 하나의 절연층을 형성할 수 있다. 제 1 절연층(1026)과 제 2 절연층(1126)의 결합은 자연적으로 진행될 수 있다. 상세하게는, 제 1 절연층(1026)과 제 2 절연층(1126)은 동일한 물질(일 예로, 실리콘 산화물)로 구성될 수 있으며, 서로 접촉된 제 1 절연층(1026)과 제 2 절연층(1126)의 계면에서 표면 활성화(surface activation)에 의한 산화물-산화물 본딩에 의해 제 1 절연층(1026)과 제 2 절연층(1126)이 결합될 수 있다. 제 1 절연층(1026)과 제 2 절연층(1126)이 결합되어, 제 1 절연층(1026)과 제 2 절연층(1126) 사이의 경계면이 사라질 수 있다.
도 14를 참조하여, 제 2 웨이퍼(1100)의 일부가 제거될 수 있다. 상세하게는, 제 2 웨이퍼(1100)가 박형화될 수 있다. 예를 들어, 제 1 웨이퍼(1000)의 제 2 면(1000b) 상에 캐리어 기판을 부착한 후, 제 2 웨이퍼(1100)의 제 4 면(1100b) 상에 그라인딩(grinding) 공정이 수행될 수 있다.
상기 캐리어 기판을 제거한 후, 제 2 웨이퍼(1100)에 관통 홀들이 형성될 수 있다. 상기 관통 홀들은 제 2 웨이퍼(1100)를 관통하여 제 2 배선 패턴(1122)을 노출시킬 수 있다.
상기 관통 홀들 내에 제 1 관통 전극들(1130)이 형성될 수 있다. 예를 들어, 도전 물질이 제 2 웨이퍼(1100) 상에서 상기 관통 홀들을 채우고 제 2 웨이퍼(1100)의 제 4 면(1100b)을 덮도록 증착 공정 또는 도금 공정이 수행될 수 있다. 이후, 제 2 웨이퍼(1100)의 제 4 면(1100b) 상의 상기 도전 물질을 제거할 수 있다.
도 15를 참조하여, 제 3 웨이퍼(1200)가 제공될 수 있다. 제 3 웨이퍼(1200)는 반도체 웨이퍼일 수 있다. 예를 들어 제 3 웨이퍼(1200)는 실리콘(Si), 게르마늄(Ge) 또는 실리콘-게르마늄(Si-Ge)을 포함할 수 있다. 제 3 웨이퍼(1200)는 서로 대향하는 제 5 면(1200a) 및 제 6 면(1200b)을 포함할 수 있다.
제 2 집적 회로들(210)이 제 3 웨이퍼(1200)에 형성될 수 있다. 예를 들어, 제 2 집적 회로들(210)은 제 3 웨이퍼(1200)의 제 5 면(1200a)에 형성될 수 있다. 제 2 집적 회로들(210)은 도 1을 참조하여 설명한 제 1 다이(200, 도 1 참조)의 제 1 집적 회로(210, 도 1 참조)에 해당할 수 있다. 제 3 웨이퍼(1200)의 제 5 면(1200a)은 제 1 다이들(200)의 활성면(active surface)에 해당할 수 있다. 이후, 제 3 배선층(1220)이 제 2 집적 회로들(210)과 연결되도록 제 3 웨이퍼(1200)의 제 5 면(1200a) 상에 형성될 수 있다. 제 3 배선층(1220)은 제 2 집적 회로들(210)에 연결되는 제 3 배선 패턴(1222), 제 3 배선 패턴(1222)을 덮는 제 3 절연층(1226), 및 제 3 배선 패턴(1222)에 연결되고 제 3 절연층(1226)의 일면 상으로 노출되는 제 3 다이 패드들(1224)을 포함할 수 있다.
도 16을 참조하여, 제 2 웨이퍼(1100) 상에 제 3 웨이퍼(1200)가 접합될 수 있다. 상세하게는, 제 2 웨이퍼(1100) 상에 제 3 웨이퍼(1200)가 정렬될 수 있다. 제 3 웨이퍼(1200)의 제 5 면(1200a)이 제 2 웨이퍼(1100)의 제 4 면(1100b)을 향하도록, 제 3 웨이퍼(1200)가 제 2 웨이퍼(1100) 상에 위치될 수 있다. 즉, 제 3 웨이퍼(1200)와 제 2 웨이퍼(1100)는 face-to-back으로 정렬될 수 있으며, 제 3 웨이퍼(1200)의 제 3 배선층(1220)이 제 2 웨이퍼(1100)의 제 4 면(1100b)을 향할 수 있다.
제 3 웨이퍼(1200)의 제 3 다이 패드들(1224)은 제 2 웨이퍼(1100)의 제 1 관통 전극들(1130)과 접합될 수 있다. 예를 들어, 제 3 다이 패드들(1224)은 제 1 관통 전극들(1130)과 결합하여 일체를 형성할 수 있다. 제 3 다이 패드들(1224)과 제 1 관통 전극들(1130)의 결합은 자연적으로 진행될 수 있다. 상세하게는, 제 3 다이 패드들(1224)과 제 1 관통 전극들(1130)은 동일한 물질(일 예로, 구리(Cu))로 구성될 수 있으며, 서로 접촉된 제 3 다이 패드들(1124)과 제 1 관통 전극들(1130)의 계면에서 표면 활성화(surface activation)에 의한 구리(Cu)-구리(Cu) 금속간 하이브리드 본딩(hybrid bonding) 프로세스(일 예로, 구리(Cu)-구리(Cu) 하이브리드 본딩)에 의해, 제 3 다이 패드들(1124)은 제 1 관통 전극들(1130)이 결합될 수 있다. 제 3 다이 패드들(1124)과 제 1 관통 전극들(1130)이 접합되어, 제 3 다이 패드들(1124)과 제 1 관통 전극들(1130) 사이의 경계면이 사라질 수 있다.
도 17을 참조하여, 제 3 웨이퍼(1200)의 일부가 제거될 수 있다. 상세하게는, 제 3 웨이퍼(1200)가 박형화될 수 있다. 예를 들어, 제 1 웨이퍼(1000)의 제 2 면(1000b) 상에 캐리어 기판을 부착한 후, 제 3 웨이퍼(1200)의 제 6 면(1200b) 상에 그라인딩 공정이 수행될 수 있다.
상기 캐리어 기판을 제거한 후, 제 3 웨이퍼(1200)에 관통 홀들이 형성될 수 있다. 상기 관통 홀들은 제 3 웨이퍼(1200)를 관통하여 제 3 배선 패턴(1222)을 노출시킬 수 있다.
상기 관통 홀들 내에 제 2 관통 전극들(1230)이 형성될 수 있다. 예를 들어, 도전 물질이 제 3 웨이퍼(1200) 상에서 상기 관통 홀들을 채우고 제 3 웨이퍼(1200)의 제 6 면(1200b)을 덮도록 증착 공정 또는 도금 공정이 수행될 수 있다. 제 3 웨이퍼(1200)의 제 6 면(1200b) 상의 상기 도전 물질을 제거할 수 있다.
제 3 웨이퍼(1200)의 제 6 면(1200b) 상에 후면 패드들(1240)이 형성될 수 있다. 예를 들어, 도전 물질이 제 3 웨이퍼(1200)의 제 6 면(1200b)을 덮도록 증착 공정 또는 도금 공정이 수행될 수 있다. 제 3 웨이퍼(1200)의 제 6 면(1200b) 상의 상기 도전 물질을 패터닝하여 후면 패드들(1240)이 형성될 수 있다. 이와는 다르게, 후면 패드들(1240)은 제 2 관통 전극들(1230)의 형성 공정 시 함께 형성될 수 있다.
이후, 제 1 웨이퍼(1000), 제 2 웨이퍼(1100) 및 제 3 웨이퍼(1200)가 절단되어 제 3 다이들(400, 도 1 참조), 제 2 다이들(300, 도 1 참조) 및 제 1 다이들(200, 도 1 참조)이 개별적으로 분리될 수 있다. 예를 들어, 제 1 웨이퍼(1000), 제 2 웨이퍼(1100) 및 제 3 웨이퍼(1200)는 쏘잉 라인(SL)을 따라 싱귤레이션(singulation) 공정이 수행될 수 있다. 즉, 제 1 웨이퍼(1000), 제 2 웨이퍼(1100) 및 제 3 웨이퍼(1200)가 쏘잉(sawing)되어, 다이 적층체들(DS)이 서로 분리될 수 있다. 다이 적층체들(DS) 각각은 도 1의 다이 적층체(DS)와 실질적으로 동일할 수 있다.
도 1을 다시 참조하여, 기판(100) 상에 다이 적층체(DS)가 실장될 수 있다. 다이 적층체(DS)는 플립 칩(flip chip) 방식으로 기판(100)에 실장될 수 있다. 예를 들어, 기판(100)의 기판 패드들(102)과 제 1 다이(200)의 제 1 후면 패드(즉, 도 17의 후면 패드에 해당) 사이에 제공되는 솔더 볼 또는 솔더 범프와 같은 연결 단자(106)를 통해, 다이 적층체(DS)가 기판(100)에 전기적으로 연결될 수 있다.
다이 적층체(DS) 상에 방열체(500)가 형성될 수 있다. 예를 들어, 방열체(500)는 접착 필름(미도시)을 이용하여, 제 3 다이(400)의 후면(400b)에 접착될 수 있다. 일 예로, 접착 필름(미도시)은 서멀 그리스(thermal grease)와 같은 접촉 열전도제(thermal interface material, TIM)를 포함할 수 있다.
상기와 같이, 반도체 패키지가 제조될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 200: 제 1 다이
300: 제 2 다이 400: 제 3 다이
500: 방열체

Claims (10)

  1. 기판;
    상기 기판 상에 실장되는 다이 적층체; 및
    상기 기판과 상기 다이 적층체 사이에 제공되는 연결 단자들을 포함하되,
    상기 다이 적층체는:
    상기 기판과 대향하는 제 1 활성면을 갖는 제 1 다이, 상기 제 1 다이는 상기 제 1 다이를 수직 관통하는 제 1 관통 전극들을 갖고;
    상기 제 1 다이 상에 배치되고, 제 2 활성면을 갖는 제 2 다이, 상기 제 2 다이는 상기 제 2 다이를 수직 관통하는 제 2 관통 전극들을 갖고; 및
    상기 제 2 다이 상에 배치되고, 상기 기판을 향하는 제 3 활성면을 갖는 제 3 다이를 포함하고,
    상기 제 1 다이는 상기 제 1 활성면에 인접한 메모리 소자를 포함하고,
    상기 제 2 다이는 상기 제 2 활성면에 인접한 수동 소자를 포함하고,
    상기 제 3 다이는 상기 제 3 활성면에 인접한 로직 소자를 포함하고,
    상기 제 2 다이는 상기 제 2 활성면이 상기 제 3 활성면과 접하도록 배치되고,
    상기 제 2 다이는 상기 제 2 활성면과 대향하는 제 1 비활성면이 상기 제 1 활성면과 접하도록 배치되는 반도체 패키지.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 다이는 상기 제 1 활성면에 제공되는 제 1 패드들을 갖고,
    상기 제 2 다이는 상기 제 2 활성면에 제공되는 제 2 패드들을 갖고,
    상기 제 3 다이는 상기 제 3 활성면에 제공되는 제 3 패드들을 갖는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 제 2 패드들과 상기 제 3 패드들을 서로 접하되, 상기 제 2 패드들과 상기 제 3 패드들은 동일한 물질로 이루어진 일체를 구성하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제 1 다이는 상기 제 1 활성면과 대향하는 제 2 비활성면 상에 제공되는 제 4 패드들을 더 포함하고,
    상기 제 1 관통 전극들은 상기 제 1 다이를 관통하여 상기 제 1 패드들 및 상기 제 4 패드들에 접속되는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제 1 다이의 폭, 상기 제 2 다이의 폭 및 상기 제 3 다이의 폭은 동일하고,
    상기 제 1 다이의 측면, 상기 제 2 다이의 측면 및 상기 제 3 다이의 측면은 정렬되는 반도체 패키지.

  7. 기판;
    상기 기판 상에서 제 1 활성면이 상기 기판을 향하도록 배치되는 로직 다이;
    상기 기판과 상기 로직 다이 사이에서 제 2 활성면이 상기 제 1 활성면과 접하도록 배치되는 수동 소자 다이; 및
    상기 기판과 상기 수동 소자 다이 사이에서 제 3 활성면이 상기 제 2 활성면과 대향하는 상기 수동 소자 다이의 제 1 비활성면과 접하도록 배치되는 메모리 다이를 포함하되,
    상기 로직 다이의 상기 제 1 활성면에 제공되는 제 1 패드들은 상기 수동 소자 다이의 상기 제 2 활성면에 제공되는 제 2 패드들과 동일한 물질로 이루어진 일체를 구성하고,
    상기 수동 소자 다이는 상기 수동 소자 다이를 관통하는 제 1 관통 전극을 통해 상기 메모리 다이의 상기 제 3 활성면에 제공되는 제 3 패드들에 접속되고,
    상기 메모리 다이는 상기 제 3 활성면에 인접한 메모리 소자를 포함하고,
    상기 수동 소자 다이는 상기 제 2 활성면에 인접한 수동 소자를 포함하고,
    상기 로직 다이는 상기 제 1 활성면에 인접한 로직 소자를 포함하는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 수동 소자 다이는 상기 제 1 비활성면 상에 제공되는 제 4 패드들을 더 포함하고,
    상기 제 1 관통 전극들은 상기 수동 소자 다이를 관통하여 상기 제 2 패드들 및 상기 제 4 패드들에 접속되고,
    상기 메모리 다이의 상기 제 3 패드들은 상기 수동 소자 다이의 상기 제 4 패드들과 동일한 물질로 이루어진 일체를 구성하는 반도체 패키지.
  9. 제 7 항에 있어서,
    상기 메모리 다이는 상기 제 3 활성면과 대향하는 제 2 비활성면에 제공되는 제 5 패드들을 더 포함하고,
    상기 메모리 다이는 상기 기판의 기판 패드들과 상기 제 5 패드들 사이에 제공되는 연결 단자들을 통해 상기 기판에 실장되는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 메모리 다이는 상기 메모리 다이를 관통하여 상기 제 3 패드들과 상기 제 5 패드들을 연결하는 제 2 관통 전극을 더 포함하는 반도체 패키지.
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