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KR102740335B1 - 메모리 인터페이스를 위한 PAM-3 드라이버의 ZQ Calibration 장치 및 방법 - Google Patents

메모리 인터페이스를 위한 PAM-3 드라이버의 ZQ Calibration 장치 및 방법 Download PDF

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KR102740335B1
KR102740335B1 KR1020220181582A KR20220181582A KR102740335B1 KR 102740335 B1 KR102740335 B1 KR 102740335B1 KR 1020220181582 A KR1020220181582 A KR 1020220181582A KR 20220181582 A KR20220181582 A KR 20220181582A KR 102740335 B1 KR102740335 B1 KR 102740335B1
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Abstract

본 발명이 일 측면에 따르면, Memory interface를 위한 임피던스 교정장치는, 상기 임피던스 교정장치는 기준저항이 접속된 ZQ 단자의 전압을 기준전압(VREF)에 맞추어 제1풀업 임피던스 교정을 수행하는 제1 교정회로 및 상기 제1-1 교정회로를 포함하는 제1 교정회로 세트; 상기 제1-1 교정회로의 출력전압에 의한 하이레벨 노드(H)의 전압을 상기 기준전압(VREF)에 맞추어 제2 풀다운 임피던스 교정을 수행하는 제2교정회로를 포함하는 제2교정회로 세트; 및 상기 제1 교정회로 세트 및 제2교정회로 세트의 출력전압에 의한 제3미들레벨 노드(M)의 전압을 미들 기준전압(VREFMID)에 맞추어 제3풀업 임피던스 교정을 수행하는 제3 교정회로를 포함하는 제3미드레벨 임피던스 교정부를 포함하는 것을 특징으로 한다.

Description

메모리 인터페이스를 위한 PAM-3 드라이버의 ZQ Calibration 장치 및 방법{Apparatus and method of ZQ Calibration of PAM Driver for Memory interface}
본 발명은 메모리 인터페이스를 위한 PAM-3 드라이버의 ZQ Calibration 장치 및 방법 에 관한 것이다.
자율주행차, 클라우드, 모바일 등의 기술이 발전함에 따라 적은 수의 핀으로 대용량 데이터를 효율적으로 전송할 수 있어 고속 직렬 링크가 널리 채택되고 있다. 이러한 기술은 안전한 신호 무결성과 낮은 전력 소비와 함께 핀당 높은 데이터 전송률을 요구한다.
그러나 핀당 데이터 속도를 높이면 채널의 주파수에 따른 삽입 손실로 인해 신호 무결성이 저하되고 입출력(I/O) 트랜시버의 전력 소비가 증가한다.
전통적으로 신호전송은 0 또는 1 또는 단일 비트가 전송되도록 허용하는 NRZ(Non-Return-to-Zero) 인코딩 방식이 적용되었다. 최근 IC 공정 기술의 발달과 더불어 IC 집적도와 처리 속도는 기하급수적으로 향상되고 있다. 그러나 IC 간의 통신을 위한 전송 채널 밴드 폭(communication channel bandwidth)이 IC에 비해 늦은 속도로 향상됨에 따라 IC 시그널링 속도를 제한시키는 문제를 유발하였다.
이러한 문제를 해소하기 위해 종래 밴드 제한 전송 채널에서 한 심볼 타임 동안 여러 비트를 전송하는 방법이 연구되었다.
이러한 방법 중에서 자연스러운 진행은 원 정보 비트열 각각을 진폭 크기에 대응시하는 펄스 열(列)로 변조시켜서 2비트를 전송할 수 있도록 하는 펄스 진폭 변조(PAM, Pulse Amplitude Modulation)방식이며, 이에 대한 예는 진폭 변조를 사용하여 1-UI 기호에 2비트 정보를 포함하는 4단계 펄스 진폭 변조(PAM-4)를 사용하는 방법이 포함되었다(비특허문헌 4 참조).
종래의 NRZ(Non-Return-to-Zero) 시그널링에서는 정해진 두 개의 레벨에서 "1" 또는 "0"을 판단하며, 단위 시간(Unit Interval)에서 하나의 데이터가 전송된다.
이에 비하여 PAM-4는 한 개의 비트에서 4 개(00, 01, 10, 11)의 고유한 전압 레벨을 가지고 있으며, 각 레벨은 두 개의 비트가 하나의 심볼로 전송된다. 심볼 당 두 비트 데이터를 전송하므로, NRZ 시그널링의 전송 속도보다 2 배의 데이터를 전송할 수 있다. 같은 양의 정보를 전송한다면 종래 NRZ에 비래 1/2 시간에 데이터 전송이 가능하다. 따라서 동일한 주파수에서 PAM-4는 NRZ 방식의 2배 대역폭을 갖는다.
이 PAM-4 시그널링은 전력 소모를 줄일 수 있고 Nyquist 주파수가 동일한 데이터 전송률에서 NRZ(Non-Return-to-Zero) 시그널링의 절반에 불과하기 때문에 신호 무결성을 향상시킬 수 있다(비특허문헌 5 참조).
그러나 PAM-4 신호는 NRZ에 비해 전압 마진이 1/3이므로 신호 대 잡음비(SNR)를 -9.5dB로 낮추고 동시 스위칭 출력 잡음(SSN)에 취약하다. 또한 단일 종단 신호를 사용하는 메모리 인터페이스는 이러한 노이즈 소스에 더 취약하다(비특허문헌 6참조).
한편 PAM-3 방식은 데이터 라인이 -1, 0 또는 +1을 전달할 수 있는 기술이다. PAM-3 방식의 전송 예는 실제로 2개의 PAM-3 전송을 3비트 데이터 신호로 결합하는 것이다. 예를 들어 000은 -1 다음에는 -1로써, PAM-3 방식의 인코딩 예는 표1과 같다.
종래 NRZ방식을 PAM-3 및 PAM-4와 전송속도를 비교하면 PAM-3의 데이터 전송 속도가 NRZ와 PAM-4의 중간 속도를 가지는 것으로 나타난다.　
한편, PAM-3는 PAM-4에 비해 feasibility가 높고 또한 voltage margin이 1.5배 클 뿐만 아니라 왜곡에 강한 특성을 가지고 있다(비특허문헌 6 참조).
NRZ, PAM- 및 PAM-4를 대비하면 다음 표2와 같다.
신호 무결성은 출력 드라이버의 임피던스 불일치로 인한 반사로 인해 악화될 수 있다(비특허문헌 3 참조).
메모리 인터페이스에서는 임피던스 불일치로 인한 반사를 줄이기 위해 DDR2에서 ODT(On-die termination)가 채택되었으나, 공정, 온도 및 전압(PVT)에 따라 ODT 값이 변경되어 신호 왜곡이 발생할 수 있다. 따라서 DRAM은 임피던스 교정을 위한 기능인 ZQ 교정을 채택하여야 한다(비특허문헌9 참조).
특허문헌1은 종래의 ODT 회로의 임피던스 특성을 교정하는 임피던스 교정방법에 대해 개시하고 있다. 그러나 기존의 ZQ 보정은 NRZ 신호에 초점을 맞추어져 왔다.
고속 신호의 integrity을 위하여 impedance matching이 매우 중요한데 driver 및 수신부의 ODT(On-Die Termination) 모두 PVT변화에 따라 임피던스가 30% 정도까지 오차가 발생할 수 있다(비특허문헌 9 참조).
따라서, PVT변동에 의한 임피던스의 변화를 대처할 수 있는 ZQ calibration 회로가 메모리 인터페이스에서는 필요하다.
NRZ 신호에 비해 PAM-3은 전압 마진이 절반이므로 SNR 감쇠가 -6.0dB이다. PAM-3 신호의 성능은 최악의 아이-하이트(eye-height)와 밀접한 관련이 있으므로 두 아이-하이트(eye-height) 눈 높이 간의 차이를 줄이는 것이 필수적이다. 해당 성능은 RLM(Level Separation mismatch)의 비율로 표현될 수 있다(비특허문헌 2 참조).
도 1은 PAM-3 드라이버의 시그널링에서 RLM의 개념을 도시한 것이다.
두 아이-하이트(eye-height) 간의 차이를 줄여서 RLM=1이 이상적이나 실 예에서는 많은 차이가 발생한다. 이러한 차이에 대한 RLM을 보상하기 위한 많은 연구들(비특허문헌 4-8 참조)이 있지만 대부분은 PAM-4 신호를 대상으로 한다. 따라서 새로운 PAM-3 드라이버의 아키텍처가 필요하다.
또한, PAM-3 driver의 경우 전송 data가 middle일 때, 트랜지스터의 비선형성으로 인해 임피던스 값이 틀어져 기존의NRZ 전송 방식의 ZQ calibration 회로로는PAM-3 전송 방식에서 정확한 middle 레벨을 보장할 수 없다. 이에 따라 PAM-3 신호를 사용하는 차세대 메모리 인터페이스를 위한 새로운 ZQ 보정 방법이 필요하다.
대한민국 등록특허공보 10-0541557호(메모리 모듈 및 이 모듈의 반도체 메모리 장치의 임피던스교정 방법)
[1] M.-H. Chien, Y.-L. Lee, J.-R. Goh, and S.-J. Chang, "low power duobinary voltage mode transmitter,"in 2017 IEEE/ACM International Symposium on Low Power Electronics and Design(ISLPED), July 2017. [2] Y.-U. Jeong, J.-H. Chae, S. Choi, J. Yun, S.-H. Jeong, and S. Kim, "low-power and low-noise 20:1 serializer with two calibration loops in 55-nm CMOS," in 2019 IEEE/ACM International Symposium on Low Power Electronics and Design (ISLPED), July 2019. [3] E. Proesel and T. O. Dickson, "20-Gb/s, 0.66-pJ/bit serial receiver with 2-stage continuous-time linear equalizer and 1-tap decision feedback equalizer in 45nm SOI CMOS,"in Symp. VLSI Circuits Dig. Tech. Papers, pp. 206-207, June 2011. [4] J. Kim et al., "112 Gb/s PAM-4 56 Gb/s NRZ reconfigurable transmitter with three-tap FFE in 10-nm FinFET,"IEEE Journal of Solid-State Circuits, vol. 54, no. 1, pp. 29-42, Jan. 2019. [5] N. Dikhanminjia et al. "serial link challenges using multi-level signaling,IEEE 24th Electrical Performance of Electronic Packaging and Systems (EPEPS), pp. 57-60, Oct. 2015. [6] H. Park et al."1.11-pJ/bit single-ended PAM-3 transceiver for high-speed memory links,"IEEE Journal of Solid-State Circuits, vol. 56, no. 2, pp. 581-590, Feb. 2021. [7] C. Hyun, H. Ko, J.-H. Chae, H. Park, and S. Kim, "20Gb/s dual-mode PAM4/NRZ single-ended transmitter with RLM compensation,"2019 IEEE International Symposium on Circuits and Systems (ISCAS), 2019, pp. 1-4 [8] Y.-U. Jeong, H. Park, C Hyun, J-H Chae, S.-H. Jeong, and S. Kim, " 0.64-pJ/bit 28-Gb/s/pin high-linearity single-ended PAM-4 transmitter with an impedance-matched driver and three-point ZQ calibration for memory interface,"IEEE Journal of Solid-State Circuits, vol56, no4, pp.1278-1287, Apr. 2021 [9] 조민형, 전영득, 한진호(2021). "고속 LPDDR 메모리 인터페이스의 신호 무결성 향상을 위한 ZQ Calibration 회로설계", 대한전자공학회, 하계학술대회, pp. 196-197.
본 발명의 목적은 메모리 인터페이스용 PAM-3 driver의 RLM (Ratio of Level Mismatch) 개선을 위한 ZQ calibration 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 메모리 인터페이스를 위한 PAM-3 Driver의 미들레벨의 출력 전압을 안정적으로 보장할 수 있는 ZQ calibration 회로를 제공하는 것이다
본 발명이 일 측면에 따르면, Memory interface를 위한 임피던스 교정장치는, 상기 임피던스 교정장치는 기준저항이 접속된 ZQ 단자의 전압을 기준전압(VREF)에 맞추어 제1풀업 임피던스 교정을 수행하는 제1 교정회로와 상기 제1교정회로와 동일한 교정동작을 수행하는 제1-1 교정회로를 포함하는 제1 교정회로 세트; 상기 제1-1 교정회로의 출력전압에 의한 하이레벨 노드(H)의 전압을 상기 기준전압(VREF)에 맞추어 제2 풀다운 임피던스 교정을 수행하는 제2교정회로를 포함하는 제2교정회로 세트; 및 상기 제1 교정회로 세트 및 제2교정회로 세트의 출력전압에 의한 제3미들레벨 노드(M)의 전압을 미들 기준전압(VREFMID)에 맞추어 제3풀업 임피던스 교정을 수행하는 제3 교정회로를 포함하는 제3미드레벨 임피던스교정부를 포함하는 것을 특징으로 한다.
또한, 상기 제1 교정회로 세트는 상기 ZQ 단자의 전압과 기준전압(VREF)을 비교하여 제1비교신호를 발생시키는 제1비교부; 및 상기 제1비교부의 제1비교신호를 입력받아 상기 제1 교정회로, 제1-1 교정회로에 제1임피던스 제어코드에 의한 제1풀업 교정신호를 발생시키는 제1제어부를 포함하며, 상기 제2교정회로 세트는 상기 제1-1 교정회로의 출력전압에 의한 H노드 단자 전압과 기준전압(VREF)의 전압을 비교하여 제2비교신호를 발생시키는 제2비교부; 및 상기 제2비교부의 제2비교신호를 입력받아 상기 제2교정회로에 제2임피던스 제어코드에 의한 제2풀다운 교정신호를 발생시키는 제2 제어부를 포함하는 것을 특징으로 한다.
또한, 상기 제3미들레벨 임피던스 교정부는, 상기 제1-1 교정회로를 복제한 제1-3교정회로의 출력과 상기 제2교정회로를 복제한 제2-3 교정회로의 출력에 의한 미들레벨 노드 단자(M)의 전압과 미들 기준전압(VREFM)을 비교하여 제3비교신호를 발생시키는 제3비교부; 및 상기 제3비교부의 제3비교신호를 입력받아 제3 교정회로에 제3임피던스 제어코드에 의한 제3풀업 교정신호를 발생시키는 제3 제어부; 를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 측면에 따르면, 상기 임피던스 교정장치에 의한 임피던스 교정방법은, 상기 ZQ단자의 전압이 상기 기준전압(VREF)에 수렴되도록 교정시키는 제1 풀업 임피던스 교정단계; 상기 제1풀업 임피던스 교정단계에 의해 교정된 상기 제1 교정회로의 출력에 의한 하이레벨 노드(H)의 전압을 상기 기준전압(VREF)에 수렴되도록 교정시키는 제2 풀다운 임피던스 교정단계; 및 상기 제1 풀업 임피던스 교정단계에 의해 교정된 제1-3교정회로의 출력과 상기 제2 풀다운 임피던스 교정단계를 수행하여 교정된 제2-3 교정회로의 출력에 의한 미들레벨 노드 단자(M)의 전압을 미들 기준전압(VREFMid)에 수렴되도록 교정시키는 제3풀업 임피던스 교정단계; 를 포함하는 것을 특징으로 한다.
또한, 상기 제1 풀업 임피던스 교정단계는, 상기 제1 교정회로 세트의 제1 비교부가 상기 ZQ단자의 전압(Vp)을 기준전압(VREF)과 비교하여 제1 비교신호를 출력하는 단계; 상기 제1 교정회로 세트의 제1제어부가 상기 제1 비교신호에 응답하여 제1 임피던스 제어코드(Pcode)를 변화시킨 제1 풀업 교정신호를 출력하는 단계; 및 상기 제1 교정회로 세트의 제1 교정회로 및 제1-1 교정회로가 상기 제1풀업 교정신호에 응답하여 내부 임피던스를 변화시키는 단계; 를 포함하는 것을 특징으로 한다.
삭제
또한, 상기 제1풀업 임피던스 교정단계 및 제2풀다운 임피던스 교정단계는 6bit로 수행되고, 상기 제3 풀업 임피던스 교정단계는 4bit로 수행되는 것을 특징으로 한다.
또한, 상기 제2풀다운 임피던스 교정단계는, 상기 제2교정회로 세트의 제2 비교부가 상기 하이레벨 노드(H)의 전압을 기준전압(VREF)과 비교하여 제2 비교신호를 출력하는 단계; 상기 제2교정회로 세트의 제2제어부가 상기 제2 비교신호에 응답하여 제2 임피던스 제어코드(Pcode)를 변화시킨 제2 풀다운 교정신호를 출력하는 단계; 및 상기 제2교정회로가 상기 제2풀다운 교정신호에 응답하여 내부 임피던스를 변화시키는 단계; 를 포함하는 것을 특징으로 한다.
또한, 상기 제2교정회로는 상기 제1풀업 임피던스 교정단계가 수행된 제1-1 교정회로를 기준으로 임피던스 matching을 수행하는 것을 특징으로 한다.
또한, 상기 제3 풀업 임피던스 교정단계는, 상기 제3미들레벨 임피던스 교정부의 제3비교부가 상기 제1풀업 임피던스 교정단계를 수행한 제1-3교정회로와 상기 제2풀다운 임피던스 교정단계를 수행한 제2-3 교정회로의 출력에 의한 미들레벨 노드 단자(M)의 전압과 미들 기준전압(VREFMID)의 전압을 비교하여 제3비교신호를 출력하는 단계; 상기 제3미들레벨 임피던스 교정부의 제3제어부가 상기 제3비교신호에 응답하여 제3 임피던스 제어코드를 변화시킨 제3 풀업 교정신호를 출력하는 단계; 및 상기 제3미들레벨 임피던스 교정부의 제3교정회로가 상기 제3풀업 교정신호에 응답하여 내부 임피던스를 변화시키는 단계; 를 포함하는 것을 특징으로 한다.
또한, 상기 제3미들레벨 임피던스 교정부는 상기 제1 교정회로 및 제 2교정회로로부터 최상위비트(MSB) 및 최하위비트(LSB)를 입력받고 4비트 중간 레벨 ZQ 코드로 수정된 미들레벨 비트(Y<3;0>) 구간에서 제3 풀업 임피던스 교정단계를 수행하는 것을 특징으로 한다.
본 발명의 일 실시 예에 따른 ZQ Calibration 장치 및 방법은 하이레벨, 로우레벨 및 미들레벨에 모두 높은 선형성을 가지며, 임피던스를 최적으로 교정할 수 있다.
본 발명의 일 실시 예에 따른 ZQ Calibration 장치는 21 Gb/s/핀당 데이터 속도를 달성하며, 중간 수준의 ZQ 교정을 통해 0.983의 RLM을 갖습니다. 또한, 21Gb/s/핀당 데이터 속도에서의 PAM-3 eye diagram은 각각 211mV, 218mV의 평준화된 높이를 갖고 middle값이 0.25±0.01V를 만족하여 선형적인 출력과 RLM이 0.983으로 향상될 수 있다.
도 1은 PAM-3 드라이버의 시그널링에서 RLM의 개념을 도시한 것이다
도 2는 본 발명의 일 실시 예에 따른 메모리 인터페이스를 위한 PAM-3 Driver의 ZQ Calibration 장치의 블록도의 예를 도시한 것이다.
도 3은 하이-로우 레벨 임피던스 교정부(100)의 개략도와 교정단계 후의 3개의 출력레벨을 생성하는 동작을 도시한 것이다.
도 4는 본 발명의 일 실시 예에 따른 하이-로우 레벨 임피던스 교정부(100)와 미들레벨 임피던스 교정부(300)를 포함하는 교정장치의 개략도와 임피던스 교정단계 후, 3개의 출력레벨을 생성하는 동작을 도시한 것이다.
도 5는 본 발명의 일 실시 예에 따른 하이-로우 레벨 임피던스 교정부(100)와 미들레벨 임피던스 교정부(300)를 포함하는 교정장치가 적용된 PAM-3 송신기의 예를 도시한 것이다.
도 6은 본 발명의 일 실시 예에 따른 PAM-3 시그널링을 위한 ZQ 교정장치에 대한 홀드 신호 생성기의 블록도를 도시한 것이다.
도 7은 본 발명의 일 실시 예에 따른 PAM-3 드라이버와 ZQ 교정장치의 레이아웃을 도시한 것이다.
도 8a는 21Gb/s PAM-3의 제1 풀업 임피던스 교정단계 및 제2 풀다운 임피던스 교정단계에 의한 출력 아이 다이어그램을 도시한 것이다.
도 8b는 제1 풀업 임피던스 교정단계 및 제2 풀다운 임피던스 교정단계를 거쳐서 제3 풀업 임피던스 교정단계 후의 출력 아이 다이어그램을 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서에 기재된 "~부", "~기", "모듈", "장치" 등의 용어는 적어도 하나의 기능이나 작동을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속될 수 있지만, 그 구성 요소와 그 다른 구성요소 사이에 또 다른 구성 요소가 '연결', '결합' 또는 '접속'될 수도 있다고 이해되어야 할 것이다.
이하 본 발명의 구현에 따른 메모리 인터페이스를 위한 PAM-3 Driver의 ZQ Calibration 장치 및 방법에 관해 상세하게 설명한다.
본 발명의 일 실시 예에서는 특히 반도체 메모리 인터페이스를 위한 PAM-3 Driver의 온-다이 터미네이션(ODT:On-Die Termination) 회로 등의 임피던스 장치의 임피던스 교정 방법에 관해 설명한다.
반도체 메모리 장치들은 전송라인을 통하여 다른 반도체 집적 회로 장치들과 데이터를 주고받는다. 따라서, 대부분의 반도체 집적 회로 장치들은 반도체 집적 회로 장치로부터 외부로 신호를 출력하기 위한 온 다이 터미네이션 회로를 포함하고 있다. 이 경우, 신호 충실도(signal integrity)를 확보하기 위해서는 온 다이 터미네이션 회로의 임피던스 특성을 교정(calibration)하여야 하며, 시스템이 고속으로 동작할수록 상기 교정의 필요성은 커진다.
도 2는 본 발명의 일 실시 예에 따른 메모리 인터페이스를 위한 PAM-3 Driver의 ZQ Calibration 장치의 블록도의 예를 도시한 것이다.
본 발명의 일 실시 예에 따른 ZQ Calibration 장치는 하이-로우레벨 임피던스 교정부(100) 및 미들-레벨 임피던스 교정부(300)를 포함하는 것을 특징으로 한다.
도 2를 참조하면 하이-로우 레벨 임피던스 교정부(100)는 기준저항(RZQ)이 접속된 ZQ 단자의 전압을 기준전압(VREF)에 맞추어 제1 풀업 임피던스 교정단계를 수행하는 제1 교정회로(111)와 상기 제1 교정회로(111)와 동일한 교정동작을 수행하는 제1-1 교정회로(110)를 포함하는 제1 교정회로세트(①) 및 상기 제1-1 교정회로(110)의 출력전압에 의한 하이레벨 노드(H)의 전압을 기준전압(VREF)에 맞추어 제2 풀-다운 임피던스 교정단계를 수행하는 제2 교정회로(120)를 포함하는 제2 교정회로세트(②)를 포함한다.
또한, 상기 미들-레벨 임피던스 교정부(300)는 상기 제1-1 교정회로(110)를 복제한 제1-3 교정회로(310) 및 제2 교정회로(120)를 복제한 제2-3 교정회로(320)의 출력전압에 의한 제3 미들레벨 노드(M)의 전압을 미들 기준전압(VREFM)에 맞추어 제3 풀업 임피던스 교정단계를 수행하는 제3 교정회로(330)를 포함하는 제3 교정회로 세트(③)를 포함한다.
본 발명의 일 실시 예에 따르면, 상기 제1 교정회로(111)는 상기 제1-1 교정회로(110)의 복제드라이버로써, 제1-1 교정회로(110)와 동일한 교정동작을 수행하는 것을 특징으로 한다.
제1 교정회로 세트(①)는 기준저항(RZQ)이 접속된 ZQ 단자의 전압과 기준전압(VREF)을 비교하여 제1 비교신호를 발생시키는 제1 비교부(116), 상기 제1비교부의 제1 비교신호를 입력받아 제1 교정회로(111), 제1-1 교정회로(110)에 제1임피던스 제어코드(ZQP<5:0>, pcode)에 의한 제1 풀업 교정신호를 발생시키는 제1 제어부(115)를 포함한다.
제2 교정회로 세트(②)는 제1-1 교정회로(110)의 출력전압에 의한 H노드 단자 전압과 기준전압(VREF)을 비교하여 제2 비교신호를 발생시키는 제2 비교부(126), 상기 제2 비교부의 제2 비교신호를 입력받아 제2 교정회로(120)에 제2임피던스 제어코드(ZQN<5:0>, Ncode)에 의한 제2 풀-다운 교정신호를 발생시키는 제2 제어부(125)를 포함한다.
도 2를 참조하면, 외부 기준 저항(RZQ=100Ω)과 제1 교정회로(111)는 ZQ 핀을 통해 연결된다.
또한, 본 발명의 일 실시 예에 따른 H노드 단자는 제1-1 교정회로(110)의 출력전압과 제2 교정회로(120)의 출력단자를 연결한 회로의 중간 노드이다.
본 발명의 일 실시 예에 따르면, 제1 교정회로(111), 제1-1 교정회로(110)는 PMOS 트랜지스터 어레이를 포함한다.
또한, 제2 교정회로(120)는 NMOS 트랜지스터 어레이를 포함하는 것을 특징으로 한다.
도 2를 참조하면 미들레벨 임피던스 교정부(300)는 제1-1 교정회로(110)를 복제한 제1-3 교정회로(310) 및 제2 교정회로(120)를 복제한 제2-3 교정회로(320), 상기 제1-3 교정회로(310)와 제2-3 교정회로(320)의 출력에 의한 미들레벨 노드 단자(M)의 전압과 미들 기준전압(VREFmid)의 전압을 비교하여 제3 비교신호를 발생시키는 제3비교부(316), 상기 제3비교부(316)의 비교신호를 입력받아 제3 교정회로(330)에 제3 풀업 임피던스 제어코드(ZQM<3:0>)에 의한 제3 풀업 교정신호를 발생시키는 제3 제어부(315)를 포함한다.
도 2에서 VREF는 기준전압을 나타내며, 본 발명의 일 실시 예에서는 VDDQ/2인 0.5V로 설정된다.
본 발명의 일 실시 예에 따른 ZQ Calibration 장치의 ZQ Calibration 방법은 다음과 같이 수행된다.
본 발명의 일 실시 예에 따른 ZQ Calibration 장치의 ZQ Calibration 방법은 기준저항(RZQ)이 접속된 ZQ단자의 전압이 기준전압(VREF)에 수렴되도록 교정시키는 제1 풀업 임피던스 교정단계(①회로세트 참조); 상기 제1 풀업 임피던스 교정단계(①단계)에 의해 교정된 제1 교정회로(111)의 출력에 의한 H노드 단자 전압을 기준전압(VREF)에 수렴되도록 교정시키는 제2 풀다운 임피던스 교정단계(②회로세트 참조); 및 상기 제2 풀다운 임피던스 교정단계에 의해 교정된 제1-3 교정회로(310)의 출력과 제2-3 교정회로(320)의 출력에 의한 미들레벨 노드 단자(M)의 전압을 미들 기준전압(VREFMid)에 수렴되도록 교정시키는 제3 풀업 임피던스 교정단계(③회로세트 참조); 를 포함한다.
제1 풀업 임피던스 교정단계(①회로세트 참조)에서 ZQ 캘리브레이션 시작 명령이 나오면 풀업 캘리브레이션을 먼저 수행하고 제1풀업 임피던스 제어 코드를 검색한다. 제1 풀업 임피던스 교정단계에서 제1 교정회로(111) 및 제1-1 교정회로(110)는 제1 풀업 임피던스 제어코드(Pcode)에 의한 제1 풀업 교정신호에 응답하여 내부 임피던스를 변화시킨다. 제1 비교부(116)는 ZQ단자의 전압이 기준 전압(VREF)보다 높은지 여부에 따라 제1 비교신호를 출력한다. 제1 제어부(115)는 제1 비교부(116)의 출력신호인 제1 비교신호에 응답하여 제1 임피던스 제어코드(Pcode)를 변화시킨다.
본 발명의 일 실시 예에서는 ZQ단자의 전압(VP)이 원하는 스윙 레벨과 같아지는 지점은 제1 비교부(1116)와 카운터인 제1제어부(115)를 이용하여 네거티브 피드백 방식으로 제어된다. 풀업 교정이 완료된 후 풀업 복제부 교정회로의 임피던스는 RZQ에 수렴하게 된다.
본 발명의 일 실시 예에 따르면, ZQ calibration이 시작되면 ZQB 신호가 low가 되어 아래쪽 PMOS가 on이 된다. 본 발명의 일 실시 예에서는 제1 교정회로(111)는 1㎛ width의 PMOS를 차례대로 1개부터 32개까지 병렬로 연결되어 동작된다.
본 발명의 일 실시 예에 따른 제1 풀업 임피던스 교정단계에서 저항 비율 구성이 병렬로 의해 생성된 VD 신호를 기준이 되는 기준전압(VREF) 신호와 비교하고, 그 비교신호에 따른 UP/DOWN신호를 제1제어부(115)에 입력한다.
제1 제어부(115)에서 출력된 출력된 제1 풀업 임피던스 제어코드(Pcode<5:0>)에 의한 제1 풀업 교정신호에 따라 제1 교정회로(111) 및 제1-1 교정회로(110)의 PMOS를 on/off을 제어하며 이 과정을 통해 제1 교정회로(111) 및 제1-1 교정회로(110)에 대해 100Ωimpedance matching이 수행된다.
본 발명의 일 실시 예에서는 제1 풀업 임피던스 교정단계(①회로세트 참조) 후에는 제1풀업 임피던스 제어코드를 제2 교정회로(120)로 전달한 후 제2 풀다운 임피던스 교정단계(②가 연속적으로 수행된다.
제2 풀다운 임피던스 교정단계(②에서 제2비교부(126)는 제1-1 교정회로(110)의 출력전압에 따른 H노드 단자 전압과 기준전압(VREF)의 전압을 비교하여 제2 비교신호를 출력한다. 제2 제어부(125)는 상기 제2 비교신호에 응답하여 제2 임피던스 제어코드(Ncode, <5:0>)를 변화시켜서 제2 풀다운 교정신호를 발생시킨다. 또한, 제2 교정회로(120)는 제2 임피던스 제어코드(Ncode, <5:0>)에 의한 제2 풀다운 교정신호에 응답하여 내부 임피던스를 변화시킨다.
본 발명의 일 실시 예에 따른 기준전압(VREF)의 레벨은 전원공급전압(VDDQ)의 절반의 레벨(VDDQ/2)로 설정된다. 제1 비교부(116)는 ZQ노드의 전압(Vp)을 기준전압(VREF)과 비교하여 높고 낮은 지 여부를 검출하여 그에 따라 제1 비교신호를 출력한다 제1 제어부(115)는 제1 비교신호에 응답하여 제1 임피던스 제어코드(Pcode)를 변화시켜서 제1 풀업 교정신호를 발생시킨다.
예를 들면, ZQ단자의 전압이 기준 전압(VREF)보다 높다면 제1 교정회로(111)의 임피던스가 기준저항(RZQ)의 임피던스보다 작다는 의미이므로, 제1 교정회로(111)의 임피던스가 현재보다 증가되도록 제1 임피던스 제어코드(Pcode)를 변화시키고, ZQ단자의 전압이 기준 전압(VREF)보다 낮다면 제1 교정회로(111)의 임피던스가 기준저항(RZQ)의 임피던스보다 크다는 의미이므로, 제1 교정회로(111)의 임피던스가 현재보다 감소되도록 제1임피던스 제어코드(Pcode)를 변화시킨다.
또한, 제1임피던스 제어코드(Pcode)는 제1-1 교정회로(110)에도 동일하게 입력되어 제1-1 교정회로(110)의 임피던스도 제1 교정회로(111)의 임피던스와 동일한 값을 갖게 된다. 이와 같은 교정단계를 거쳐서 제1 교정회로(111) 및 제1-1 교정회로(110)의 임피던스는 기준저항(RZQ)의 임피던스와 같은 값을 가지게 된다. 또한, ZQ단자의 전압 레벨은 기준전압(VREF), 즉, 전원공급전압(VDDQ)의 절반 레벨(VDDQ/2)이 된다.
본 발명의 일 실시 예에 따르면, 제1 풀업 임피던스 교정단계(①의 회로는 높은 해상력(resolution)을 위해 6bit로 설계된 것을 특징으로 한다. 또한, 전술한 바와 같이 제1임피던스 교정단계(①에서 제1임피던스 제어코드(Pcode<5:0>가 PMOS를 on/off 제어하여 저항을 조절함으로써, 교정이 수행된다.
본 발명의 일 실시 예에서 제1 풀업 임피던스 교정단계(①를 끝나면, 제1-1 교정회로(110) 및 제1 교정회로(111)의 임피던스가 100Ω에 매칭이 되며, RZQ(100Ω)와 전압이 배분되어 Vp=0.5V가 된다.
다음으로, 제2 비교부(126)는 H노드의 전압(VN)이 기준전압(VREF)보다 높은 지의 여부를 검출하여 제2 비교신호를 출력한다. 제2 제어부(125)는 제2 비교신호에 응답하여 제2임피던스 제어코드(Ncode)를 변화시켜서 제2 풀다운 교정신호를 발생시킨다.
예를 들면, H노드의 전압이 기준전압(VREF)보다 전압보다 높다면 제2 교정회로(120)의 임피던스가 제1-1 교정회로(30) 회로의 임피던스보다 크다는 의미이므로, 제2 교정회로(120)의 임피던스가 현재보다 감소되도록 제2 임피던스 제어코드(Ncode)를 변화시키고, H노드의 전압이 기준전압(VREF)보다 전압보다 낮다면, 제2 교정회로(120)의 임피던스가 현재보다 증가되도록 제2 임피던스 제어코드(Ncode)를 변화시킨 제2 풀다운 교정신호를 발생시킨다. 이 과정을 거치게 되면 제2 교정회로(120)의 임피던스는 제1-1 교정회로(110)의 임피던스와 같은 값을 가지게 된다. 즉, 제1 교정회로(111), 제1-1 교정회로(110) 및 제2 교정회로(120)의 임피던스는 기준저항(RZQ)의 임피던스와 동일한 값을 갖도록 교정이 수행된다.
본 발명의 일 실시 예에 따르면, 제2 풀다운 임피던스 교정단계(②회로세트 참조)는 높은 해상력(resolution)을 위해 6bit로 설계된 것을 특징으로 한다. 또한, 제2 풀다운 임피던스 교정단계(②)에서 제2임피던스 제어코드(Ncode<5:0>에 의한 제2 풀다운 교정신호에 의해 제2 교정회로(120)의 NMOS를 on/off 제어함으로써, 저항을 조절하여 교정이 수행된다.
본 발명의 일 실시 예에서 제2 풀다운 임피던스 교정단계(②를 끝나면, 제1-1 교정회로(110) 및 제1 교정회로(111)의 임피던스가 100Ω에 매칭이 되며, 제2 교정회로(120)의 임피던스가 100Ω에 매칭이 되므로 전압 배분에 의해 VN=0.5V가 된다.
앞서 설명한 바와 같이 제1 풀업 임피던스 교정단계(①) 후에는 제2 풀다운 임피던스 교정단계(②)가 수행되며, 제2 풀다운 임피던스 교정단계(②에서는 제1 풀업 임피던스 교정단계(①)와 같은 방식으로 Ncode<5:0>를 찾아서 교정이 수행된다.
또한, 본 발명의 일 실시 예에서는 제2 교정회로(120)에서는 100Ω passive 저항을 쓰지 않고 교정된 제1-1 교정회로(110)를 기준으로 임피던스 matching을 수행하는 것을 특징으로 한다.
임피던스 제어코드들(Pcode, Ncode)은 온 다이 터미네이션 회로의 풀업 회로 또는 풀다운 회로에 동일하게 인가되므로 결과적으로 온-다이 터미네이션 회로의 임피던스는 제1 교정회로(111), 제1-1 교정회로(110) 및 제2 교정회로(120)의 임피던스 즉, 기준저항(RZQ)의 임피던스와 동일한 값을 가지게 된다.
본 발명의 일 실시 예에서는 제2 풀다운 임피던스 교정단계(②)후에는 제3 풀업 임피던스 교정단계(③회로세트 참조)가 수행된다.
제3 풀업 임피던스 교정단계(③)에서 제3 비교부(316)는 제1 임피던스 교정단계를 수행한 제1-3교정회로(310)의 출력과 제2임피던스 교정단계를 수행한 제2-3 교정회로(320)의 출력에 의한 미들레벨 노드 단자(M)의 전압과 미들 기준전압(VREFMid)의 전압을 비교하여 제3 비교신호를 발생시킨다. 제3 제어부(315)는 상기 제3 비교신호에 응답하여 제3 임피던스 제어코드(ZQM <3:0>)를 변화시킨 제3 풀업 교정신호를 발생시킨다. 제3 교정회로(330)는 제3 임피던스 제어코드(ZQM <3:0>)에 의한 제3 풀업 교정신호에 응답하여 내부 임피던스를 변화시킨다.
본 발명의 일 실시 예에 따르면, 제1-3 교정회로(310)의 출력회로를 미들레벨 기준저항(RZQM=50Ω)과 연결한 노드인 미들레벨 노드(M)의 전압(VM)은 1/2 VN으로 형성된다.
본 발명의 일 실시 예에서는 제3 풀업 교정신호에 의해 제3 교정회로(330)의 PMOS를 on/off 제어동작을 통하여 middle bit에서 pull-up의 저항 증가시켜서 미들레벨의 VOUT을 0.25V에 수렴되도록 교정을 수행한다.
본 발명의 일 실시 예에 따르면, 제3 풀업 임피던스 교정단계(③에서 Out capacitance와 면적의 증가를 고려하여 4bit로 설계된다.
도 3은 하이-로우 레벨 임피던스 교정부(100)의 개략도와 교정단계 후의 3개의 출력레벨을 생성하는 동작을 도시한 것이다.
도 3(a)는 하이-로우 레벨 임피던스 교정부(100)에서의 개략도이며, 도 3(b)는 하이-로우 레벨 임피던스 교정부(100)에서 교정 후의 하이레벨(2b'00), 미들레벨(2b' 01) 및 로우레벨(2b' 11)에 대한 3개의 출력 전압레벨을 생성하는 동작을 보여준다
도 3을 참조하면, 최상위 비트(MSB)=0 및 최하위 비트(LSB)=0으로 적용될 때 ZQP<N:0> 및 ZQN<N:0>은 PAM-3 드라이버의 임피던스는 50Ω(100Ω//100Ω)으로 설정된다. 이렇게 하여 PAM-3 드라이버의 임피던스가 채널 임피던스와 일치하게 된다.
그러나 최상위 비트(MSB)=0, 최하위 비트(LSB)=1일 때 MSB 교정회로의 임피던스는 100Ω을 초과하고 LSB 교정회로의 임피던스는 100Ω 이하로 떨어진다. 이는 VDS의 변화는 선형 영역에서 동작하는 제1, 2 교정회로의 임피던스 변화로 이어지기 때문이다. 제1 교정회로의 온 저항 RP는 다음과 같이 식 1로 표현될 수 있다.
여기서 μp는 홀 이동도, Cox는 단위 길이당 게이트 산화물 커패시턴스, VTH, P, W, L은 임계 전압, PMOS의 너비, 길이이다. PMOS에서 VSG는 소스와 게이트 간의 전압 차이고 VSD는 소스와 드레인 간의 전압 차이다.
또한, 선형 영역에서 작동하는 제2 교정회로의 RN의 온 저항은 다음과 식2로 표현될 수 있다.
여기서 μn은 전자 이동도이고 VTH, N, W 및 L은 NMOS의 문턱 전압, 너비 및 길이이다.
따라서 제1 및 제1-1 교정회로(111, 110) 및 제2 교정회로(120)의 온 저항은 VDS 또는 VOUT 변경으로 인해 보정된 값에서 벗어날 수 있다. 그 결과 채널과의 임피던스 불일치 및 선형성이 불량한 신호 레벨이 발생하게 된다(비특허문헌 9 참조).
1.0V의 VDD 전압을 사용하는 PAM-3 driver에서 정상적인 동작을 수행하기 위해서는 impedance matching이 되면 50Ω과 연결하여 high, middle, low 각각 3개의 level에서 0.5V, 0.25V, 0V가 나와야 한다.
그러나 도 3(b)를 참조하면, high level에서는 VOUT=VDDQ/2, low level에서는 VOUT=0V로 안정적으로 교정이 되나, middle일 때는 MOSFET의 비선형성 때문에 왜곡이 생겨 0.25V가 안정적으로 출력되지 않는다(도 3(b)의 예를 들면, 0.25V미만(VOUT〈VDDQ)으로 출력됨).
본 발명의 일 실시 예에서는 이러한 왜곡을 보완하기 위해 제1 풀업, 2 풀다운 임피던스 교정단계(①, ②) 후에 미들레벨 임피던스 교정부(300)에 의한 제3 풀업 임피던스 교정단계를 추가로 수행하는 것을 특징으로 한다.
도 4는 본 발명의 일 실시 예에 따른 하이-로우 레벨 임피던스 교정부(100)와 미들레벨 임피던스 교정부(300)를 포함하는 교정장치의 개략도와 임피던스 교정단계 후, 3개의 출력레벨을 생성하는 동작을 도시한 것이다.
도 4(a)는 PAM-3 드라이버의 하이-로우 레벨 임피던스 교정부(100)의 와 미들레벨 임피던스 교정부(300)를 포함하는 교정장치의 개략도이며, 도 4(b)는 상기 교정장치의 각 교정단계 후의 하이레벨, 미들레벨 및 로우레벨에 대한 3개의 출력 레벨을 생성하는 동작을 보여준다.
도 4(a)를 참조하면, 본 발명의 일 실시 예에 따른 미들레벨 임피던스 교정부(300)는 MSB 및 LSB 데이터를 출력하는 제1-3 교정회로(310) 및 제2-3 교정회로(320)와 중간 수준의 PAM-3 미들레벨 데이터를 수정하기 위한 추가 제3 교정회로(330)를 포함한다. 제3 교정회로(330)는 Y<3:0> 신호에 의해 구동이 제어되며 이 Y<3:0> 신호는 도 4(b)의 회로에 의해 다음과 같이 생성된다.
여기서 ZQM<3:0>은 미들레벨 수준 보정에서 얻는다.
수학식 3에서 Y<3:0> 신호는 MSB=0, LSB=1일 때 0이므로 이 구간(미들레벨 비트)에서 제3 교정회로(330)가 ON되어 구동된다.
이에 따라 본 발명의 일 실시 예에 따른 제3 교정회로(330)는 미들레벨 비트(Y<3:0>) 구간에서만 구동하게 되며 나머지 구간에서는 hold 상태로 이어져서 구동전류를 최소화할 수 있다.
즉, 본 발명의 일 실시 예에 따른 미들레벨 임피던스 교정부(300)는 상기 제1 교정회로 및 제2교정회로의 교정출력으로부터 최상위비트(MSB) 및 최하위비트(LSB)를 입력받고 4비트 중간 레벨 ZQ 코드로 수정된 미들레벨 비트(Y<3;0>)에서 제3 교정회로(330)는 제3 제어부(315)로부터 제3 임피던스 제어코드에 의한 제3 풀업 교정신호가 입력되어 임피던스를 조정하여 미들레벨 신호의 임피던스를 수정하는 과정을 수행한다.
도 4(b)와 같이 제3 풀업 임피던스 교정단계 후에는 high level에서는 VOUT=VDDQ/2, low level에서는 VOUT=0V로 안정적으로 교정이 되며. Middle level 경우에도 전압이 안정적으로 VDDQ/4인 0.25V가 출력될 수 있다.
도 4를 참조하면, 종래 NRZ 전송 드라이버의 교정장치와는 달리 본 발명의 일 실시 예에 따른 ZQ 교정장치는 PMOS, NMOS가 추가된 형태로 구성되어 2개의 임피던스 매칭된 100Ω이 병렬로 된다. 즉, 100Ω이 병렬로 되어 50Ω으로 matching으로 이어질 수 있다
도 5는 본 발명의 일 실시 예에 따른 하이-로우 레벨 임피던스 교정부(100)와 미들레벨 임피던스 교정부(300)를 포함하는 교정장치가 적용된 PAM-3 송신기의 예를 도시한 것이다.
도 5를 참조하면, 3개의 입력 A, B, C는 인코더와 D-플립플롭을 통해 2개의 2:1 직렬 변환기로 전송된다. 그런 다음 직렬화된 MSB 및 LSB 데이터가 PAM-3 드라이버로 전송된다. 미들레벨 교정을 포함한 ZQ 교정은 3가지 출력 레벨의 균형을 맞추고 임피던스를 일치시켜 RLM(ratio of level separation mismatch) 성능을 향상시킬 수 있다.
PAM-3 시그널링은 3개의 신호 레벨을 사용하여 2개의 심볼에 3비트 정보를 포함한다. 3개의 입력 데이터 A, B, C는 인코더에서 4개의 데이터 신호, 즉 MSBOdd, LSBOdd, MSBEven 및 LSBEven로 인코딩된다.
도 6은 본 발명의 일 실시 예에 따른 PAM-3 시그널링을 위한 ZQ 교정장치에 대한 홀드 신호 생성기의 블록도를 도시한 것이다.
D-플립플롭은 인코더와 2:1 직렬 변환기 사이에 위치하며 인코더의 샘플 출력 신호를 통해 2:1 직렬 변환기의 타이밍 마진을 확보한다. 두 개의 2:1 직렬 변환기는 두 개의 직렬화된 데이터 신호(MSB 및 LSB)를 생성하고 이 신호는 PAM-3 출력 드라이버로 전송된다.
풀업, 풀다운(Dn) 및 미들레벨 제어(Ctrl) 회로에는 업/다운 카운터 및 홀드 신호 발생기가 포함된다.
전술한 바와 같이 본 발명의 일 실시 예에 따른 PAM-3 시그널링을 위한 ZQ 캘리브레이션은 미들레벨 임피던스 교정단계가 더 포함된 것을 특징으로 하며, 이 단계는 풀업 및 풀다운 캘리브레이션이 완료된 후 시작된다. 이 과정을 통해 신호의 임피던스 불일치와 중간 레벨은 4비트의 중간 레벨 ZQ 코드인 ZQM<3:0>으로 수정된다.
이 ZQ 코드 비트 수가 증가하면 해상도가 향상된다. 하지만 드라이버 크기와 출력 커패시턴스를 증가시킬 수 있기 때문에 본 발명의 일 실시 예에서는 이에 대한 최적화를 기하여 4비트 코드가 적용된다.
즉, 본 발명의 일 실시 예에 따른 PAM-3 신호에 대한 ZQ 교정에는 VDDQ/2 및 VDDQ/4에 두 개의 교정 포인트를 가진다.
도 7은 본 발명의 일 실시 예에 따른 ZQ 보정장치의 시뮬레이션 결과를 도시한 것이다.
도 7에서 (a)는 ZQ 보정의 Post-layout 시뮬레이션 결과를 나타낸 것이고, (b)는 홀드 신호 발생기의 레이아웃 후 시뮬레이션된 파형을 보여준다.
도 7을 참조하면, 100MHz의 CLKZQ 신호가 사용된다.
ZQ 시작 명령이 내려지면 ZQ 교정의 첫 번째 단계인 제1 Pull-Up 임피던스 교정단계, 제2 Pull-Down 임피던스 교정단계 및 제3 Middle Level(Pull-Up) 임피던스 교정단계는 각 제어기 블록의 홀드 신호에 따라 작동을 시작하고 종료한다.
본 발명의 일 실시 예에 따르면, 제1 풀업 임피던스 교정단계(①가 진행되어 VP가 0.5V로 수렴하면, hold1 신호가 off 되고, 이어서 제2 풀다운 임피던스 교정단계(②가 수행된다. 마찬가지로 VN이 0.5V로 수렴하면 hold2 신호가 off 된다. 이어서 제3 풀업 임피던스 교정단계(③가 VD가 middle level의 0.25V에 수렴하면 hold3가 off가 되어 ZQ calibration이 종료된다.
본 발명의 일 실시 예에 따르면, ZQ 캘리브레이션이 완료되면 작업이 수행되지 않으므로 데이터 전송 시 전력 소비가 절약될 수 있다.
도 7(b)를 참조하면, 업/다운 비교부는 CLKZQ보다 4배 느린 클럭 신호를 사용한다. 홀드 신호는 q1, q2, q3이 모두 0이 되면 로우가 된다. 홀드 신호의 로직 로우는 홀드 신호가 발생했음을 의미한다.
도 8a는 21Gb/s PAM-3의 제1 풀업 임피던스 교정단계 및 제2 풀다운 임피던스 교정단계에 의한 출력 아이 다이어그램을 도시한 것이다.
도 8b는 제1 풀업 임피던스 교정단계 및 제2 풀다운 임피던스 교정단계를 거쳐서 제3 풀업 임피던스 교정단계 후의 출력 아이 다이어그램을 도시한 것이다.
도 8(a)를 참조하면, 제3 풀업 임피던스 교정단계(③)가 없이 제1풀업 임피던스 교정단계 및 제2 풀다운 임피던스 교정단계(①②만 수행 시에는 임피던스가 편차가 발생하고 VDS 변화로 인해 두 아이-하이트 사이에 큰 차이가 발생한다. 도 8(a)에서 RLM은 0.674를 나타낸다.
도 8(b)를 참조하면, 제1 풀업 임피던스 교정단계 및 제1 풀다운 임피던스 교정단계를 거쳐서 제3 풀업 임피던스 교정단계 후에는 VOUT 변화에 따른 임피던스 변화를 보상할 수 있음을 알 수 있다. 두 아이-하이트는 211mV와 218mV이며 RLM은 0.983으로 도 8(a)에 비해 향상된 것을 나타낸다.
본 발명의 일 실시 예에 따른 ZQ Calibration 장치 및 방법은 하이레벨, 로우레벨 및 미들레벨에 모두 높은 선형성을 가지며, 임피던스를 최적으로 교정할 수 있다.
본 발명의 일 실시 예에 따른 ZQ Calibration 장치는 21Gb/s/핀당 데이터 속도를 달성하며, 중간 수준의 ZQ 교정을 통해 0.983의 RLM을 갖는다.
또한, 21Gb/s/핀당 데이터 속도에서의 PAM-3 eye diagram은 각각 211mV, 218mV의 평준화된 높이를 갖고 middle 전압값이 0.25±0.01V를 만족하여 선형적인 출력과 RLM이 0.983까지 향상될 수 있다.
100: 하이-로우 레벨 임피던스 교정부
110: 제1-1 교정회로
111: 제1 교정회로
115: 제1 제어부
116: 제1 비교부
120: 제2 교정회로
125: 제2 제어부
126: 제2 비교부
300: 미들레벨 임피던스 교정부
310: 제1-3 교정회로
315: 제3 제어부
316: 제3 비교부
310: 제1-3 교정회로
320: 제2-3 교정회로
330: 제3 교정회로

Claims (11)

  1. Memory interface를 위한 PAM-3 Driver의 임피던스 교정장치에 있어서,
    상기 임피던스 교정장치는 기준저항이 접속된 ZQ 단자의 전압을 기준전압(VREF)에 맞추어 제1풀업 임피던스 교정을 수행하는 제1 교정회로와 상기 제1 교정회로와 동일한 교정동작을 수행하는 제1-1 교정회로를 포함하는 제1 교정회로 세트;
    상기 제1-1 교정회로의 출력전압에 의한 하이레벨 노드(H)의 전압을 상기 기준전압(VREF)에 맞추어 제2 풀다운 임피던스 교정을 수행하는 제2교정회로를 포함하는 제2교정회로 세트; 및
    상기 제1 교정회로 세트 및 제2교정회로 세트의 출력전압에 의한 제3미들레벨 노드(M)의 전압을 미들 기준전압(VREFM)에 맞추어 제3풀업 임피던스 교정을 수행하는 제3 교정회로를 포함하는 제3미들레벨 임피던스 교정부를 포함하는 것을 특징으로 하는 임피던스 교정장치.
  2. 제1항에 있어서,
    상기 제1 교정회로 세트는 상기 ZQ 단자의 전압과 기준전압(VREF)을 비교하여 제1비교신호를 발생시키는 제1비교부; 및 상기 제1비교부의 제1비교신호를 입력받아 상기 제1 교정회로, 제1-1 교정회로에 제1임피던스 제어코드에 의한 제1풀업 교정신호를 발생시키는 제1제어부를 포함하며,
    상기 제2교정회로 세트는 상기 제1-1 교정회로의 출력전압에 의한 H노드 단자 전압과 기준전압(VREF)의 전압을 비교하여 제2비교신호를 발생시키는 제2비교부; 및
    상기 제2비교부의 제2비교신호를 입력받아 상기 제2교정회로에 제2임피던스 제어코드에 의한 제2풀다운 교정신호를 발생시키는 제2 제어부를 포함하는 것을 특징으로 하는 임피던스 교정장치.
  3. 제2항에 있어서,
    상기 제3미들레벨 임피던스 교정부는
    상기 제1-1 교정회로를 복제한 제1-3교정회로의 출력과 상기 제2교정회로를 복제한 제2-3 교정회로의 출력에 의한 미들레벨 노드 단자(M)의 전압과 미들 기준전압(VREFMid)을 비교하여 제3비교신호를 발생시키는 제3비교부; 및
    상기 제3비교부의 제3비교신호를 입력받아 제3 교정회로에 제3임피던스 제어코드에 의한 제3풀업 교정신호를 발생시키는 제3 제어부; 를 포함하는 것을 특징으로 하는 임피던스 교정장치.
  4. 제1항에 의한 임피던스 교정장치에 의한 임피던스 교정방법은,
    상기 ZQ단자의 전압이 상기 기준전압(VREF)에 수렴되도록 교정시키는 제1 풀업 임피던스 교정단계;
    상기 제1풀업 임피던스 교정단계에 의해 교정된 상기 제1 교정회로의 출력에 의한 하이레벨 노드(H)의 전압을 상기 기준전압(VREF)에 수렴되도록 교정시키는 제2 풀다운 임피던스 교정단계; 및
    상기 제1 풀업 임피던스 교정단계에 의해 교정된 제1-3교정회로의 출력과 상기 제2풀다운 임피던스 교정단계를 수행하여 교정된 제2-3 교정회로의 출력에 의한 미들레벨 노드 단자(M)의 전압을 미들 기준전압(VREFMid)에 수렴되도록 교정시키는 제3풀업 임피던스 교정단계; 를 포함하는 것을 특징으로 하는 임피던스 교정방법.
  5. 제4항에 있어서,
    상기 제1 풀업 임피던스 교정단계는,
    상기 제1 교정회로 세트의 제1 비교부가 상기 ZQ단자의 전압(Vp)을 기준전압(VREF)과 비교하여 제1 비교신호를 출력하는 단계;
    상기 제1 교정회로 세트의 제1제어부가 상기 제1 비교신호에 응답하여 제1 임피던스 제어코드(Pcode)를 변화시킨 제1 풀업 교정신호를 출력하는 단계; 및
    상기 제1 교정회로 세트의 제1 교정회로 및 제1-1 교정회로가 상기 제1풀업 교정신호에 응답하여 내부 임피던스를 변화시키는 단계; 를 포함하는 것을 특징으로 하는 임피던스 교정방법.
  6. 제5항에 있어서,
    상기 제1풀업 임피던스 교정단계 및 제2풀다운 임피던스 교정단계는 6bit로 수행되고, 상기 제3 풀업 임피던스 교정단계는 4bit로 수행되는 것을 특징으로 하는 임피던스 교정방법.
  7. 제5항에 있어서,
    상기 제2풀다운 임피던스 교정단계는,
    상기 제2교정회로 세트의 제2 비교부가 상기 하이레벨 노드(H)의 전압을 기준전압(VREF)과 비교하여 제2 비교신호를 출력하는 단계;
    상기 제2교정회로 세트의 제2제어부가 상기 제2 비교신호에 응답하여 제2 임피던스 제어코드(Pcode)를 변화시킨 제2 풀다운 교정신호를 출력하는 단계; 및
    상기 제2교정회로가 상기 제2풀다운 교정신호에 응답하여 내부 임피던스를 변화시키는 단계; 를 포함하는 것을 특징으로 하는 임피던스 교정방법.
  8. 제7항에 있어서,
    상기 제2교정회로는 상기 제1풀업 임피던스 교정단계가 수행된 제1-1 교정회로를 기준으로 임피던스 matching을 수행하는 것을 특징으로 하는 임피던스 교정방법.
  9. 제7항에 있어서,
    상기 제3 풀업 임피던스 교정단계는,
    상기 제3미들레벨 임피던스 교정부의 제3비교부가 상기 제1풀업 임피던스 교정단계를 수행한 제1-3교정회로와 상기 제2풀다운 임피던스 교정단계를 수행한 제2-3 교정회로의 출력에 의한 미들레벨 노드 단자(M)의 전압과 미들 기준전압(VREFMID)의 전압을 비교하여 제3비교신호를 출력하는 단계;
    상기 제3미들레벨 임피던스 교정부의 제3제어부가 상기 제3비교신호에 응답하여 제3 임피던스 제어코드를 변화시킨 제3 풀업 교정신호를 출력하는 단계; 및
    상기 제3미들레벨 임피던스 교정부의 제3교정회로가 상기 제3풀업 교정신호에 응답하여 내부 임피던스를 변화시키는 단계; 를 포함하는 것을 특징으로 하는 임피던스 교정방법.
  10. 제9항에 있어서,
    상기 제3미들레벨 임피던스 교정부는 상기 제1 교정회로 및 제2교정회로로부터 최상위비트(MSB) 및 최하위비트(LSB)를 입력받고 4비트 중간 레벨 ZQ 코드로 수정된 미들레벨 비트(Y<3;0>) 구간에서 제3 풀업 임피던스 교정단계를 수행하는 것을 특징으로 하는 임피던스 교정방법.
  11. 삭제
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