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KR102757511B1 - Sense amplifier for multi level sensing of memory cell and memory device including the same - Google Patents

Sense amplifier for multi level sensing of memory cell and memory device including the same Download PDF

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KR102757511B1
KR102757511B1 KR1020190028258A KR20190028258A KR102757511B1 KR 102757511 B1 KR102757511 B1 KR 102757511B1 KR 1020190028258 A KR1020190028258 A KR 1020190028258A KR 20190028258 A KR20190028258 A KR 20190028258A KR 102757511 B1 KR102757511 B1 KR 102757511B1
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South Korea
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bit line
sensing
sense amplifier
complementary
bit
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서영훈
이동일
권혜정
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삼성전자주식회사
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Abstract

멀티 레벨 셀을 센싱하는 감지 증폭기 및 그것을 포함하는 메모리 장치가 제공된다. 감지 증폭기는 메모리 셀에 저장된 셀 전압을 2 비트 데이터의 최상위 비트(MSB) 및 최하위 비트(LSB)로 센싱한다. 감지 증폭기는 2 비트 데이터의 MSB를 센싱할 때 비트라인과 감지 증폭기가 전기적으로 연결되지 않은 상태에서 센싱하고, 2 비트 데이터의 LSB를 센싱할 때 비트라인과 홀딩 비트라인이 전기적으로 연결된 상태에서 센싱한다. 감지 증폭기는 2 비트 데이터의 MSB 및 LSB를 센싱하기 전에 감지 증폭기의 비트라인쌍을 등화시킨다. 감지 증폭기는 2 비트 데이터의 센싱된 MSB 및 LSB에 대응되는 셀 전압을 메모리 셀에 리스토어한다.A sense amplifier for sensing a multi-level cell and a memory device including the same are provided. The sense amplifier senses cell voltages stored in a memory cell as the most significant bit (MSB) and the least significant bit (LSB) of 2-bit data. When sensing the MSB of the 2-bit data, the sense amplifier senses in a state where a bit line and the sense amplifier are not electrically connected, and when sensing the LSB of the 2-bit data, the sense amplifier senses in a state where the bit line and a holding bit line are electrically connected. The sense amplifier equalizes a bit line pair of the sense amplifier before sensing the MSB and LSB of the 2-bit data. The sense amplifier restores a cell voltage corresponding to the sensed MSB and LSB of the 2-bit data to the memory cell.

Description

멀티 레벨 셀을 센싱하는 감지 증폭기 및 그것을 포함하는 메모리 장치 {Sense amplifier for multi level sensing of memory cell and memory device including the same}Sense amplifier for multi-level sensing of memory cell and memory device including the same

본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 메모리 셀에 저장된 셀 전압을 멀티 비트 데이터로 센싱하는 감지 증폭기 및 그것을 포함하는 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more specifically, to a sense amplifier that senses a cell voltage stored in a memory cell as multi-bit data and a memory device including the same.

DRAM (Dynamic Random Access Memory)은 메모리 셀의 셀 커패시터에 저장된 전하에 의하여 데이터를 기입하고 독출하는 방식으로 동작한다. DRAM에 대한 고용량화 요구의 증가에 따라, 싱글 DRAM 셀에 2 비트 이상의 데이터를 저장하는, 즉 멀티 비트 데이터를 저장하는 멀티 레벨 셀에 대한 개발이 요구되고 있다. DRAM의 멀티 레벨 셀을 구현하기 위해서는 셀 커패시터에 저장된 전하를 멀티 비트 데이터로 센싱할 수 있는 감지 증폭기가 필요하다.DRAM (Dynamic Random Access Memory) operates by writing and reading data using the charge stored in the cell capacitor of the memory cell. As the demand for high capacity of DRAM increases, the development of multi-level cells that store more than two bits of data in a single DRAM cell, that is, multi-bit data, is required. In order to implement a multi-level cell of DRAM, a sense amplifier that can sense the charge stored in the cell capacitor as multi-bit data is required.

본 발명의 목적은 메모리 셀에 저장된 셀 전압을 멀티 비트 데이터로 센싱하는 감지 증폭기 및 그것을 포함하는 메모리 장치를 제공하는 데 있다.An object of the present invention is to provide a sense amplifier that senses a cell voltage stored in a memory cell as multi-bit data and a memory device including the same.

본 발명의 실시예들에 따른 감지 증폭기는, 메모리 셀에 저장된 셀 전압에 대응하는 2 비트 데이터의 최하위 비트(LSB)를 센싱하여 제1 센싱 비트라인쌍에 래치하는 제1 감지 증폭 회로, 셀 전압에 대응하는 2 비트 데이터의 최상위 비트(MSB)를 센싱하여 제2 센싱 비트라인쌍에 래치하는 제2 감지 증폭 회로, 그리고 메모리 셀이 연결되는 비트라인, 제1 센싱 비트라인쌍의 비트라인들과 제2 센싱 비트라인쌍의 비트라인들을 선택적으로 연결하는 스위칭 회로를 포함한다. 감지 증폭기는 2 비트 데이터의 MSB를 센싱할 때 비트라인과 제1 감지 증폭 회로가 전기적으로 연결되지 않은 상태에서 감지 증폭기의 홀딩 비트라인에 저장된 전하를 이용하여 센싱하고, 2 비트 데이터의 LSB를 센싱할 때 비트라인과 홀딩 비트라인이 전기적으로 연결된 상태에서 비트라인 및 홀딩 비트라인에 저장된 전하를 이용하여 센싱한다.A sense amplifier according to embodiments of the present invention includes a first sense amplifier circuit which senses a least significant bit (LSB) of 2-bit data corresponding to a cell voltage stored in a memory cell and latches the sensed bit line in a first sensing bit line pair, a second sense amplifier circuit which senses a most significant bit (MSB) of 2-bit data corresponding to the cell voltage and latches the sensed bit line in a second sensing bit line pair, and a bit line to which a memory cell is connected, a switching circuit which selectively connects the bit lines of the first sensing bit line pair and the bit lines of the second sensing bit line pair. When sensing the MSB of the 2-bit data, the sense amplifier senses by using a charge stored in a holding bit line of the sense amplifier in a state where the bit line and the first sense amplifier circuit are not electrically connected, and when sensing the LSB of the 2-bit data, the sense amplifier senses by using a charge stored in the bit line and the holding bit line in a state where the bit line and the holding bit line are electrically connected.

본 발명의 실시예들에 따른 스위칭 회로는, 비트라인과 홀딩 비트라인 사이를 선택적으로 연결하는 비트라인 스위치, 상보 비트라인과 상보 홀딩 비트라인 사이를 선택적으로 연결하는 상보 비트라인 스위치, 홀딩 비트라인과 제1 센싱 비트라인 사이를 선택적으로 연결하는 제1 스위치, 상보 홀딩 비트라인과 제1 상보 센싱 비트라인 사이를 선택적으로 연결하는 제2 스위치, 홀딩 비트라인과 제1 상보 센싱 비트라인 사이를 선택적으로 연결하는 제3 스위치, 상보 홀딩 비트라인과 제1 센싱 비트라인 사이를 선택적으로 연결하는 제4 스위치, 제1 센싱 비트라인과 제2 센싱 비트라인 사이를 선택적으로 연결하는 제5 스위치, 그리고 제1 상보 센싱 비트라인과 제2 상보 센싱 비트라인 사이를 선택적으로 연결하는 제6 스위치를 포함한다.A switching circuit according to embodiments of the present invention includes a bit line switch selectively connecting between a bit line and a holding bit line, a complementary bit line switch selectively connecting between a complementary bit line and a complementary holding bit line, a first switch selectively connecting between the holding bit line and a first sensing bit line, a second switch selectively connecting between the complementary holding bit line and a first complementary sensing bit line, a third switch selectively connecting between the holding bit line and the first complementary sensing bit line, a fourth switch selectively connecting between the complementary holding bit line and the first sensing bit line, a fifth switch selectively connecting between the first sensing bit line and the second sensing bit line, and a sixth switch selectively connecting between the first complementary sensing bit line and the second complementary sensing bit line.

본 발명의 실시예들에 따른 감지 증폭기는, 메모리 셀에 저장된 셀 전압에 대응하는 2 비트 데이터의 최하위 비트(LSB)를 센싱하여 제1 센싱 비트라인쌍에 래치하는 제1 감지 증폭 회로, 셀 전압에 대응하는 2 비트 데이터의 최상위 비트(MSB)를 센싱하여 제2 센싱 비트라인쌍에 래치하는 제2 감지 증폭 회로, 그리고 제1 센싱 비트라인쌍의 비트라인들과 제2 센싱 비트라인쌍의 비트라인들을 선택적으로 연결하는 스위칭 회로를 포함한다. 감지 증폭기는 2 비트 데이터의 MSB를 센싱하기 전에 제1 감지 증폭 회로의 제1 센싱 비트라인쌍을 감지 증폭기로 제공되는 전원 전압 레벨의 반에 해당하는 프리차지 전압 레벨로 등화시키고, 2 비트 데이터의 LSB를 센싱하기 전에 제1 감지 증폭 회로의 제1 센싱 비트라인쌍을 프리차지 전압 레벨로 등화시킨다.A sense amplifier according to embodiments of the present invention includes a first sense amplifier circuit which senses a least significant bit (LSB) of 2-bit data corresponding to a cell voltage stored in a memory cell and latches the sensed bit line pair in a first sensing bit line pair, a second sense amplifier circuit which senses a most significant bit (MSB) of 2-bit data corresponding to the cell voltage and latches the sensed bit line pair in a second sensing bit line pair, and a switching circuit which selectively connects the bit lines of the first sensing bit line pair and the bit lines of the second sensing bit line pair. The sense amplifier equalizes a first sensing bit line pair of the first sense amplifier circuit to a precharge voltage level corresponding to half of a power supply voltage level provided to the sense amplifier before sensing the MSB of the 2-bit data, and equalizes the first sensing bit line pair of the first sense amplifier circuit to the precharge voltage level before sensing the LSB of the 2-bit data.

본 발명의 실시예들에 따른 스위칭 회로는, 메모리 셀이 연결되는 비트라인과 제1 센싱 비트라인 사이를 선택적으로 연결하는 제1 스위치, 상보 비트라인과 제1 상보 센싱 비트라인 사이를 선택적으로 연결하는 제2 스위치, 비트라인과 제1 상보 센싱 비트라인 사이를 선택적으로 연결하는 제3 스위치, 상보 비트라인과 제1 센싱 비트라인 사이를 선택적으로 연결하는 제4 스위치, 제1 센싱 비트라인과 제2 센싱 비트라인 사이를 선택적으로 연결하는 제5 스위치, 그리고 제1 상보 센싱 비트라인과 제2 상보 센싱 비트라인 사이를 선택적으로 연결하는 제6 스위치를 포함한다.A switching circuit according to embodiments of the present invention includes a first switch selectively connecting a bit line to which a memory cell is connected and a first sensing bit line, a second switch selectively connecting a complementary bit line and a first complementary sensing bit line, a third switch selectively connecting a bit line and the first complementary sensing bit line, a fourth switch selectively connecting a complementary bit line and the first sensing bit line, a fifth switch selectively connecting a first sensing bit line and a second sensing bit line, and a sixth switch selectively connecting a first complementary sensing bit line and a second complementary sensing bit line.

본 발명의 실시예들에 따른 메모리 장치는, 2 비트 데이터로 나타내는 셀 전압을 저장하는 메모리 셀, 메모리 셀이 연결된 비트라인과 상보 비트라인 사이에 연결되고 셀 전압을 2 비트 데이터의 최상위 비트(MSB) 및 최하위 비트(LSB)로 센싱하는 감지 증폭기, 그리고 2 비트 데이터의 센싱된 MSB 및 LSB를 데이터 패드를 통해 외부로 출력하는 데이터 입출력 회로부를 포함한다. A memory device according to embodiments of the present invention includes a memory cell storing a cell voltage represented by 2-bit data, a sense amplifier connected between a bit line to which the memory cell is connected and a complementary bit line and sensing the cell voltage as a most significant bit (MSB) and a least significant bit (LSB) of the 2-bit data, and a data input/output circuit unit outputting the sensed MSB and LSB of the 2-bit data to the outside through a data pad.

본 발명의 실시예들에 따른 감지 증폭기들은, 메모리 셀에 저장된 전하를 2 비트 데이터의 MSB 및 LSB로 센싱할 때 MSB 또는 LSB 전압 레벨을 갖는 비트라인의 전압 레벨이 상보 비트라인의 전압 레벨 대비 소정의 전압차를 갖는 셀프 레퍼런스로 작용하기 때문에, MSB 또는 LSB 센싱을 위한 별도의 레퍼런스 전압이 필요 없음에 따라 감지 증폭기의 신호 라인 연결 구성이 간결해질 수 있다.According to the embodiments of the present invention, when sensing charges stored in a memory cell as the MSB and LSB of 2-bit data, the voltage level of a bit line having an MSB or LSB voltage level acts as a self-reference having a predetermined voltage difference with respect to the voltage level of a complementary bit line, so that a separate reference voltage for MSB or LSB sensing is not required, and thus the signal line connection configuration of the sense amplifier can be simplified.

도 1은 본 발명의 실시예에 따른 메모리 장치를 설명하는 도면이다.
도 2는 도 1의 메모리 셀과 오픈 비트라인 구조의 감지 증폭기를 설명하는 도면이다.
도 3은 도 2의 감지 증폭기에 의해 센싱되는 메모리 셀의 멀티 비트 데이터를 설명하는 도면이다.
도 4는 본 발명의 실시예에 따른 감지 증폭기를 설명하는 회로 다이어그램이다.
도 5는 도 4에 도시된 감지 증폭기의 동작을 개념적으로 설명하는 순서도이다.
도 6는 도 5에 도시된 감지 증폭기의 동작을 순차적으로 보여주는 순서도이다.
도 7A 내지 도 7K 그리고 도 8은 메모리 셀에 저장된 0V의 셀 전압에 대응하는 2-비트 데이터 ″00″을 센싱하는 감지 증폭기의 동작을 설명하는 등가 회로들과 타이밍도이다.
도 9A 내지 도 9K 그리고 도 10은 메모리 셀에 저장된 0.33V의 셀 전압에 대응하는 2-비트 데이터 ″01″을 센싱하는 감지 증폭기의 동작을 설명하는 등가 회로들과 타이밍도이다.
도 11A 내지 도 11K 그리고 도 12는 메모리 셀에 저장된 0.67V의 셀 전압에 대응하는 2-비트 데이터 ″10″을 센싱하는 감지 증폭기의 동작을 설명하는 등가 회로들과 타이밍도이다.
도 13A 내지 도 13K 그리고 도 14는 메모리 셀에 저장된 1.0V의 셀 전압에 대응하는 2-비트 데이터 ″11″을 센싱하는 감지 증폭기의 동작을 설명하는 등가 회로들과 타이밍도이다.
도 15a 내지 도 15f 그리고 도 16은 본 발명의 실시예들에 따른 감지 증폭기를 설명하는 회로 다이어그램들과 동작 타이밍도이다.
도 17a 내지 도 17f 그리고 도 18a 내지 도 18c은 본 발명의 실시예들에 따른 감지 증폭기를 설명하는 회로 다이어그램들과 동작 타이밍도들이다.
도 19a 내지 도 19f 그리고 도 20은 본 발명의 실시예들에 따른 감지 증폭기를 설명하는 회로 다이어그램들과 동작 타이밍도이다.
도 21a 내지 도 21f 그리고 도 22는 본 발명의 실시예들에 따른 감지 증폭기를 설명하는 회로 다이어그램들과 동작 타이밍도이다.
도 23은 본 발명의 실시예들에 따른 감지 증폭기를 포함하는 메모리 장치를 시스템에 적용한 예를 나타내는 블록도이다.FIG. 1 is a drawing illustrating a memory device according to an embodiment of the present invention.
FIG. 2 is a drawing illustrating a memory cell of FIG. 1 and a sense amplifier of an open bit line structure.
FIG. 3 is a diagram illustrating multi-bit data of a memory cell sensed by the sense amplifier of FIG. 2.
FIG. 4 is a circuit diagram illustrating a sense amplifier according to an embodiment of the present invention.
Figure 5 is a flowchart conceptually explaining the operation of the sense amplifier illustrated in Figure 4.
Figure 6 is a flowchart sequentially showing the operation of the sense amplifier illustrated in Figure 5.
FIGS. 7A through 7K and FIG. 8 are equivalent circuits and timing diagrams illustrating the operation of a sense amplifier for sensing 2-bit data ″00″ corresponding to a cell voltage of 0 V stored in a memory cell.
FIGS. 9A through 9K and FIG. 10 are equivalent circuits and timing diagrams illustrating the operation of a sense amplifier for sensing 2-bit data ″01″ corresponding to a cell voltage of 0.33 V stored in a memory cell.
FIGS. 11A through 11K and FIG. 12 are equivalent circuits and timing diagrams illustrating the operation of a sense amplifier for sensing a 2-bit data ″10″ corresponding to a cell voltage of 0.67 V stored in a memory cell.
FIGS. 13A through 13K and FIG. 14 are equivalent circuits and timing diagrams illustrating the operation of a sense amplifier for sensing 2-bit data ″11″ corresponding to a cell voltage of 1.0 V stored in a memory cell.
FIGS. 15A to 15F and FIG. 16 are circuit diagrams and operational timing diagrams illustrating a sense amplifier according to embodiments of the present invention.
FIGS. 17A to 17F and FIGS. 18A to 18C are circuit diagrams and operational timing diagrams illustrating a sense amplifier according to embodiments of the present invention.
FIGS. 19A to 19F and FIG. 20 are circuit diagrams and operational timing diagrams illustrating a sense amplifier according to embodiments of the present invention.
FIGS. 21A to 21F and FIG. 22 are circuit diagrams and operational timing diagrams illustrating a sense amplifier according to embodiments of the present invention.
FIG. 23 is a block diagram showing an example of applying a memory device including a sense amplifier according to embodiments of the present invention to a system.

도 1은 본 발명의 실시예에 따른 메모리 장치를 설명하는 도면이다.FIG. 1 is a drawing illustrating a memory device according to an embodiment of the present invention.

도 1을 참조하면, 메모리 장치(100)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 멀티 비트 데이터로 센싱하는 DRAM으로 구현될 수 있다. 메모리 장치(100)는 멀티 레벨 DRAM이라 칭할 수 있다. 멀티 레벨 DRAM은 예시적으로, SDRAM (Synchronous DRAM), DDR SDRAM (Double Data Rate SDRAM), LPDDR SDRAM (Low Power Double Data Rate SDRAM), GDDR SDRAM (Graphics Double Data Rate SDRAM), DDR2 SDRAM, DDR3 SDRAM, DDR4 SDRAM 등의 메모리 장치에 적용될 수 있다.Referring to FIG. 1, the memory device (100) may be implemented as a DRAM that senses a cell voltage (Vcell) stored in a memory cell (MC) as multi-bit data. The memory device (100) may be referred to as a multi-level DRAM. The multi-level DRAM may be applied to memory devices such as, for example, SDRAM (Synchronous DRAM), DDR SDRAM (Double Data Rate SDRAM), LPDDR SDRAM (Low Power Double Data Rate SDRAM), GDDR SDRAM (Graphics Double Data Rate SDRAM), DDR2 SDRAM, DDR3 SDRAM, and DDR4 SDRAM.

메모리 장치(100)는 외부 장치, 예를 들어 CPU (Central Processing Unit) 또는 메모리 콘트롤러로부터 수신되는 커맨드(CMD)와 어드레스(ADDR)에 응답하여 데이터(DQ)를 입출력할 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110), 커맨드 디코더(120), 어드레스 버퍼(130), 어드레스 디코더(140), 제어 회로부(150), 감지 증폭기(160), 그리고 데이터 입출력 회로부(170)를 포함할 수 있다.The memory device (100) can input/output data (DQ) in response to a command (CMD) and an address (ADDR) received from an external device, such as a CPU (Central Processing Unit) or a memory controller. The memory device (100) can include a memory cell array (110), a command decoder (120), an address buffer (130), an address decoder (140), a control circuit (150), a sense amplifier (160), and a data input/output circuit (170).

메모리 셀 어레이(110)는 행들 및 열들로 배열되는 2차원(two-dimensional) 매트릭스 형태로 제공되는 복수의 메모리 셀들(MCs)을 포함한다. 메모리 셀 어레이(110)는 메모리 셀들(MCs)과 연결되는 복수개의 워드라인들(WLs)과 복수개의 비트라인들(BLs)을 포함한다. 각각의 메모리 셀들(MCs)은 셀 트랜지스터(CT)와 셀 커패시터(CC)로 구성된다. 셀 트랜지스터(CT)의 게이트는 메모리 셀 어레이(110)의 행방향으로 배열된 워드라인들(WLs) 중 하나에 연결된다. 셀 트랜지스터(CT)의 일단은 메모리 셀 어레이(110)의 열방향으로 배열된 비트라인들(BLs) 중 하나에 연결된다. 셀 트랜지스터(CT)의 타단은 셀 커패시터(CC)에 연결된다. 셀 커패시터(CC)는 멀티 비트 데이터, 예컨대 2 비트 데이터에 상응하는 다양한 용량의 전하들을 저장할 수 있다. 그리고, 셀 커패시터(CC)는 멀티 비트 데이터 각각의 용량에 대응하는 전하량으로 즉, 셀 전압(Vcell)으로 리스토어 될 수 있다.A memory cell array (110) includes a plurality of memory cells (MCs) provided in a two-dimensional matrix form arranged in rows and columns. The memory cell array (110) includes a plurality of word lines (WLs) and a plurality of bit lines (BLs) connected to the memory cells (MCs). Each of the memory cells (MCs) is composed of a cell transistor (CT) and a cell capacitor (CC). A gate of the cell transistor (CT) is connected to one of the word lines (WLs) arranged in the row direction of the memory cell array (110). One end of the cell transistor (CT) is connected to one of the bit lines (BLs) arranged in the column direction of the memory cell array (110). The other end of the cell transistor (CT) is connected to a cell capacitor (CC). The cell capacitor (CC) can store various capacities of charges corresponding to multi-bit data, for example, 2-bit data. Additionally, the cell capacitor (CC) can be restored to the cell voltage (Vcell) as a charge corresponding to the capacity of each multi-bit data.

메모리 셀(MC)은 셀 커패시터(CC)에 2 비트 데이터를 특정하는 크기를 갖는 셀 전압(Vcell)을 저장할 수 있다. 셀 전압(Vcell)은 최상위 비트(MSB)와 최하위 비트(LSB)로 구성되는 2 비트 데이터로 표시될 수 있다. 실시예에 따라, 메모리 셀(MC)은 n (n은 2 보다 큰 수) 비트 이상의 멀티 비트 데이터를 저장할 수 있다.A memory cell (MC) can store a cell voltage (Vcell) having a size that specifies 2-bit data in a cell capacitor (CC). The cell voltage (Vcell) can be represented as 2-bit data consisting of a most significant bit (MSB) and a least significant bit (LSB). According to an embodiment, the memory cell (MC) can store multi-bit data of n or more bits (n is a number greater than 2).

커맨드 디코더(120)는 외부 장치로부터 인가되는 칩 선택 신호(/CS), 로우 어드레스 스트로브 신호(/RAS), 칼럼 어드레스 스트로브 신호(/CAS), 기입 인에이블 신호(/WE) 등을 참조하여 입력되는 커맨드(CMD)를 판단할 수 있다. 커맨드 디코더(120)는 커맨드(CMD)에 상응하는 제어 신호들을 생성할 수 있다. 커맨드(CMD)에는 액티브 커맨드, 독출 커맨드, 기입 커맨드, 프리차지 커맨드 등을 포함할 수 있다.The command decoder (120) can determine the input command (CMD) by referring to a chip select signal (/CS), a row address strobe signal (/RAS), a column address strobe signal (/CAS), a write enable signal (/WE), etc., which are applied from an external device. The command decoder (120) can generate control signals corresponding to the command (CMD). The command (CMD) can include an active command, a read command, a write command, a precharge command, etc.

어드레스 버퍼(130)는 외부 장치로부터 인가되는 어드레스(ADDR)를 수신한다. 어드레스(ADDR)는 메모리 셀 어레이(110)의 행을 어드레싱하는 로우 어드레스와 메모리 셀 어레이(110)의 열을 어드레싱하는 칼럼 어드레스를 포함한다. 어드레스 버퍼(130)는 로우 어드레스와 칼럼 어드레스 각각을 어드레스 디코더(140)로 전송할 수 있다.The address buffer (130) receives an address (ADDR) applied from an external device. The address (ADDR) includes a row address addressing a row of the memory cell array (110) and a column address addressing a column of the memory cell array (110). The address buffer (130) can transmit each of the row address and the column address to the address decoder (140).

어드레스 디코더(140)는 수신되는 어드레스(ADDR)에 응답하여 억세스될 메모리 셀(MC)의 워드라인(WL)과 비트라인(BL)을 선택하는 로우 디코더와 칼럼 디코더를 포함할 수 있다. 로우 디코더는 로우 어드레스를 디코딩하여 로우 어드레스에 대응하는 메모리 셀(MC)의 워드라인(WL)을 인에이블시킬 수 있다. 칼럼 디코더는 칼럼 어드레스를 디코딩하여 칼럼 어드레스에 대응하는 메모리 셀(MC)의 비트라인(BL)을 선택하는 칼럼 선택 신호(CSL, 도 17a)를 제공할 수 있다.The address decoder (140) may include a row decoder and a column decoder that select a word line (WL) and a bit line (BL) of a memory cell (MC) to be accessed in response to a received address (ADDR). The row decoder may decode a row address to enable a word line (WL) of a memory cell (MC) corresponding to the row address. The column decoder may decode a column address to provide a column select signal (CSL, FIG. 17a) that selects a bit line (BL) of a memory cell (MC) corresponding to the column address.

제어 회로부(150)는 커맨드 디코더(120)의 제어에 따라 감지 증폭기(160)를 제어할 수 있다. 제어 회로부(150)는 감지 증폭기(160)가 메모리 셀(MC)의 셀 전압(Vcell)을 센싱할 때, 감지 증폭기(160)의 동작을 제어할 수 있다. 제어 회로부(150)는 감지 증폭기(160)가 프리-차지 동작, 오프셋 제거 동작, MSB 센스 동작, LSB 센스 동작 그리고 리스토어 동작을 순차적으로 수행하도록 제어할 수 있다. 제어 회로부(150)는 감지 증폭기(160)의 동작에 따라 도 4에 도시된 감지 증폭기(160)의 구성 요소들 즉, 제1 및 제2 감지 증폭 회로들(410, 420) 그리고 다수개의 스위치들(SWa, SWb, SW10, SW1~SW6)을 선택적으로 온/오프시킬 수 있다.The control circuit (150) can control the sense amplifier (160) according to the control of the command decoder (120). The control circuit (150) can control the operation of the sense amplifier (160) when the sense amplifier (160) senses the cell voltage (Vcell) of the memory cell (MC). The control circuit (150) can control the sense amplifier (160) to sequentially perform a pre-charge operation, an offset removal operation, an MSB sense operation, an LSB sense operation, and a restore operation. The control circuit (150) can selectively turn on/off the components of the sense amplifier (160) illustrated in FIG. 4, that is, the first and second sense amplifier circuits (410, 420) and a plurality of switches (SWa, SWb, SW10, SW1 to SW6), according to the operation of the sense amplifier (160).

감지 증폭기(160)는 메모리 셀(MC)에 저장된 전하를 2 비트 데이터로 센싱할 수 있다. 감지 증폭기(160)는 2 비트 데이터의 최하위 비트(LSB)를 센싱하고, 2 비트 데이터의 최상위 비트(MSB)를 센싱하고, 센싱된 MSB 및 LSB 데이터의 결합에 따라 발생되는 비트라인 전압을 셀 전압으로서 메모리 셀에 리스토어할 수 있다. 또한, 감지 증폭기(160)는 센싱된 2 비트 데이터를 데이터(DQ) 패드(들)를 통해 메모리 장치(100) 외부로 출력하도록 데이터 입출력 회로부(170)로 전달할 수 있다.The sense amplifier (160) can sense the charge stored in the memory cell (MC) as 2-bit data. The sense amplifier (160) can sense the least significant bit (LSB) of the 2-bit data, sense the most significant bit (MSB) of the 2-bit data, and restore the bit line voltage generated according to the combination of the sensed MSB and LSB data to the memory cell as a cell voltage. In addition, the sense amplifier (160) can transmit the sensed 2-bit data to the data input/output circuit (170) to output it to the outside of the memory device (100) through the data (DQ) pad(s).

데이터 입출력 회로부(170)는 메모리 셀들(MCs)에 기입될 데이터(DQ)를 외부로부터 수신하여 메모리 셀 어레이(110)로 전달할 수 있다. 데이터 입출력 회로부(170)는 감지 증폭기(160)에서 센싱된 2 비트 데이터를 독출 데이터로서 데이터(DQ) 패드(들)를 통해 외부로 출력할 수 있다. 실시예에 따라, 데이터 입출력 회로부(170)는 센싱된 2 비트 데이터를 외부로 출력할 때, 하나의 데이터(DQ) 패드를 통해 MSB 데이터와 LSB 데이터를 직렬 출력할 수 있다. 이와 반대로, 하나의 데이터(DQ) 패드를 통해 LSB 데이터와 MSB 데이터가 직렬 출력될 수 있다. 다른 실시예에 따라, 데이터 입출력 회로부(170)는 센싱된 2 비트 데이터를 2개의 데이터(DQ) 패드들을 통하여 병렬 출력할 수 있다. 예시적으로, 제1 데이터(DQ_MSB) 패드를 통해 MSB 데이터가 출력되고, 제2 데이터(DQ_LSB) 패드를 통해 LSB 데이터가 출력될 수 있다.The data input/output circuit (170) can receive data (DQ) to be written into the memory cells (MCs) from the outside and transmit it to the memory cell array (110). The data input/output circuit (170) can output 2-bit data sensed by the sense amplifier (160) as read data to the outside through the data (DQ) pad(s). According to an embodiment, when the data input/output circuit (170) outputs the sensed 2-bit data to the outside, it can serially output MSB data and LSB data through one data (DQ) pad. Conversely, the LSB data and MSB data can be serially output through one data (DQ) pad. According to another embodiment, the data input/output circuit (170) can output the sensed 2-bit data in parallel through two data (DQ) pads. For example, MSB data can be output through the first data (DQ_MSB) pad, and LSB data can be output through the second data (DQ_LSB) pad.

이하에서는, 감지 증폭기(160)의 구성들 및 동작들을 다양한 실시예들을 통해 구체적으로 설명하도록 한다.Below, the configurations and operations of the sense amplifier (160) will be specifically described through various embodiments.

도 2는 도 1의 메모리 셀과 오픈 비트라인 구조의 감지 증폭기를 설명하는 도면이다.FIG. 2 is a drawing illustrating a memory cell of FIG. 1 and a sense amplifier of an open bit line structure.

도 2를 참조하면, 감지 증폭기(160)는 비트라인쌍(BL, BLB)을 통하여 메모리 셀(MC)과 이퀄라이징 회로(180)와 연결될 수 있다. 이퀄라이징 회로(180)는 이퀄라이징 신호(PEQ)에 응답하여 비트라인쌍(BL, BLB, 도 4) 또는 제1 센싱 비트라인쌍(SBL1, SBLB1, 도 15a)을 프리차지 전압(VPRE)으로 등화시킬 수 있다. 이퀄라이징 신호(PEQ)는 프리차지 커맨드에 따라 제어 회로부(150)에서 제공될 수 있다. 프리차지 전압(VPRE)은 감지 증폭기(160)를 구동하는 전원 전압(VINTA) 레벨의 반에 해당하는 레벨로 설정될 수 있다. 예시적으로, 전원 전압(VINTA)이 1.0V인 경우, 프리차지 전압(VPRE)은 0.5V 정도로 설정될 수 있다.Referring to FIG. 2, the sense amplifier (160) may be connected to the memory cell (MC) and the equalizing circuit (180) through the bit line pair (BL, BLB). The equalizing circuit (180) may equalize the bit line pair (BL, BLB, FIG. 4) or the first sensing bit line pair (SBL1, SBLB1, FIG. 15a) to the precharge voltage (VPRE) in response to the equalizing signal (PEQ). The equalizing signal (PEQ) may be provided from the control circuit (150) according to the precharge command. The precharge voltage (VPRE) may be set to a level corresponding to half of the level of the power supply voltage (VINTA) driving the sense amplifier (160). For example, when the power supply voltage (VINTA) is 1.0 V, the precharge voltage (VPRE) may be set to about 0.5 V.

감지 증폭기(160)는 오픈 비트라인 구조로 구성되고 메모리 셀(MC)과 연결된다. 오픈 비트라인 구조는 비트라인쌍(BL, BLB)의 각 비트라인이 서로 다른 인접한 메인 셀 블록(210, 220)에 분리되어 위치하는 구조이다. 오픈 비트라인 구조에서, 선택된 메모리 셀(MC)의 워드라인(WL)이 인에이블되면 선택된 비트라인(BL)을 통해 메모리 셀(MC)의 데이터를 읽거나 쓸 수 있다. 이 때, 선택된 비트라인(BL)에 메모리 셀(MC)의 데이터가 억세스되는 동안, 상보 비트라인(BLB)에는 선택된 메모리 셀이 존재하지 않기 때문에 기준 전압 레벨로서 프리차지 전압(VPRE) 레벨을 유지할 수 있다. 이에 따라, 감지 증폭기(160)는 비트라인(BL)을 통하여 차지 셰어링되는 전하를 이용하여 메모리 셀(MC)의 셀 전압(Vcell)을 센싱할 수 있다.The sense amplifier (160) is configured with an open bit line structure and is connected to the memory cell (MC). The open bit line structure is a structure in which each bit line of the bit line pair (BL, BLB) is located separately in different adjacent main cell blocks (210, 220). In the open bit line structure, when the word line (WL) of the selected memory cell (MC) is enabled, the data of the memory cell (MC) can be read or written through the selected bit line (BL). At this time, while the data of the memory cell (MC) is accessed to the selected bit line (BL), the selected memory cell does not exist in the complementary bit line (BLB), so the precharge voltage (VPRE) level can be maintained as a reference voltage level. Accordingly, the sense amplifier (160) can sense the cell voltage (Vcell) of the memory cell (MC) by using the charge shared through the bit line (BL).

감지 증폭기(160)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 2 비트 데이터의 MSB 및 LSB로 센싱하고, 센싱된 MSB 및 LSB 데이터에 대응하는 셀 전압(Vcell)을 메모리 셀(MC)에 리스토어할 수 있다. 감지 증폭기(160)는 메모리 셀(MC)의 셀 커패시턴스, 비트라인쌍(BL, BLB), 홀딩 비트라인쌍(HBL, HBLB, 도 4), 제1 센싱 비트라인쌍(SBL1, SBLB1, 도 4) 및 제2 센싱 비트라인쌍(SBL2, SBLB2, 도 4) 각각의 비트라인 커패시턴스들 그리고 이들 커패시턴스들의 변화를 이용하여 제1 내지 제3 차지 셰어링 동작들을 수행할 수 있다. 감지 증폭기(160)는 제1 내지 제3 차지 셰어링 동작들을 수행하여 2 비트 데이터의 MSB 및 LSB를 센싱하고, 센싱된 MSB 및 LSB 데이터에 대응하는 셀 전압(Vcell)을 메모리 셀(MC)에 리스토어할 수 있다.The sense amplifier (160) can sense the cell voltage (Vcell) stored in the memory cell (MC) as the MSB and LSB of 2-bit data, and restore the cell voltage (Vcell) corresponding to the sensed MSB and LSB data to the memory cell (MC). The sense amplifier (160) can perform the first to third charge sharing operations by using the cell capacitance of the memory cell (MC), the bit line capacitances of the bit line pairs (BL, BLB), the holding bit line pairs (HBL, HBLB, FIG. 4), the first sensing bit line pair (SBL1, SBLB1, FIG. 4) and the second sensing bit line pair (SBL2, SBLB2, FIG. 4), and changes in these capacitances. The sense amplifier (160) can sense the MSB and LSB of 2-bit data by performing the first to third charge sharing operations, and restore the cell voltage (Vcell) corresponding to the sensed MSB and LSB data to the memory cell (MC).

감지 증폭기(160)에서, 제1 차지 셰어링 동작은 셀 커패시턴스를 갖는 셀 커패시터(CC)에 저장된 전하와 비트라인 커패시턴스를 갖는 비트라인(BL) 및 홀딩 비트라인(HBL)에 저장된 전하 사이에서 발생될 수 있다. 감지 증폭기(160)는 제1 차지 셰어링 동작을 수행하여 메모리 셀(MC)의 MSB 데이터를 센싱할 수 있다.In the sense amplifier (160), the first charge sharing operation can occur between the charge stored in the cell capacitor (CC) having the cell capacitance and the charge stored in the bit line (BL) and the holding bit line (HBL) having the bit line capacitance. The sense amplifier (160) can sense the MSB data of the memory cell (MC) by performing the first charge sharing operation.

감지 증폭기(160)에서, 제2 차지 셰어링 동작은 비트라인(BL) 및 홀딩 비트라인(HBL)에 저장된 전하와 제1 센싱 비트라인(SBL1)에 저장된 전하 사이에서 발생되는 차지 셰어링과, 상보 비트라인(BLB) 및 상보 홀딩 비트라인(HBLB)에 저장된 전하와 제1 상보 센싱 비트라인(SBLB1)에 저장된 전하 사이에서 발생되는 차지 셰어링을 포함할 수 있다. 감지 증폭기(160)는 제2 차지 셰어링 동작을 수행하여 메모리 셀(MC)의 LSB 데이터를 센싱할 수 있다.In the sense amplifier (160), the second charge sharing operation may include charge sharing that occurs between charges stored in the bit line (BL) and the holding bit line (HBL) and charges stored in the first sensing bit line (SBL1), and charge sharing that occurs between charges stored in the complementary bit line (BLB) and the complementary holding bit line (HBLB) and charges stored in the first complementary sensing bit line (SBLB1). The sense amplifier (160) may perform the second charge sharing operation to sense LSB data of the memory cell (MC).

감지 증폭기(160)에서, 제3 차지 셰어링 동작은 메모리 셀(MC)의 비트라인(BL)에 저장된 전하, 메모리 셀(MC)의 LSB 데이터를 저장하는 홀딩 비트라인(HBL)에 저장된 전하, 메모리 셀(MC)의 MSB 데이터를 저장하는 제2 상보 센싱 비트라인(SBLB2)에 저장된 전하, 제1 상보 센싱 비트라인(SBLB1)에 저장된 전하, 상보 비트라인(BLB) 및 상보 홀딩 비트라인(HBLB)에 저장된 전하, 그리고 제1 센싱 비트라인(SBL1)에 저장된 전하 사이에서 발생될 수 있다. 감지 증폭기(160)는 제3 차지 셰어링 동작을 수행하여 센싱된 MSB 및 LSB 데이터를 결합할 수 있다. 감지 증폭기(160)는 센싱된 MSB 및 LSB 데이터의 결합에 따라 발생되는 셀 전압(Vcell)을 메모리 셀(MC)에 리스토어할 수 있다.In the sense amplifier (160), the third charge sharing operation can be generated between the charge stored in the bit line (BL) of the memory cell (MC), the charge stored in the holding bit line (HBL) storing LSB data of the memory cell (MC), the charge stored in the second complementary sensing bit line (SBLB2) storing MSB data of the memory cell (MC), the charge stored in the first complementary sensing bit line (SBLB1), the charge stored in the complementary bit line (BLB) and the complementary holding bit line (HBLB), and the charge stored in the first sensing bit line (SBL1). The sense amplifier (160) can perform the third charge sharing operation to combine the sensed MSB and LSB data. The sense amplifier (160) can restore the cell voltage (Vcell) generated according to the combination of the sensed MSB and LSB data to the memory cell (MC).

감지 증폭기(160)는, 메모리 장치(100)의 독출 모드에서, 제1 및 제2 차지 셰어링 동작들에 의해 센싱된 메모리 셀(MC)의 MSB 데이터를 저장하는 제2 센싱 비트라인쌍(SBL2, SBLB2)과 LSB 데이터를 저장하는 비트라인쌍(BL, BLB)을 칼럼 선택 신호(CSL, 도 17a)에 응답하여 데이터 입출력 회로부(170)에 전기적으로 연결시킬 수 있다. 데이터 입출력 회로부(170)는 하나의 데이터(DQ) 패드를 통해 MSB 데이터와 LSB 데이터를 직렬 출력하거나(도 18b), 2개의 데이터(DQ_MSB. DQ_LSB) 패드들을 통하여 병렬 출력할 수 있다(도 18c).The sense amplifier (160) can electrically connect a second sensing bit line pair (SBL2, SBLB2) storing MSB data of a memory cell (MC) sensed by the first and second charge sharing operations and a bit line pair (BL, BLB) storing LSB data to a data input/output circuit (170) in response to a column select signal (CSL, FIG. 17a) in a read mode of the memory device (100). The data input/output circuit (170) can serially output the MSB data and the LSB data through one data (DQ) pad (FIG. 18b) or can output them in parallel through two data (DQ_MSB, DQ_LSB) pads (FIG. 18c).

도 3은 도 2의 감지 증폭기에 의해 센싱되는 메모리 셀의 멀티 비트 데이터를 설명하는 도면이다.FIG. 3 is a diagram illustrating multi-bit data of a memory cell sensed by the sense amplifier of FIG. 2.

도 3을 참조하면, 메모리 셀(MC)의 셀 전압(Vcell)을 2 비트 데이터의 MSB 및 LSB로 나타낼 수 있다. 셀 전압(Vcell)은 ″00″, ″01″, ″10″, ″11″ 비트 조합으로 나타낼 수 있다. 예시적으로, 전원 전압(VINTA)이 1V인 경우, 각 비트 조합들 사이는 330~340mV 정도의 전압 차를 갖도록 설정될 수 있다. 즉, 0V의 셀 전압(Vcell)은 비트 조합 ″00″을 나타내고, 0.33V의 셀 전압(Vcell)은 비트 조합 ″01″을 나타내고, 0.67V의 셀 전압(Vcell)은 비트 조합 ″10″을 나타내고, 1.0V의 셀 전압(Vcell)은 비트 조합 ″11″을 나타낼 수 있다.Referring to FIG. 3, the cell voltage (Vcell) of the memory cell (MC) can be represented by the MSB and LSB of 2-bit data. The cell voltage (Vcell) can be represented by bit combinations of ″00″, ″01″, ″10″, and ″11″. For example, when the power supply voltage (VINTA) is 1 V, the voltage difference between each bit combination can be set to be approximately 330 to 340 mV. That is, a cell voltage (Vcell) of 0 V can represent bit combination ″00″, a cell voltage (Vcell) of 0.33 V can represent bit combination ″01″, a cell voltage (Vcell) of 0.67 V can represent bit combination ″10″, and a cell voltage (Vcell) of 1.0 V can represent bit combination ″11″.

메모리 셀(MC)의 MSB 데이터를 센싱하는 감지 증폭기(160)에서, 셀 커패시터(CC)에 저장된 전하와 비트라인(BL) 및 홀딩 비트라인(HBL)에 저장된 전하 사이에서 제1 차지 셰어링 동작이 수행되면, 비트라인(BL) 및 홀딩 비트라인(HBL)은 소정의 MSB 전압(VMSB)으로 잡힌다(capture). 비트라인(BL)은 프리차지 전압(VPRE) 레벨, 즉 0.5V에서 MSB 전압(VMSB)으로 천이할 수 있다. 이 때, 상보 비트라인(BLB)은 프리차지 전압(VPRE) 레벨을 유지할 수 있다.In a sense amplifier (160) sensing MSB data of a memory cell (MC), when a first charge sharing operation is performed between charges stored in a cell capacitor (CC) and charges stored in a bit line (BL) and a holding bit line (HBL), the bit line (BL) and the holding bit line (HBL) are captured at a predetermined MSB voltage (V MSB ). The bit line (BL) can transition from a precharge voltage (VPRE) level, i.e., 0.5 V, to the MSB voltage (V MSB ). At this time, the complementary bit line (BLB) can maintain the precharge voltage (VPRE) level.

예시적으로, 비트 조합 ″00″의 0V 셀 전압(Vcell)에 대한 제1 차지 셰어링 동작에 의해 비트라인(BL)의 전압 레벨은 0.35V 정도의 MSB 전압(VMSB)로 잡힐 수 있다. 비트 조합 ″01″의 0.33V 셀 전압(Vcell)에 대한 제1 차지 셰어링 동작에 의해 비트라인(BL)의 전압 레벨은 0.45V 정도의 MSB 전압(VMSB)로 잡힐 수 있다. 비트 조합 ″10″의 0.67V 셀 전압(Vcell)에 대한 제1 차지 셰어링 동작에 의해 비트라인(BL)의 전압 레벨은 0.55V 정도의 MSB 전압(VMSB)로 잡힐 수 있다. 비트 조합 ″11″의 1.0V 셀 전압(Vcell)에 대한 제1 차지 셰어링 동작에 의해 비트라인(BL)의 전압 레벨은 0.65V 정도의 MSB 전압(VMSB)로 잡힐 수 있다.For example, the voltage level of the bit line (BL) can be set to an MSB voltage (V MSB ) of about 0.35 V by the first charge sharing operation for the 0 V cell voltage (Vcell) of the bit combination ″00″. The voltage level of the bit line (BL) can be set to an MSB voltage (V MSB ) of about 0.45 V by the first charge sharing operation for the 0.33 V cell voltage (Vcell) of the bit combination ″01″. The voltage level of the bit line (BL) can be set to an MSB voltage (V MSB ) of about 0.55 V by the first charge sharing operation for the 0.67 V cell voltage ( Vcell ) of the bit combination ″10″. By the first charge sharing operation for the 1.0 V cell voltage (Vcell) of the bit combination ″11″, the voltage level of the bit line (BL) can be captured as the MSB voltage (V MSB ) of about 0.65 V.

제1 차지 셰어링 동작에 따른 비트 조합 ″00″, ″01″, ″10″, ″11″ 각각의 비트라인(BL)의 전압 레벨은 0.35V, 0.45V, 0.55V, 0.65V 정도의 MSB 전압(VMSB)로 잡힌다. 이 때, 상보 비트라인(BLB)은 0.5V의 프리차지 전압(VPRE) 레벨을 유지할 것이다. 비트 조합 ″00″, ″01″, ″10″, ″11″ 각각에 대응하는 비트라인(BL)의 MSB 전압(VMSB)은 0.5V의 상보 비트라인 전압(VBLB) 대비 소정의 전압차, 즉, -150mV, -50mV, 50mV, 150mV를 갖게 됨을 볼 수 있다.The voltage levels of the bit lines (BLs) of the bit combinations ″00″, ″01″, ″10″, and ″11″ according to the first charge sharing operation are set to the MSB voltages (V MSB ) of approximately 0.35 V, 0.45 V, 0.55 V, and 0.65 V, respectively. At this time, the complementary bit line (BLB) will maintain the precharge voltage (VPRE) level of 0.5 V. It can be seen that the MSB voltages (V MSB ) of the bit lines ( BLs) corresponding to the bit combinations ″00″, ″01″, ″10″, and ″11″ respectively have predetermined voltage differences, i.e., -150 mV, -50 mV, 50 mV, and 150 mV, with respect to the complementary bit line voltage (V BLB ) of 0.5 V.

메모리 셀(MC)의 LSB 데이터를 센싱하는 감지 증폭기(160)에서, 비트라인(BL) 및 홀딩 비트라인(HBL)에 저장된 전하와 제1 센싱 비트라인(SBL1)에 저장된 전하 사이에서 발생되는 차지 셰어링과 상보 비트라인(BLB) 및 상보 홀딩 비트라인(HBLB)에 저장된 전하와 제1 상보 센싱 비트라인(SBLB1)에 저장된 전하 사이에서 발생되는 차지 셰어링을 포함하는 제2 차지 셰어링 동작이 수행되면, 선택된 비트라인(BL)은 소정의 LSB 전압(VLSB)으로 잡힌다. 선택된 비트라인(BL)은 MSB 전압(VMSB)에서 LSB 전압(VLSB)으로 천이할 수 있다.In a sense amplifier (160) sensing LSB data of a memory cell (MC), when a second charge sharing operation including charge sharing occurring between charges stored in a bit line (BL) and a holding bit line (HBL) and charges stored in a first sensing bit line (SBL1) and charge sharing occurring between charges stored in a complementary bit line (BLB) and a complementary holding bit line (HBLB) and charges stored in a first complementary sensing bit line (SBLB1) is performed, a selected bit line (BL) is captured at a predetermined LSB voltage (V LSB ). The selected bit line (BL) can transition from an MSB voltage (V MSB ) to an LSB voltage (V LSB ).

예시적으로, 비트 조합 ″00″의 0.35V MSB 전압(VMSB)을 갖는 비트라인(BL)의 전압 레벨은 제2 차지 셰어링 동작에 의해 0.4V 정도의 LSB 전압(VLSB)으로 잡힐 수 있다. 이 때, 상보 비트라인(BLB)의 전압 레벨은 0.45V 정도의 상보 비트라인 전압(VBLB)으로 잡힐 수 있다. 비트 조합 ″01″의 0.45V MSB 전압(VMSB)을 갖는 비트라인(BL)의 전압 레벨은 제2 차지 셰어링 동작에 의해 0.5V 정도의 LSB 전압(VLSB)으로 잡히고, 상보 비트라인 전압(VBLB)은 0.45V로 잡힐 수 있다. 비트 조합 ″10″의 0.55V MSB 전압(VMSB)을 갖는 비트라인(BL)의 전압 레벨은 제2 차지 셰어링 동작에 의해 0.5V 정도의 LSB 전압(VLSB)으로 잡히고, 상보 비트라인 전압(VBLB)은 0.55V로 잡힐 수 있다. 비트 조합 ″11″의 0.65V MSB 전압(VMSB)을 갖는 비트라인(BL)의 전압 레벨은 제2 차지 셰어링 동작에 의해 0.6V 정도의 LSB 전압(VLSB)으로 잡히고, 상보 비트라인 전압(VBLB)은 0.55V로 잡힐 수 있다.For example, the voltage level of a bit line (BL) having a 0.35 V MSB voltage (V MSB ) of bit combination ″00″ can be captured as an LSB voltage (V LSB ) of about 0.4 V by the second charge sharing operation. At this time, the voltage level of a complementary bit line (BLB) can be captured as a complementary bit line voltage (V BLB ) of about 0.45 V. The voltage level of a bit line (BL) having a 0.45 V MSB voltage (V MSB ) of bit combination ″01″ can be captured as an LSB voltage (V LSB ) of about 0.5 V by the second charge sharing operation, and the complementary bit line voltage (V BLB ) can be captured as 0.45 V. The voltage level of a bit line (BL) having a 0.55V MSB voltage (V MSB ) of bit combination ″10″ can be set to an LSB voltage (V LSB ) of about 0.5V by the second charge sharing operation, and the complementary bit line voltage (V BLB ) can be set to 0.55V. The voltage level of a bit line (BL) having a 0.65V MSB voltage (V MSB ) of bit combination ″11″ can be set to an LSB voltage (V LSB ) of about 0.6V by the second charge sharing operation, and the complementary bit line voltage (V BLB ) can be set to 0.55V.

제2 차지 셰어링 동작에 따른 비트 조합 ″00″, ″01″ 각각의 비트라인(BL)의 전압 레벨은 0.4V, 0.5V 정도의 LSB 전압(VLSB)로 잡히고, 상보 비트라인 전압(VBLB) 레벨은 0.45V 정도로 잡힌다. 그리고, 비트 조합 ″10″, ″11″ 각각의 비트라인(BL)의 전압 레벨은 0.5V, 0.6V 정도의 LSB 전압(VLSB)로 잡히고, 상보 비트라인 전압(VBLB) 레벨은 0.55V 정도로 잡힌다. 비트 조합 ″00″, ″01″, ″10″, ″11″ 각각에 대응하는 비트라인(BL)의 LSB 전압(VLSB)은 상보 비트라인 전압(VBLB) 대비 소정의 전압차, 즉 -50mV, 50mV, -50mV, 50mV를 갖게 됨을 볼 수 있다. 이것은 비트 조합 ″00″, ″01″, ″10″, ″11″ 각각에 대응하는 LSB 전압(VLSB)이 LSB 전압(VLSB) 센싱을 위한 별도의 레퍼런스 전압을 필요로 하지 않는 셀프 레퍼런스로 작용한다는 것을 의미한다.The voltage level of each bit line (BL) of the bit combinations ″00″ and ″01″ according to the second charge sharing operation is set to the LSB voltage (V LSB ) of approximately 0.4 V and 0.5 V, and the complementary bit line voltage (V BLB ) level is set to approximately 0.45 V. In addition, the voltage level of each bit line (BL) of the bit combinations ″10″ and ″11″ is set to the LSB voltage (V LSB ) of approximately 0.5 V and 0.6 V, and the complementary bit line voltage (V BLB ) level is set to approximately 0.55 V. It can be seen that the LSB voltage (V LSB ) of the bit line (BL) corresponding to each of the bit combinations ″00″, ″01″, ″10″, and ″11″ has a predetermined voltage difference, i.e., -50mV, 50mV, -50mV, and 50mV, compared to the complementary bit line voltage (V BLB ). This means that the LSB voltage (V LSB ) corresponding to each of the bit combinations ″00″, ″01″, ″10″, and ″11″ acts as a self-reference that does not require a separate reference voltage for LSB voltage (V LSB ) sensing.

감지 증폭기(160)에 의해 메모리 셀(MC)의 셀 전압(Vcell)을 2 비트 조합의 MSB, LSB 데이터로 센싱할 때, LSB 전압 레벨을 갖는 비트라인(BL) 및 홀딩 비트라인(HBL)의 전압 레벨은 상보 비트라인(BLB) 및 상보 홀딩 비트라인(HBLB)의 전압 레벨 대비 소정의 전압차를 갖는 셀프 레퍼런스로 작용한다. 이에 따라, 감지 증폭기(160)는 LSB 데이터 센싱을 위한 별도의 레퍼런스 전압이 필요치 않기 때문에, 감지 증폭기(160)의 신호 라인 연결 구성이 간결해질 수 있다.When the cell voltage (Vcell) of a memory cell (MC) is sensed as a 2-bit combination of MSB and LSB data by the sense amplifier (160), the voltage levels of the bit line (BL) and the holding bit line (HBL) having the LSB voltage level act as self-references having a predetermined voltage difference compared to the voltage levels of the complementary bit line (BLB) and the complementary holding bit line (HBLB). Accordingly, since the sense amplifier (160) does not require a separate reference voltage for LSB data sensing, the signal line connection configuration of the sense amplifier (160) can be simplified.

도 4는 본 발명의 실시예에 따른 감지 증폭기를 설명하는 회로 다이어그램이다. 도 4의 감지 증폭기(160)는 도 2의 감지 증폭기(160)에 대응된다.Fig. 4 is a circuit diagram illustrating a sense amplifier according to an embodiment of the present invention. The sense amplifier (160) of Fig. 4 corresponds to the sense amplifier (160) of Fig. 2.

도 4를 참조하면, 감지 증폭기(160)는 제1 감지 증폭 회로(410)와 제2 감지 증폭 회로(420), 그리고 비트라인 스위치(SWa), 상보 비트라인 스위치(SWb), 전원 스위치(SW10) 및 제1 내지 제6 스위치들(SW1~SW6)로 구성되는 스위칭 회로를 포함한다.Referring to FIG. 4, the sense amplifier (160) includes a first sense amplifier circuit (410), a second sense amplifier circuit (420), and a switching circuit comprising a bit line switch (SWa), a complementary bit line switch (SWb), a power switch (SW10), and first to sixth switches (SW1 to SW6).

제1 감지 증폭 회로(410)는 제1 센싱 구동 신호(LA1)과 제2 센싱 구동 신호(LAB1)에 연결되고, 제1 및 제2 PMOS 트랜지스터들(P11, P12)과 제1 및 제2 NMOS 트랜지스터들(N11, N12)을 포함한다. 제1 및 제2 센싱 구동 신호들(LA1, LAB1) 각각에는 감지 증폭기(1600)의 동작을 제어하는 제어 회로부(150, 도 1)의 제어에 따라 전원 전압(VINTA), 접지 전압(VSS) 또는 프리차지 전압(VPRE)이 인가될 수 있다.The first sensing amplifier circuit (410) is connected to the first sensing driving signal (LA1) and the second sensing driving signal (LAB1), and includes first and second PMOS transistors (P11, P12) and first and second NMOS transistors (N11, N12). A power supply voltage (VINTA), a ground voltage (VSS), or a precharge voltage (VPRE) may be applied to each of the first and second sensing driving signals (LA1, LAB1) under the control of a control circuit unit (150, FIG. 1) that controls the operation of the sensing amplifier (1600).

제1 PMOS 트랜지스터(P11)의 일단은 제1 센싱 구동 신호(LA1)의 라인과 연결되고, 타단은 제1 센싱 비트라인(SBL1)과 연결되고, 게이트는 제1 상보 센싱 비트라인(SBLB1)과 연결된다. 제2 PMOS 트랜지스터(P12)의 일단은 제1 센싱 구동 신호(LA1)의 라인과 연결되고, 타단은 제1 상보 센싱 비트라인(SBLB1)과 연결되고, 게이트는 제1 센싱 비트라인(SBL1)과 연결된다.One end of a first PMOS transistor (P11) is connected to a line of a first sensing driving signal (LA1), the other end is connected to a first sensing bit line (SBL1), and a gate is connected to a first complementary sensing bit line (SBLB1). One end of a second PMOS transistor (P12) is connected to a line of a first sensing driving signal (LA1), the other end is connected to a first complementary sensing bit line (SBLB1), and a gate is connected to a first sensing bit line (SBL1).

제1 NMOS 트랜지스터(N11)의 일단은 전원 스위치(SW10)에 연결되고, 타단은 제1 센싱 비트라인(SBL1)과 연결되고, 게이트는 홀딩 비트라인(HBL)과 연결된다. 제2 NMOS 트랜지스터(N12)의 일단은 전원 스위치(SW10)에 연결되고, 타단은 제1 상보 센싱 비트라인(SBLB1)과 연결되고, 게이트는 상보 홀딩 비트라인(HBLB)과 연결된다.One end of a first NMOS transistor (N11) is connected to a power switch (SW10), the other end is connected to a first sensing bit line (SBL1), and a gate is connected to a holding bit line (HBL). One end of a second NMOS transistor (N12) is connected to the power switch (SW10), the other end is connected to a first complementary sensing bit line (SBLB1), and a gate is connected to a complementary holding bit line (HBLB).

비트라인 스위치(SWa)는 비트라인(BL)과 홀딩 비트라인(HBL) 사이에 연결되고, 제어 회로부(150)의 제어에 따라 턴온 또는 턴오프된다. 상보 비트라인 스위치(SWb)는 상보 비트라인(BLB)과 상보 홀딩 비트라인(HBLB) 사이에 연결되고, 제어 회로부(150)의 제어에 따라 턴온 또는 턴오프된다. 전원 스위치(SW10)는 제1 및 제2 NMOS 트랜지스터들(N11, N12)의 일단들과 제2 센싱 구동 신호(LAB1)의 라인 사이에 연결되고, 제어 회로부(150)의 제어에 따라 턴온 또는 턴오프된다.The bit line switch (SWa) is connected between the bit line (BL) and the holding bit line (HBL), and is turned on or turned off under the control of the control circuit (150). The complementary bit line switch (SWb) is connected between the complementary bit line (BLB) and the complementary holding bit line (HBLB), and is turned on or turned off under the control of the control circuit (150). The power switch (SW10) is connected between terminals of the first and second NMOS transistors (N11, N12) and the line of the second sensing drive signal (LAB1), and is turned on or turned off under the control of the control circuit (150).

제1 스위치(SW1)은 홀딩 비트라인(HBL)과 제1 센싱 비트라인(SBL1) 사이에 연결되고, 제어 회로부(150)의 제어에 따라 턴온 또는 턴오프된다. 제2 스위치(SW2)은 상보 홀딩 비트라인(HBLB)과 제1 상보 센싱 비트라인(SBLB1) 사이에 연결되고, 제어 회로부(150)의 제어에 따라 턴온 또는 턴오프된다. 제3 스위치(SW3)은 홀딩 비트라인(HBL)과 제1 상보 센싱 비트라인(SBLB1) 사이에 연결되고, 제어 회로부(150)의 제어에 따라 턴온 또는 턴오프된다. 제4 스위치(SW4)은 상보 홀딩 비트라인(HBLB)과 제1 센싱 비트라인(SBL1) 사이에 연결되고, 제어 회로부(150)의 제어에 따라 턴온 또는 턴오프된다.A first switch (SW1) is connected between a holding bit line (HBL) and a first sensing bit line (SBL1), and is turned on or turned off under the control of a control circuit (150). A second switch (SW2) is connected between a complementary holding bit line (HBLB) and a first complementary sensing bit line (SBLB1), and is turned on or turned off under the control of a control circuit (150). A third switch (SW3) is connected between a holding bit line (HBL) and a first complementary sensing bit line (SBLB1), and is turned on or turned off under the control of a control circuit (150). A fourth switch (SW4) is connected between a complementary holding bit line (HBLB) and the first sensing bit line (SBL1), and is turned on or turned off under the control of a control circuit (150).

제2 감지 증폭 회로(420)는 제3 센싱 구동 신호(LA2)과 제4 센싱 구동 신호(LAB2)에 연결되고, 제3 및 제4 PMOS 트랜지스터들(P21, P22)과 제3 및 제4 NMOS 트랜지스터들(N21, N22)을 포함한다.The second sensing amplifier circuit (420) is connected to the third sensing driving signal (LA2) and the fourth sensing driving signal (LAB2), and includes third and fourth PMOS transistors (P21, P22) and third and fourth NMOS transistors (N21, N22).

제3 PMOS 트랜지스터(P21)의 일단은 제3 센싱 구동 신호(LA2)의 라인과 연결되고, 타단은 제2 센싱 비트라인(SBL2)과 연결되고, 게이트는 제2 상보 센싱 비트라인(SBLB2)과 연결된다. 제4 PMOS 트랜지스터(P22)의 일단은 제3 센싱 구동 신호(LA2)의 라인과 연결되고, 타단은 제2 상보 센싱 비트라인(SBLB2)과 연결되고, 게이트는 제2 센싱 비트라인(SBL2)과 연결된다.One end of a third PMOS transistor (P21) is connected to the line of the third sensing driving signal (LA2), the other end is connected to the second sensing bit line (SBL2), and the gate is connected to the second complementary sensing bit line (SBLB2). One end of a fourth PMOS transistor (P22) is connected to the line of the third sensing driving signal (LA2), the other end is connected to the second complementary sensing bit line (SBLB2), and the gate is connected to the second sensing bit line (SBL2).

제3 NMOS 트랜지스터(N21)의 일단은 제4 센싱 구동 신호(LAB2)의 라인과 연결되고, 타단은 제2 센싱 비트라인(SBL2)과 연결되고, 게이트는 제2 상보 센싱 비트라인(SBLB2)과 연결된다. 제4 NMOS 트랜지스터(N22)의 일단은 제4 센싱 구동 신호(LAB2)의 라인과 연결되고, 타단은 제2 상보 센싱 비트라인(SBLB2)과 연결되고, 게이트는 제2 센싱 비트라인(SBL2)과 연결된다.One end of the third NMOS transistor (N21) is connected to the line of the fourth sensing driving signal (LAB2), the other end is connected to the second sensing bit line (SBL2), and the gate is connected to the second complementary sensing bit line (SBLB2). One end of the fourth NMOS transistor (N22) is connected to the line of the fourth sensing driving signal (LAB2), the other end is connected to the second complementary sensing bit line (SBLB2), and the gate is connected to the second sensing bit line (SBL2).

제5 스위치(SW5)는 제1 센싱 비트라인(SBL1)과 제2 센싱 비트라인(SBL2) 사이에 연결되고, 제어 회로부(150)의 제어에 따라 턴온 또는 턴오프된다. 제6 스위치(SW6)는 제1 상보 센싱 비트라인(SBLB1)과 제2 상보 센싱 비트라인(SBLB2) 사이에 연결되고, 제어 회로부(150)의 제어에 따라 턴온 또는 턴오프된다.The fifth switch (SW5) is connected between the first sensing bit line (SBL1) and the second sensing bit line (SBL2), and is turned on or turned off under the control of the control circuit (150). The sixth switch (SW6) is connected between the first complementary sensing bit line (SBLB1) and the second complementary sensing bit line (SBLB2), and is turned on or turned off under the control of the control circuit (150).

도 5는 도 4에 도시된 감지 증폭기의 동작을 개념적으로 설명하는 순서도이다.Figure 5 is a flowchart conceptually explaining the operation of the sense amplifier illustrated in Figure 4.

도 5를 참조하면, S510 단계에서, 감지 증폭기(160)는 프리-차지 동작을 수행한다. 감지 증폭기(160)는 비트라인(BL), 홀딩 비트라인(HBL), 상보 비트라인(BLB), 상보 홀딩 비트라인(HBLB), 제1 센싱 비트라인(SBL1), 제1 상보 센싱 비트라인(SBLB1), 제2 센싱 비트라인(SBL2), 제2 상보 센싱 비트라인(SBLB2), 제1 및 제2 센싱 구동 신호들(LA1, LAB1), 그리고 제3 및 제4 센싱 구동 신호들(LA2, LAB2)을 프리차지 전압(VPRE)으로 프리차지한다.Referring to FIG. 5, at step S510, the sense amplifier (160) performs a pre-charge operation. The sense amplifier (160) precharges the bit line (BL), the holding bit line (HBL), the complementary bit line (BLB), the complementary holding bit line (HBLB), the first sensing bit line (SBL1), the first complementary sensing bit line (SBLB1), the second sensing bit line (SBL2), the second complementary sensing bit line (SBLB2), the first and second sensing drive signals (LA1, LAB1), and the third and fourth sensing drive signals (LA2, LAB2) with the pre-charge voltage (VPRE).

S520 단계에서, 감지 증폭기(160)는 오프셋 제거 동작을 수행한다. 도 2에서 설명된 오픈 비트라인 구조의 감지 증폭기(160)에서, 공정 변이, 온도 또는 트랜지스터들의 문턱 전압 차이 등과 같은 노이즈가 비트라인쌍(BL, BLB)의 각 비트라인에 서로 다르게 나타날 수 있다. 이러한 비트라인쌍(BL, BLB)의 서로 다른 노이즈들은 감지 증폭기(160)의 센싱 동작시 오프셋 노이즈로 작용하여 감지 증폭기(160)의 유효 센싱 마진을 감소시킬 수 있다. 이에 따라, 감지 증폭기(160)는 유효 센싱 마진을 향상시키기 위하여 센싱 동작에 앞서서 오프셋 제거 동작을 수행한다.In step S520, the sense amplifier (160) performs an offset removal operation. In the sense amplifier (160) of the open bit line structure described in FIG. 2, noises such as process variation, temperature, or threshold voltage difference of transistors may appear differently in each bit line of the bit line pair (BL, BLB). These different noises of the bit line pair (BL, BLB) may act as offset noise during the sensing operation of the sense amplifier (160), thereby reducing the effective sensing margin of the sense amplifier (160). Accordingly, the sense amplifier (160) performs an offset removal operation prior to the sensing operation in order to improve the effective sensing margin.

S530 단계에서, 감지 증폭기(160)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 나타내는 2 비트 조합의 최상위 비트(MSB)를 센싱한다. MSB 센싱 동작은 메모리 셀(MC)에 저장된 전하와 비트라인(BL) 및 홀딩 비트라인(HBL)에 저장된 전하 사이에서 발생되는 제1 차지 셰어링 동작을 포함할 수 있다.At step S530, the sense amplifier (160) senses the most significant bit (MSB) of a two-bit combination representing the cell voltage (Vcell) stored in the memory cell (MC). The MSB sensing operation may include a first charge sharing operation that occurs between the charge stored in the memory cell (MC) and the charge stored in the bit line (BL) and the holding bit line (HBL).

제1 차지 셰어링 동작은, 셀 커패시턴스(Cs)를 갖는 셀 커패시터에 저장된 전하와 비트라인 커패시턴스를 갖는 비트라인(BL) 및 홀딩 비트라인(HBL)에 저장된 전하 사이에서 발생된다. 제1 차지 셰어링 동작에 의해 비트라인(BL) 및 홀딩 비트라인(HBL)의 전압 레벨은 비트 조합 ″00″, ″01″, ″10″, ″11″ 각각에 대응하는 MSB 전압(VMSB, 도 3)으로 나타날 수 있다. MSB 전압(VMSB)은 상보 비트라인 전압(VBLB, 도 3) 대비 소정의 전압차로 발생되는 셀프-레퍼런스로서 작용할 것이다. 감지 증폭기(160)는 비트라인(BL) 및 홀딩 비트라인(HBL)의 MSB 전압(VMSB)과 상보 비트라인(BLB)의 상보 비트라인 전압(VBLB) 사이의 전압차를 감지 증폭하여, 전원 전압(VINTA) 또는 접지 전압(VSS) 레벨을 갖는 로직 ″1″ 또는 로직 ″0″의 MSB 데이터를 래치할 수 있다.A first charge sharing operation occurs between charges stored in a cell capacitor having a cell capacitance (Cs) and charges stored in a bit line (BL) and a holding bit line (HBL) having a bit line capacitance. By the first charge sharing operation, voltage levels of the bit line (BL) and the holding bit line (HBL) can be represented as MSB voltages (V MSB , FIG. 3) corresponding to bit combinations ″00″, ″01″, ″10″, and ″11″, respectively. The MSB voltage (V MSB ) will act as a self-reference generated by a predetermined voltage difference with respect to a complementary bit line voltage (V BLB , FIG. 3). The sense amplifier (160) can sense and amplify the voltage difference between the MSB voltage (V MSB ) of the bit line (BL) and the holding bit line (HBL) and the complementary bit line voltage (V BLB ) of the complementary bit line (BLB), and latch the MSB data of logic ″1″ or logic ″0″ having the power supply voltage (VINTA) or ground voltage (VSS) level.

S540 단계에서, 감지 증폭기(160)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 나타내는 2 비트 조합의 최하위 비트(LSB)를 센싱할 수 있다. LSB 센싱 동작은 제2 차지 셰어링 동작을 포함할 수 있다.At step S540, the sense amplifier (160) can sense the least significant bit (LSB) of a two-bit combination representing the cell voltage (Vcell) stored in the memory cell (MC). The LSB sensing operation can include a second charge sharing operation.

제2 차지 셰어링 동작은 비트라인(BL) 및 홀딩 비트라인(HBL)에 저장된 전하와 제1 센싱 비트라인(SBL1)에 저장된 전하 사이에서 발생되는 차지 셰어링과 상보 비트라인(BLB) 및 상보 홀딩 비트라인(HBLB)에 저장된 전하와 제1 상보 센싱 비트라인(SBLB1)에 저장된 전하 사이에서 발생되는 차지 셰어링을 포함할 수 있다.The second charge sharing operation may include charge sharing occurring between charge stored in the bit line (BL) and the holding bit line (HBL) and charge stored in the first sensing bit line (SBL1) and charge sharing occurring between charge stored in the complementary bit line (BLB) and the complementary holding bit line (HBLB) and charge stored in the first complementary sensing bit line (SBLB1).

제2 차지 셰어링 동작에 의해 비트라인(BL) 및 홀딩 비트라인(HBL)의 전압 레벨은 비트 조합 ″00″, ″01″, ″10″, ″11″ 각각에 대응하는 LSB 전압(VLSB, 도 3)으로 나타날 수 있다. LSB 전압(VLSB)은 상보 비트라인 전압(VBLB, 도 3) 대비 소정의 전압차로 발생되는 셀프-레퍼런스로서 작용할 것이다. 감지 증폭기(160)는 비트라인(BL) 및 홀딩 비트라인(HBL)의 LSB 전압(VLSB)과 상보 비트라인 전압(VBLB) 및 상보 홀딩 비트라인(HBLB) 사이의 전압차를 감지 증폭하여, 전원 전압(VINTA) 또는 접지 전압(VSS) 레벨을 갖는 로직 ″1″ 또는 로직 ″0″의 LSB 데이터를 래치할 수 있다.By the second charge sharing operation, the voltage levels of the bit line (BL) and the holding bit line (HBL) can be expressed as LSB voltages (V LSB , FIG. 3) corresponding to bit combinations ″00″, ″01″, ″10″, and ″11″, respectively. The LSB voltage (V LSB ) will act as a self-reference generated by a predetermined voltage difference with respect to the complementary bit line voltage (V BLB , FIG. 3). The sense amplifier (160) can sense and amplify the voltage difference between the LSB voltage (V LSB ) of the bit line (BL) and the holding bit line (HBL) and the complementary bit line voltage (V BLB ) and the complementary holding bit line (HBLB), and latch LSB data of logic ″1″ or logic ″0″ having a power supply voltage (VINTA) or a ground voltage (VSS) level.

S550 단계에서, 감지 증폭기(160)는 센싱된 MSB 및 LSB 데이터의 결합에 따라 발생되는 셀 전압(Vcell)을 메모리 셀(MC)에 재기입하는 리스토어 동작을 수행한다. 리스토어 동작은 제3 차지 셰어링 동작을 포함할 수 있다.At step S550, the sense amplifier (160) performs a restore operation to rewrite the cell voltage (Vcell) generated according to the combination of sensed MSB and LSB data into the memory cell (MC). The restore operation may include a third charge sharing operation.

MSB 및 LSB 데이터의 센싱 동작(S530, S540)에 의해, 비트라인(BL) 및 홀딩 비트라인(HBL)에는 해당 로직 레벨의 LSB 데이터가 저장되어 있고, 제1 센싱 비트라인(SBL1), 상보 비트라인(BLB), 상보 홀딩 비트라인(HBLB) 및 제1 상보 센싱 비트라인(SBLB1)에는 해당 로직 레벨의 MSB 데이터가 저장되어 있다.By sensing operations (S530, S540) of MSB and LSB data, LSB data of the corresponding logic level is stored in the bit line (BL) and the holding bit line (HBL), and MSB data of the corresponding logic level is stored in the first sensing bit line (SBL1), the complementary bit line (BLB), the complementary holding bit line (HBLB), and the first complementary sensing bit line (SBLB1).

제3 차지 셰어링 동작은 메모리 셀(MC)의 셀 커패시턴스, 비트라인쌍(BL, BLB) 각각의 비트라인 커패시턴스, 홀딩 비트라인쌍(HBL, HBLB) 각각의 비트라인 커패시턴스, 제1 센싱 비트라인쌍(SBL1, SBLB1) 각각의 비트라인 커패시턴스 및 이들 커패시턴스들의 변화를 이용하여 수행될 수 있다. 제3 차지 셰어링 동작에 의해 센싱된 MSB 및 LSB 데이터가 결합될 수 있다. 감지 증폭기(160)는 센싱된 MSB 및 LSB 데이터의 결합에 따라 발생되는 셀 전압(Vcell)을 메모리 셀(MC)에 리스토어할 수 있다.The third charge sharing operation can be performed using the cell capacitance of the memory cell (MC), the bit line capacitance of each of the bit line pairs (BL, BLB), the bit line capacitance of each of the holding bit line pairs (HBL, HBLB), the bit line capacitance of each of the first sensing bit line pairs (SBL1, SBLB1), and changes in these capacitances. The MSB and LSB data sensed by the third charge sharing operation can be combined. The sense amplifier (160) can restore the cell voltage (Vcell) generated according to the combination of the sensed MSB and LSB data to the memory cell (MC).

도 6은 도 5에 도시된 감지 증폭기의 동작을 순차적으로 보여주는 순서도이다. 도 7A 내지 도 7K는 도 6에 도시된 감지 증폭기의 동작을 설명하기 위한 등가 회로들이다. 도 8은 도 7A 내지 도 7K에 도시된 등가 회로들의 동작에 따른 타이밍 다이어그램이다. 설명의 편의를 위하여, 도 6의 각 단계들은 도 7A 내지 도 7K, 그리고 도 8과 연계하여 설명된다. 도면의 간결성을 위하여, 도 7A 내지 도 7K에서 턴온되는 스위치는 단락으로 도시되고 턴오프되는 스위치는 오픈으로 도시된다. 도 7A 내지 도 7K는 메모리 셀(MC)에 저장된 0V의 셀 전압(Vcell), 즉 2-비트 데이터 "00"을 센싱하는 감지 증폭기의 동작을 상세하게 설명한다.FIG. 6 is a flowchart sequentially showing the operation of the sense amplifier illustrated in FIG. 5. FIGS. 7A to 7K are equivalent circuits for explaining the operation of the sense amplifier illustrated in FIG. 6. FIG. 8 is a timing diagram according to the operation of the equivalent circuits illustrated in FIGS. 7A to 7K. For convenience of explanation, each step of FIG. 6 is explained in connection with FIGS. 7A to 7K and FIG. 8. For the simplicity of the drawings, a switch that is turned on in FIGS. 7A to 7K is illustrated as a short circuit, and a switch that is turned off is illustrated as an open. FIGS. 7A to 7K explain in detail the operation of the sense amplifier that senses a cell voltage (Vcell) of 0 V stored in a memory cell (MC), i.e., 2-bit data "00".

1. 프리-차지 동작1. Pre-charge operation

도 6, 도 7A 및 도 8의 T0 시점을 참조하면, S510 단계에서, 감지 증폭기(160)는 비트라인(BL), 홀딩 비트라인(HBL), 상보 비트라인(BLB), 상보 홀딩 비트라인(HBLB), 제1 센싱 비트라인(SBL1), 제1 상보 센싱 비트라인(SBLB1), 제2 센싱 비트라인(SBL2), 제2 상보 센싱 비트라인(SBLB2), 제1 및 제2 센싱 구동 신호들(LA1, LAB1) 그리고 제3 및 제4 센싱 구동 신호들(LA2, LAB2)을 프리차지 전압(VPRE)으로 프리차지한다.Referring to time T0 of FIGS. 6, 7A, and 8, at step S510, the sense amplifier (160) precharges the bit line (BL), the holding bit line (HBL), the complementary bit line (BLB), the complementary holding bit line (HBLB), the first sensing bit line (SBL1), the first complementary sensing bit line (SBLB1), the second sensing bit line (SBL2), the second complementary sensing bit line (SBLB2), the first and second sensing drive signals (LA1, LAB1), and the third and fourth sensing drive signals (LA2, LAB2) with the precharge voltage (VPRE).

프리차지 전압(VPRE)은 전원 전압(VINTA) 레벨의 반에 해당하는 전압 레벨로 설정될 수 있다. 예시적으로, 전원 전압(VINTA)이 1V인 경우, 프리차지 전압(VPRE)은 0.5V 로 설정될 수 있다. 예시적으로, 도 2의 이퀄라이징 회로(180)에 의해 비트라인(BL)과 상보 비트라인(BLB)은 프리차지 전압(VPRE)으로 프리차지될 수 있다. 실시예에 따라, 감지 증폭기(160)는 프리차지 회로를 더 포함하고, 프리차지 회로는 홀딩 비트라인(HBL), 상보 홀딩 비트라인(HBLB), 제1 센싱 비트라인(SBL1), 제1 상보 센싱 비트라인(SBLB1), 제2 센싱 비트라인(SBL2), 제2 상보 센싱 비트라인(SBLB2), 제1 및 제2 센싱 구동 신호들(LA1, LAB1) 그리고 제3 및 제4 센싱 구동 신호들(LA2, LAB2)을 프리차지 전압(VPRE)으로 프리차지할 수 있다.The precharge voltage (VPRE) can be set to a voltage level corresponding to half of the power supply voltage (VINTA) level. For example, when the power supply voltage (VINTA) is 1 V, the precharge voltage (VPRE) can be set to 0.5 V. For example, the bit line (BL) and the complementary bit line (BLB) can be precharged to the precharge voltage (VPRE) by the equalizing circuit (180) of FIG. 2. According to an embodiment, the sense amplifier (160) further includes a precharge circuit, and the precharge circuit can precharge the holding bit line (HBL), the complementary holding bit line (HBLB), the first sensing bit line (SBL1), the first complementary sensing bit line (SBLB1), the second sensing bit line (SBL2), the second complementary sensing bit line (SBLB2), the first and second sensing drive signals (LA1, LAB1), and the third and fourth sensing drive signals (LA2, LAB2) with a precharge voltage (VPRE).

프리-차지 동작에서, 제1 감지 증폭 회로(410)와 제2 감지 증폭 회로(420)는 오프 상태들이고, 비트라인 스위치(SWa), 상보 비트라인 스위치(SWb) 및 전원 스위치(SW10)는 턴온 상태들이고, 제1 내지 제6 스위치들(SW1~SW6)은 턴오프 상태들이다. 이하에서, 제1 감지 증폭 회로(410)가 오프 상태이면 제1 및 제2 센싱 구동 신호들(LA1, LAB1)로 프리차지 전압(VPRE)이 인가되고, 제2 감지 증폭 회로(420)는 오프 상태이면 제3 및 제4 센싱 구동 신호들(LA2, LAB2)로 프리차지 전압(VPRE)이 인가될 것이다.In the pre-charge operation, the first sense amplifier circuit (410) and the second sense amplifier circuit (420) are in off states, the bit line switch (SWa), the complementary bit line switch (SWb) and the power switch (SW10) are in turn-on states, and the first to sixth switches (SW1 to SW6) are in turn-off states. Hereinafter, when the first sense amplifier circuit (410) is in the off state, the pre-charge voltage (VPRE) will be applied to the first and second sensing drive signals (LA1, LAB1), and when the second sense amplifier circuit (420) is in the off state, the pre-charge voltage (VPRE) will be applied to the third and fourth sensing drive signals (LA2, LAB2).

2. 오프셋 제거 동작2. Offset removal operation

도 6, 도 7B 및 도 8의 T1 시점을 참조하면, S520 단계에서, 감지 증폭기(160)는 오프셋 제거 동작을 수행한다. 감지 증폭기(160)는, 도 2에 도시된 바와 같이, 서로 다른 인접한 셀 블록(210, 220)에 분리되어 위치하는 비트라인쌍(BL, BLB)과 연결되는 오픈 비트라인 구조를 갖는다. 오픈 비트라인 구조에서 비트라인쌍(BL, BLB)의 각 비트라인의 노이즈는 감지 증폭기(160)의 센싱 동작시 오프셋 노이즈가 극대화될 수 있어서 감지 증폭기의 유효 센싱 마진을 감소시킬 수 있다.Referring to time point T1 of FIGS. 6, 7B, and 8, at step S520, the sense amplifier (160) performs an offset removal operation. The sense amplifier (160), as illustrated in FIG. 2, has an open bit line structure connected to bit line pairs (BL, BLB) that are positioned separately in different adjacent cell blocks (210, 220). In the open bit line structure, noise of each bit line of the bit line pair (BL, BLB) can maximize offset noise during the sensing operation of the sense amplifier (160), thereby reducing the effective sensing margin of the sense amplifier.

감지 증폭기(160)의 유효 센싱 마진을 향상시키기 위하여, 감지 증폭기(160)는 제1 감지 증폭 회로(410)를 온시키고 제1 및 제2 스위치들(SW1, SW2)을 턴온시켜 오프셋 제거 동작을 수행한다. 제1 감지 증폭 회로(410)의 제1 센싱 구동 신호(LA1)로 전원 전압(VINTA)이 인가되고, 제2 센싱 구동 신호(LAB1)로 접지 전압(VSS)이 인가된다.In order to improve the effective sensing margin of the sense amplifier (160), the sense amplifier (160) performs an offset removal operation by turning on the first sense amplifier circuit (410) and turning on the first and second switches (SW1, SW2). The power supply voltage (VINTA) is applied as the first sensing drive signal (LA1) of the first sense amplifier circuit (410), and the ground voltage (VSS) is applied as the second sensing drive signal (LAB1).

제1 감지 증폭 회로(410)에서, 비트라인쌍(BL, BLB)의 오프셋 노이즈에 의하여 상보 비트라인(BLB)는 비트라인(BL)에 비하여 소정의 레벨로 상승 또는 하강하게 되어, 비트라인(BL)과 상보 비트라인(BLB)은 소정의 전압 차이를 갖게 된다. 이 전압 차이는 오프셋 노이즈에 따른 오프셋 전압으로 해석될 수 있다. 이는 비트라인(BL)과 상보 비트라인(BLB)이 오프셋 전압만큼의 차이를 가지도록 설정됨으로써, 감지 증폭기(160)의 오프셋 노이즈가 제거된다는 것을 의미한다. 즉, 감지 증폭기(160)는 오프셋 제거 동작을 통하여 오프셋을 보상할 수 있다.In the first sense amplifier circuit (410), the complementary bit line (BLB) rises or falls to a predetermined level compared to the bit line (BL) due to the offset noise of the bit line pair (BL, BLB), so that the bit line (BL) and the complementary bit line (BLB) have a predetermined voltage difference. This voltage difference can be interpreted as an offset voltage due to the offset noise. This means that the offset noise of the sense amplifier (160) is removed by setting the bit line (BL) and the complementary bit line (BLB) to have a difference equal to the offset voltage. That is, the sense amplifier (160) can compensate for the offset through an offset removal operation.

3. 제1 차지 셰어링 동작3. 1st charge sharing operation

도 6, 도 7C 및 도 8의 T2 시점을 참조하면, S532 단계에서, 감지 증폭기(160)는 메모리 셀(MC)과 비트라인(BL) 사이에 제1 차지 셰어링 동작을 수행한다. 감지 증폭기(160)는 제1 감지 증폭 회로(410)를 오프시키고, 제1 및 제2 스위치들(SW1, SW2)을 턴오프시킨다. 이 때, 메모리 셀(MC)과 연결된 워드라인(WL)이 인에이블되고, 메모리 셀(MC)의 커패시터에 저장된 전하와 비트라인(BL) 및 홀딩 비트라인(HBl)에 저장된 전하 사이에 차지 셰어링이 발생된다.Referring to time point T2 of FIGS. 6, 7C, and 8, at step S532, the sense amplifier (160) performs a first charge sharing operation between the memory cell (MC) and the bit line (BL). The sense amplifier (160) turns off the first sense amplifier circuit (410) and turns off the first and second switches (SW1, SW2). At this time, the word line (WL) connected to the memory cell (MC) is enabled, and charge sharing occurs between the charge stored in the capacitor of the memory cell (MC) and the charge stored in the bit line (BL) and the holding bit line (HBl).

메모리 셀(MC)에 0V의 셀 전압(Vell)이 저장된 경우, 차지 셰어링 동작시 비트라인(BL) 및 홀딩 비트라인(HBL)의 전압 레벨은 프리차지 전압(VPRE) 레벨에서 소정의 레벨만큼 감소할 것이다. 즉, 비트라인(BL) 및 홀딩 비트라인(HBL)의 전압 레벨은 0.5V에서 0.35V 정도로 감소한다. 이 때, 상보 비트라인(BLB) 및 상보 홀딩 비트라인(HBLB)은 프리차지 전압(VPRE) 레벨, 즉 0.5V를 유지한다.When a cell voltage (Vell) of 0 V is stored in a memory cell (MC), the voltage levels of the bit line (BL) and the holding bit line (HBL) will decrease by a predetermined level from the precharge voltage (VPRE) level during charge sharing operation. That is, the voltage levels of the bit line (BL) and the holding bit line (HBL) decrease from 0.5 V to approximately 0.35 V. At this time, the complementary bit line (BLB) and the complementary holding bit line (HBLB) maintain the precharge voltage (VPRE) level, that is, 0.5 V.

4. 차지 홀딩 동작4. Charge holding action

도 6, 도 7D 및 도 8의 T3 시점을 참조하면, S534 단계에서, 감지 증폭기(160)는 제1 차지 셰어링 동작에 따른 비트라인(BL) 및 홀딩 비트라인(HBL)의 전하를 홀딩한다. 감지 증폭기(160)는 비트라인 스위치(SWa) 및 상보 비트라인 스위치(SWb)를 턴오프시킨다. 비트라인(BL)과 홀딩 비트라인(HBL) 각각은 0.35V 정도의 전압 레벨을 유지하고, 상보 비트라인(BLB)과 상보 홀딩 비트라인(HBLB) 각각은 0.5V 정도의 전압 레벨을 유지할 것이다.Referring to time point T3 of FIGS. 6, 7D, and 8, at step S534, the sense amplifier (160) holds the charges of the bit line (BL) and the holding bit line (HBL) according to the first charge sharing operation. The sense amplifier (160) turns off the bit line switch (SWa) and the complementary bit line switch (SWb). Each of the bit line (BL) and the holding bit line (HBL) will maintain a voltage level of about 0.35 V, and each of the complementary bit line (BLB) and the complementary holding bit line (HBLB) will maintain a voltage level of about 0.5 V.

5. 최상위 비트(MSB) 센싱 동작5. Most Significant Bit (MSB) Sensing Operation

도 6, 도 7E 및 도 8의 T4 시점을 참조하면, S536 단계에서, 감지 증폭기(160)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 나타내는 2 비트 조합의 최상위 비트(MSB)를 센싱하는 MSB 센싱 동작을 수행한다. 감지 증폭기(160)는 제1 감지 증폭 회로(410)를 온시키고, 제3 및 제4 스위치들(SW3, SW4)을 턴온시켜 MSB 센싱 동작을 수행한다. 제1 감지 증폭 회로(410)의 제1 센싱 구동 신호(LA1)로 전원 전압(VINTA)이 인가되고, 제2 센싱 구동 신호(LAB1)로 접지 전압(VSS)이 인가된다. 제3 스위치(SW3)에 의해 홀딩 비트라인(HBL)과 제1 상보 센싱 비트라인(SBLB1)이 연결되고, 제4 스위치(SW4)에 의해 상보 홀딩 비트라인(HBLB)과 제1 센싱 비트라인(SBL1)이 연결된다.Referring to time point T4 of FIGS. 6, 7E, and 8, at step S536, the sense amplifier (160) performs an MSB sensing operation that senses the most significant bit (MSB) of a two-bit combination representing the cell voltage (Vcell) stored in the memory cell (MC). The sense amplifier (160) turns on the first sense amplifier circuit (410) and turns on the third and fourth switches (SW3, SW4) to perform the MSB sensing operation. The power supply voltage (VINTA) is applied as the first sensing driving signal (LA1) of the first sense amplifier circuit (410), and the ground voltage (VSS) is applied as the second sensing driving signal (LAB1). The holding bit line (HBL) and the first complementary sensing bit line (SBLB1) are connected by the third switch (SW3), and the complementary holding bit line (HBLB) and the first sensing bit line (SBL1) are connected by the fourth switch (SW4).

제1 감지 증폭 회로(410)는, 제1 및 제2 NMOS 트랜지스터들(N11, N12) 각각의 게이트로 인가되는 0.35V의 홀딩 비트라인(HBL) 전압과 0.5V의 상보 홀딩 비트라인(HBLB) 전압 사이의 전압차를 기반으로 센싱하여, 제1 센싱 비트라인(SBL1)의 전압을 로직 "1" 레벨로 상승시키고, 제1 상보 센싱 비트라인(SBLB1)의 전압을 로직 "0" 레벨로 하강시킬 수 있다. 제1 센싱 비트라인(SBL1)과 연결되는 상보 홀딩 비트라인(HBLB)의 전압은 로직 "1" 레벨로 상승되고, 제1 상보 센싱 비트라인(SBLB1)과 연결되는 홀딩 비트라인(HBL)의 전압은 로직 "0" 레벨로 하강될 것이다.The first sense amplifier circuit (410) can sense the voltage difference between the holding bit line (HBL) voltage of 0.35 V and the complementary holding bit line (HBLB) voltage of 0.5 V applied to the gates of each of the first and second NMOS transistors (N11, N12), thereby increasing the voltage of the first sensing bit line (SBL1) to a logic "1" level and decreasing the voltage of the first complementary sensing bit line (SBLB1) to a logic "0" level. The voltage of the complementary holding bit line (HBLB) connected to the first sensing bit line (SBL1) will be increased to a logic "1" level, and the voltage of the holding bit line (HBL) connected to the first complementary sensing bit line (SBLB1) will be decreased to a logic "0" level.

6. 제1 최상위 비트(MSB) 래치 동작6. First most significant bit (MSB) latch operation

도 6, 도 7F 및 도 8의 T5 시점을 참조하면, S538 단계에서, 감지 증폭기(160)는 2 비트 데이터의 최상위 비트(MSB)를 래치하는 제1 MSB 래치 동작을 수행한다. 감지 증폭기(160)는 제1 감지 증폭 회로(410)를 오프시키고, 제2 감지 증폭 회로(420)를 온시키고, 전원 스위치(SW10)를 턴오프시키고, 제5 및 제6 스위치들(SW5, SW6)을 턴온시켜, 제1 MSB 래치 동작을 수행한다. 제2 감지 증폭 회로(420)의 제3 센싱 구동 신호(LA2)로 전원 전압(VINTA)이 인가되고, 제4 센싱 구동 신호(LAB2)로 접지 전압(VSS)이 인가된다. 제5 스위치(SW5)에 의해 제1 센싱 비트라인(SBL1)과 제2 센싱 비트라인(SBL2)이 연결되고, 제6 스위치(SW6)에 의해 제1 상보 센싱 비트라인(SBLB1)과 제2 상보 센싱 비트라인(SBLB2)이 연결된다. 전원 스위치(SW10)는 온 상태의 제2 감지 증폭 회로(420)의 동작을 방해하는 누설 전류 경로를 차단하기 위하여 턴오프될 수 있다.Referring to time point T5 of FIG. 6, FIG. 7F, and FIG. 8, at step S538, the sense amplifier (160) performs a first MSB latch operation that latches the most significant bit (MSB) of 2-bit data. The sense amplifier (160) turns off the first sense amplifier circuit (410), turns on the second sense amplifier circuit (420), turns off the power switch (SW10), and turns on the fifth and sixth switches (SW5, SW6) to perform the first MSB latch operation. The power voltage (VINTA) is applied as the third sensing drive signal (LA2) of the second sense amplifier circuit (420), and the ground voltage (VSS) is applied as the fourth sensing drive signal (LAB2). The first sensing bit line (SBL1) and the second sensing bit line (SBL2) are connected by the fifth switch (SW5), and the first complementary sensing bit line (SBLB1) and the second complementary sensing bit line (SBLB2) are connected by the sixth switch (SW6). The power switch (SW10) can be turned off to block a leakage current path that interferes with the operation of the second sensing amplifier circuit (420) in the on state.

제2 감지 증폭 회로(420)는 제2 센싱 비트라인(SBL2)과 제2 상보 센싱 비트라인(SBLB2)의 전압차를 기반으로 센싱하여, 제2 센싱 비트라인(SBL2)의 전압을 로직 "1" 레벨로 상승시키고, 제2 상보 센싱 비트라인(SBLB2)의 전압을 로직 "0" 레벨로 하강시킬 수 있다. 제2 센싱 비트라인(SBL2)에 연결된 제1 센싱 비트라인(SBL1)과 상보 홀딩 비트라인(HBLB)의 전압은 로직 "1" 레벨이 되고, 제2 상보 센싱 비트라인(SBLB2)에 연결된 제1 상보 센싱 비트라인(SBLB1) 및 홀딩 비트라인(HBL)의 전압은 로직 "0" 레벨이 될 것이다.The second sense amplifier circuit (420) can sense based on the voltage difference between the second sensing bit line (SBL2) and the second complementary sensing bit line (SBLB2), thereby increasing the voltage of the second sensing bit line (SBL2) to a logic "1" level and decreasing the voltage of the second complementary sensing bit line (SBLB2) to a logic "0" level. The voltages of the first sensing bit line (SBL1) and the complementary holding bit line (HBLB) connected to the second sensing bit line (SBL2) will become a logic "1" level, and the voltages of the first complementary sensing bit line (SBLB1) and the holding bit line (HBL) connected to the second complementary sensing bit line (SBLB2) will become a logic "0" level.

7. 제2 최상위 비트(MSB) 래치 동작7. Second most significant bit (MSB) latch operation

도 6, 도 7G 및 도 8의 T6 시점을 참조하면, S539 단계에서, 감지 증폭기(160)는 제2 MSB 래치 동작을 수행한다. 감지 증폭기(160)는 제3 내지 제6 스위치들(SW3~SW6)을 턴오프시켜 제2 MSB 래치 동작을 수행한다. 제2 센싱 비트라인(SBL2)의 전압은 로직 "1" 레벨을 유지하고, 제2 상보 센싱 비트라인(SBLB2)의 전압은 로직 "0" 레벨을 유지하고, 제1 센싱 비트라인(SBL1)의 전압은 로직 "1" 레벨을 유지하고, 제1 상보 센싱 비트라인(SBLB1)의 전압은 로직 "0" 레벨을 유지하고, 홀딩 비트라인(HBL)의 전압은 로직 "0" 레벨을 유지하고, 상보 홀딩 비트라인(HBLB)의 전압은 로직 "1" 레벨을 유지할 것이다.Referring to time point T6 of FIGS. 6, 7G, and 8, at step S539, the sense amplifier (160) performs a second MSB latch operation. The sense amplifier (160) turns off the third to sixth switches (SW3 to SW6) to perform the second MSB latch operation. The voltage of the second sensing bit line (SBL2) will maintain a logic "1" level, the voltage of the second complementary sensing bit line (SBLB2) will maintain a logic "0" level, the voltage of the first sensing bit line (SBL1) will maintain a logic "1" level, the voltage of the first complementary sensing bit line (SBLB1) will maintain a logic "0" level, the voltage of the holding bit line (HBL) will maintain a logic "0" level, and the voltage of the complementary holding bit line (HBLB) will maintain a logic "1" level.

제2 감지 증폭 회로(420)의 제2 상보 센싱 비트라인(SBLB2)에는 메모리 셀(MC)의 MSB 데이터로서 로직 "0" 레벨이 래치될 수 있다.A logic “0” level can be latched as MSB data of a memory cell (MC) in the second complementary sensing bit line (SBLB2) of the second sense amplifier circuit (420).

8. 제2 차지 셰어링 동작8. Second charge sharing operation

도 6, 도 7H 및 도 8의 T7 시점을 참조하면, S542 단계에서, 감지 증폭기(160)는 제1 센싱 비트라인(SBL1), 홀딩 비트라인(HBL) 및 비트라인(BL) 사이에서, 그리고 제1 상보 센싱 비트라인(SBLB1), 상보 홀딩 비트라인(HBLB), 그리고 상보 비트라인(BLB) 사이에서 제2 차지 셰어링 동작을 수행한다. 감지 증폭기(160)는 비트라인 스위치(SWa) 및 상보 비트라인 스위치(SWb)를 턴온시키고, 제1 및 제2 스위치들(SW1, SW2)을 턴온시킨다.Referring to time point T7 of FIGS. 6, 7H, and 8, at step S542, the sense amplifier (160) performs a second charge sharing operation between the first sensing bit line (SBL1), the holding bit line (HBL), and the bit line (BL), and between the first complementary sensing bit line (SBLB1), the complementary holding bit line (HBLB), and the complementary bit line (BLB). The sense amplifier (160) turns on the bit line switch (SWa) and the complementary bit line switch (SWb), and turns on the first and second switches (SW1, SW2).

비트라인 스위치(SWa) 및 제1 스위치(SW1)에 의해, 비트라인(BL), 홀딩 비트라인(HBL) 및 제1 센싱 비트라인(SBL1)이 연결되고, 상보 비트라인 스위치(SWb) 및 제2 스위치(SW2)에 의해, 상보 비트라인(BLB), 상보 홀딩 비트라인(HBLB) 및 제1 상보 센싱 비트라인(SBLB1)이 연결된다.A bit line (BL), a holding bit line (HBL), and a first sensing bit line (SBL1) are connected by a bit line switch (SWa) and a first switch (SW1), and a complementary bit line (BLB), a complementary holding bit line (HBLB), and a first complementary sensing bit line (SBLB1) are connected by a complementary bit line switch (SWb) and a second switch (SW2).

비트라인(BL)에 저장된 전하, 홀딩 비트라인(HBL)에 저장된 전하, 그리고 제1 센싱 비트라인(SBL1)에 저장된 전하 사이에 차지 셰어링이 발생되고, 상보 비트라인(BLB)에 저장된 전하, 상보 홀딩 비트라인(HBLB)에 저장된 전하 및 제1 상보 센싱 비트라인(SBLB1)에 저장된 전하 사이에 차지 셰어링이 발생된다.Charge sharing occurs between the charge stored in the bit line (BL), the charge stored in the holding bit line (HBL), and the charge stored in the first sensing bit line (SBL1), and charge sharing occurs between the charge stored in the complementary bit line (BLB), the charge stored in the complementary holding bit line (HBLB), and the charge stored in the first complementary sensing bit line (SBLB1).

제2 차지 셰어링 동작에 의해, 비트라인(BL), 홀딩 비트라인(HBL) 및 제1 센싱 비트라인(SBL1)의 전압은 0.4V 정도로 잡히고, 상보 비트라인(BLB), 상보 홀딩 비트라인(HBLB) 및 제1 상보 센싱 비트라인(SBLB1)의 전압은 0.45V 정도 잡힌다. By the second charge sharing operation, the voltages of the bit line (BL), the holding bit line (HBL), and the first sensing bit line (SBL1) are set to about 0.4 V, and the voltages of the complementary bit line (BLB), the complementary holding bit line (HBLB), and the first complementary sensing bit line (SBLB1) are set to about 0.45 V.

9. 최하위 비트(LSB) 센싱 동작9. Least Significant Bit (LSB) Sensing Operation

도 6, 도 7I 및 도 8의 T8 시점을 참조하면, S544 단계에서, 감지 증폭기(160)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 나타내는 2 비트 조합의 최하위 비트(LSB)를 센싱하는 LSB 센싱 동작을 수행한다. 감지 증폭기(160)는 제1 감지 증폭 회로(410)를 온시키고, 전원 스위치(SW10)를 턴온시키고, 제1 및 제2 스위치들(SW1, SW2)을 턴오프시키고, 제3 및 제4 스위치들(SW3, SW4)을 턴온시켜 LSB 센싱 동작을 수행한다.Referring to FIG. 6, FIG. 7I, and time point T8 of FIG. 8, at step S544, the sense amplifier (160) performs an LSB sensing operation that senses the least significant bit (LSB) of a two-bit combination representing the cell voltage (Vcell) stored in the memory cell (MC). The sense amplifier (160) performs the LSB sensing operation by turning on the first sense amplifier circuit (410), turning on the power switch (SW10), turning off the first and second switches (SW1, SW2), and turning on the third and fourth switches (SW3, SW4).

제1 감지 증폭 회로(410)의 제1 센싱 구동 신호(LA1)로 전원 전압(VINTA)이 인가되고, 제2 센싱 구동 신호(LAB1)로 접지 전압(VSS)이 인가된다. 비트라인 스위치(SWa) 및 제3 스위치(SW3)에 의해, 비트라인(BL), 홀딩 비트라인(HBL) 및 제1 상보 센싱 비트라인(SBLB1)이 연결된다. 상보 비트라인 스위치(SWb) 및 제4 스위치(SW4)에 의해, 상보 비트라인(BLB), 상보 홀딩 비트라인(HBLB) 및 제1 센싱 비트라인(SBL1)이 연결된다.A power supply voltage (VINTA) is applied as a first sensing drive signal (LA1) of the first detection amplifier circuit (410), and a ground voltage (VSS) is applied as a second sensing drive signal (LAB1). A bit line (BL), a holding bit line (HBL), and a first complementary sensing bit line (SBLB1) are connected by a bit line switch (SWa) and a third switch (SW3). A complementary bit line (BLB), a complementary holding bit line (HBLB), and a first sensing bit line (SBL1) are connected by a complementary bit line switch (SWb) and a fourth switch (SW4).

제1 감지 증폭 회로(410)는, 제1 PMOS 및 NMOS 트랜지스터들(P11, N11)의 게이트들로 인가되는 0.4V의 비트라인(BL) 전압과 제2 PMOS 및 NMOS 트랜지스터들(P12, N12)의 게이트들로 인가되는 0.45V의 상보 비트라인(BLB) 전압 사이의 전압차를 기반으로 센싱하여, 제1 센싱 비트라인(SBL1)의 전압을 로직 "1" 레벨로 상승시키고, 제1 상보 센싱 비트라인(SBLB1)의 전압을 로직 "0" 레벨로 하강시킬 수 있다.The first sense amplifier circuit (410) can sense the voltage difference between a bit line (BL) voltage of 0.4 V applied to the gates of the first PMOS and NMOS transistors (P11, N11) and a complementary bit line (BLB) voltage of 0.45 V applied to the gates of the second PMOS and NMOS transistors (P12, N12), thereby increasing the voltage of the first sensing bit line (SBL1) to a logic “1” level and decreasing the voltage of the first complementary sensing bit line (SBLB1) to a logic “0” level.

제1 센싱 비트라인(SBL1)에 연결된 상보 비트라인(BLB) 및 상보 홀딩 비트라인(HBLB)의 전압은 로직 "1" 레벨로 상승되고, 제1 상보 센싱 비트라인(SBLB1)에 연결된 비트라인(BL) 및 홀딩 비트라인(HBL)의 전압은 로직 "0" 레벨로 하강될 것이다.The voltage of the complementary bit line (BLB) and the complementary holding bit line (HBLB) connected to the first sensing bit line (SBL1) will rise to a logic “1” level, and the voltage of the bit line (BL) and the holding bit line (HBL) connected to the first complementary sensing bit line (SBLB1) will fall to a logic “0” level.

제1 감지 증폭 회로(410)의 비트라인(BL)에는 메모리 셀(MC)의 LSB 데이터로서 로직 "0" 레벨이 래치될 수 있다.A logic “0” level can be latched as LSB data of a memory cell (MC) in the bit line (BL) of the first sense amplifier circuit (410).

10. 최상위 비트(MSB) 및 최하위 비트(LSB) 결합 동작10. Combining the most significant bit (MSB) and least significant bit (LSB)

도 6, 도 7J 및 도 8의 T9 시점을 참조하면, S552 단계에서, 감지 증폭기(160)는 메모리 셀(MC)의 센싱된 MSB 데이터 및 LSB 데이터를 결합하는 동작을 수행할 수 있다. 감지 증폭기(160)는 제1 감지 증폭 회로(410)를 오프시키고, 전원 스위치(SW10)를 턴오프시키고, 제2 스위치(SW2)를 턴온시키고, 제3 스위치(SW3)를 턴오프시키고, 제6 스위치(SW6)을 턴온시켜 센싱된 MSB 및 LSB 데이터를 결합할 수 있다.Referring to FIG. 6, FIG. 7J, and point T9 of FIG. 8, at step S552, the sense amplifier (160) can perform an operation of combining the sensed MSB data and LSB data of the memory cell (MC). The sense amplifier (160) can combine the sensed MSB and LSB data by turning off the first sense amplifier circuit (410), turning off the power switch (SW10), turning on the second switch (SW2), turning off the third switch (SW3), and turning on the sixth switch (SW6).

제2 감지 증폭 회로(420)의 제2 상보 센싱 비트라인(SBLB2)은 로직 "0" 레벨의 MSB 데이터를 래치하고 있고, 제1 감지 증폭 회로(410)의 제1 상보 센싱 비트라인(SBLB1)에는 로직 "0" 레벨의 LSB 데이터를 래치하고 있다.The second complementary sensing bit line (SBLB2) of the second sense amplifier circuit (420) latches MSB data of logic “0” level, and the first complementary sensing bit line (SBLB1) of the first sense amplifier circuit (410) latches LSB data of logic “0” level.

상보 비트라인 스위치(SWb), 제2, 제4 및 제6 스위치들(SW2, SW4, SW6)에 의해 제2 상보 센싱 비트라인(SBLB2), 제1 센싱 비트라인쌍(SBL1, SBLB1), 상보 홀딩 비트라인(HBLB) 및 상보 비트라인(BLB)이 연결될 수 있다. 제2 상보 센싱 비트라인(SBLB2)에 연결된 제1 센싱 비트라인쌍(SBL1, SBLB1), 상보 홀딩 비트라인(HBLB) 및 상보 비트라인(BLB)의 전압은 로직 "0" 레벨로 하강할 것이다. 이 때, 비트라인(BL) 및 홀딩 비트라인(HBL)의 전압은 로직 "0" 레벨을 유지할 것이다.A second complementary sensing bit line (SBLB2), a first sensing bit line pair (SBL1, SBLB1), a complementary holding bit line (HBLB) and a complementary bit line (BLB) can be connected by the complementary bit line switch (SWb), the second, fourth and sixth switches (SW2, SW4 and SW6). The voltages of the first sensing bit line pair (SBL1, SBLB1), the complementary holding bit line (HBLB) and the complementary bit line (BLB) connected to the second complementary sensing bit line (SBLB2) will drop to a logic "0" level. At this time, the voltages of the bit line (BL) and the holding bit line (HBL) will maintain the logic "0" level.

11. 제3 차지 셰어링 동작11. Third charge sharing operation

도 6, 도 7K 및 도 8의 T10 시점을 참조하면, S554 단계에서, 감지 증폭기(160)는 제1 센싱 비트라인쌍(SBL1, SBLB1), 홀딩 비트라인쌍(HBL, HBLB) 및 비트라인쌍(BL, BLB) 사이에 제3 차지 셰어링 동작을 수행한다. 감지 증폭기(160)는 제1 감지 증폭 회로(410)를 오프시키고, 제1 및 제3 스위치들(SW1, SW3)을 턴온시키고, 제6 스위치(SW6)을 턴오프시켜 제3 차지 셰어링 동작을 수행할 수 있다.Referring to time point T10 of FIG. 6, FIG. 7K and FIG. 8, at step S554, the sense amplifier (160) performs a third charge sharing operation between the first sensing bit line pair (SBL1, SBLB1), the holding bit line pair (HBL, HBLB) and the bit line pair (BL, BLB). The sense amplifier (160) can perform the third charge sharing operation by turning off the first sense amplifier circuit (410), turning on the first and third switches (SW1, SW3), and turning off the sixth switch (SW6).

비트라인 스위치(SWa), 상보 비트라인 스위치(SWb) 및 제1 내지 제4 스위치들(SW1~SW4)에 의해, 비트라인쌍(BL, BLB), 홀딩 비트라인쌍(HBL, HBLB) 그리고 제1 센싱 비트라인쌍(SBL1, SBLB1)이 연결될 수 있다.A bit line pair (BL, BLB), a holding bit line pair (HBL, HBLB) and a first sensing bit line pair (SBL1, SBLB1) can be connected by a bit line switch (SWa), a complementary bit line switch (SWb) and first to fourth switches (SW1 to SW4).

감지 증폭기(160)는 메모리 셀(MC)의 셀 커패시턴스, 비트라인쌍(BL, BLB) 각각의 비트라인 커패시턴스, 홀딩 비트라인쌍(HBL, HBLB) 각각의 비트라인 커패시턴스, 제1 센싱 비트라인쌍(SBL1, SBLB1) 각각의 비트라인 커패시턴스 및 이들 커패시턴스들의 변화를 이용하여 제3 차지 셰어링 동작을 수행할 수 있다. 제3 차지 셰어링 동작에 의해, 비트라인쌍(BL, BLB), 홀딩 비트라인쌍(HBL, HBLB) 그리고 제1 센싱 비트라인쌍(SBL1, SBLB1)의 전압은 접지 전압(VSS) 레벨이 된다. 접지 전압(VSS) 레벨의 비트라인(BL) 전압은 0V의 셀 전압(Vcell)으로서 메모리 셀(MC)에 리스토어된다.The sense amplifier (160) can perform a third charge sharing operation by using the cell capacitance of the memory cell (MC), the bit line capacitance of each of the bit line pairs (BL, BLB), the bit line capacitance of each of the holding bit line pairs (HBL, HBLB), the bit line capacitance of each of the first sensing bit line pairs (SBL1, SBLB1), and changes in these capacitances. By the third charge sharing operation, the voltages of the bit line pairs (BL, BLB), the holding bit line pair (HBL, HBLB), and the first sensing bit line pair (SBL1, SBLB1) become the ground voltage (VSS) level. The bit line (BL) voltage at the ground voltage (VSS) level is restored to the memory cell (MC) as a cell voltage (Vcell) of 0 V.

상술한 감지 증폭기(160)는 메모리 셀(MC)에 저장된 0V의 셀 전압(Vcell)을 MSB 및 LSB 비트 ″00″으로 센싱하고, 센싱된 MSB 및 LSB 비트 ″00″에 대응하는 0V의 비트라인(BL) 전압을 셀 전압(Vcell)으로서 메모리 셀(MC)에 리스토어한다.The above-described sense amplifier (160) senses the 0V cell voltage (Vcell) stored in the memory cell (MC) as MSB and LSB bits ″00″, and restores the 0V bit line (BL) voltage corresponding to the sensed MSB and LSB bits ″00″ to the memory cell (MC) as the cell voltage (Vcell).

도 9A 내지 도 9K 그리고 도 10은 메모리 셀(MC)에 저장된 0.33V의 셀 전압(Vcell)에 대응하는 2-비트 데이터 ″01″을 센싱하는 감지 증폭기의 동작을 설명하는 등가 회로들과 타이밍도이다. 이하에서, 도 7A 내지 도 7K 그리고 도 8과의 차이점을 중심으로 설명된다.FIGS. 9A to 9K and FIG. 10 are equivalent circuits and timing diagrams illustrating the operation of a sense amplifier for sensing 2-bit data ″01″ corresponding to a cell voltage (Vcell) of 0.33 V stored in a memory cell (MC). The following description focuses on differences from FIGS. 7A to 7K and FIG. 8.

1. 프리-차지 동작1. Pre-charge operation

도 9A 및 도 10의 T0 시점을 참조하면, 감지 증폭기(160)는 비트라인(BL), 홀딩 비트라인(HBL), 상보 비트라인(BLB), 상보 홀딩 비트라인(HBLB), 제1 센싱 비트라인(SBL1), 제1 상보 센싱 비트라인(SBLB1), 제2 센싱 비트라인(SBL2), 제2 상보 센싱 비트라인(SBLB2), 제1 및 제2 센싱 구동 신호들(LA1, LAB1) 및 제3 및 제4 센싱 구동 신호들(LA2, LAB2)을 프리차지 전압(VPRE)으로 프리차지한다.Referring to time T0 of FIG. 9A and FIG. 10, the sense amplifier (160) precharges the bit line (BL), the holding bit line (HBL), the complementary bit line (BLB), the complementary holding bit line (HBLB), the first sensing bit line (SBL1), the first complementary sensing bit line (SBLB1), the second sensing bit line (SBL2), the second complementary sensing bit line (SBLB2), the first and second sensing drive signals (LA1, LAB1), and the third and fourth sensing drive signals (LA2, LAB2) with the precharge voltage (VPRE).

2. 오프셋 제거 동작2. Offset removal operation

도 9B 및 도 10의 T1 시점을 참조하면, 감지 증폭기(160)는 오프셋 제거 동작을 수행한다. 제1 감지 증폭 회로(410)에서, 비트라인쌍(BL, BLB)의 오프셋 노이즈에 의하여 상보 비트라인(BLB)는 비트라인(BL)에 비하여 소정의 레벨로 상승 또는 하강하게 되어, 비트라인(BL)과 상보 비트라인(BLB)은 소정의 전압 차이를 갖게 된다. 비트라인(BL)과 상보 비트라인(BLB)이 오프셋 전압만큼의 차이를 가지도록 설정됨으로써, 감지 증폭기(160)의 오프셋 노이즈가 제거될 수 있다.Referring to time T1 of FIG. 9B and FIG. 10, the sense amplifier (160) performs an offset removal operation. In the first sense amplifier circuit (410), the complementary bit line (BLB) rises or falls to a predetermined level compared to the bit line (BL) due to the offset noise of the bit line pair (BL, BLB), so that the bit line (BL) and the complementary bit line (BLB) have a predetermined voltage difference. By setting the bit line (BL) and the complementary bit line (BLB) to have a difference equal to the offset voltage, the offset noise of the sense amplifier (160) can be removed.

3. 제1 차지 셰어링 동작3. 1st charge sharing operation

도 9C 및 도 10의 T2 시점을 참조하면, 감지 증폭기(160)는 메모리 셀(MC)과 비트라인(BL) 사이에 제1 차지 셰어링 동작을 수행한다. 메모리 셀(MC)에 0.33V의 셀 전압(Vell)이 저장된 경우, 제1 차지 셰어링 동작에 의해 비트라인(BL) 및 홀딩 비트라인(HBL)의 전압 레벨은 프리차지 전압(VPRE)인 0.5V에서 0.45V 정도로 감소한다. 이 때, 상보 비트라인(BLB) 및 상보 홀딩 비트라인(HBLB)은 프리차지 전압(VPRE) 레벨, 즉 0.5V를 유지한다.Referring to time T2 of FIG. 9C and FIG. 10, the sense amplifier (160) performs a first charge sharing operation between the memory cell (MC) and the bit line (BL). When a cell voltage (Vell) of 0.33 V is stored in the memory cell (MC), the voltage levels of the bit line (BL) and the holding bit line (HBL) are reduced from 0.5 V, which is a precharge voltage (VPRE), to approximately 0.45 V by the first charge sharing operation. At this time, the complementary bit line (BLB) and the complementary holding bit line (HBLB) maintain the precharge voltage (VPRE) level, i.e., 0.5 V.

4. 차지 홀딩 동작4. Charge holding action

도 9D 및 도 10의 T3 시점을 참조하면, 감지 증폭기(160)는 제1 차지 셰어링 동작에 따른 비트라인(BL) 및 홀딩 비트라인(HBL)의 전하를 홀딩한다. 비트라인(BL)과 홀딩 비트라인(HBL) 각각은 0.45V 정도의 전압 레벨을 유지하고, 상보 비트라인(BLB)과 상보 홀딩 비트라인(HBLB) 각각은 0.5V 정도의 전압 레벨을 유지할 것이다.Referring to time point T3 of FIG. 9D and FIG. 10, the sense amplifier (160) holds the charges of the bit line (BL) and the holding bit line (HBL) according to the first charge sharing operation. Each of the bit line (BL) and the holding bit line (HBL) will maintain a voltage level of about 0.45 V, and each of the complementary bit line (BLB) and the complementary holding bit line (HBLB) will maintain a voltage level of about 0.5 V.

5. 최상위 비트(MSB) 센싱 동작5. Most Significant Bit (MSB) Sensing Operation

도 9E 및 도 10의 T4 시점을 참조하면, 감지 증폭기(160)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 나타내는 2 비트 조합의 최상위 비트(MSB)를 센싱하는 MSB 센싱 동작을 수행한다.Referring to time point T4 of FIG. 9E and FIG. 10, the sense amplifier (160) performs an MSB sensing operation that senses the most significant bit (MSB) of a two-bit combination representing the cell voltage (Vcell) stored in the memory cell (MC).

제1 감지 증폭 회로(410)는, 제1 및 제2 NMOS 트랜지스터들(N11, N12) 각각의 게이트로 인가되는 0.45V의 홀딩 비트라인(HBL) 전압과 0.5V의 상보 홀딩 비트라인(HBLB) 전압 사이의 전압차를 기반으로 센싱하여, 제1 센싱 비트라인(SBL1)의 전압을 로직 "1" 레벨로 상승시키고, 제1 상보 센싱 비트라인(SBLB1)의 전압을 로직 "0" 레벨로 하강시킬 수 있다. 제1 센싱 비트라인(SBL1)과 연결되는 상보 홀딩 비트라인(HBLB)의 전압은 로직 "1" 레벨로 상승되고, 제1 상보 센싱 비트라인(SBLB1)과 연결되는 홀딩 비트라인(HBL)의 전압은 로직 "0" 레벨로 하강될 것이다.The first sense amplifier circuit (410) can sense the voltage difference between the holding bit line (HBL) voltage of 0.45 V and the complementary holding bit line (HBLB) voltage of 0.5 V applied to the gates of each of the first and second NMOS transistors (N11, N12), thereby increasing the voltage of the first sensing bit line (SBL1) to a logic "1" level and decreasing the voltage of the first complementary sensing bit line (SBLB1) to a logic "0" level. The voltage of the complementary holding bit line (HBLB) connected to the first sensing bit line (SBL1) will be increased to a logic "1" level, and the voltage of the holding bit line (HBL) connected to the first complementary sensing bit line (SBLB1) will be decreased to a logic "0" level.

6. 제1 최상위 비트(MSB) 래치 동작6. First most significant bit (MSB) latch operation

도 9F 및 도 10의 T5 시점을 참조하면, 감지 증폭기(160)는 2 비트 데이터의 최상위 비트(MSB)를 래치하는 제1 MSB 래치 동작을 수행한다.Referring to time point T5 of FIG. 9F and FIG. 10, the sense amplifier (160) performs a first MSB latch operation that latches the most significant bit (MSB) of 2-bit data.

제2 감지 증폭 회로(420)는 제2 센싱 비트라인(SBL2)과 제2 상보 센싱 비트라인(SBLB2)의 전압차를 기반으로 센싱하여, 제2 센싱 비트라인(SBL2)의 전압을 로직 "1" 레벨로 상승시키고, 제2 상보 센싱 비트라인(SBLB2)의 전압을 로직 "0" 레벨로 하강시킬 수 있다. 제2 센싱 비트라인(SBL2)에 연결된 제1 센싱 비트라인(SBL1)과 상보 홀딩 비트라인(HBLB)의 전압은 로직 "1" 레벨이 되고, 제2 상보 센싱 비트라인(SBLB2)에 연결된 제1 상보 센싱 비트라인(SBLB1) 및 홀딩 비트라인(HBL)의 전압은 로직 "0" 레벨이 될 것이다.The second sense amplifier circuit (420) can sense based on the voltage difference between the second sensing bit line (SBL2) and the second complementary sensing bit line (SBLB2), thereby increasing the voltage of the second sensing bit line (SBL2) to a logic "1" level and decreasing the voltage of the second complementary sensing bit line (SBLB2) to a logic "0" level. The voltages of the first sensing bit line (SBL1) and the complementary holding bit line (HBLB) connected to the second sensing bit line (SBL2) will become a logic "1" level, and the voltages of the first complementary sensing bit line (SBLB1) and the holding bit line (HBL) connected to the second complementary sensing bit line (SBLB2) will become a logic "0" level.

7. 제2 최상위 비트(MSB) 래치 동작7. Second most significant bit (MSB) latch operation

도 9G 및 도 10의 T6 시점을 참조하면, 감지 증폭기(160)는 제2 MSB 래치 동작을 수행한다.Referring to time point T6 of FIG. 9G and FIG. 10, the sense amplifier (160) performs a second MSB latch operation.

제2 감지 증폭 회로(420)의 제2 상보 센싱 비트라인(SBLB2)에는 메모리 셀(MC)의 MSB 데이터로서 로직 "0" 레벨이 래치될 수 있다.A logic “0” level can be latched as MSB data of a memory cell (MC) in the second complementary sensing bit line (SBLB2) of the second sense amplifier circuit (420).

8. 제2 차지 셰어링 동작8. Second charge sharing operation

도 9H 및 도 10의 T7 시점을 참조하면, 감지 증폭기(160)는 제1 센싱 비트라인(SBL1), 홀딩 비트라인(HBL) 및 비트라인(BL) 사이에서, 그리고 제1 상보 센싱 비트라인(SBLB1), 상보 홀딩 비트라인(HBLB), 그리고 상보 비트라인(BLB) 사이에서 제2 차지 셰어링 동작을 수행한다.Referring to time point T7 of FIG. 9H and FIG. 10, the sense amplifier (160) performs a second charge sharing operation between the first sensing bit line (SBL1), the holding bit line (HBL), and the bit line (BL), and between the first complementary sensing bit line (SBLB1), the complementary holding bit line (HBLB), and the complementary bit line (BLB).

제2 차지 셰어링 동작에 의해, 비트라인(BL), 홀딩 비트라인(HBL) 및 제1 센싱 비트라인(SBL1)의 전압은 0.5V 정도로 잡히고, 상보 비트라인(BLB), 상보 홀딩 비트라인(HBLB) 및 제1 상보 센싱 비트라인(SBLB1)의 전압은 0.45V 정도 잡힌다. By the second charge sharing operation, the voltages of the bit line (BL), the holding bit line (HBL), and the first sensing bit line (SBL1) are set to about 0.5 V, and the voltages of the complementary bit line (BLB), the complementary holding bit line (HBLB), and the first complementary sensing bit line (SBLB1) are set to about 0.45 V.

9. 최하위 비트(LSB) 센싱 동작9. Least Significant Bit (LSB) Sensing Operation

도 9I 및 도 10의 T8 시점을 참조하면, 감지 증폭기(160)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 나타내는 2 비트 조합의 최하위 비트(LSB)를 센싱하는 LSB 센싱 동작을 수행한다.Referring to time point T8 of FIG. 9I and FIG. 10, the sense amplifier (160) performs an LSB sensing operation that senses the least significant bit (LSB) of a two-bit combination representing the cell voltage (Vcell) stored in the memory cell (MC).

제1 감지 증폭 회로(410)는, 제1 PMOS 및 NMOS 트랜지스터들(P11, N11)의 게이트들로 인가되는 0.5V의 비트라인(BL) 전압과 제2 PMOS 및 NMOS 트랜지스터들(P12, N12)의 게이트들로 인가되는 0.45V의 상보 비트라인(BLB) 전압 사이의 전압차를 기반으로 센싱하여, 제1 센싱 비트라인(SBL1)의 전압을 로직 "0" 레벨로 하강시키고, 제1 상보 센싱 비트라인(SBLB1)의 전압을 로직 "1" 레벨로 상승시킬 수 있다.The first sense amplifier circuit (410) can sense the voltage difference between a bit line (BL) voltage of 0.5 V applied to the gates of the first PMOS and NMOS transistors (P11, N11) and a complementary bit line (BLB) voltage of 0.45 V applied to the gates of the second PMOS and NMOS transistors (P12, N12), thereby lowering the voltage of the first sensing bit line (SBL1) to a logic “0” level and raising the voltage of the first complementary sensing bit line (SBLB1) to a logic “1” level.

제1 센싱 비트라인(SBL1)에 연결된 상보 비트라인(BLB) 및 상보 홀딩 비트라인(HBLB)의 전압은 로직 "0" 레벨로 하강되고, 제1 상보 센싱 비트라인(SBLB1)에 연결된 비트라인(BL) 및 홀딩 비트라인(HBL)의 전압은 로직 "1" 레벨로 상승될 것이다.The voltage of the complementary bit line (BLB) and the complementary holding bit line (HBLB) connected to the first sensing bit line (SBL1) will be lowered to a logic “0” level, and the voltage of the bit line (BL) and the holding bit line (HBL) connected to the first complementary sensing bit line (SBLB1) will be raised to a logic “1” level.

제1 감지 증폭 회로(410)의 비트라인(BL)에는 메모리 셀(MC)의 LSB 데이터로서 로직 "1" 레벨이 래치될 수 있다.A logic “1” level can be latched as LSB data of a memory cell (MC) in the bit line (BL) of the first sense amplifier circuit (410).

10. 최상위 비트(MSB) 및 최하위 비트(LSB) 결합 동작10. Combining the most significant bit (MSB) and least significant bit (LSB)

도 9J 및 도 10의 T9 시점을 참조하면, 감지 증폭기(160)는 메모리 셀(MC)의 센싱된 MSB 데이터 및 LSB 데이터를 결합하는 동작을 수행할 수 있다. Referring to time point T9 of FIG. 9J and FIG. 10, the sense amplifier (160) can perform an operation of combining sensed MSB data and LSB data of the memory cell (MC).

제2 감지 증폭 회로(420)의 제2 상보 센싱 비트라인(SBLB2)은 로직 "0" 레벨의 MSB 데이터를 래치하고 있고, 제1 감지 증폭 회로(410)의 제1 상보 센싱 비트라인(SBLB1)에는 로직 "1" 레벨의 LSB 데이터를 래치하고 있다.The second complementary sensing bit line (SBLB2) of the second sense amplifier circuit (420) latches MSB data of logic “0” level, and the first complementary sensing bit line (SBLB1) of the first sense amplifier circuit (410) latches LSB data of logic “1” level.

상보 비트라인 스위치(SWb), 제2, 제4 및 제6 스위치들(SW2, SW4, SW6)에 의해 제2 상보 센싱 비트라인(SBLB2), 제1 센싱 비트라인쌍(SBL1, SBLB1), 상보 홀딩 비트라인(HBLB) 및 상보 비트라인(BLB)이 연결될 수 있다. 제2 감지 증폭 회로(420)에 의해 제2 상보 센싱 비트라인(SBLB2)은 로직 "0" 레벨이 되고, 제2 상보 센싱 비트라인(SBLB2)에 연결된 제1 센싱 비트라인쌍(SBL1, SBLB1), 상보 홀딩 비트라인(HBLB) 및 상보 비트라인(BLB)의 전압은 로직 "0" 레벨이 될 것이다. 이 때, 비트라인(BL) 및 홀딩 비트라인(HBL)의 전압은 로직 "1" 레벨을 유지할 것이다.A second complementary sensing bit line (SBLB2), a first sensing bit line pair (SBL1, SBLB1), a complementary holding bit line (HBLB) and a complementary bit line (BLB) may be connected by the complementary bit line switch (SWb), the second, fourth and sixth switches (SW2, SW4 and SW6). The second complementary sensing bit line (SBLB2) becomes a logic "0" level by the second sense amplifier circuit (420), and the voltages of the first sensing bit line pair (SBL1, SBLB1), the complementary holding bit line (HBLB) and the complementary bit line (BLB) connected to the second complementary sensing bit line (SBLB2) will become a logic "0" level. At this time, the voltages of the bit line (BL) and the holding bit line (HBL) will maintain a logic "1" level.

11. 제3 차지 셰어링 동작11. Third charge sharing operation

도 9K 및 도 10의 T10 시점을 참조하면, 감지 증폭기(160)는 제1 센싱 비트라인쌍(SBL1, SBLB1), 홀딩 비트라인쌍(HBL, HBLB) 및 비트라인쌍(BL, BLB) 사이에 제3 차지 셰어링 동작을 수행한다. Referring to FIG. 9K and time point T10 of FIG. 10, the sense amplifier (160) performs a third charge sharing operation between the first sensing bit line pair (SBL1, SBLB1), the holding bit line pair (HBL, HBLB) and the bit line pair (BL, BLB).

감지 증폭기(160)는 메모리 셀(MC)의 셀 커패시턴스, 비트라인쌍(BL, BLB) 각각의 비트라인 커패시턴스, 홀딩 비트라인쌍(HBL, HBLB) 각각의 비트라인 커패시턴스, 제1 센싱 비트라인쌍(SBL1, SBLB1) 각각의 비트라인 커패시턴스 및 이들 커패시턴스들의 변화를 이용하여 제3 차지 셰어링 동작을 수행할 수 있다. 제3 차지 셰어링 동작에 의해, 비트라인쌍(BL, BLB), 홀딩 비트라인쌍(HBL, HBLB) 그리고 제1 센싱 비트라인쌍(SBL1, SBLB1)의 전압은 0.33V 정도의 레벨이 된다. 비트라인(BL)은 로직 "1" 레벨에서 0.33V로 하강되고, 0.33V의 비트라인(BL) 전압은 셀 전압(Vcell)으로서 메모리 셀(MC)에 리스토어된다.The sense amplifier (160) can perform a third charge sharing operation by using the cell capacitance of the memory cell (MC), the bit line capacitance of each of the bit line pairs (BL, BLB), the bit line capacitance of each of the holding bit line pairs (HBL, HBLB), the bit line capacitance of each of the first sensing bit line pairs (SBL1, SBLB1), and changes in these capacitances. By the third charge sharing operation, the voltages of the bit line pairs (BL, BLB), the holding bit line pairs (HBL, HBLB), and the first sensing bit line pair (SBL1, SBLB1) become a level of about 0.33 V. The bit line (BL) is lowered from the logic "1" level to 0.33 V, and the bit line (BL) voltage of 0.33 V is restored to the memory cell (MC) as the cell voltage (Vcell).

상술한 감지 증폭기(160)는 메모리 셀(MC)에 저장된 0.33V의 셀 전압(Vcell)을 MSB 및 LSB 비트 ″01″으로 센싱하고, 센싱된 MSB 및 LSB 비트 ″01″에 대응하는 0.33V의 비트라인(BL) 전압을 셀 전압(Vcell)으로서 메모리 셀(MC)에 리스토어한다.The above-described sense amplifier (160) senses the cell voltage (Vcell) of 0.33 V stored in the memory cell (MC) as MSB and LSB bits ″01″, and restores the bit line (BL) voltage of 0.33 V corresponding to the sensed MSB and LSB bits ″01″ to the memory cell (MC) as the cell voltage (Vcell).

도 11A 내지 도 11K 그리고 도 12는 메모리 셀(MC)에 저장된 0.67V의 셀 전압(Vcell)에 대응하는 2-비트 데이터 ″10″을 센싱하는 감지 증폭기의 동작을 설명하는 등가 회로들과 타이밍도이다. 이하에서, 도 7A 내지 도 7K 그리고 도 8과의 차이점을 중심으로 설명된다.FIGS. 11A to 11K and FIG. 12 are equivalent circuits and timing diagrams illustrating the operation of a sense amplifier for sensing 2-bit data ″10″ corresponding to a cell voltage (Vcell) of 0.67 V stored in a memory cell (MC). The following description focuses on differences from FIGS. 7A to 7K and FIG. 8.

1. 프리-차지 동작1. Pre-charge operation

도 11A 및 도 12의 T0 시점을 참조하면, 감지 증폭기(160)는 비트라인(BL), 홀딩 비트라인(HBL), 상보 비트라인(BLB), 상보 홀딩 비트라인(HBLB), 제1 센싱 비트라인(SBL1), 제1 상보 센싱 비트라인(SBLB1), 제2 센싱 비트라인(SBL2), 제2 상보 센싱 비트라인(SBLB2), 제1 및 제2 센싱 구동 신호들(LA1, LAB1) 그리고 제3 및 제4 센싱 구동 신호들(LA2, LAB2)을 프리차지 전압(VPRE)으로 프리차지한다.Referring to time T0 of FIG. 11A and FIG. 12, the sense amplifier (160) precharges the bit line (BL), the holding bit line (HBL), the complementary bit line (BLB), the complementary holding bit line (HBLB), the first sensing bit line (SBL1), the first complementary sensing bit line (SBLB1), the second sensing bit line (SBL2), the second complementary sensing bit line (SBLB2), the first and second sensing drive signals (LA1, LAB1), and the third and fourth sensing drive signals (LA2, LAB2) with the precharge voltage (VPRE).

2. 오프셋 제거 동작2. Offset removal operation

도 11B 및 도 12의 T1 시점을 참조하면, 감지 증폭기(160)는 오프셋 제거 동작을 수행한다. 제1 감지 증폭 회로(410)에서, 비트라인쌍(BL, BLB)의 오프셋 노이즈에 의하여 상보 비트라인(BLB)는 비트라인(BL)에 비하여 소정의 레벨로 상승 또는 하강하게 되어, 비트라인(BL)과 상보 비트라인(BLB)은 소정의 전압 차이를 갖게 된다. 비트라인(BL)과 상보 비트라인(BLB)이 오프셋 전압만큼의 차이를 가지도록 설정됨으로써, 감지 증폭기(160)의 오프셋 노이즈가 제거될 수 있다.Referring to time point T1 of FIG. 11B and FIG. 12, the sense amplifier (160) performs an offset removal operation. In the first sense amplifier circuit (410), the complementary bit line (BLB) rises or falls to a predetermined level compared to the bit line (BL) due to the offset noise of the bit line pair (BL, BLB), so that the bit line (BL) and the complementary bit line (BLB) have a predetermined voltage difference. By setting the bit line (BL) and the complementary bit line (BLB) to have a difference equal to the offset voltage, the offset noise of the sense amplifier (160) can be removed.

3. 제1 차지 셰어링 동작3. 1st charge sharing operation

도 11C 및 도 12의 T2 시점을 참조하면, 감지 증폭기(160)는 메모리 셀(MC)과 비트라인(BL) 사이에 제1 차지 셰어링 동작을 수행한다. 메모리 셀(MC)에 0.67V의 셀 전압(Vell)이 저장된 경우, 제1 차지 셰어링 동작에 의해 비트라인(BL) 및 홀딩 비트라인(HBL)의 전압 레벨은 프리차지 전압(VPRE)인 0.5V에서 0.55V 정도로 증가한다. 이 때, 상보 비트라인(BLB) 및 상보 홀딩 비트라인(HBLB)은 프리차지 전압(VPRE) 레벨, 즉 0.5V를 유지한다.Referring to time T2 of FIG. 11C and FIG. 12, the sense amplifier (160) performs a first charge sharing operation between the memory cell (MC) and the bit line (BL). When a cell voltage (Vell) of 0.67 V is stored in the memory cell (MC), the voltage levels of the bit line (BL) and the holding bit line (HBL) increase from 0.5 V, which is a precharge voltage (VPRE), to approximately 0.55 V by the first charge sharing operation. At this time, the complementary bit line (BLB) and the complementary holding bit line (HBLB) maintain the precharge voltage (VPRE) level, i.e., 0.5 V.

4. 차지 홀딩 동작4. Charge holding action

도 11D 및 도 12의 T3 시점을 참조하면, 감지 증폭기(160)는 제1 차지 셰어링 동작에 따른 비트라인(BL) 및 홀딩 비트라인(HBL)의 전하를 홀딩한다. 비트라인(BL)과 홀딩 비트라인(HBL) 각각은 0.55V 정도의 전압 레벨을 유지하고, 상보 비트라인(BLB)과 상보 홀딩 비트라인(HBLB) 각각은 0.5V 정도의 전압 레벨을 유지할 것이다.Referring to FIG. 11D and time point T3 of FIG. 12, the sense amplifier (160) holds the charges of the bit line (BL) and the holding bit line (HBL) according to the first charge sharing operation. Each of the bit line (BL) and the holding bit line (HBL) will maintain a voltage level of about 0.55 V, and each of the complementary bit line (BLB) and the complementary holding bit line (HBLB) will maintain a voltage level of about 0.5 V.

5. 최상위 비트(MSB) 센싱 동작5. Most Significant Bit (MSB) Sensing Operation

도 11E 및 도 12의 T4 시점을 참조하면, 감지 증폭기(160)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 나타내는 2 비트 조합의 최상위 비트(MSB)를 센싱하는 MSB 센싱 동작을 수행한다.Referring to time point T4 of FIG. 11E and FIG. 12, the sense amplifier (160) performs an MSB sensing operation that senses the most significant bit (MSB) of a two-bit combination representing the cell voltage (Vcell) stored in the memory cell (MC).

제1 감지 증폭 회로(410)는, 제1 및 제2 NMOS 트랜지스터들(N11, N12) 각각의 게이트로 인가되는 0.55V의 홀딩 비트라인(HBL) 전압과 0.5V의 상보 홀딩 비트라인(HBLB) 전압 사이의 전압차를 기반으로 센싱하여, 제1 센싱 비트라인(SBL1)의 전압을 로직 "0" 레벨로 하강시키고, 제1 상보 센싱 비트라인(SBLB1)의 전압을 로직 "1" 레벨로 상승시킬 수 있다. 제1 센싱 비트라인(SBL1)과 연결되는 상보 홀딩 비트라인(HBLB)의 전압은 로직 "0" 레벨로 하강되고, 제1 상보 센싱 비트라인(SBLB1)과 연결되는 홀딩 비트라인(HBL)의 전압은 로직 "1" 레벨로 상승될 것이다.The first sense amplifier circuit (410) can sense the voltage difference between the holding bit line (HBL) voltage of 0.55 V and the complementary holding bit line (HBLB) voltage of 0.5 V applied to the gates of each of the first and second NMOS transistors (N11, N12), thereby lowering the voltage of the first sensing bit line (SBL1) to a logic "0" level and raising the voltage of the first complementary sensing bit line (SBLB1) to a logic "1" level. The voltage of the complementary holding bit line (HBLB) connected to the first sensing bit line (SBL1) will be lowered to a logic "0" level, and the voltage of the holding bit line (HBL) connected to the first complementary sensing bit line (SBLB1) will be raised to a logic "1" level.

6. 제1 최상위 비트(MSB) 래치 동작6. First most significant bit (MSB) latch operation

도 11F 및 도 12의 T5 시점을 참조하면, 감지 증폭기(160)는 2 비트 데이터의 최상위 비트(MSB)를 래치하는 제1 MSB 래치 동작을 수행한다.Referring to time point T5 of FIG. 11F and FIG. 12, the sense amplifier (160) performs a first MSB latch operation that latches the most significant bit (MSB) of 2-bit data.

제2 감지 증폭 회로(420)는 제2 센싱 비트라인(SBL2)과 제2 상보 센싱 비트라인(SBLB2)의 전압차를 기반으로 센싱하여, 제2 센싱 비트라인(SBL2)의 전압을 로직 "0" 레벨로 하강시키고, 제2 상보 센싱 비트라인(SBLB2)의 전압을 로직 "1" 레벨로 상승시킬 수 있다. 제2 센싱 비트라인(SBL2)에 연결된 제1 센싱 비트라인(SBL1)과 상보 홀딩 비트라인(HBLB)의 전압은 로직 "0" 레벨이 되고, 제2 상보 센싱 비트라인(SBLB2)에 연결된 제1 상보 센싱 비트라인(SBLB1) 및 홀딩 비트라인(HBL)의 전압은 로직 "1" 레벨이 될 것이다.The second sense amplifier circuit (420) can sense based on the voltage difference between the second sensing bit line (SBL2) and the second complementary sensing bit line (SBLB2), thereby lowering the voltage of the second sensing bit line (SBL2) to a logic "0" level and raising the voltage of the second complementary sensing bit line (SBLB2) to a logic "1" level. The voltages of the first sensing bit line (SBL1) and the complementary holding bit line (HBLB) connected to the second sensing bit line (SBL2) will become a logic "0" level, and the voltages of the first complementary sensing bit line (SBLB1) and the holding bit line (HBL) connected to the second complementary sensing bit line (SBLB2) will become a logic "1" level.

7. 제2 최상위 비트(MSB) 래치 동작7. Second most significant bit (MSB) latch operation

도 11G 및 도 12의 T6 시점을 참조하면, 감지 증폭기(160)는 제2 MSB 래치 동작을 수행한다.Referring to time point T6 of FIG. 11G and FIG. 12, the sense amplifier (160) performs a second MSB latch operation.

제2 감지 증폭 회로(420)의 제2 상보 센싱 비트라인(SBLB2)에는 메모리 셀(MC)의 MSB 데이터로서 로직 "1" 레벨이 래치될 수 있다.A logic “1” level can be latched as MSB data of a memory cell (MC) in the second complementary sensing bit line (SBLB2) of the second sense amplifier circuit (420).

8. 제2 차지 셰어링 동작8. Second charge sharing operation

도 11H 및 도 12의 T7 시점을 참조하면, 감지 증폭기(160)는 제1 센싱 비트라인(SBL1), 홀딩 비트라인(HBL) 및 비트라인(BL) 사이에서, 그리고 제1 상보 센싱 비트라인(SBLB1), 상보 홀딩 비트라인(HBLB), 그리고 상보 비트라인(BLB) 사이에서 제2 차지 셰어링 동작을 수행한다.Referring to time point T7 of FIG. 11H and FIG. 12, the sense amplifier (160) performs a second charge sharing operation between the first sensing bit line (SBL1), the holding bit line (HBL), and the bit line (BL), and between the first complementary sensing bit line (SBLB1), the complementary holding bit line (HBLB), and the complementary bit line (BLB).

제2 차지 셰어링 동작에 의해, 비트라인(BL), 홀딩 비트라인(HBL) 및 제1 센싱 비트라인(SBL1)의 전압은 0.5V 정도로 잡히고, 상보 비트라인(BLB), 상보 홀딩 비트라인(HBLB) 및 제1 상보 센싱 비트라인(SBLB1)의 전압은 0.55V 정도 잡힌다.By the second charge sharing operation, the voltages of the bit line (BL), the holding bit line (HBL), and the first sensing bit line (SBL1) are set to about 0.5 V, and the voltages of the complementary bit line (BLB), the complementary holding bit line (HBLB), and the first complementary sensing bit line (SBLB1) are set to about 0.55 V.

9. 최하위 비트(LSB) 센싱 동작9. Least Significant Bit (LSB) Sensing Operation

도 11I 및 도 12의 T8 시점을 참조하면, 감지 증폭기(160)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 나타내는 2 비트 조합의 최하위 비트(LSB)를 센싱하는 LSB 센싱 동작을 수행한다.Referring to time point T8 of FIG. 11I and FIG. 12, the sense amplifier (160) performs an LSB sensing operation that senses the least significant bit (LSB) of a two-bit combination representing the cell voltage (Vcell) stored in the memory cell (MC).

제1 감지 증폭 회로(410)는, 제1 PMOS 및 NMOS 트랜지스터들(P11, N11)의 게이트들로 인가되는 0.5V의 비트라인(BL) 전압과 제2 PMOS 및 NMOS 트랜지스터들(P12, N12)의 게이트들로 인가되는 0.55V의 상보 비트라인(BLB) 전압 사이의 전압차를 기반으로 센싱하여, 제1 센싱 비트라인(SBL1)의 전압을 로직 "1" 레벨로 상승시키고, 제1 상보 센싱 비트라인(SBLB1)의 전압을 로직 "0" 레벨로 하강시킬 수 있다.The first sense amplifier circuit (410) can sense the voltage difference between a bit line (BL) voltage of 0.5 V applied to the gates of the first PMOS and NMOS transistors (P11, N11) and a complementary bit line (BLB) voltage of 0.55 V applied to the gates of the second PMOS and NMOS transistors (P12, N12), thereby increasing the voltage of the first sensing bit line (SBL1) to a logic “1” level and decreasing the voltage of the first complementary sensing bit line (SBLB1) to a logic “0” level.

제1 센싱 비트라인(SBL1)에 연결된 상보 비트라인(BLB) 및 상보 홀딩 비트라인(HBLB)의 전압은 로직 "1" 레벨로 상승되고, 제1 상보 센싱 비트라인(SBLB1)에 연결된 비트라인(BL) 및 홀딩 비트라인(HBL)의 전압은 로직 "0" 레벨로 하강될 것이다.The voltage of the complementary bit line (BLB) and the complementary holding bit line (HBLB) connected to the first sensing bit line (SBL1) will rise to a logic “1” level, and the voltage of the bit line (BL) and the holding bit line (HBL) connected to the first complementary sensing bit line (SBLB1) will fall to a logic “0” level.

제1 감지 증폭 회로(410)의 비트라인(BL)에는 메모리 셀(MC)의 LSB 데이터로서 로직 "0" 레벨이 래치될 수 있다.A logic “0” level can be latched as LSB data of a memory cell (MC) in the bit line (BL) of the first sense amplifier circuit (410).

10. 최상위 비트(MSB) 및 최하위 비트(LSB) 결합 동작10. Combining the most significant bit (MSB) and least significant bit (LSB)

도 11J 및 도 12의 T9 시점을 참조하면, 감지 증폭기(160)는 메모리 셀(MC)의 센싱된 MSB 데이터 및 LSB 데이터를 결합하는 동작을 수행할 수 있다. Referring to time point T9 of FIG. 11J and FIG. 12, the sense amplifier (160) can perform an operation of combining sensed MSB data and LSB data of the memory cell (MC).

제2 감지 증폭 회로(420)의 제2 상보 센싱 비트라인(SBLB2)은 로직 "1" 레벨의 MSB 데이터를 래치하고 있고, 제1 감지 증폭 회로(410)의 제1 상보 센싱 비트라인(SBLB1)에는 로직 "0" 레벨의 LSB 데이터를 래치하고 있다.The second complementary sensing bit line (SBLB2) of the second sense amplifier circuit (420) latches MSB data of logic “1” level, and the first complementary sensing bit line (SBLB1) of the first sense amplifier circuit (410) latches LSB data of logic “0” level.

상보 비트라인 스위치(SWb), 제2, 제4 및 제6 스위치들(SW2, SW4, SW6)에 의해 제2 상보 센싱 비트라인(SBLB2), 제1 센싱 비트라인쌍(SBL1, SBLB1), 상보 홀딩 비트라인(HBLB) 및 상보 비트라인(BLB)이 연결될 수 있다. 제2 감지 증폭 회로(420)에 의해 제2 상보 센싱 비트라인(SBLB2)은 로직 "1" 레벨이 되고, 제2 상보 센싱 비트라인(SBLB2)에 연결된 제1 센싱 비트라인쌍(SBL1, SBLB1), 상보 홀딩 비트라인(HBLB) 및 상보 비트라인(BLB)의 전압은 로직 "1" 레벨이 될 것이다. 이 때, 비트라인(BL) 및 홀딩 비트라인(HBL)의 전압은 로직 "0" 레벨을 유지할 것이다.A second complementary sensing bit line (SBLB2), a first sensing bit line pair (SBL1, SBLB1), a complementary holding bit line (HBLB) and a complementary bit line (BLB) may be connected by the complementary bit line switch (SWb), the second, fourth and sixth switches (SW2, SW4 and SW6). The second complementary sensing bit line (SBLB2) becomes a logic "1" level by the second sense amplifier circuit (420), and the voltages of the first sensing bit line pair (SBL1, SBLB1), the complementary holding bit line (HBLB) and the complementary bit line (BLB) connected to the second complementary sensing bit line (SBLB2) will become a logic "1" level. At this time, the voltages of the bit line (BL) and the holding bit line (HBL) will maintain a logic "0" level.

11. 제3 차지 셰어링 동작11. Third charge sharing operation

도 11K 및 도 12의 T10 시점을 참조하면, 감지 증폭기(160)는 제1 센싱 비트라인쌍(SBL1, SBLB1), 홀딩 비트라인쌍(HBL, HBLB) 및 비트라인쌍(BL, BLB) 사이에 제3 차지 셰어링 동작을 수행한다. Referring to time point T10 of FIG. 11K and FIG. 12, the sense amplifier (160) performs a third charge sharing operation between the first sensing bit line pair (SBL1, SBLB1), the holding bit line pair (HBL, HBLB) and the bit line pair (BL, BLB).

감지 증폭기(160)는 메모리 셀(MC)의 셀 커패시턴스, 비트라인쌍(BL, BLB) 각각의 비트라인 커패시턴스, 홀딩 비트라인쌍(HBL, HBLB) 각각의 비트라인 커패시턴스, 제1 센싱 비트라인쌍(SBL1, SBLB1) 각각의 비트라인 커패시턴스 및 이들 커패시턴스들의 변화를 이용하여 제3 차지 셰어링 동작을 수행할 수 있다. 제3 차지 셰어링 동작에 의해, 비트라인쌍(BL, BLB), 홀딩 비트라인쌍(HBL, HBLB) 그리고 제1 센싱 비트라인쌍(SBL1, SBLB1)의 전압은 0.67V 정도의 레벨이 된다. 비트라인(BL) 전압은 로직 "0" 레벨에서 0.67V로 상승되고, 0.67V의 비트라인(BL) 전압은 셀 전압(Vcell)으로서 메모리 셀(MC)에 리스토어된다.The sense amplifier (160) can perform a third charge sharing operation by using the cell capacitance of the memory cell (MC), the bit line capacitance of each of the bit line pairs (BL, BLB), the bit line capacitance of each of the holding bit line pairs (HBL, HBLB), the bit line capacitance of each of the first sensing bit line pairs (SBL1, SBLB1), and changes in these capacitances. By the third charge sharing operation, the voltages of the bit line pairs (BL, BLB), the holding bit line pairs (HBL, HBLB), and the first sensing bit line pair (SBL1, SBLB1) become a level of about 0.67 V. The bit line (BL) voltage is increased from the logic "0" level to 0.67 V, and the bit line (BL) voltage of 0.67 V is restored to the memory cell (MC) as the cell voltage (Vcell).

상술한 감지 증폭기(160)는 메모리 셀(MC)에 저장된 0.67V의 셀 전압(Vcell)을 MSB 및 LSB 비트 ″10″으로 센싱하고, 센싱된 MSB 및 LSB 비트 ″10″에 대응하는 0.67V의 비트라인(BL) 전압을 셀 전압(Vcell)으로서 메모리 셀(MC)에 리스토어한다.The above-described sense amplifier (160) senses the cell voltage (Vcell) of 0.67 V stored in the memory cell (MC) as MSB and LSB bits ″10″, and restores the bit line (BL) voltage of 0.67 V corresponding to the sensed MSB and LSB bits ″10″ to the memory cell (MC) as the cell voltage (Vcell).

도 13A 내지 도 13K 그리고 도 14는 메모리 셀(MC)에 저장된 1.0V의 셀 전압(Vcell)에 대응하는 2-비트 데이터 ″11″을 센싱하는 감지 증폭기의 동작을 설명하는 등가 회로들과 타이밍도이다. 이하에서, 도 7A 내지 도 7J 그리고 도 8과의 차이점을 중심으로 설명된다.FIGS. 13A to 13K and FIG. 14 are equivalent circuits and timing diagrams illustrating the operation of a sense amplifier for sensing 2-bit data ″11″ corresponding to a cell voltage (Vcell) of 1.0 V stored in a memory cell (MC). The following description focuses on differences from FIGS. 7A to 7J and FIG. 8.

1. 프리-차지 동작1. Pre-charge operation

도 13A 및 도 14의 T0 시점을 참조하면, 감지 증폭기(160)는 비트라인(BL), 홀딩 비트라인(HBL), 상보 비트라인(BLB), 상보 홀딩 비트라인(HBLB), 제1 센싱 비트라인(SBL1), 제1 상보 센싱 비트라인(SBLB1), 제2 센싱 비트라인(SBL2), 제2 상보 센싱 비트라인(SBLB2), 제1 및 제2 센싱 구동 신호들(LA1, LAB1) 및 제3 및 제4 센싱 구동 신호들(LA2, LAB2)을 프리차지 전압(VPRE)으로 프리차지한다.Referring to time T0 of FIG. 13A and FIG. 14, the sense amplifier (160) precharges the bit line (BL), the holding bit line (HBL), the complementary bit line (BLB), the complementary holding bit line (HBLB), the first sensing bit line (SBL1), the first complementary sensing bit line (SBLB1), the second sensing bit line (SBL2), the second complementary sensing bit line (SBLB2), the first and second sensing drive signals (LA1, LAB1), and the third and fourth sensing drive signals (LA2, LAB2) with the precharge voltage (VPRE).

2. 오프셋 제거 동작2. Offset removal operation

도 13B 및 도 14의 T1 시점을 참조하면, 감지 증폭기(160)는 오프셋 제거 동작을 수행한다. 제1 감지 증폭 회로(410)에서, 비트라인쌍(BL, BLB)의 오프셋 노이즈에 의하여 상보 비트라인(BLB)는 비트라인(BL)에 비하여 소정의 레벨로 상승 또는 하강하게 되어, 비트라인(BL)과 상보 비트라인(BLB)은 소정의 전압 차이를 갖게 된다. 비트라인(BL)과 상보 비트라인(BLB)이 오프셋 전압만큼의 차이를 가지도록 설정됨으로써, 감지 증폭기(160)의 오프셋 노이즈가 제거될 수 있다.Referring to time point T1 of FIG. 13B and FIG. 14, the sense amplifier (160) performs an offset removal operation. In the first sense amplifier circuit (410), the complementary bit line (BLB) rises or falls to a predetermined level compared to the bit line (BL) due to the offset noise of the bit line pair (BL, BLB), so that the bit line (BL) and the complementary bit line (BLB) have a predetermined voltage difference. By setting the bit line (BL) and the complementary bit line (BLB) to have a difference equal to the offset voltage, the offset noise of the sense amplifier (160) can be removed.

3. 제1 차지 셰어링 동작3. 1st charge sharing operation

도 13C 및 도 14의 T2 시점을 참조하면, 감지 증폭기(160)는 메모리 셀(MC)과 비트라인(BL) 사이에 제1 차지 셰어링 동작을 수행한다. 메모리 셀(MC)에 0.67V의 셀 전압(Vell)이 저장된 경우, 제1 차지 셰어링 동작에 의해 비트라인(BL) 및 홀딩 비트라인(HBL)의 전압 레벨은 프리차지 전압(VPRE)인 0.5V에서 0.65V 정도로 증가한다. 이 때, 상보 비트라인(BLB) 및 상보 홀딩 비트라인(HBLB)은 프리차지 전압(VPRE) 레벨, 즉 0.5V를 유지한다.Referring to time T2 of FIG. 13C and FIG. 14, the sense amplifier (160) performs a first charge sharing operation between the memory cell (MC) and the bit line (BL). When a cell voltage (Vell) of 0.67 V is stored in the memory cell (MC), the voltage levels of the bit line (BL) and the holding bit line (HBL) increase from 0.5 V, which is the precharge voltage (VPRE), to approximately 0.65 V by the first charge sharing operation. At this time, the complementary bit line (BLB) and the complementary holding bit line (HBLB) maintain the precharge voltage (VPRE) level, i.e., 0.5 V.

4. 차지 홀딩 동작4. Charge holding action

도 13D 및 도 14의 T3 시점을 참조하면, 감지 증폭기(160)는 제1 차지 셰어링 동작에 따른 비트라인(BL) 및 홀딩 비트라인(HBL)의 전하를 홀딩한다. 비트라인(BL)과 홀딩 비트라인(HBL) 각각은 0.65V 정도의 전압 레벨을 유지하고, 상보 비트라인(BLB)과 상보 홀딩 비트라인(HBLB) 각각은 0.5V 정도의 전압 레벨을 유지할 것이다.Referring to time point T3 of FIG. 13D and FIG. 14, the sense amplifier (160) holds the charges of the bit line (BL) and the holding bit line (HBL) according to the first charge sharing operation. Each of the bit line (BL) and the holding bit line (HBL) will maintain a voltage level of about 0.65 V, and each of the complementary bit line (BLB) and the complementary holding bit line (HBLB) will maintain a voltage level of about 0.5 V.

5. 최상위 비트(MSB) 센싱 동작5. Most Significant Bit (MSB) Sensing Operation

도 13E 및 도 14의 T4 시점을 참조하면, 감지 증폭기(160)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 나타내는 2 비트 조합의 최상위 비트(MSB)를 센싱하는 MSB 센싱 동작을 수행한다.Referring to time point T4 of FIG. 13E and FIG. 14, the sense amplifier (160) performs an MSB sensing operation that senses the most significant bit (MSB) of a two-bit combination representing the cell voltage (Vcell) stored in the memory cell (MC).

제1 감지 증폭 회로(410)는, 제1 및 제2 NMOS 트랜지스터들(N11, N12) 각각의 게이트로 인가되는 0.65V의 홀딩 비트라인(HBL) 전압과 0.5V의 상보 홀딩 비트라인(HBLB) 전압 사이의 전압차를 기반으로 센싱하여, 제1 센싱 비트라인(SBL1)의 전압을 로직 "0" 레벨로 하강시키고, 제1 상보 센싱 비트라인(SBLB1)의 전압을 로직 "1" 레벨로 상승시킬 수 있다. 제1 센싱 비트라인(SBL1)과 연결되는 상보 홀딩 비트라인(HBLB)의 전압은 로직 "0" 레벨로 하강되고, 제1 상보 센싱 비트라인(SBLB1)과 연결되는 홀딩 비트라인(HBL)의 전압은 로직 "1" 레벨로 상승될 것이다.The first sense amplifier circuit (410) can sense the voltage difference between the holding bit line (HBL) voltage of 0.65 V and the complementary holding bit line (HBLB) voltage of 0.5 V applied to the gates of each of the first and second NMOS transistors (N11, N12), thereby lowering the voltage of the first sensing bit line (SBL1) to a logic "0" level and raising the voltage of the first complementary sensing bit line (SBLB1) to a logic "1" level. The voltage of the complementary holding bit line (HBLB) connected to the first sensing bit line (SBL1) will be lowered to a logic "0" level, and the voltage of the holding bit line (HBL) connected to the first complementary sensing bit line (SBLB1) will be raised to a logic "1" level.

6. 제1 최상위 비트(MSB) 래치 동작6. First most significant bit (MSB) latch operation

도 13F 및 도 14의 T5 시점을 참조하면, 감지 증폭기(160)는 2 비트 데이터의 최상위 비트(MSB)를 래치하는 제1 MSB 래치 동작을 수행한다.Referring to time point T5 of FIG. 13F and FIG. 14, the sense amplifier (160) performs a first MSB latch operation that latches the most significant bit (MSB) of 2-bit data.

제2 감지 증폭 회로(420)는 제2 센싱 비트라인(SBL2)과 제2 상보 센싱 비트라인(SBLB2)의 전압차를 기반으로 센싱하여, 제2 센싱 비트라인(SBL2)의 전압을 로직 "0" 레벨로 하강시키고, 제2 상보 센싱 비트라인(SBLB2)의 전압을 로직 "1" 레벨로 상승시킬 수 있다. 제2 센싱 비트라인(SBL2)에 연결된 제1 센싱 비트라인(SBL1)과 상보 홀딩 비트라인(HBLB)의 전압은 로직 "0" 레벨이 되고, 제2 상보 센싱 비트라인(SBLB2)에 연결된 제1 상보 센싱 비트라인(SBLB1) 및 홀딩 비트라인(HBL)의 전압은 로직 "1" 레벨이 될 것이다.The second sense amplifier circuit (420) can sense based on the voltage difference between the second sensing bit line (SBL2) and the second complementary sensing bit line (SBLB2), thereby lowering the voltage of the second sensing bit line (SBL2) to a logic "0" level and raising the voltage of the second complementary sensing bit line (SBLB2) to a logic "1" level. The voltages of the first sensing bit line (SBL1) and the complementary holding bit line (HBLB) connected to the second sensing bit line (SBL2) will become a logic "0" level, and the voltages of the first complementary sensing bit line (SBLB1) and the holding bit line (HBL) connected to the second complementary sensing bit line (SBLB2) will become a logic "1" level.

7. 제2 최상위 비트(MSB) 래치 동작7. Second most significant bit (MSB) latch operation

도 13G 및 도 14의 T6 시점을 참조하면, 감지 증폭기(160)는 제2 MSB 래치 동작을 수행한다.Referring to time point T6 of FIG. 13G and FIG. 14, the sense amplifier (160) performs a second MSB latch operation.

제2 감지 증폭 회로(420)의 제2 상보 센싱 비트라인(SBLB2)에는 메모리 셀(MC)의 MSB 데이터로서 로직 "1" 레벨이 래치될 수 있다.A logic “1” level can be latched as MSB data of a memory cell (MC) in the second complementary sensing bit line (SBLB2) of the second sense amplifier circuit (420).

8. 제2 차지 셰어링 동작8. Second charge sharing operation

도 13H 및 도 14의 T7 시점을 참조하면, 감지 증폭기(160)는 제1 센싱 비트라인(SBL1), 홀딩 비트라인(HBL) 및 비트라인(BL) 사이에서, 그리고 제1 상보 센싱 비트라인(SBLB1), 상보 홀딩 비트라인(HBLB), 그리고 상보 비트라인(BLB) 사이에서 제2 차지 셰어링 동작을 수행한다.Referring to time point T7 of FIG. 13H and FIG. 14, the sense amplifier (160) performs a second charge sharing operation between the first sensing bit line (SBL1), the holding bit line (HBL), and the bit line (BL), and between the first complementary sensing bit line (SBLB1), the complementary holding bit line (HBLB), and the complementary bit line (BLB).

제2 차지 셰어링 동작에 의해, 비트라인(BL), 홀딩 비트라인(HBL) 및 제1 센싱 비트라인(SBL1)의 전압은 0.6V 정도로 잡히고, 상보 비트라인(BLB), 상보 홀딩 비트라인(HBLB) 및 제1 상보 센싱 비트라인(SBLB1)의 전압은 0.55V 정도 잡힌다.By the second charge sharing operation, the voltages of the bit line (BL), the holding bit line (HBL), and the first sensing bit line (SBL1) are set to about 0.6 V, and the voltages of the complementary bit line (BLB), the complementary holding bit line (HBLB), and the first complementary sensing bit line (SBLB1) are set to about 0.55 V.

9. 최하위 비트(LSB) 센싱 동작9. Least Significant Bit (LSB) Sensing Operation

도 13I 및 도 14의 T8 시점을 참조하면, 감지 증폭기(160)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 나타내는 2 비트 조합의 최하위 비트(LSB)를 센싱하는 LSB 센싱 동작을 수행한다.Referring to time point T8 of FIG. 13I and FIG. 14, the sense amplifier (160) performs an LSB sensing operation that senses the least significant bit (LSB) of a two-bit combination representing the cell voltage (Vcell) stored in the memory cell (MC).

제1 감지 증폭 회로(410)는, 제1 PMOS 및 NMOS 트랜지스터들(P11, N11)의 게이트들로 인가되는 0.6V의 비트라인(BL) 전압과 제2 PMOS 및 NMOS 트랜지스터들(P12, N12)의 게이트들로 인가되는 0.55V의 상보 비트라인(BLB) 전압 사이의 전압차를 기반으로 센싱하여, 제1 센싱 비트라인(SBL1)의 전압을 로직 "0" 레벨로 하강시키고, 제1 상보 센싱 비트라인(SBLB1)의 전압을 로직 "1" 레벨로 상승시킬 수 있다.The first sense amplifier circuit (410) can sense the voltage difference between a bit line (BL) voltage of 0.6 V applied to the gates of the first PMOS and NMOS transistors (P11, N11) and a complementary bit line (BLB) voltage of 0.55 V applied to the gates of the second PMOS and NMOS transistors (P12, N12), thereby lowering the voltage of the first sensing bit line (SBL1) to a logic “0” level and raising the voltage of the first complementary sensing bit line (SBLB1) to a logic “1” level.

제1 센싱 비트라인(SBL1)에 연결된 상보 비트라인(BLB) 및 상보 홀딩 비트라인(HBLB)의 전압은 로직 "0" 레벨로 상승되고, 제1 상보 센싱 비트라인(SBLB1)에 연결된 비트라인(BL) 및 홀딩 비트라인(HBL)의 전압은 로직 "1" 레벨로 상승될 것이다.The voltage of the complementary bit line (BLB) and the complementary holding bit line (HBLB) connected to the first sensing bit line (SBL1) will rise to a logic “0” level, and the voltage of the bit line (BL) and the holding bit line (HBL) connected to the first complementary sensing bit line (SBLB1) will rise to a logic “1” level.

제1 감지 증폭 회로(410)의 비트라인(BL)에는 메모리 셀(MC)의 LSB 데이터로서 로직 "1" 레벨이 래치될 수 있다.A logic “1” level can be latched as LSB data of a memory cell (MC) in the bit line (BL) of the first sense amplifier circuit (410).

10. 최상위 비트(MSB) 및 최하위 비트(LSB) 결합 동작10. Combining the most significant bit (MSB) and least significant bit (LSB)

도 13J 및 도 14의 T9 시점을 참조하면, 감지 증폭기(160)는 메모리 셀(MC)의 센싱된 MSB 데이터 및 LSB 데이터를 결합하는 동작을 수행할 수 있다. Referring to time point T9 of FIG. 13J and FIG. 14, the sense amplifier (160) can perform an operation of combining sensed MSB data and LSB data of the memory cell (MC).

제2 감지 증폭 회로(420)의 제2 상보 센싱 비트라인(SBLB2)은 로직 "1" 레벨의 MSB 데이터를 래치하고 있고, 제1 감지 증폭 회로(410)의 제1 상보 센싱 비트라인(SBLB1)에는 로직 "1" 레벨의 LSB 데이터를 래치하고 있다.The second complementary sensing bit line (SBLB2) of the second sense amplifier circuit (420) latches MSB data of logic “1” level, and the first complementary sensing bit line (SBLB1) of the first sense amplifier circuit (410) latches LSB data of logic “1” level.

상보 비트라인 스위치(SWb), 제2, 제4 및 제6 스위치들(SW2, SW4, SW6)에 의해 제2 상보 센싱 비트라인(SBLB2), 제1 센싱 비트라인쌍(SBL1, SBLB1), 상보 홀딩 비트라인(HBLB) 및 상보 비트라인(BLB)이 연결될 수 있다. 제2 감지 증폭 회로(420)에 의해 제2 상보 센싱 비트라인(SBLB2)은 로직 "1" 레벨이 되고, 제2 상보 센싱 비트라인(SBLB2)에 연결된 제1 센싱 비트라인쌍(SBL1, SBLB1), 상보 홀딩 비트라인(HBLB) 및 상보 비트라인(BLB)의 전압은 로직 "1" 레벨이 될 것이다. 이 때, 비트라인(BL) 및 홀딩 비트라인(HBL)의 전압은 로직 "1" 레벨을 유지할 것이다.A second complementary sensing bit line (SBLB2), a first sensing bit line pair (SBL1, SBLB1), a complementary holding bit line (HBLB) and a complementary bit line (BLB) may be connected by the complementary bit line switch (SWb), the second, fourth and sixth switches (SW2, SW4 and SW6). The second complementary sensing bit line (SBLB2) becomes a logic "1" level by the second sense amplifier circuit (420), and the voltages of the first sensing bit line pair (SBL1, SBLB1), the complementary holding bit line (HBLB) and the complementary bit line (BLB) connected to the second complementary sensing bit line (SBLB2) will become a logic "1" level. At this time, the voltages of the bit line (BL) and the holding bit line (HBL) will maintain the logic "1" level.

11. 제3 차지 셰어링 동작11. Third charge sharing operation

도 13K 및 도 14의 T10 시점을 참조하면, 감지 증폭기(160)는 제1 센싱 비트라인쌍(SBL1, SBLB1), 홀딩 비트라인쌍(HBL, HBLB) 및 비트라인쌍(BL, BLB) 사이에 제3 차지 셰어링 동작을 수행한다. Referring to time point T10 of FIG. 13K and FIG. 14, the sense amplifier (160) performs a third charge sharing operation between the first sensing bit line pair (SBL1, SBLB1), the holding bit line pair (HBL, HBLB) and the bit line pair (BL, BLB).

감지 증폭기(160)는 메모리 셀(MC)의 셀 커패시턴스, 비트라인쌍(BL, BLB) 각각의 비트라인 커패시턴스, 홀딩 비트라인쌍(HBL, HBLB) 각각의 비트라인 커패시턴스, 제1 센싱 비트라인쌍(SBL1, SBLB1) 각각의 비트라인 커패시턴스 및 이들 커패시턴스들의 변화를 이용하여 제3 차지 셰어링 동작을 수행할 수 있다. 제3 차지 셰어링 동작에 의해, 비트라인쌍(BL, BLB), 홀딩 비트라인쌍(HBL, HBLB) 그리고 제1 센싱 비트라인쌍(SBL1, SBLB1)의 전압은 0.1.0V 정도의 레벨이 된다. 비트라인(BL) 전압은 로직 "1" 레벨의 1.0V로 유지되고, 1.0V의 비트라인(BL) 전압은 셀 전압(Vcell)으로서 메모리 셀(MC)에 리스토어된다.The sense amplifier (160) can perform a third charge sharing operation by using the cell capacitance of the memory cell (MC), the bit line capacitance of each of the bit line pairs (BL, BLB), the bit line capacitance of each of the holding bit line pairs (HBL, HBLB), the bit line capacitance of each of the first sensing bit line pairs (SBL1, SBLB1), and changes in these capacitances. By the third charge sharing operation, the voltages of the bit line pairs (BL, BLB), the holding bit line pair (HBL, HBLB), and the first sensing bit line pair (SBL1, SBLB1) become a level of about 0.1.0 V. The bit line (BL) voltage is maintained at 1.0 V of the logic "1" level, and the bit line (BL) voltage of 1.0 V is restored to the memory cell (MC) as the cell voltage (Vcell).

상술한 감지 증폭기(160)는 메모리 셀(MC)에 저장된 1.0V의 셀 전압(Vcell)을 MSB 및 LSB 비트 ″11″으로 센싱하고, 센싱된 MSB 및 LSB 비트 ″11″에 대응하는 1.0V의 비트라인(BL) 전압을 셀 전압(Vcell)으로서 메모리 셀(MC)에 리스토어한다.The above-described sense amplifier (160) senses the cell voltage (Vcell) of 1.0 V stored in the memory cell (MC) as MSB and LSB bits ″11″, and restores the bit line (BL) voltage of 1.0 V corresponding to the sensed MSB and LSB bits ″11″ to the memory cell (MC) as the cell voltage (Vcell).

도 15a 내지 도 15f는 본 발명의 실시예들에 따른 감지 증폭기를 설명하는 회로 다이어그램들이다. 도 15a 내지 도 15f의 감지 증폭기들(160_15a~160_15f)은 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 2 비트 데이터의 MSB 및 LSB로 센싱하는 동작들이 공정하게(fairly) 그리고 효율적으로(effectively) 수행되도록 하기 위하여, 센싱 동작에 앞서서 제1 감지 증폭 회로(410)의 제1 센싱 비트라인쌍(SBL1, SBLB1)을 등화시키는 동작을 수행할 수 있다. 도 15a 내지 도 15f의 감지 증폭기(160_15a ~ 160_15f)들은 도 4의 감지 증폭기(160)와 거의 유사하게 동작되며, 앞에서 설명되는 감지 증폭기와의 차이점들을 중심으로 설명된다.FIGS. 15A to 15F are circuit diagrams illustrating sense amplifiers according to embodiments of the present invention. The sense amplifiers (160_15a to 160_15f) of FIGS. 15A to 15F may perform an operation of equalizing a first sensing bit line pair (SBL1, SBLB1) of a first sense amplifier circuit (410) prior to a sensing operation so that operations of sensing a cell voltage (Vcell) stored in a memory cell (MC) as an MSB and an LSB of 2-bit data are performed fairly and effectively. The sense amplifiers (160_15a to 160_15f) of FIGS. 15A to 15F operate almost similarly to the sense amplifier (160) of FIG. 4, and the differences from the sense amplifier described above will be described.

도 15a를 참조하면, 감지 증폭기(160_15a)는 도 4의 감지 증폭기(160)와 비교하여, 제7 스위치(SW7)와 제8 스위치(SW8)를 더 포함할 수 있다. 제7 및 제8 스위치들(SW7, SW8)은 도 2의 이퀄라이징 회로(180)에 포함될 수 있다. 제7 스위치(SW7)는 프리차지 전압(VPRE)과 제1 센싱 비트라인(SBL1) 사이에 연결되고, 제어 회로부(150, 도 2)에서 제공되는 이퀄라이징 신호(PEQ, 도 2)에 따라 턴온 또는 턴오프될 수 있다. 제8 스위치(SW8)는 제1 센싱 비트라인(SBL1)과 제1 상보 센싱 비트라인(SBLB1) 사이에 연결되고, 제어 회로부(150)에서 제공되는 이퀄라이징 신호(PEQ)에 따라 턴온 또는 턴오프될 수 있다. 제7 및 제8 스위치들(SW7, SW8)은 이퀄라이징 신호(PEQ)에 응답하여 턴온되어 제1 센싱 비트라인(SBL1)과 제1 상보 센싱 비트라인(SBLB1)을 프리차지 전압(VPRE)으로 등화시킬 수 있다.Referring to FIG. 15a, the sense amplifier (160_15a) may further include a seventh switch (SW7) and an eighth switch (SW8) compared to the sense amplifier (160) of FIG. 4. The seventh and eighth switches (SW7, SW8) may be included in the equalizing circuit (180) of FIG. 2. The seventh switch (SW7) is connected between the precharge voltage (VPRE) and the first sensing bit line (SBL1), and may be turned on or off according to an equalizing signal (PEQ, FIG. 2) provided from the control circuit (150, FIG. 2). The eighth switch (SW8) is connected between the first sensing bit line (SBL1) and the first complementary sensing bit line (SBLB1), and may be turned on or off according to an equalizing signal (PEQ) provided from the control circuit (150). The seventh and eighth switches (SW7, SW8) can be turned on in response to an equalizing signal (PEQ) to equalize the first sensing bit line (SBL1) and the first complementary sensing bit line (SBLB1) to the precharge voltage (VPRE).

도 15b를 참조하면, 감지 증폭기(160_15b)는 도 15a의 감지 증폭기(160_15a)와 비교하여, 제1 감지 증폭 회로(410)의 제1 센싱 구동 신호(LA1)와 제1 및 제2 PMOS 트랜지스터들(P11, P12) 사이에 제1 전원 스위치(SW10a)가 연결되고, 제2 센싱 구동 신호(LAB1)과 제1 및 제2 NMOS 트랜지스터들(N11, N12) 사이에 제2 전원 스위치(SW10b)가 연결된다는 점에서 차이가 있다.Referring to FIG. 15b, the sense amplifier (160_15b) differs from the sense amplifier (160_15a) of FIG. 15a in that a first power switch (SW10a) is connected between the first sensing drive signal (LA1) of the first sensing amplifier circuit (410) and the first and second PMOS transistors (P11, P12), and a second power switch (SW10b) is connected between the second sensing drive signal (LAB1) and the first and second NMOS transistors (N11, N12).

도 15c를 참조하면, 감지 증폭기(160_15c)는 도 15b의 감지 증폭기(160_15b)와 비교하여, 제1 감지 증폭 회로(410)의 제1 센싱 구동 신호(LA1)와 제1 PMOS 트랜지스터(P11) 사이에, 그리고 제1 센싱 구동 신호(LA1)와 제2 PMOS 트랜지스터(P12) 사이에 제1 전원 스위치들(SW10a1, SW10a2)이 각각 연결된다는 점에서 차이가 있다.Referring to FIG. 15c, the sense amplifier (160_15c) differs from the sense amplifier (160_15b) of FIG. 15b in that the first power switches (SW10a1, SW10a2) are respectively connected between the first sensing drive signal (LA1) of the first sensing amplifier circuit (410) and the first PMOS transistor (P11), and between the first sensing drive signal (LA1) and the second PMOS transistor (P12).

도 15d를 참조하면, 감지 증폭기(160_15d)는 도 15a의 감지 증폭기(160_15a)와 비교하여, 제1 감지 증폭 회로(410)의 제2 센싱 구동 신호(LAB1)와 제1 NMOS 트랜지스터(N11) 사이에, 그리고 제2 센싱 구동 신호(LAB1)와 제2 NMOS 트랜지스터(N12) 사이에 제2 전원 스위치들(SW10b1, SW10b2)이 각각 연결된다는 점에서 차이가 있다.Referring to FIG. 15d, the sense amplifier (160_15d) differs from the sense amplifier (160_15a) of FIG. 15a in that second power switches (SW10b1, SW10b2) are respectively connected between the second sensing drive signal (LAB1) of the first sensing amplifier circuit (410) and the first NMOS transistor (N11), and between the second sensing drive signal (LAB1) and the second NMOS transistor (N12).

도 15e를 참조하면, 감지 증폭기(160_15e)는 도 15b의 감지 증폭기(160_15b)와 비교하여, 제1 감지 증폭 회로(410)의 제2 센싱 구동 신호(LAB1)와 제1 NMOS 트랜지스터(N11) 사이에, 그리고 제2 센싱 구동 신호(LAB1)와 제2 NMOS 트랜지스터(N12) 사이에 제2 전원 스위치들(SW10b1, SW10b2)이 각각 연결된다는 점에서 차이가 있다.Referring to FIG. 15e, the sense amplifier (160_15e) differs from the sense amplifier (160_15b) of FIG. 15b in that second power switches (SW10b1, SW10b2) are respectively connected between the second sensing drive signal (LAB1) of the first sense amplifier circuit (410) and the first NMOS transistor (N11), and between the second sensing drive signal (LAB1) and the second NMOS transistor (N12).

도 15f를 참조하면, 감지 증폭기(160_15f)는 도 15c의 감지 증폭기(160_15c)와 비교하여, 제1 감지 증폭 회로(410)의 제2 센싱 구동 신호(LAB1)와 제1 NMOS 트랜지스터(N11) 사이에, 그리고 제2 센싱 구동 신호(LAB1)와 제2 NMOS 트랜지스터(N12) 사이에 제2 전원 스위치들(SW10b1, SW10b2)이 각각 연결된다는 점에서 차이가 있다.Referring to FIG. 15f, the sense amplifier (160_15f) differs from the sense amplifier (160_15c) of FIG. 15c in that second power switches (SW10b1, SW10b2) are respectively connected between the second sensing drive signal (LAB1) of the first sense amplifier circuit (410) and the first NMOS transistor (N11), and between the second sensing drive signal (LAB1) and the second NMOS transistor (N12).

도 15b 내지 도 15f에서, 제1 감지 증폭 회로(410)는 감지 증폭기들(160_15b~160_15f)의 동작에 따라 제1 및 제2 센싱 구동 신호들(LA1, LAB1)로 전원 전압(VINTA), 접지 전압(VSS) 또는 프리차지 전압(VPRE)이 인가되고, 제1 및 제2 PMOS 트랜지스터들(P11, P12)과 제1 및 제2 NMOS 트랜지스터들(N11, N12)이 작동될 것이다. 감지 증폭기들(160_15b~160_15f)은 제1 및 제2 센싱 구동 신호들(LA1, LAB1)이 공급되는 브랜치들 각각에 제1 및 제2 전원 스위치들(SW10a, SW10b, SW10a1, SW10a2, SW10b1, SW10b2)을 선택적으로 턴온 또는 턴오프시킬 수 있다. 제1 및 제2 전원 스위치들(SW10a, SW10b, SW10a1, SW10a2, SW10b1, SW10b2)은, 감지 증폭기들(160_15b~160_15f)의 동작들에서 제1 및 제2 PMOS 트랜지스터들(P11, P12)과 제1 및 제2 NMOS 트랜지스터들(N11, N12)이 서로 독립적인 전원으로 동작되도록 하기 위하여 제공된다. 이에 따라, 제1 및 제2 PMOS 트랜지스터들(P11, P12)과 제1 및 제2 NMOS 트랜지스터들(N11, N12) 각각은, 이웃하는 트랜지스터들(P11, P12, N11, N12)의 동작에 따라 변동될 수 있는 전원의 영향을 받지 않고 안정적으로 센싱 동작을 수행할 수 있다.In FIGS. 15b to 15f, the first sense amplifier circuit (410) is supplied with a power supply voltage (VINTA), a ground voltage (VSS), or a precharge voltage (VPRE) as first and second sensing drive signals (LA1, LAB1) according to the operation of the sense amplifiers (160_15b to 160_15f), and the first and second PMOS transistors (P11, P12) and the first and second NMOS transistors (N11, N12) are operated. The sense amplifiers (160_15b to 160_15f) can selectively turn on or off the first and second power switches (SW10a, SW10b, SW10a1, SW10a2, SW10b1, SW10b2) to each of the branches to which the first and second sensing drive signals (LA1, LAB1) are supplied. The first and second power switches (SW10a, SW10b, SW10a1, SW10a2, SW10b1, SW10b2) are provided to allow the first and second PMOS transistors (P11, P12) and the first and second NMOS transistors (N11, N12) to operate with independent power supplies in the operations of the sense amplifiers (160_15b to 160_15f). Accordingly, the first and second PMOS transistors (P11, P12) and the first and second NMOS transistors (N11, N12) can stably perform sensing operations without being affected by power supplies that may vary depending on the operations of the neighboring transistors (P11, P12, N11, N12).

도 16은 도 15f의 감지 증폭기(160_15f)의 동작에 따른 타이밍 다이어그램이다. 도 16은 도 8과 유사하고, 메모리 셀(MC)에 저장된 0V의 셀 전압(Vcell), 즉 2-비트 데이터 "00"을 센싱하는 감지 증폭기(160_15f)의 동작을 보여준다. 도 16의 감지 증폭기(160_15f)의 동작 타이밍도는 도 15a 내지 도 15e의 감지 증폭기들(160_15a~160_15e)의 동작에도 동일하게 적용될 수 있다. 이하에서, 도 8과의 차이점들을 중심으로 설명된다.Fig. 16 is a timing diagram according to the operation of the sense amplifier (160_15f) of Fig. 15f. Fig. 16 is similar to Fig. 8, and shows the operation of the sense amplifier (160_15f) that senses the cell voltage (Vcell) of 0V stored in the memory cell (MC), that is, the 2-bit data "00". The operation timing diagram of the sense amplifier (160_15f) of Fig. 16 can be equally applied to the operation of the sense amplifiers (160_15a to 160_15e) of Figs. 15a to 15e. Hereinafter, differences from Fig. 8 will be described.

도 15f 및 도 16의 T0 시점과 T1 시점 사이의 프리차지 동작 구간에서, 감지 증폭기(160_15f)는 제1 및 제2 스위치들(SW1, SW2)을 턴온시키고 제5 및 제6 스위치들(SW5, SW6)을 턴온시키고 제7 및 제8 스위치들(SW7, SW8)을 턴온시켜, 비트라인(BL), 홀딩 비트라인(HBL), 상보 비트라인(BLB), 상보 홀딩 비트라인(HBLB), 제1 센싱 비트라인(SBL1), 제1 상보 센싱 비트라인(SBLB1), 제2 센싱 비트라인(SBL2) 및 제2 상보 센싱 비트라인(SBLB2)을 프리차지 전압(VPRE)으로 프리차지할 수 있다.In the precharge operation section between time points T0 and T1 of FIGS. 15f and 16, the sense amplifier (160_15f) turns on the first and second switches (SW1, SW2), turns on the fifth and sixth switches (SW5, SW6), and turns on the seventh and eighth switches (SW7, SW8) to precharge the bit line (BL), the holding bit line (HBL), the complementary bit line (BLB), the complementary holding bit line (HBLB), the first sensing bit line (SBL1), the first complementary sensing bit line (SBLB1), the second sensing bit line (SBL2), and the second complementary sensing bit line (SBLB2) with the precharge voltage (VPRE).

도 15f 및 도 16의 T1 시점과 T2 시점 사이의 오프셋 제거 동작 구간에서, 감지 증폭기(160_15f)는 제7 및 제8 스위치들(SW7, SW8)을 턴온시키고, 비트라인(BL)과 상보 비트라인(BLB)이 오프셋 전압만큼의 차이를 가지도록 하여 감지 증폭기(160_15f)의 오프셋 노이즈를 제거할 수 있다.In the offset removal operation section between time points T1 and T2 of FIGS. 15f and 16, the sense amplifier (160_15f) turns on the seventh and eighth switches (SW7, SW8) so that the bit line (BL) and the complementary bit line (BLB) have a difference equal to the offset voltage, thereby removing the offset noise of the sense amplifier (160_15f).

도 15f 및 도 16의 T2 시점과 T3 시점 사이의 최상위 비트(MSB)를 센싱하는 제1 차지 셰어링 동작 구간에서, 감지 증폭기(160_15f)는 제1 차지 셰어링 동작이 공정하게 수행되도록 할 수 있다. 감지 증폭기(160_15f)는 T2 시점과 T2a 시점 동안 제7 및 제8 스위치들(SW7, SW8)을 턴온시켜 제1 센싱 비트라인(SBL1)과 제1 상보 센싱 비트라인(SBLB1)을 프리차지 전압(VPRE)으로 등화시킬 수 있다. 이 후, 감지 증폭기(160_15f)는 T2a 시점과 T3 시점 동안 제7 및 제8 스위치들(SW7, SW8)을 턴오프시켜 제1 감지 증폭 회로(410)는 T2a 시점에서 제1 차지 셰어링 동작을 수행할 수 있다. 제1 차지 셰어링 동작에 의해, 비트라인(BL) 및 홀딩 비트라인(HBL)의 전압 레벨은 0.5V에서 0.35V 정도로 감소하고, 상보 비트라인(BLB) 및 상보 홀딩 비트라인(HBLB)은 프리차지 전압(VPRE) 레벨, 즉 0.5V를 유지할 수 있다.In a first charge sharing operation section for sensing the most significant bit (MSB) between time points T2 and T3 of FIGS. 15f and 16, the sense amplifier (160_15f) can ensure that the first charge sharing operation is fairly performed. The sense amplifier (160_15f) can equalize the first sensing bit line (SBL1) and the first complementary sensing bit line (SBLB1) to the precharge voltage (VPRE) by turning on the seventh and eighth switches (SW7, SW8) during time points T2 and T2a. Thereafter, the sense amplifier (160_15f) can turn off the seventh and eighth switches (SW7, SW8) during time points T2a and T3, so that the first sensing amplifier circuit (410) can perform the first charge sharing operation at time points T2a. By the first charge sharing operation, the voltage levels of the bit line (BL) and the holding bit line (HBL) are reduced from about 0.5 V to about 0.35 V, and the complementary bit line (BLB) and the complementary holding bit line (HBLB) can maintain the precharge voltage (VPRE) level, i.e., 0.5 V.

도 15f 및 도 16의 T8 시점과 T9 시점 사이의 최하위 비트(LSB)를 센싱하는 LSB 센싱 동작 구간에서, 감지 증폭기(160_15f)는 LSB 센싱 동작이 공정하게 수행되도록 할 수 있다. 감지 증폭기(160_15f)는 T8 시점과 T8a 시점 동안 제7 및 제8 스위치들(SW7, SW8)을 턴온시켜 제1 센싱 비트라인(SBL1)과 제1 상보 센싱 비트라인(SBLB1)을 프리차지 전압(VPRE)으로 등화시킬 수 있다. 이 후, 감지 증폭기(160_15f)는 T8a 시점과 T9 시점 동안 제7 및 제8 스위치들(SW7, SW8)을 턴오프시키고, 제1 감지 증폭 회로(410)는 T8a 시점에서 LSB 센싱 동작을 수행할 수 있다. 제1 감지 증폭 회로(410)는, 0.45V의 비트라인(BL) 전압과 0.5V의 상보 비트라인(BLB) 전압 사이의 전압차를 기반으로 센싱하여, 제1 센싱 비트라인(SBL1), 상보 비트라인(BLB) 및 상보 홀딩 비트라인(HBLB)의 전압을 로직 "1" 레벨로 상승시키고, 제1 상보 센싱 비트라인(SBLB1), 비트라인(BL) 및 홀딩 비트라인(HBL)의 전압을 로직 "0" 레벨로 하강시킬 수 있다.In an LSB sensing operation section that senses the least significant bit (LSB) between time points T8 and T9 of FIGS. 15f and 16, the sense amplifier (160_15f) can ensure that the LSB sensing operation is performed fairly. The sense amplifier (160_15f) can equalize the first sensing bit line (SBL1) and the first complementary sensing bit line (SBLB1) to the precharge voltage (VPRE) by turning on the seventh and eighth switches (SW7, SW8) during time points T8 and T8a. Thereafter, the sense amplifier (160_15f) can turn off the seventh and eighth switches (SW7, SW8) during time points T8a and T9, and the first sense amplifier circuit (410) can perform the LSB sensing operation at time points T8a. The first sense amplifier circuit (410) can sense a voltage difference between a bit line (BL) voltage of 0.45 V and a complementary bit line (BLB) voltage of 0.5 V, thereby increasing the voltages of the first sensing bit line (SBL1), the complementary bit line (BLB), and the complementary holding bit line (HBLB) to a logic “1” level, and decreasing the voltages of the first complementary sensing bit line (SBLB1), the bit line (BL), and the holding bit line (HBL) to a logic “0” level.

도 16에서, 감지 증폭기(160_15f)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 센싱하기에 앞서 제1 센싱 비트라인쌍(SBL1, SBLB1)을 등화시키고, 메모리 셀(MC)에 저장된 0.0V의 셀 전압(Vcell)을 MSB 및 LSB 비트 ″00″으로 센싱하고, 센싱된 MSB 및 LSB 비트 ″00″에 대응하는 0V의 비트라인(BL) 전압을 셀 전압(Vcell)으로서 메모리 셀(MC)에 리스토어할 수 있다.In FIG. 16, the sense amplifier (160_15f) equalizes the first sensing bit line pair (SBL1, SBLB1) before sensing the cell voltage (Vcell) stored in the memory cell (MC), senses the cell voltage (Vcell) of 0.0 V stored in the memory cell (MC) as MSB and LSB bits ″00″, and restores the bit line (BL) voltage of 0 V corresponding to the sensed MSB and LSB bits ″00″ to the memory cell (MC) as the cell voltage (Vcell).

도 16에 도시된 감지 증폭기(160_15f)의 제7 및 제8 스위치들(SW7, SW8)의 동작 타이밍들은 도 10의 메모리 셀(MC)에 저장된 0.33V의 셀 전압(Vcell)에 대응하는 2-비트 데이터 ″01″을 센싱하는 동작 타이밍도에 적용될 수 있다. 감지 증폭기(160_15f)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 센싱하기에 앞서 제1 센싱 비트라인쌍(SBL1, SBLB1)을 등화시키고, 메모리 셀(MC)에 저장된 0.33V의 셀 전압(Vcell)을 MSB 및 LSB 비트 ″01″으로 센싱하고, 센싱된 MSB 및 LSB 비트 ″01″에 대응하는 0.33V의 비트라인(BL) 전압을 셀 전압(Vcell)으로서 메모리 셀(MC)에 리스토어할 수 있다.The operation timings of the seventh and eighth switches (SW7, SW8) of the sense amplifier (160_15f) illustrated in FIG. 16 may be applied to the operation timing diagram for sensing 2-bit data ″01″ corresponding to the cell voltage (Vcell) of 0.33 V stored in the memory cell (MC) of FIG. 10. The sense amplifier (160_15f) may equalize the first sensing bit line pair (SBL1, SBLB1) prior to sensing the cell voltage (Vcell) stored in the memory cell (MC), sense the cell voltage (Vcell) of 0.33 V stored in the memory cell (MC) as MSB and LSB bits ″01″, and restore the bit line (BL) voltage of 0.33 V corresponding to the sensed MSB and LSB bits ″01″ to the memory cell (MC) as the cell voltage (Vcell).

도 16에 도시된 감지 증폭기(160_15f)의 제7 및 제8 스위치들(SW7, SW8)의 동작 타이밍들은 도 12의 메모리 셀(MC)에 저장된 0.67V의 셀 전압(Vcell)에 대응하는 2-비트 데이터 ″10″을 센싱하는 동작 타이밍도에 적용될 수 있다. 감지 증폭기(160_15f)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 센싱하기에 앞서 제1 센싱 비트라인쌍(SBL1, SBLB1)을 등화시키고, 메모리 셀(MC)에 저장된 0.67V의 셀 전압(Vcell)을 MSB 및 LSB 비트 ″10″으로 센싱하고, 센싱된 MSB 및 LSB 비트 ″10″에 대응하는 0.67V의 비트라인(BL) 전압을 셀 전압(Vcell)으로서 메모리 셀(MC)에 리스토어할 수 있다.The operation timings of the seventh and eighth switches (SW7, SW8) of the sense amplifier (160_15f) illustrated in FIG. 16 may be applied to the operation timing diagram for sensing 2-bit data ″10″ corresponding to the cell voltage (Vcell) of 0.67 V stored in the memory cell (MC) of FIG. 12. The sense amplifier (160_15f) may equalize the first sensing bit line pair (SBL1, SBLB1) prior to sensing the cell voltage (Vcell) stored in the memory cell (MC), sense the cell voltage (Vcell) of 0.67 V stored in the memory cell (MC) as MSB and LSB bits ″10″, and restore the bit line (BL) voltage of 0.67 V corresponding to the sensed MSB and LSB bits ″10″ to the memory cell (MC) as the cell voltage (Vcell).

도 16에 도시된 감지 증폭기(160_15f)의 제7 및 제8 스위치들(SW7, SW8)의 동작 타이밍들은 도 14의 메모리 셀(MC)에 저장된 1.0V의 셀 전압(Vcell)에 대응하는 2-비트 데이터 ″11″을 센싱하는 동작 타이밍도에 적용될 수 있다. 감지 증폭기(160_15f)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 센싱하기에 앞서 제1 센싱 비트라인쌍(SBL1, SBLB1)을 등화시키고, 메모리 셀(MC)에 저장된 1.0V의 셀 전압(Vcell)을 MSB 및 LSB 비트 ″11″으로 센싱하고, 센싱된 MSB 및 LSB 비트 ″11″에 대응하는 1.0V의 비트라인(BL) 전압을 셀 전압(Vcell)으로서 메모리 셀(MC)에 리스토어할 수 있다.The operation timings of the seventh and eighth switches (SW7, SW8) of the sense amplifier (160_15f) illustrated in FIG. 16 may be applied to the operation timing diagram for sensing 2-bit data ″11″ corresponding to the cell voltage (Vcell) of 1.0 V stored in the memory cell (MC) of FIG. 14. The sense amplifier (160_15f) may equalize the first sensing bit line pair (SBL1, SBLB1) prior to sensing the cell voltage (Vcell) stored in the memory cell (MC), sense the cell voltage (Vcell) of 1.0 V stored in the memory cell (MC) as MSB and LSB bits ″11″, and restore the bit line (BL) voltage of 1.0 V corresponding to the sensed MSB and LSB bits ″11″ to the memory cell (MC) as the cell voltage (Vcell).

도 17a 내지 도 17f는 본 발명의 실시예들에 따른 감지 증폭기를 설명하는 회로 다이어그램들이다. 도 17a 내지 도 17f의 감지 증폭기들(160_17a ~ 160_17f)은 센싱된 2 비트 데이터의 MSB 및 LSB를 데이터 입출력 라인들(LIO_MSB, LIOB_MSB, LIO_LSB, LIOB_LSB)을 통하여 데이터 입출력 회로부(170, 도 2)로 전달할 수 있다. 도 17a 내지 도 17f의 감지 증폭기(160_15a ~ 160_15f)들은 앞에서 설명된 감지 증폭기와의 차이점들을 중심으로 설명된다.FIGS. 17A to 17F are circuit diagrams illustrating sense amplifiers according to embodiments of the present invention. The sense amplifiers (160_17a to 160_17f) of FIGS. 17A to 17F can transmit the MSB and LSB of sensed 2-bit data to the data input/output circuit unit (170, FIG. 2) through data input/output lines (LIO_MSB, LIOB_MSB, LIO_LSB, LIOB_LSB). The sense amplifiers (160_15a to 160_15f) of FIGS. 17A to 17F will be described focusing on differences from the sense amplifiers described above.

도 17a를 참조하면, 감지 증폭기(160_17a)는 도 15a의 감지 증폭기(160_15a)와 비교하여, 제1 내지 제4 칼럼 선택 트랜지스터들(N31~N34)과 연결된다는 점에서 차이가 있다. 제1 내지 제4 칼럼 선택 트랜지스터들(N31~N34)은 데이터 입출력 회로부(170)에 포함될 수 있다. 감지 증폭기(160_17a)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 센싱하여, 센싱된 2 비트 데이터의 MSB를 제2 상보 센싱 비트라인(SBLB2)에 래치하고, 센싱된 2 비트 데이터의 LSB를 비트라인(BL)에 래치할 수 있다.Referring to FIG. 17a, the sense amplifier (160_17a) is different from the sense amplifier (160_15a) of FIG. 15a in that it is connected to the first to fourth column selection transistors (N31 to N34). The first to fourth column selection transistors (N31 to N34) may be included in the data input/output circuit unit (170). The sense amplifier (160_17a) may sense a cell voltage (Vcell) stored in a memory cell (MC) to latch the MSB of the sensed 2-bit data into the second complementary sensing bit line (SBLB2) and latch the LSB of the sensed 2-bit data into the bit line (BL).

제1 칼럼 선택 트랜지스터(N31)는 칼럼 선택 신호(CSL)에 응답하여 비트라인(BL)과 제1 데이터 입출력 라인(LIO_LSB)을 전기적으로 연결하고, 제2 칼럼 선택 트랜지스터(N32)는 칼럼 선택 신호(CSL)에 응답하여 상보 비트라인(BLB)과 제2 데이터 입출력 라인(LIOB_LSB)을 전기적으로 연결하고, 제3 칼럼 선택 트랜지스터(N33)는 칼럼 선택 신호(CSL)에 응답하여 제2 센싱 비트라인(SBL2)과 제3 데이터 입출력 라인(LIOB_MSB)을 전기적으로 연결하고, 제4 칼럼 선택 트랜지스터(N34)는 칼럼 선택 신호(CSL)에 응답하여 제2 상보 센싱 비트라인(SBLB2)과 제4 데이터 입출력 라인(LIO_MSB)을 전기적으로 연결할 수 있다. 칼럼 선택 신호(CSL)는 칼럼 어드레스를 수신하는 어드레스 디코더(140, 도 2)에서 제공될 수 있다.A first column select transistor (N31) may electrically connect a bit line (BL) and a first data input/output line (LIO_LSB) in response to a column select signal (CSL), a second column select transistor (N32) may electrically connect a complementary bit line (BLB) and a second data input/output line (LIOB_LSB) in response to the column select signal (CSL), a third column select transistor (N33) may electrically connect a second sensing bit line (SBL2) and a third data input/output line (LIOB_MSB) in response to the column select signal (CSL), and a fourth column select transistor (N34) may electrically connect a second complementary sensing bit line (SBLB2) and a fourth data input/output line (LIO_MSB) in response to the column select signal (CSL). The column select signal (CSL) may be provided from an address decoder (140, FIG. 2) that receives a column address.

도 17b를 참조하면, 감지 증폭기(160_17b)는 도 17a의 감지 증폭기(160_17a)와 비교하여, 제1 감지 증폭 회로(410)의 제1 센싱 구동 신호(LA1)와 제1 및 제2 PMOS 트랜지스터들(P11, P12) 사이에 제1 전원 스위치(SW10a)가 연결되고, 제2 센싱 구동 신호(LAB1)과 제1 및 제2 NMOS 트랜지스터들(N11, N12) 사이에 제2 전원 스위치(SW10b)가 연결된다는 점에서 차이가 있다.Referring to FIG. 17b, the sense amplifier (160_17b) differs from the sense amplifier (160_17a) of FIG. 17a in that a first power switch (SW10a) is connected between the first sensing drive signal (LA1) of the first sensing amplifier circuit (410) and the first and second PMOS transistors (P11, P12), and a second power switch (SW10b) is connected between the second sensing drive signal (LAB1) and the first and second NMOS transistors (N11, N12).

도 17c를 참조하면, 감지 증폭기(160_17c)는 도 17b의 감지 증폭기(160_17b)와 비교하여, 제1 감지 증폭 회로(410)의 제1 센싱 구동 신호(LA1)와 제1 PMOS 트랜지스터(P11) 사이에, 그리고 제1 센싱 구동 신호(LA1)와 제2 PMOS 트랜지스터(P12) 사이에 제1 전원 스위치들(SW10a1, SW10a2)이 각각 연결된다는 점에서 차이가 있다.Referring to FIG. 17c, the sense amplifier (160_17c) differs from the sense amplifier (160_17b) of FIG. 17b in that the first power switches (SW10a1, SW10a2) are respectively connected between the first sensing drive signal (LA1) of the first sensing amplifier circuit (410) and the first PMOS transistor (P11), and between the first sensing drive signal (LA1) and the second PMOS transistor (P12).

도 17d를 참조하면, 감지 증폭기(160_17d)는 도 17a의 감지 증폭기(160_17a)와 비교하여, 제1 감지 증폭 회로(410)의 제2 센싱 구동 신호(LAB1)와 제1 NMOS 트랜지스터(N11) 사이에, 그리고 제2 센싱 구동 신호(LAB1)와 제2 NMOS 트랜지스터(N12) 사이에 제2 전원 스위치들(SW10b1, SW10b2)이 각각 연결된다는 점에서 차이가 있다.Referring to FIG. 17d, the sense amplifier (160_17d) differs from the sense amplifier (160_17a) of FIG. 17a in that second power switches (SW10b1, SW10b2) are respectively connected between the second sensing drive signal (LAB1) of the first sensing amplifier circuit (410) and the first NMOS transistor (N11), and between the second sensing drive signal (LAB1) and the second NMOS transistor (N12).

도 17e를 참조하면, 감지 증폭기(160_17e)는 도 17b의 감지 증폭기(160_17b)와 비교하여, 제1 감지 증폭 회로(410)의 제2 센싱 구동 신호(LAB1)와 제1 NMOS 트랜지스터(N11) 사이에, 그리고 제2 센싱 구동 신호(LAB1)와 제2 NMOS 트랜지스터(N12) 사이에 제2 전원 스위치들(SW10b1, SW10b2)이 각각 연결된다는 점에서 차이가 있다.Referring to FIG. 17e, the sense amplifier (160_17e) differs from the sense amplifier (160_17b) of FIG. 17b in that second power switches (SW10b1, SW10b2) are respectively connected between the second sensing drive signal (LAB1) of the first sense amplifier circuit (410) and the first NMOS transistor (N11), and between the second sensing drive signal (LAB1) and the second NMOS transistor (N12).

도 17f를 참조하면, 감지 증폭기(160_17f)는 도 17c의 감지 증폭기(160_17c)와 비교하여, 제1 감지 증폭 회로(410)의 제2 센싱 구동 신호(LAB1)와 제1 NMOS 트랜지스터(N11) 사이에, 그리고 제2 센싱 구동 신호(LAB1)와 제2 NMOS 트랜지스터(N12) 사이에 제2 전원 스위치들(SW10b1, SW10b2)이 각각 연결된다는 점에서 차이가 있다.Referring to FIG. 17f, the sense amplifier (160_17f) differs from the sense amplifier (160_17c) of FIG. 17c in that second power switches (SW10b1, SW10b2) are respectively connected between the second sensing drive signal (LAB1) of the first sense amplifier circuit (410) and the first NMOS transistor (N11), and between the second sensing drive signal (LAB1) and the second NMOS transistor (N12).

도 17b 내지 도 17f에서, 제1 감지 증폭 회로(410)의 동작에 따라 전원 전압(VINTA), 접지 전압(VSS) 또는 프리차지 전압(VPRE)이 인가되는 제1 및 제2 센싱 구동 신호들(LA1, LAB1)의 브랜치들 각각에 제1 및 제2 전원 스위치들(SW10a, SW10b, SW10a1, SW10a2, SW10b1, SW10b2)이 선택적으로 연결될 수 있다. 제1 및 제2 전원 스위치들(SW10a, SW10b, SW10a1, SW10a2, SW10b1, SW10b2)은, 감지 증폭기들(160_15b~160_15f)의 동작들에서 제1 및 제2 PMOS 트랜지스터들(P11, P12)과 제1 및 제2 NMOS 트랜지스터들(N11, N12)이 서로 독립적인 전원으로 동작되도록 하기 위해 제공된다. 이에 따라, 제1 및 제2 PMOS 트랜지스터들(P11, P12)과 제1 및 제2 NMOS 트랜지스터들(N11, N12) 각각은, 이웃하는 트랜지스터들(P11, P12, N11, N12)의 동작에 따라 변동될 수 있는 전원의 영향을 받지 않고 안정적으로 센싱 동작을 수행할 수 있다.In FIGS. 17b to 17f, first and second power switches (SW10a, SW10b, SW10a1, SW10a2, SW10b1, SW10b2) may be selectively connected to branches of first and second sensing drive signals (LA1, LAB1) to which a power supply voltage (VINTA), a ground voltage (VSS), or a precharge voltage (VPRE) is applied according to the operation of the first sense amplifier circuit (410). The first and second power switches (SW10a, SW10b, SW10a1, SW10a2, SW10b1, SW10b2) are provided to allow the first and second PMOS transistors (P11, P12) and the first and second NMOS transistors (N11, N12) to operate with independent power supplies in the operations of the sense amplifiers (160_15b to 160_15f). Accordingly, the first and second PMOS transistors (P11, P12) and the first and second NMOS transistors (N11, N12) can stably perform sensing operations without being affected by power supplies that may vary depending on the operations of the neighboring transistors (P11, P12, N11, N12).

도 18a 내지 도 18c는 도 17f의 감지 증폭기(160_17f)의 동작에 따른 타이밍 다이어그램들이다. 도 18a는 도 16과 유사하고, 메모리 셀(MC)에 저장된 0V의 셀 전압(Vcell), 즉 2-비트 데이터 "00"을 센싱하는 감지 증폭기(160_17f)의 동작을 보여준다. 도 18a 내지 도 18c의 동작 타이밍도들은 도 17a 내지 도 17e의 감지 증폭기들(160_17a~160_17e)의 동작에도 동일하게 적용될 수 있다. 이하에서, 도 16과의 차이점들을 중심으로 설명된다.FIGS. 18A to 18C are timing diagrams according to the operation of the sense amplifier (160_17f) of FIG. 17F. FIG. 18A is similar to FIG. 16, and shows the operation of the sense amplifier (160_17f) that senses the cell voltage (Vcell) of 0V stored in the memory cell (MC), that is, 2-bit data "00". The operation timing diagrams of FIGS. 18A to 18C can be equally applied to the operation of the sense amplifiers (160_17a to 160_17e) of FIGS. 17A to 17E. Hereinafter, differences from FIG. 16 will be described.

도 17f 및 도 18a의 T8a 시점과 T9 시점 사이의 최하위 비트(LSB)를 센싱하는 LSB 센싱 동작 구간에서, 칼럼 선택 신호(CSL)가 로직 하이 레벨로 활성화될 수 있다. 이 때, 감지 증폭기(160_17f)의 제2 상보 센싱 비트라인(SBLB2)에는 센싱된 2 비트 데이터의 MSB를 래치하고 있고, 비트라인(BL)에는 센싱된 2 비트 데이터의 LSB를 래치하고 있을 것이다.In an LSB sensing operation section for sensing the least significant bit (LSB) between time points T8a and T9 of FIG. 17f and FIG. 18a, a column select signal (CSL) may be activated to a logic high level. At this time, the second complementary sensing bit line (SBLB2) of the sense amplifier (160_17f) will latch the MSB of the sensed 2-bit data, and the bit line (BL) will latch the LSB of the sensed 2-bit data.

로직 하이 레벨의 칼럼 선택 신호(CSL)에 응답하여, 제1 칼럼 선택 트랜지스터(N31)는 비트라인(BL)에 래치된 2 비트 데이터의 LSB를 제1 데이터 입출력 라인(LIO_LSB)으로 출력하고, 제2 칼럼 선택 트랜지스터(N32)는 상보 비트라인(BLB)의 데이터를 제2 데이터 입출력 라인(LIOB_LSB)으로 출력하고, 제3 칼럼 선택 트랜지스터(N33)는 제2 센싱 비트라인(SBL2)의 데이터를 제3 데이터 입출력 라인(LIOB_MSB)으로 출력하고, 제4 칼럼 선택 트랜지스터(N34)는 제2 상보 센싱 비트라인(SBLB2)에 래치된 2 비트 데이터의 MSB를 제4 데이터 입출력 라인(LIO_MSB)으로 출력할 수 있다.In response to a column select signal (CSL) of a logic high level, a first column select transistor (N31) can output an LSB of 2-bit data latched in a bit line (BL) to a first data input/output line (LIO_LSB), a second column select transistor (N32) can output data of a complementary bit line (BLB) to a second data input/output line (LIOB_LSB), a third column select transistor (N33) can output data of a second sensing bit line (SBL2) to a third data input/output line (LIOB_MSB), and a fourth column select transistor (N34) can output an MSB of 2-bit data latched in the second complementary sensing bit line (SBLB2) to a fourth data input/output line (LIO_MSB).

도 18b를 참조하면, 데이터 입출력 회로부(170, 도 2)는 메모리 장치(100)의 독출 모드에서, 제1 및 제2 데이터 입출력 라인들(LIO_LSB, LIOB_LSB)의 LSB 데이터와 제3 및 제4 데이터 입출력 라인들(LIOB_MSB, LIO_MSB)의 MSB 데이터를 하나의 데이터(DQ) 패드를 통해 직렬 출력할 수 있다.Referring to FIG. 18b, the data input/output circuit unit (170, FIG. 2) can serially output LSB data of the first and second data input/output lines (LIO_LSB, LIOB_LSB) and MSB data of the third and fourth data input/output lines (LIOB_MSB, LIO_MSB) through one data (DQ) pad in the read mode of the memory device (100).

도 18c를 참조하면, 데이터 입출력 회로부(170, 도 2)는 메모리 장치(100)의 독출 모드에서, 제1 및 제2 데이터 입출력 라인들(LIO_LSB, LIOB_LSB)의 LSB 데이터와 제3 및 제4 데이터 입출력 라인들(LIOB_MSB, LIO_MSB)의 MSB 데이터를 2개의 데이터(DQ_LSB, DQ_MSB) 패드들을 통하여 병렬 출력할 수 있다.Referring to FIG. 18c, the data input/output circuit unit (170, FIG. 2) can output LSB data of the first and second data input/output lines (LIO_LSB, LIOB_LSB) and MSB data of the third and fourth data input/output lines (LIOB_MSB, LIO_MSB) in parallel through two data (DQ_LSB, DQ_MSB) pads in the read mode of the memory device (100).

도 18a 내지 도 18c에서, 감지 증폭기(160_17f)는 메모리 셀(MC)에 저장된 0V의 셀 전압(Vcell)을 MSB 및 LSB 비트 ″00″으로 센싱하고, 센싱된 MSB 및 LSB 비트 ″00″을 하나의 데이터(DQ) 패드를 통해 직렬 출력하거나, 2개의 데이터(DQ_LSB, DQ_MSB) 패드들을 통하여 병렬 출력할 수 있다.In FIGS. 18a to 18c, the sense amplifier (160_17f) senses the cell voltage (Vcell) of 0 V stored in the memory cell (MC) as MSB and LSB bits ″00″, and can serially output the sensed MSB and LSB bits ″00″ through one data (DQ) pad or in parallel through two data (DQ_LSB, DQ_MSB) pads.

도 18a 내지 도 18c에 도시된 감지 증폭기(160_17f)와 칼럼 선택 신호(CSL)의 동작 타이밍들은 도 10의 메모리 셀(MC)에 저장된 0.33V의 셀 전압(Vcell)에 대응하는 2-비트 데이터 ″01″을 센싱하는 동작 타이밍도에 적용될 수 있다. 감지 증폭기(160_15f)는 메모리 셀(MC)에 저장된 0.33V의 셀 전압(Vcell)을 MSB 및 LSB 비트 ″01″으로 센싱하고, 센싱된 MSB 및 LSB 비트 ″01″을 하나의 데이터(DQ) 패드를 통해 직렬 출력하거나, 2개의 데이터(DQ_LSB, DQ_MSB) 패드들을 통하여 병렬 출력할 수 있다.The operation timings of the sense amplifier (160_17f) and the column select signal (CSL) illustrated in FIGS. 18a to 18c can be applied to the operation timing diagram for sensing 2-bit data ″01″ corresponding to the cell voltage (Vcell) of 0.33 V stored in the memory cell (MC) of FIG. 10. The sense amplifier (160_15f) senses the cell voltage (Vcell) of 0.33 V stored in the memory cell (MC) as MSB and LSB bits ″01″, and can serially output the sensed MSB and LSB bits ″01″ through one data (DQ) pad or in parallel through two data (DQ_LSB, DQ_MSB) pads.

도 18a 내지 도 18c에 도시된 감지 증폭기(160_17f)와 칼럼 선택 신호(CSL)의 동작 타이밍들은 도 12의 메모리 셀(MC)에 저장된 0.67V의 셀 전압(Vcell)에 대응하는 2-비트 데이터 ″10″을 센싱하는 동작 타이밍도에 적용될 수 있다. 감지 증폭기(160_15f)는 메모리 셀(MC)에 저장된 0.67V의 셀 전압(Vcell)을 MSB 및 LSB 비트 ″10″으로 센싱하고, 센싱된 MSB 및 LSB 비트 ″10″을 하나의 데이터(DQ) 패드를 통해 직렬 출력하거나, 2개의 데이터(DQ_LSB, DQ_MSB) 패드들을 통하여 병렬 출력할 수 있다.The operation timings of the sense amplifier (160_17f) and the column select signal (CSL) illustrated in FIGS. 18a to 18c can be applied to the operation timing diagram for sensing 2-bit data ″10″ corresponding to the cell voltage (Vcell) of 0.67 V stored in the memory cell (MC) of FIG. 12. The sense amplifier (160_15f) senses the cell voltage (Vcell) of 0.67 V stored in the memory cell (MC) as MSB and LSB bits ″10″, and can serially output the sensed MSB and LSB bits ″10″ through one data (DQ) pad or in parallel through two data (DQ_LSB, DQ_MSB) pads.

도 18a 내지 도 18c에 도시된 감지 증폭기(160_17f)와 칼럼 선택 신호(CSL)의 동작 타이밍들은 도 14의 메모리 셀(MC)에 저장된 1.0V의 셀 전압(Vcell)에 대응하는 2-비트 데이터 ″11″을 센싱하는 동작 타이밍도에 적용될 수 있다. 감지 증폭기(160_15f)는 메모리 셀(MC)에 저장된 1.0V의 셀 전압(Vcell)을 MSB 및 LSB 비트 ″11″으로 센싱하고, 센싱된 MSB 및 LSB 비트 ″11″을 하나의 데이터(DQ) 패드를 통해 직렬 출력하거나, 2개의 데이터(DQ_LSB, DQ_MSB) 패드들을 통하여 병렬 출력할 수 있다.The operation timings of the sense amplifier (160_17f) and the column select signal (CSL) illustrated in FIGS. 18a to 18c can be applied to the operation timing diagram for sensing 2-bit data ″11″ corresponding to the cell voltage (Vcell) of 1.0 V stored in the memory cell (MC) of FIG. 14. The sense amplifier (160_15f) senses the cell voltage (Vcell) of 1.0 V stored in the memory cell (MC) as MSB and LSB bits ″11″, and can serially output the sensed MSB and LSB bits ″11″ through one data (DQ) pad or in parallel through two data (DQ_LSB, DQ_MSB) pads.

도 19a 내지 도 19f는 본 발명의 실시예들에 따른 감지 증폭기를 설명하는 회로 다이어그램들이다. 도 19a 내지 도 19f의 감지 증폭기(160_19a ~ 160_19f)들은 도 4의 감지 증폭기(160)와 거의 유사하게 동작되며, 앞에서 설명되는 감지 증폭기와의 차이점들을 중심으로 설명된다.FIGS. 19A to 19F are circuit diagrams illustrating sense amplifiers according to embodiments of the present invention. The sense amplifiers (160_19a to 160_19f) of FIGS. 19A to 19F operate almost similarly to the sense amplifier (160) of FIG. 4, and differences from the sense amplifier described above will be described.

도 19a의 감지 증폭기(160_19a)는, 도 4의 감지 증폭기(160)와 비교하여, 비트라인 쌍(BL. BLB)과 홀딩 비트라인 쌍(HBL, HBLB)을 연결시키는 비트라인 스위치(SWa)와 상보 비트라인 스위치(SWb)를 포함하지 않고, 제7 스위치(SW7)와 제8 스위치(SW8)를 더 포함할 수 있다. 감지 증폭기(160_19a)는 제7 스위치(SW7)와 제8 스위치(SW8)을 이용하여 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 센싱하기에 앞서 제1 센싱 비트라인쌍(SBL1, SBLB1)을 프리차지 전압(VPRE)으로 등화시킬 수 있다. 이에 따라, 감지 증폭기(160_19a)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 2 비트 데이터의 MSB 및 LSB로 센싱하는 동작들을 공정하게 그리고 효율적으로 수행할 수 있다.The sense amplifier (160_19a) of FIG. 19a, compared to the sense amplifier (160) of FIG. 4, may not include a bit line switch (SWa) and a complementary bit line switch (SWb) that connect a bit line pair (BL, BLB) and a holding bit line pair (HBL, HBLB), and may further include a seventh switch (SW7) and an eighth switch (SW8). The sense amplifier (160_19a) may equalize the first sensing bit line pair (SBL1, SBLB1) to a precharge voltage (VPRE) before sensing the cell voltage (Vcell) stored in the memory cell (MC) by using the seventh switch (SW7) and the eighth switch (SW8). Accordingly, the sense amplifier (160_19a) may fairly and efficiently perform operations of sensing the cell voltage (Vcell) stored in the memory cell (MC) as the MSB and the LSB of 2-bit data.

도 19b를 참조하면, 감지 증폭기(160_19b)는 도 19a의 감지 증폭기(160_19a)와 비교하여, 제1 감지 증폭 회로(410)의 제1 센싱 구동 신호(LA1)와 제1 및 제2 PMOS 트랜지스터들(P11, P12) 사이에 제1 전원 스위치(SW10a)가 연결되고, 제2 센싱 구동 신호(LAB1)과 제1 및 제2 NMOS 트랜지스터들(N11, N12) 사이에 제2 전원 스위치(SW10b)가 연결된다는 점에서 차이가 있다.Referring to FIG. 19b, the sense amplifier (160_19b) differs from the sense amplifier (160_19a) of FIG. 19a in that a first power switch (SW10a) is connected between the first sensing drive signal (LA1) of the first sensing amplifier circuit (410) and the first and second PMOS transistors (P11, P12), and a second power switch (SW10b) is connected between the second sensing drive signal (LAB1) and the first and second NMOS transistors (N11, N12).

도 19c를 참조하면, 감지 증폭기(160_19c)는 도 19b의 감지 증폭기(160_19b)와 비교하여, 제1 감지 증폭 회로(410)의 제1 센싱 구동 신호(LA1)와 제1 PMOS 트랜지스터(P11) 사이에, 그리고 제1 센싱 구동 신호(LA1)와 제2 PMOS 트랜지스터(P12) 사이에 제1 전원 스위치들(SW10a1, SW10a2)이 각각 연결된다는 점에서 차이가 있다.Referring to FIG. 19c, the sense amplifier (160_19c) differs from the sense amplifier (160_19b) of FIG. 19b in that the first power switches (SW10a1, SW10a2) are respectively connected between the first sensing drive signal (LA1) of the first sensing amplifier circuit (410) and the first PMOS transistor (P11) and between the first sensing drive signal (LA1) and the second PMOS transistor (P12).

도 19d를 참조하면, 감지 증폭기(160_19d)는 도 19a의 감지 증폭기(160_19a)와 비교하여, 제1 감지 증폭 회로(410)의 제2 센싱 구동 신호(LAB1)와 제1 NMOS 트랜지스터(N11) 사이에, 그리고 제2 센싱 구동 신호(LAB1)와 제2 NMOS 트랜지스터(N12) 사이에 제2 전원 스위치들(SW10b1, SW10b2)이 각각 연결된다는 점에서 차이가 있다.Referring to FIG. 19d, the sense amplifier (160_19d) differs from the sense amplifier (160_19a) of FIG. 19a in that second power switches (SW10b1, SW10b2) are respectively connected between the second sensing drive signal (LAB1) of the first sensing amplifier circuit (410) and the first NMOS transistor (N11), and between the second sensing drive signal (LAB1) and the second NMOS transistor (N12).

도 19e를 참조하면, 감지 증폭기(160_19e)는 도 19b의 감지 증폭기(160_19b)와 비교하여, 제1 감지 증폭 회로(410)의 제2 센싱 구동 신호(LAB1)와 제1 NMOS 트랜지스터(N11) 사이에, 그리고 제2 센싱 구동 신호(LAB1)와 제2 NMOS 트랜지스터(N12) 사이에 제2 전원 스위치들(SW10b1, SW10b2)이 각각 연결된다는 점에서 차이가 있다.Referring to FIG. 19e, the sense amplifier (160_19e) differs from the sense amplifier (160_19b) of FIG. 19b in that second power switches (SW10b1, SW10b2) are respectively connected between the second sensing drive signal (LAB1) of the first sense amplifier circuit (410) and the first NMOS transistor (N11), and between the second sensing drive signal (LAB1) and the second NMOS transistor (N12).

도 19f를 참조하면, 감지 증폭기(160_19f)는 도 19c의 감지 증폭기(160_19c)와 비교하여, 제1 감지 증폭 회로(410)의 제2 센싱 구동 신호(LAB1)와 제1 NMOS 트랜지스터(N11) 사이에, 그리고 제2 센싱 구동 신호(LAB1)와 제2 NMOS 트랜지스터(N12) 사이에 제2 전원 스위치들(SW10b1, SW10b2)이 각각 연결된다는 점에서 차이가 있다.Referring to FIG. 19f, the sense amplifier (160_19f) differs from the sense amplifier (160_19c) of FIG. 19c in that second power switches (SW10b1, SW10b2) are respectively connected between the second sensing drive signal (LAB1) of the first sense amplifier circuit (410) and the first NMOS transistor (N11), and between the second sensing drive signal (LAB1) and the second NMOS transistor (N12).

도 19b 내지 도 19f에서, 감지 증폭기들(160_19b~160_19f)은 제1 감지 증폭 회로(410)의 제1 및 제2 센싱 구동 신호들(LA1, LAB1)이 공급되는 브랜치들 각각에 제1 및 제2 전원 스위치들(SW10a, SW10b, SW10a1, SW10a2, SW10b1, SW10b2)을 선택적으로 턴온 또는 턴오프시킬 수 있다. 제1 감지 증폭 회로(410)의 제1 및 제2 PMOS 트랜지스터들(P11, P12)과 제1 및 제2 NMOS 트랜지스터들(N11, N12) 각각은, 서로 독립적인 전원으로 동작되고, 이웃하는 트랜지스터들(P11, P12, N11, N12)의 동작에 따라 변동될 수 있는 전원의 영향을 받지 않고 안정적으로 센싱 동작을 수행할 수 있다.In FIGS. 19b to 19f, the sense amplifiers (160_19b to 160_19f) can selectively turn on or off the first and second power switches (SW10a, SW10b, SW10a1, SW10a2, SW10b1, SW10b2) to the branches to which the first and second sensing drive signals (LA1, LAB1) of the first sense amplifier circuit (410) are supplied, respectively. The first and second PMOS transistors (P11, P12) and the first and second NMOS transistors (N11, N12) of the first sense amplifier circuit (410) are operated by independent power sources, and can stably perform a sensing operation without being affected by power sources that may vary depending on the operations of the neighboring transistors (P11, P12, N11, N12).

도 20은 도 19f의 감지 증폭기(160_15f)의 동작에 따른 타이밍 다이어그램이다. 도 20은 도 16과 유사하고, 메모리 셀(MC)에 저장된 0V의 셀 전압(Vcell), 즉 2-비트 데이터 "00"을 센싱하는 감지 증폭기(160_19f)의 동작을 보여준다. 도 20의 감지 증폭기(160_19f)의 동작 타이밍도는 도 19a 내지 도 19e의 감지 증폭기들(160_19a~160_19e)의 동작에도 동일하게 적용될 수 있다. 이하에서, 도 16과의 차이점들을 중심으로 설명된다.Fig. 20 is a timing diagram according to the operation of the sense amplifier (160_15f) of Fig. 19f. Fig. 20 is similar to Fig. 16, and shows the operation of the sense amplifier (160_19f) that senses the cell voltage (Vcell) of 0V stored in the memory cell (MC), that is, the 2-bit data "00". The operation timing diagram of the sense amplifier (160_19f) of Fig. 20 can be equally applied to the operations of the sense amplifiers (160_19a to 160_19e) of Figs. 19a to 19e. Hereinafter, differences from Fig. 16 will be described.

도 19f 및 도 20의 T4 시점과 T6 시점 사이의 MSB 센싱 동작 구간에서, 감지 증폭기(160_19f)는 제3 및 제4 스위치들(SW3, SW4)을 턴오프시킬 수 있다. 제1 감지 증폭 회로(410)는, T4 시점에서, 제1 및 제2 NMOS 트랜지스터들(N11, N12) 각각의 게이트로 인가되는 0.35V의 비트라인(BL) 전압과 0.5V의 상보 비트라인(BLB) 전압 사이의 전압차를 기반으로 센싱하여, 제1 센싱 비트라인(SBL1)과 제1 상보 센싱 비트라인(SBLB1)이 소정의 전압차로 디벨롭될 수 있다. 제2 감지 증폭 회로(420)는, T5 시점에서, 제1 센싱 비트라인(SBL1)에 연결된 제2 센싱 비트라인(SBL2)과 제1 상보 센싱 비트라인(SBLB1)에 연결된 제2 상보 센싱 비트라인(SBLB2)의 전압차를 기반으로 센싱하여, 제2 센싱 비트라인(SBL2)의 전압을 로직 "1" 레벨로 상승시키고, 제2 상보 센싱 비트라인(SBLB2)의 전압을 로직 "0" 레벨로 하강시킬 수 있다.In the MSB sensing operation section between time points T4 and T6 of FIGS. 19f and 20, the sense amplifier (160_19f) can turn off the third and fourth switches (SW3, SW4). The first sense amplifier circuit (410) senses based on the voltage difference between the bit line (BL) voltage of 0.35 V and the complementary bit line (BLB) voltage of 0.5 V applied to the gates of each of the first and second NMOS transistors (N11, N12) at time point T4, so that the first sensing bit line (SBL1) and the first complementary sensing bit line (SBLB1) can be developed with a predetermined voltage difference. The second sensing amplifier circuit (420) can sense, at time T5, a voltage difference between a second sensing bit line (SBL2) connected to the first sensing bit line (SBL1) and a second complementary sensing bit line (SBLB2) connected to the first complementary sensing bit line (SBLB1), thereby increasing the voltage of the second sensing bit line (SBL2) to a logic “1” level and decreasing the voltage of the second complementary sensing bit line (SBLB2) to a logic “0” level.

도 20에서, 감지 증폭기(160_19f)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 센싱하기에 앞서 제1 센싱 비트라인쌍(SBL1, SBLB1)을 등화시키고, 메모리 셀(MC)에 저장된 0.0V의 셀 전압(Vcell)을 MSB 및 LSB 비트 ″00″으로 센싱하고, 센싱된 MSB 및 LSB 비트 ″00″에 대응하는 0V의 비트라인(BL) 전압을 셀 전압(Vcell)으로서 메모리 셀(MC)에 리스토어할 수 있다.In FIG. 20, the sense amplifier (160_19f) equalizes the first sensing bit line pair (SBL1, SBLB1) before sensing the cell voltage (Vcell) stored in the memory cell (MC), senses the cell voltage (Vcell) of 0.0 V stored in the memory cell (MC) as MSB and LSB bits ″00″, and restores the bit line (BL) voltage of 0 V corresponding to the sensed MSB and LSB bits ″00″ to the memory cell (MC) as the cell voltage (Vcell).

도 20에 도시된 감지 증폭기(160_19f)의 제3 및 제4 스위치들(SW3, SW4)과 제7 및 제8 스위치들(SW7, SW8)의 동작 타이밍들은, 도 10의 메모리 셀(MC)에 저장된 0.33V의 셀 전압(Vcell)에 대응하는 2-비트 데이터 ″01″을 센싱하는 동작 타이밍도에 적용될 수 있다. 감지 증폭기(160_19f)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 센싱하기에 앞서 제1 센싱 비트라인쌍(SBL1, SBLB1)을 등화시키고, 메모리 셀(MC)에 저장된 0.33V의 셀 전압(Vcell)을 MSB 및 LSB 비트 ″01″으로 센싱하고, 센싱된 MSB 및 LSB 비트 ″01″에 대응하는 0.33V의 비트라인(BL) 전압을 셀 전압(Vcell)으로서 메모리 셀(MC)에 리스토어할 수 있다.The operation timings of the third and fourth switches (SW3, SW4) and the seventh and eighth switches (SW7, SW8) of the sense amplifier (160_19f) illustrated in FIG. 20 may be applied to the operation timing diagram for sensing 2-bit data ″01″ corresponding to the cell voltage (Vcell) of 0.33 V stored in the memory cell (MC) of FIG. 10. The sense amplifier (160_19f) may equalize the first sensing bit line pair (SBL1, SBLB1) prior to sensing the cell voltage (Vcell) stored in the memory cell (MC), sense the cell voltage (Vcell) of 0.33 V stored in the memory cell (MC) as MSB and LSB bits ″01″, and restore the bit line (BL) voltage of 0.33 V corresponding to the sensed MSB and LSB bits ″01″ to the memory cell (MC) as the cell voltage (Vcell).

도 20에 도시된 감지 증폭기(160_19f)의 제3 및 제4 스위치들(SW3, SW4)과 제7 및 제8 스위치들(SW7, SW8)의 동작 타이밍들은, 도 12의 메모리 셀(MC)에 저장된 0.67V의 셀 전압(Vcell)에 대응하는 2-비트 데이터 ″10″을 센싱하는 동작 타이밍도에 적용될 수 있다. 감지 증폭기(160_195f)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 센싱하기에 앞서 제1 센싱 비트라인쌍(SBL1, SBLB1)을 등화시키고, 메모리 셀(MC)에 저장된 0.67V의 셀 전압(Vcell)을 MSB 및 LSB 비트 ″10″으로 센싱하고, 센싱된 MSB 및 LSB 비트 ″10″에 대응하는 0.67V의 비트라인(BL) 전압을 셀 전압(Vcell)으로서 메모리 셀(MC)에 리스토어할 수 있다.The operation timings of the third and fourth switches (SW3, SW4) and the seventh and eighth switches (SW7, SW8) of the sense amplifier (160_19f) illustrated in FIG. 20 may be applied to the operation timing diagram for sensing 2-bit data ″10″ corresponding to the cell voltage (Vcell) of 0.67 V stored in the memory cell (MC) of FIG. 12. The sense amplifier (160_195f) may equalize the first sensing bit line pair (SBL1, SBLB1) prior to sensing the cell voltage (Vcell) stored in the memory cell (MC), sense the cell voltage (Vcell) of 0.67 V stored in the memory cell (MC) as MSB and LSB bits ″10″, and restore the bit line (BL) voltage of 0.67 V corresponding to the sensed MSB and LSB bits ″10″ to the memory cell (MC) as the cell voltage (Vcell).

도 20에 도시된 감지 증폭기(160_19f)의 제3 및 제4 스위치들(SW3, SW4)과 제7 및 제8 스위치들(SW7, SW8)의 동작 타이밍들은. 도 14의 메모리 셀(MC)에 저장된 1.0V의 셀 전압(Vcell)에 대응하는 2-비트 데이터 ″11″을 센싱하는 동작 타이밍도에 적용될 수 있다. 감지 증폭기(160_19f)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 센싱하기에 앞서 제1 센싱 비트라인쌍(SBL1, SBLB1)을 등화시키고, 메모리 셀(MC)에 저장된 1.0V의 셀 전압(Vcell)을 MSB 및 LSB 비트 ″11″으로 센싱하고, 센싱된 MSB 및 LSB 비트 ″11″에 대응하는 1.0V의 비트라인(BL) 전압을 셀 전압(Vcell)으로서 메모리 셀(MC)에 리스토어할 수 있다.The operation timings of the third and fourth switches (SW3, SW4) and the seventh and eighth switches (SW7, SW8) of the sense amplifier (160_19f) illustrated in FIG. 20 may be applied to the operation timing diagram for sensing 2-bit data ″11″ corresponding to the cell voltage (Vcell) of 1.0 V stored in the memory cell (MC) of FIG. 14. The sense amplifier (160_19f) may equalize the first sensing bit line pair (SBL1, SBLB1) prior to sensing the cell voltage (Vcell) stored in the memory cell (MC), sense the cell voltage (Vcell) of 1.0 V stored in the memory cell (MC) as MSB and LSB bits ″11″, and restore the bit line (BL) voltage of 1.0 V corresponding to the sensed MSB and LSB bits ″11″ to the memory cell (MC) as the cell voltage (Vcell).

도 21a 내지 도 21f는 본 발명의 실시예들에 따른 감지 증폭기를 설명하는 회로 다이어그램들이다. 도 21a 내지 도 21f의 감지 증폭기들(160_21a~160_21f)은 센싱된 2 비트 데이터의 MSB 및 LSB를 데이터 입출력 라인들(LIO_MSB, LIOB_MSB, LIO_LSB, LIOB_LSB)을 통하여 데이터 입출력 회로부(170, 도 2)로 전달할 수 있다. 도 21a 내지 도 21f의 감지 증폭기(160_21a ~ 160_21f)들은 앞에서 설명된 감지 증폭기와의 차이점들을 중심으로 설명된다.FIGS. 21A to 21F are circuit diagrams illustrating sense amplifiers according to embodiments of the present invention. The sense amplifiers (160_21a to 160_21f) of FIGS. 21A to 21F can transmit the MSB and LSB of sensed 2-bit data to the data input/output circuit unit (170, FIG. 2) through data input/output lines (LIO_MSB, LIOB_MSB, LIO_LSB, LIOB_LSB). The sense amplifiers (160_21a to 160_21f) of FIGS. 21A to 21F will be described focusing on differences from the sense amplifiers described above.

도 21a를 참조하면, 감지 증폭기(160_21a)는 도 19a의 감지 증폭기(160_19a)와 비교하여, 제1 내지 제4 칼럼 선택 트랜지스터들(N31~N34)과 연결된다는 점에서 차이가 있다. 감지 증폭기(160_21a)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 2 비트 데이터의 MSB 및 LSB로 센싱하고, 센싱된 2 비트 데이터의 LSB를 제1 및 제2 칼럼 선택 트랜지스터들(N31, N32)을 통해 제1 및 제2 데이터 입출력 라인들(LIO_LSB, LIOB_LSB)로 출력하고, 센싱된 2 비트 데이터의 MSB를 제3 및 제4 칼럼 선택 트랜지스터들(N33, N34)을 통해 제3 및 제4 데이터 입출력 라인들(LIOB_MSB, LIO_MSB)로 출력할 수 있다.Referring to FIG. 21a, the sense amplifier (160_21a) is different from the sense amplifier (160_19a) of FIG. 19a in that it is connected to the first to fourth column selection transistors (N31 to N34). The sense amplifier (160_21a) senses the cell voltage (Vcell) stored in the memory cell (MC) as the MSB and LSB of 2-bit data, outputs the LSB of the sensed 2-bit data to the first and second data input/output lines (LIO_LSB, LIOB_LSB) through the first and second column selection transistors (N31, N32), and outputs the MSB of the sensed 2-bit data to the third and fourth data input/output lines (LIOB_MSB, LIO_MSB) through the third and fourth column selection transistors (N33, N34).

도 21b를 참조하면, 감지 증폭기(160_21b)는 도 21a의 감지 증폭기(160_21a)와 비교하여, 제1 감지 증폭 회로(410)의 제1 센싱 구동 신호(LA1)와 제1 및 제2 PMOS 트랜지스터들(P11, P12) 사이에 제1 전원 스위치(SW10a)가 연결되고, 제2 센싱 구동 신호(LAB1)과 제1 및 제2 NMOS 트랜지스터들(N11, N12) 사이에 제2 전원 스위치(SW10b)가 연결된다는 점에서 차이가 있다.Referring to FIG. 21b, the sense amplifier (160_21b) differs from the sense amplifier (160_21a) of FIG. 21a in that a first power switch (SW10a) is connected between the first sensing drive signal (LA1) of the first sensing amplifier circuit (410) and the first and second PMOS transistors (P11, P12), and a second power switch (SW10b) is connected between the second sensing drive signal (LAB1) and the first and second NMOS transistors (N11, N12).

도 21c를 참조하면, 감지 증폭기(160_21c)는 도 21b의 감지 증폭기(160_21b)와 비교하여, 제1 감지 증폭 회로(410)의 제1 센싱 구동 신호(LA1)와 제1 PMOS 트랜지스터(P11) 사이에, 그리고 제1 센싱 구동 신호(LA1)와 제2 PMOS 트랜지스터(P12) 사이에 제1 전원 스위치들(SW10a1, SW10a2)이 각각 연결된다는 점에서 차이가 있다.Referring to FIG. 21c, the sense amplifier (160_21c) differs from the sense amplifier (160_21b) of FIG. 21b in that the first power switches (SW10a1, SW10a2) are respectively connected between the first sensing drive signal (LA1) of the first sensing amplifier circuit (410) and the first PMOS transistor (P11) and between the first sensing drive signal (LA1) and the second PMOS transistor (P12).

도 21d를 참조하면, 감지 증폭기(160_21d)는 도 21a의 감지 증폭기(160_21a)와 비교하여, 제1 감지 증폭 회로(410)의 제2 센싱 구동 신호(LAB1)와 제1 NMOS 트랜지스터(N11) 사이에, 그리고 제2 센싱 구동 신호(LAB1)와 제2 NMOS 트랜지스터(N12) 사이에 제2 전원 스위치들(SW10b1, SW10b2)이 각각 연결된다는 점에서 차이가 있다.Referring to FIG. 21d, the sense amplifier (160_21d) is different from the sense amplifier (160_21a) of FIG. 21a in that second power switches (SW10b1, SW10b2) are respectively connected between the second sensing drive signal (LAB1) of the first sensing amplifier circuit (410) and the first NMOS transistor (N11), and between the second sensing drive signal (LAB1) and the second NMOS transistor (N12).

도 21e를 참조하면, 감지 증폭기(160_21e)는 도 21b의 감지 증폭기(160_21b)와 비교하여, 제1 감지 증폭 회로(410)의 제2 센싱 구동 신호(LAB1)와 제1 NMOS 트랜지스터(N11) 사이에, 그리고 제2 센싱 구동 신호(LAB1)와 제2 NMOS 트랜지스터(N12) 사이에 제2 전원 스위치들(SW10b1, SW10b2)이 각각 연결된다는 점에서 차이가 있다.Referring to FIG. 21e, the sense amplifier (160_21e) differs from the sense amplifier (160_21b) of FIG. 21b in that second power switches (SW10b1, SW10b2) are respectively connected between the second sensing drive signal (LAB1) of the first sense amplifier circuit (410) and the first NMOS transistor (N11), and between the second sensing drive signal (LAB1) and the second NMOS transistor (N12).

도 21f를 참조하면, 감지 증폭기(160_21f)는 도 21c의 감지 증폭기(160_21c)와 비교하여, 제1 감지 증폭 회로(410)의 제2 센싱 구동 신호(LAB1)와 제1 NMOS 트랜지스터(N11) 사이에, 그리고 제2 센싱 구동 신호(LAB1)와 제2 NMOS 트랜지스터(N12) 사이에 제2 전원 스위치들(SW10b1, SW10b2)이 각각 연결된다는 점에서 차이가 있다.Referring to FIG. 21f, the sense amplifier (160_21f) differs from the sense amplifier (160_21c) of FIG. 21c in that second power switches (SW10b1, SW10b2) are respectively connected between the second sensing drive signal (LAB1) of the first sensing amplifier circuit (410) and the first NMOS transistor (N11), and between the second sensing drive signal (LAB1) and the second NMOS transistor (N12).

도 21b 내지 도 21f에서, 감지 증폭기들(160_21b~160_21f)은 제1 감지 증폭 회로(410)의 제1 및 제2 센싱 구동 신호들(LA1, LAB1)이 공급되는 브랜치들 각각에 제1 및 제2 전원 스위치들(SW10a, SW10b, SW10a1, SW10a2, SW10b1, SW10b2)을 선택적으로 턴온 또는 턴오프시킬 수 있다. 제1 감지 증폭 회로(410)의 제1 및 제2 PMOS 트랜지스터들(P11, P12)과 제1 및 제2 NMOS 트랜지스터들(N11, N12) 각각은, 서로 독립적인 전원으로 동작되고, 이웃하는 트랜지스터들(P11, P12, N11, N12)의 동작에 따라 변동될 수 있는 전원의 영향을 받지 않고 안정적으로 센싱 동작을 수행할 수 있다.In FIGS. 21b to 21f, the sense amplifiers (160_21b to 160_21f) can selectively turn on or off the first and second power switches (SW10a, SW10b, SW10a1, SW10a2, SW10b1, SW10b2) to the branches to which the first and second sensing drive signals (LA1, LAB1) of the first sense amplifier circuit (410) are supplied, respectively. The first and second PMOS transistors (P11, P12) and the first and second NMOS transistors (N11, N12) of the first sense amplifier circuit (410) are operated by independent power sources, and can stably perform a sensing operation without being affected by power sources that may vary depending on the operations of the neighboring transistors (P11, P12, N11, N12).

도 22는 도 21f의 감지 증폭기(160_21f)의 동작에 따른 타이밍 다이어그램들이다. 도 22는 도 20과 유사하고, 센싱된 2 비트 데이터의 MSB 및 LSB를 데이터 입출력 라인들(LIO_LSB, LIOB_LSB, LIOB_MSB, LIO_MSB)로 출력시키는 칼럼 선택 신호(CSL)의 동작 타이밍을 보여준다. 이하에서, 도 20과의 차이점들을 중심으로 설명된다.Fig. 22 is timing diagrams according to the operation of the sense amplifier (160_21f) of Fig. 21f. Fig. 22 is similar to Fig. 20, and shows the operation timing of a column select signal (CSL) that outputs the MSB and LSB of sensed 2-bit data to data input/output lines (LIO_LSB, LIOB_LSB, LIOB_MSB, LIO_MSB). Hereinafter, differences from Fig. 20 will be described.

도 21f 및 도 22의 T8a 시점과 T9 시점 사이의 최하위 비트(LSB)를 센싱하는 LSB 센싱 동작 구간에서, 칼럼 선택 신호(CSL)가 로직 하이 레벨로 활성화될 수 있다. 이 때, 감지 증폭기(160_17f)의 제2 상보 센싱 비트라인(SBLB2)에는 센싱된 2 비트 데이터의 MSB를 래치하고 있고, 비트라인(BL)에는 센싱된 2 비트 데이터의 LSB를 래치하고 있을 것이다.In the LSB sensing operation section for sensing the least significant bit (LSB) between the time points T8a and T9 of FIG. 21f and FIG. 22, the column select signal (CSL) may be activated to a logic high level. At this time, the second complementary sensing bit line (SBLB2) of the sense amplifier (160_17f) will latch the MSB of the sensed 2-bit data, and the bit line (BL) will latch the LSB of the sensed 2-bit data.

로직 하이 레벨의 칼럼 선택 신호(CSL)에 응답하여, 제1 및 제2 칼럼 선택 트랜지스터들(N31, N32)은 센싱된 2 비트 데이터의 LSB를 제1 및 제2 데이터 입출력 라인들(LIO_LSB, LIOB_LSB)로 출력하고, 제3 및 제4 칼럼 선택 트랜지스터들(N33, N34)은 센싱된 2 비트 데이터의 MSB를 제3 및 제4 데이터 입출력 라인들(LIO_MSB, LIOB_MSB)로 출력할 수 있다. 이 후, 데이터 입출력 회로부(170, 도 2)는 메모리 장치(100)의 독출 모드에서, 제1 및 제2 데이터 입출력 라인들(LIO_LSB, LIOB_LSB)의 LSB 데이터와 제3 및 제4 데이터 입출력 라인들(LIOB_MSB, LIO_MSB)의 MSB 데이터를 하나의 데이터(DQ, 도 18b) 패드를 통해 직렬 출력하거나, 2개의 데이터(DQ_LSB, DQ_MSB, 도 18c) 패드들을 통하여 병렬 출력할 수 있다.In response to a column select signal (CSL) of a logic high level, the first and second column select transistors (N31, N32) can output the LSB of the sensed 2-bit data to the first and second data input/output lines (LIO_LSB, LIOB_LSB), and the third and fourth column select transistors (N33, N34) can output the MSB of the sensed 2-bit data to the third and fourth data input/output lines (LIO_MSB, LIOB_MSB). Thereafter, the data input/output circuit unit (170, FIG. 2) can output LSB data of the first and second data input/output lines (LIO_LSB, LIOB_LSB) and MSB data of the third and fourth data input/output lines (LIOB_MSB, LIO_MSB) serially through one data (DQ, FIG. 18b) pad or output them in parallel through two data (DQ_LSB, DQ_MSB, FIG. 18c) pads in the read mode of the memory device (100).

도 22에 도시된 감지 증폭기(160_21f)와 칼럼 선택 신호(CSL)의 동작 타이밍들은, 도 10의 메모리 셀(MC)에 저장된 0.33V의 셀 전압(Vcell)에 대응하는 2-비트 데이터 ″01″을 센싱하는 동작 타이밍도에 적용될 수 있다. 감지 증폭기(160_21f)는 메모리 셀(MC)에 저장된 0.33V의 셀 전압(Vcell)을 MSB 및 LSB 비트 ″01″으로 센싱하고, 센싱된 MSB 및 LSB 비트 ″01″은 하나의 데이터(DQ) 패드를 통해 직렬 출력되거나, 2개의 데이터(DQ_LSB, DQ_MSB) 패드들을 통하여 병렬 출력될 수 있다.The operation timings of the sense amplifier (160_21f) and the column select signal (CSL) illustrated in FIG. 22 can be applied to the operation timing diagram for sensing 2-bit data ″01″ corresponding to the cell voltage (Vcell) of 0.33 V stored in the memory cell (MC) of FIG. 10. The sense amplifier (160_21f) senses the cell voltage (Vcell) of 0.33 V stored in the memory cell (MC) as MSB and LSB bits ″01″, and the sensed MSB and LSB bits ″01″ can be serially output through one data (DQ) pad or output in parallel through two data (DQ_LSB, DQ_MSB) pads.

도 22에 도시된 감지 증폭기(160_21f)와 칼럼 선택 신호(CSL)의 동작 타이밍들은, 도 12의 메모리 셀(MC)에 저장된 0.67V의 셀 전압(Vcell)에 대응하는 2-비트 데이터 ″10″을 센싱하는 동작 타이밍도에 적용될 수 있다. 감지 증폭기(160_21f)는 메모리 셀(MC)에 저장된 0.67V의 셀 전압(Vcell)을 MSB 및 LSB 비트 ″10″으로 센싱하고, 센싱된 MSB 및 LSB 비트 ″10″은 하나의 데이터(DQ) 패드를 통해 직렬 출력되거나, 2개의 데이터(DQ_LSB, DQ_MSB) 패드들을 통하여 병렬 출력될 수 있다.The operation timings of the sense amplifier (160_21f) and the column select signal (CSL) illustrated in FIG. 22 can be applied to the operation timing diagram for sensing 2-bit data ″10″ corresponding to the cell voltage (Vcell) of 0.67 V stored in the memory cell (MC) of FIG. 12. The sense amplifier (160_21f) senses the cell voltage (Vcell) of 0.67 V stored in the memory cell (MC) as MSB and LSB bits ″10″, and the sensed MSB and LSB bits ″10″ can be serially output through one data (DQ) pad or output in parallel through two data (DQ_LSB, DQ_MSB) pads.

도 22에 도시된 감지 증폭기(160_21f)와 칼럼 선택 신호(CSL)의 동작 타이밍들은, 도 14의 메모리 셀(MC)에 저장된 1.0V의 셀 전압(Vcell)에 대응하는 2-비트 데이터 ″11″을 센싱하는 동작 타이밍도에 적용될 수 있다. 감지 증폭기(160_21f)는 메모리 셀(MC)에 저장된 1.0V의 셀 전압(Vcell)을 MSB 및 LSB 비트 ″11″으로 센싱하고, 센싱된 MSB 및 LSB 비트 ″11″은 하나의 데이터(DQ) 패드를 통해 직렬 출력되거나, 2개의 데이터(DQ_LSB, DQ_MSB) 패드들을 통하여 병렬 출력될 수 있다.The operation timings of the sense amplifier (160_21f) and the column select signal (CSL) illustrated in FIG. 22 can be applied to the operation timing diagram for sensing 2-bit data ″11″ corresponding to the cell voltage (Vcell) of 1.0 V stored in the memory cell (MC) of FIG. 14. The sense amplifier (160_21f) senses the cell voltage (Vcell) of 1.0 V stored in the memory cell (MC) as MSB and LSB bits ″11″, and the sensed MSB and LSB bits ″11″ can be serially output through one data (DQ) pad or output in parallel through two data (DQ_LSB, DQ_MSB) pads.

도 23은 본 발명의 실시예들에 따른 감지 증폭기를 포함하는 메모리 장치를 시스템에 적용한 예를 나타내는 블록도이다.FIG. 23 is a block diagram showing an example of applying a memory device including a sense amplifier according to embodiments of the present invention to a system.

도 23을 참조하면, 시스템(2300)은 프로세싱 유닛(2310), 고속 DRAM(2320), 멀티 레벨 DRAM(2330), 그리고 대용량 스토리지 유닛(2340)을 포함할 수 있다. 시스템(2300)은 모바일 기기, 퍼스널 컴퓨터, 서버 컴퓨터 및 프로그램 가능한 가전 제품, 메인 프레임 컴퓨터 등과 같은 범용 또는 특수 목적의 컴퓨터 시스템일 수 있다.Referring to FIG. 23, the system (2300) may include a processing unit (2310), a high-speed DRAM (2320), a multi-level DRAM (2330), and a mass storage unit (2340). The system (2300) may be a general-purpose or special-purpose computer system, such as a mobile device, a personal computer, a server computer, a programmable consumer electronics appliance, a mainframe computer, and the like.

본 실시예에서 설명되는 기능적 유닛은 구현 독립성(implementation independence)을 위해 모듈로서 분류될 수 있다. 예를 들어, 모듈은 커스텀 VLSI 회로 또는 게이트 어레이, 논리 칩, 트랜지스터, 또는 다른 디스크릿 컴포넌트와 같은 기성 반도체를 포함하는 하드웨어 회로로서 구현될 수 있다. 모듈은 프로그램 가능한 하드웨어 장치, 예컨대 프로그램 가능한 게이트 어레이, 프로그램 가능한 게이트 로직, 프로그램 가능한 게이트 장치 등으로 구현될 수 있다. 또한, 모듈은 실행 가능한 코드(code), 객체(object), 과정(procedure), 또는 함수(function)로서 구성되는 소프트웨어로 구현될 수 있다.The functional units described in the present embodiment can be classified as modules for implementation independence. For example, the modules can be implemented as hardware circuits including custom VLSI circuits or off-the-shelf semiconductors such as gate arrays, logic chips, transistors, or other discrete components. The modules can be implemented as programmable hardware devices, such as programmable gate arrays, programmable gate logic, programmable gate devices, etc. In addition, the modules can be implemented as software configured as executable codes, objects, procedures, or functions.

프로세싱 유닛(2310)은 운영 체제 및 다수의 소프트웨어 시스템을 실행하고 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 프로세싱 유닛(2310)은 마이크로프로세서(micro-processor) 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다.The processing unit (2310) may execute an operating system and a number of software systems and perform specific calculations or tasks. The processing unit (2310) may be a microprocessor or a central processing unit (CPU).

고속 DRAM(2320)은 시스템(2300)의 동작 메모리 또는 캐시 메모리로서 데이터를 단기적으로 또는 임시로 저장할 수 있다. 예컨대, 고속 DRAM(2320)은 SDRAM (Synchronous DRAM), DDR SDRAM (Double Data Rate SDRAM), LPDDR SDRAM (Low Power Double Data Rate SDRAM), GDDR SDRAM (Graphics Double Data Rate SDRAM), DDR2 SDRAM, DDR3 SDRAM, DDR4 SDRAM 등 일 수 있다.High-speed DRAM (2320) can store data in the short term or temporarily as an operating memory or cache memory of the system (2300). For example, the high-speed DRAM (2320) can be SDRAM (Synchronous DRAM), DDR SDRAM (Double Data Rate SDRAM), LPDDR SDRAM (Low Power Double Data Rate SDRAM), GDDR SDRAM (Graphics Double Data Rate SDRAM), DDR2 SDRAM, DDR3 SDRAM, DDR4 SDRAM, etc.

멀티 레벨 DRAM(2330)은 대용량 스토리지 유닛(2340)의 캐시 역할을 하도록 이용될 수 있다. 멀티 레벨 DRAM(2330)은 도 1에서 설명된 메모리 장치(100)와 동일 또는 유사할 수 있다. 멀티 레벨 DRAM(2330)은 2-비트 데이터로 나타내는 셀 전압을 저장하는 메모리 셀과, 메모리 셀이 연결된 비트라인과 상보 비트라인 사이에 연결되고 셀 전압을 2-비트 데이터의 최상위 비트(MSB) 및 최하위 비트(LSB)로 센싱하는 감지 증폭기를 포함한다. 감지 증폭기는 2-비트 데이터의 LSB를 센싱하여 제1 센싱 비트라인쌍에 래치하고, 2-비트 데이터의 MSB를 센싱하여 제2 센싱 비트라인쌍에 래치하고, 센싱된 MSB 및 LSB에 따라 발생되는 비트라인 전압을 셀 전압으로서 메모리 셀에 리스토어할 수 있다. 감지 증폭기는 감지 증폭기의 홀딩 비트라인과 메모리 셀의 비트라인 사이를 선택적으로 연결하는 스위칭 회로를 포함하고, 2-비트 데이터의 MSB를 센싱할 때 홀딩 비트라인과 비트라인 사이가 전기적으로 연결되지 않은 상태에서 수행되도록 하고, 2-비트 데이터의 LSB 센싱은 홀딩 비트라인과 비트라인이 연결된 상태에서 수행되도록 한다.A multi-level DRAM (2330) can be used to serve as a cache of a mass storage unit (2340). The multi-level DRAM (2330) can be the same as or similar to the memory device (100) described in FIG. 1. The multi-level DRAM (2330) includes a memory cell that stores a cell voltage represented by 2-bit data, and a sense amplifier that is connected between a bit line to which the memory cell is connected and a complementary bit line and senses the cell voltage as a most significant bit (MSB) and a least significant bit (LSB) of the 2-bit data. The sense amplifier can sense an LSB of the 2-bit data and latch it into a first sensing bit line pair, sense an MSB of the 2-bit data and latch it into a second sensing bit line pair, and restore a bit line voltage generated according to the sensed MSB and LSB to the memory cell as a cell voltage. The sense amplifier includes a switching circuit that selectively connects a holding bit line of the sense amplifier and a bit line of a memory cell, so that sensing of the MSB of 2-bit data is performed in a state where the holding bit line and the bit line are not electrically connected, and sensing of the LSB of 2-bit data is performed in a state where the holding bit line and the bit line are connected.

대용량 스토리지 유닛(2340)은 SDD(Solid State Drive), PCIe(Peripheral Component Interconnect express) 메모리 모듈, NVMe(Non-Volatile Memory express) 등으로 구현될 수 있다. 옵션적으로, 대용량 스토리지 유닛(2340)의 하나 이상의 계층들(one or more tiers)은 하나 이상의 네트워크 억세스 가능한 장치들 및/또는 서비스들, 예컨대, NVMe-oF(NVMe-over Fabrics) 및/또는RDMA(Remote Direct Memory Access) 접속된 여러 클라이언트들, 여러 서버들, 서버 팜(들), 서버 클러스터(들), 어플리케이션 서버(들), 또는 메시지 서버(들)로 구현될 수 있다. 대용량 스토리지 유닛(2340)은 시스템(2300)이 사용자 데이터를 장기적으로 저장하고자 하는 저장 매체를 가리킨다. 대용량 스토리지 유닛(2340)은 응용 프로그램(application program), 프로그램 데이터(program data) 등을 저장할 수 있다.The mass storage unit (2340) may be implemented as a solid state drive (SDD), a peripheral component interconnect express (PCIe) memory module, a non-volatile memory express (NVMe), etc. Optionally, one or more tiers of the mass storage unit (2340) may be implemented as one or more network accessible devices and/or services, such as NVMe-oF (NVMe-over Fabrics) and/or RDMA (Remote Direct Memory Access) connected multiple clients, multiple servers, server farm(s), server cluster(s), application server(s), or message server(s). The mass storage unit (2340) refers to a storage medium in which the system (2300) intends to store user data for the long term. The mass storage unit (2340) may store application programs, program data, etc.

본 개시는 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.Although the present disclosure has been described with reference to the embodiments illustrated in the drawings, these are merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Accordingly, the true technical protection scope of the present disclosure should be determined by the technical idea of the appended claims.

Claims (20)

감지 증폭기에 있어서,
메모리 셀에 저장된 셀 전압에 대응하는 2 비트 데이터의 최하위 비트(LSB)를 센싱하여 제1 센싱 비트라인쌍에 래치하는 제1 감지 증폭 회로;
상기 셀 전압에 대응하는 상기 2 비트 데이터의 최상위 비트(MSB)를 센싱하여 제2 센싱 비트라인쌍에 래치하는 제2 감지 증폭 회로; 및
상기 메모리 셀이 연결되는 비트라인, 상기 제1 센싱 비트라인쌍의 비트라인들과 상기 제2 센싱 비트라인쌍의 비트라인들을 선택적으로 연결하는 스위칭 회로를 포함하고, 상기 비트라인은 비트라인 스위치를 통해 홀딩 비트라인에 연결되고,
상기 감지 증폭기는 상기 2 비트 데이터의 상기 MSB를 센싱할 때 상기 비트라인과 상기 제1 감지 증폭 회로가 전기적으로 연결되지 않은 상태에서 상기 홀딩 비트라인에 저장된 전하를 이용하여 센싱하고, 상기 2 비트 데이터의 상기 LSB를 센싱할 때 상기 비트라인과 상기 홀딩 비트라인이 전기적으로 연결된 상태에서 상기 비트라인 및 상기 홀딩 비트라인에 저장된 전하를 이용하여 센싱하는 것을 특징으로 하는 감지 증폭기.In the sense amplifier,
A first sense amplifier circuit for sensing a least significant bit (LSB) of 2-bit data corresponding to a cell voltage stored in a memory cell and latching it into a first sensing bit line pair;
A second sensing amplifier circuit that senses the most significant bit (MSB) of the 2-bit data corresponding to the cell voltage and latches it into a second sensing bit line pair; and
A bit line to which the memory cell is connected, a switching circuit selectively connecting the bit lines of the first sensing bit line pair and the bit lines of the second sensing bit line pair, wherein the bit line is connected to a holding bit line through a bit line switch,
A sense amplifier characterized in that, when sensing the MSB of the 2-bit data, the sense amplifier senses using the charge stored in the holding bit line in a state where the bit line and the first sense amplifier circuit are not electrically connected, and when sensing the LSB of the 2-bit data, the sense amplifier senses using the charge stored in the bit line and the holding bit line in a state where the bit line and the holding bit line are electrically connected. 제1항에 있어서,
상기 감지 증폭기는 상기 2 비트 데이터의 상기 MSB 센싱을 위하여 제1 차지 셰어링 동작을 수행하고,
상기 제1 차지 셰어링 동작은 상기 메모리 셀에 저장된 전하와 상기 비트라인 및 상기 홀딩 비트라인에 저장된 전하 사이에서 수행되고,
상기 제1 차지 셰어링 동작에 따라, 상기 2 비트 데이터의 상기 MSB에 대응하는 MSB 전압 레벨을 갖는 상기 홀딩 비트라인의 전압 레벨이 상보 홀딩 비트라인의 전압 레벨 대비 소정의 전압 차를 갖고, 상기 상보 홀딩 비트라인은 상보 비트라인 스위치를 통해 상보 비트라인에 연결되는 것을 특징으로 하는 감지 증폭기.In the first paragraph,
The above sense amplifier performs a first charge sharing operation for sensing the MSB of the above 2-bit data,
The above first charge sharing operation is performed between the charge stored in the memory cell and the charge stored in the bit line and the holding bit line,
A sense amplifier characterized in that, according to the first charge sharing operation, a voltage level of the holding bit line having an MSB voltage level corresponding to the MSB of the 2-bit data has a predetermined voltage difference with respect to a voltage level of a complementary holding bit line, and the complementary holding bit line is connected to a complementary bit line through a complementary bit line switch. 제2항에 있어서,
상기 감지 증폭기는 상기 제1 감지 증폭 회로를 이용하여 상기 홀딩 비트라인의 전압과 상기 상보 홀딩 비트라인의 전압 사이의 전압 차를 기반으로 상기 2 비트 데이터의 상기 MSB를 센싱하고, 상기 2 비트 데이터의 상기 센싱된 MSB의 로직 레벨이 상기 제1 센싱 비트라인쌍의 제1 상보 센싱 비트라인으로 제공되는 것을 특징으로 하는 감지 증폭기.In the second paragraph,
A sense amplifier characterized in that the sense amplifier senses the MSB of the 2-bit data based on a voltage difference between the voltage of the holding bit line and the voltage of the complementary holding bit line using the first sense amplifier circuit, and the logic level of the sensed MSB of the 2-bit data is provided to the first complementary sensing bit line of the first sensing bit line pair. 제3항에 있어서,
상기 감지 증폭기는, 상기 2 비트 데이터의 상기 MSB를 센싱하기 전에, 상기 제1 감지 증폭 회로의 상기 제1 센싱 비트라인쌍을 상기 감지 증폭기로 제공되는 전원 전압 레벨의 반에 해당하는 프리차지 전압 레벨로 등화시키는 것을 특징으로 하는 감지 증폭기.In the third paragraph,
A sense amplifier characterized in that the sense amplifier equalizes the first sensing bit line pair of the first sense amplifier circuit to a precharge voltage level corresponding to half of the power supply voltage level provided to the sense amplifier before sensing the MSB of the 2-bit data. 제3항에 있어서,
상기 스위칭 회로는, 상기 2 비트 데이터의 상기 센싱된 MSB의 로직 레벨이 상기 제2 감지 증폭 회로에서 센싱되고 래치되도록, 상기 제1 센싱 비트라인쌍의 비트라인들과 상기 제2 센싱 비트라인쌍의 비트라인들 사이를 연결하는 것을 특징으로 하는 감지 증폭기.In the third paragraph,
A sense amplifier, characterized in that the switching circuit connects between the bit lines of the first sensing bit line pair and the bit lines of the second sensing bit line pair so that the logic level of the sensed MSB of the 2-bit data is sensed and latched in the second sense amplifier circuit. 제5항에 있어서,
상기 스위칭 회로는 상기 제2 감지 증폭 회로에서 상기 제2 센싱 비트라인쌍에 상기 2 비트 데이터의 상기 MSB의 로직 레벨이 센싱되고 래치될 때, 상기 제1 감지 증폭 회로로 제공되는 센싱 구동 신호의 연결을 차단하는 것을 특징으로 하는 감지 증폭기.In paragraph 5,
A sense amplifier characterized in that the switching circuit blocks the connection of a sensing drive signal provided to the first sense amplifier circuit when the logic level of the MSB of the 2-bit data is sensed and latched in the second sensing bit line pair in the second sense amplifier circuit. 제5항에 있어서,
상기 스위칭 회로는 상기 제2 감지 증폭 회로에서 상기 제2 센싱 비트라인쌍에 상기 2 비트 데이터의 상기 MSB의 로직 레벨이 센싱되고 래치될 때, 상기 제1 센싱 비트라인쌍의 상기 비트라인들과 상기 제2 센싱 비트라인쌍의 상기 비트라인들 사이의 연결을 차단하는 것을 특징으로 하는 감지 증폭기.In paragraph 5,
A sense amplifier characterized in that the switching circuit blocks the connection between the bit lines of the first sensing bit line pair and the bit lines of the second sensing bit line pair when the logic level of the MSB of the 2-bit data is sensed and latched in the second sensing bit line pair in the second sense amplifier circuit. 제2항에 있어서,
상기 감지 증폭기는 상기 2 비트 데이터의 상기 LSB 센싱을 위하여 제2 차지 셰어링 동작을 수행하고,
상기 제2 차지 셰어링 동작은 상기 비트라인 및 상기 홀딩 비트라인에 저장된 전하와 상기 제1 센싱 비트라인쌍의 제1 센싱 비트라인에 저장된 전하 사이에서 발생되는 차지 셰어링과 상보 비트라인 및 상보 홀딩 비트라인에 저장된 전하와 상기 제1 센싱 비트라인쌍의 제1 상보 센싱 비트라인에 저장된 전하 사이에서 발생되는 차지 셰어링을 포함하고,
상기 제2 차지 셰어링 동작에 따라, 상기 2 비트 데이터의 상기 LSB에 대응하는 LSB 전압 레벨을 갖는 상기 비트라인의 전압 레벨이 상기 상보 비트라인의 전압 레벨 대비 소정의 전압 차를 갖는 것을 특징으로 하는 감지 증폭기.In the second paragraph,
The above sense amplifier performs a second charge sharing operation for sensing the LSB of the above 2-bit data,
The second charge sharing operation includes charge sharing occurring between charges stored in the bit line and the holding bit line and charges stored in the first sensing bit line of the first sensing bit line pair, and charge sharing occurring between charges stored in the complementary bit line and the complementary holding bit line and charges stored in the first complementary sensing bit line of the first sensing bit line pair,
A sense amplifier characterized in that, according to the second charge sharing operation, the voltage level of the bit line having the LSB voltage level corresponding to the LSB of the 2-bit data has a predetermined voltage difference compared to the voltage level of the complementary bit line. 제8항에 있어서,
상기 감지 증폭기는 상기 제1 감지 증폭 회로를 이용하여 상기 비트라인 및 상기 홀딩 비트라인의 전압과 상기 상보 비트라인 및 상기 상보 홀딩 비트라인의 전압 사이의 전압 차를 기반으로 상기 2 비트 데이터의 상기 LSB를 센싱하고, 상기 2 비트 데이터의 상기 센싱된 LSB의 로직 레벨이 상기 비트라인으로 제공되는 것을 특징으로 하는 감지 증폭기.In Article 8,
A sense amplifier characterized in that the sense amplifier senses the LSB of the 2-bit data based on a voltage difference between the voltages of the bit line and the holding bit line and the voltages of the complementary bit line and the complementary holding bit line using the first sense amplifier circuit, and the logic level of the sensed LSB of the 2-bit data is provided to the bit line. 제9항에 있어서,
상기 감지 증폭기는 상기 2 비트 데이터의 상기 LSB를 센싱하기 전에, 상기 제1 감지 증폭 회로의 상기 제1 센싱 비트라인쌍을 상기 감지 증폭기로 제공되는 전원 전압 레벨의 반에 해당하는 프리차지 전압 레벨로 등화시키는 것을 특징으로 하는 감지 증폭기.In Article 9,
A sense amplifier characterized in that the sense amplifier equalizes the first sensing bit line pair of the first sense amplifier circuit to a precharge voltage level corresponding to half of the power supply voltage level provided to the sense amplifier before sensing the LSB of the 2-bit data. 제9항에 있어서,
상기 스위칭 회로는 상기 제1 감지 증폭 회로에서 상기 2 비트 데이터의 상기 LSB가 센싱될 때, 상기 제1 상보 센싱 비트라인과 상기 홀딩 비트라인 및 상기 비트라인 사이를 연결하고, 상기 제1 센싱 비트라인과 상기 상보 홀딩 비트라인 및 상기 상보 비트라인 사이를 연결하는 것을 특징으로 하는 감지 증폭기.In Article 9,
A sense amplifier characterized in that the switching circuit connects between the first complementary sensing bit line, the holding bit line and the bit line, and between the first sensing bit line, the complementary holding bit line and the complementary bit line, when the LSB of the 2-bit data is sensed in the first sense amplifier circuit. 제9항에 있어서,
상기 감지 증폭기는 상기 2 비트 데이터의 상기 센싱된 MSB 및 LSB 각각을 데이터 입출력 라인들로 출력하는 것을 특징으로 하는 감지 증폭기.In Article 9,
A sense amplifier characterized in that the sense amplifier outputs each of the sensed MSB and LSB of the 2-bit data to data input/output lines. 제1항에 있어서,
상기 감지 증폭기는 상기 2 비트 데이터의 상기 센싱된 MSB 및 LSB에 대응되는 셀 전압을 상기 메모리 셀에 재기입하는 리스토어 동작을 수행하는 감지 증폭기.In the first paragraph,
The above sense amplifier is a sense amplifier that performs a restore operation of rewriting the cell voltage corresponding to the sensed MSB and LSB of the 2-bit data into the memory cell. 제13항에 있어서,
상기 감지 증폭기는 상기 제2 감지 증폭 회로에 래치된 상기 2 비트 데이터의 상기 MSB에 대응하는 MSB 전압 레벨과 상기 제1 감지 증폭 회로에 래치된 상기 2 비트 데이터의 상기 LSB에 대응하는 LSB 전압 레벨을 결합시켜 상기 리스토어 동작을 수행하는 것을 특징으로 하는 감지 증폭기.In Article 13,
A sense amplifier characterized in that the sense amplifier performs the restore operation by combining the MSB voltage level corresponding to the MSB of the 2-bit data latched in the second sense amplifier circuit and the LSB voltage level corresponding to the LSB of the 2-bit data latched in the first sense amplifier circuit. 제13항에 있어서,
상기 스위칭 회로는 상기 2비트 데이터의 상기 MSB를 래치하는 상기 제2 센싱 비트라인쌍의 제2 상보 센싱 비트라인과 상기 2비트 데이터의 상기 LSB를 래치하는 상기 제1 센싱 비트라인쌍, 상보 홀딩 비트라인 및 상보 비트라인을 연결하는 것을 특징으로 하는 감지 증폭기.In Article 13,
A sense amplifier characterized in that the switching circuit connects the second complementary sensing bit line of the second sensing bit line pair that latches the MSB of the 2-bit data and the first sensing bit line pair, the complementary holding bit line and the complementary bit line that latches the LSB of the 2-bit data. 제15항에 있어서,
상기 감지 증폭기는 상기 리스토어 동작을 위하여 제3 차지 셰어링 동작을 수행하고,
상기 제3 차지 셰어링 동작은 상기 제1 센싱 비트라인쌍, 상기 상보 홀딩 비트라인 및 상기 상보 비트라인에 저장된 전하와 상기 홀딩 비트라인 및 상기 비트라인에 저장된 전하 사이에서 발생되고,
상기 제3 차지 셰어링 동작에 따른 상기 비트라인의 전압 레벨이 상기 셀 전압으로서 상기 메모리 셀에 리스토어되는 감지 증폭기.In Article 15,
The above sense amplifier performs a third charge sharing operation for the above restore operation,
The third charge sharing operation occurs between the charge stored in the first sensing bit line pair, the complementary holding bit line and the complementary bit line, and the charge stored in the holding bit line and the bit line,
A sense amplifier in which the voltage level of the bit line according to the third charge sharing operation is restored to the memory cell as the cell voltage. 메모리 셀에 저장된 셀 전압에 대응하는 2 비트 데이터의 최하위 비트(LSB)를 센싱하여 제1 센싱 비트라인쌍에 래치하는 제1 감지 증폭 회로;
상기 셀 전압에 대응하는 상기 2 비트 데이터의 최상위 비트(MSB)를 센싱하여 제2 센싱 비트라인쌍에 래치하는 제2 감지 증폭 회로; 및
메모리 셀이 연결되는 비트라인과 상기 제1 및 제2 감지 증폭 회로들에 연결되는 스위칭 회로를 포함하고,
상기 스위칭 회로는
상기 비트라인과 홀딩 비트라인 사이를 선택적으로 연결하는 비트라인 스위치;
상보 비트라인과 상보 홀딩 비트라인 사이를 선택적으로 연결하는 상보 비트라인 스위치;
상기 홀딩 비트라인과 제1 센싱 비트라인 사이를 선택적으로 연결하는 제1 스위치;
상기 상보 홀딩 비트라인과 제1 상보 센싱 비트라인 사이를 선택적으로 연결하는 제2 스위치;
상기 홀딩 비트라인과 상기 제1 상보 센싱 비트라인 사이를 선택적으로 연결하는 제3 스위치;
상기 상보 홀딩 비트라인과 상기 제1 센싱 비트라인 사이를 선택적으로 연결하는 제4 스위치;
상기 제1 센싱 비트라인과 제2 센싱 비트라인 사이를 선택적으로 연결하는 제5 스위치; 및
상기 제1 상보 센싱 비트라인과 제2 상보 센싱 비트라인 사이를 선택적으로 연결하는 제6 스위치를 포함하는 감지 증폭기.A first sense amplifier circuit for sensing a least significant bit (LSB) of 2-bit data corresponding to a cell voltage stored in a memory cell and latching it into a first sensing bit line pair;
A second sensing amplifier circuit that senses the most significant bit (MSB) of the 2-bit data corresponding to the cell voltage and latches it into a second sensing bit line pair; and
It comprises a bit line to which the memory cell is connected and a switching circuit connected to the first and second sensing amplifier circuits,
The above switching circuit
A bitline switch selectively connecting between the bitline and the holding bitline;
A complementary bitline switch selectively connecting between a complementary bitline and a complementary holding bitline;
A first switch selectively connecting between the holding bit line and the first sensing bit line;
A second switch selectively connecting between the complementary holding bit line and the first complementary sensing bit line;
A third switch selectively connecting between the holding bit line and the first complementary sensing bit line;
A fourth switch selectively connecting between the complementary holding bit line and the first sensing bit line;
A fifth switch selectively connecting between the first sensing bit line and the second sensing bit line; and
A sense amplifier including a sixth switch selectively connecting between the first complementary sensing bit line and the second complementary sensing bit line. 메모리 셀에 저장된 셀 전압에 대응하는 2 비트 데이터의 최하위 비트(LSB)를 센싱하여 제1 센싱 비트라인쌍에 래치하는 제1 감지 증폭 회로;
상기 셀 전압에 대응하는 상기 2 비트 데이터의 최상위 비트(MSB)를 센싱하여 제2 센싱 비트라인쌍에 래치하는 제2 감지 증폭 회로; 및
상기 제1 센싱 비트라인쌍의 비트라인들과 상기 제2 센싱 비트라인쌍의 비트라인들을 선택적으로 연결하는 스위칭 회로를 포함하고,
상기 스위칭 회로는
상기 메모리 셀이 연결되는 비트라인과 제1 센싱 비트라인 사이를 선택적으로 연결하는 제1 스위치;
상보 비트라인과 제1 상보 센싱 비트라인 사이를 선택적으로 연결하는 제2 스위치;
상기 비트라인과 상기 제1 상보 센싱 비트라인 사이를 선택적으로 연결하는 제3 스위치;
상기 상보 비트라인과 상기 제1 센싱 비트라인 사이를 선택적으로 연결하는 제4 스위치;
상기 제1 센싱 비트라인과 제2 센싱 비트라인 사이를 선택적으로 연결하는 제5 스위치; 및
상기 제1 상보 센싱 비트라인과 제2 상보 센싱 비트라인 사이를 선택적으로 연결하는 제6 스위치를 포함하는 감지 증폭기.A first sense amplifier circuit for sensing a least significant bit (LSB) of 2-bit data corresponding to a cell voltage stored in a memory cell and latching it into a first sensing bit line pair;
A second sensing amplifier circuit that senses the most significant bit (MSB) of the 2-bit data corresponding to the cell voltage and latches it into a second sensing bit line pair; and
A switching circuit is included that selectively connects the bit lines of the first sensing bit line pair and the bit lines of the second sensing bit line pair,
The above switching circuit
A first switch selectively connecting between a bit line to which the above memory cell is connected and a first sensing bit line;
A second switch selectively connecting between the complementary bitline and the first complementary sensing bitline;
A third switch selectively connecting between the bit line and the first complementary sensing bit line;
A fourth switch selectively connecting between the complementary bit line and the first sensing bit line;
A fifth switch selectively connecting between the first sensing bit line and the second sensing bit line; and
A sense amplifier including a sixth switch selectively connecting between the first complementary sensing bit line and the second complementary sensing bit line. 2 비트 데이터로 나타내는 셀 전압을 저장하는 메모리 셀;
상기 메모리 셀이 연결된 비트라인과 상보 비트라인 사이에 연결되고, 상기 셀 전압을 상기 2 비트 데이터의 최상위 비트(MSB) 및 최하위 비트(LSB)로 센싱하는 감지 증폭기, 상기 비트라인은 비트라인 스위치를 통해 홀딩 비트라인에 연결되고; 및
상기 2 비트 데이터의 상기 센싱된 MSB 및 LSB를 데이터 패드를 통해 외부로 출력하는 데이터 입출력 회로부를 포함하고,
상기 감지 증폭기는 상기 2 비트 데이터의 상기 MSB를 센싱할 때 상기 비트라인과 상기 감지 증폭기가 전기적으로 연결되지 않은 상태에서 상기 홀딩 비트라인에 저장된 전하를 이용하여 센싱하고, 상기 2 비트 데이터의 상기 LSB를 센싱할 때 상기 비트라인과 상기 홀딩 비트라인이 전기적으로 연결된 상태에서 상기 비트라인 및 상기 홀딩 비트라인에 저장된 전하를 이용하여 센싱하는 것을 특징으로 하는 메모리 장치.A memory cell that stores a cell voltage represented by 2-bit data;
A sense amplifier connected between the bit line to which the memory cell is connected and the complementary bit line, and sensing the cell voltage as the most significant bit (MSB) and the least significant bit (LSB) of the 2-bit data, the bit line being connected to a holding bit line through a bit line switch; and
Includes a data input/output circuit section that outputs the sensed MSB and LSB of the above 2-bit data to the outside through a data pad,
A memory device characterized in that the sense amplifier senses the MSB of the 2-bit data by using the charge stored in the holding bit line in a state where the bit line and the sense amplifier are not electrically connected, and senses the LSB of the 2-bit data by using the charge stored in the bit line and the holding bit line in a state where the bit line and the holding bit line are electrically connected. 제19항에 있어서,
상기 감지 증폭기는, 상기 2 비트 데이터의 상기 MSB를 센싱하기 전에, 상기 감지 증폭기의 비트라인쌍을 상기 감지 증폭기로 제공되는 전원 전압 레벨의 반에 해당하는 프리차지 전압 레벨로 등화시키는 것을 특징으로 하는 메모리 장치.In Article 19,
A memory device characterized in that the sense amplifier equalizes a bit line pair of the sense amplifier to a precharge voltage level corresponding to half of the power supply voltage level provided to the sense amplifier before sensing the MSB of the 2-bit data.
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