KR102750277B1 - Method of fabricating a cavity wafer - Google Patents
Method of fabricating a cavity wafer Download PDFInfo
- Publication number
- KR102750277B1 KR102750277B1 KR1020220099653A KR20220099653A KR102750277B1 KR 102750277 B1 KR102750277 B1 KR 102750277B1 KR 1020220099653 A KR1020220099653 A KR 1020220099653A KR 20220099653 A KR20220099653 A KR 20220099653A KR 102750277 B1 KR102750277 B1 KR 102750277B1
- Authority
- KR
- South Korea
- Prior art keywords
- wafer
- recesses
- cavity
- manufacturing
- annealing process
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
- B81B2201/00—Specific applications of microelectromechanical systems
- B81B2201/02—Sensors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Micromachines (AREA)
Abstract
캐비티 웨이퍼 제작 방법에서, 반도체 물질을 포함하는 웨이퍼의 상부에 리세스들을 형성할 수 있다. 상기 웨이퍼에 어닐링 공정을 수행하여 상기 웨이퍼에 표면 확산 현상을 발생시킴으로써, 상기 리세스들이 서로 연결되어 캐비티를 형성할 수 있다. 기준 온도(T2)에서 상기 어닐링 공정에 의해 상기 리세스들이 상기 캐비티로 변환되기 위해 소요되는 시간에 대한 실제 온도(T1)에서 상기 어닐링 공정에 의해 상기 리세스들이 상기 캐비티로 변환되기 위해 소요되는 시간의 비율(tratio(T1/T2))은 다음 식 (1)에 의해 계산될 수 있으며,
tratio(T1/T2) = e-a(1-T2/T1) ~ 식 (1)
(T1, T2: 절대온도, a = E/kBT2, E: 상기 반도체 물질의 활성화 에너지, kB: 볼츠만 상수)
상기 계산된 시간 비율에 따라 상기 실제 온도(T1)에서 상기 어닐링 공정이 수행될 수 있다.In a method for manufacturing a cavity wafer, recesses can be formed on an upper portion of a wafer including a semiconductor material. An annealing process can be performed on the wafer to cause a surface diffusion phenomenon in the wafer, thereby connecting the recesses to each other to form a cavity. A ratio of a time required for the recesses to be converted into cavities by the annealing process at an actual temperature (T1) to a time required for the recesses to be converted into cavities by the annealing process at a reference temperature (T2) (t ratio (T1/T2)) can be calculated by the following equation (1),
t ratio (T1/T2) = e -a(1-T2/T1) ~ equation (1)
(T1, T2: absolute temperature, a = E/kBT2, E: activation energy of the semiconductor material, kB: Boltzmann constant)
The annealing process can be performed at the actual temperature (T1) according to the calculated time ratio.
Description
본 발명은 캐비티 웨이퍼 제작 방법에 관한 것이다.The present invention relates to a method for manufacturing a cavity wafer.
종래에는 웨이퍼 표면을 식각하여 리세스를 형성하고 상기 웨이퍼 상에 다른 벌크 웨이퍼를 접합시킴으로서 캐비티 웨이퍼를 제작하였다. 이에 따라 하나의 캐비티 웨이퍼를 제작하기 위해서 두 장의 웨이퍼가 소모되어 낭비가 심하다. In the past, cavity wafers were manufactured by etching the wafer surface to form a recess and bonding another bulk wafer onto the wafer. Accordingly, two wafers were consumed to manufacture one cavity wafer, resulting in significant waste.
본 발명의 목적은 개선된 특성을 갖는 캐비티 웨이퍼 제작 방법을 제공하는 것이다.An object of the present invention is to provide a method for manufacturing a cavity wafer having improved characteristics.
상기 목적을 달성하기 위해, 본 발명의 실시예들에 따른 캐비티 웨이퍼 제작 방법에서, 반도체 물질을 포함하는 웨이퍼의 상부에 리세스들을 형성할 수 있다. 상기 웨이퍼에 어닐링 공정을 수행하여 상기 웨이퍼에 표면 확산 현상을 발생시킴으로써, 상기 리세스들이 서로 연결되어 캐비티를 형성할 수 있다. 예시적인 실시예들에 있어서, 기준 온도(T2)에서 상기 어닐링 공정에 의해 상기 리세스들이 상기 캐비티로 변환되기 위해 소요되는 시간에 대한 실제 온도(T1)에서 상기 어닐링 공정에 의해 상기 리세스들이 상기 캐비티로 변환되기 위해 소요되는 시간의 비율(tratio(T1/T2))은 다음 식 (1)에 의해 계산될 수 있으며,In order to achieve the above object, in a cavity wafer manufacturing method according to embodiments of the present invention, recesses can be formed on an upper portion of a wafer including a semiconductor material. An annealing process is performed on the wafer to cause a surface diffusion phenomenon on the wafer, so that the recesses can be connected to each other to form a cavity. In exemplary embodiments, a ratio of a time required for the recesses to be converted into cavities by the annealing process at an actual temperature (T1) to a time required for the recesses to be converted into cavities by the annealing process at a reference temperature (T2) (t ratio (T1/T2)) can be calculated by the following equation (1),
tratio(T1/T2) = e-a(1-T2/T1) ~ 식 (1) t ratio (T1/T2) = e -a(1-T2/T1) ~ equation (1)
(T1, T2: 절대온도, a = E/kBT2, E: 상기 반도체 물질의 활성화 에너지, kB: 볼츠만 상수)(T1, T2: absolute temperature, a = E/kBT2, E: activation energy of the semiconductor material, kB: Boltzmann constant)
상기 계산된 시간 비율에 따라 상기 실제 온도(T1)에서 상기 어닐링 공정이 수행될 수 있다.The annealing process can be performed at the actual temperature (T1) according to the calculated time ratio.
예시적인 실시예들에 있어서, 상기 반도체 물질의 활성화 에너지가 알려지지 않은 경우에는, 상기 기준 온도(T2) 이외의 다른 온도에서 상기 어닐링 공정을 수행하여 상기 리세스들이 상기 캐비티로 변환되기 위해 소요되는 시간을 측정함으로써, 식 (1)의 a값을 계산할 수 있다.In exemplary embodiments, when the activation energy of the semiconductor material is not known, the value of a in equation (1) can be calculated by performing the annealing process at a temperature other than the reference temperature (T2) and measuring the time required for the recesses to be converted into cavities.
예시적인 실시예들에 있어서, 상기 웨이퍼에 상기 어닐링 공정을 수행하기 이전에, 상기 리세스들이 형성된 상기 웨이퍼의 상면에 커버를 배치할 수 있다.In exemplary embodiments, prior to performing the annealing process on the wafer, a cover may be placed on the upper surface of the wafer where the recesses are formed.
예시적인 실시예들에 있어서, 상기 커버는 상기 웨이퍼와 동일한 반도체 물질을 포함할 수 있다.In exemplary embodiments, the cover may comprise the same semiconductor material as the wafer.
예시적인 실시예들에 있어서, 상기 커버가 배치되지 않은 상기 웨이퍼의 상면에는 공기 중의 산소가 상기 웨이퍼에 포함된 상기 반도체 물질과 결합하여 기체가 생성되고, 상기 기체가 상기 웨이퍼의 상면으로부터 배출되어 상기 웨이퍼의 상면에 결함이 발생할 수 있다.In exemplary embodiments, on the upper surface of the wafer where the cover is not placed, oxygen in the air may combine with the semiconductor material included in the wafer to generate gas, and the gas may be discharged from the upper surface of the wafer, causing a defect to occur on the upper surface of the wafer.
예시적인 실시예들에 있어서, 상기 캐비티를 형성한 이후에, 상기 웨이퍼의 상부에 평탄화 공정을 수행할 수 있다.In exemplary embodiments, after forming the cavity, a planarization process can be performed on the upper portion of the wafer.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정을 포함할 수 있다.In exemplary embodiments, the planarization process may include a chemical mechanical polishing (CMP) process.
예시적인 실시예들에 있어서, 상기 웨이퍼의 상부에 상기 리세스들이 형성된 영역을 둘러싸는 얼라인 키를 형성하는 것을 더 포할 수 있으며, 상기 평탄화 공정은 상기 얼라인 키에 의해 둘러싸이는 상기 웨이퍼 영역의 상면에 수행될 수 있다.In exemplary embodiments, the method may further include forming an alignment key surrounding an area on the upper side of the wafer where the recesses are formed, and the planarization process may be performed on an upper surface of the area of the wafer surrounded by the alignment key.
예시적인 실시예들에 있어서, 상기 각 리세스들은 상기 웨이퍼의 상면에 수직한 수직 방향으로 형성된 측벽을 포함할 수 있다.In exemplary embodiments, each of the recesses may include a sidewall formed in a vertical direction perpendicular to the upper surface of the wafer.
예시적인 실시예들에 있어서, 상기 어닐링 공정은 10-6Torr 이하의 고진공 상태에서 수행될 수 있다.In exemplary embodiments, the annealing process may be performed in a high vacuum condition of 10 -6 Torr or less.
예시적인 실시예들에 있어서, 상기 어닐링 공정은 불활성 기체 분위기 하에서 수행될 수 있다.In exemplary embodiments, the annealing process may be performed under an inert gas atmosphere.
예시적인 실시예들에 있어서, 상기 어닐링 공정은 800도 이상의 온도에서 수행될 수 있다. In exemplary embodiments, the annealing process may be performed at a temperature of 800 degrees or higher.
상기 목적을 달성하기 위해, 본 발명의 실시예들에 따른 캐비티 웨이퍼 제작 방법에서, 반도체 물질을 포함하는 웨이퍼의 상부에 리세스들을 형성할 수 있다. 상기 리세스들이 형성된 상기 웨이퍼의 상면에 커버를 배치할 수 있다. 상기 웨이퍼에 어닐링 공정을 수행하여 상기 웨이퍼에 표면 확산 현상을 발생시킴으로써, 상기 리세스들이 서로 연결되어 캐비티를 형성할 수 있다. 상기 웨이퍼의 상부에 평탄화 공정을 수행할 수 있다.In order to achieve the above object, in a cavity wafer manufacturing method according to embodiments of the present invention, recesses can be formed on an upper portion of a wafer including a semiconductor material. A cover can be placed on an upper surface of the wafer on which the recesses are formed. An annealing process can be performed on the wafer to cause a surface diffusion phenomenon on the wafer, thereby connecting the recesses to each other to form a cavity. A planarization process can be performed on an upper portion of the wafer.
예시적인 실시예들에 있어서, 상기 커버는 상기 웨이퍼와 동일한 반도체 물질을 포함할 수 있다.In exemplary embodiments, the cover may comprise the same semiconductor material as the wafer.
예시적인 실시예들에 있어서, 상기 커버가 배치되지 않은 상기 웨이퍼의 상면에는 공기 중의 산소가 상기 웨이퍼에 포함된 상기 반도체 물질과 결합하여 기체가 생성되고, 상기 기체가 상기 웨이퍼의 상면으로부터 배출되어 상기 웨이퍼의 상면에 결함이 발생할 수 있다.In exemplary embodiments, on the upper surface of the wafer where the cover is not placed, oxygen in the air may combine with the semiconductor material included in the wafer to generate gas, and the gas may be discharged from the upper surface of the wafer, causing a defect to occur on the upper surface of the wafer.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정을 포함할 수 있다.In exemplary embodiments, the planarization process may include a chemical mechanical polishing (CMP) process.
예시적인 실시예들에 있어서, 상기 웨이퍼의 상부에 상기 리세스들이 형성된 영역을 둘러싸는 얼라인 키를 형성할 수 있으며, 상기 평탄화 공정은 상기 얼라인 키에 의해 둘러싸이는 상기 웨이퍼 영역의 상면에 수행될 수 있다.In exemplary embodiments, an alignment key can be formed surrounding an area on the upper side of the wafer where the recesses are formed, and the planarization process can be performed on an upper surface of the area of the wafer surrounded by the alignment key.
예시적인 실시예들에 있어서, 기준 온도(T2)에서 상기 어닐링 공정에 의해 상기 리세스들이 상기 캐비티로 변환되기 위해 소요되는 시간에 대한 실제 온도(T1)에서 상기 어닐링 공정에 의해 상기 리세스들이 상기 캐비티로 변환되기 위해 소요되는 시간의 비율(tratio(T1/T2))은 다음 식 (1)에 의해 계산될 수 있으며,In exemplary embodiments, a ratio of the time taken for the recesses to be converted into cavities by the annealing process at an actual temperature (T1) to the time taken for the recesses to be converted into cavities by the annealing process at a reference temperature (T2) (t ratio (T1/T2)) can be calculated by the following equation (1):
tratio(T1/T2) = e-a(1-T2/T1) ~ 식 (1) t ratio (T1/T2) = e -a(1-T2/T1) ~ equation (1)
(T1, T2: 절대온도, a = E/kBT2, E: 상기 반도체 물질의 활성화 에너지, kB: 볼츠만 상수)(T1, T2: absolute temperature, a = E/kBT2, E: activation energy of the semiconductor material, kB: Boltzmann constant)
상기 계산된 시간 비율에 따라 상기 실제 온도(T1)에서 상기 어닐링 공정이 수행될 수 있다.The annealing process can be performed at the actual temperature (T1) according to the calculated time ratio.
예시적인 실시예들에 있어서, 상기 반도체 물질의 활성화 에너지가 알려지지 않은 경우에는, 상기 기준 온도(T2) 이외의 다른 온도에서 상기 어닐링 공정을 수행하여 상기 리세스들이 상기 캐비티로 변환되기 위해 소요되는 시간을 측정함으로써, 식 (1)의 a값을 계산할 수 있다.In exemplary embodiments, when the activation energy of the semiconductor material is not known, the value of a in equation (1) can be calculated by performing the annealing process at a temperature other than the reference temperature (T2) and measuring the time required for the recesses to be converted into cavities.
예시적인 실시예들에 있어서, 상기 각 리세스들은 상기 웨이퍼의 상면에 수직한 수직 방향으로 형성된 측벽을 포함할 수 있다.In exemplary embodiments, each of the recesses may include a sidewall formed in a vertical direction perpendicular to the upper surface of the wafer.
본 발명의 실시예들에 따른 캐비티 웨이퍼 제작 방법에서, 웨이퍼에 리세스들을 형성하고 이에 어닐링 공정을 수행하여 캐비티를 형성할 수 있으며, 상기 웨이퍼가 확산 계수가 알려지지 않은 반도체 물질을 포함하더라도 상기 어닐링 공정 수행 시간을 정확하게 산정할 수 있다. In a method for manufacturing a cavity wafer according to embodiments of the present invention, a cavity can be formed by forming recesses in a wafer and performing an annealing process thereon, and even if the wafer includes a semiconductor material with an unknown diffusion coefficient, the time required for performing the annealing process can be accurately calculated.
또한, 상기 어닐링 공정 수행 시 산소와 상기 웨이퍼에 포함된 반도체 물질 사이의 반응에 의해서 상기 웨이퍼 표면에 결함이 발생할 수 있으나, 상기 리세스들이 형성된 영역의 상면에는 상기 웨이퍼와 동일한 물질을 포함하는 커버를 배치함으로써, 상기 반응을 차단하여 결함 발생을 방지할 수 있다.In addition, when the annealing process is performed, a defect may occur on the surface of the wafer due to a reaction between oxygen and the semiconductor material included in the wafer. However, by placing a cover containing the same material as the wafer on the upper surface of the area where the recesses are formed, the reaction can be blocked and the occurrence of defects can be prevented.
한편, 상기 리세스들의 폭과 간격을 조절함으로써, 상기 리세스들이 서로 연결되어 형성되는 상기 캐비티의 수직 방향의 폭, 및 상기 캐비티 상부에 형성되는 멤브레인의 두께를 조절할 수 있으며, 상기 각 리세스들의 종횡비 및 측벽의 기울기를 조절하여 상기 캐비티가 형성되는 층의 개수를 조절할 수 있다.Meanwhile, by controlling the width and spacing of the recesses, the vertical width of the cavity formed by connecting the recesses to each other and the thickness of the membrane formed on the upper part of the cavity can be controlled, and the number of layers in which the cavity is formed can be controlled by controlling the aspect ratio of each recess and the inclination of the side wall.
또한, 상기 멤브레인의 두께 조절을 통해, 상기 웨이퍼 상면에 대한 평탄화 공정을 수행할 마진을 충분히 확보할 수 있다.In addition, by controlling the thickness of the membrane, a sufficient margin can be secured to perform a planarization process on the upper surface of the wafer.
도 1a 및 1b는 예시적인 실시예들에 따른 캐비티 웨이퍼(cavity wafer)를 제작하기 위한 방법을 설명하기 위한 평면도들이고, 도 2 내지 도 5는 예시적인 실시예들에 따른 캐비티 웨이퍼를 제작하기 위한 방법을 설명하기 위한 단면도들이며, 도 6은 캐비티가 형성되기 위해 소요되는 어닐링 공정 수행 시간을 온도에 따라 도시한 그래프이다.
도 7 및 8은 각각 웨이퍼(100)에 상기 어닐링 공정을 수행함으로써 표면 확산 현상에 의해 리세스들(110)이 캐비티(140)로 변환되는 것을 도시한 사진들이다.
도 9 및 10은 각 리세스들(110)의 제1 폭(w1)과 이들 사이의 제1 거리(s1)에 따른 캐비티(140)의 제4 폭(w4) 및 웨이퍼(100) 상면과의 제2 거리(s2)를 설명하기 위한 사진들이다.
도 11 및 12는 표면 확산 현상에 의해 리세스들(110)이 캐비티(140)로 변환되는 경우, 각 리세스들(110)의 제1 폭(w1)(혹은 지름)에 따른 캐비티(140)의 제3 방향(D3)으로의 제4 폭(w4), 캐비티(140)와 웨이퍼(100) 상면 사이의 제2 거리(s2)(혹은 캐비티(140) 상부의 멤브레인 두께)를 설명하기 위한 그래프들이다.FIGS. 1A and 1B are plan views illustrating a method for manufacturing a cavity wafer according to exemplary embodiments, FIGS. 2 to 5 are cross-sectional views illustrating a method for manufacturing a cavity wafer according to exemplary embodiments, and FIG. 6 is a graph illustrating an annealing process time required to form a cavity as a function of temperature.
Figures 7 and 8 are photographs each showing that recesses (110) are converted into cavities (140) by surface diffusion phenomenon by performing the annealing process on a wafer (100).
Figures 9 and 10 are photographs for explaining the fourth width (w4) of the cavity (140) according to the first width (w1) of each recess (110) and the first distance (s1) between them and the second distance (s2) from the upper surface of the wafer (100).
FIGS. 11 and 12 are graphs for explaining the fourth width (w4) of the cavity (140) in the third direction (D3) according to the first width (w1) (or diameter) of each recess (110), and the second distance (s2) between the cavity (140) and the upper surface of the wafer (100) (or the membrane thickness on the upper portion of the cavity (140)) when the recesses (110) are converted into cavities (140) by the surface diffusion phenomenon.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.With respect to the embodiments of the present invention disclosed in the text, specific structural and functional descriptions are merely exemplified for the purpose of explaining the embodiments of the present invention, and the embodiments of the present invention may be implemented in various forms and should not be construed as being limited to the embodiments described in the text.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.The present invention can be modified in various ways and can take various forms, and specific embodiments are illustrated in the drawings and described in detail in the text. However, this is not intended to limit the present invention to specific disclosed forms, and it should be understood that it includes all modifications, equivalents, or substitutes included in the spirit and technical scope of the present invention.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms may be used to distinguish one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.When it is said that an element is "connected" or "connected" to another element, it should be understood that it may be directly connected or connected to that other element, but that there may be other elements in between. On the other hand, when it is said that an element is "directly connected" or "directly connected" to another element, it should be understood that there are no other elements in between. Other expressions that describe the relationship between elements, such as "between" and "directly between" or "adjacent to" and "directly adjacent to", should be interpreted similarly.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used in this application is only used to describe specific embodiments and is not intended to limit the present invention. The singular expression includes the plural expression unless the context clearly indicates otherwise. In this application, it should be understood that the terms "comprises" or "has" and the like are intended to specify the presence of a described feature, number, step, operation, component, part, or combination thereof, but do not exclude in advance the possibility of the presence or addition of one or more other features, numbers, steps, operations, components, parts, or combinations thereof.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless otherwise defined, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms defined in commonly used dictionaries, such as those defined in common dictionaries, should be interpreted as having a meaning consistent with the meaning they have in the context of the relevant art, and shall not be interpreted in an idealized or overly formal sense unless expressly defined in this application.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.Hereinafter, with reference to the attached drawings, a preferred embodiment of the present invention will be described in more detail. The same reference numerals are used for the same components in the drawings, and duplicate descriptions of the same components are omitted.
도 1a 및 1b는 예시적인 실시예들에 따른 캐비티 웨이퍼(cavity wafer)를 제작하기 위한 방법을 설명하기 위한 평면도들이고, 도 2 내지 도 5는 예시적인 실시예들에 따른 캐비티 웨이퍼를 제작하기 위한 방법을 설명하기 위한 단면도들이며, 도 6은 캐비티가 형성되기 위해 소요되는 어닐링 공정 수행 시간을 온도에 따라 도시한 그래프이다. FIGS. 1A and 1B are plan views illustrating a method for manufacturing a cavity wafer according to exemplary embodiments, FIGS. 2 to 5 are cross-sectional views illustrating a method for manufacturing a cavity wafer according to exemplary embodiments, and FIG. 6 is a graph illustrating an annealing process time required to form a cavity as a function of temperature.
도 1a를 참조하면, 웨이퍼(100)의 상부를 제거하여 리세스(110) 및 얼라인 키(alignment key)(120)를 형성할 수 있다.Referring to FIG. 1a, the upper portion of the wafer (100) can be removed to form a recess (110) and an alignment key (120).
웨이퍼(100)는 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질을 포함할 수 있다.The wafer (100) may include a semiconductor material such as, for example, silicon, germanium, silicon-germanium, etc.
일 실시예에 있어서, 리세스(110)는 웨이퍼(100)의 상면에 평행한 제2 방향(D2)으로 연장되는 바(bar) 형상을 가질 수 있으며, 웨이퍼(100)의 상면에 평행하고 제2 방향(D2)과 교차하는 제1 방향(D1)으로 서로 이격되도록 복수 개로 형성될 수 있다. 일 실시예에 있어서, 제1 및 제2 방향들(D1, D2)은 서로 직교할 수 있다.In one embodiment, the recess (110) may have a bar shape extending in a second direction (D2) parallel to the upper surface of the wafer (100), and may be formed in multiple pieces spaced apart from each other in a first direction (D1) parallel to the upper surface of the wafer (100) and intersecting the second direction (D2). In one embodiment, the first and second directions (D1, D2) may be orthogonal to each other.
이때, 각 리세스들(110)은 제1 방향(D1)으로 제1 폭(w1)을 가질 수 있으며, 제1 방향(D1)으로 서로 인접하는 리세스들(110)은 제1 거리(s1)만큼 서로 이격될 수 있다. 일 실시예에 있어서, 제1 거리(s1)는 제1 폭(w1)보다 작을 수 있다. 한편, 각 리세스들(110)은 웨이퍼(100)의 상면으로부터 이에 수직한 제3 방향(D3)으로 깊이(d)를 가질 수 있다.At this time, each of the recesses (110) may have a first width (w1) in a first direction (D1), and the recesses (110) adjacent to each other in the first direction (D1) may be spaced apart from each other by a first distance (s1). In one embodiment, the first distance (s1) may be smaller than the first width (w1). Meanwhile, each of the recesses (110) may have a depth (d) in a third direction (D3) perpendicular thereto from the upper surface of the wafer (100).
다른 실시예들에 있어서, 각 리세스들(110)은 상부에서 보았을 때 원형, 타원형, 다각형, 혹은 모서리가 라운드진 다각 형상을 가질 수도 있다. 도 1b에는 각 리세스들(110)이 상부에서 보았을 때 원형을 갖는 것이 도시되어 있다. In other embodiments, each of the recesses (110) may have a circular, oval, polygonal, or polygonal shape with rounded corners when viewed from above. FIG. 1b illustrates that each of the recesses (110) has a circular shape when viewed from above.
예시적인 실시예들에 있어서, 리세스들(110)은 각 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상부에서 보았을 때, 예를 들어 격자 형상으로 배열될 수 있다. 이때, 각 리세스들(110)은 웨이퍼(100)의 상면에 평행한 수평 방향으로 일정한 크기의 제1 폭(w1)을 가질 수 있으며, 각 제1 및 제2 방향들(D1, D2)으로 서로 인접하는 리세스들(110)은 제1 거리(s1)만큼 서로 이격될 수 있다. 이때, 각 리세스들(110)의 제1 폭(w1)은 제1 거리(s1)보다는 클 수 있다.In exemplary embodiments, the recesses (110) may be formed in a plurality so as to be spaced apart from each other along the first and second directions (D1, D2), and may be arranged in a grid shape, for example, when viewed from above. At this time, each of the recesses (110) may have a first width (w1) of a constant size in a horizontal direction parallel to the upper surface of the wafer (100), and the recesses (110) adjacent to each other in the first and second directions (D1, D2) may be spaced apart from each other by a first distance (s1). At this time, the first width (w1) of each of the recesses (110) may be larger than the first distance (s1).
얼라인 키(120)는 웨이퍼(100)에서 리세스들(110)이 형성된 영역을 둘러싸는 영역의 일부에 형성될 수 있으며, 예를 들어, 상부에서 보았을 때, 꺽쇠 형상을 가질 수 있다. 도면 상에서는 얼라인 키(120)가 리세스들(110)이 형성된 영역을 둘러싸는 직사각 형상의 모서리들에 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다.The align key (120) may be formed in a part of an area surrounding an area where recesses (110) are formed in the wafer (100), and may have, for example, a hook shape when viewed from above. In the drawing, the align key (120) is shown as being formed at corners of a rectangular shape surrounding an area where recesses (110) are formed, but the concept of the present invention is not limited thereto.
일 실시예에 있어서, 얼라인 키(120)는 제2 방향(D2)으로 연장되는 제1 연장부 및 제1 방향(D1)으로 연장되는 제2 연장부를 포함할 수 있으며, 이들의 말단부들이 서로 접촉하여 연결될 수 있다. 이때, 상기 제1 연장부는 제1 방향(D1)으로 제2 폭(w2)을 가질 수 있으며, 상기 제2 연장부는 제2 방향(D2)으로 제3 폭(w3)을 가질 수 있다. 예시적인 실시예들에 있어서, 제2 및 제3 폭들(w2, w3)은 제1 폭(w1)보다 클 수 있다.In one embodiment, the align key (120) may include a first extension portion extending in a second direction (D2) and a second extension portion extending in the first direction (D1), and their distal ends may be connected to each other by contacting each other. At this time, the first extension portion may have a second width (w2) in the first direction (D1), and the second extension portion may have a third width (w3) in the second direction (D2). In exemplary embodiments, the second and third widths (w2, w3) may be larger than the first width (w1).
다만, 얼라인 키(120)의 형상은 한정되지 않으며, 리세스(110)의 제1 폭(w1)보다 큰 폭을 갖는 임의의 형상을 가질 수 있다.However, the shape of the align key (120) is not limited and may have any shape having a width greater than the first width (w1) of the recess (110).
도 3을 참조하면, 웨이퍼(100)의 상면에 커버(200)를 배치하고, 웨이퍼(100)에 대해 어닐링(annealing) 공정을 수행할 수 있다.Referring to FIG. 3, a cover (200) can be placed on the upper surface of a wafer (100), and an annealing process can be performed on the wafer (100).
예시적인 실시예들에 있어서, 커버(200)는 적어도 리세스들(110)이 형성된 웨이퍼(100) 영역을 덮도록 웨이퍼(100) 상면에 배치될 수 있다. 이와는 달리, 커버(200)는 웨이퍼(100)의 전체 상면을 덮도록 배치될 수도 있다.In exemplary embodiments, the cover (200) may be placed on the upper surface of the wafer (100) so as to cover at least the area of the wafer (100) where the recesses (110) are formed. Alternatively, the cover (200) may be placed so as to cover the entire upper surface of the wafer (100).
일 실시예에 있어서, 커버(200)는 웨이퍼(100)와 동일한 물질, 즉 예를 들어, 실리콘, 게르마늄 혹은 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다.In one embodiment, the cover (200) may comprise the same material as the wafer (100), i.e., a semiconductor material such as silicon, germanium or silicon-germanium, for example.
예시적인 실시예들에 있어서, 상기 어닐링 공정은 챔버 내에서 수행될 수 있으며, 상기 챔버는 예를 들어 섭씨 800도 이상의 고온을 유지할 수 있다.In exemplary embodiments, the annealing process may be performed within a chamber, wherein the chamber may be capable of maintaining a high temperature of, for example, 800 degrees Celsius or higher.
일 실시예에 있어서, 상기 어닐링 공정이 수행되는 상기 챔버는 대략 10-6Torr 이하의 고진공 상태를 유지할 수 있다. 상기 어닐링 공정이 고온 및 고진공 상태에서 수행될 경우, 공기 중에 포함된 산소가 웨이퍼(100)에 포함된 반도체 물질과 결합하여, 예를 들어, 실리콘 일산화물(SiO), 게르마늄 일산화물(GeO)과 같은 기체가 생성될 수 있으며, 상기 생성된 기체는 웨이퍼(100)의 상면으로부터 공기 중으로 빠져나가 웨이퍼(100)의 상면에 결함(130)이 발생할 수 있다.In one embodiment, the chamber in which the annealing process is performed can be maintained in a high vacuum state of about 10 -6 Torr or less. When the annealing process is performed at a high temperature and in a high vacuum state, oxygen contained in the air may combine with a semiconductor material contained in the wafer (100), thereby generating a gas such as, for example, silicon monoxide (SiO) or germanium monoxide (GeO), and the generated gas may escape from the upper surface of the wafer (100) into the air, thereby causing a defect (130) to occur on the upper surface of the wafer (100).
하지만 예시적인 실시예들에 있어서, 리세스들(110)이 형성된 영역의 웨이퍼(100) 상면에는 커버(200)가 배치될 수 있으며, 산소의 평균 자유 경로(mean free path)는 대략 102nm로서 웨이퍼(100)의 표면의 거칠기인 대략 1nm보다 훨씬 크므로, 적어도 상기 리세스들(110)이 형성된 영역에서는 산소와 웨이퍼(100)에 포함된 반도체 물질의 반응이 방지될 수 있다. 이에 따라, 상기 어닐링 공정이 고온 및 고진공 상태인 챔버 내에서 수행되어 웨이퍼(100)의 상면에 결함(130)이 발생하더라도, 적어도 상기 리세스들(110)이 형성된 영역에서는 결함(130)이 발생하지 않을 수 있다.However, in exemplary embodiments, a cover (200) may be placed on the upper surface of the wafer (100) in the area where the recesses (110) are formed, and since the mean free path of oxygen is approximately 10 2 nm, which is much larger than the surface roughness of the wafer (100), which is approximately 1 nm, the reaction between oxygen and the semiconductor material included in the wafer (100) may be prevented at least in the area where the recesses (110) are formed. Accordingly, even if the annealing process is performed in a chamber under high temperature and high vacuum conditions and a defect (130) occurs on the upper surface of the wafer (100), the defect (130) may not occur at least in the area where the recesses (110) are formed.
다른 실시예에 있어서, 상기 챔버 내에서 리세스들(110)이 형성된 영역의 웨이퍼(100) 상면을 뒤집어 하면이 상부로 향하도록 한 다음, 웨이퍼(100)에 대해 상기 어닐링 공정을 수행할 수도 있다. 이 경우, 웨이퍼(100)와 상기 챔버의 내벽 사이의 공간에 비해서 산소의 평균 자유 경로(mean free path)가 더 클 수 있으므로, 리세스들(110)이 형성된 웨이퍼(100)의 표면에 커버(200)를 배치하지 않고도, 상기 리세스들(110)이 형성된 영역에서는 결함(130)이 발생하지 않을 수 있다. In another embodiment, the upper surface of the wafer (100) in the area where the recesses (110) are formed in the chamber may be turned over so that the lower surface faces upward, and then the annealing process may be performed on the wafer (100). In this case, since the mean free path of oxygen may be larger than the space between the wafer (100) and the inner wall of the chamber, even without placing a cover (200) on the surface of the wafer (100) where the recesses (110) are formed, a defect (130) may not occur in the area where the recesses (110) are formed.
또 다른 실시예에 있어서, 상기 어닐링 공정은 고진공 상태에서 수행되지 않을 수도 있으며, 다만 반응성 기체의 농도가 낮은 반면, 비반응성 기체, 예를 들어, 아르곤, 불소 등과 같은 불활성 기체를 포함하는 분위기에서 수행될 수 있다. 이 경우, 산소와 웨이퍼(100)에 포함된 반도체 물질 사이의 반응에 의해서 예를 들어, 실리콘 일산화물(SiO), 게르마늄 일산화물(GeO)과 같은 기체가 생성되지 않을 수 있으므로, 웨이퍼(100) 상면에 결함(130)이 형성되는 것이 방지될 수 있다.In another embodiment, the annealing process may not be performed in a high vacuum, but may be performed in an atmosphere having a low concentration of a reactive gas and including a non-reactive gas, for example, an inert gas such as argon or fluorine. In this case, since gases such as silicon monoxide (SiO) and germanium monoxide (GeO) may not be generated by a reaction between oxygen and a semiconductor material included in the wafer (100), the formation of a defect (130) on the upper surface of the wafer (100) may be prevented.
도 4를 참조하면, 상기 어닐링 공정을 수행함에 따라 웨이퍼(100)에 포함된 반도체 물질의 표면 확산 현상이 발생할 수 있으며, 이에 따라 웨이퍼(100) 상부에 형성된 리세스들(110)이 서로 연결되어 캐비티(cavity)(140)가 생성될 수 있다.Referring to FIG. 4, when the annealing process is performed, a surface diffusion phenomenon of a semiconductor material included in the wafer (100) may occur, and accordingly, recesses (110) formed on the upper portion of the wafer (100) may be connected to each other to create a cavity (140).
한편, 얼라인 키(120)의 경우 리세스(110)의 제1 폭(w1)보다 큰 제2 및 제3 폭들(w2, w3)을 가지므로, 상기 어닐링 공정을 수행하더라도 표면 확산 현상에 의해 얼라인 키(120)의 상부가 웨이퍼(100)에 포함된 반도체 물질로 채워지지 않을 수 있다. 이에 따라, 상기 어닐링 공정 이후에도 얼라인 키(120)는 소멸되지 않고 외부에서 판독 가능한 상태로 잔류할 수 있다.Meanwhile, since the align key (120) has second and third widths (w2, w3) that are larger than the first width (w1) of the recess (110), even if the annealing process is performed, the upper portion of the align key (120) may not be filled with the semiconductor material included in the wafer (100) due to the surface diffusion phenomenon. Accordingly, even after the annealing process, the align key (120) may not be destroyed and may remain in a state that is readable from the outside.
예시적인 실시예들에 있어서, 상기 어닐링 공정을 수행함에 따라 웨이퍼(100)에 포함된 반도체 물질이 확산되어 리세스들(110)의 상부를 채울 수 있으며, 이에 따라 캐비티(140)는 웨이퍼(100)의 상면 아래에 형성될 수 있다, 이때, 캐비티(140)의 상면과 웨이퍼(100)의 상면은 제2 거리(s2)만큼 서로 이격될 수 있다. 또한 캐비티(140)는 제3 방향(D3)으로 제4 폭(w4)을 가질 수 있다.In exemplary embodiments, as the annealing process is performed, the semiconductor material included in the wafer (100) may diffuse to fill the upper portions of the recesses (110), and thus, a cavity (140) may be formed under the upper surface of the wafer (100). At this time, the upper surface of the cavity (140) and the upper surface of the wafer (100) may be spaced apart from each other by a second distance (s2). In addition, the cavity (140) may have a fourth width (w4) in the third direction (D3).
상기 표면 확산의 속도는 웨이퍼(100)에 포함된 반도체 물질의 확산 계수에 비례할 수 있으며, 상기 표면 확산 현상을 이용하여 리세스들(110)로부터 캐비티(140)를 형성하기 위해 소요되는 상기 어닐링 공정의 수행 시간은 아레니우스(Arrhenius) 공식으로부터 다음과 같이 도출될 수 있다.The speed of the above surface diffusion may be proportional to the diffusion coefficient of the semiconductor material included in the wafer (100), and the time required to perform the annealing process to form a cavity (140) from the recesses (110) by utilizing the above surface diffusion phenomenon may be derived from the Arrhenius formula as follows.
tannealing ~ 1/D(T) ~ (1) t annealing ~ 1/D(T) ~ (1)
(tannealing: 어닐링 시간, D(T): 확산 계수)(t annealing : annealing time, D(T): diffusion coefficient)
D(T) = D0e-E/kBT ~ (2) D(T) = D 0 e -E/kBT ~ (2)
(D0: 초기 상수, E: 활성화 에너지, kB: 볼츠만 상수, T: 절대 온도)(D 0 : initial constant, E : activation energy, kB : Boltzmann constant, T : absolute temperature)
식 (1), (2)에 따라서, According to equations (1) and (2),
tratio(T1/T2) = tannealing, T1/tannealing, T2 = e-E/kBT2e-E/kBT1 ~ (3)t ratio (T1/T2) = t annealing, T1 /t annealing, T2 = e -E/kBT2 e -E/kBT1 ~ (3)
(tannealing, T1: T1에서 어닐링 시간, tannealing, T2: T2에서 어닐링 시간, tratio(T1/T2): T2에서의 어닐링 시간에 대한 T1에서의 어닐링 시간 비율)(t annealing, T1 : annealing time at T1, t annealing, T2 : annealing time at T2, t ratio (T1/T2): ratio of annealing time at T1 to annealing time at T2)
식 (3)에서, E/kBT2 = a(상수)로 치환하면In equation (3), if we substitute E/kBT2 = a (constant),
tratio(T1/T2) = e-a(1-T2/T1) ~ (4)을 얻을 수 있다.We can obtain t ratio (T1/T2) = e -a(1-T2/T1) ~ (4).
일 실시예에 있어서, 게르마늄을 포함하는 웨이퍼(100)에 대해 각각 섭씨 830도, 860도 및 890도에서 상기 어닐링 공정을 수행하는 실험을 하였으며, 캐비티(140)가 형성되기 위해서 소요되는 상기 어닐링 공정 시간은 각각 750분, 150분 및 30분이었다. 이에 따라, 기준 온도(T2)가 섭씨 890도인 경우 상기 어닐링 공정 수행 시간은 30분이므로, 섭씨 860도 및 섭씨 830도에서 상기 어닐링 공정이 수행되는 시간은 각각 이의 5배 및 25배이므로, 식 (4)에서 상수 a는 대략 72의 값으로 계산되었다. In one embodiment, an experiment was conducted to perform the annealing process at 830 degrees Celsius, 860 degrees Celsius, and 890 degrees Celsius, respectively, on a wafer (100) including germanium, and the annealing process times required for forming a cavity (140) were 750 minutes, 150 minutes, and 30 minutes, respectively. Accordingly, since the annealing process performance time is 30 minutes when the reference temperature (T2) is 890 degrees Celsius, the times for performing the annealing process at 860 degrees Celsius and 830 degrees Celsius are 5 times and 25 times longer than this, respectively, and therefore, the constant a in Equation (4) was calculated to be approximately 72.
예를 들어, 상수 a가 72의 값을 가질 때, a = E/kBT2 (T2: 섭씨 890도)로부터 활성화 에너지 E = 1.1557 * 10-18J임을 알 수 있었으며, 이는 섭씨 180도 내지 섭씨 230도에서 게르마늄이 갖는 활성화 에너지 E = 2.22 * 10-19J (K. Fukutani, Surf. Sci., 282, 285 (1991) 참조)과 비교할 때, 온도를 고려하면 충분히 신뢰할 만한 값임을 알 수 있다. For example, when the constant a has the value 72, a = E/kBT2 From (T2: 890 degrees Celsius), the activation energy E = 1.1557 * 10 -18 J was found, which is a sufficiently reliable value considering the temperature, compared to the activation energy E = 2.22 * 10 -19 J of germanium at 180 degrees Celsius to 230 degrees Celsius (see K. Fukutani, Surf. Sci., 282, 285 (1991)).
이에 따라, 웨이퍼(100)가 예를 들어, 게르마늄을 포함하는 경우, 상수 a가 72를 갖는 것에 기초하여 임의의 온도에서 캐비티 형성을 위해 필요한 상기 어닐링 공정 수행 시간을 추정할 수 있다.Accordingly, when the wafer (100) includes, for example, germanium, the time required to perform the annealing process for cavity formation at any temperature can be estimated based on the constant a having a value of 72.
도 6을 참조하면, 섭씨 890도에서 상기 어닐링 공정을 수행한 시간을 기준 시간으로 하여, 섭씨 830도 및 860도에서 상기 어닐링 공정을 수행한 시간들을 각각 표시하고, 또한 전술한 식 (4)에 따른 어닐링 시간에 대한 지수 함수의 그래프를 함께 도시하였다.Referring to FIG. 6, the time at which the annealing process was performed at 890 degrees Celsius is used as the reference time, and the times at which the annealing process was performed at 830 degrees Celsius and 860 degrees Celsius are respectively displayed, and a graph of an exponential function for the annealing time according to the aforementioned equation (4) is also shown.
상기 어닐링 시간에 관한 그래프를 이용하여, 특정 온도에서 예를 들어, 게르마늄을 포함하는 웨이퍼(100)에서 특정한 형상 및 일정한 공정 조건 하에서 리세스들(110)로부터 캐비티(140)를 형성하기 위한 어닐링 시간을 추정할 수 있다.Using the above graph of annealing time, it is possible to estimate an annealing time for forming a cavity (140) from recesses (110) in a wafer (100) containing, for example, germanium, at a specific temperature under a specific shape and constant process conditions.
즉, 웨이퍼(100)가 특정한 반도체 물질을 포함하는 경우, 일정한 폭을 갖는 리세스들(110)이 서로 일정한 간격으로 이격되도록 복수 개로 형성한 후, 특정한 진공도를 갖거나 혹은 특정한 비반응 기체 분위기 하에서, 여러 온도에서 어닐링 공정을 수행함으로써 전술한 상수 a값을 도출해 낼 수 있으며, 이로부터 얻어지는 지수 함수의 그래프로부터 다른 임의의 특정 온도에서 필요한 어닐링 시간을 추정해 낼 수 있다.That is, when the wafer (100) includes a specific semiconductor material, a plurality of recesses (110) having a specific width are formed so as to be spaced apart from each other at a specific interval, and then an annealing process is performed at various temperatures under a specific vacuum level or a specific non-reactive gas atmosphere, thereby deriving the constant a value described above, and from the graph of the exponential function obtained therefrom, the required annealing time at any other specific temperature can be estimated.
도 5를 참조하면, 웨이퍼(100)의 상부를 예를 들어, 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정을 통해 평탄화할 수 있으며, 이에 따라 웨이퍼(100)의 표면이 매끄럽게 되어 표면 조도가 감소할 수 있다.Referring to FIG. 5, the upper portion of the wafer (100) can be flattened, for example, through a chemical mechanical polishing (CMP) process, and accordingly, the surface of the wafer (100) can be smoothed and the surface roughness can be reduced.
상기 평탄화 공정을 수행함에 따라서, 웨이퍼(100)의 상면과 캐비티(140)의 상면 사이의 거리는 제2 거리(s2)에서 제3 거리(s3)로 감소될 수 있다. As the above flattening process is performed, the distance between the upper surface of the wafer (100) and the upper surface of the cavity (140) can be reduced from the second distance (s2) to the third distance (s3).
예시적인 실시예들에 있어서, 상기 평탄화 공정은 캐비티(140)가 형성된 영역에 대해 수행될 수 있다. 다만 상기 캐비티(140)가 형성된 영역은 외부에서 보이지 않기 때문에 직접적으로 알 수는 없으나, 얼라인 키(120)에 의해, 즉 얼라인 키들(120)에 의해 둘러싸이는 영역에 캐비티(140)가 형성된 것으로 추정할 수 있다.In exemplary embodiments, the flattening process may be performed on an area where a cavity (140) is formed. However, the area where the cavity (140) is formed cannot be directly known because it is not visible from the outside, but it can be assumed that the cavity (140) is formed in an area surrounded by the align key (120), that is, by the align keys (120).
예시적인 실시예들에 있어서, 각 리세스들(110)의 측벽은 웨이퍼(100)의 상면에 대해 수직일 수 있으며, 이때 리세스들(110)이 서로 연결되어 형성되는 캐비티(140)는 하나의 층에 형성될 수 있다.In exemplary embodiments, the sidewalls of each of the recesses (110) may be perpendicular to the upper surface of the wafer (100), and in this case, the cavity (140) formed by connecting the recesses (110) to each other may be formed in one layer.
이와는 달리, 각 리세스들(110)의 측벽이 웨이퍼(100)의 상면에 대해 수직이 아닌 경사를 가질 경우, 리세스들(110)이 서로 연결되어 형성되는 캐비티(140)는 복수의 층들에 형성될 수도 있다.In contrast, if the side walls of each recess (110) are inclined rather than perpendicular to the upper surface of the wafer (100), the cavity (140) formed by connecting the recesses (110) to each other may be formed in multiple layers.
도 7 및 8은 각각 웨이퍼(100)에 상기 어닐링 공정을 수행함으로써 표면 확산 현상에 의해 리세스들(110)이 캐비티(140)로 변환되는 것을 도시한 사진들이다.Figures 7 and 8 are photographs each showing that recesses (110) are converted into cavities (140) by surface diffusion phenomenon by performing the annealing process on a wafer (100).
도 7을 참조하면, 각 리세스들(110)이 수직 측벽을 가지며, 이에 따라 리세스들(110)은 하나의 캐비티(140)로 변환되었다.Referring to FIG. 7, each of the recesses (110) has a vertical side wall, and thus the recesses (110) are converted into one cavity (140).
반면 도 8을 참조하면, 각 리세스들(110)이 부분적으로 경사진 측벽을 가지며, 이에 따라 리세스들(110)은 2개의 캐비티들(140)로 변환되었다.On the other hand, referring to FIG. 8, each of the recesses (110) has a partially inclined side wall, and thus the recesses (110) are converted into two cavities (140).
이에 따라, 웨이퍼(100)의 상부를 제거하여 리세스들(110)을 형성할 때, 각 리세스들(110)의 측벽이 이루는 각도를 조절함으로써, 하나 혹은 복수의 층들에 캐비티(140)를 형성할 수 있음을 알 수 있다.Accordingly, when removing the upper part of the wafer (100) to form recesses (110), it can be seen that a cavity (140) can be formed in one or more layers by adjusting the angle formed by the side walls of each recess (110).
이때, 하나의 층에 형성되는 캐비티(140)의 수직 방향 즉, 제3 방향(D3)으로의 폭은 복수의 층들에 형성되는 각 캐비티들(140)의 제3 방향(D3)으로의 폭보다 클 수 있다. 또한, 상기 하나의 층에 형성된 캐비티(140)의 상면과 웨이퍼(100) 상면 사이의 제2 거리(s2)는 상기 복수의 층들에 형성된 캐비티들(140) 중에서 최상층 캐비티(140)의 상면과 웨이퍼(100) 상면 사이의 제2 거리(s2)보다 더 클 수 있다.At this time, the width in the vertical direction, i.e., the third direction (D3), of the cavity (140) formed in one layer may be greater than the width in the third direction (D3) of each of the cavities (140) formed in the plurality of layers. In addition, the second distance (s2) between the upper surface of the cavity (140) formed in the one layer and the upper surface of the wafer (100) may be greater than the second distance (s2) between the upper surface of the uppermost cavity (140) among the cavities (140) formed in the plurality of layers and the upper surface of the wafer (100).
이에 따라, 각 리세스들(110)의 측벽의 기울기를 조절함으로써, 도 5를 참조로 설명한 상기 평탄화 공정을 위한 공정 마진을 조절할 수 있다.Accordingly, by adjusting the inclination of the side walls of each recess (110), the process margin for the flattening process described with reference to FIG. 5 can be adjusted.
한편, 각 리세스들(110)의 깊이(d)에 대한 제1 폭(w1)의 비율 즉, 종횡비(aspect ration)를 조절함으로써, 캐비티(140)가 형성되는 층의 개수를 조절할 수도 있다. 즉, 예를 들어 각 리세스들(110)의 종횡비가 각각 1:5, 1:10 및 1:15인 경우, 캐비티(140)가 형성되는 층은 각각 1개 층, 2개 층 및 3개 층들일 수 있다. Meanwhile, the number of layers in which cavities (140) are formed can also be controlled by controlling the aspect ratio, i.e., the ratio of the first width (w1) to the depth (d) of each recess (110). That is, for example, when the aspect ratios of each recess (110) are 1:5, 1:10, and 1:15, respectively, the number of layers in which cavities (140) are formed can be 1 layer, 2 layers, and 3 layers, respectively.
도 9 및 10은 각 리세스들(110)의 제1 폭(w1)과 이들 사이의 제1 거리(s1)에 따른 캐비티(140)의 제4 폭(w4) 및 웨이퍼(100) 상면과의 제2 거리(s2)를 설명하기 위한 사진들이다.Figures 9 and 10 are photographs for explaining the fourth width (w4) of the cavity (140) according to the first width (w1) of each recess (110) and the first distance (s1) between them and the second distance (s2) from the upper surface of the wafer (100).
도 9 및 10을 참조하면, 각 리세스들(110)의 제1 폭(w1)(혹은 지름) 및 제1 거리(s1)가 각각 580nm 및 270nm인 경우에 비해서, 각각 1um 및 470nm인 경우, 형성되는 캐비티(140)의 제4 폭(w4) 및 제2 거리(s2)가 더 큼을 알 수 있다.Referring to FIGS. 9 and 10, it can be seen that when the first width (w1) (or diameter) and the first distance (s1) of each recess (110) are 580 nm and 270 nm, respectively, the fourth width (w4) and the second distance (s2) of the cavity (140) formed are larger when they are 1 um and 470 nm, respectively.
즉, 웨이퍼(100)의 상면을 부분적으로 제거하여 형성되는 각 리세스들(110)의 제1 폭(w1)(혹은 지름) 및 이들 사이의 제1 거리(s1)를 조절함으로써, 이들이 연결되어 형성되는 캐비티(140)의 제3 방향(D3)으로의 제4 폭(w4), 및 제3 방향(D3)으로의 웨이퍼(100) 상면과의 제2 거리(s2) 즉, 캐비티(140) 상부에 형성되는 웨이퍼(100)의 멤브레인(membrane) 두께(t)를 조절할 수 있음을 알 수 있다.That is, by controlling the first width (w1) (or diameter) of each of the recesses (110) formed by partially removing the upper surface of the wafer (100) and the first distance (s1) therebetween, it can be seen that the fourth width (w4) of the cavity (140) formed by connecting them in the third direction (D3) and the second distance (s2) from the upper surface of the wafer (100) in the third direction (D3), i.e., the membrane thickness (t) of the wafer (100) formed on the upper portion of the cavity (140) can be controlled.
도 11 및 12는 표면 확산 현상에 의해 리세스들(110)이 캐비티(140)로 변환되는 경우, 각 리세스들(110)의 제1 폭(w1)(혹은 지름)에 따른 캐비티(140)의 제3 방향(D3)으로의 제4 폭(w4), 캐비티(140)와 웨이퍼(100) 상면 사이의 제2 거리(s2)(혹은 캐비티(140) 상부의 멤브레인 두께)를 설명하기 위한 그래프들이다.FIGS. 11 and 12 are graphs for explaining the fourth width (w4) of the cavity (140) in the third direction (D3) according to the first width (w1) (or diameter) of each recess (110), and the second distance (s2) between the cavity (140) and the upper surface of the wafer (100) (or the membrane thickness on the upper portion of the cavity (140)) when the recesses (110) are converted into cavities (140) by the surface diffusion phenomenon.
도 11 및 12를 참조하면, 각 리세스들(110)의 제1 폭(w1)(혹은 지름(D))이 700nm보다 작은 경우에 비해 700nm보다 큰 경우 제4 폭(w4) 및 제2 거리(s2)가 더 큼을 알 수 있다.Referring to FIGS. 11 and 12, it can be seen that when the first width (w1) (or diameter (D)) of each recess (110) is greater than 700 nm, the fourth width (w4) and the second distance (s2) are larger than when the first width (w1) (or diameter (D)) of each recess (110) is less than 700 nm.
한편, 도 7 및 8을 참조로 설명한 바와 같이, 각 리세스들(110)의 측벽이 경사진 측벽(Previous Work) 대신 수직 측벽(Present Work)을 갖도록 형성함으로써, 리세스들(110)이 서로 연결되어 형성되는 캐비티(140)의 제4 폭(w4) 및 제2 거리(s2)가 향상됨을 알 수 있다.Meanwhile, as described with reference to FIGS. 7 and 8, by forming the side walls of each recess (110) to have vertical side walls (Present Work) instead of inclined side walls (Previous Work), it can be seen that the fourth width (w4) and the second distance (s2) of the cavity (140) formed by connecting the recesses (110) to each other are improved.
본 발명의 개념에 따른 캐비티 웨이퍼 제작 방법은 미세 측정에 사용되는 멤스(MEMS) 압력 센서, 관성 센서, 마이크로폰, 마이크로 유체칩 등의 제작에 적용될 수 있다. 또한 본 발명의 개념에 따른 캐비티 웨이퍼 제작 방법은 반도체 물질의 성장 기판(growth template)에도 사용될 수 있다. The method for manufacturing a cavity wafer according to the concept of the present invention can be applied to the manufacture of MEMS pressure sensors, inertial sensors, microphones, microfluidic chips, etc. used for micro-measurement. In addition, the method for manufacturing a cavity wafer according to the concept of the present invention can also be used as a growth template for a semiconductor material.
한편, 본 발명의 개념에 따른 웨이퍼 제작 방법은 각종 메모리 장치, 시스템 반도체 장치의 제작 등에도 활용될 수 있다.Meanwhile, the wafer manufacturing method according to the concept of the present invention can also be utilized in the manufacturing of various memory devices, system semiconductor devices, etc.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.Although the present invention has been described above with reference to preferred embodiments thereof, it will be understood by those skilled in the art that various modifications and changes may be made to the present invention without departing from the spirit and scope of the present invention as set forth in the claims below.
100: 웨이퍼 110: 리세스
120: 얼라인 키 130: 결함
140: 캐비티 200: 커버
d: 깊이 s1, s2, s3: 제1 내지 제3 거리
w1, w2, w3, w4: 제1 내지 제4 폭 100: Wafer 110: Recess
120: Align Key 130: Defect
140: Cavity 200: Cover
d: depth s1, s2, s3: first to third distances
w1, w2, w3, w4: first to fourth widths
Claims (21)
상기 웨이퍼에 어닐링 공정을 수행하여 상기 웨이퍼에 표면 확산 현상을 발생시킴으로써, 상기 리세스들이 서로 연결되어 캐비티를 형성하는 것을 포함하며,
기준 온도(T2)에서 상기 어닐링 공정에 의해 상기 리세스들이 상기 캐비티로 변환되기 위해 소요되는 제2 시간에 대한 실제 온도(T1)에서 상기 어닐링 공정에 의해 상기 리세스들이 상기 캐비티로 변환되기 위해 소요되는 제1 시간의 비율(tratio(T1/T2))은 다음 식 (1)에 의해 계산되며,
tratio(T1/T2) = e-a(1-T2/T1) ~ 식 (1)
(T1, T2: 절대온도, a = E/kBT2, E: 상기 반도체 물질의 활성화 에너지, kB: 볼츠만 상수)
상기 제2 시간에 상기 비율(tratio(T1/T2))을 곱하여 얻은 시간 동안 상기 실제 온도(T1)에서 상기 어닐링 공정이 수행되는 캐비티 웨이퍼 제작 방법.Forming recesses on the upper portion of a wafer containing a semiconductor material; and
It includes performing an annealing process on the wafer to cause a surface diffusion phenomenon on the wafer, thereby connecting the recesses to each other to form a cavity.
The ratio of the first time required for the recesses to be converted into the cavities by the annealing process at the actual temperature (T1) to the second time required for the recesses to be converted into the cavities by the annealing process at the reference temperature (T2) (t ratio (T1/T2)) is calculated by the following equation (1):
t ratio (T1/T2) = e -a(1-T2/T1) ~ equation (1)
(T1, T2: absolute temperature, a = E/kBT2, E: activation energy of the semiconductor material, kB: Boltzmann constant)
A method for manufacturing a cavity wafer, wherein the annealing process is performed at the actual temperature (T1) for a time obtained by multiplying the ratio (t ratio (T1/T2)) by the second time.
상기 기준 온도(T2) 이외의 다른 온도에서 상기 어닐링 공정을 수행하여 상기 리세스들이 상기 캐비티로 변환되기 위해 소요되는 시간을 측정함으로써, 식 (1)의 a값을 계산하는 것을 특징으로 하는 캐비티 웨이퍼 제작 방법.In the first paragraph, if the activation energy of the semiconductor material is unknown,
A method for manufacturing a cavity wafer, characterized in that the value of a in Equation (1) is calculated by measuring the time required for the recesses to be converted into the cavities by performing the annealing process at a temperature other than the reference temperature (T2).
상기 리세스들이 형성된 상기 웨이퍼의 상면에 커버를 배치하는 것을 더 포함하는 것을 특징으로 하는 캐비티 웨이퍼 제작 방법.In the first paragraph, before performing the annealing process on the wafer,
A method for manufacturing a cavity wafer, further comprising: placing a cover on an upper surface of the wafer in which the recesses are formed.
상기 기체가 상기 웨이퍼의 상면으로부터 배출되어 상기 웨이퍼의 상면에 결함이 발생하는 것을 특징으로 하는 캐비티 웨이퍼 제작 방법.In the third paragraph, on the upper surface of the wafer where the cover is not placed, oxygen in the air combines with the semiconductor material included in the wafer to generate gas,
A method for manufacturing a cavity wafer, characterized in that the gas is discharged from the upper surface of the wafer, thereby causing a defect on the upper surface of the wafer.
상기 웨이퍼의 상부에 평탄화 공정을 수행하는 것을 더 포함하는 캐비티 웨이퍼 제작 방법.In the first paragraph, after forming the cavity,
A method for manufacturing a cavity wafer, further comprising performing a planarization process on an upper portion of the wafer.
상기 평탄화 공정은 상기 얼라인 키에 의해 둘러싸이는 상기 웨이퍼 영역의 상면에 수행되는 것을 특징으로 하는 캐비티 웨이퍼 제작 방법.In the sixth paragraph, it further includes forming an align key surrounding an area where the recesses are formed on the upper part of the wafer,
A method for manufacturing a cavity wafer, characterized in that the flattening process is performed on the upper surface of the wafer area surrounded by the align key.
상기 리세스들이 형성된 상기 웨이퍼의 상면에 커버를 배치하고;
상기 웨이퍼에 어닐링 공정을 수행하여 상기 웨이퍼에 표면 확산 현상을 발생시킴으로써, 상기 리세스들이 서로 연결되어 캐비티를 형성하고;그리고
상기 웨이퍼의 상부에 평탄화 공정을 수행하는 것을 포함하며,
상기 커버가 배치되지 않은 상기 웨이퍼의 상면에는 공기 중의 산소가 상기 웨이퍼에 포함된 상기 반도체 물질과 결합하여 기체가 생성되고,
상기 기체가 상기 웨이퍼의 상면으로부터 배출되어 상기 웨이퍼의 상면에 결함이 발생하는 것을 특징으로 하는 캐비티 웨이퍼 제작 방법.Forming recesses on the upper part of a wafer containing a semiconductor material;
A cover is placed on the upper surface of the wafer on which the recesses are formed;
By performing an annealing process on the wafer to cause a surface diffusion phenomenon on the wafer, the recesses are connected to each other to form a cavity; and
Comprising performing a planarization process on the upper part of the above wafer,
On the upper surface of the wafer where the cover is not placed, oxygen in the air combines with the semiconductor material contained in the wafer to generate gas,
A method for manufacturing a cavity wafer, characterized in that the gas is discharged from the upper surface of the wafer, thereby causing a defect on the upper surface of the wafer.
tratio(T1/T2) = e-a(1-T2/T1) ~ 식 (1)
(T1, T2: 절대온도, a = E/kBT2, E: 상기 반도체 물질의 활성화 에너지, kB: 볼츠만 상수)
상기 제2 시간에 상기 비율(tratio(T1/T2))을 곱하여 얻은 시간 동안 상기 실제 온도(T1)에서 상기 어닐링 공정이 수행되는 캐비티 웨이퍼 제작 방법.In the 13th paragraph, a ratio of a first time required for the recesses to be converted into cavities by the annealing process at an actual temperature (T1) to a second time required for the recesses to be converted into cavities by the annealing process at a reference temperature (T2) (t ratio (T1/T2)) is calculated by the following equation (1):
t ratio (T1/T2) = e -a(1-T2/T1) ~ equation (1)
(T1, T2: absolute temperature, a = E/kBT2, E: activation energy of the semiconductor material, kB: Boltzmann constant)
A method for manufacturing a cavity wafer, wherein the annealing process is performed at the actual temperature (T1) for a time obtained by multiplying the ratio (t ratio (T1/T2)) by the second time.
상기 기준 온도(T2) 이외의 다른 온도에서 상기 어닐링 공정을 수행하여 상기 리세스들이 상기 캐비티로 변환되기 위해 소요되는 시간을 측정함으로써, 식 (1)의 a값을 계산하는 것을 특징으로 하는 캐비티 웨이퍼 제작 방법.In the 18th paragraph, if the activation energy of the semiconductor material is unknown,
A method for manufacturing a cavity wafer, characterized in that the value of a in Equation (1) is calculated by measuring the time required for the recesses to be converted into the cavities by performing the annealing process at a temperature other than the reference temperature (T2).
상기 리세스들이 형성된 상기 웨이퍼의 상면에 커버를 배치하고;
상기 웨이퍼에 어닐링 공정을 수행하여 상기 웨이퍼에 표면 확산 현상을 발생시킴으로써, 상기 리세스들이 서로 연결되어 캐비티를 형성하고;그리고
상기 웨이퍼의 상부에 평탄화 공정을 수행하는 것을 포함하며,
상기 각 리세스들은 상기 웨이퍼의 상면에 수직한 수직 방향으로 형성된 측벽을 포함하는 것을 특징으로 하는 캐비티 웨이퍼 제작 방법.Forming recesses on the upper part of a wafer containing a semiconductor material;
A cover is placed on the upper surface of the wafer on which the recesses are formed;
By performing an annealing process on the wafer to cause a surface diffusion phenomenon on the wafer, the recesses are connected to each other to form a cavity; and
Comprising performing a planarization process on the upper part of the above wafer,
A method for manufacturing a cavity wafer, wherein each of the above recesses includes a side wall formed in a vertical direction perpendicular to the upper surface of the wafer.
상기 리세스들이 형성된 상기 웨이퍼의 상면에 커버를 배치하고;
상기 웨이퍼에 어닐링 공정을 수행하여 상기 웨이퍼에 표면 확산 현상을 발생시킴으로써, 상기 리세스들이 서로 연결되어 캐비티를 형성하고;그리고
상기 웨이퍼의 상부에 평탄화 공정을 수행하는 것을 포함하며,
상기 웨이퍼의 상부에 상기 리세스들이 형성된 영역을 둘러싸는 얼라인 키를 형성하는 것을 더 포함하고,
상기 평탄화 공정은 상기 얼라인 키에 의해 둘러싸이는 상기 웨이퍼 영역의 상면에 수행되는 것을 특징으로 하는 캐비티 웨이퍼 제작 방법.
Forming recesses on the upper part of a wafer containing a semiconductor material;
A cover is placed on the upper surface of the wafer on which the recesses are formed;
By performing an annealing process on the wafer to cause a surface diffusion phenomenon on the wafer, the recesses are connected to each other to form a cavity; and
Comprising performing a planarization process on the upper part of the above wafer,
Further comprising forming an align key surrounding an area in which the recesses are formed on the upper portion of the wafer;
A method for manufacturing a cavity wafer, characterized in that the flattening process is performed on the upper surface of the wafer area surrounded by the align key.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220099653A KR102750277B1 (en) | 2022-08-10 | 2022-08-10 | Method of fabricating a cavity wafer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220099653A KR102750277B1 (en) | 2022-08-10 | 2022-08-10 | Method of fabricating a cavity wafer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20240021394A KR20240021394A (en) | 2024-02-19 |
| KR102750277B1 true KR102750277B1 (en) | 2025-01-09 |
Family
ID=90055699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220099653A Active KR102750277B1 (en) | 2022-08-10 | 2022-08-10 | Method of fabricating a cavity wafer |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102750277B1 (en) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050208696A1 (en) | 2004-03-19 | 2005-09-22 | Stmicroelectronics S.R.L | Method for manufacturing a semiconductor pressure sensor |
| JP2010194622A (en) | 2009-02-23 | 2010-09-09 | Yamaha Corp | Manufacturing method of mems |
| JP2013062267A (en) | 2011-09-12 | 2013-04-04 | Fuji Electric Co Ltd | Manufacturing method of semiconductor substrate and manufacturing method of semiconductor device |
| US20150318166A1 (en) * | 2014-05-05 | 2015-11-05 | Infineon Technologies Dresden Gmbh | Wafer, a method for processing a wafer, and a method for processing a carrier |
| JP6041033B2 (en) | 2015-10-23 | 2016-12-07 | 富士電機株式会社 | Manufacturing method of semiconductor substrate |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6041033B2 (en) * | 1982-06-24 | 1985-09-13 | 財団法人 半導体研究振興会 | crystal growth equipment |
| CN103703542B (en) | 2012-07-18 | 2016-06-08 | 日本碍子株式会社 | Composite crystal and manufacture method thereof |
| CN109384195B (en) * | 2017-08-14 | 2020-08-14 | 无锡华润上华科技有限公司 | Cavity forming method based on deep groove corrosion |
-
2022
- 2022-08-10 KR KR1020220099653A patent/KR102750277B1/en active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050208696A1 (en) | 2004-03-19 | 2005-09-22 | Stmicroelectronics S.R.L | Method for manufacturing a semiconductor pressure sensor |
| JP2010194622A (en) | 2009-02-23 | 2010-09-09 | Yamaha Corp | Manufacturing method of mems |
| JP2013062267A (en) | 2011-09-12 | 2013-04-04 | Fuji Electric Co Ltd | Manufacturing method of semiconductor substrate and manufacturing method of semiconductor device |
| US20150318166A1 (en) * | 2014-05-05 | 2015-11-05 | Infineon Technologies Dresden Gmbh | Wafer, a method for processing a wafer, and a method for processing a carrier |
| JP6041033B2 (en) | 2015-10-23 | 2016-12-07 | 富士電機株式会社 | Manufacturing method of semiconductor substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20240021394A (en) | 2024-02-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100369324B1 (en) | Method for fabricating planar type micro cavity | |
| US20070190743A1 (en) | Process for digging a deep trench in a semiconductor body and semiconductor body so obtained | |
| US7682929B2 (en) | Method and structure for double lining for shallow trench isolation | |
| EP2019081B1 (en) | Boron doped shell for MEMS device | |
| JP7566966B2 (en) | Semiconductor wafer manufacturing method | |
| KR20070046087A (en) | Method for Etching a Layer on a Substrate | |
| US7514338B2 (en) | Method of manufacturing a semiconductor device | |
| KR102750277B1 (en) | Method of fabricating a cavity wafer | |
| JP4029559B2 (en) | Manufacturing method of semiconductor device | |
| JP6160044B2 (en) | Manufacturing method of semiconductor device | |
| US6403412B1 (en) | Method for in-situ formation of bottle shaped trench by gas phase etching | |
| JP2008547238A (en) | Method for forming a semiconductor structure | |
| CN110690161B (en) | Memory and manufacturing method thereof | |
| TWI452625B (en) | Manufacturing method of semiconductor device | |
| JP2010147394A (en) | Method of manufacturing semiconductor device, and semiconductor device | |
| CN210559358U (en) | Pressure sensor | |
| TWI641117B (en) | Semiconductor structure for three-dimensional memory device and manufacturing method thereof | |
| CN112103296A (en) | Method for manufacturing semiconductor structure | |
| JP2014138053A (en) | Method of manufacturing semiconductor device | |
| US11787686B2 (en) | Method for processing a layer structure and microelectromechanical component | |
| CN100414681C (en) | Method of manufacturing a semiconductor device having field isolation regions comprised of trenches filled with isolation material | |
| EP4425532A1 (en) | Formation of an array of nanostructures | |
| US8455363B2 (en) | Method for adjusting trench depth of substrate | |
| JP2012243898A (en) | Semiconductor substrate or manufacturing method therefor | |
| CN115775765A (en) | Method for forming trench isolation structure |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
St.27 status event code: A-0-1-A10-A12-nap-PA0109 |
|
| PA0201 | Request for examination |
St.27 status event code: A-1-2-D10-D11-exm-PA0201 |
|
| D13-X000 | Search requested |
St.27 status event code: A-1-2-D10-D13-srh-X000 |
|
| R18-X000 | Changes to party contact information recorded |
St.27 status event code: A-3-3-R10-R18-oth-X000 |
|
| D14-X000 | Search report completed |
St.27 status event code: A-1-2-D10-D14-srh-X000 |
|
| R18-X000 | Changes to party contact information recorded |
St.27 status event code: A-3-3-R10-R18-oth-X000 |
|
| PG1501 | Laying open of application |
St.27 status event code: A-1-1-Q10-Q12-nap-PG1501 |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
St.27 status event code: A-1-2-D10-D21-exm-PE0902 |
|
| E13-X000 | Pre-grant limitation requested |
St.27 status event code: A-2-3-E10-E13-lim-X000 |
|
| P11-X000 | Amendment of application requested |
St.27 status event code: A-2-2-P10-P11-nap-X000 |
|
| P13-X000 | Application amended |
St.27 status event code: A-2-2-P10-P13-nap-X000 |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
St.27 status event code: A-1-2-D10-D22-exm-PE0701 |
|
| PR0701 | Registration of establishment |
St.27 status event code: A-2-4-F10-F11-exm-PR0701 |
|
| PR1002 | Payment of registration fee |
St.27 status event code: A-2-2-U10-U11-oth-PR1002 |
|
| PG1601 | Publication of registration |
St.27 status event code: A-4-4-Q10-Q13-nap-PG1601 |