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KR102771428B1 - Rf 반도체 디바이스 및 이를 형성하는 방법 - Google Patents

Rf 반도체 디바이스 및 이를 형성하는 방법 Download PDF

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KR102771428B1
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feol
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줄리오 씨. 코스타
마이클 캐롤
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코르보 유에스, 인크.
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Abstract

본 발명은 몰드 디바이스 다이, 및 상기 몰드 디바이스 다이 아래의 다층 재분배 구조물을 포함하는 무선 주파수(RF) 디바이스에 관한 것이다. 상기 몰드 디바이스 다이는 라인의 후방 단부(BEOL) 부분 및 상기 BEOL 부분 위의 라인의 전방 단부(FEOL) 부분을 갖는 디바이스 영역, 및 제1 몰드 화합물을 포함한다. 상기 FEOL 부분은 활성층, 접촉층 및 격리 구획을 포함한다. 여기서, 상기 활성층과 상기 격리 구획은 상기 접촉층 위에 존재하고, 상기 활성층은 상기 격리 구획으로 둘러싸여 있다. 상기 제1 몰드 화합물은 중간에 게르마늄 함량이 없는 실리콘 결정이 없는 상기 활성층 위에 존재한다. 상기 다층 재분배 구조물은 재분배 상호연결부, 및 상기 다층 재분배 구조물의 하부에 있고 상기 재분배 상호연결부를 통해 상기 몰드 디바이스 다이에 전기적으로 결합된 다수의 범프 구조물을 포함한다.

Description

RF 반도체 디바이스 및 이를 형성하는 방법
관련 출원
본 출원은 2019년 1월 23일에 출원된 특허 가출원 번호 62/795,804(전체 내용이 본 명세서에 기재된 것처럼 병합됨)의 이익을 주장한다.
본 출원은 동시에 출원된 미국 특허 출원 번호 ________(발명의 명칭: "RF DEVICES WITH ENHANCED PERFORMANCE AND METHODS OF FORMING THE SAME", 전체 내용이 본 명세서에 기재된 것처럼 병합됨)에 관한 것이다.
기술 분야
본 발명은 무선 주파수(RF) 디바이스 및 이를 제조하는 방법에 관한 것으로서, 보다 상세하게는 향상된 열적 및 전기적 성능을 갖는 RF 디바이스, 및 향상된 성능을 갖는 RF 디바이스를 제공하기 위한 웨이퍼 레벨 패키징 방법에 관한 것이다.
셀룰러 디바이스와 무선 디바이스의 광범위한 이용으로 무선 주파수(RF) 기술이 급속히 발전하고 있다. RF 디바이스를 제조하는 기판은 RF 기술에서 높은 레벨의 성능을 달성하는 데 중요한 역할을 한다. 기존의 실리콘 기판 상에 RF 디바이스를 제조하면 실리콘 물질의 저렴한 비용, 웨이퍼 생산의 대규모 용량, 확립된 반도체 설계 도구, 및 확립된 반도체 제조 기술로부터 이익을 얻을 수 있다.
RF 디바이스를 제조하기 위해 기존의 실리콘 기판을 사용하는 것의 이익에도 불구하고, 기존의 실리콘 기판은 RF 디바이스에 대해 두 가지 바람직하지 않은 특성, 즉 고조파 왜곡 및 낮은 저항률 값을 가질 수 있다는 것이 업계에 잘 알려져 있다. 고조파 왜곡은 실리콘 기판 위에 구축된 RF 디바이스에서 높은 레벨의 선형성을 달성하는 데 있어 중요한 장애물이다. 또한, RF 디바이스에는 고속 및 고성능 트랜지스터가 보다 조밀하게 집적되어 있다. 그 결과, RF 디바이스에 의해 발생되는 열의 양은 RF 디바이스에 집적된 수많은 트랜지스터, 트랜지스터를 흐르는 많은 양의 전력 및/또는 트랜지스터의 고속 동작으로 인해 크게 증가한다. 따라서, 더 나은 방열(heat dissipation)을 위한 구성으로 RF 디바이스를 패키징하는 것이 바람직하다.
웨이퍼 레벨 팬아웃(WLFO) 패키징 기술 및 임베디드 웨이퍼 레벨 볼 그리드 어레이(EWLB) 기술은 현재 휴대용 RF 응용에서 상당한 주목을 받고 있다. WLFO 및 EWLB 기술은 패키지 크기를 늘리지 않고도 고밀도 입력/출력 포트(I/O)를 제공하도록 설계되었다. 이러한 능력을 통해 단일 웨이퍼 내에 RF 디바이스를 조밀하게 패키징할 수 있다.
따라서, RF 디바이스의 증가된 발열을 수용하고 RF 디바이스의 유해한 고조파 왜곡을 줄이고 WLFO/EWLB 패키징 기술의 장점을 이용하기 위해, 본 발명의 목적은 향상된 열적 및 전기적 성능을 위한 개선된 패키징 공정을 제공하는 것이다. 또한, 패키지 크기를 증가시키지 않으면서 RF 디바이스의 성능을 향상시킬 필요도 있다.
본 발명은 열적 및 전기적 성능이 향상된 무선 주파수(RF) 디바이스 및 이를 제조하는 공정에 관한 것이다. 개시된 RF 디바이스는 몰드 디바이스 다이 및 다층 재분배 구조물을 포함한다. 상기 몰드 디바이스 다이는 제1 몰드 화합물, 및 라인의 전방 단부(front-end-of-line: FEOL) 부분과 라인의 후방 단부(back-end-of-line: BEOL) 부분을 갖는 디바이스 영역을 포함한다. 상기 FEOL 부분은 활성층, 접촉층 및 격리 구획을 갖는다. 여기서, 상기 활성층과 상기 격리 구획은 상기 접촉층 위에 존재하고, 상기 격리 구획은 상기 활성층을 둘러싸고, 상기 활성층은 상기 격리 구획을 넘어 수직으로 연장되지 않는다. 상기 BEOL은 상기 FEOL 부분 아래에 존재하고 연결층을 포함한다. 상기 제1 몰드 화합물은 중간에 게르마늄 함량이 없는 실리콘 결정이 없는 상기 FEOL 부분의 활성층 위에 존재한다. 상기 다층 재분배 구조물은 상기 몰드 디바이스 다이의 BEOL 부분 아래에 형성된다. 상기 다층 재분배 구조물은 상기 다층 재분배 구조물의 하부 표면에 있는 다수의 범프 구조물, 및 상기 다층 재분배 구조물 내의 재분배 상호연결부를 포함한다. 상기 범프 구조물은 상기 재분배 상호연결부 및 상기 BEOL 부분 내의 연결층을 통해 상기 몰드 디바이스 다이의 FEOL 부분에 전기적으로 결합된다.
상기 RF 디바이스의 일 실시예에서, 상기 제1 몰드 화합물의 일부는 상기 격리 구획 위에 존재한다.
상기 RF 디바이스의 일 실시예에서, 상기 격리 구획은 상기 활성층의 상부 표면을 넘어 수직으로 연장되어 상기 격리 구획 내에 그리고 상기 활성층 위에 개구를 형성한다. 여기서, 상기 제1 몰드 화합물은 상기 개구를 채운다.
다른 실시예에 따르면, 상기 RF 디바이스는 상기 활성층의 상부 표면 바로 위에 그리고 상기 개구 내에 패시베이션층을 더 포함한다. 여기서, 상기 패시베이션층은 이산화규소, 질화규소 또는 이들의 조합으로 형성되고, 상기 제1 몰드 화합물은 상기 패시베이션층과 접촉한다.
다른 실시예에 따르면, 상기 RF 디바이스는 상기 활성층의 상부 표면 바로 위에 그리고 상기 개구 내에 계면층을 더 포함한다. 여기서, 상기 계면층은 실리콘 게르마늄(SiGe)으로 형성되고, 상기 제1 몰드 화합물은 상기 계면층과 접촉한다.
상기 RF 디바이스의 일 실시예에서, 상기 제1 몰드 화합물은 상기 활성층의 상부 표면과 접촉한다.
상기 RF 디바이스의 일 실시예에서, 각각의 격리 구획의 상부 표면과 상기 활성층의 상부 표면은 동일 평면에 있고, 상기 제1 몰드 화합물은 상기 활성층과 상기 격리 구획 모두 위에 존재한다.
상기 RF 디바이스의 일 실시예에서, 상기 제1 몰드 화합물은 1 W/m·K보다 큰 열 전도율을 갖는다.
상기 RF 디바이스의 일 실시예에서, 상기 제1 몰드 화합물은 8 미만의 유전 상수(dielectric constant)를 갖는다.
상기 RF 디바이스의 일 실시예에서, 상기 제1 몰드 화합물은 3 내지 5의 유전 상수를 갖는다.
상기 RF 디바이스의 일 실시예에서, 상기 FEOL 부분은 스위치 전계 효과 트랜지스터(FET), 다이오드, 커패시터, 저항기, 및 인덕터 중 적어도 하나를 제공하도록 구성된다.
다른 실시예에 따르면, 대안적인 RF 디바이스는 몰드 디바이스 다이 및 다층 재분배 구조물을 포함한다. 상기 몰드 디바이스 다이는 제1 몰드 화합물, 및 FEOL 부분과 BEOL 부분을 갖는 디바이스 영역을 포함한다. 상기 FEOL 부분은 활성층, 접촉층 및 격리 구획을 갖는다. 여기서, 상기 활성층과 상기 격리 구획은 상기 접촉층 위에 존재하고, 상기 격리 구획은 상기 활성층을 둘러싸고, 상기 활성층은 상기 격리 구획을 넘어 수직으로 연장되지 않는다. 상기 BEOL 부분은 상기 FEOL 부분 아래에 존재하고 연결층을 포함한다. 상기 제1 몰드 화합물은 중간에 게르마늄 함량이 없는 실리콘 결정이 없는 상기 FEOL 부분의 활성층 위에 존재한다. 상기 다층 재분배 구조물은 상기 몰드 디바이스 다이의 BEOL 부분 아래에 형성되고, 상기 다층 재분배 구조물의 하부 표면에 있는 다수의 범프 구조물, 및 상기 다층 재분배 구조물 내의 재분배 상호연결부를 포함한다. 상기 범프 구조물은 상기 재분배 상호연결부 및 상기 BEOL 부분 내의 연결층을 통해 상기 몰드 디바이스 다이의 FEOL 부분에 전기적으로 결합된다. 대안적인 RF 디바이스는, 상기 다층 재분배 구조물 위에 존재하고 상기 몰드 디바이스 다이를 캡슐화하는 제2 몰드 화합물을 더 포함한다.
대안적인 RF 디바이스의 일 실시예에서, 상기 제1 몰드 화합물은 상기 제2 몰드 화합물과 동일한 물질로 형성된다.
대안적인 RF 디바이스의 일 실시예에서, 상기 제1 몰드 화합물과 상기 제2 몰드 화합물은 상이한 물질로부터 형성된다.
예시적인 공정에 따르면, 다수의 디바이스 영역을 갖는 전구체 웨이퍼를 먼저 제공한다. 각각의 디바이스 영역은 BEOL 부분과 상기 BEOL 부분 위의 FEOL 부분을 포함한다. 상기 FEOL 부분은 활성층, 접촉층 및 격리 구획을 갖는다. 여기서, 상기 활성층과 상기 격리 구획은 상기 접촉층 위에 존재하고, 상기 격리 구획은 상기 활성층을 둘러싸고, 상기 활성층은 상기 격리 구획을 넘어 수직으로 연장되지 않는다. 또한, 실리콘 게르마늄(SiGe)으로 형성된 계면층이 각각의 디바이스 영역의 활성층 바로 위에 있고, 실리콘 핸들 기판이 각각의 계면층 바로 위에 있다. 다음으로 상기 실리콘 핸들 기판을 완전히 제거한다. 그런 다음, 다수의 몰드 디바이스 다이를 포함하는 몰드 디바이스 웨이퍼를 제공하기 위해 제1 몰드 화합물을 도포한다. 여기서, 상기 실리콘 핸들 기판이 제거된 각각의 디바이스 영역의 활성층 위에 상기 제1 몰드 화합물을 도포한다. 게르마늄 함량이 없는 실리콘 결정은 각각의 디바이스 영역의 활성층과 상기 제1 몰드 화합물 사이에는 존재하지 않는다. 각각의 몰드 디바이스 다이는 대응하는 디바이스 영역 및 상기 대응하는 디바이스 영역의 활성층 위의 제1 몰드 화합물의 일부를 포함한다.
다른 실시예에 따르면, 예시적인 공정은 상기 실리콘 핸들 기판이 제거되기 전에 접합층(bonding layer)을 통해 임시 캐리어에 상기 전구체 웨이퍼를 접합하는 단계, 및 상기 제1 몰드 화합물이 도포된 후에 상기 임시 캐리어를 디본딩(debonding)하고 상기 전구체 웨이퍼로부터 상기 접합층을 세정하는 단계를 추가로 포함한다.
다른 실시예에 따르면, 예시적인 공정은 상기 몰드 디바이스 웨이퍼 아래에 다층 재분배 구조물을 형성하는 단계를 더 포함한다. 여기서, 상기 다층 재분배 구조물은 상기 다층 재분배 구조물의 하부 표면에 있는 다수의 범프 구조물, 및 상기 다층 재분배 구조물 내의 재분배 상호연결부를 포함한다. 각각의 범프 구조물은 재분배 상호연결부 및 대응하는 몰드 디바이스 다이의 BEOL 부분 내의 연결층을 통해 상기 대응하는 몰드 디바이스 다이의 하나의 활성층에 전기적으로 결합된다.
다른 실시예에 따르면, 예시적인 공정은 상기 몰드 디바이스 웨이퍼를 다수의 개별 몰드 디바이스 다이로 싱귤레이팅하는 단계를 더 포함한다. 그런 다음 이중 몰드 디바이스 웨이퍼를 제공하기 위해 상기 개별 몰드 디바이스 다이 주위 및 위에 제2 몰드 화합물을 도포한다. 여기서, 상기 제2 몰드 화합물은 각각의 개별 몰드 디바이스 다이의 상부 표면과 측 표면을 캡슐화하고, 각각의 개별 몰드 디바이스 다이의 하부 표면은 노출된다. 상기 이중 몰드 디바이스 웨이퍼의 하부 표면은 각각의 개별 몰드 디바이스 다이의 하부 표면과, 상기 제2 몰드 화합물의 하부 표면의 조합이다. 다음으로, 상기 이중 몰드 디바이스 웨이퍼 아래에 다층 재분배 구조물을 형성한다. 상기 다층 재분배 구조물은 상기 다층 재분배 구조물의 하부 표면에 있는 다수의 범프 구조물, 및 상기 다층 재분배 구조물 내의 재분배 상호연결부를 포함한다. 각각의 범프 구조물은 재분배 상호연결부 및 대응하는 개별 몰드 디바이스 다이의 BEOL 부분 내의 연결층을 통해 대응하는 개별 몰드 디바이스 다이의 하나의 활성층에 전기적으로 결합된다.
다른 실시예에 따르면, 예시적인 공정은 상기 제1 몰드 화합물을 도포한 후에 각각의 디바이스 영역의 활성층이 상기 제1 몰드 화합물과 접촉하도록 상기 제1 몰드 화합물을 도포하기 전에 상기 계면층을 제거하는 단계를 더 포함한다.
다른 실시예에 따르면, 예시적인 공정은 상기 제1 몰드 화합물을 도포하기 전에 상기 계면층을 제거하고, 각각의 디바이스 영역의 활성층 바로 위에 패시베이션층을 도포하는 단계를 더 포함한다. 상기 패시베이션층은 이산화규소, 질화규소, 또는 이들의 조합으로 형성되고, 상기 패시베이션층은 상기 제1 몰드 화합물이 도포된 후에 상기 제1 몰드 화합물과 접촉한다.
예시적인 공정의 일 실시예에서, 상기 전구체 웨이퍼를 제공하는 것은 공통 실리콘 에피택셜층, 상기 공통 실리콘 에피택셜층 위의 공통 계면층, 및 상기 공통 계면층 위의 실리콘 핸들 기판을 포함하는 Si-SiGe-Si 웨이퍼를 제공하는 것으로 시작한다. 상기 계면층은 SiGe로 형성된다. 그런 다음 전구체 웨이퍼를 제공하기 위해 상보적 금속 산화물 반도체(Complementary Metal-Oxide-Semiconductor: CMOS) 공정을 수행한다. 여기서, 상기 격리 구획은 상기 공통 실리콘 에피택셜층과 상기 공통 계면층을 통해 연장되고, 상기 실리콘 핸들 기판으로 연장되어, 상기 공통 계면층을 다수의 개별 계면층으로 분리시키고, 상기 공통 실리콘 에피택셜층을 다수의 개별 실리콘 에피택셜층으로 분리시킨다. 상기 디바이스 영역의 각각의 활성층은 대응하는 개별 실리콘 에피택셜층으로 형성되고, 각각의 개별 계면층은 대응하는 활성층의 상부 표면 바로 위에 존재하고, 상기 실리콘 핸들 기판은 상기 개별 계면층 바로 위에 존재한다.
예시적인 공정의 일 실시예에서, 상기 전구체 웨이퍼를 제공하는 것은 공통 실리콘 에피택셜층, 상기 공통 실리콘 에피택셜층 위의 공통 계면층, 및 상기 공통 계면층 위의 실리콘 핸들 기판을 포함하는 Si-SiGe-Si 웨이퍼를 제공하는 것으로 시작한다. 상기 공통 계면층은 SiGe로 형성되고, 연결된 다수의 계면층을 포함한다. 그런 다음 전구체 웨이퍼를 제공하기 위해 CMOS 공정을 수행한다. 여기서, 상기 격리 구획은 상기 공통 실리콘 에피택셜층을 통해 연장되고, 상기 공통 계면층으로 연장되어, 상기 공통 실리콘 에피택셜층을 다수의 개별 실리콘 에피택셜층으로 분리시키고, 상기 계면층은 연결된 상태로 유지한다. 상기 디바이스 영역의 각각의 활성층은 대응하는 개별 실리콘 에피택셜층으로 형성되고, 각각의 계면층은 대응하는 활성층의 상부 표면 바로 위에 존재하고, 상기 실리콘 핸들 기판은 상기 공통 계면층 바로 위에 유지된다.
이 기술 분야에 통상의 지식을 가진 자라면 첨부 도면을 참조하여 바람직한 실시예의 이하의 상세한 설명을 읽은 후에 본 발명의 범위를 이해하고 본 발명의 추가적인 양태를 실현할 수 있을 것이다.
본 명세서에 통합되고 본 명세서의 일부를 형성하는 첨부 도면은 본 발명의 여러 양태를 예시하고, 상세한 설명과 함께 본 발명의 원리를 설명하는 역할을 한다.
도 1은 본 발명의 일 실시예에 따라 향상된 열적 및 전기적 성능을 갖는 예시적인 무선 주파수(RF) 디바이스를 도시한다.
도 2는 본 발명의 일 실시예에 따라 향상된 열적 및 전기적 성능을 갖는 대안적인 RF 디바이스를 도시한다.
도 3 내지 도 14는 도 1에 도시된 예시적인 RF 디바이스를 제조하기 위한 단계를 예시하는 예시적인 웨이퍼 레벨 패키징 공정을 제공한다.
도 15 내지 도 20은 도 2에 도시된 대안적인 RF 디바이스를 제조하기 위한 단계를 예시하는 대안적인 웨이퍼 레벨 패키징 공정을 제공한다.
명확한 예시를 위해, 도 1 내지 도 20은 축척에 맞게 그려진 것이 아닐 수 있는 것으로 이해된다.
후술하는 실시예는 이 기술 분야에 통상의 지식을 가진 자가 본 실시예를 실시하고 본 실시예를 실시하는 최상의 모드를 예시하는 데 필요한 정보를 제공한다. 첨부된 도면을 참조하여 이하의 설명을 읽을 때, 이 기술 분야에 통상의 지식을 가진 자라면 본 발명의 개념을 이해하고 본 명세서에서 구체적으로 다루지 않은 개념의 적용을 인식할 수 있을 것이다. 이러한 개념 및 응용은 본 발명 및 첨부된 청구범위의 범위에 속하는 것으로 이해된다.
본 명세서에서 제1, 제2 등의 용어를 사용하여 다양한 요소를 설명할 수 있지만, 이러한 요소는 이러한 용어에 의해 제한되어서는 안 되는 것으로 이해된다. 이러한 용어는 하나의 요소를 다른 요소와 구별하기 위해서만 사용된다. 예를 들어, 본 발명의 범위를 벗어나지 않으면서 제1 요소는 제2 요소라고 명명될 수 있고, 유사하게 제2 요소는 제1 요소라고 명명될 수 있다. 본 명세서에 사용된 바와 같이, "및/또는"이라는 용어는 관련된 나열 항목 중 하나 이상의 항목의 임의의 모든 조합을 포함한다.
층, 영역 또는 기판과 같은 요소가 다른 요소 "위에" 있거나 "위로" 연장되는 것으로 언급되는 경우, 이 요소는 다른 요소 바로 위에 있거나 바로 위로 연장될 수 있거나 중간 요소가 더 존재할 수 있는 것으로 이해된다. 이와 달리, 하나의 요소가 다른 요소 "바로 위에" 있거나 "바로 위로" 연장되는 것으로 언급되는 경우에는 중간 요소가 존재하지 않는다. 마찬가지로, 층, 영역 또는 기판과 같은 요소가 다른 요소 "위에" 있거나 "위로" 연장되는 것으로 언급되는 경우, 이 요소는 다른 요소 바로 위에 있거나 바로 위로 연장될 수 있거나 중간 요소가 더 존재할 수 있는 것으로 이해된다. 이와 달리, 하나의 요소가 다른 요소 "바로 위에" 있거나 "바로 위로" 연장되는 것으로 언급되는 경우에는 중간 요소가 존재하지 않는다. 또한 하나의 요소가 다른 요소에 "연결"되거나 "결합"된 것으로 언급될 때, 이 요소는 다른 요소에 직접 연결되거나 결합될 수 있거나 또는 중간 요소가 존재할 수 있는 것으로 이해될 수 있다. 이와 달리, 하나의 요소가 다른 요소에 "바로 연결"되거나 "바로 결합"된 것으로 언급되는 경우에는 중간 요소가 존재하지 않는다.
"아래" 또는 "위" 또는 "상위" 또는 "하위" 또는 "수평" 또는 "수직"과 같은 상대적 용어는 도면에 예시된 바와 같이 하나의 요소, 층 또는 영역과 다른 요소, 층 또는 영역의 관계를 설명하기 위해 본 명세서에서 사용될 수 있다. 이들 용어 및 위에서 논의된 용어는 도면에 도시된 배향에 더하여 디바이스의 상이한 배향을 포함하도록 의도된 것으로 이해된다.
본 명세서에서 사용된 용어는 단지 특정 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려고 의도된 것이 아니다. 본 명세서에 사용된 바와 같이, 단수 형태의 요소 및 "상기" 요소는 문맥이 명백히 달리 나타내지 않는 한, 복수의 형태를 포함하는 것으로 의도된다. 또한 "포함하고", "포함하는", "구비하고" 및/또는 "구비하는"이라는 용어는 본 명세서에서 사용될 때 언급된 특징, 정수, 단계, 동작, 요소 및/또는 구성 요소의 존재를 제시하는 것이지만, 하나 이상의 다른 특징, 정수, 단계, 동작, 요소, 구성 요소 및/또는 이들의 그룹의 존재 또는 추가를 배제하는 것은 아닌 것으로 이해된다.
달리 정의되지 않는 한, 본 명세서에서 사용된 모든 용어(기술적 및 과학적 용어를 포함함)는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 일반적으로 이해하는 것과 동일한 의미를 갖는다. 본 명세서에서 사용된 용어는 본 명세서 및 관련 기술의 맥락에서 의미하는 바와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명시적으로 정의되지 않는 한, 이상화되거나 지나치게 형식적인 의미로 해석되지 않아야 하는 것으로 더 이해된다.
향후 수 년 내에 기존 무선 주파수 실리콘 위 절연체(radio frequency silicon on insulator: RFSOI) 웨이퍼의 부족이 예상됨에 따라, 실리콘 웨이퍼, 트랩 리치 층 형성 및 스마트-절단(Smart-Cut) SOI 웨이퍼 공정을 사용하여 고저항률에 대한 필요성을 해결하기 위해 대안적인 기술이 고안되고 있다. 하나의 대안적인 기술은 실리콘 기판과 실리콘 에피택셜층 사이에 매립형 산화물층(BOX) 대신 실리콘 게르마늄(SiGe) 계면층을 사용하는 것에 기초하지만; 이 기술은 RFSOI 기술에서 관찰되는 것과 유사한, 실리콘 기판으로 인한 유해한 왜곡 효과를 여전히 겪을 것이다. 열적 및 전기적 성능이 향상된 무선 주파수(RF) 디바이스 및 이를 제조하기 위한 웨이퍼 레벨 패키징 공정에 관한 본 발명은 실리콘 기판으로부터 유해한 왜곡 효과가 없는 이러한 Si-SiGe-Si 구조물에 기초한다.
도 1은 본 발명의 일 실시예에 따라 Si-SiGe-Si 웨이퍼(처리 세부 사항은 이하 단락에 설명되어 있음)로부터 형성된 예시적인 RF 디바이스(10)를 도시한다. 이 예시를 위해, 예시적인 RF 디바이스(10)는 디바이스 영역(14) 및 제1 몰드 화합물(16)을 갖는 몰드 디바이스 다이(12), 및 몰드 디바이스 다이(12) 아래에 형성된 다층 재분배 구조물(18)을 포함한다.
상세하게는, 디바이스 영역(14)은 라인의 전방 단부(FEOL) 부분(20) 및 FEOL 부분(20) 아래의 라인의 후방 단부(BEOL) 부분(22)을 포함한다. 일 실시예에서, FEOL 부분(20)은 스위치 전계 효과 트랜지스터(FET)를 제공하도록 구성되고, 활성층(24) 및 접촉층(26)을 포함한다. 여기서, 활성층(24)은 소스(28), 드레인(30), 및 이 소스(28)와 드레인(30) 사이의 채널(32)을 갖는다. 소스(28), 드레인(30) 및 채널(32)은 동일한 실리콘 에피택셜층으로 형성된다. 접촉층(26)은 활성층(24) 아래에 형성되고, 게이트 구조물(34), 소스 접촉점(36), 드레인 접촉점(38), 및 게이트 접촉점(40)을 포함한다. 게이트 구조물(34)은 실리콘 산화물로 형성될 수 있고, 채널(32) 아래에서 (소스(28) 아래에서부터 드레인(30) 아래로) 수평으로 연장된다. 소스 접촉점(36)은 소스(28) 아래에서 소스와 연결되고, 드레인 접촉점(38)은 드레인(30) 아래에서 드레인과 연결되고, 게이트 접촉점(40)은 게이트 구조물(34) 아래에서 게이트 구조물과 연결된다. 절연 물질(42)은 소스 접촉점(36), 드레인 접촉점(38), 게이트 구조물(34) 및 게이트 접촉점(40) 주위에 형성되어, 소스(28), 드레인(30) 및 게이트 구조물(34)을 전기적으로 분리할 수 있다. 상이한 응용에서, FEOL 부분(20)은 상이한 FET 구성을 가질 수 있거나, 다이오드, 커패시터, 저항기 및/또는 인덕터와 같은 상이한 디바이스 구성 요소를 제공할 수 있다.
또한, FEOL 부분(20)은, 접촉층(26)의 절연 물질(42) 위에 존재하고 활성층(24)을 둘러싸는 격리 구획(44)을 더 포함한다. 격리 구획(44)은 RF 디바이스(10), 특히 활성층(24)을 공통 웨이퍼(도시되지 않음)에 형성된 다른 디바이스로부터 전기적으로 분리하도록 구성된다. 여기서, 격리 구획(44)은 접촉층(26)의 상부 표면으로부터 활성층(24)의 상부 표면을 넘어 수직으로 연장되어 격리 구획(44) 내에 그리고 활성층(24) 위에 개구(46)를 형성할 수 있다. 제1 몰드 화합물(16)은 개구(46)를 채우고 격리 구획(44) 위로 연장될 수 있다. 격리 구획(44)은 수산화칼륨(KOH), 수산화나트륨(NaOH) 및 아세틸콜린(ACH)과 같은 에칭 화학물질에 저항할 수 있는 이산화규소로 형성될 수 있다.
일부 응용에서, RF 디바이스(10)는 활성층(24)의 상부 표면 바로 위에 그리고 개구(46) 내에 이산화규소, 질화규소, 또는 이들의 조합으로 형성될 수 있는 패시베이션층(48)을 더 포함할 수 있다. 이와 같이, 제1 몰드 화합물(16)은 패시베이션층(48) 바로 위에 있다. 패시베이션층(48)은 원치 않는 누설의 원인이 될 수 있는 활성층(24)의 표면 접합을 종료하도록 구성된다. 패시베이션층은 또한 장벽의 역할을 할 수 있고, 수분 또는 이온 오염으로부터 활성층(24)을 보호하도록 구성된다. 패시베이션층(48)이 생략된 경우, 제1 몰드 화합물(16)은 활성층(24)의 상부 표면과 접촉할 수 있다. 일부 응용에서, RF 디바이스(10)는 활성층(24)의 상부 표면 바로 위에 그리고 개구(46) 내에 SiGe로 형성되는 계면층(이하 단락에 설명되어 있으며 여기에 도시되지 않음)을 더 포함할 수 있다. 이와 같이, 제1 몰드 화합물(16)은 계면층 바로 위에 있을 수 있다. 계면층은 RF 디바이스(10)를 제조하는 데 사용되는 Si-SiGe-Si 웨이퍼(처리 세부 사항은 이하 단락에서 설명됨)로부터 있다. 계면층이 생략된 경우, 제1 몰드 화합물(18)은 활성층(24)의 상부 표면에 접촉할 수 있다. 패시베이션층(48) 또는 계면층에 관계없이, 게르마늄 함량이 없는 실리콘 결정은 제1 몰드 화합물(16)과 활성층(24)의 상부 표면 사이에 존재하지 않는다는 것이 주목된다. 패시베이션층(48)과 계면층은 모두 실리콘 합금이다.
또한, 일부 응용에서, 각각의 격리 구획(44)의 상부 표면과 활성층(24)의 상부 표면은 동일 평면(도시되지 않음)에 있고, 개구(46)는 생략된다. 제1 몰드 화합물(16)은 활성층(24)과 FEOL 부분(20)의 격리 구획(44) 모두 위에 존재한다. 활성층(24)은 격리 구획(44)을 결코 수직으로 넘어가지 않고, 그렇지 않은 경우 격리 구획(44)은 동일한 웨이퍼로부터 형성된 다른 디바이스로부터 활성층(24)을 완전히 분리시키지 못 할 수 있다는 것이 주목된다.
BEOL 부분(22)은 FEOL 부분(20) 아래에 있고, 유전체 층(52) 내에 형성된 다수의 연결층(50)을 포함한다. 연결층(50) 중 일부는 유전체 층(52)(도시되지 않음)에 의해 캡슐화되는 반면, 연결층(50) 중 일부는 유전체 층(52)에 의해 덮이지 않은 하부 부분을 갖는다. 특정 연결층(50)은 FEOL 부분(20)에 전기적으로 연결된다. 이 예시를 위해, 연결층(50) 중 하나는 소스 접촉점(36)에 연결되고, 다른 연결층(50)은 드레인 접촉점(38)에 연결된다.
몰드 디바이스 다이(12)의 BEOL 부분(22) 아래에 형성된 다층 재분배 구조물(18)은 다수의 재분배 상호연결부(54), 유전체 패턴(56), 및 다수의 범프 구조물(58)을 포함한다. 여기서, 각각의 재분배 상호연결부(54)는 BEOL 부분(22) 내의 대응하는 연결층(50)에 연결되고, BEOL 부분(22)의 하부 표면 위로 연장된다. 재분배 상호연결부(54)와 연결층(50) 사이의 연결부는 무납땜이다. 유전체 패턴(56)은 각각의 재분배 상호연결부(54) 주위 및 아래에 형성된다. 각각의 재분배 상호연결부(54)의 하부 부분은 유전체 패턴(56)을 통해 노출된다. 각각의 범프 구조물(58)은 다층 재분배 구조물(18)의 하부에 형성되고, 유전체 패턴(56)을 통해 대응하는 재분배 상호연결부(54)에 전기적으로 결합된다. 그 결과, 재분배 상호연결부(54)는 FEOL 부분(20)에 전기적으로 연결된 BEOL 부분(22)의 연결층(50) 중 특정 연결층에 범프 구조물(58)을 연결하도록 구성된다. 이와 같이, 범프 구조물(58)은 대응하는 재분배 상호연결부(54) 및 대응하는 연결층(50)을 통해 FEOL 부분(20)에 전기적으로 연결된다. 또한, 범프 구조물(58)은 서로 분리되어 있으며 유전체 패턴(56) 아래로 연장된다.
일부 응용에서, 재분배 상호연결부(54) 중 일부는 몰드 디바이스 다이(12)를 동일한 웨이퍼(도시되지 않음)로 형성된 다른 디바이스 구성 요소에 연결하도록 구성될 수 있다. 일부 응용에서, 각각의 추가 재분배 상호연결부의 하부 부분이 노출되도록, 유전체 패턴(56)을 통해 재분배 상호연결부(54)에 전기적으로 결합된 추가 재분배 상호연결부(도시되지 않음)가 있을 수 있고, 유전체 패턴(56) 아래에 형성된 추가 유전체 패턴(도시되지 않음)이 있을 수 있다. 그 결과, 각각의 범프 구조물(58)은 추가 유전체 패턴(도시되지 않음)을 통해 대응하는 추가 재분배 상호연결부에 결합된다. 재분배 상호연결부 및/또는 유전체 패턴의 레벨 수에 상관없이, 다층 재분배 구조물(18)은 유리 섬유가 없거나 유리가 없을 수 있다. 여기서, 유리 섬유는 개별 유리 가닥을 꼬아서 더 큰 그룹으로 만든 것을 의미한다. 이러한 유리 가닥은 직물로 직조될 수 있다. 재분배 상호연결부(54)는 구리 또는 다른 적절한 금속으로 형성될 수 있다. 유전체 패턴(56)은 벤조사이클로부텐(benzocyclobutene: BCB), 폴리이미드(polyimide), 또는 기타 유전체 물질로 형성될 수 있다. 범프 구조물(58)은 솔더 볼 또는 구리 기둥일 수 있다. 다층 재분배 구조물(18)은 2㎛ 내지 300㎛의 두께를 갖는다.
디바이스 영역(14)에서 발생된 열은 활성층(24) 위의 제1 몰드 화합물(16)의 하부 부분으로 위쪽으로 이동할 수 있고, 그런 다음 디바이스 영역(14)을 통해 아래쪽으로 그리고 열을 발산할 다층 재분배 구조물(18)을 향하여 전달될 것이다. 따라서 제1 몰드 화합물(16)은 높은 열 전도율을 갖는 것이 매우 바람직하다. 제1 몰드 화합물(16)은 1 W/m·K 초과 또는 10 W/m·K 초과의 열 전도율을 가질 수 있다. 또한, 제1 몰드 화합물(16)은 8 미만의 낮은 유전 상수 또는 3 내지 5의 유전 상수를 가질 수 있어 낮은 RF 커플링을 생성할 수 있다. 일 실시예에서, 제1 몰드 화합물(16)은 폴리 페닐 설파이드(PPS), 질화붕소로 도핑된 오버몰드 에폭시, 알루미나, 탄소 나노튜브, 또는 다이아몬드형 열 첨가제 등과 같은 열가소성 수지 또는 열경화성 중합체 물질로 형성될 수 있다. 제1 몰드 화합물(16)의 두께는 RF 디바이스(10)의 요구되는 열 성능, 디바이스 레이아웃, 다층 재분배 구조물(18)로부터의 거리뿐만 아니라 패키지 및 조립체의 특성에 기초한다. 제1 몰드 화합물(16)은 200㎛ 내지 500㎛의 두께를 가질 수 있다.
도 2는 RF 디바이스(10)에 비해 제2 몰드 화합물(60)을 더 포함하는 대안적인 RF 디바이스(10A)를 도시한다. 여기서, 다층 재분배 구조물(18)은 몰드 디바이스 다이(12)를 넘어 수평으로 연장되고, 제2 몰드 화합물(60)은 다층 재분배 구조물(18) 위에 존재하고 몰드 디바이스 다이(12)를 캡슐화한다. 이 실시예에서, 다층 재분배 구조물(18)의 재분배 상호연결부(54)는 몰드 디바이스 다이(12)를 넘어 수평으로 연장될 수 있고, 다층 재분배 구조물(18)의 범프 구조물(58)은 몰드 디바이스 다이(12)의 주변부로 한정되지 않을 수 있다. 제2 몰드 화합물(60)은 제1 몰드 화합물(16)과 동일하거나 상이한 물질로 형성될 수 있다. 제1 몰드 화합물(16)과 달리, 제2 몰드 화합물(60)은 열 전도율 또는 유전 상수 요건을 갖지 않을 수 있다.
도 3 내지 도 14는 도 1에 도시된 예시적인 RF 디바이스(10)를 제조하기 위한 단계를 예시하는 예시적인 웨이퍼 레벨 패키징 공정을 제공한다. 예시적인 단계가 시리즈로 예시되어 있지만 예시적인 단계는 반드시 이 순서에 의존하는 것은 아니다. 일부 단계는 제시된 순서와 다른 순서로 수행될 수 있다. 또한, 본 발명의 범위 내에서 공정은 도 3 내지 도 14에 예시된 단계보다 더 적거나 더 많은 단계를 포함할 수 있다.
초기에, 도 3에 예시된 바와 같이 Si-SiGe-Si 웨이퍼(62)를 제공한다. Si-SiGe-Si 웨이퍼(62)는 공통 실리콘 에피택셜층(64), 이 공통 실리콘 에피택셜층(64) 위의 공통 계면층(66), 및 이 공통 계면층(66) 위의 실리콘 핸들 기판(68)을 포함한다. 여기서, SiGe로 형성된 공통 계면층(66)은 실리콘 핸들 기판(68)으로부터 공통 실리콘 에피택셜층(64)을 분리시킨다.
여기서, 공통 실리콘 에피택셜층(64)은 전자 디바이스를 형성하도록 원하는 실리콘 에피택셜 특성을 갖는 디바이스 등급 실리콘 물질로 형성된다. 공통 계면층(66)은 Si와 Ge의 임의의 몰비를 갖는 합금으로 형성된다. Ge 농도가 높을수록 실리콘 핸들 기판(68)과 공통 계면층(66) 사이의 에칭 선택도가 향상되지만, 또한 공통 실리콘 에피택셜층(64)의 에피택셜 성장이 더 어려워진다. 일 실시예에서, 공통 계면층(66)은 15% 초과 또는 25% 초과의 Ge 농도를 가질 수 있다. Ge 농도는 공통 계면층(66) 전체에 걸쳐 균일할 수 있다. 일부 응용에서, Ge 농도는 공통 실리콘 에피택셜층(64)의 성장에 필요한 변형 완화를 생성하기 위해 수직으로 차등화될 수 있다(1% 내지 50%). 실리콘 핸들 기판(68)은 기존의 저비용, 저저항률 및 고유전 상수 실리콘으로 구성될 수 있다. 공통 실리콘 에피택셜층(64)은 실리콘 핸들 기판(68)보다 높은 저항률, 낮은 고조파 생성 및 낮은 유전 상수를 갖는다. 공통 실리콘 에피택셜층(64)의 두께는 700nm 내지 2000nm일 수 있고, 공통 계면층(66)의 두께는 100nm 내지 1000nm일 수 있고, 실리콘 핸들 기판(68)의 두께는 200㎛ 내지 500㎛일 수 있다.
다음으로, 도 4a에 예시된 바와 같이, 다수의 디바이스 영역(14)을 갖는 전구체 웨이퍼(70)를 제공하기 위해 Si-SiGe-Si 웨이퍼(62)에 상보적 금속 산화물 반도체(complementary metal-oxide-semiconductor: CMOS) 공정을 수행한다. 이 예시를 위해, 각각의 디바이스 영역(14)의 FEOL 부분(20)은 스위치 FET를 제공하도록 구성된다. 상이한 응용에서, FEOL 부분(20)은 상이한 FET 구성을 가질 수 있거나 다이오드, 커패시터, 저항기 및/또는 인덕터와 같은 상이한 디바이스 구성 요소를 제공할 수 있다.
이 실시예에서, 각각의 디바이스 영역(14)의 격리 구획(44)은 공통 실리콘 에피택셜층(64) 및 공통 계면층(66)을 통해 연장되고, 실리콘 핸들 기판(68) 내로 연장된다. 이와 같이, 공통 계면층(66)은 다수의 개별 계면층(66I)으로 분리되고, 공통 실리콘 에피택셜층(64)은 다수의 개별 실리콘 에피택셜층(64I)으로 분리되고, 개별 실리콘 에피택셜층 각각을 사용하여 하나의 디바이스 영역(14)에 대응하는 활성층(24)을 형성한다. 디바이스 격리 구획(44)은 얕은 트렌치 격리부(Shallow Trench Isolation: STI)에 의해 형성될 수 있다.
활성층(24)의 상부 표면은 대응하는 계면층(66I)과 접촉한다. 실리콘 핸들 기판(68)은 각각의 개별 계면층(66I) 위에 존재하고, 실리콘 핸들 기판(68)의 일부는 격리 구획(44) 위에 존재할 수 있다. 적어도 다수의 연결층(50) 및 유전체 층(52)을 포함하는 디바이스 영역(14)의 BEOL 부분(22)은 FEOL 부분(20)의 접촉층(26) 아래에 형성된다. 특정 연결층(50)의 하부 부분은 BEOL 부분(22)의 하부 표면에서 유전체 층(52)을 통해 노출된다.
다른 실시예에서, 격리 구획(44)은 실리콘 핸들 기판(68) 내로 연장되지 않는다. 대신에, 격리 구획(44)은 도 4b에 예시된 바와 같이 공통 실리콘 에피택셜층(64)을 통해서만 연장되고 공통 계면층(66) 내로 연장된다. 여기서, 공통 계면층(66)은 연속적으로 유지되고, 개별 계면층(66I)은 서로 연결된다. 공통 계면층(66)은 각각의 활성층(24)의 상부 표면 바로 위에 존재하고, 각각의 격리 구획(44)의 상부 표면 바로 위에 존재한다. 실리콘 핸들 기판(68)은 공통 계면층(66) 위에 유지된다. 또한, 격리 구획(44)은 공통 실리콘 에피택셜층(64)을 통해 연장되지만 공통 계면층(66)(도시되지 않음) 내로 연장되지 않을 수 있다. 각각의 격리 구획(44)의 상부 표면과 각각의 활성층(24)의 상부 표면은 동일 평면에 있을 수 있다(도시되지 않음). 공통 계면층(66) 및 실리콘 핸들 기판(68)은 온전한 상태로 유지된다. 공통 계면층(66)은 각각의 격리 구획(44) 및 각각의 활성층(24) 위에 있고, 실리콘 핸들 기판(68)은 공통 계면층(66) 위에 있다.
전구체 웨이퍼(70)가 완성된 후, 전구체 웨이퍼(70)는 도 5에 예시된 바와 같이 임시 캐리어(72)에 접합된다. 전구체 웨이퍼(70)는 접합층(74)을 통해 임시 캐리어(72)에 접합될 수 있고, 접합층은 임시 캐리어(72)에 평탄화된 표면을 제공한다. 임시 캐리어(72)는 비용 및 열 팽창의 관점에서 두꺼운 실리콘 웨이퍼일 수 있지만, 또한 유리, 사파이어, 또는 다른 적절한 캐리어 물질로 해석될 수 있다. 접합층(74)은 임시 접착 물질의 브루어 사이언스 웨이퍼본드(Brewer Science WaferBOND) 라인과 같은 스팬-온(span-on) 중합체 접착 필름일 수 있다.
그런 다음 에칭된 웨이퍼(76)를 제공하기 위해 실리콘 핸들 기판(68)을 선택적으로 제거하고, 여기서 선택적 제거는 도 6에 예시된 바와 같이 각각의 계면층(66I)에서 중단된다. 격리 구획(44)이 계면층(66I)을 넘어 수직으로 연장되는 경우, 실리콘 핸들 기판(68)을 제거하면 각각의 활성층(24) 위에 그리고 격리 구획(44) 내에 개구(46)를 제공할 수 있다. 실리콘 핸들 기판(68)을 제거하는 것은 TMAH, KOH, NaOH, ACH, 또는 XeF2일 수 있는 습식/건식 에칭제 화학물질을 사용하는 화학적 기계적 연삭 및 에칭 공정에 의해 제공되거나 에칭 공정 자체에 의해 제공될 수 있다. 일례로서, 실리콘 핸들 기판(68)은 이후의 에칭 시간을 감소시키기 위해 더 얇은 두께로 연삭될 수 있다. 그런 다음 남아 있는 실리콘 핸들 기판(68)을 완전히 제거하기 위해 에칭 공정을 수행한다. 실리콘 핸들 기판(68)과 계면층(66I)은 상이한 특성을 갖기 때문에 이들은 동일한 에칭 기술에 대해 상이한 반응(예를 들어, 동일한 에칭제에서 상이한 에칭 속도)을 가질 수 있다. 그 결과, 에칭 시스템은 계면층(66I)의 존재를 식별할 수 있고, 에칭 공정을 중지할 때를 나타낼 수 있다.
제거 공정 동안, 격리 구획(44)은 제거되지 않고 각각의 FEOL 부분(20)의 측면을 보호한다. 접합층(74) 및 임시 캐리어(72)는 각각의 BEOL 부분(22)의 하부 표면을 보호한다. 여기서, 각각의 격리 구획(44)의 상부 표면 및 각각의 계면층(66I)의 상부 표면은 제거 공정 후에 노출된다. 격리 구획(44)이 (도 3b에 예시된 바와 같이) 공통 계면층(66) 내로만 연장되고 공통 계면층(66)을 관통하지 않는 경우, 또는 각각의 격리 구획(44)의 상부 표면과 각각의 활성층(24)의 상부 표면이 동일 평면(도시되지 않음)에 있는 경우, 공통 계면층(66)의 상부 표면만이 노출된다(도시되지 않음).
SiGe 물질의 갭이 좁은 특성으로 인해, 계면층(66I)(또는 공통 계면층(66))은 전도성일 수 있다. 계면층(66I)은 활성층(24)의 소스(28)와 드레인(30) 사이에 상당한 누설을 유발할 수 있다. 따라서, FET 응용과 같은 일부 응용에서, 도 7에 예시된 바와 같이 계면층(66I)(또는 공통 계면층(66))을 제거하는 것이 또한 바람직하다. 계면층(66I)은 실리콘 핸들 기판(68)을 제거하는 데 사용된 것과 동일한 에칭 공정에 의해 제거되거나, HCI 건식 에칭 시스템과 같은 다른 에칭 공정에 의해 제거될 수 있다. 계면층(66I)이 충분히 얇다면, 계면층은 완전히 공핍될 수 있고, FEOL 부분(20)의 소스(28)와 드레인(30) 사이에 임의의 감지할 수 있는 누설을 야기하지 않을 수 있다. 이 경우에, 계면층(66I)은 손상되지 않은 채로 남을 수 있다.
일부 응용에서, 이산화규소, 질화규소, 또는 이들의 조합으로 형성될 수 있는 패시베이션층(48)은 도 8에 예시된 바와 같이 각각의 FEOL 부분(20)의 활성층(24) 바로 위에 형성될 수 있다. 각각의 활성층(24) 위에 그리고 격리 구획(44) 내에 개구(46)가 있는 경우, 패시베이션층(48)은 개구(46) 내에 형성된다. 패시베이션층(48)은 원치 않는 누설의 원인이 될 수 있는 활성층(24)의 상부 표면에서의 표면 결합을 종료시키도록 구성된다. 패시베이션층(48)은 CVD 유전체 필름 또는 패시베이션 형성 플라즈마에 의해 형성될 수 있다.
다음으로, 도 9에 예시된 바와 같이 몰드 디바이스 웨이퍼(78)를 제공하기 위해 에칭된 웨이퍼(76) 위에 제1 몰드 화합물(16)을 도포한다. 몰드 디바이스 웨이퍼(78)는 다수의 몰드 디바이스 다이(12)를 포함하고, 이 몰드 디바이스 다이 각각은 디바이스 영역(14) 및 제1 몰드 화합물(16)의 일부를 포함한다. 여기서, 제1 몰드 화합물(16)은 각각의 개구(46)를 채우고, 개구(46) 내 패시베이션층(48)과 접촉한다. 또한, 제1 몰드 화합물(16)의 일부는 격리 구획(44) 위로 연장될 수 있다. 각각의 개구(46)에 패시베이션층(48)이 형성되지 않은 경우, 제1 몰드 화합물(16)은 각각의 활성층(24)(도시되지 않음)의 상부 표면과 접촉한다. 계면층(66I)이 각각의 활성층(24)의 상부 표면 위에 남아 있으면, 제1 몰드 화합물(16)은 계면층(66I)(도시되지 않음)과 접촉한다. 제1 몰드 화합물(16)은 항상 각각의 활성층(24) 위에 존재한다.
제1 몰드 화합물(16)은 압축 몰딩, 시트 몰딩, 오버몰딩, 전사 몰딩, 댐 필 인캡슐레이션, 및 스크린 프린트 캡슐화와 같은 다양한 절차에 의해 도포될 수 있다. 제1 몰드 화합물(16)은 1 W/m·K 초과 또는 10 W/m·K 초과의 우수한 열 전도율을 가질 수 있고, 8 미만의 유전 상수 또는 3 내지 5의 유전 상수를 가질 수 있다. 제1 몰드 화합물(16)의 몰딩 공정 동안, 임시 캐리어(72)는 에칭된 웨이퍼(76)에 기계적 강도 및 강성을 제공한다. 제1 몰드 화합물(16)을 경화시키기 위해 경화 공정(도시되지 않음)이 뒤따른다. 경화 온도는 제1 몰드 화합물(16)로 사용되는 물질에 따라 100℃ 내지 320℃이다. 경화 공정 후, 제1 몰드 화합물(16)은 박형화 및/또는 평탄화될 수 있다(도시되지 않음).
그런 다음 도 10에 예시된 바와 같이 몰드 디바이스 웨이퍼(78)로부터 임시 캐리어(72)를 디본딩하고, 몰드 디바이스 웨이퍼(78)로부터 접합층(74)을 세정한다. 이전 단계에서 선택된 임시 캐리어(72) 및 접합층(74)의 특성에 따라 다수의 디본딩 공정 및 세정 공정을 적용할 수 있다. 예를 들어, 스택을 적절한 온도로 가열하면서 측방 블레이드 공정을 사용하여 임시 캐리어(72)를 기계적으로 디본딩할 수 있다. 다른 적절한 공정은 임시 캐리어가 투명한 물질로 형성된 경우 임시 캐리어(72)를 통해 UV 광을 조사하거나 또는 적절한 용매를 사용하여 화학적으로 디본딩하는 것을 포함한다. 접합층(74)은 전용 용매 및 플라즈마 세척과 같은 습식 또는 건식 에칭 공정에 의해 제거될 수 있다. 디본딩 및 세정 공정 후, 몰드 디바이스 다이(12)의 입력/출력(I/O) 포트로서 기능할 수 있는 연결층(50) 중 특정 연결층의 하부 부분은 각각의 BEOL 부분(22)의 하부 표면에서 유전체 층(52)을 통해 노출된다. 이와 같이, 몰드 디바이스 웨이퍼(78)의 각각의 몰드 디바이스 다이(12)는 이 시점에서 적절히 작동하도록 전기적으로 검증될 수 있다.
도 11 내지 도 13을 참조하면, 본 발명의 일 실시예에 따라 몰드 디바이스 웨이퍼(78) 아래에 다층 재분배 구조물(18)이 형성된다. 재분배 단계가 시리즈로 설명되어 있지만 재분배 단계는 반드시 이 순서에 의존하는 것이 아니다. 일부 단계는 제시된 순서와 다른 순서로 수행될 수 있다. 또한, 본 발명의 범위 내에서 재분배 단계는 도 11 내지 도 13에 예시된 단계보다 더 적거나 더 많은 단계를 포함할 수 있다.
도 11에 예시된 바와 같이, 먼저 각각의 BEOL 부분(22) 아래에 다수의 재분배 상호연결부(54)를 형성한다. 각각의 재분배 상호연결부(54)는 BEOL 부분(22) 내의 대응하는 연결층(50)의 노출된 하부 부분에 전기적으로 결합되고, BEOL 부분(22)의 하부 표면 위로 연장될 수 있다. 재분배 상호연결부(54)와 연결층(50) 사이의 연결부는 무납땜이다. 그런 다음 도 12에 예시된 바와 같이, 각각의 재분배 상호연결부(54)를 부분적으로 캡슐화하기 위해 각각의 BEOL 부분(22) 아래에 유전체 패턴(56)을 형성한다. 이와 같이, 각각의 재분배 상호연결부(54)의 하부 부분은 유전체 패턴(56)을 통해 노출된다. 다양한 응용에서, 각각의 추가 재분배 상호연결부의 하부 부분이 노출되도록, 유전체 패턴(56)을 통해 재분배 상호연결부(54)에 전기적으로 결합된 추가 재분배 상호연결부(도시되지 않음)가 있을 수 있고, 유전체 패턴(56) 아래에 형성된 추가 유전체 패턴(도시되지 않음)이 있을 수 있다.
다음으로, 도 13에 예시된 바와 같이, 다층 재분배 구조물(18)을 완성하고 웨이퍼 레벨 팬아웃(WLFO) 패키지(80)를 제공하기 위해 다수의 범프 구조물(58)을 형성한다. 각각의 범프 구조물(58)은 다층 재분배 구조물(18)의 하부에 형성되고, 유전체 패턴(56)을 통해 대응하는 재분배 상호연결부(54)의 노출된 하부 부분에 전기적으로 결합된다. 그 결과, 재분배 상호연결부(54)는 FEOL 부분(20)에 전기적으로 연결된 BEOL 부분(22)의 연결층(50) 중 특정 연결층에 범프 구조물(58)을 연결하도록 구성된다. 이와 같이, 범프 구조물(58)은 대응하는 재분배 상호연결부(54) 및 대응하는 연결층(50)을 통해 FEOL 부분(20)에 전기적으로 연결된다. 또한, 범프 구조물(58)은 서로 분리되어 있으며 유전체 패턴(56) 아래로 연장된다.
다층 재분배 구조물(18)은 유리 섬유가 없거나 유리가 없을 수 있다. 여기서, 유리 섬유는 개별 유리 가닥이 꼬여서 더 큰 그룹으로 된 것을 의미한다. 이러한 유리 가닥은 직물로 직조될 수 있다. 재분배 상호연결부(54)는 구리 또는 다른 적절한 금속으로 형성될 수 있고, 유전체 패턴(56)은 BCB, 폴리이미드 또는 다른 유전체 물질로 형성될 수 있으며, 범프 구조물(58)은 솔더 볼 또는 구리 기둥일 수 있다. 다층 재분배 구조물(18)은 2㎛ 내지 300㎛의 두께를 갖는다. 도 14는 WLFO 패키지(80)를 개별 RF 디바이스(10)로 싱귤레이팅하는 최종 단계를 도시한다. 싱귤레이팅 단계는 특정 격리 구획(44)에서 프로빙 및 다이싱 공정에 의해 제공될 수 있다.
다른 실시예에서, 도 15 내지 도 20은 도 2에 도시된 대안적인 RF 디바이스(10A)를 제조하는 단계를 예시하는 대안적인 웨이퍼 레벨 패키징 공정을 제공한다. 예시적인 단계가 시리즈로 예시되어 있지만, 예시적인 단계는 반드시 이 순서에 의존하는 것은 아니다. 일부 단계는 제시된 순서와 다른 순서로 수행될 수 있다. 또한, 본 발명의 범위 내에서 공정은 도 15 내지 도 20에 예시된 단계보다 더 적거나 더 많은 단계를 포함할 수 있다.
도 10에 도시된 바와 같이 깨끗한 몰드 디바이스 웨이퍼(78)를 제공하기 위해 디본딩 및 세정 공정 후에, 도 15에 예시된 바와 같이 몰드 디바이스 웨이퍼(78)를 개별 몰드 디바이스 다이(12)로 싱귤레이팅하기 위한 싱귤레이팅 단계가 뒤따른다. 각각의 몰드 디바이스 다이(12)는 동일한 높이를 가질 수 있고, FEOL 부분(20)과 BEOL 부분(22)을 갖는 디바이스 영역(14) 및 제1 몰드 화합물(16)을 포함한다.
다음으로, 도 16에 예시된 바와 같이 이중 몰드 디바이스 웨이퍼(82)를 제공하기 위해 몰드 디바이스 다이(12) 주위에 그리고 위에 제2 몰드 화합물(60)을 도포한다. 제2 몰드 화합물(60)은 각각의 몰드 디바이스 다이(12)의 상부 표면 및 측 표면을 캡슐화하는 반면, BEOL 부분(22)의 하부 표면인 각각의 몰드 디바이스 다이(12)의 하부 표면은 노출된다. 이중 몰드 디바이스 웨이퍼(82)의 하부 표면은 각각의 몰드 디바이스 다이(12)의 하부 표면과, 제2 몰드 화합물(60)의 하부 표면의 조합이다. 여기서, 연결층(50) 중 특정 연결층의 하부 부분은 각각의 몰드 디바이스 다이(12)의 하부 표면에서 노출된 상태로 유지된다. 제2 몰드 화합물(60)은 시트 몰딩, 오버몰딩, 압축 몰딩, 전사 몰딩, 댐 필 캡슐화 또는 스크린 프린트 캡슐화와 같은 다양한 절차에 의해 도포될 수 있다. 제2 몰드 화합물(60)은 제1 몰드 화합물(16)과 동일하거나 상이한 물질로 형성될 수 있다. 그러나, 제1 몰드 화합물(16)과 달리, 제2 몰드 화합물(60)은 열 전도률 또는 전기 저항률 요구사항을 갖지 않는다. 제2 몰드 화합물(60)은 유기 에폭시 수지계 등일 수 있다. 그런 다음 경화 공정(도시되지 않음)을 사용하여 제2 몰드 화합물(60)을 경화시킨다. 경화 온도는 제2 몰드 화합물(60)로 사용되는 물질에 따라 100℃ 내지 320℃이다. 제2 몰드 화합물(60)의 평탄화된 상부 표면을 제공하기 위해 연삭 공정(도시되지 않음)이 뒤따를 수 있다.
도 17 내지 도 19를 참조하면, 본 발명의 일 실시예에 따라 다층 재분배 구조물(18)이 형성된다. 재분배 단계가 시리즈로 설명되어 있지만 재분배 단계는 반드시 이 순서에 의존하는 것은 아니다. 일부 단계는 제시된 순서와 다른 순서로 수행될 수 있다. 또한, 본 발명의 범위 내에서 재분배 단계는 도 17 내지 도 19에 예시된 단계보다 더 적거나 더 많은 단계를 포함할 수 있다.
도 17에 예시된 바와 같이 이중 몰드 디바이스 웨이퍼(82) 아래에 다수의 재분배 상호연결부(54)를 먼저 형성한다. 각각의 재분배 상호연결부(54)는 BEOL 부분(22) 내의 대응하는 연결층(50)에 전기적으로 결합되고, 대응하는 몰드 디바이스 다이(12)를 넘어 수평으로 그리고 제2 몰드 화합물(60) 아래에서 연장될 수 있다. 재분배 상호연결부(54)와 연결층(50) 사이의 연결부는 무납땜이다. 그런 다음 도 18에 예시된 바와 같이 각각의 재분배 상호연결부(54)를 부분적으로 캡슐화하기 위해 이중 몰드 디바이스 웨이퍼(82) 아래에 유전체 패턴(56)을 형성한다. 이와 같이, 각각의 재분배 상호연결부(54)의 하부 부분은 유전체 패턴(56)을 통해 노출된다. 다양한 응용에서, 각각의 추가 재분배 상호연결부의 하부 부분이 노출되도록, 유전체 패턴(56)을 통해 재분배 상호연결부(54)에 전기적으로 결합된 추가 재분배 상호연결부(도시되지 않음)가 있을 수 있고, 유전체 패턴(56) 아래에 형성된 추가 유전체 패턴(도시되지 않음)이 있을 수 있다.
다음으로, 도 19에 예시된 바와 같이 다층 재분배 구조물(18)을 완성하고 대안적인 WLFO 패키지(80A)를 제공하기 위해 다수의 범프 구조물(58)을 형성한다. 각각의 범프 구조물(58)은 다층 재분배 구조물(18)의 하부에 형성되고, 유전체 패턴(56)을 통해 대응하는 재분배 상호연결부(54)의 노출된 하부 부분에 전기적으로 결합된다. 그 결과, 재분배 상호연결부(54)는 FEOL 부분(20)에 전기적으로 연결된 BEOL 부분(22)의 연결층(50) 중 특정 연결층에 범프 구조물(58)을 연결하도록 구성된다. 이와 같이, 범프 구조물(58)은 대응하는 재분배 상호연결부(54) 및 대응하는 연결층(50)을 통해 FEOL 부분(20)에 전기적으로 연결된다. 여기서, 범프 구조물(58)은 대응하는 몰드 디바이스 다이(12)의 주변부로 한정되지 않을 수 있다. 또한, 범프 구조물(58)은 서로 분리되어 있으며 유전체 패턴(56) 아래로 연장된다.
도 20은 대안적인 WLFO 패키지(80A)를 개별 대안적인 RF 디바이스(10A)로 싱귤레이팅하는 최종 단계를 도시한다. 싱귤레이팅 단계는 인접한 몰드 디바이스 다이(12)들 사이에 수평으로 있는 제2 몰드 화합물(60) 부분에서 프로빙 및 다이싱 공정에 의해 제공될 수 있다.
이 기술 분야에 통상의 지식을 가진 자라면 본 발명의 바람직한 실시예에 대한 개선 및 수정을 인식할 수 있을 것이다. 이러한 모든 개선 및 수정은 본 명세서에 개시된 개념 및 뒤따르는 청구범위 내에 있는 것으로 고려된다.

Claims (20)

  1. 장치로서,
    디바이스 영역, 제1 몰드 화합물 및 추가층을 포함하는 몰드 디바이스 다이로서,
    상기 디바이스 영역은 라인의 전방 단부(front-end-of-line: FEOL) 부분, 및 상기 FEOL 부분 아래에 존재하고 연결층을 포함하는 라인의 후방 단부(back-end-of-line: BEOL) 부분을 포함하고;
    상기 FEOL 부분은 활성층, 접촉층 및 격리 구획을 포함하고, 상기 활성층의 하부 표면과 상기 격리 구획의 하부 표면은 상기 접촉층의 상부 표면과 접촉하고, 상기 격리 구획은 상기 활성층을 둘러싸고, 상기 격리 구획은 상기 활성층 위에 존재하지 않고, 상기 격리 구획은 상기 활성층의 상부 표면을 넘어 수직으로 연장되어 상기 격리 구획 내에 그리고 상기 활성층 위에 개구를 형성하고;
    상기 추가층은 상기 FEOL 부분의 상기 활성층의 상기 상부 표면과 접촉하고 상기 개구 내에 있으며, 상기 추가층은 실리콘 게르마늄 또는 질화규소로 형성되고;
    상기 제1 몰드 화합물은 상기 추가층 위에 바로 존재하여 상기 개구를 채우고, 실리콘 결정은 상기 제1 몰드 화합물과 상기 활성층 사이에 존재하지 않는, 상기 몰드 디바이스 다이; 및
    상기 몰드 디바이스 다이의 상기 BEOL 부분 아래에 형성된 다층 재분배 구조물로서, 상기 다층 재분배 구조물은 상기 다층 재분배 구조물의 하부 표면에 있는 복수의 범프 구조물, 및 상기 다층 재분배 구조물 내의 재분배 상호연결부를 포함하고, 상기 복수의 범프 구조물은 상기 재분배 상호연결부 및 상기 BEOL 부분 내의 상기 연결층을 통해 상기 몰드 디바이스 다이의 상기 FEOL 부분에 전기적으로 결합되는, 상기 다층 재분배 구조물
    을 포함하는, 장치.
  2. 제1항에 있어서, 상기 제1 몰드 화합물의 일부가 상기 격리 구획 위에 존재하고, 상기 제1 몰드 화합물은 열가소성 수지 또는 열경화성 중합체 물질로 형성되는, 장치.
  3. 제1항에 있어서, 상기 추가층은, 질화규소로 형성되고 상기 FEOL 부분의 상기 활성층을 완전히 덮는 패시베이션층인, 장치.
  4. 제1항에 있어서, 상기 추가층은 실리콘 게르마늄(SiGe)으로 형성된 계면층인, 장치.
  5. 삭제
  6. 제1항에 있어서, 상기 제1 몰드 화합물은 1 W/m·K보다 큰 열 전도율을 갖는, 장치.
  7. 제1항에 있어서, 상기 제1 몰드 화합물은 8 미만의 유전 상수를 갖는, 장치.
  8. 제1항에 있어서, 상기 제1 몰드 화합물은 3 내지 5의 유전 상수를 갖는, 장치.
  9. 제1항에 있어서, 상기 FEOL 부분은 스위치 전계 효과 트랜지스터(FET), 다이오드, 커패시터, 저항기, 및 인덕터 중 적어도 하나를 제공하도록 구성된, 장치.
  10. 장치로서,
    디바이스 영역, 제1 몰드 화합물 및 추가층을 포함하는 몰드 디바이스 다이로서,
    상기 디바이스 영역은 라인의 전방 단부(FEOL) 부분, 및 상기 FEOL 부분 아래에 존재하고 연결층을 포함하는 라인의 후방 단부(BEOL) 부분을 포함하고;
    상기 FEOL 부분은 활성층, 접촉층 및 격리 구획을 포함하고, 상기 활성층의 하부 표면과 상기 격리 구획의 하부 표면은 상기 접촉층의 상부 표면과 접촉하고, 상기 격리 구획은 상기 활성층을 둘러싸고, 상기 격리 구획은 상기 활성층 위에 존재하지 않고, 상기 격리 구획은 상기 활성층의 상부 표면을 넘어 수직으로 연장되어 상기 격리 구획 내에 그리고 상기 활성층 위에 개구를 형성하고;
    상기 추가층은 상기 FEOL 부분의 상기 활성층의 상기 상부 표면과 접촉하고 상기 개구 내에 있으며, 상기 추가층은 실리콘 게르마늄 또는 질화규소로 형성되고;
    상기 제1 몰드 화합물은 상기 추가층 위에 바로 존재하여 상기 개구를 채우고, 실리콘 결정은 상기 제1 몰드 화합물과 상기 활성층 사이에 존재하지 않는, 상기 몰드 디바이스 다이;
    상기 몰드 디바이스 다이의 상기 BEOL 부분 아래에 형성된 다층 재분배 구조물로서, 상기 다층 재분배 구조물은 상기 다층 재분배 구조물의 하부 표면에 있는 복수의 범프 구조물 및 상기 다층 재분배 구조물 내의 재분배 상호연결부를 포함하고, 상기 복수의 범프 구조물은 상기 재분배 상호연결부 및 상기 BEOL 부분 내의 연결층을 통해 상기 몰드 디바이스 다이의 상기 FEOL 부분에 전기적으로 결합된, 상기 다층 재분배 구조물; 및
    상기 다층 재분배 구조물 위에 존재하고 상기 몰드 디바이스 다이를 캡슐화하는 제2 몰드 화합물
    을 포함하는, 장치.
  11. 제10항에 있어서, 상기 제1 몰드 화합물은 상기 제2 몰드 화합물과 동일한 물질로 형성되는, 장치.
  12. 제10항에 있어서, 상기 제1 몰드 화합물과 상기 제2 몰드 화합물은 상이한 물질로부터 형성되는, 장치.
  13. 제1항에 있어서, 상기 격리 구획은 이산화규소로 구성되는, 장치.
  14. 제10항에 있어서, 상기 격리 구획은 이산화규소로 구성되는, 장치.
  15. 제10항에 있어서, 상기 추가층은, 질화규소로 형성되고 상기 FEOL 부분의 상기 활성층을 완전히 덮는 패시베이션층인, 장치.
  16. 제10항에 있어서, 상기 제1 몰드 화합물은 1 W/m·K보다 큰 열 전도율을 갖고, 8 미만의 유전 상수를 갖는, 장치.
  17. 제10항에 있어서, 상기 FEOL 부분은 스위치 전계 효과 트랜지스터(FET), 다이오드, 커패시터, 저항기, 및 인덕터 중 적어도 하나를 제공하도록 구성된, 장치.
  18. 제10항에 있어서, 상기 추가층은 실리콘 게르마늄(SiGe)으로 형성된 계면층인, 장치.
  19. 삭제
  20. 삭제
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