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KR102788248B1 - 수직형 메모리 장치 및 그 제조 방법 - Google Patents

수직형 메모리 장치 및 그 제조 방법 Download PDF

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KR102788248B1
KR102788248B1 KR1020180090766A KR20180090766A KR102788248B1 KR 102788248 B1 KR102788248 B1 KR 102788248B1 KR 1020180090766 A KR1020180090766 A KR 1020180090766A KR 20180090766 A KR20180090766 A KR 20180090766A KR 102788248 B1 KR102788248 B1 KR 102788248B1
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강신환
심선일
현승
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삼성전자주식회사
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Abstract

수직형 메모리 장치는 셀 영역 및 주변 회로 영역을 포함하는 기판의 상면에 수직한 수직 방향을 따라 상기 기판의 셀 영역 상에 서로 이격되도록 적층된 제1 게이트 전극들, 상기 제1 게이트 전극들 중 복수 개를 관통하여 상기 수직 방향으로 연장된 채널, 상기 각 제1 게이트 전극들에 접촉하여 상기 수직 방향으로 연장되며, 제1 금속 패턴, 상기 제1 금속 패턴의 하면 및 측벽을 커버하는 제1 배리어 패턴, 및 상기 제1 배리어 패턴의 하면 및 측벽을 커버하는 제1 금속 실리사이드 패턴을 포함하는 제1 콘택 플러그 구조물, 및 상기 기판의 주변 회로 영역 상에 형성되어 상기 수직 방향으로 연장되며, 제2 금속 패턴, 및 상기 제2 금속 패턴의 하면 및 측벽을 커버하는 제2 배리어 패턴을 포함하는 제2 콘택 플러그 구조물을 구비한다.

Description

수직형 메모리 장치 및 그 제조 방법{VERTICAL MEMORY DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 수직형 메모리 장치 및 그 제조 방법에 관한 것이다.
VNAND 플래시 메모리 장치에서, 셀 영역의 각 게이트 전극들에 연결되는 콘택 플러그들은 상기 각 게이트 전극들을 노출시키는 채널 홀을 형성하고, 금속 패턴으로 상기 채널 홀을 채움으로써 형성할 수 있다. 그런데, 상기 각 게이트 전극들의 두께가 얇은 경우, 상기 채널 홀들이 상기 게이트 전극들을 관통할 수 있다.
본 발명의 일 과제는 우수한 전기적 특성을 갖는 수직형 메모리 장치를 제공하는 것이다.
본 발명의 다른 과제는 우수한 전기적 특성을 갖는 수직형 메모리 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 일 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 메모리 장치는 셀 영역 및 주변 회로 영역을 포함하는 기판의 상면에 수직한 수직 방향을 따라 상기 기판의 셀 영역 상에 서로 이격되도록 적층된 제1 게이트 전극들, 상기 제1 게이트 전극들 중 복수 개를 관통하여 상기 수직 방향으로 연장된 채널, 상기 각 제1 게이트 전극들에 접촉하여 상기 수직 방향으로 연장되며, 제1 금속 패턴, 상기 제1 금속 패턴의 하면 및 측벽을 커버하는 제1 배리어 패턴, 및 상기 제1 배리어 패턴의 하면 및 측벽을 커버하는 제1 금속 실리사이드 패턴을 포함하는 제1 콘택 플러그 구조물, 및 상기 기판의 주변 회로 영역 상에 형성되어 상기 수직 방향으로 연장되며, 제2 금속 패턴, 및 상기 제2 금속 패턴의 하면 및 측벽을 커버하는 제2 배리어 패턴을 포함하는 제2 콘택 플러그 구조물을 구비할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 기판의 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되도록 적층된 게이트 전극들, 상기 게이트 전극들 중 복수 개를 관통하여 상기 수직 방향으로 연장된 채널, 상기 각 게이트 전극들에 접촉하여 상기 수직 방향으로 연장되며, 제1 금속 패턴, 상기 제1 금속 패턴의 하면 및 측벽을 커버하는 제1 금속 질화 패턴, 및 상기 제1 금속 질화 패턴의 하면 및 측벽을 커버하는 제1 금속 실리사이드 패턴을 포함하는 제1 콘택 플러그 구조물을 구비할 수 있으며, 상기 각 제1 콘택 플러그 구조물들의 하면은 이에 접촉하는 상기 각 게이트 전극들의 하면보다 높을 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 셀 영역과 주변 영역을 포함하는 기판 상에 형성된 회로 패턴, 상기 회로 패턴을 커버하는 층간 절연막, 상기 기판의 셀 영역 상에서 상기 층간 절연막 상에 형성된 베이스 패턴, 상기 베이스 패턴 상에 상기 기판 상면에 수직한 수직 방향을 따라 서로 이격되도록 적층된 게이트 전극들, 상기 게이트 전극들 중 복수 개를 관통하여 상기 수직 방향으로 연장된 채널, 상기 각 게이트 전극들에 접촉하여 상기 수직 방향으로 연장되며, 제1 금속 패턴, 상기 제1 금속 패턴의 하면 및 측벽을 커버하는 제1 배리어 패턴, 및 상기 제1 배리어 패턴의 하면 및 측벽을 커버하는 제1 금속 실리사이드 패턴을 포함하는 제1 콘택 플러그 구조물, 및 상기 기판의 주변 영역 상에서 상기 수직 방향으로 연장되어 상기 회로 패턴에 전기적으로 연결되며, 제2 금속 패턴, 및 상기 제2 금속 패턴의 하면 및 측벽을 커버하는 제2 배리어 패턴을 포함하는 제2 콘택 플러그 구조물을 구비할 수 있다.
상술한 본 발명의 다른 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, 셀 영역 및 주변 회로 영역을 포함하는 기판의 상면에 수직한 수직 방향을 따라 상기 기판의 셀 영역 상에 서로 이격되도록 배치된 제1 게이트 전극들을 포함하며, 층간 절연막에 의해 커버된 게이트 전극 구조물을 형성할 수 있다. 상기 층간 절연막을 관통하여 상기 수직 방향으로 연장되며, 상기 제1 게이트 전극들 일부를 각각 노출시키는 제1 콘택 홀들을 형성할 수 있다. 상기 노출된 제1 게이트 전극들 부분, 상기 제1 콘택 홀들의 측벽, 및 상기 층간 절연막 상에 폴리실리콘 막을 형성할 수 있다. 상기 층간 절연막을 관통하여 상기 기판의 주변 회로 영역 상에서 상기 수직 방향으로 연장되는 제2 콘택 홀을 형성할 수 있다. 상기 폴리실리콘 막, 상기 제2 콘택 홀의 내벽, 및 상기 층간 절연막 상에 배리어 막을 형성할 수 있다. 열처리를 통해 상기 배리어 막 및 상기 폴리실리콘 막을 서로 반응시켜 금속 실리사이드 막을 형성할 수 있다. 상기 제1 및 제2 콘택 홀들의 나머지 부분을 각각 채우는 제1 및 제2 금속 패턴들을 형성할 수 있다.
상술한 본 발명의 다른 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, 기판의 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되도록 배치된 게이트 전극들을 포함하며, 층간 절연막에 의해 커버된 게이트 전극 구조물을 형성할 수 있다. 상기 층간 절연막을 관통하여 상기 수직 방향으로 연장되며, 상기 게이트 전극들 일부를 각각 노출시키는 콘택 홀들을 형성할 수 있다. 상기 노출된 게이트 전극들 부분, 상기 콘택 홀들의 측벽, 및 상기 층간 절연막 상에 폴리실리콘 막을 형성할 수 있다. 상기 폴리실리콘 막 상에 배리어 막을 형성할 수 있다. 열처리를 통해 상기 배리어 막 및 상기 폴리실리콘 막을 서로 반응시켜 금속 실리사이드 막을 형성할 수 있다. 상기 콘택 홀들의 나머지 부분을 각각 채우는 제1 금속 패턴들을 형성할 수 있다.
상술한 본 발명의 다른 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, 셀 영역 및 주변 영역을 포함하는 기판 상에 회로 패턴을 형성할 수 있다. 상기 회로 패턴을 커버하는 제1 층간 절연막을 형성할 수 있다. 상기 기판의 셀 영역 상의 상기 제1 층간 절연막 부분 상에 베이스 패턴을 형성할 수 있다. 상기 기판의 상면에 수직한 수직 방향을 따라 상기 기판의 셀 영역 상에 서로 이격되도록 배치된 게이트 전극들을 포함하며, 상기 제1 층간 절연막 상에 형성된 제2 층간 절연막에 의해 커버된 게이트 전극 구조물을 형성할 수 있다. 상기 제2 층간 절연막을 관통하여 상기 수직 방향으로 연장되며, 상기 게이트 전극들 일부를 각각 노출시키는 제1 콘택 홀들을 형성할 수 있다. 상기 노출된 게이트 전극들 부분, 상기 제1 콘택 홀들의 측벽, 및 상기 층간 절연막 상에 폴리실리콘 막을 형성할 수 있다. 상기 제1 및 제2 층간 절연막들을 관통하여 상기 기판의 주변 영역 상에서 상기 수직 방향으로 연장되며 상기 회로 패턴의 일부를 노출시키는 제2 콘택 홀을 형성할 수 있다. 상기 폴리실리콘 막, 상기 노출된 회로 패턴 부분, 상기 제2 콘택 홀의 측벽, 및 상기 제2 층간 절연막 상에 배리어 막을 형성할 수 있다. 열처리를 통해 상기 배리어 막 및 상기 폴리실리콘 막을 서로 반응시켜 금속 실리사이드 막을 형성할 수 있다. 상기 제1 및 제2 콘택 홀들의 나머지 부분을 각각 채우는 제1 및 제2 금속 패턴들을 형성할 수 있다.
예시적인 실시예들에 따른 수직형 메모리 장치에서, 수직 방향으로 적층된 게이트 전극들에 각각 접촉하도록 형성되는 콘택 플러그들이 대응하는 상기 게이트 전극들을 관통하지 않고 그 내부에 형성됨으로써 접촉 저항이 감소될 수 있으며, 서로 다른 층에 형성된 게이트 전극들 사이의 전기적 쇼트 발생이 방지될 수 있다.
도 1 내지 도 14는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 15 내지 도 20은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 21 내지 도 23은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 예시적인 실시예들에 따른 수직형 모리 장치 및 그 제조 방법에 대하여 상세하게 설명한다.
도 1 내지 도 14는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 이때, 도 11 및 13은 도 10 및 12의 각 X 영역들에 대한 확대 단면도들이다.
이하에서는, 기판 상면에 실질적으로 평행한 수평 방향들 중에서 서로 교차하는 두 방향들을 각각 제1 및 제2 방향들로 정의하고, 상기 기판 상면에 실질적으로 수직한 방향을 제3 방향으로 정의한다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
도 1을 참조하면, 제1 및 제2 영역들(I, II)을 포함하는 기판(100)의 제2 영역(II) 상에 게이트 구조물(140)을 형성할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
게이트 구조물(140)은 기판(100) 상에 게이트 절연막, 게이트 전극막 및 게이트 마스크 막을 순차적으로 적층하고 이들을 패터닝함으로써 형성될 수 있다. 이에 따라, 게이트 구조물(140)은 순차적으로 적층된 게이트 절연 패턴(110), 제2 게이트 전극(120) 및 게이트 마스크(130)를 포함할 수 있다. 게이트 절연 패턴(110)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제2 게이트 전극(120)은 예를 들어, 텅스텐, 티타늄, 알루미늄 등의 금속 및/또는 도핑된 폴리실리콘을 포함할 수 있으며, 게이트 마스크(130)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
한편, 게이트 구조물(140)의 측벽에는 게이트 스페이서(150)가 형성될 수 있다. 게이트 스페이서(150)는 게이트 구조물(140)을 커버하는 게이트 스페이서 막을 기판(100) 상에 형성한 후, 이를 이방성 식각함으로써 형성될 수 있다. 게이트 스페이서(150)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 이에 따라 게이트 마스크(130)에 병합될 수도 있다. 게이트 스페이서(150)를 형성한 후, 게이트 구조물(140)에 인접한 기판(100) 상부에 불순물을 주입하여 제1 불순물 영역(105)을 형성할 수 있다. 제1 불순물 영역(105)은 n형 불순물 혹은 p형 불순물을 포함할 수 있으며, 게이트 구조물(140)과 함께 트랜지스터를 형성할 수 있다. 이때, 제1 불순물 영역(105)은 상기 트랜지스터의 소스/드레인 영역 역할을 수행할 수 있다.
이후, 기판(100) 상에 게이트 구조물(140) 및 게이트 스페이서(150)을 커버하는 제1 절연막 및 식각 저지막을 형성한 후, 이들을 패터닝하여, 기판(100)의 제1 영역(I) 상에 순차적으로 적층된 제1 절연 패턴(162) 및 제1 희생 패턴(172)을 형성하고, 기판(100)의 제2 영역(II) 상에 순차적으로 적층된 제2 절연 패턴(164) 및 식각 저지 패턴(174)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 절연 패턴(162) 및 제1 희생 패턴(172)은 상부에서 보았을 때, 기판(100)의 제1 영역(I) 상에 직사각 형상을 갖도록 형성될 수 있으며, 제2 절연 패턴(164) 및 식각 저지 패턴(174)은 상부에서 보았을 때, 기판(100)의 제2 영역(II) 상에서 게이트 구조물(140) 및 게이트 스페이서(150)를 커버하도록 형성될 수 있다.
상기 제1 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 상기 식각 저지막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 2를 참조하면, 기판(100) 상에 제1 및 제2 절연 패턴들(162, 164), 제1 희생 패턴(172), 및 식각 저지 패턴(174)을 커버하는 제1 층간 절연막(180)을 형성할 수 있다.
제1 층간 절연막(180)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 일 실시예에 있어서, 제1 층간 절연막(180)은 순차적으로 적층된 제1 및 제2 막들을 포함할 수 있으며, 이때 상기 제1 및 제2 막들은 각각, 예를 들어, 고밀도 플라스마(HDP) 산화물 및 테오스(TEOS)를 포함할 수 있다.
이후, 제1 층간 절연막(180) 상에 희생막 및 제2 절연막을 교대로 반복적으로 적층할 수 있다. 이에 따라, 복수의 희생막들 및 복수의 제2 절연막들이 상기 제3 방향을 따라 교대로 적층될 수 있다. 도 2에는 예시적으로, 6개 층의 희생막들 및 6개 층의 제2 절연막들이 교대로 형성된 것이 도시되어 있으나, 상기 희생막 및 상기 제2 절연막의 개수는 이에 한정되지 않으며, 각각 더 많거나 혹은 더 적은 개수로 형성될 수도 있다.
상기 제2 절연막은 예를 들어, 테오스(TEOS), HDP 산화물 또는 피이오엑스(PEOX) 등과 같은 실리콘 산화물을 포함할 수 있으며, 상기 희생막은 상기 제2 절연막에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물을 포함할 수 있다.
최상층에 형성된 제2 절연막을 부분적으로 커버하는 포토레지스트 패턴(도시되지 않음)을 상기 최상층 제2 절연막 상에 형성한 후, 이를 식각 마스크로 사용하여 상기 최상층 제2 절연막 및 그 하부의 최상층 희생막을 식각한다. 이에 따라, 상기 최상층 희생막 하부에 형성된 제2 절연막의 일부가 노출될 수 있다. 상기 포토레지스트 패턴의 면적을 일정한 비율로 축소시킨 후, 이를 식각 마스크로 사용하여 상기 최상층 제2 절연막, 상기 최상층 희생막, 상기 노출된 제2 절연막, 및 그 하부의 희생막을 다시 식각하는 트리밍 공정을 수행한다. 상기 트리밍 공정을 반복적으로 수행함으로써, 기판(100)의 제1 영역(I) 상에는 순차적으로 적층된 제2 희생 패턴(210) 및 제3 절연 패턴(220)으로 각각 구성되는 복수 개의 계단들을 포함하는 계단 형상의 몰드가 형성될 수 있으며, 기판(100)의 제2 영역(II) 상에는 제1 층간 절연막(180) 상면이 노출될 수 있다.
예시적인 실시예들에 있어서, 상기 몰드에 포함된 계단들은 하층에서 상층으로 갈수록 일정한 비율로 감소하는 면적을 가질 수 있다. 또한 상기 몰드의 최하층 계단은 상부에서 보았을 때, 제1 절연 패턴(162) 및 제1 희생 패턴(172)을 포함하는 계단보다 작은 면적을 가질 수 있다.
도 3을 참조하면, 제2 희생 패턴들(210) 중 적어도 일부의 상기 제1 방향으로의 각 말단부들의 두께를 증가시킬 수 있다.
일 실시예에 있어서, 상부 계단들에 의해 커버되지 않고 노출되는 각 계단들의 노출부에 포함된 제3 절연 패턴(220)의 말단부를 제거하여 제2 희생 패턴(210)의 말단부를 노출시킨 후, 상기 노출된 제2 희생 패턴(210)의 말단부 상에 제2 희생 패턴(210)과 동일한 물질을 추가로 증착함으로써, 각 제2 희생 패턴들(210)의 말단부의 두께를 증가시킬 수 있다. 이에 따라, 각 제2 희생 패턴들(210)의 상기 제1 방향으로의 말단부는 다른 부분들에 비해 상면의 높이가 더 높아질 수 있으며, 더 큰 두께를 가질 수 있다.
도 3에서는 최상층을 제외한 각 제2 희생 패턴들(210)의 말단부의 두께가 증가된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않으며, 예를 들어 모든 제2 희생 패턴들(210)의 말단부들의 두께가 증가될 수도 있다.
도 4를 참조하면, 상기 몰드를 커버하는 제2 층간 절연막(230)을 제1 층간 절연막(180) 상에 형성할 수 있으며, 제2 층간 절연막(230) 상부에 평탄화 공정을 수행할 수 있다.
상기 평탄화 공정은 예를 들어, 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 포함할 수 있으며, 최상층 제3 절연 패턴(220) 상면이 노출될 때까지 수행될 수도 있고 혹은 이보다 높은 높이까지 수행될 수도 있다.
이후, 제2 층간 절연막(230) 상에 제1 마스크(도시되지 않음)를 형성한 후, 이를 식각 마스크로 사용하여 하부의 제2 층간 절연막(230), 제3 절연 패턴들(220), 제2 희생 패턴들(210), 제1 층간 절연막(180), 제1 희생 패턴(172), 및 제1 절연 패턴(162)을 식각함으로써, 이들을 관통하여 기판(100)의 제1 영역(I)을 노출시키는 채널 홀(hole)(240)을 형성할 수 있다.
채널 홀(240)은 상기 제1 및 제2 방향들을 따라 각각 복수 개로 형성되어 채널 홀 어레이(array)를 형성할 수 있다.
이후, 선택적 에피택시얼 성장(SEG) 공정을 수행하여, 채널 홀(240)을 부분적으로 채우는 에피택시얼 층(250)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 SEG 공정은 실리콘 소스 가스, 식각 가스 및 캐리어 가스를 사용하여 수행될 수 있으며, 이에 따라 에피택시얼 층(250)으로서 단결정 실리콘 층이 형성될 수 있다.
상기 SEG 공정에서, 상기 실리콘 소스 가스로서 예를 들어, 실란(SiH4) 가스, 다이실란(Si2H6) 가스, 디클로로실란(SiH2Cl2) 가스 등을 사용할 수 있고, 상기 식각 가스로서 예를 들어, 염화수소(HCl) 가스를 사용할 수 있으며, 상기 캐리어 가스로서 예를 들어, 수소(H2) 가스를 사용할 수 있다.
예시적인 실시예들에 있어서, 에피택시얼 층(250)의 상면의 높이는 제1 층간 절연막(180)의 저면보다는 높고 제1 층간 절연막(180)의 상면보다는 낮을 수 있다.
도 5를 참조하면, 상기 제1 마스크를 제거한 후, 채널 홀들(240)의 측벽, 에피택시얼 층(250)의 상면, 및 제2 층간 절연막(230)의 상면에 제1 블로킹 막, 전하 저장막, 터널 절연막 및 제1 스페이서 막(도시되지 않음)을 순차적으로 형성하고, 상기 제1 스페이서 막을 이방성 식각하여 채널 홀들(240)의 측벽 상에만 잔류하는 제1 스페이서(도시되지 않음)를 형성한 후, 상기 제1 스페이서를 식각 마스크로 사용하여 상기 터널 절연막, 상기 전하 저장막 및 상기 제1 블로킹 막을 식각함으로써, 에피택시얼 층(250) 및 채널 홀들(240)의 측벽 상에 저면 중앙부가 뚫린 컵 형상을 갖는 터널 절연 패턴(280), 전하 저장 패턴(270) 및 제1 블로킹 패턴(260)을 각각 형성할 수 있다. 이때, 에피택시얼 층(250)의 상부도 부분적으로 함께 제거될 수 있다. 한편, 터널 절연 패턴(280), 전하 저장 패턴(270) 및 제1 블로킹 패턴(260)은 함께 전하 저장 구조물(290)을 형성할 수 있다.
터널 절연 패턴(280) 및 제1 블로킹 패턴(260)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 전하 저장 패턴(270)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 제1 스페이서를 제거한 후, 노출된 에피택시얼 층(250), 터널 절연 패턴(280), 및 제2 층간 절연막(230) 상에 채널막을 형성하고, 채널 홀들(240)의 나머지 부분을 충분히 채우는 충전막을 상기 채널막 상에 형성한다.
상기 채널막은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 비정질 실리콘을 포함할 수 있으며, 상기 충전막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 상기 채널막이 비정질 실리콘을 포함하도록 형성되는 경우, 이후 레이저 에피택시얼 성장 공정 혹은 고상 에피택시 공정을 추가적으로 수행하여 이를 결정질 실리콘으로 변환시킬 수 있다.
이후, 제2 층간 절연막(230)의 상면이 노출될 때까지 상기 충전막 및 상기 채널막을 평탄화함으로써, 각 채널 홀들(240)의 나머지 부분을 채우는 충전 패턴(310)을 형성할 수 있으며, 상기 채널막은 채널(300)로 변환될 수 있다.
이에 따라, 각 채널 홀들(240) 내 에피택시얼 층(250) 상에는 전하 저장 구조물(290), 채널(300) 및 충전 패턴(310)이 순차적으로 적층될 수 있다. 이때, 전하 저장 구조물(290)은 저면 중앙부가 뚫린 컵 형상으로 형성될 수 있고, 채널(300)은 컵 형상으로 형성될 수 있으며, 충전 패턴(310)은 필라(pillar) 형상으로 형성될 수 있다.
채널(300)이 형성되는 채널 홀들(240)이 상기 채널 홀 어레이를 형성함에 따라, 채널(300) 역시 이에 대응하여 채널 어레이를 형성할 수 있다.
이후, 충전 패턴(310), 채널(300), 및 전하 저장 구조물(290)로 구성되는 제1 구조물의 상부를 제거하여 트렌치(도시되지 않음)를 형성하고, 상기 트렌치를 채우는 캐핑 패턴(320)을 형성할 수 있다.
구체적으로, 상기 제1 구조물의 상부를 에치 백 공정을 통해 제거하여 상기 트렌치를 형성한 후, 상기 트렌치를 채우는 캐핑막을 상기 제1 구조물 및 제2 층간 절연막(230) 상에 형성하고, 제2 층간 절연막(230)의 상면이 노출될 때까지 상기 캐핑막의 상부를 평탄화하여 캐핑 패턴(320)을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 캐핑막은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 비정질 실리콘을 포함하도록 형성될 수 있으며, 상기 캐핑막이 비정질 실리콘을 포함하도록 형성되는 경우, 이를 결정화시키는 공정이 추가적으로 수행될 수도 있다.
한편, 각 채널 홀들(240) 내부에 형성되는 상기 제1 구조물, 에피택시얼 층(250) 및 캐핑 패턴(320)은 제2 구조물을 정의할 수 있다.
도 6을 참조하면, 제2 층간 절연막(230) 및 캐핑 패턴(320) 상에 제3 층간 절연막(330)을 형성한다. 제3 층간 절연막(330) 상에 제2 마스크(도시되지 않음)를 형성한 후, 이를 식각 마스크로 사용하여 하부의 제3 층간 절연막(330), 제2 층간 절연막(230), 제3 절연 패턴들(220), 제2 희생 패턴들(210), 제1 층간 절연막(180), 제1 희생 패턴(172), 및 제1 절연 패턴(162)을 관통하는 제1 개구(도시하지 않음)를 형성하여 기판(100) 상면을 노출시킨다. 제3 층간 절연막(330)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있으며, 이에 따라 하부의 제2 층간 절연막(230)에 병합될 수도 있다.
예시적인 실시예들에 있어서, 상기 제1 개구는 기판(100)의 제1 영역(I) 상에서 상기 제1 방향을 따라 연장되도록 형성될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
상기 제2 마스크를 제거한 후, 상기 제1 개구에 의해 노출된 제1 및 제2 희생 패턴들(172, 210)을 제거하여, 각 층의 제3 절연 패턴들(220) 사이, 제1 층간 절연막(180)과 최하층 제3 절연 패턴(220) 사이, 및 제1 층간 절연막(180)과 제1 절연 패턴(162) 사이에 갭(도시하지 않음)을 형성할 수 있으며, 상기 갭에 의해 제1 블로킹 패턴(260)의 외측벽 일부 및 에피택시얼 층(250)의 측벽 일부가 노출될 수 있다. 예시적인 실시예들에 따르면, 인산 혹은 황산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 상기 제1 개구에 의해 노출된 제1 및 제2 희생 패턴들(172, 210)을 제거할 수 있다.
이후, 노출된 제1 블로킹 패턴(260)의 외측벽, 노출된 에피택시얼 층(250)의 측벽, 상기 갭의 내벽, 제1 및 제3 절연 패턴들(162, 220)의 표면, 노출된 기판(100) 상면, 및 제3 층간 절연막(330)의 상면에 제2 블로킹 막(340)을 형성하고, 제2 블로킹 막(340) 상에 게이트 배리어막을 형성한 후, 상기 갭의 나머지 부분을 충분히 채우는 게이트 도전막을 상기 게이트 배리어막 상에 형성한다.
이후, 상기 게이트 도전막 및 상기 게이트 배리어막을 부분적으로 제거하여, 상기 갭 내부에 각각 게이트 도전 패턴(360) 및 게이트 배리어 패턴(350)을 형성할 수 있으며, 이들은 함께 제1 게이트 전극(370)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 게이트 도전막 및 상기 게이트 배리어막은 습식 식각 공정을 통해 부분적으로 제거될 수 있다. 게이트 도전 패턴(360)은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함할 수 있으며, 게이트 배리어 패턴(350)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 전극(370)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 즉, 상기 제1 방향으로 연장되는 상기 각 복수 개의 제1 게이트 전극들(370)은 상기 제1 개구에 의해 상기 제2 방향으로 서로 이격될 수 있다.
또한, 제1 게이트 전극(370)은 상기 제3 방향을 따라 복수의 층들에 각각 형성되어 서로 이격될 수 있으며, 이들은 함께 게이트 전극 구조물을 형성할 수 있다. 이때, 상부 층들에 형성된 제1 게이트 전극들(370)에 의해 커버되지 않고 노출되는 각 제1 게이트 전극들 부분(370)을 패드로 지칭하기로 한다. 예시적인 실시예들에 있어서, 제1 게이트 전극들(370) 중 적어도 하나의 패드는 다른 부분에 비해 더 높은 상면을 가짐에 따라 더 큰 두께를 가질 수 있다. 도면 상에서는 최하층 및 최상층에 형성된 제1 게이트 전극들(370)을 제외한 나머지 각 제2 게이트 전극들(370)의 패드가 상대적으로 더 큰 두께를 갖는 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
상기 게이트 전극 구조물은 상기 제3 방향을 따라 순차적으로 형성된 그라운드 선택 라인(GSL)(410), 워드 라인(420) 및 스트링 선택 라인(SSL)(430)을 포함할 수 있다. 이때, GSL(410)은 최하층에 형성될 수 있으며, 각 워드 라인(420) 및 SSL(430)은 GSL(410) 상에서 1개 혹은 복수 개의 층들에 형성될 수 있다. 예시적인 실시예들에 있어서, SSL(430)은 최상층 및 그 하부의 1개의 층에 형성될 수 있으며, 워드 라인(420)은 GSL(410) 및 SSL(430) 사이에서 복수 개의 층들에 형성될 수 있다.
이후, 상기 제1 개구에 의해 노출된 기판(100) 상부에 불순물을 주입하여 제2 불순물 영역(도시하지 않음)을 형성할 수 있다. 상기 불순물은 인, 비소와 같은 n형 불순물을 포함할 수 있다.
이후, 상기 제1 개구에 의해 노출된 기판(100) 상면, 상기 제1 개구의 측벽, 및 제3 층간 절연막(330) 상면에 제2 스페이서 막(도시되지 않음)을 형성한 후, 상기 제2 스페이서 막을 이방성 식각함으로써, 상기 제1 개구의 측벽 상에 제2 스페이서(도시하지 않음)를 형성할 수 있다. 이에 따라 기판(100) 상부에 형성된 상기 제2 불순물 영역의 일부가 노출될 수 있다. 상기 제2 스페이서 막은 예를 들어, 산화물 혹은 질화물과 같은 절연 물질을 포함할 수 있다.
이후, 노출된 상기 제2 불순물 영역 상에 상기 제1 개구의 나머지 부분을 채우는 공통 소스 라인(CSL)(도시하지 않음)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 제1 개구를 채우는 도전막을 상기 노출된 제2 불순물 영역 상면, 상기 제2 스페이서, 및 제3 층간 절연막(330) 상에 형성한 후, 제3 층간 절연막(330)의 상면이 노출될 때까지 상기 도전막 상부를 평탄화함으로써, 상기 CSL을 형성할 수 있다. 이때, 제3 층간 절연막(330) 상면에 형성된 제2 블로킹 막(340) 부분도 함께 제거될 수 있다. 상기 CSL은 상기 제1 개구 내에 형성되어 하부의 상기 제2 불순물 영역 상면에 접촉할 수 있다. 상기 CSL은 예를 들어, 금속, 금속 질화물 등과 같은 도전성 물질을 포함할 수 있다.
도 7을 참조하면, 제3 층간 절연막(330), 상기 CSL, 상기 제2 스페이서 및 제2 블로킹 막(340) 상에 제4 층간 절연막(450)을 형성한 후, 제4 층간 절연막(450) 상에 제3 마스크(460)를 형성하고, 이를 식각 마스크로 사용하여 제1 내지 제4 층간 절연막들(180, 230, 330, 450)을 식각함으로써 제1 및 제2 콘택 홀들(472, 474)을 형성할 수 있다.
제3 마스크(460)는 예를 들어, 비정질 탄소막(ACL), 실리콘-온-하드마스크(SOH), 포토레지스트 패턴 등을 포함할 수 있다.
제1 콘택 홀(472)은 제3 및 제4 층간 절연막들(330, 450)을 관통하여 캐핑 패턴(320)의 상면을 노출시킬 수 있고, 제2 콘택 홀(474)의 일부는 제2 내지 제4 층간 절연막들(230, 330, 450)을 관통하여 제1 게이트 전극들(370) 중 워드 라인(420) 및 SSL(430)의 패드들 상면을 노출시킬 수 있으며, 제2 콘택 홀(474)의 나머지 일부는 제1 내지 제4 층간 절연막들(180, 230, 330, 450)을 관통하여 제1 게이트 전극들(370) 중 GSL(410)의 패드 상면을 노출시킬 수 있다.
예시적인 실시예들에 있어서, 각 제2 콘택 홀들(474)은 제1 게이트 전극(370)에 포함된 게이트 도전 패턴(360)의 상면을 노출시킬 수 있으며, 각 제2 콘택 홀들(474) 형성 시, 상기 노출된 게이트 도전 패턴(360) 상면 하부의 일부도 함께 제거될 수 있다.
도 8을 참조하면, 제3 마스크(460)를 제거한 후, 제1 및 제2 콘택 홀들(472, 474)의 측벽들, 및 제1 및 제2 콘택 홀들(472, 474)에 의해 노출된 캐핑 패턴(320) 및 게이트 도전 패턴들(360)의 상면들 상에 산화 방지막(480)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제3 마스크(460)는 산소 플라즈마를 사용하는 애싱(ashing) 공정에 의해 제거될 수 있으며, 이때 제2 콘택 홀들(472, 474)에 의해 노출된 게이트 도전 패턴들(360)의 상면들에 금속 산화막이 형성될 수 있다.
이에 따라, 상기 금속 산화막을 제거하기 위한 제1 클리닝 공정을 수행할 수 있다. 예시적인 실시예들에 있어서, 상기 제1 클리닝 공정은 습식 식각 공정을 포함할 수 있다. 상기 제1 클리닝 공정 시, 제2 콘택 홀들(472, 474)에 의해 노출된 게이트 도전 패턴들(360) 부분이 부분적으로 제거될 수 있다.
산화 방지막(480)은 상기 제1 클리닝 공정 후 형성될 수 있다. 산화 방지막(480)은 예를 들어, 폴리실리콘과 같은 반도체 물질을 포함할 수 있다.
도 9를 참조하면, 기판(100)의 제1 영역(I)을 커버하며 기판(100)의 제2 영역(II)의 일부를 노출시키는 제4 마스크(490)를 산화 방지막(480) 상에 형성한 후, 이를 식각 마스크로 사용하여 산화 방지막(480), 제1 내지 제4 층간 절연막들(180, 230, 330, 450), 식각 저지 패턴(174) 및 제2 절연 패턴(164)을 식각함으로써 제3 콘택 홀(500)을 형성할 수 있다.
제4 마스크(490)는 제3 마스크(460)와 실질적으로 동일한 물질을 포함할 수 있다. 제4 마스크(490)는 낮은 갭필 특성을 가질 수 있으며, 이에 따라 제1 및 제2 콘택 홀들(472, 474) 내부에는 형성되지 않을 수 있다.
제3 콘택 홀(500)은 게이트 구조물(140)에 포함된 제2 게이트 전극(120)의 상면을 노출시키거나, 혹은 기판(100)의 제2 영역(II) 상부에 형성된 제1 불순물 영역(105) 상면을 노출시킬 수 있으며, 제3 콘택 홀(500) 형성 시, 상기 노출된 제2 게이트 전극(120)의 상면 하부의 일부 혹은 제1 불순물 영역(105) 상면 하부의 일부도 함께 제거될 수 있다.
한편, 기판(100)의 제2 영역(II) 상의 산화 방지막(480) 부분은 제3 콘택 홀(500) 형성에 따라, 제1 산화 방지 패턴(488)으로 잔류할 수 있다.
도 10을 참조하면, 제4 마스크(490)를 제거하여 산화 방지막(480) 및 제1 산화 방지 패턴(488)을 노출시킨 후, 상기 노출된 산화 방지막(480) 및 제1 산화 방지 패턴(488), 제3 콘택 홀(500)의 측벽, 및 제3 콘택 홀(500)에 의해 노출된 제2 게이트 전극(120) 및 제1 불순물 영역(105)의 상면들 상에 배리어 막을 형성할 수 있다.
예시적인 실시예들에 있어서, 제4 마스크(490)는 산소 플라즈마를 사용하는 애싱 공정에 의해 제거될 수 있으며, 이때 각 제2 콘택 홀들(472, 474)에 의해 노출된 게이트 도전 패턴들(360)의 상면은 산화 방지막(480)에 의해 커버되어 있으므로, 금속 산화막 형성이 억제될 수 있다. 이에 따라, 상기 금속 산화막을 제거하기 위한 별도의 클리닝 공정을 수행하지 않을 수 있으므로, 게이트 도전 패턴들(360)의 추가적인 식각이 억제될 수 있다.
예시적인 실시예들에 있어서, 상기 배리어 막은 순차적으로 적층된 제1 금속막(510) 및 금속 질화막(520)을 포함할 수 있다. 금속 질화막(520)은 이후 형성되는 제1 내지 제3 금속 패턴들(542, 544, 546, 도 14 참조)과 제1 금속막(510) 사이의 접착력을 증대시키기 위해 형성될 수 있다.
제1 금속막(510)은 예를 들어, 티타늄, 탄탈륨 등을 포함할 수 있으며, 금속 질화막(520)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등을 포함할 수 있다.
도 12 및 13을 참조하면, 상기 배리어 막에 열처리 공정을 수행함으로써, 하부의 산화 방지막(480)과 반응하여 금속 실리사이드 막(530)이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 열처리에 의해서 상기 배리어 막 중에서 하부의 제1 금속막(510)과 이에 접촉하는 산화 방지막(480)이 서로 반응함으로써 금속 실리사이드 막(530)이 형성될 수 있다. 이때, 기판(100)의 제2 영역(II) 상에서는 잔류하는 제1 산화 방지 패턴(488)과 제1 금속막(510)이 서로 반응하여 제3 금속 실리사이드 패턴(538)이 형성될 수 있다. 다만, 제1 금속막(510) 중에서도 산화 방지막(480) 혹은 제1 산화 방지 패턴(488)으로부터 상대적으로 가까운 부분만이 금속 실리사이드 막(530) 혹은 제3 금속 실리사이드 패턴(538)으로 변환될 수 있다.
예시적인 실시예들에 있어서, 상기 열처리는 질소 분위기 하에서 수행될 수 있으며, 이에 따라 제1 금속막(510) 중에서 산화 방지막(480) 혹은 제1 산화 방지 패턴(488)으로부터 상대적으로 멀어서 금속 실리사이드 막(530) 혹은 제3 금속 실리사이드 패턴(538)으로 변환되지 않은 부분은 금속 질화막으로 변환되어 제1 금속막(510) 상에 형성된 금속 질화막(520)에 병합될 수 있다. 이에 따라, 금속 실리사이드 막(530) 혹은 제3 금속 실리사이드 패턴(538)은 예를 들어, 티타늄 실리사이드, 탄탈륨 실리사이드 등을 포함할 수 있으며, 병합된 금속 질화막(520)은 티타늄 질화물, 탄탈륨 질화물 등을 포함할 수 있다.
한편, 기판(100)의 제2 영역(II)에 형성된 제1 불순물 영역(105)과 상기 배리어 막에 포함된 제1 금속막(510)이 상기 열처리에 의해 서로 반응함으로써 제4 금속 실리사이드 패턴(539)이 형성될 수 있다. 이때, 제4 금속 실리사이드 패턴(539)은 제1 불순물 영역(105)의 전부 혹은 일부가 변환될 수 있다.
도 14를 참조하면, 제1 내지 제3 콘택 홀들(472, 474, 500)의 나머지 부분을 채우는 제2 금속막을 금속 질화막(520) 상에 형성한 후, 제4 층간 절연막(450)의 상면이 노출될 때까지 상기 제2 금속막, 금속 질화막(520), 금속 실리사이드 막(530) 및 제3 금속 실리사이드 패턴(538)을 평탄화할 수 있다.
이에 따라, 제1 콘택 홀(472) 내에는 캐핑 패턴(320)의 상면에 순차적으로 적층된 제1 금속 실리사이드 패턴(532), 제1 금속 질화 패턴(522) 및 제1 금속 패턴(542)을 포함하는 제1 콘택 플러그 구조물(552)이 형성될 수 있고, 제2 콘택 홀(474) 내에는 제1 게이트 전극(370)에 포함된 게이트 도전 패턴(360)의 상면에 순차적으로 적층된 제2 금속 실리사이드 패턴(534), 제2 금속 질화 패턴(524) 및 제2 금속 패턴(544)을 포함하는 제2 콘택 플러그 구조물(554)이 형성될 수 있으며, 제3 콘택 홀(500) 내에는 제1 불순물 영역(105) 상부에 형성된 제4 금속 실리사이드 패턴(539)의 상면 혹은 게이트 구조물(140)에 포함된 제2 게이트 전극(120) 상면에 순차적으로 적층된 제3 금속 질화 패턴(526) 및 제3 금속 패턴(546)을 포함하는 제3 콘택 플러그 구조물(556)이 형성될 수 있다. 제1 내지 제3 금속 질화 패턴들(522, 524, 526)은 각각 제1 내지 제3 배리어 패턴들로 지칭될 수도 있다.
이후, 각 제1 내지 제3 콘택 플러그 구조물들(552, 554, 556)에 연결되는 상부 배선들을 추가로 형성함으로써 상기 수직형 메모리 장치를 완성할 수 있다.
전술한 바와 같이, 제1 게이트 전극(370)을 노출시키는 제2 콘택 홀(474)을 형성한 후, 상기 노출된 제1 게이트 전극(370) 상면 및 제2 콘택 홀(474) 측벽에 산화 방지막(480)을 형성함으로써, 제3 콘택 홀(500) 형성을 위한 제4 마스크(490)를 제거하는 애싱 공정에서 산소 플라즈마에 의해 제1 게이트 전극(370) 상면에 금속 산화막이 형성되지 않을 수 있다.
또한, 산화 방지막(480)이 절연 물질이 아닌 반도체 물질, 예를 들어 폴리실리콘을 포함함으로써, 이후 제2 콘택 플러그 구조물(554)과 제1 게이트 전극(370) 사이의 전기적인 연결을 위해 산화 방지막(480) 제거 공정을 수행할 필요가 없으며, 이에 따라 상기 산화 방지막(480) 제거 공정 시 그 하부의 제1 게이트 전극(370) 부분이 함께 제거됨으로써 제2 콘택 홀(474)이 제1 게이트 전극(370)을 관통하는 현상이 방지될 수 있다.
한편, 상기 노출된 제1 게이트 전극(370) 상면에 형성된 산화 방지막(480) 부분은 열처리 공정에 의해 금속 실리사이드 막(530)으로 변환됨으로써, 제1 게이트 전극(370)과 제2 콘택 플러그 구조물(554) 사이의 저항 증가가 억제될 수 있다.
전술한 공정들을 통해 제조된 수직형 메모리 장치는 제1 및 제2 영역들(I, II)을 포함하는 기판(100)의 상면에 수직한 상기 수직 방향을 따라 기판(100)의 제1 영역(I) 상에 서로 이격되도록 적층된 제1 게이트 전극들(370), 제1 게이트 전극들(370) 중 복수 개를 관통하여 상기 수직 방향으로 연장된 채널(300), 각 제1 게이트 전극들(370)에 접촉하여 상기 수직 방향으로 연장되며, 제2 금속 패턴(544), 제2 금속 패턴(544)의 하면 및 측벽을 커버하는 제2 배리어 패턴(524) 및 제2 배리어 패턴(524)의 하면 및 측벽을 커버하는 제2 금속 실리사이드 패턴(534)을 포함하는 제2 콘택 플러그 구조물(554), 및 기판(100)의 제2 영역(II) 상에 형성되어 상기 수직 방향으로 연장되며, 제3 금속 패턴(546) 및 제3 금속 패턴(546)의 하면 및 측벽을 커버하는 제3 배리어 패턴(526)을 포함하는 제3 콘택 플러그 구조물(556)을 구비할 수 있다.
도 15 내지 도 20은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 이때, 도 19는 도 18의 X 영역에 대한 확대 단면도이다.
상기 수직형 메모리 장치의 제조 방법은 도 1 내지 도 14를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 15를 참조하면, 도 1 내지 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 도 15에 도시된 산화 방지막(480)은 도 8을 참조로 설명한 공정을 통해 형성되는 산화 방지막(480)에 비해서 상대적으로 더 두꺼운 두께로 형성될 수 있다.
도 16을 참조하면, 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
도 17을 참조하면, 제4 마스크(490)를 제거한 후, 제1 불순물 영역(105) 상에 잔류하는 잔류물을 제거하는 제2 클리닝 공정을 수행할 수 있다.
즉, 제4 마스크(490) 제거를 위한 애싱 공정에 의해서 제1 불순물 영역(105) 상에 잔류물이 잔류할 수 있으며, 상기 제2 클리닝 공정을 통해 이를 제거할 수 있다. 예시적인 실시예들에 있어서, 상기 제2 클리닝 공정은 건식 식각 공정을 포함할 수 있으며, 상기 건식 식각 공정에 의해 산화 방지막(480)의 일부가 함께 제거될 수 있다. 즉, 제1 및 제2 콘택 홀들(472, 474)에 의해 노출된 캐핑 패턴(320) 및 제1 게이트 전극(370) 상면에 형성된 산화 방지막(480) 부분과, 제4 층간 절연막(450) 상면에 형성된 산화 방지막(480) 부분이 부분적으로 제거될 수 있으나, 이들 부분이 모두 제거되지는 않고 적어도 일부는 잔류하여 제1 게이트 전극(370) 상면이 산화 방지막(480)에 의해 여전히 커버될 수 있다.
도 18 및 19를 참조하면, 도 10 및 11을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 캐핑 패턴(320) 및 제1 게이트 전극(370) 상면에 형성된 산화 방지막(480) 부분은 제1 및 제2 콘택 홀들(472, 474)의 측벽에 형성된 산화 방지막(480) 부분에 비해서 상대적으로 얇은 두께를 가지므로, 열처리 공정에 의해 모두 금속 실리사이드 막(530)으로 변환되지 못하고 제2 산화 방지 패턴(485)으로 잔류할 수 있다.
도 20을 참조하면, 도 12 내지 도 14를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 수직형 메모리 장치를 완성할 수 있다.
상기 수직형 메모리 장치 제조 방법에서는, 제2 클리닝 공정을 통해 제1 불순물 영역(105) 상에 잔류하는 잔류물을 제거함으로써, 제3 콘택 플러그 구조물(556)과 제1 불순물 영역(105) 사이의 접촉 저항 증가를 방지할 수 있다.
도 21 내지 도 23은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
상기 수직형 메모리 장치의 제조 방법은 도 1 내지 도 14를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 21을 참조하면, 제3 및 제4 영역들(III, IV)을 포함하는 기판(600) 상에 회로 패턴을 형성하고, 이를 커버하는 제1 및 제2 하부 층간 절연막들(660, 730)을 기판(600) 상에 순차적으로 형성할 수 있다.
상기 수직형 메모리 장치는 씨오피(COP) 구조를 가질 수 있다. 즉, 기판(600) 상에는 상기 회로 패턴이 형성되는 회로 패턴 영역과 셀 영역이 상기 제3 방향으로 적층될 수 있다. 이때, 상기 셀 영역은 기판(600)의 제3 영역(III) 상에 형성될 수 있으며, 기판(600)의 제4 영역(IV)은 주변 영역으로 지칭될 수 있다. 기판(600)은 상부에 소자 분리 패턴(610)이 형성된 필드 영역과, 그렇지 않은 액티브 영역(605)으로 분리될 수 있다.
상기 회로 패턴은 트랜지스터, 하부 콘택 플러그, 하부 배선, 하부 비아 등을 포함할 수 있다. 일 실시예에 있어서, 기판(600) 상에는 하부 게이트 구조물(650), 및 이에 인접하는 액티브 영역(605) 상부에 형성된 제3 및 제4 불순물 영역들(602, 604)을 포함하는 트랜지스터가 형성될 수 있다. 하부 게이트 구조물(650)은 기판(600) 상에 순차적으로 적층된 하부 게이트 절연 패턴(620), 하부 게이트 전극(630) 및 하부 게이트 마스크(640)를 포함할 수 있다.
제1 하부 층간 절연막(660)은 기판(600) 상에 형성되어 상기 트랜지스터를 커버할 수 있으며, 제1 및 제2 하부 콘택 플러그들(672, 674)은 제1 하부 층간 절연막(660)을 관통하여 제3 및 제4 불순물 영역들(602, 604)에 각각 접촉할 수 있다.
제1 및 제2 하부 배선들(682, 684)은 제1 하부 층간 절연막(660) 상에 형성되어 제1 및 제2 하부 콘택 플러그들(672, 674) 상면에 각각 접촉할 수 있다. 제2 하부 배선(684) 상에는 제1 하부 비아(690), 제3 하부 배선(700), 제2 하부 비아(710) 및 제4 하부 배선(720)이 순차적으로 적층될 수 있다.
제2 하부 층간 절연막(730)은 제1 하부 층간 절연막(660) 상에 형성되어 제1 내지 제4 하부 배선들(682, 684, 700, 720) 및 제1 및 제2 하부 비아들(690, 710)을 커버할 수 있다. 제2 하부 층간 절연막(730)은 하부의 제1 하부 층간 절연막(660)에 병합될 수도 있다.
도 22를 참조하면, 제2 하부 층간 절연막(730) 상에 베이스 패턴(800)을 형성할 수 있다.
베이스 패턴(800)은 제2 하부 층간 절연막(730) 상에 베이스 층을 형성한 후, 기판(600)의 제3 영역(III) 상에만 잔류하도록 상기 베이스 층을 패터닝함으로써 형성될 수 있다. 베이스 패턴(800)은 예를 들어, 폴리실리콘을 포함할 수 있다.
이후, 도 1 내지 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있다.
다만, 기판(100)의 제2 영역(II) 상에 형성된 게이트 구조물(140), 게이트 스페이서(150), 제1 불순물 영역(105), 제2 절연 패턴(164) 및 식각 저지 패턴(174)은 형성하지 않을 수 있다.
도 14를 참조하면, 도 9 내지 도 14를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있다.
다만, 기판(100)의 제2 영역(II) 상에 형성되는 제3 콘택 플러그 구조물(556)에 대응하여, 기판(600)의 제4 영역(IV) 상에 제4 콘택 플러그 구조물(830)을 형성할 수 있다. 제4 콘택 플러그 구조물(830)은 제1 및 제2 하부 층간 절연막들(660, 730) 및 제1 내지 제4 층간 절연막들(180, 230, 330, 450)을 관통하여 제4 하부 배선(720) 상에 순차적으로 적층된 제4 금속 질화 패턴(810) 및 제4 금속 패턴(820)을 포함할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 600: 기판 105: 제1 불순물 영역
110: 게이트 절연 패턴 120, 370: 제2, 제1 게이트 전극
130: 게이트 마스크 140: 게이트 구조물
150: 게이트 스페이서 162, 164, 220; 제1 내지 제3 절연 패턴
172, 210: 제1, 제2 희생 패턴
180, 230, 330, 450: 제1 내지 제4 층간 절연막
240: 채널 홀 250: 에피택시얼 층
260: 제1 블로킹 패턴 270: 전하 저장 패턴
280: 터널 절연 패턴 290: 전하 저장 구조물
300: 채널 310: 충전 패턴
320: 캐핑 패턴 340; 제2 블로킹 막
350: 게이트 배리어 패턴 360: 게이트 도전 패턴
410: GSL 420: 워드 라인
430: SSL 460, 490: 제3, 제4 마스크
472, 474, 500; 제1 내지 제3 콘택 홀
480: 산화 방지막 488, 485: 제1, 제2 산화 방지 패턴
510: 제1 금속막 530: 금속 실리사이드 막
532, 534, 538, 539: 제1 내지 제4 금속 실리사이드 패턴
542, 544, 546, 820: 제1 내지 제4 금속 패턴
552, 554, 556, 830: 제1 내지 제4 콘택 플러그 구조물
602, 604: 제3, 제4 불순물 영역 610: 소자 분리 패턴
620: 하부 게이트 절연 패턴 630: 하부 게이트 전극
640: 하부 게이트 마스크 650; 하부 게이트 구조물
660, 730: 제1, 제2 하부 층간 절연막
672, 674: 하부 콘택 플러그
682, 684, 700, 720: 제1 내지 제4 하부 배선
690, 710: 하부 비아 800: 베이스 패턴

Claims (20)

  1. 셀 영역 및 주변 회로 영역을 포함하는 기판의 상면에 수직한 수직 방향을 따라 상기 기판의 셀 영역 상에 서로 이격되도록 적층된 제1 게이트 전극들;
    상기 제1 게이트 전극들 중 복수 개를 관통하여 상기 수직 방향으로 연장된 채널;
    상기 각 제1 게이트 전극들에 접촉하여 상기 수직 방향으로 연장되며,
    제1 금속 패턴;
    상기 제1 금속 패턴의 하면 및 측벽을 커버하는 제1 배리어 패턴; 및
    상기 제1 배리어 패턴의 하면 및 측벽을 커버하는 제1 금속 실리사이드 패턴을 포함하는 제1 콘택 플러그 구조물; 및
    상기 기판의 주변 회로 영역 상에 형성되어 상기 수직 방향으로 연장되며,
    제2 금속 패턴; 및
    상기 제2 금속 패턴의 하면 및 측벽을 커버하는 제2 배리어 패턴을 포함하는 제2 콘택 플러그 구조물을 구비하며,
    상기 각 제1 콘택 플러그 구조물들에 포함된 상기 제1 금속 실리사이드 패턴의 적어도 일부는 상기 각 제1 콘택 플러그 구조물들에 접촉하는 상기 각 제1 게이트 전극들에 직접 접촉하며,
    상기 제1 콘택 플러그 구조물의 측벽을 커버하는 폴리실리콘 패턴을 더 포함하는 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 각 제1 및 제2 배리어 패턴들은 금속 질화물을 포함하는 수직형 메모리 장치.
  3. 제1항에 있어서,
    상기 기판의 주변 회로 영역 상에 형성된 제2 게이트 전극; 및
    상기 제2 게이트 전극에 인접한 상기 기판의 주변 회로 영역의 상부에 형성된 불순물 영역을 더 포함하며,
    상기 제2 콘택 플러그 구조물은 상기 제2 게이트 전극 혹은 상기 불순물 영역에 접촉하는 수직형 메모리 장치.
  4. 제3항에 있어서, 상기 제2 콘택 플러그 구조물은 상기 불순물 영역에 접촉하며,
    상기 불순물 영역의 적어도 일부는 금속 실리사이드를 포함하는 수직형 메모리 장치.
  5. 제4항에 있어서, 상기 불순물 영역의 적어도 일부가 포함하는 금속 실리사이드는 상기 제1 금속 실리사이드 패턴이 포함하는 금속 실리사이드와 실질적으로 동일한 수직형 메모리 장치.
  6. 제3항에 있어서, 상기 제2 콘택 플러그 구조물에 포함된 상기 제2 배리어 패턴은 상기 제2 게이트 전극 혹은 상기 불순물 영역에 직접 접촉하는 수직형 메모리 장치.
  7. 제1항에 있어서, 상기 제1 및 제2 금속 패턴들은 서로 실질적으로 동일한 금속을 포함하고, 상기 제1 및 제2 배리어 패턴들은 서로 실질적으로 동일한 금속 질화물을 포함하는 수직형 메모리 장치.
  8. 기판의 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되도록 적층된 게이트 전극들;
    상기 게이트 전극들 중 복수 개를 관통하여 상기 수직 방향으로 연장된 채널;
    상기 각 게이트 전극들에 접촉하여 상기 수직 방향으로 연장되며,
    제1 금속 패턴;
    상기 제1 금속 패턴의 하면 및 측벽을 커버하는 제1 금속 질화 패턴; 및
    상기 제1 금속 질화 패턴의 하면 및 측벽을 커버하는 제1 금속 실리사이드 패턴을 포함하는 제1 콘택 플러그 구조물을 구비하며,
    상기 각 제1 콘택 플러그 구조물들의 하면은 이에 접촉하는 상기 각 게이트 전극들의 하면보다 높고,
    상기 각 제1 콘택 플러그 구조물들에 포함된 상기 제1 금속 실리사이드 패턴의 적어도 일부는 상기 각 제1 콘택 플러그 구조물들에 접촉하는 상기 각 게이트 전극들에 직접 접촉하며,
    상기 제1 콘택 플러그 구조물의 측벽을 커버하는 폴리실리콘 패턴을 더 포함하는 수직형 메모리 장치.
  9. 셀 영역과 주변 영역을 포함하는 기판 상에 형성된 회로 패턴;
    상기 회로 패턴을 커버하는 층간 절연막;
    상기 기판의 셀 영역 상에서 상기 층간 절연막 상에 형성된 베이스 패턴;
    상기 베이스 패턴 상에 상기 기판 상면에 수직한 수직 방향을 따라 서로 이격되도록 적층된 게이트 전극들;
    상기 게이트 전극들 중 복수 개를 관통하여 상기 수직 방향으로 연장된 채널;
    상기 각 게이트 전극들에 접촉하여 상기 수직 방향으로 연장되며,
    제1 금속 패턴;
    상기 제1 금속 패턴의 하면 및 측벽을 커버하는 제1 배리어 패턴; 및
    상기 제1 배리어 패턴의 하면 및 측벽을 커버하는 제1 금속 실리사이드 패턴을 포함하는 제1 콘택 플러그 구조물; 및
    상기 기판의 주변 영역 상에서 상기 수직 방향으로 연장되어 상기 회로 패턴에 전기적으로 연결되며,
    제2 금속 패턴; 및
    상기 제2 금속 패턴의 하면 및 측벽을 커버하는 제2 배리어 패턴을 포함하는 제2 콘택 플러그 구조물을 구비하며,
    상기 각 제1 콘택 플러그 구조물들에 포함된 상기 제1 금속 실리사이드 패턴의 적어도 일부는 상기 각 제1 콘택 플러그 구조물들에 접촉하는 상기 각 게이트 전극들에 직접 접촉하며,
    상기 제1 콘택 플러그 구조물의 측벽을 커버하는 폴리실리콘 패턴을 더 포함하는 수직형 메모리 장치.
  10. 셀 영역 및 주변 회로 영역을 포함하는 기판의 상면에 수직한 수직 방향을 따라 상기 기판의 셀 영역 상에 서로 이격되도록 배치된 제1 게이트 전극들을 포함하며, 층간 절연막에 의해 커버된 게이트 전극 구조물을 형성하고;
    상기 층간 절연막을 관통하여 상기 수직 방향으로 연장되며, 상기 제1 게이트 전극들 일부를 각각 노출시키는 제1 콘택 홀들을 형성하고;
    상기 노출된 제1 게이트 전극들 부분, 상기 제1 콘택 홀들의 측벽, 및 상기 층간 절연막 상에 폴리실리콘 막을 형성하고;
    상기 층간 절연막을 관통하여 상기 기판의 주변 회로 영역 상에서 상기 수직 방향으로 연장되는 제2 콘택 홀을 형성하고;
    상기 폴리실리콘 막의 상면 및 상기 제2 콘택 홀의 내벽에 배리어 막을 형성하고;
    열처리를 통해 상기 배리어 막 및 상기 폴리실리콘 막을 서로 반응시켜 금속 실리사이드 막을 형성하고; 그리고
    상기 제1 및 제2 콘택 홀들의 나머지 부분을 각각 채우는 제1 및 제2 금속 패턴들을 형성하는 것을 포함하며,
    상기 제2 콘택 홀을 형성하는 것은,
    상기 폴리실리콘 막 상에 비정질 탄소막(ACL)을 형성하고; 그리고
    상기 ACL을 식각 마스크로 사용하여 상기 폴리실리콘 막 및 상기 층간 절연막을 식각하는 것을 포함하고,
    상기 제2 콘택 홀 형성 이후에, 산소 플라즈마를 사용하는 애싱(ashing) 공정을 통해 상기 ACL을 제거하는 것을 더 포함하되,
    상기 애싱 공정 시 상기 노출된 제1 게이트 전극들 부분의 상면은 상기 폴리실리콘 막에 의해 커버되어 산화되지 않는 수직형 메모리 장치의 제조 방법.
  11. 제10항에 있어서, 상기 게이트 전극 구조물을 형성하기 이전에,
    상기 기판의 주변 회로 영역 상에 제2 게이트 전극을 형성하고; 그리고
    상기 제2 게이트 전극에 인접한 상기 기판의 주변 회로 영역 상부에 불순물 영역을 형성하는 것을 더 포함하며,
    상기 제2 콘택 홀은 상기 제2 게이트 전극 혹은 상기 불순물 영역을 노출시키는 수직형 메모리 장치의 제조 방법.
  12. 제11항에 있어서, 상기 제2 콘택 홀은 상기 불순물 영역을 노출시키며,
    상기 열처리를 통해 상기 금속 실리사이드 막을 형성하는 것은 상기 노출된 불순물 영역의 적어도 일부를 상기 금속 실리사이드 막으로 변환시키는 것을 포함하는 수직형 메모리 장치의 제조 방법.
  13. 제10항에 있어서, 상기 배리어 막을 형성하는 것은
    상기 폴리실리콘 막의 상면 및 상기 제2 콘택 홀의 내벽에 제1 금속막을 형성하고; 그리고
    상기 제1 금속막 상에 금속 질화막을 형성하는 것을 포함하며,
    상기 열처리를 통해 상기 금속 실리사이드 막을 형성하는 것은 상기 제1 금속막과 상기 폴리실리콘 막을 반응시키는 것을 포함하는 수직형 메모리 장치의 제조 방법.
  14. 제13항에 있어서, 상기 열처리는 질소 분위기 하에서 수행되며, 이에 따라 상기 제1 금속막의 일부는 금속 질화막으로 변환되는 수직형 메모리 장치의 제조 방법.
  15. 삭제
  16. 제10항에 있어서, 상기 ACL을 제거한 이후에, 상기 제2 콘택 홀 내에 잔류하는 잔류물을 제거하기 위한 식각 공정을 더 수행하며,
    이에 따라 각 상기 제1 콘택 홀들에 의해 노출된 상기 각 제1 게이트 전극들 부분 상에 형성된 상기 폴리실리콘 막 부분이 부분적으로 제거되어, 상기 각 제1 콘택 홀의 측벽에 형성된 상기 폴리실리콘 막 부분에 비해 작은 두께를 갖는 수직형 메모리 장치의 제조 방법.
  17. 제16항에 있어서, 상기 열처리를 통해 상기 금속 실리사이드 막을 형성하는 것은,
    상기 각 제1 콘택 홀들의 측벽에 형성된 상기 폴리실리콘 막 부분의 일부는 상기 배리어 막과 반응하지 않고 폴리실리콘 막으로 잔류하는 것을 포함하는 수직형 메모리 장치의 제조 방법.
  18. 삭제
  19. 삭제
  20. 셀 영역 및 주변 영역을 포함하는 기판 상에 회로 패턴을 형성하고;
    상기 회로 패턴을 커버하는 제1 층간 절연막을 형성하고;
    상기 기판의 셀 영역 상의 상기 제1 층간 절연막 부분 상에 베이스 패턴을 형성하고;
    상기 기판의 상면에 수직한 수직 방향을 따라 상기 기판의 셀 영역 상에 서로 이격되도록 배치된 게이트 전극들을 포함하며, 상기 제1 층간 절연막 상에 형성된 제2 층간 절연막에 의해 커버된 게이트 전극 구조물을 형성하고;
    상기 제2 층간 절연막을 관통하여 상기 수직 방향으로 연장되며, 상기 게이트 전극들 일부를 각각 노출시키는 제1 콘택 홀들을 형성하고;
    상기 노출된 게이트 전극들 부분, 상기 제1 콘택 홀들의 측벽, 및 상기 층간 절연막 상에 폴리실리콘 막을 형성하고;
    상기 제1 및 제2 층간 절연막들을 관통하여 상기 기판의 주변 영역 상에서 상기 수직 방향으로 연장되며 상기 회로 패턴의 일부를 노출시키는 제2 콘택 홀을 형성하고;
    상기 폴리실리콘 막의 상면, 상기 노출된 회로 패턴 부분 및 상기 제2 콘택 홀의 측벽에 배리어 막을 형성하고;
    열처리를 통해 상기 배리어 막 및 상기 폴리실리콘 막을 서로 반응시켜 금속 실리사이드 막을 형성하고; 그리고
    상기 제1 및 제2 콘택 홀들의 나머지 부분을 각각 채우는 제1 및 제2 금속 패턴들을 형성하는 것을 포함하며,
    상기 제2 콘택 홀을 형성하는 것은,
    상기 폴리실리콘 막 상에 비정질 탄소막(ACL)을 형성하고; 그리고
    상기 ACL을 식각 마스크로 사용하여 상기 폴리실리콘 막 및 상기 층간 절연막을 식각하는 것을 포함하고,
    상기 제2 콘택 홀 형성 이후에, 산소 플라즈마를 사용하는 애싱(ashing) 공정을 통해 상기 ACL을 제거하는 것을 더 포함하되,
    상기 애싱 공정 시 상기 노출된 제1 게이트 전극들 부분의 상면은 상기 폴리실리콘 막에 의해 커버되어 산화되지 않는 수직형 메모리 장치의 제조 방법.
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