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KR102796255B1 - 디스플레이 장치 - Google Patents

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KR102796255B1
KR102796255B1 KR1020200048851A KR20200048851A KR102796255B1 KR 102796255 B1 KR102796255 B1 KR 102796255B1 KR 1020200048851 A KR1020200048851 A KR 1020200048851A KR 20200048851 A KR20200048851 A KR 20200048851A KR 102796255 B1 KR102796255 B1 KR 102796255B1
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semiconductor layer
layer
thin film
substrate
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김태영
박종우
임기주
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삼성디스플레이 주식회사
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Abstract

본 발명은 박막트랜지스터 내의 전자 또는 정공의 이동도가 증가된 디스플레이 장치를 위하여, 기판 상에 배치되며, 제1 채널영역, 제1 소스영역 및 제1 드레인영역을 포함하는 제1 반도체층; 상기 기판과 상기 제1 반도체층 사이에 배치되며, 상기 제1 소스영역과 적어도 일부 중첩되는 제1 스트레서(stressor); 상기 기판과 상기 제1 반도체층 사이에 배치되며, 상기 제1 드레인영역과 적어도 일부 중첩되고, 상기 제1 스트레서와 이격된 제2 스트레서; 상기 제1 반도체층 상에 배치되는 게이트절연층; 및 상기 게이트절연층 상에 배치되며, 상기 제1 반도체층과 적어도 일부 중첩되는 제1 게이트전극;을 포함하는 디스플레이 장치를 제공한다.

Description

디스플레이 장치{Display apparatus}
본 발명은 디스플레이 장치에 관한 것으로서, 더 상세하게는 박막트랜지스터 내의 전자 또는 정공의 이동도가 증가된 디스플레이 장치에 관한 것이다.
디스플레이 장치는 데이터를 시각적으로 표시하는 장치이다. 디스플레이 장치는 휴대폰 등과 같은 소형 제품의 디스플레이부로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 디스플레이부로 사용되기도 한다.
디스플레이 장치는 외부로 이미지를 디스플레이 하기 위해 전기적 신호를 받아 발광하는 복수의 화소들을 포함한다. 각 화소는 발광소자를 포함하며, 예컨대 유기발광 디스플레이 장치의 경우 유기발광다이오드(OLED)를 발광소자로 포함한다. 일반적으로 유기발광 디스플레이 장치는 기판 상에 박막트랜지스터 및 유기발광다이오드를 형성하고, 유기발광다이오드가 스스로 빛을 발광하여 작동한다.
최근 디스플레이 장치는 그 용도가 다양해지면서 디스플레이 장치의 품질을 향상시키는 설계가 다양하게 시도되고 있다.
그러나 이러한 종래의 디스플레이 장치에는, 박막트랜지스터 내의 전자 또는 정공의 이동도가 고속 구동을 위한 동작 및 특성에 도달하지 못하는 문제점이 존재하였다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 박막트랜지스터 내의 전자 또는 정공의 이동도가 증가된 디스플레이 장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 기판 상에 배치되며, 제1 채널영역, 제1 소스영역 및 제1 드레인영역을 포함하는 제1 반도체층; 상기 기판과 상기 제1 반도체층 사이에 배치되며, 상기 제1 소스영역과 적어도 일부 중첩되는 제1 스트레서(stressor); 상기 기판과 상기 제1 반도체층 사이에 배치되며, 상기 제1 드레인영역과 적어도 일부 중첩되고, 상기 제1 스트레서와 이격된 제2 스트레서; 상기 제1 반도체층 상에 배치되는 게이트절연층; 및 상기 게이트절연층 상에 배치되며, 상기 제1 반도체층과 적어도 일부 중첩되는 제1 게이트전극;을 포함하는 디스플레이 장치가 제공된다.
일 예에 따르면, 상기 기판과 상기 제1 스트레서 사이에 배치되며, 제1 홈 및 제2 홈을 구비하는 버퍼층을 더 포함하고, 상기 제1 스트레서의 일부는 상기 제1 홈에 매립되고, 상기 제2 스트레서의 일부는 상기 제2 홈에 매립될 수 있다.
일 예에 따르면, 상기 기판과 상기 제1 스트레서 사이에 배치되며, 상기 기판의 일부를 노출하는 제1 관통홀 및 제2 관통홀을 구비하는 버퍼층을 더 포함하고, 상기 제1 스트레서의 일부는 상기 제1 관통홀에 매립되고, 상기 제2 스트레서의 일부는 상기 제2 관통홀에 매립될 수 있다.
일 예에 따르면, 상기 기판으로부터 상기 제1 채널영역의 상면까지의 거리는 상기 기판으로부터 상기 제1 소스영역의 상면까지의 거리보다 짧을 수 있다.
일 예에 따르면, 제1 박막트랜지스터는 상기 제1 반도체층 및 상기 제1 게이트전극을 포함하고, 상기 제1 박막트랜지스터는 스위칭 박막트랜지스터일 수 있다.
일 예에 따르면, 상기 제1 스트레서 및 상기 제2 스트레서는 압축(compressive) 형태의 막 스트레스를 가질 수 있다.
일 예에 따르면, 상기 제1 스트레서에 포함된 물질의 입자 간 거리 및 상기 제2 스트레서에 포함된 물질의 입자 간 거리는 상기 제1 반도체층에 포함된 물질의 입자 간 거리보다 클 수 있다.
본 발명의 다른 관점에 따르면, 기판 상에 배치되며, 제1 채널영역, 제1 소스영역 및 제1 드레인영역을 포함하는 제1 반도체층; 상기 기판과 상기 제1 반도체층 사이에 배치되며, 상기 제1 반도체층과 적어도 일부 중첩되는 제3 스트레서; 상기 제1 반도체층 상에 배치되는 게이트절연층; 및 상기 게이트절연층 상에 배치되며, 상기 제1 반도체층과 적어도 일부 중첩되는 제1 게이트전극;을 포함하고, 상기 제1 반도체층에 포함된 물질의 입자 간 거리와 상기 제3 스트레서에 포함된 물질의 입자 간 거리는 상이한 디스플레이 장치가 제공된다.
일 예에 따르면, 상기 기판 상에 배치되며, 제2 채널영역, 제2 소스영역 및 제2 드레인영역을 포함하는 제2 반도체층; 및 상기 게이트절연층 상에 배치되며, 상기 제2 반도체층과 적어도 일부 중첩되는 제2 게이트전극;을 더 포함하고, 상기 게이트절연층은 제1 게이트절연층 및 제2 게이트절연층을 포함하고, 상기 제1 게이트전극은 제1 게이트절연층 상에 배치되고, 상기 제2 게이트전극은 제2 게이트절연층 상에 배치될 수 있다.
일 예에 따르면, 제1 박막트랜지스터는 상기 제1 반도체층 및 상기 제1 게이트전극을 포함하고, 제2 박막트랜지스터는 상기 제2 반도체층 및 상기 제2 게이트전극을 포함하며, 상기 제1 박막트랜지스터는 스위칭 박막트랜지스터이고, 상기 제2 박막트랜지스터는 구동 박막트랜지스터일 수 있다.
일 예에 따르면, 상기 기판 상에 배치되며, 제2 채널영역, 제2 소스영역 및 제2 드레인영역을 포함하는 제2 반도체층; 상기 기판과 상기 제2 반도체층 사이에 배치되며, 상기 제2 반도체층과 적어도 일부 중첩되는 제4 스트레서; 및 상기 게이트절연층 상에 배치되며, 상기 제2 반도체층과 적어도 일부 중첩되는 제2 게이트전극;을 더 포함하고, 상기 제2 반도체층에 포함된 물질의 입자 간 거리와 상기 제4 스트레서에 포함된 물질의 입자 간 거리는 상이할 수 있다.
일 예에 따르면, 상기 제3 스트레서 및 상기 제4 스트레서는 패터닝될 수 있다.
일 예에 따르면, 상기 제2 반도체층 상에 배치되고, 상기 제2 반도체층과 적어도 일부 중첩하는 제5 스트레서를 더 포함할 수 있다.
일 예에 따르면, 상기 제4 스트레서와 상기 제5 스트레서는 서로 다른 형태의 막 스트레스를 가질 수 있다.
일 예에 따르면, 상기 제3 스트레서 및 상기 제4 스트레서는 압축(compressive) 형태의 막 스트레스를 가지며, 상기 제5 스트레서는 인장(tensile) 형태의 막 스트레스를 가질 수 있다.
일 예에 따르면, 상기 제3 스트레서는 고립 패턴(isolated pattern)일 수 있다.
일 예에 따르면, 상기 제3 스트레서는 압축(compressive) 또는 인장(tensile) 형태의 막 스트레스를 가질 수 있다.
일 예에 따르면, 상기 제3 스트레서에 포함된 물질의 입자 간 거리는 상기 제1 반도체층에 포함된 물질의 입자 간 거리보다 클 수 있다.
본 발명의 또 다른 관점에 따르면, 기판 상에 배치되며, 실리콘 반도체 물질을 포함하는 제2 반도체층; 상기 제2 반도체층 상에 배치되는 제1 게이트절연층; 상기 제1 게이트절연층 상에 배치되며, 상기 제2 반도체층과 적어도 일부 중첩되는 제2 게이트전극; 상기 제2 게이트전극 상에 배치되는 절연층; 상기 절연층 상에 배치되며, 제3 채널영역, 제3 소스영역 및 제3 드레인영역을 포함하고, 산화물 반도체 물질을 포함하는 제3 반도체층; 상기 절연층과 상기 제3 반도체층 사이에 배치되며, 상기 제3 반도체층과 적어도 일부 중첩되는 제6 스트레서; 상기 제3 반도체층 상에 배치되는 제2 게이트절연층; 및 상기 제2 게이트절연층 상에 배치되며, 상기 제3 반도체층과 적어도 일부 중첩되는 제3 게이트전극;을 포함하고, 상기 제3 반도체층에 포함된 물질의 입자 간 거리와 상기 제6 스트레서에 포함된 물질의 입자 간 거리는 상이한 디스플레이 장치가 제공된다.
일 예에 따르면, 상기 제6 스트레서는 인장(tensile) 형태의 막 스트레스를 가질 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 박막트랜지스터 내의 전자 또는 정공의 이동도가 증가되어 고속 구동이 가능한 디스플레이 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 평면도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 어느 하나의 화소의 등가회로도이다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 나타낸 단면도이다.
도 4는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 나타낸 단면도이다.
도 5는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 나타낸 단면도이다.
도 6은 본 발명의 일 실시예에 따른 정공의 이동도 변화에 대한 그래프이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 나타낸 단면도이다.
도 8은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 나타낸 단면도이다.
도 9는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 나타낸 단면도이다.
도 10은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 나타낸 단면도이다.
도 11은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 나타낸 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예들에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예들에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예들에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예들에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 평면도이다.
도 1을 참조하면, 디스플레이 장치(1)는 이미지를 표시하는 표시영역(DA)과 이미지를 구현하지 않는 비표시영역(NDA)을 포함한다. 디스플레이 장치(1)는 표시영역(DA)에서 방출되는 빛을 이용하여 외부로 이미지를 제공할 수 있다.
이러한 디스플레이 장치(1)는 기판(100)을 포함한다. 기판(100)은 글래스 또는 고분자 수지를 포함할 수 있다. 고분자 수지를 포함하는 기판(100)은 플렉서블, 롤러블 또는 벤더블 특성을 가질 수 있다. 기판(100)은 전술한 고분자 수지를 포함하는 층 및 무기층(미도시)을 포함하는 다층 구조일 수 있다.
도 1에서는 표시영역(DA)이 사각형인 디스플레이 장치(1)를 도시하고 있으나 본 발명은 이에 한정되지 않는다. 표시영역(DA)의 형상은 원형, 타원, 또는 삼각형이나 오각형 등과 같은 다각형일 수 있다. 또한, 도 1의 디스플레이 장치(1)는 플랫한 형태의 평판 디스플레이 장치를 도시하나, 디스플레이 장치(1)는 플렉서블, 폴더블, 롤러블 디스플레이 장치 등 다양한 형태로 구현될 수 있음은 물론이다.
본 발명의 일 실시예에 따른 디스플레이 장치(1)로서, 유기 발광 표시 장치를 예로 하여 설명하지만, 본 발명의 디스플레이 장치(1)는 이에 제한되지 않는다. 다른 실시예로서, 본 발명의 디스플레이 장치(1)는 무기 발광 표시 장치(Inorganic Light Emitting Display 또는 무기 EL 표시 장치)이거나, 양자점 발광 표시 장치(Quantum Dot Light Emitting Display)와 같은 표시 장치일 수 있다. 예컨대, 디스플레이 장치(1)에 구비된 표시요소의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점(Quantum Dot)을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함하거나, 유기물과 무기물과 양자점을 포함할 수도 있다.
기판(100)의 표시영역(DA)에는 유기발광다이오드(organic light-emitting diode, OLED)와 같은 다양한 표시요소(display element)를 구비한 화소(PX)들이 배치될 수 있다. 화소(PX)는 복수로 구성되며, 복수의 화소(PX)는 스트라이프 배열, 펜타일 배열, 모자익 배열 등 다양한 형태로 배치되어 화상을 구현할 수 있다. 이하 본 명세서에서, 각 화소(PX)는 각각 서로 다른 색을 발광하는 부화소(Sub-Pixel)을 의미하며, 각 화소(PX)는 예컨대 적색(R) 부화소, 녹색(G) 부화소 및 청색(B) 부화소 중 하나일 수 있다. 또한, 각 화소(PX)는 박막트랜지스터(Thin Film Transistor: TFT), 커패시터(Capacitor) 등의 소자가 더 포함될 수 있다.
비표시영역(NDA)은 이미지를 제공하지 않는 영역으로서, 표시영역(DA)의 화소(PX)들에 인가할 전기적 신호를 제공하는 스캔 구동부 및 데이터 구동부 등, 및 구동전압 및 공통전압과 같은 전원을 제공하는 전원선들이 배치될 수 있다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 어느 하나의 화소의 등가회로도이다.
도 2를 참조하면, 각 화소(PX)는 스캔라인(SL) 및 데이터라인(DL)에 연결된 화소회로(PC) 및 화소회로(PC)에 연결된 유기발광다이오드(OLED)를 포함한다.
화소회로(PC)는 구동 박막트랜지스터(driving TFT, T1), 스위칭 박막트랜지스터(switching TFT, T2) 및 스토리지 커패시터(Cst)를 포함한다. 스위칭 박막트랜지스터(T2)는 스캔라인(SL) 및 데이터라인(DL)에 연결되며, 스캔라인(SL)을 통해 입력되는 스캔 신호(Sn)에 응답하여 데이터라인(DL)을 통해 입력된 데이터 신호(Dm)를 구동 박막트랜지스터(T1)로 전달한다.
스토리지 커패시터(Cst)는 스위칭 박막트랜지스터(T2) 및 구동전압선(PL)에 연결되며, 스위칭 박막트랜지스터(T2)로부터 전달받은 전압과 구동전압선(PL)에 공급되는 구동전압(ELVDD)의 차이에 해당하는 전압을 저장한다.
구동 박막트랜지스터(T1)는 구동전압선(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 유기발광다이오드(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기발광다이오드(OLED)는 구동 전류에 의해 빛을 방출할 수 있으며, 빛의 휘도는 구동 전류에 의해 결정될 수 있다.
도 2에서는 화소회로(PC)가 2개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함하는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다. 예컨대, 화소회로(PC)는 3개 이상의 박막트랜지스터 및/또는 2개 이상의 스토리지 커패시터를 포함할 수 있다. 일 실시예로, 화소회로(PC)는 7개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함할 수도 있다.
도 3 내지 도 5는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 나타낸 단면도이며, 도 6은 본 발명의 일 실시예에 따른 정공의 이동도 변화에 대한 그래프이다. 도 4 및 도 5는 도 3의 일부 변형 실시예에 해당하는 바, 도 3을 기준으로 설명하며, 도 4 및 도 5에 대해서는 도 3과 차이점을 중심으로 이하 서술하고자 한다.
도 3을 참고하면, 디스플레이 장치(1, 도 1 참조)는 기판(100) 상에 배치된 제1 박막트랜지스터(TFT1), 스토리지 커패시터(Cst) 및 표시 요소인 유기발광다이오드(OLED)를 포함한다. 디스플레이 장치(1)는 제2 박막트랜지스터(TFT2)를 더 포함할 수 있다.
본 실시예에 있어서, 제1 박막트랜지스터(TFT1)는 제1 채널영역(C1), 제1 소스영역(S1) 및 제1 드레인영역(D1)을 구비하는 제1 반도체층(A1) 및 제1 게이트전극(G1)을 포함할 수 있다. 이 때, 제1 반도체층(A1) 하부에는 제1 스트레서(ST1) 및 제2 스트레서(ST2)가 배치될 수 있으며, 제1 스트레서(ST1)는 제1 소스영역(S1)과 적어도 일부 중첩되고, 제2 스트레서(ST2)는 제1 드레인영역(D1)과 적어도 일부 중첩될 수 있다.
이하, 도 3을 참조하여 디스플레이 장치(1)에 포함된 구성을 적층 순서에 따라 보다 구체적으로 설명한다.
기판(100)은 글래스 또는 고분자 수지를 포함할 수 있다. 고분자 수지는 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate) 등을 포함할 수 있다. 고분자 수지를 포함하는 기판(100)은 플렉서블, 롤러블 또는 벤더블 특성을 가질 수 있다. 기판(100)은 전술한 고분자 수지를 포함하는 층 및 무기층(미도시)을 포함하는 다층 구조일 수 있다.
버퍼층(111)은 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100) 상에 평탄면을 제공할 수 있다. 버퍼층(111)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
기판(100)과 버퍼층(111) 사이에는 배리어층(미도시)이 더 포함될 수 있다. 배리어층은 기판(100) 등으로부터의 불순물이 제1 반도체층(A1) 및 제2 반도체층(A2)으로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다. 배리어층은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
버퍼층(111) 상에는 제1 반도체층(A1) 및 제2 반도체층(A2)이 배치될 수 있다. 제1 반도체층(A1) 및 제2 반도체층(A2)은 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다. 다른 실시예로, 제1 반도체층(A1) 및 제2 반도체층(A2)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다.
제1 반도체층(A1)은 제1 채널영역(C1)과 상기 제1 채널영역(C1)의 양 옆에 배치된 제1 소스영역(S1) 및 제1 드레인영역(D1)을 포함할 수 있다. 제1 반도체층(A1)은 단층 또는 다층으로 구성될 수 있다. 제1 반도체층(A1)을 기준으로 설명하였지만 제2 반도체층(A2)도 동일하게 적용된다. 즉, 제2 반도체층(A2)은 제2 채널영역(C2)과 상기 제2 채널영역(C2)의 양 옆에 배치된 제2 소스영역(S2) 및 제2 드레인영역(D2)을 포함할 수 있다.
일 실시예에 있어서, 기판(100)과 제1 반도체층(A1) 사이에 제1 스트레서(stressor)(ST1) 및 제2 스트레서(ST2)가 배치될 수 있다.
제1 스트레서(ST1)와 제2 스트레서(ST2)는 서로 이격되어 배치될 수 있다. 제1 스트레서(ST1)는 제1 반도체층(A1)의 제1 소스영역(S1)과 적어도 일부 중첩될 수 있으며, 제2 스트레서(ST2)는 제1 반도체층(A1)의 제1 드레인영역(D1)과 적어도 일부 중첩될 수 있다. 이에 따라 제1 반도체층(A1)의 제1 채널영역(C1)의 경우, 제1 소스영역(S1)이나 제1 드레인영역(D1)과 달리, 그 저면 전체가 그 하부의 버퍼층(111)과 직접 컨택할 수 있다. 제2 반도체층(A2)의 경우에는 도면에 도시된 것과 같이 제2 반도체층(A2)의 저면 전체가 그 하부의 버퍼층(111)과 직접 컨택할 수 있다. 즉, 제2 반도체층(A2)은 제1 반도체층(A1)의 제1 채널영역(C1)과 동일한 층 상에 배치되어 그 저면 전체가 제1 채널영역(C1)의 저면 전체와 동일한 층(버퍼층(111))에 직접 컨택할 수 있다. 제1 스트레서(ST1) 및 제2 스트레서(ST2)는 패터닝될 수 있으며, 각각 고립 패턴(isolated pattern)으로 형성될 수 있다. 즉, 제1 스트레서(ST1) 및 제2 스트레서(ST2)는 아일랜드 형상일 수 있다.
제1 반도체층(A1) 하부에 제1 스트레서(ST1)가 배치됨에 따라 기판(100)으로부터 제1 채널영역(C1)의 상면까지의 거리(d1)는 기판(100)으로부터 제1 소스영역(S1)의 상면까지의 거리(d2)보다 짧을 수 있다. 또한, 도 3에 도시된 것처럼, 제1 스트레서(ST1)가 제1 소스영역(S1)과 전부 중첩되지 않고 일부 중첩됨에 따라 기판(100)으로부터 제1 소스영역(S1)의 상면까지의 거리는 가변할 수 있다. 일 예로, 기판(100)으로부터 제1 소스영역(S1)의 상면까지의 거리는 제1 소스영역(S1)의 상면이 제1 채널영역(C1)에 인접할수록 짧아질 수 있다. 즉, 제1 소스영역(S1)의 상면은 단차(step)를 가질 수 있다. 제1 스트레서(ST1)와 제1 소스영역(S1)을 기준으로 설명하였으나 제2 스트레서(ST2)와 제1 드레인영역(D1)도 마찬가지로 적용된다.
도 3에서는 제1 스트레서(ST1)는 사다리꼴 형상을 하고 있으나, 제1 스트레서(ST1)의 형상은 원형, 타원, 또는 삼각형이나 오각형 등과 같은 다각형으로 다양할 수 있다.
제1 스트레서(ST1)에 포함된 물질의 입자 간 거리 및 제2 스트레서(ST2)에 포함된 물질의 입자 간 거리는 제1 반도체층(A1)에 포함된 물질의 입자 간 거리와 상이할 수 있다. 즉, 제1 스트레서(ST1) 및 제2 스트레서(ST2)는 제1 반도체층(A1)과 다른 물질을 포함할 수 있다.
제1 스트레서(ST1) 및 제2 스트레서(ST2)는 실리콘 게르마늄(SiGe), 실리콘 질화물(SiNx), 실리콘 카본(SiC), 보론 옥사이드(BOx) 등을 포함할 수 있다. 다른 예로, 제1 스트레서(ST1) 및 제2 스트레서(ST2)는 III-V족 화합물을 포함할 수도 있다. III-V족 화합물은 GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, InSb 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; GaNP, GaNAs, GaNSb, GaPAs, GaPSb, AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InGaP, InNP, InNAs, InNSb, InPAs, InPSb, GaAlNP 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, InAlPSb 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
기판(100) 상에는 제1 반도체층(A1) 및 제2 반도체층(A2)을 덮도록 게이트절연층(113)이 배치될 수 있다. 게이트절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
게이트절연층(113) 상에는 제1 반도체층(A1)과 적어도 일부 중첩되도록 제1 게이트전극(G1)이 배치될 수 있으며, 제2 반도체층(A2)과 적어도 일부 중첩되도록 제2 게이트전극(G2)이 배치될 수 있다.
일 실시예에 있어서, 스토리지 커패시터(Cst)는 제1 전극(CE1) 및 제2 전극(CE2)로 구비되며, 도 3에 도시된 것처럼, 제2 박막트랜지스터(TFT2)와 중첩될 수 있다. 예컨대, 제2 박막트랜지스터(TFT2)의 제2 게이트전극(G2)은 스토리지 커패시터(Cst)의 제1 전극(CE1)으로의 기능을 수행할 수 있다. 이와 다르게 스토리지 커패시터(Cst)는 제2 박막트랜지스터(TFT2)와 중첩되지 않고, 따로 존재할 수도 있다.
게이트절연층(113) 상에는 스토리지 커패시터(Cst)의 제1 전극(CE1)을 덮도록 제1 층간절연층(115) 및 제2 층간절연층(117)이 적층되어 배치될 수 있다. 제1 층간절연층(115) 및 제2 층간절연층(117)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
스토리지 커패시터(Cst)의 제2 전극(CE2)은 제1 층간절연층(115)을 사이에 두고 제1 전극(CE1)과 중첩하며, 커패시턴스를 형성한다. 이 경우, 제1 층간절연층(115)은 스토리지 커패시터(Cst)의 유전체층의 기능을 할 수 있다.
제2 층간절연층(117) 상부에는 소스전극, 드레인전극 및 데이터라인(미도시)이 배치될 수 있다.
소스전극들, 드레인전극들 및 데이터라인은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 소스전극들, 드레인전극들 및 데이터라인은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다. 소스전극들 및 드레인전극들은 콘택홀을 통해서 제1 반도체층(A1)의 제1 소스영역(S1) 또는 제1 드레인영역(D1), 제2 반도체층(A2)의 제2 소스영역(S2) 또는 제2 드레인영역(D2)에 접속될 수 있다.
소스전극들 및 드레인전극들은 무기 보호층(미도시)으로 커버될 수 있다. 무기 보호층은 질화실리콘(SiNx)과 산화실리콘(SiOX)의 단일막 또는 다층막일 수 있다. 무기 보호층은 제2 층간절연층(117) 상에 배치된 일부 배선들을 커버하여 보호하기 위해 도입된 것일 수 있다.
소스전극들 및 드레인전극들을 덮도록 평탄화층(119)이 배치되며, 평탄화층(119)은 제2 박막트랜지스터(TFT2)와 화소전극(210)을 연결하기 위한 콘택홀을 포함할 수 있다.
평탄화층(119)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있으며, 평탄한 상면을 제공한다. 이러한, 평탄화층(119)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
평탄화층(119) 상에는 유기발광다이오드(OLED)가 배치된다. 유기발광다이오드(OLED)는 화소전극(210), 유기발광층을 포함하는 중간층(220) 및 대향전극(230)을 포함한다.
화소전극(210)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 화소전극(210)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 일부 실시예에서, 화소전극(210)은 ITO/Ag/ITO로 구비될 수 있다.
기판(100)의 표시영역(DA)에 있어서, 평탄화층(119) 상에는 화소정의막(121)이 배치될 수 있다. 또한, 화소정의막(121)은 화소전극(210)의 가장자리와 화소전극(210) 상부의 대향전극(230)의 사이의 거리를 증가시킴으로써 화소전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다.
화소정의막(121)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
중간층(220)은 화소정의막(121)에 의해 형성된 개구 내에 배치되며, 유기발광층을 포함할 수 있다. 유기발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 유기발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 유기발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다.
대향전극(230)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 대향전극(230)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다. 대향전극(230)은 표시영역(DA)에 걸쳐 배치되며, 중간층(220)과 화소정의막(121)의 상부에 배치될 수 있다. 대향전극(230)은 복수의 유기발광다이오드(OLED)들에 있어서 일체(一體)로 형성되어 복수의 화소전극(210)에 대응할 수 있다.
이러한 유기발광소자는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있기에, 봉지층(미도시)이 이러한 유기발광소자를 덮어 이들을 보호하도록 할 수 있다. 봉지층은 표시영역(DA)을 덮으며 비표시영역(NDA)의 적어도 일부에까지 연장될 수 있다. 이러한 봉지층은 제1 무기봉지층, 유기봉지층 및 제2 무기봉지층을 포함할 수 있다.
본 실시예에 있어서, 제1 반도체층(A1) 하부에는 제1 스트레서(ST1) 및 제2 스트레서(ST2)가 배치될 수 있으며, 제1 스트레서(ST1)는 제1 소스영역(S1)과 적어도 일부 중첩되고, 제2 스트레서(ST2)는 제1 드레인영역(D1)과 적어도 일부 중첩될 수 있다. 이에 대해서 도 3의 구성 및 도 6의 일 실시예에 따른 정공의 이동도 변화에 대한 데이터를 참조하면서 상세히 설명하도록 한다.
제1 반도체층(A1) 하부에 배치되는 제1 스트레서(ST1)에 포함된 물질의 격자 크기는 제1 반도체층(A1)에 포함된 물질의 격자 크기와 상이할 수 있다. 즉, 제1 스트레서(ST1)에 포함된 물질의 입자 간 거리는 제1 반도체층(A1)에 포함된 물질의 입자 간 거리와 상이할 수 있다. 일 예로, 제1 스트레서(ST1)에 포함된 물질의 입자 간 거리는 제1 반도체층(A1)에 포함된 물질의 입자 간 거리보다 클 수 있다. 이 때, 제1 스트레서(ST1)에 포함된 물질은 실리콘 게르마늄(SiGe) 또는 실리콘 질화물(SiNx)일 수 있으며, 제1 반도체층(A1)에 포함된 물질은 폴리 실리콘일 수 있다. 제1 스트레서(ST1)를 예시로 설명하였지만 제2 스트레서(ST2)도 동일하게 적용된다.
제1 스트레서(ST1) 및 제2 스트레서(ST2)는 막 스트레스를 가질 수 있다. 여기서 막 스트레스란, 박막층이 가지는 단위면적당 힘의 크기를 나타내며, 그 종류로 압축(compressive) 스트레스 또는 인장(tensile) 스트레스가 있다. 압축 스트레스는 박막을 미는 방향의 힘이며 박막이 아래로 구부러지는 방향의 힘일 수 있다. 반면, 인장 스트레스는 박막을 당기는 방향의 힘이며 박막이 위로 구부러지는 방향의 힘일 수 있다.
일 실시예에 있어서, 제1 반도체층(A1)이 p형 반도체(p-type semiconductor)인 경우, 제1 스트레서(ST1)는 압축 스트레스를 가질 수 있다. 이 때, 제1 스트레서(ST1)에 포함된 물질의 입자 간 거리는 제1 반도체층(A1)에 포함된 물질의 입자 간 거리보다 클 수 있다. 다른 예로, 제1 반도체층(A1)이 n형 반도체(n-type semiconductor)인 경우, 제1 스트레서(ST1)는 인장 스트레스를 가질 수 있다. 이 때, 제1 스트레서(ST1)에 포함된 물질의 입자 간 거리는 제1 반도체층(A1)에 포함된 물질의 입자 간 거리보다 작을 수 있다. 이 때, 제1 스트레서(ST1)에 포함된 물질은 실리콘 카본(SiC) 또는 보론 옥사이드(BOx)일 수 있다. 제1 스트레서(ST1)를 예시로 설명하였지만 제2 스트레서(ST2)도 동일하게 적용된다.
도 6을 참조하면, 반도체층을 압축 또는 인장하여 반도체층을 변형시켰을 때 반도체층의 변형률(strain)에 따른 정공의 이동도(mobility) 변화를 확인할 수 있다. 도 6에서는 반도체층이 p형 반도체인 경우에 해당한다.
도 6에서 반도체층의 변형률이 음의 값을 가지는 것은 반도체층을 압축하여 반도체층의 길이가 감소한 것을 의미한다. 이와 반대로 반도체층의 변형률이 양의 값을 가지는 것은 반도체층을 인장하여 반도체층의 길이가 증가한 것을 의미한다. 여기서 반도체층의 길이는 기판(100)과 평행한 방향으로 측정한 길이일 수 있다. 반도체층의 변형률이 약 -0.5%인 경우, 반도체층 내의 정공의 이동도가 약 14% 내지 19% 증가하였음을 알 수 있다. 이와 다르게, 반도체층의 변형률이 약 +0.5%인 경우, 반도체층 내의 정공의 이동도는 변화가 없음을 알 수 있다.
반도체층이 p형 반도체인 경우, p형 반도체의 다수반송자(majority carrier)는 정공이다. 이 때, 반도체층의 변형률이 음의 값을 가지는 경우, 즉, 반도체층을 압축하는 경우, 반도체층 내의 입자들 사이의 간격이 좁아지게 된다. 예를 들면, 반도체층 내의 폴리 실리콘들 사이의 간격이 좁아지게 되고, 정공의 이동이 용이하게 된다. 따라서, 반도체층이 p형 반도체인 경우 반도체층을 압축하면 반도체층 내의 정공의 이동도가 증가하게 되는 것이다. 이는 도 6의 데이터와 일치함을 알 수 있다.
도 6에서는 반도체층이 p형 반도체인 경우를 예로 설명하였지만 반도체층이 n형 반도체인 경우에도 적용된다. 반도체층이 n형 반도체인 경우에 다수반송자는 전자이고, 반도체층이 인장될 때 반도체층 내의 전자의 이동도가 증가하게 된다. 이는 반도체층이 p형 반도체인 경우와 반대에 해당한다. 반도체층의 변형률이 양의 값을 가지는 경우, 즉, 반도체층을 인장하는 경우, 반도체층 내의 입자들 사이의 간격이 넓어지게 된다. 예를 들면, 반도체층 내의 폴리 실리콘들 사이의 간격이 넓어지게 되고, 전자의 이동이 용이하게 된다. 따라서, 반도체층이 n형 반도체인 경우 반도체층을 인장하면 반도체층 내의 전자의 이동도가 증가하게 되는 것이다.
본 발명의 일 실시예에 따르면, 제1 반도체층(A1) 하부에는 제1 스트레서(ST1) 및 제2 스트레서(ST2)가 배치될 수 있으며, 제1 스트레서(ST1)는 제1 소스영역(S1)과 적어도 일부 중첩되고, 제2 스트레서(ST2)는 제1 드레인영역(D1)과 적어도 일부 중첩될 수 있다. 이러한 경우, 제1 스트레서(ST1)에 의해 기판(100)으로부터 제1 소스영역(S1)의 상면까지의 거리(d2)가 기판(100)으로부터 제1 채널영역(C1)의 상면까지의 거리(d1)보다 크게 형성될 수 있으므로, 제1 소스영역(S1)에서 제1 채널영역(C1)으로 물리적인 힘이 가해질 수 있다. 이와 동일하게 제2 스트레서(ST2)에 의해 기판(100)으로부터 제1 드레인영역(D1)의 상면까지의 거리는 기판(100)으로부터 제1 채널영역(C1)의 상면까지의 거리(d1)보다 크게 형성될 수 있고, 제1 드레인영역(D1)에서 제1 채널영역(C1)으로 물리적인 힘이 가해질 수 있다. 즉, 제1 스트레서(ST1)와 제2 스트레서(ST2)가 제1 반도체층(A1) 하부에 배치됨에 따라 구조적인 특징에 의해 제1 채널영역(C1)을 압축시킬 수 있다. 따라서, 도 6에서 살펴본 바와 같이 제1 채널영역(C1)이 압축되면서 제1 반도체층(A1) 내의 정공의 이동도가 증가하게 된다. 정공의 이동도가 증가한 제1 반도체층(A1)을 포함한 제1 박막트랜지스터(TFT1)를 통해 스캔신호의 펄스 폭을 감소할 수 있으며, 구동 주파수를 증가시킬 수 있으므로 고속 구동이 가능하게 된다.
또한, 제1 스트레서(ST1)는 압축 형태의 막 스트레스를 가질 수 있으며, 이는 제1 스트레서(ST1)에 포함된 물질의 입자 간 거리가 제1 반도체층(A1)에 포함된 물질의 입자 간 거리보다 큰 경우에 해당한다. 다른 말로, 제1 스트레서(ST1)에 포함된 물질의 격자 크기는 제1 반도체층(A1)에 포함된 물질의 격자 크기보다 클 수 있다. 즉, 제1 스트레서(ST1) 내 물질의 결정 크기는 제1 반도체층(A1) 내 물질의 결정 크기보다 클 수 있다. 일 예로, 제1 스트레서(ST1)는 실리콘 게르마늄(SiGe)을 포함하고, 제1 반도체층(A1)은 폴리 실리콘을 포함할 수 있다. 이 때, 실리콘 게르마늄(SiGe)의 격자 크기는 폴리 실리콘의 격자 크기보다 크다.
이러한 경우, 제1 스트레서(ST1) 상부와 그 위에 형성된 제1 반도체층(A1)의 경계면에서는 서로 다른 격자 크기를 가진 실리콘 게르마늄(SiGe)과 폴리 실리콘이 만나게 되고, 실리콘 게르마늄(SiGe)보다 격자 크기가 작은 폴리 실리콘은 실리콘 게르마늄(SiGe)의 격자 크기에 맞춰지기 위해 늘어나게 된다. 즉, 폴리 실리콘의 격자 크기는 주변 격자에 의해 변형될 수 있다. 제1 스트레서(ST1)는 제1 소스영역(S1)과 적어도 일부 중첩되도록 배치되므로, 제1 스트레서(ST1)와 접촉된 제1 소스영역(S1)의 표면에서는 상술한 바와 같은 원리로 폴리 실리콘의 격자 크기가 늘어나게 된다. 제1 스트레서(ST1)에 인접한 제1 소스영역(S1)의 일부 영역에서 폴리 실리콘의 격자 크기가 늘어남에 따라 제1 채널영역(C1)에 인접한 제1 소스영역(S1)의 일부 영역은 압축된다. 제1 스트레서(ST1)를 예시로 설명하였지만 제2 스트레서(ST2)도 동일하게 적용된다.
즉, 제1 스트레서(ST1)에 포함된 물질의 입자 간 거리 및 제2 스트레서(ST2)에 포함된 물질의 입자 간 거리와 제1 반도체층(A1)에 포함된 물질의 입자 간 거리가 상이함에 따라 제1 채널영역(C1)을 압축시킬 수 있다. 따라서, 제1 채널영역(C1)은 더 압축될 수 있으며, 제1 반도체층(A1) 내의 정공의 이동도가 더욱 증가하게 된다. 정공의 이동도가 증가하면서 스캔신호의 펄스 폭을 감소할 수 있으며, 구동 주파수를 증가시킬 수 있으므로 고속 구동이 가능하게 된다.
일 실시예에 있어서, 제1 박막트랜지스터(TFT1)와 제2 박막트랜지스터(TFT2) 중 제1 박막트랜지스터(TFT1)의 제1 반도체층(A1)의 하부에만 상술한 것과 같이 제1 스트레서(ST1) 및 제2 스트레서(ST2)를 배치할 수 있다. 화소회로(PC, 도 2 참조)가 2개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함하는 경우, 제1 박막트랜지스터(TFT1)는 스위칭 박막트랜지스터(T2, 도 2 참조)이고, 제2 박막트랜지스터(TFT2)는 구동 박막트랜지스터(T1, 도 2 참조)일 수 있다. 다른 예로, 화소회로(PC)가 7개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함하는 경우, 제1 박막트랜지스터(TFT1)는 구동 박막트랜지스터(T1)를 제외한 나머지 박막트랜지스터에 해당할 수 있다. 즉, 구동 박막트랜지스터(T1)를 제외한 나머지 박막트랜지스터에 선택적으로 상기 박막트랜지스터의 반도체층 하부에 상술한 것과 같이 제1 스트레서(ST1) 및 제2 스트레서(ST2)를 배치할 수 있다. 이를 통해, 구동 박막트랜지스터(T1)의 입력전압 대비 출력전류 값을 그대로 유지하면서 스위칭 박막트랜지스터(T2)의 on/off 특성을 개선할 수 있다. 즉, 유기발광다이오드(OLED)의 휘도를 유지하면서 고속 구동이 가능하게 된다.
비교예로, 박막트랜지스터 중 일부를 선택하여 스트레서를 배치하지 않을 수 있다. 즉, 스트레서를 패터닝하지 않고 기판 전면(全面)에 배치할 수 있다. 기판 전면에 배치된 스트레서는 압축 스트레스 또는 인장 스트레스를 포함할 수 있다. 만약, 스트레서가 압축 스트레스를 포함한다면 기판 전면에 힘이 가해지게 되며, 기판을 포함한 패널 전체가 오목하게 휘어질 수 있다.
다만, 본 발명의 일 실시예와 같이 구동 박막트랜지스터(T1)를 제외한 나머지 박막트랜지스터에 선택적으로 상기 박막트랜지스터의 반도체층 하부에 제1 스트레서(ST1) 및 제2 스트레서(ST2)를 배치하는 경우, 기판(100) 전면에 제1 스트레서(ST1) 및 제2 스트레서(ST2)가 배치되지 않으므로 기판(100)은 부분적으로 압축 스트레스 또는 인장 스트레스를 받게 된다. 따라서, 기판(100)을 포함한 패널 전체가 휘어지지는 않는다. 또한, 제1 채널영역(C1)이 압축에 의해 정공의 이동도가 증가한 제1 박막트랜지스터(TFT1)를 통해 스캔신호의 펄스 폭을 감소할 수 있으며, 구동 주파수를 증가시킬 수 있으므로 고속 구동이 가능하게 된다. 제1 박막트랜지스터(TFT1)가 스위칭 박막트랜지스터(T2)인 경우, on/off 특성이 좋아지며 고속 구동이 가능하게 된다.
일 실시예에 있어서, 도 4에 도시된 것처럼, 버퍼층(111)은 제1 홈(F1) 및 제2 홈(F2)을 구비할 수 있으며, 제1 스트레서(ST1)의 일부는 제1 홈(F1)에 매립되고, 제2 스트레서(ST2)의 일부는 제2 홈(F2)에 매립될 수 있다.
다른 실시예에 있어서, 도 5에 도시된 것처럼, 버퍼층(111)은 제1 관통홀(H1) 및 제2 관통홀(H2)을 구비할 수 있으며, 제1 스트레서(ST1)의 일부는 제1 관통홀(H1)에 매립되고, 제2 스트레서(ST2)의 일부는 제2 관통홀(H2)에 매립될 수 있다.
버퍼층(111)이 홈 또는 관통홀을 구비하는 경우, 제1 스트레서(ST1) 및 제2 스트레서(ST2)의 두께를 조절할 수 있으며, 이에 따라 제1 스트레서(ST1) 및 제2 스트레서(ST2)의 양을 조절할 수 있다. 버퍼층(111)이 홈 또는 관통홀을 구비하지 않은 경우(도 3 참조), 제1 스트레서(ST1) 및 제2 스트레서(ST2)의 두께가 가장 얇으며, 제1 스트레서(ST1) 및 제2 스트레서(ST2)의 양이 가장 적다. 이와 다르게 버퍼층(111)이 관통홀을 구비하는 경우(도 5 참조), 제1 스트레서(ST1) 및 제2 스트레서(ST2)의 두께가 가장 두꺼우며, 제1 스트레서(ST1) 및 제2 스트레서(ST2)의 양이 가장 많다.
제1 스트레서(ST1) 및 제2 스트레서(ST2)는 압축 스트레스 또는 인장 스트레스를 가지므로, 제1 스트레서(ST1) 및 제2 스트레서(ST2)의 두께에 따라 압축 스트레스의 크기 또는 인장 스트레스의 크기가 조절될 수 있다. 일 예로, 버퍼층(111)은 제1 관통홀(H1) 및 제2 관통홀(H2)을 구비하고, 제1 스트레서(ST1)의 일부가 제1 관통홀(H1)에 매립되며, 제2 스트레서(ST2)의 일부가 제2 관통홀(H2)에 매립되는 경우, 제1 스트레서(ST1) 및 제2 스트레서(ST2)의 두께가 최대가 되며 압축 스트레스의 크기 또는 인장 스트레스의 크기도 최대가 될 수 있다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 나타낸 단면도이며, 도 8은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 나타낸 단면도이다. 도 7a, 도 7b 및 도 8에 있어서, 도 3과 동일한 참조부호는 동일 부재를 일컫는 바, 이들에 대한 중복설명은 생략한다.
도 7a를 참조하면, 디스플레이 장치(1)는 기판(100) 상에 배치된 제1 박막트랜지스터(TFT1), 스토리지 커패시터(Cst) 및 표시 요소인 유기발광다이오드(OLED)를 포함한다. 이 때, 제1 박막트랜지스터(TFT1)의 제1 반도체층(A1) 하부에는 제1 반도체층(A1)과 적어도 일부 중첩하도록 제3 스트레서(ST3)가 배치될 수 있다.
제3 스트레서(ST3)는 실리콘 게르마늄(SiGe), 실리콘 질화물(SiNx), 실리콘 카본(SiC), 보론 옥사이드(BOx), III-V족 화합물 등을 포함할 수 있다. 제3 스트레서(ST3)는 패터닝될 수 있으며, 고립 패턴(isolated pattern)으로 형성될 수 있다. 즉, 제3 스트레서(ST3)는 아일랜드 형상일 수 있다.
제1 박막트랜지스터(TFT1)는 구동 박막트랜지스터(T1, 도 2 참조)를 제외한 나머지 박막트랜지스터일 수 있으며, 일 예로, 제1 박막트랜지스터(TFT1)는 스위칭 박막트랜지스터(T2, 도 2 참조)일 수 있다.
도 3에서는 제1 반도체층(A1) 하부에 서로 이격된 제1 스트레서(ST1) 및 제2 스트레서(ST2)가 배치되도록 도시하고 있으나, 이와 다르게 제3 스트레서(ST3)는 제1 반도체층(A1)의 제1 채널영역(C1), 제1 소스영역(S1) 및 제1 드레인영역(D1)과 중첩되도록 배치될 수 있다. 이 때, 제1 반도체층(A1)에 포함된 물질의 입자 간 거리와 제3 스트레서(ST3)에 포함된 물질의 입자 간 거리는 상이할 수 있다.
일 실시예에 있어서, 제3 스트레서(ST3)는 압축 또는 인장 형태의 막 스트레스를 가질 수 있다. 일 예로, 제1 반도체층(A1)이 p형 반도체(p-type semiconductor)인 경우, 제3 스트레서(ST3)는 압축 스트레스를 가질 수 있다. 이 때, 제3 스트레서(ST3)에 포함된 물질의 입자 간 거리는 제1 반도체층(A1)에 포함된 물질의 입자 간 거리보다 클 수 있다. 이 때, 제3 스트레서(ST3)에 포함된 물질은 실리콘 게르마늄(SiGe) 또는 실리콘 질화물(SiNx)일 수 있으며, 제1 반도체층(A1)에 포함된 물질은 폴리 실리콘일 수 있다. 다른 예로, 제1 반도체층(A1)이 n형 반도체(n-type semiconductor)인 경우, 제3 스트레서(ST3)는 인장 스트레스를 가질 수 있다. 이 때, 제3 스트레서(ST3)에 포함된 물질의 입자 간 거리는 제1 반도체층(A1)에 포함된 물질의 입자 간 거리보다 작을 수 있다. 이 때, 제3 스트레서(ST3)에 포함된 물질은 실리콘 카본(SiC) 또는 보론 옥사이드(BOx)일 수 있다.
제3 스트레서(ST3)에 포함된 물질의 입자 간 거리가 제1 반도체층(A1)에 포함된 물질의 입자 간 거리보다 큰 경우, 제3 스트레서(ST3) 상부와 그 위에 형성된 제1 반도체층(A1)의 경계면에서는 서로 다른 격자 크기를 가진 입자들이 만나게 되고, 제1 반도체층(A1)에 포함된 물질의 격자 크기는 제3 스트레서(ST3)에 포함된 물질의 격자 크기에 맞춰지기 위해 늘어나게 된다. 즉, 제1 반도체층(A1)에 포함된 물질의 격자 크기는 주변 격자에 의해 변형될 수 있다. 제1 반도체층(A1)에 포함된 물질의 격자 크기가 일부 늘어남에 따라 제1 채널영역(C1)에는 압축 스트레스가 전달될 수 있다. 제1 채널영역(C1)이 압축됨에 따라 제1 반도체층(A1) 내의 정공의 이동도가 증가하게 되며, 고속 구동이 가능하게 된다. 제1 박막트랜지스터(TFT1)가 스위칭 박막트랜지스터(T2)인 경우, on/off 특성을 개선할 수 있으며, 이에 따라 고속 구동이 가능하게 된다.
이와 반대로 제3 스트레서(ST3)에 포함된 물질의 입자 간 거리가 제1 반도체층(A1)에 포함된 물질의 입자 간 거리보다 작은 경우, 제3 스트레서(ST3) 상부와 그 위에 형성된 제1 반도체층(A1)의 경계면에서는 서로 다른 격자 크기를 가진 입자들이 만나게 되고, 제1 반도체층(A1)에 포함된 물질의 격자 크기는 제3 스트레서(ST3)에 포함된 물질의 격자 크기에 맞춰지기 위해 줄어들게 된다. 제1 반도체층(A1)에 포함된 물질의 격자 크기가 일부 줄어듦에 따라 제1 채널영역(C1)에는 인장 스트레스가 전달될 수 있다. 제1 채널영역(C1)이 인장됨에 따라 제1 반도체층(A1) 내의 전자의 이동도가 증가하게 되며, 고속 구동이 가능하게 된다.
도 7a에서는 제3 스트레서(ST3)의 측면이 제1 반도체층(A1)의 측면과 일치하도록 도시하고 있으나, 도 7b에 도시된 것처럼, 제3 스트레서(ST3)의 측면과 제1 반도체층(A1)의 측면은 서로 일치하지 않을 수 있다. 즉, 기판(100)과 평행한 방향으로의 제3 스트레서(ST3)의 상면의 길이는 제1 반도체층(A1)의 하면의 길이보다 길 수 있다. 제3 스트레서(ST3)와 제1 반도체층(A1)은 각각 패터닝되어 형성될 수 있다.
도 8을 참조하면, 게이트절연층(113)은 제1 게이트절연층(113a) 및 제2 게이트절연층(113b)을 포함할 수 있으며, 제1 게이트전극(G1)은 제1 게이트절연층(113a) 상에 배치되고, 제2 게이트전극(G2)은 제2 게이트절연층(113b) 사에 배치될 수 있다. 이 때, 제1 박막트랜지스터(TFT1)는 스위칭 박막트랜지스터(T2)이고, 제2 박막트랜지스터(TFT2)는 구동 박막트랜지스터(T1)일 수 있다.
이러한 경우, 제2 게이트절연층(113b)을 통해 제2 게이트전극(G2)과 제2 반도체층(A2) 사이의 전기용량(capacitance)을 조절할 수 있다. 즉, 제2 게이트절연층(113b)의 두께에 따라 제2 게이트전극(G2)과 제2 반도체층(A2) 사이의 전기용량이 가변할 수 있다. 이를 통해 제2 게이트전극(G2)과 제2 반도체층(A2) 사이의 전기용량을 조절하여 구동 박막트랜지스터(T1)인 제2 박막트랜지스터(TFT2)의 문턱전압을 조절할 수 있다. 예를 들면, 제2 게이트전극(G2)과 제2 반도체층(A2) 사이의 전기용량이 증가할수록 제2 박막트랜지스터(TFT2)의 문턱전압은 감소할 수 있다. 이처럼, 제2 박막트랜지스터(TFT2)의 문턱전압을 조절하여 입력전압 대비 출력전류 값의 차이를 감소할 수 있으며, 제2 박막트랜지스터(TFT2)의 출력전류 값을 일정하게 출력할 수 있다. 출력전류 값이 일정해지면 패널 내 화소 간의 휘도 차이가 감소하며, 휘도 차이에 의한 패널의 얼룩 현상이 개선될 수 있다.
도 9 내지 도 11은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 나타낸 단면도이다. 도 9 내지 도 11에 있어서, 도 3과 동일한 참조부호는 동일 부재를 일컫는 바, 이들에 대한 중복설명은 생략한다.
도 9를 참조하면, 디스플레이 장치(1)는 기판(100) 상에 배치된 제1 박막트랜지스터(TFT1) 및 제2 박막트랜지스터(TFT2)를 포함한다. 이 때, 제1 박막트랜지스터(TFT1)의 제1 반도체층(A1) 하부에는 제1 반도체층(A1)과 적어도 일부 중첩하도록 제3 스트레서(ST3)가 배치될 수 있으며, 제2 박막트랜지스터(TFT2)의 제2 반도체층(A2) 하부에는 제2 반도체층(A2)과 적어도 일부 중첩하도록 제4 스트레서(ST4)가 배치될 수 있다. 또한, 제2 반도체층(A2)에 포함된 물질의 입자 간 거리와 제4 스트레서(ST4)에 포함된 물질의 입자 간 거리는 상이할 수 있다.
제3 스트레서(ST3) 및 제4 스트레서(ST4)는 실리콘 게르마늄(SiGe), 실리콘 질화물(SiNx), 실리콘 카본(SiC), 보론 옥사이드(BOx), III-V족 화합물 등을 포함할 수 있다. 제3 스트레서(ST3) 및 제4 스트레서(ST4)는 각각 패터닝될 수 있으며, 고립 패턴(isolated pattern)으로 형성될 수 있다.
이처럼, 제1 반도체층(A1) 및 제2 반도체층(A2) 하부에 각각 제3 스트레서(ST3) 및 제4 스트레서(ST4)가 배치되는 경우, 기판(100)으로부터 제1 반도체층(A1)의 상면까지의 거리와 기판(100)으로부터 제2 반도체층(A2)의 상면까지의 거리는 일치하게 된다. 즉, 제1 반도체층(A1)과 제2 반도체층(A2)은 평탄하게 형성된다. 제1 반도체층(A1)과 제2 반도체층(A2)에 포함된 비정질의 실리콘을 결정화하는 공정(excimer laser annealing, ELA)을 진행할 때 결정화된 실리콘은 균일하게 형성될 수 있다. 즉, ELA 결정구조 특성이 균일하게 된다.
도 9에서는 제4 스트레서(ST4)의 측면이 제2 반도체층(A2)의 측면과 일치하도록 도시하고 있으나, 도 7b에서 상술한 바와 같이 제4 스트레서(ST4)의 측면과 제2 반도체층(A2)의 측면은 서로 일치하지 않을 수 있다. 즉, 기판(100)과 평행한 방향으로의 제4 스트레서(ST4)의 상면의 길이는 제2 반도체층(A2)의 하면의 길이보다 길 수 있다.
도 10을 참조하면, 제1 박막트랜지스터(TFT1)의 제1 반도체층(A1) 하부에는 제3 스트레서(ST3)가 배치될 수 있으며, 제2 박막트랜지스터(TFT2)의 제2 반도체층(A2) 하부에는 제4 스트레서(ST4)가 배치될 수 있다. 이에 더하여, 제2 반도체층(A2) 상에는 제2 반도체층(A2)과 적어도 일부 중첩하는 제5 스트레서(ST5)가 배치될 수 있다. 이 때, 제4 스트레서(ST4)와 제5 스트레서(ST5)는 서로 다른 형태의 막 스트레스를 가질 수 있다. 일 예로, 제4 스트레서(ST4)는 압축 형태의 막 스트레스를 가지며, 제5 스트레서(ST5)는 인장 형태의 막 스트레스를 가질 수 있다. 다른 예로, 제4 스트레서(ST4)는 인장 형태의 막 스트레스를 가지며, 제5 스트레서(ST5)는 압축 형태의 막 스트레스를 가질 수 있다. 이러한 경우, 제1 반도체층(A1)과 제2 반도체층(A2)의 평탄도는 유지되면서, 제1 박막트랜지스터(TFT1)가 스위칭 박막트랜지스터(T2)인 경우, on/off 특성을 개선할 수 있으며, 이에 따라 고속 구동이 가능하게 된다. 또한, 제2 반도체층(A2)은 제4 스트레서(ST4)와 제5 스트레서(ST5)가 서로 다른 형태의 막 스트레스를 가지면서 평형상태에 있게 되며, 제2 반도체층(A2)을 포함한 제2 박막트랜지스터(TFT2)의 입력전압 대비 출력전류 값을 그대로 유지할 수 있다. 즉, 유기발광다이오드(OLED)의 휘도를 유지하면서 고속 구동이 가능하게 된다.
도 11을 참조하면, 기판(100) 상에 버퍼층(111)이 배치되며, 버퍼층(111) 상에 제2 반도체층(A2)이 배치될 수 있다. 제2 반도체층(A2)은 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다. 제2 반도체층(A2) 상에는 제3 게이트절연층(113c)이 배치되며, 제3 게이트절연층(113c) 상에는 제2 반도체층(A2)과 적어도 일부 중첩되도록 제2 게이트전극(G2)이 배치될 수 있다.
일 실시예에 있어서, 스토리지 커패시터(Cst)는 제1 전극(CE1) 및 제2 전극(CE2)로 구비되며, 도 11에 도시된 것처럼, 제2 박막트랜지스터(TFT2)와 중첩될 수 있다. 예컨대, 제2 박막트랜지스터(TFT2)의 제2 게이트전극(G2)은 스토리지 커패시터(Cst)의 제1 전극(CE1)으로의 기능을 수행할 수 있다. 이와 다르게 스토리지 커패시터(Cst)는 제2 박막트랜지스터(TFT2)와 중첩되지 않고, 따로 존재할 수도 있다.
제3 게이트절연층(113c) 상에는 스토리지 커패시터(Cst)의 제1 전극(CE1)을 덮도록 제4 게이트절연층(113d)이 배치되며, 스토리지 커패시터(Cst)의 제2 전극(CE2)은 제4 게이트절연층(113d)을 사이에 두고 제1 전극(CE1)과 중첩하며, 커패시턴스를 형성한다. 이 경우, 제4 게이트절연층(113d)은 스토리지 커패시터(Cst)의 유전체층의 기능을 할 수 있다.
제4 게이트절연층(113d) 상에는 스토리지 커패시터(Cst)의 제2 전극(CE2)을 덮도록 제1 층간절연층(115)이 배치되며, 제1 층간절연층(115) 상에는 제3 반도체층(A3)이 배치될 수 있다. 제3 반도체층(A3)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다.
일 실시예에 있어서, 제1 층간절연층(115)과 제3 반도체층(A3) 사이에 제3 반도체층(A3)과 적어도 일부 중첩되도록 제6 스트레서(ST6)가 배치될 수 있다.
제6 스트레서(ST6)는 실리콘 게르마늄(SiGe), 실리콘 질화물(SiNx), 실리콘 카본(SiC), 보론 옥사이드(BOx), III-V족 화합물 등을 포함할 수 있다. 제6 스트레서(ST6)는 패터닝될 수 있으며, 고립 패턴(isolated pattern)으로 형성될 수 있다.
도 3에서는 제1 반도체층(A1) 하부에 서로 이격된 제1 스트레서(ST1) 및 제2 스트레서(ST2)가 배치되도록 도시하고 있으나, 이와 다르게 제6 스트레서(ST6)는 제3 반도체층(A3)의 제3 채널영역(C3), 제3 소스영역(S3) 및 제3 드레인영역(D3)과 중첩되도록 배치될 수 있다. 이 때, 제3 반도체층(A3)에 포함된 물질의 입자 간 거리와 제6 스트레서(ST6)에 포함된 물질의 입자 간 거리는 상이할 수 있다.
제3 반도체층(A3) 상에는 제5 게이트절연층(113e)이 배치될 수 있으며, 제5 게이트절연층(113e) 상에는 제3 반도체층(A3)과 적어도 일부 중첩되도록 제3 게이트전극(G3)이 배치될 수 있다.
도 11에 도시된 것처럼, 제5 게이트절연층(113e)은 제3 반도체층(A3)의 일부와 중첩되도록 패터닝될 수 있다. 즉, 제5 게이트절연층(113e)은 제3 소스영역(S3)과 제3 드레인영역(D3)을 노출시키도록 패터닝될 수 있으며, 제5 게이트절연층(113e)의 측면과 제3 게이트전극(G3)의 측면은 동일 면의 식각면일 수 있다.
제5 게이트절연층(113e)과 제3 반도체층(A3)이 중첩되는 영역은 제3 채널영역(C3)으로 이해될 수 있다. 제3 소스영역(S3)과 제3 드레인영역(D3)은 플라즈마 처리 등에 의한 도체화 과정을 거치는데, 이때 제3 반도체층(A3)에서 제5 게이트절연층(113e)과 중첩된 부분(즉, 제3 채널영역(C3))은 플라즈마 처리에 노출되지 않아 제3 소스영역(S3)과 제3 드레인영역(D3)과는 다른 성질을 갖게 된다. 즉, 제3 반도체층(A3)에 플라즈마 처리 시 제5 게이트절연층(113e) 상부에 위치하는 제3 게이트전극(G3)을 셀프 얼라인(self align) 마스크로 사용함으로써, 제5 게이트절연층(113e)과 중첩하는 위치에 플라즈마 처리되지 않는 제3 채널영역(C3)이 형성되고, 제3 채널영역(C3)의 양측에는 각각 플라즈마 처리된 제3 소스영역(S3)과 제3 드레인영역(D3)이 형성될 수 있다.
다른 실시예로, 제5 게이트절연층(113e)은 제3 반도체층(A3)의 일부와 중첩되도록 패터닝되지 않고, 제3 반도체층(A3)을 덮도록 기판(100) 전면(全面)에 배치될 수도 있다.
제3 게이트전극(G3) 상에는 제2 층간절연층(117)이 배치될 수 있으며, 제2 층간절연층(117) 상부에는 소스전극, 드레인전극 및 데이터라인(미도시)이 배치될 수 있다. 소스전극들 및 드레인전극들을 덮도록 평탄화층(119)이 배치되며, 평탄화층(119)은 제2 박막트랜지스터(TFT2)와 화소전극(210)을 연결하기 위한 콘택홀을 포함할 수 있다.
평탄화층(119)은 제1 평탄화층(119a) 및 제2 평탄화층(119b)을 포함할 수 있다. 제1 평탄화층(119a) 상에 배치된 전극층(E)을 통해 제2 박막트랜지스터(TFT2)와 화소전극(210)은 연결될 수 있다. 다른 예로, 제2 평탄화층(119b)은 생략될 수 있으며, 전극층(E)을 거치지 않고 제2 박막트랜지스터(TFT2)와 화소전극(210)은 바로 연결될 수도 있다.
일 실시예에 있어서, 제6 스트레서(ST6)는 압축 또는 인장 형태의 막 스트레스를 가질 수 있다. 일 예로, 제3 반도체층(A3)이 n형 반도체(n-type semiconductor)인 경우, 제6 스트레서(ST6)는 인장 스트레스를 가질 수 있다. 이 때, 제6 스트레서(ST6)에 포함된 물질의 입자 간 거리는 제3 반도체층(A3)에 포함된 물질의 입자 간 거리보다 작을 수 있다. 이 때, 제6 스트레서(ST6)에 포함된 물질은 실리콘 카본(SiC) 또는 보론 옥사이드(BOx)일 수 있다. 제6 스트레서(ST6)에 포함된 물질의 입자 간 거리가 제3 반도체층(A3)에 포함된 물질의 입자 간 거리보다 작은 경우, 제6 스트레서(ST6) 상부와 그 위에 형성된 제3 반도체층(A3)의 경계면에서는 서로 다른 격자 크기를 가진 입자들이 만나게 되고, 제3 반도체층(A3)에 포함된 물질의 격자 크기는 제6 스트레서(ST6)에 포함된 물질의 격자 크기에 맞춰지기 위해 줄어들게 된다. 제3 반도체층(A3)에 포함된 물질의 격자 크기가 일부 줄어듦에 따라 제3 채널영역(C3)에는 인장 스트레스가 전달될 수 있다. 제3 채널영역(C3)이 인장됨에 따라 제3 반도체층(A3) 내의 전자의 이동도가 증가하게 되며, 고속 구동이 가능하게 된다.
지금까지는 디스플레이 장치에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 디스플레이 장치를 제조하기 위한 디스플레이 장치 제조방법 역시 본 발명의 범위에 속한다고 할 것이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1: 디스플레이 장치
10: 디스플레이 패널
100: 기판
111: 버퍼층
113: 게이트절연층
PX: 화소
TFT1, TFT2, TFT3: 제1 내지 제3 박막트랜지스터
ST1, ST2, ST3, ST4, ST5, ST6: 제1 내지 제6 스트레서

Claims (20)

  1. 기판 상에 배치되며, 제1 채널영역, 제1 소스영역 및 제1 드레인영역을 포함하는 제1 반도체층;
    상기 기판과 상기 제1 반도체층 사이에 배치되며, 상기 제1 소스영역과 적어도 일부 중첩되는 제1 스트레서(stressor);
    상기 기판과 상기 제1 반도체층 사이에 배치되며, 상기 제1 드레인영역과 적어도 일부 중첩되고, 상기 제1 스트레서와 이격된 제2 스트레서;
    상기 제1 반도체층의 상기 제1 채널영역과 동일한 층 상에 배치되어, 저면 전체가 상기 제1 채널영역의 저면 전체와 함께 상기 동일한 층에 직접 컨택하는, 제2 반도체층;
    상기 제1 반도체층과 상기 제2 반도체층 상에 배치되는 게이트절연층; 및
    상기 게이트절연층 상에 배치되며, 상기 제1 반도체층과 적어도 일부 중첩되는 제1 게이트전극 및 상기 제2 반도체층과 적어도 일부 중첩되는 제2 게이트전극;을 포함하는 디스플레이 장치.
  2. 제1 항에 있어서,
    상기 기판과 상기 제1 스트레서 사이에 배치되며, 제1 홈 및 제2 홈을 구비하는 버퍼층을 더 포함하고,
    상기 제1 스트레서의 일부는 상기 제1 홈에 매립되고,
    상기 제2 스트레서의 일부는 상기 제2 홈에 매립되는 디스플레이 장치.
  3. 제1 항에 있어서,
    상기 기판과 상기 제1 스트레서 사이에 배치되며, 상기 기판의 일부를 노출하는 제1 관통홀 및 제2 관통홀을 구비하는 버퍼층을 더 포함하고,
    상기 제1 스트레서의 일부는 상기 제1 관통홀에 매립되고,
    상기 제2 스트레서의 일부는 상기 제2 관통홀에 매립되는 디스플레이 장치.
  4. 제1 항에 있어서,
    상기 기판으로부터 상기 제1 채널영역의 상면까지의 거리는 상기 기판으로부터 상기 제1 소스영역의 상면까지의 거리보다 짧은 디스플레이 장치.
  5. 제1 항에 있어서,
    제1 박막트랜지스터는 상기 제1 반도체층 및 상기 제1 게이트전극을 포함하고,
    상기 제1 박막트랜지스터는 스위칭 박막트랜지스터인 디스플레이 장치.
  6. 제1 항에 있어서,
    상기 제1 스트레서 및 상기 제2 스트레서는 압축(compressive) 형태의 막 스트레스를 갖는 디스플레이 장치.
  7. 제1 항에 있어서,
    상기 제1 스트레서에 포함된 물질의 입자 간 거리 및 상기 제2 스트레서에 포함된 물질의 입자 간 거리는 상기 제1 반도체층에 포함된 물질의 입자 간 거리보다 큰 디스플레이 장치.
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