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KR102791053B1 - 백바이어스를 이용한 드레인 전류가 향상된 트랜지스터 및 메모리 셀 - Google Patents

백바이어스를 이용한 드레인 전류가 향상된 트랜지스터 및 메모리 셀 Download PDF

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KR102791053B1
KR102791053B1 KR1020247037727A KR20247037727A KR102791053B1 KR 102791053 B1 KR102791053 B1 KR 102791053B1 KR 1020247037727 A KR1020247037727 A KR 1020247037727A KR 20247037727 A KR20247037727 A KR 20247037727A KR 102791053 B1 KR102791053 B1 KR 102791053B1
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KR
South Korea
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buried layer
type
drain
gate
voltage
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KR1020247037727A
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English (en)
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KR20240165478A (ko
Inventor
진-우 한
유니아르토 위자자
츠비 오르-바흐
디네쉬 마헤쉬와리
Original Assignee
제노 세미컨덕터, 인크.
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Publication date
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Abstract

금속 산화물 반도체 트랜지스터 (MOSFET) 내에 내재하는 바이폴라 접합 트랜지스터 (BJT) 를 통해 향상된 온상태 전류를 갖는 트랜지스터가 설명되었다. 이 MOSFET 의 동작 방법이 제공되었다.

Description

백바이어스를 이용한 드레인 전류가 향상된 트랜지스터 및 메모리 셀{A MOSFET AND MEMORY CELL HAVING IMPROVED DRAIN CURRENT THROUGH BACK BIAS APPLICATION}
본 발명은 기생 바이폴라트랜지스터 (BJT)가 구비된 드레인 전류를 향상시킨 반도체 전계효과 트랜지스터 (MOSFET) 및 기생 BJT 가 구비된 동작전압이 낮아진 메모리 기술과 관련되어 있다. 좀 더 구체적으로 본 발명은 MOSFET 이 켜진 상태 (온상태) 일 때 기생 BJT 가 켜져, 온상태의 전류가 커지고, MOSFET 이 꺼진 상태 (오프상태)일 때 기생 BJT 가 꺼져 오프상태 드레인 누설 전류에 변화가 없다.
PN 접합은 MOSFET 의 소스와 채널 그리고 드레인과 채널 사이에 형성이 되므로 MOSFET 이 형성될 때 기생 BJT 도 함께 형성된다. 기생 BJT는 MOSFET 과 병렬로 연결되어 기생 BJT 의 이미터, 베이스, 컬렉터는 각각 MOSFET 의 소스, 채널, 드레인에 해당된다. 따라서 n채널 MOSFET은 npn형 기생 BJT 가 p채널 MOSFET 은 pnp 형 기생 BJT 를 포함한다.
일반적인 MOSFET에서 기생 BJT 는 드레인 전류에 거의 기여하지 않는다. 현재 MOSFET 의 양산 공정과 동작 방식은 기생 BJT의 효과를 무력화 하도록 설계되어 있다. 반대로 기생 BJT의 효과를 활용하도록 설계된 MOSFET 의 양산 공정과 동작 방식은 효과적일 수 있다.
본 발명은 향상된 온상태 전류를 갖으면서 오프상태 전류는 변화 없는 반도체 소자를 제공한다. 기생 BJT 를 활용하여 동작전압을 낮춘 메모리 소자를 제공한다. 또한 이러한 소자 및 메모리의 동작방식을 제공한다.
본 발명의 일 실시 예에 따른 메모리 또는 향상된 온상태 전류를 갖는 반도체 소자는 p형 또는 n형 중 어느 하나로 선택된 첫째 도핑형 기판; p형 또는 n형 중 어느 하나로 선택되고 첫째 도핑형과 다른 둘째 도핑형 매몰층; 첫째 도핑형 바디; 각각 둘째 도핑형을 갖고 바디로 분리된 소스와 드레인; 소스와 드레인 중간 상에 위치한 게이트를 갖는다. 이러한 반도체 소자는 적어도 두 개 이상의 안정된 상태를 갖는 메모리이거나 반도체 소자에 인가된 전압에 따라 향상된 온상태 전류를 갖으면서 오프상태 전류는 변화없는 반소체 소자 이다.
본 발명의 일 실시 예에 따르면, 적어도 두 개 이상의 안정된 상태를 갖는 메모리나 향상된 온상태 전류를 갖으면서 오프상태 전류는 변화없는 트랜지스터는 매몰층에 인가된 전압에 지배를 받는다.
본 발명의 일 실시 예에 따르면, 매몰층에 상대적으로 낮은 전압이 인가되면 보통의 일반적인 트랜지스터로 동작하고, 매몰층에 상대적으로 높은 전압이 인가되면 적어도 두 개 이상의 안정된 상태를 갖는 메모리로 동작한다.
본 발명의 일 실시 예에 따르면, 매몰층에 상대적으로 높은 전압보다는 낮고 상대적으로 낮은 전압보다는 높은 상대적으로 중간 전압이 인가되어 소스, 바디, 매몰층이 형성하는 수직형 BJT 를 켜고, 소스, 바디, 드레인이 형성하는 수평형 BJT 를 켜서 향상된 온상태 전류를 갖는다.
본 발명의 일 실시 예에 따르면, 온상태 전류는 보통의 MOS 트랜지스터의 전류와 수평형 BJT 전류의 합으로 구성된다.
본 발명의 일 실시 예에 따르면, 상기 반도체 소자는 더 나아가 매몰층을 연결하는 매몰층 탭을 포함한다.
본 발명의 일 실시 예에 따르면, 상기 매몰층 탭은 둘째 도핑형을 갖는다.
본 발명의 일 실시 예에 따르면, 매몰층, 바디, 소스, 드레인, 게이트는 각각 첫째 매몰층, 첫째 바디, 첫째 소스, 첫째 드레인, 첫째 게이트로 구성되고, 더 나아가 상기 반도체 소자는 반도체 기판 내 형성된 둘째 도핑형 우물층; 첫째 도핑형을 갖는 둘째 매몰층; 둘째 도핑형을 갖는 둘째 바디; 각각 첫째 도핑형을 갖고 바디로 분리된 소스와 드레인; 소스와 드레인 중간 상에 위치한 게이트를 갖는다.
본 발명의 일 실시 예에 따르면, 상기 반도체 소자는 둘째 매몰층을 연결하는 둘째 매몰층 탭을 포함한다.
본 발명의 일 실시 예에 따르면, 둘째 매몰층 탭은 첫째 도핑형을 갖는다.
본 발명의 일 실시 예에 따르면, 첫째 우물을 포함하는 반도체 소자는 더 나아가 반도체 기판 내 형성된 둘째 도핑형을 갖는 둘째 우물, 둘째 우물과 첫째 매몰층 매몰층 사이에 형성되며 첫째 도핑형을 갖는 셋째 우물을 포함한다.
본 발명의 일 실시 예에 따르면, 상기 반도체 소자는 더 나아가 반도체 기판 내 형성된 둘째 도핑형을 갖는 우물; 매몰층과 우물 사이에 형성된 첫째 도핑형을 갖는 둘째 매몰층을 포함한다.
본 발명의 일 실시 예에 따르면, 상기 반도체 소자는 더 나아가 둘째 매몰층을 연결하는 매몰층 탭을 포함한다.
본 발명의 일 실시 예에 따르면, 상기 매몰층 탭은 첫째 도핑형을 갖는다.
본 발명의 일 실시 예에 따르면, 상기 반도체 소자는 매몰층, 둘째 매몰층, 바디, 소스로 구성된 첫째 수직형 사이리스터와 매몰층, 둘째 매몰층, 바디, 드레인으로 구성된 둘째 수직형 사이리스터를 포함한다.
본 발명의 일 실시 예에 따르면, 상기 반도체 소자를 켜고 끄는 스위칭은 게이트에 인가된 전압에 통제받고, 수평 기생 BJT를 켜고 끄는 스위칭은 게이트와 둘째 매몰층에 연결된 전압에 통제받는다.
본 발명의 일 실시 예에 따르면, 상기 반도체 소자는 더 나아가 바디와 연결되거나 분리될 수 있는 바디컨택을 포함한다.
본 발명의 일 실시 예에 따르면, 바디와 바디컨택의 연결 또는 분리는 매몰층에 인가된 전압에 따라 조절된다.
본 발명의 일 실시 예에 따르면, 상기 반도체 소자는 더 나아가 바디컨택과 소스 사이에 절연층을 포함한다.
본 발명의 일 실시 예에 따르면, 상기 절연층은 매몰층과 접촉하지 않는다.
본 발명의 일 실시 예에 따르면, 상기 반도체 소자는 더 나아가 인접한 반도체 소자의 바디와 절연하는 둘째 절연층을 포함한다.
본 발명의 일 실시 예에 따르면, 상기 둘째 절연층은 매몰층 상부면 아래로 늘어져 있다.
본 발명의 일 실시 예에 따르면, 상기 둘째 절연층은 매몰층과 접촉하지 않는다.
본 발명의 일 실시 예에 따르면, 상기 둘째 절연층은 매몰층 하부면 아래로 늘어져 있다.
본 발명의 일 실시 예에 따르면, 상기 게이트는 매몰층과 연결되어 있다.
본 발명의 일 실시 예에 따르면, 상기 바디는 기판에서 수직으로 돌출된 핀 구조를 포함한다.
본 발명의 일 실시 예에 따르면, 상기 소스와 드레인은 핀 내부에 형성된다.
본 발명의 일 실시 예에 따르면, 상기 게이트는 핀 바디와 매몰층 접합부까지 아래로 늘어져 있다.
본 발명의 일 실시 예에 따르면, 상기 핀 구조는 게이트와 바디의 커패시티브 커플링 효과를 크게 하기 위하여 테이퍼링 되어 있다.
본 발명의 일 실시 예에 따르면, 매몰층은 매몰절연층으로 구성된다.
본 발명의 또 다른 실시 예에 따르면, 메모리 또는 향상된 온상태 전류를 갖는 반도체 소자는 p형 또는 n형 중 어느 하나로 선택된 첫째 도핑형 기판; 매몰절연층;
첫째 도핑형을 갖는 바디; 각각 둘째 도핑형을 갖고 바디로 분리된 소스와 드레인; 소스와 드레인과 분리되어 있는 전하주입영역; 소스와 드레인 중간 상에 위치한 게이트를 갖는다. 이러한 반도체 소자는 적어도 두 개 이상의 안정된 상태를 갖는 메모리이거나 반도체 소자에 인가된 전압에 따라 향상된 온상태 전류를 갖으면서 오프상태 전류는 변화없는 반도체 소자이다.
본 발명의 일 실시 예에 따르면, 적어도 두 개 이상의 안정된 상태를 갖는 메모리나 향상된 온상태 전류를 갖으면서 오프상태 전류는 변화없는 트랜지스터는 전하주입영역에 인가된 전압에 지배를 받는다.
본 발명의 일 실시 예에 따르면, 전하주입영역에 상대적으로 낮은 전압이 인가되면 보통의 일반적인 트랜지스터로 동작하고 전하주입영역에 상대적으로 높은 전압이 인가되면 적어도 두 개 이상의 안정된 상태를 갖는 메모리로 동작한다.
본 발명의 일 실시 예에 따르면, 전하주입영역에 상대적으로 높은 전압보다는 낮고 상대적으로 낮은 전압보다는 높지만, 소스, 바디, 전하주입영역이 형성하는 수평형 BJT 를 켜기에 충분히 높은 상대적으로 중간 전압이 인가되면, 소스, 바디, 드레인이 형성하는 수평형 BJT 를 켜서 향상된 온상태 전류를 갖는다.
본 발명의 일 실시 예에 따르면, 상기 바디는 2 nm 에서 10 nm 두께로 구성된 초박막이다.
본 발명의 일 실시 예에 따르면, 상기 바디는 10 nm 에서 200 nm 두께로 구성된 박막이다.
본 발명의 일 실시 예에 따르면, 소스와 드레인 사이에 구비된 첫째 게이트 길이는 소스와 전하주입영역 사이에 구비된 둘째 게이트 길이보다 길다.
본 발명의 일 실시 예에 따르면, 상기 반도체 소자의 상기 전하주입영역은 첫째 전하주입영역과 더 나아가 둘째 전하주입영역으로 구성된다.
본 발명의 일 실시 예에 따르면, 상기 게이트는 소스와 드레인 사이에는 연장되어 있지만 소스와 첫째 전하주입영역 사이와 드레인과 둘째 전하주입영역 사이에는 연장되어 있지 않다.
본 발명의 일 실시 예에 따르면, 적어도 소스, 드레인, 전하주입영역 중 어느 하나의 첫째 접합깊이는 다른 소스, 드레인, 전하주입영역의 둘째 접합깊이보다 얕다.
본 발명의 일 실시 예에 따르면, 상기 소스는 첫째 접합깊이를 갖고 상기 드레인과 적어도 어느 하나의 전하주입영역은 둘째 접합깊이를 갖는다.
본 발명의 일 실시 예에 따르면, 상기 반도체 소자는 더 나아가 둘째 게이트를 갖는다.
본 발명의 일 실시 예에 따르면, 상기 반도체 소자는 더 나아가 소스와 드레인 중 어느 하나와 인접한 전하트랩층을 갖는다.
본 발명의 일 실시 예에 따르면, 상기 전하트랩층은 소스와 드레인 중 어느 하나와 바로 접하고 있다.
본 발명의 일 실시 예에 따르면, 상기 전하트랩층은 소스와 드레인 중 어느 하나와 얇은 계면절연막을 사이에 두고 접하고 있다.
본 발명의 일 실시 예에 따르면, 상기 반도체 소자는 더 나아가 소스와 바디 사이와 드레인과 바디 사이 중 적어도 어느 하나에 형성된 금속실리사이드 접합을 포함한다.
본 발명의 일 실시 예에 따르면, 상기 반도체 소자는 더 나아가 소스와 바디 사이 또는 드레인과 바디 사이 중 적어도 어느 하나에 형성된 에너지밴드오프셋 영역을 포함한다.
본 발명의 일 실시 예에 따르면, 상기 에너지밴드오프셋 영역은 가전자대오프셋 물질로 구성된다.
본 발명의 일 실시 예에 따르면, 상기 반도체 소자는 더 나아가 소스와 바디 사이와 드레인과 바디 사이 중 적어도 어느 하나에 형성된 재결합영역을 영역을 포함한다.
본 발명의 일 실시 예에 따르면, 상기 재결합영역은 깊은준위불순물 도핑으로 구현된다.
본 발명의 일 실시 예에 따르면, 상기 깊은준위불순물은 금이나 백금 중 적어도 어느 하나의 금속으로 구성된다.
본 발명의 일 실시 예에 따르면, 상기 재결합영역은 이온주입을 통한 결정결함의 형성으로 구현된다.
본 발명의 일 실시 예에 따르면, 상기 이온주입에 사용되는 이온은 실리콘, 저머늄, 아르곤 중 어느 하나로 구성된다.
본 발명의 일 실시 예에 따르면, 상기 반도체 소자는 더 나아가 게이트 상에 구비된 컨트롤 게이트를 포함한다.
본 발명의 일 실시 예에 따르면, 상기 반도체 소자는 더 나아가 게이트와 떨어져 구비된 선택 게이트를 포함한다.
본 발명의 일 실시 예에 따르면, 상기 선택 게이트는 드레인과 게이트 사이에 위치하며 상기 선택 게이트와 상기 게이트 사이에 절연갭이 형성된다.
본 발명의 일 실시 예에 따르면, 상기 소스영역의 단면적은 상기 드레인 영역의 단면적보다 크다.
본 발명의 일 실시 예에 따르면, 상기 반도체 소자는 더 나아가 게이트와 떨어져 구비된 컨트롤 게이트를 포함한다.
본 발명의 일 실시 예에 따르면, 상기 컨트롤 게이트는 드레인과 게이트 사이에 위치하여 상기 컨트롤 게이트와 게이트 사이에 절연갭이 형성된다.
본 발명의 일 실시 예에 따르면, 상기 컨트롤 게이트는 상기 절연갭과 상기 게이트의 적어도 일부와 중첩된다.
본 발명의 일 실시 예에 따르면, 상기 소스영역의 단면적은 상기 드레인 영역의 단면적보다 크다.
본 발명의 일 실시 예에 따르면, 상기 반도체 소자는 더 나아가 소스와 드레인 중 어느 하나에 연결된 저항변화요소를 포함한다.
본 발명의 또 다른 측면에 따르면, 메모리 또는 향상된 온상태 전류를 갖는 트랜지스터의 선택적 동작방식은 p형 또는 n형 중 어느 하나로 선택된 첫째 도핑형 기판; p형 또는 n형 중 어느 하나로 선택되고 첫째 도핑형과 다른 둘째 도핑형 매몰층; 첫째 도핑형 바디; 각각 둘째 도핑형을 갖고 바디로 분리된 소스와 드레인; 소스와 드레인 중간 상에 위치한 게이트로 구성된 메모리 또는 트랜지스터로써 선택적으로 동작할 수 있는 반도체 소자이다. 이러한 반도체 소자의 동작 선택는 매몰층에 상대적으로 낮은 전압이 인가되면 보통의 일반적인 트랜지스터로 동작; 매몰층에 상대적으로 높은 전압이 인가되면 적어도 두 개 이상의 안정된 상태를 갖는 메모리로 동작; 매몰층에 상대적으로 높은 전압보다는 낮고 상대적으로 낮은 전압보다는 높은 상대적으로 중간 전압이 인가되면 향상된 온상태 전류를 갖는 트랜지스터로 동작한다.
본 발명의 일 실시 예에 따르면, 상기 상대적으로 높은 전압은 매몰층, 바디, 소스 또는 드레인 중 어느 하나가 형성하는 수직형 BJT 를 켜기에 충분히 크다.
본 발명의 일 실시 예에 따르면, , 상기 상대적으로 중간 전압은 상기 게이트 전압과 협력하여 매몰층, 바디, 소스 또는 드레인 중 어느 하나가 형성하는 수직형 BJT 를 켜기에 충분히 크다.
본 발명의 일 실시 예에 따르면, 상기 수직형 BJT 가 켜짐은 소스, 바디, 드레인이 형성하는 수평형 BJT의 베이스에 전류를 공급함으로써 수평형 BJT를 켜 온상태 전류를 향상시킨다.
본 발명의 일 실시 예에 따르면, 상기 온상태 전류는 소스, 바디, 드레인, 게이트가 형성하는 보통의 MOS 트랜지스터의 전류와 수평형 BJT 전류의 합으로 구성된다.
본 발명의 일 실시 예에 따르면, 매몰층에 상기 상대적으로 중간 전압이 인가되었을 때의 오프상태 전류는 매몰층에 0V 가 인가되었을 때와 같다.
본 발명의 일 실시 예에 따르면, 상기 방식은 더 나아가 게이트에 0V와 상대적으로 중간 전압을 드레인에 인가함으로 소스, 바디, 드레인, 게이트가 형성하는 보통의 MOS 트랜지스터를 끄고 소스, 바디, 드레인이 형성하는 수평형 BJT 는 켠다.
본 발명의 일 실시 예에 따르면, MOS 트랜지스터를 켜고 끄는데 게이트에 인가된 전압이 사용된다.
본 발명의 일 실시 예에 따르면, 상기 방식은 더 나아가 트랜지스터를 미세하게 조정하거나 스큐(skew)를 줄이는데 매몰층에 인가되는 전압을 조절한다.
본 발명의 일 실시 예에 따르면, 상기 방식은 더 나아가 수평형 BJT를 켜는데 필요한 게이트와 드레인 전압의 온도에 따른 변화를 보상하는데 매몰층에 인가되는 전압을 조절한다.
본 발명의 일 실시 예에 따르면, 상기 반도체 소자는 더 나아가 바디와 연결 또는 절연될 수 있는 바디컨택을 포함한다. 바디와 바디컨택의 연결 또는 절연은 매몰층에 인가된 전압에 따라 결정된다.
본 발명의 일 실시 예에 따르면, 상기 바디와 바디컨택의 절연은 상기 바디와 바디컨택의 절연을 하기에 충분한 공핍층을 형성할 수 있는 문턱 매몰층 전압보다 같거나 큰 전압을 매몰층에 인가하여 이루어진다.
본 발명의 일 실시 예에 따르면, 상기 바디와 바디컨택의 절연은 충분한 공핍층을 형성할 수 있는 문턱 매몰층 전압보다 같거나 큰 전압을 매몰층에 인가하여 공핍층의 하부 경계면이 상기 바디와 바디컨택을 분리하도록 절연측의 하부로 아래로 연장되어 이루어진다.
본 발명의 일 실시 예에 다르면, 상기 방법은 상기 반도체 소자의 온상태와 오프상태 사이 스위칭 지연시간을 줄이기 위하여 상기 반도체 소자 내에 재결합영역을 제공하는것을 포함한다.
본 발명의 또 다른 측면에 따르면, 상보적 반도체 소자(CMOS)는p형 또는 n형 중 어느 하나로 선택된 첫째 도핑형 기판; p형 또는 n형 중 어느 하나로 선택되고 첫째 도핑형과 다른 둘째 도핑형 첫째 매몰층; 첫째 도핑형을 갖는 첫째 바디; 각각 둘째 도핑형을 갖고 첫째 바디로 분리된 첫째 소스와 첫째 드레인; 첫째 소스와 첫째 드레인 중간 상에 위치한 첫째 게이트; 기판상에 형성되고 둘째 도핑형을 갖는 우물; 첫째 도핑형을 갖는 둘째 매몰층; 둘째 도핑형을 갖는 둘째 바디; 각각 첫째 도핑형을 갖고 둘째 바디로 분리된 둘째 소스와 둘째 드레인; 둘째 소스와 둘째 드레인 중간 상에 위치한 둘째 게이트로 구성된다.
본 발명의 일 실시 예에 따르면, 상기 상보적 반도체 소자는 적어도 두 개 이상의 안정된 상태를 갖는 메모리나 향상된 온상태 전류를 갖으면서 오프상태 전류는 변화없는 트랜지스터로으 동작은 트랜지스터에 인가된 전압에 지배를 받는다.
본 발명의 일 실시 예에 따르면, 상기 상보적 반도체 소자는 첫째 매몰층을 연결하는 첫째 매몰층 탭과 둘째 매몰층을 연결하는 둘째 매몰층 탭을 포함한다.
본 발명의 일 실시 예에 따르면, 상기 첫째 매몰층 탭은 둘째 도핑형을 갖고 상기 둘째 매몰층 탭은 첫째 도핑형을 갖는다.
본 발명의 일 실시 예에 따르면, 상기 상보적 반도체 소자는 첫째 우물, 반도체 기판 내 형성된 둘째 도핑형을 갖는 둘째 우물; 둘째 우물과 첫째 매몰층 사이에 형성된 첫째 도핑형을 갖는 셋째 우물으로 구성된다.
본 발명의 또 다른 측면에 따르면, MOS 소자는 p형 또는 n형 중 어느 하나로 선택된 첫째 도핑형 기판; p형 또는 n형 중 어느 하나로 선택되고 첫째 도핑형과 다른 둘째 도핑형 매몰층; 첫째 도핑형 바디; 각각 둘째 도핑형을 갖고 바디로 분리된 소스와 드레인; 소스와 드레인 중간 상에 위치한 게이트; 기판내 형성되고 둘째 도핑형을 갖는 우물; 매몰층과 우물 사이에 형성되고 첫째 도핑형을 갖는 둘째 매몰층을 포함한다.
본 발명의 일 실시 예에 따르면, 상기 MOS 소자는 적어도 두 개 이상의 안정된 상태를 갖는 메모리이거나 반도체 소자에 인가된 전압에 따라 향상된 온상태 전류를 갖으면서 오프상태 전류는 변화없는 반소체 소자 이다.
본 발명의 일 실시 예에 따르면, 상기 MOS 소자는 더 나아가 둘째 매몰층을 연결하는 매몰층 탭을 포함한다.
본 발명의 일 실시 예에 따르면, 상기 매몰층 탭은 첫째 도핑형을 갖는다.
본 발명의 일 실시 예에 따르면, 상기 MOS 소자는 매몰층, 둘째 매몰층, 바디, 소스로 구성된 첫째 수직 사이리스터와 매몰층, 둘째 매몰층, 바디, 드레인으로 구성된 둘째 수직 사이리스터를 포함한다.
본 발명의 또 다른 측면에 따르면, MOS 소자는 p형 또는 n형 중 어느 하나로 선택된 첫째 도핑형 기판; p형 또는 n형 중 어느 하나로 선택되고 첫째 도핑형과 다른 둘째 도핑형 매몰층; 첫째 도핑형을 갖는 첫째 바디; 각각 둘째 도핑형을 갖고 첫째 바디로 분리된 첫째 소스와 첫째 드레인; 첫째 소스와 첫째 드레인 중간 상에 위치한 첫째 게이트; 바디와 연결된 바디컨택; 바디컨택과 바디의 일부사이에 위치한 절연층을 포함한다.
본 발명의 일 실시 예에 따르면, 상기 MOS 소자는 바디컨택이 바디와 선택적으로 연결 또는 절연될 수 있도록 구성된다.
본 발명의 일 실시 예에 따르면, 상기 MOS 소자는 적어도 두 개 이상의 안정된 상태를 갖는 메모리이거나 반도체 소자에 인가된 전압에 따라 향상된 온상태 전류를 갖으면서 오프상태 전류는 변화없는 반소체 소자 이다.
본 발명의 또 다른 측면에 따르면, MOS 소자는 p형 또는 n형 중 어느 하나로 선택된 첫째 도핑형 기판; 매몰절연층
첫째 도핑형을 갖는 바디; 각각 p형 또는 n형 중 어느 하나로 선택되며 첫째 도핑형과는 다른 둘째 도핑형을 갖고 바디로 분리된 소스, 드레인, 전하주입영역; 소스와 드레인 중간 상에 위치한 게이트를 포함한다.
본 발명의 일 실시 예에 따르면, 상기 MOS 소자는 적어도 두 개 이상의 안정된 상태를 갖는 메모리이거나 반도체 소자에 인가된 전압에 따라 향상된 온상태 전류를 갖으면서 오프상태 전류는 변화없는 반소체 소자 이다.
본 발명의 일 실시 예에 따르면, 상기 게이트는 더 나아가 소스와 전하주입영역사이와 드레인과 전하주입영역사이에 위치한다.
본 발명의 일 실시 예에 따르면, 상기 바디는 2 nm 에서 10 nm 두께로 구성된 초박막이다.
본 발명의 일 실시 예에 따르면, 상기 바디는 10 nm 에서 200 nm 두께로 구성된 박막이다.
본 발명의 또 다른 측면에 따르면, 상보적 반도체 소자(CMOS)는p형 또는 n형 중 어느 하나로 선택된 첫째 도핑형 기판; 매몰층; 첫째 도핑형을 갖는 첫째 바디; 각각 둘째 도핑형을 갖고 첫째 바디로 분리된 첫째 소스와 첫째 드레인; 첫째 소스와 첫째 드레인 중간 상에 위치한 첫째 게이트; 기판상에 형성되고 둘째 도핑형을 갖는 바디; 각각 첫째 도핑형을 갖고 둘째 바디로 분리된 둘째 소스와 둘째 드레인; 둘째 소스와 둘째 드레인 중간 상에 위치한 둘째 게이트; 첫째 바디아래 위치한 매몰층의 첫째 일부와 둘째 바디 아래 위치한 매몰층의 둘째 일부를 분리하는 절연층을 포함한다.
본 발명의 일 실시 예에 따르면, 상기 상보적 반도체 소자는 적어도 두 개 이상의 안정된 상태를 갖는 메모리나 향상된 온상태 전류를 갖으면서 오프상태 전류는 변화없는 트랜지스터는 매몰층에 인가된 전압에 지배를 받는다.
본 발명의 또 다른 측면에 따르면, 상보적 반도체 소자(CMOS)는p형 또는 n형 중 어느 하나로 선택된 첫째 도핑형 기판; 매몰층; 첫째 도핑형을 갖는 바디; 각각 둘째 도핑형을 갖고 바디로 분리된 소스와 드레인; 소스와 드레인 중간 상에 위치한 게이트; 소스와 드레인 중 어느 하나와 인접한 전하트랩층을 포함한다.
본 발명의 일 실시 예에 따르면, 상기 전하트랩층은 소스와 드레인 중 어느 하나와 바로 접하고 있다.
본 발명의 일 실시 예에 따르면, 상기 전하트랩층은 소스와 드레인 중 어느 하나와 얇은 계면절연막을 사이에 두고 접하고 있다.
본 발명의 또 다른 측면에 따르면, 상보적 MOS 소자는 p형 또는 n형 중 어느 하나로 선택된 첫째 도핑형 기판; 매몰층
첫째 도핑형을 갖는 바디; 각각 p형 또는 n형 중 어느 하나로 선택되며 첫째 도핑형과는 다른 둘째 도핑형을 갖고 바디로 분리된 소스와 드레인; 소스와 드레인 중간 상에 위치한 게이트; 소스와 바디 사이 또는 드레인과 바디 사이 중 적어도 어느 하나에 형성된 금속실리사이드 접합을 포함한다.
본 발명의 또 다른 측면에 따르면, 상보적 MOS 소자는p형 또는 n형 중 어느 하나로 선택된 첫째 도핑형 기판; 매몰층; 첫째 도핑형을 갖는 바디; 각각 p형 또는 n형 중 어느 하나로 선택되며 첫째 도핑형과는 다른 둘째 도핑형을 갖고 바디로 분리된 소스와 드레인; 소스와 드레인 중간 상에 위치한 게이트; 소스와 바디 사이 또는 드레인과 바디 사이 중 적어도 어느 하나에 형성된 에너지밴드오프셋 영역을 포함한다.
본 발명의 일 실시 예에 따르면, 상기 에너지밴드오프셋 영역은 가전자대오프셋 물질로 구성된다.
본 발명의 또 다른 측면에 따르면, 상보적 MOS 소자는p형 또는 n형 중 어느 하나로 선택된 첫째 도핑형 기판; 매몰층; 첫째 도핑형을 갖는 바디; 각각 p형 또는 n형 중 어느 하나로 선택되며 첫째 도핑형과는 다른 둘째 도핑형을 갖고 바디로 분리된 소스와 드레인; 소스와 드레인 중간 상에 위치한 게이트; 소스와 바디 사이 또는 드레인과 바디 사이 중 적어도 어느 하나에 형성된 금속실리사이드 접합을 포함한다.
본 발명의 또 다른 측면에 따르면, 상보적 MOS 소자는p형 또는 n형 중 어느 하나로 선택된 첫째 도핑형 기판; 매몰층; 첫째 도핑형을 갖는 바디; 각각 p형 또는 n형 중 어느 하나로 선택되며 첫째 도핑형과는 다른 둘째 도핑형을 갖고 바디로 분리된 소스와 드레인; 소스와 드레인 중간 상에 위치한 게이트; 소스와 바디 사이 또는 드레인과 바디 사이 중 적어도 어느 하나에 형성된 재결합영역을 영역을 포함한다.
본 발명의 일 실시 예에 따르면, 상기 재결합영역은 깊은준위불순물 도핑으로 구현된다.
본 발명의 일 실시 예에 따르면, 상기 재결합영역은 이온주입을 통한 결정결함의 형성으로 구현된다.
본 발명의 또 다른 측면에 따르면, 인터버 게이트는 향상된 온상태 전류를 제공하는 트랜지스터를 포함한다. 인버터 게이트는 p형 또는 n형 중 어느 하나로 선택된 첫째 도핑형 기판; p형 또는 n형 중 어느 하나로 선택되고 첫째 도핑형과 다른 둘째 도핑형 첫째 매몰층; 첫째 도핑형을 갖는 첫째 바디; 각각 둘째 도핑형을 갖고 첫째 바디로 분리된 첫째 소스와 첫째 드레인; 첫째 소스와 첫째 드레인 중간 상에 위치한 첫째 게이트; 기판상에 형성되고 둘째 도핑형을 갖는 첫째 우물; 기판상에 형성되고 첫째 도핑형을 갖는 둘째 우물; 첫째 도핑형을 갖는 둘째 매몰층; 둘째 도핑형을 갖는 둘째 바디; 각각 첫째 도핑형을 갖고 둘째 바디로 분리된 둘째 소스와 둘째 드레인; 둘째 소스와 둘째 드레인 중간 상에 위치한 둘째 게이트; 첫째 우물과 접촉하고 둘째 도핑형을 갖는 첫째 매몰층 탭; 둘째 우물과 접촉하고 첫째 도핑형을 갖는 둘째 매몰층 탭을 포함한다.
본 발명의 또 다른 측면에 따르면; 2입력 낸드 게이트는 두개의 p형 병렬 연결 트랜지스터와 두개의 n형 직렬연결 트랜지스터를 포함한다. 각각 p형 트랜지스터는 p형 또는 n형 중 어느 하나로 선택된 첫째 도핑형 기판; p형 또는 n형 중 어느 하나로 선택되고 첫째 도핑형과 다른 둘째 도핑형 첫째 매몰층; 첫째 도핑형을 갖는 첫째 바디; 각각 둘째 도핑형을 갖고 첫째 바디로 분리된 첫째 소스와 첫째 드레인; 첫째 소스와 첫째 드레인 중간 상에 위치한 첫째 게이트; 기판상에 형성되고 둘째 도핑형을 갖는 첫째 우물을 포함하고, 각각 n형 트랜지스터는 기판상에 형성되고 첫째 도핑형을 갖는 둘째 우물; 첫째 도핑형을 갖는 둘째 매몰층; 둘째 도핑형을 갖는 둘째 바디; 각각 첫째 도핑형을 갖고 둘째 바디로 분리된 둘째 소스와 둘째 드레인; 둘째 소스와 둘째 드레인 중간 상에 위치한 둘째 게이트; 첫째 우물과 접촉하고 둘째 도핑형을 갖는 첫째 매몰층 탭; 둘째 우물과 접촉하고 첫째 도핑형을 갖는 둘째 매몰층 탭을 포함한다. 각각의 트랜지스터는 향상된 온상태 전류를 갖으면서 오프상태 전류는 변화없는 반소체 소자로 구성된다.
본 발명의 일 실시 예에 따르면, 상기 직렬 연결된 n형 트랜지스터들은 절연영역으로 분리되고 전도성층으로 연결된다.
본 발명의 또 다른 측면에 따르면, 2입력 노어 게이트는 두개의 p형 직렬 연결 트랜지스터와 두개의 n형 병렬연결 트랜지스터를 포함한다. 각각 p형 트랜지스터는 p형 또는 n형 중 어느 하나로 선택된 첫째 도핑형 기판; p형 또는 n형 중 어느 하나로 선택되고 첫째 도핑형과 다른 둘째 도핑형 첫째 매몰층; 첫째 도핑형을 갖는 첫째 바디; 각각 둘째 도핑형을 갖고 첫째 바디로 분리된 첫째 소스와 첫째 드레인; 첫째 소스와 첫째 드레인 중간 상에 위치한 첫째 게이트; 기판상에 형성되고 둘째 도핑형을 갖는 첫째 우물을 포함하고, 각각 n형 트랜지스터는 기판상에 형성되고 첫째 도핑형을 갖는 둘째 우물; 첫째 도핑형을 갖는 둘째 매몰층; 둘째 도핑형을 갖는 둘째 바디; 각각 첫째 도핑형을 갖고 둘째 바디로 분리된 둘째 소스와 둘째 드레인; 둘째 소스와 둘째 드레인 중간 상에 위치한 둘째 게이트; 첫째 우물과 접촉하고 둘째 도핑형을 갖는 첫째 매몰층 탭; 둘째 우물과 접촉하고 첫째 도핑형을 갖는 둘째 매몰층 탭을 포함한다. 각각의 트랜지스터는 향상된 온상태 전류를 갖으면서 오프상태 전류는 변화없는 반소체 소자로 구성된다.
본 발명의 일 실시 예에 따르면, 상기 직렬 연결된 p형 트랜지스터들은 절연영역으로 분리되고 전도성층으로 연결된다.
본 발명의 또 다른 측면에 따르면, MOS 소자와 연결된 부스트된 트랜지스터와 조합을 제공한다. 부스트된 트랜지스터는 p형 또는 n형 중 어느 하나로 선택된 첫째 도핑형 기판; p형 또는 n형 중 어느 하나로 선택되고 첫째 도핑형과 다른 둘째 도핑형 첫째 매몰층; 첫째 도핑형을 갖는 첫째 바디; 각각 둘째 도핑형을 갖고 첫째 바디로 분리된 첫째 소스와 첫째 드레인; 첫째 소스와 첫째 드레인 중간 상에 위치한 첫째 게이트를 포함하고, MOS 소자는 기판; 매몰층; 둘째 도핑형 우물; 각각 첫째 도핑형을 갖고 우물로 분리된 둘째 소스와 둘째 드레인; 둘째 소스와 둘째 드레인 중간 상에 위치한 둘째 게이트를 포함한다.
본 발명의 일 실시 예에 따르면, 상기 부스트된 트랜지스터의 매몰층에 인가된 바이어스는 상기 MOS 소자의 우물에 동시에 인가된다.
본 발명의 또 다른 측면에 따르면, 메모리 또는 향상된 온상태 전류를 갖는 반도체 소자는 p형 또는 n형 중 어느 하나로 선택된 첫째 도핑형 기판; p형 또는 n형 중 어느 하나로 선택되고 첫째 도핑형과 다른 둘째 도핑형 매몰층; 첫째 도핑형 바디; 각각 둘째 도핑형을 갖고 바디로 분리된 소스와 드레인; 소스와 드레인 중간 상에 위치한 게이트; 게이트와 떨어져 구비된 선택 게이트를 포함한다.
본 발명의 일 실시 예에 따르면, 상기 선택 게이트는 드레인과 게이트 사이에 위치하며 상기 선택 게이트와 상기 게이트 사이에 절연갭이 형성된다.
본 발명의
본 발명의 일 실시 예에 따르면, 상기 게이트는 플로팅되어 있으며 전력이 제거되었을 때 비휘발성 데이터를 저장한다.
본 발명의 일 실시 예에 따르면, 상기 매몰층에 인가하는 전압은 게이트로 흘러 들어가는 전류를 증가시킨다.
본 발명의 또 다른 측면에 따르면, 메모리 또는 향상된 온상태 전류를 갖는 반도체 소자는 p형 또는 n형 중 어느 하나로 선택된 첫째 도핑형 기판; p형 또는 n형 중 어느 하나로 선택되고 첫째 도핑형과 다른 둘째 도핑형 매몰층; 첫째 도핑형 바디; 각각 둘째 도핑형을 갖고 바디로 분리된 소스와 드레인; 소스와 드레인 중간 상에 위치한 게이트; 게이트와 떨어져 구비된 컨트롤 게이트를 포함한다.
본 발명의 일 실시 예에 따르면, 상기 컨트롤 게이트는 드레인과 게이트 사이에 위치하여 상기 컨트롤 게이트와 게이트 사이에 절연갭이 형성된다.
본 발명의 일 실시 예에 따르면, 상기 컨트롤 게이트는 상기 절연갭과 상기 게이트의 적어도 일부와 중첩된다.
본 발명의 일 실시 예에 따르면, 상기 게이트는 플로팅되어 있으며 전력이 제거되었을때 비휘발성 데이터를 저장한다.
본 발명의 일 실시 예에 따르면, 상기 매몰층에 인가하는 전압은 게이트로 흘러 들어가는 전류를 증가시킨다.
이상에서 본 발명의 특징은 본 발명이 속하는 기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
아래의 자세한 설명을 위한 참조로써 도면을 첨부하고 있다. 첨부하는 그림은 본 발명의 여러 다른 측면과 서로 유사한 구조, 구성, 요소, 물질과 같은 필요한 곳에 레퍼런스 숫자를 나타내고 있다. 그림은 특별히 구체적인 구조를 나타내었다기 보다는 본 발명의 범위와 사상에 포함되는 구조, 구성, 요소, 물질의 다양한 조합이 가능하다는 것으로 이해되어야 한다.
그림 1는 기존의 MOS 소자의 단면도면이다.
그림 2는 본 발명의 바람직한 실시 예에 따른 MOS 소자의 단면도면이다.
그림 3는 본 발명의 또 다른 바람직한 실시 예에 따른 MOS 소자의 단면도면이다.
그림 4는 본 발명의 바람직한 실시 예에 따른 매몰층 탭을 포함하는 MOS 소자의 단면도면이다.
그림 5는 본 발명의 바람직한 실시 예에 따른 MOS 소자의 등가 회로를 나타내는 도면이다.
그림 6은 본 발명의 바람직한 실시 예에 따른 MOS 소자의 커패시터 등가회로를 나타내는 도면이다.
그림 7은 본 발명의 바람직한 실시 예에 따른 MOS 소자의 매몰층에 다양한 전압이 인가되었을 때 드레인 전류와 게이트 전압 특성을 나타내는 도면이다.
그림 8은 본 발명의 바람직한 실시 예에 따른 MOS 소자의 매몰층에 서로 다른 전압이 인가되어 수평형 기생 BJT 가 활성화 되기 위한 최소 게이트 전압과 드레인 전압을 나타내는 도면이다.
그림 9는 본 발명의 바람직한 실시 예에 따른 MOS 소자가 표준형 이중 우물내 구현된 단면도면이다.
그림 10은 본 발명의 또 다른 바람직한 실시 예에 따른 CMOS 소자가 표준형 삼중 우물에 구현된 단면도면이다.
그림 11은 본 발명의 또 다른 바람직한 실시 예에 따른 MOS 소자의 단면도면이다.
그림 12은 그림 11의 MOS 소자의 등가회로를 나타내는 도면이다.
그림 13은 그림 11의 MOS 소자의 커패시터 등가회로 모델을 나타내는 도면이다.
그림 14는 본 발명의 바람직한 실시 예에 따른 MOS 소자의 바디 탭과 매몰층 탭을 함께 나타낸 단면도면이다.
그림 15A-15B는 본 발명의 바람직한 실시 예에 따른 MOS 소자의 바디 탭과 매몰층 탭과 공핍층 경계면을 함께 나타낸 단면도면이다.
그림 16은 본 발명의 바람직한 실시 예에 따른 바디 탭과 매몰층 탭과 이중 STI 깊이를 갖는 MOS 소자의 단면도면이다.
그림 17A-17B는 본 발명의 바람직한 실시 예에 따른 바디 탭과 매몰층 탭과 이중 STI 깊이를 갖는 MOS 소자의 공핍층 경계면을 함께 나타낸 도면이다.
그림 18A-18B는 본 발명의 바람직한 실시 예에 따른 바디 탭과 매몰층 탭과 또 다른 이중 STI 깊이를 갖는 MOS 소자의 공핍층 경계면을 함께 나타낸 도면이다.
그림 19A-19B는 본 발명의 바람직한 실시 예에 따른 바디 탭과 게이트와 연결된 매몰층 탭과 또 다른 이중 STI 깊이를 갖는 MOS 소자의 공핍층 경계면을 함께 나타낸 도면이다.
그림 20A는 본 발명의 바람직한 실시 예에 따른 핀 구조를 포함하는 MOS 소자의 단면도면이다.
그림 20B 는 그림 20A의 I-I' 방향으로 절단한 MOS 소자의 단면도면이다.
그림 20C 는 그림 20A의 II-II' 방향으로 절단한 MOS 소자의 단면도면이다.
그림 20D 는 그림 20A 의 3차원 도면이다.
그림 21A 는 본 발명의 또 다른 바람직한 실시 예에 따른 핀형 MOS 소자의 3차원 도면이다.
그림 21B는 본 발명의 또 다른 바람직한 실시 예에 따른 핀형 MOS 소자의 3차원 도면이다.
그림 21C는 본 발명의 또 다른 바람직한 실시 예에 따른 핀형 CMOS 소자의 3차원 도면이다.
그림 22는 본 발명의 바람직한 실시 예에 따른 매몰층 탭을 포함하는 핀형 MOS 소자의 단면도면이다.
그림 23는 본 발명의 바람직한 실시 예에 따른 매몰층 탭을 포함하는 핀형 MOS 소자의 평면도면이다.
그림 24 는 그림 23의 I-I' 방향으로 절단한 MOS 소자의 단면도면이다.
그림 25 는 그림 23의 II-II' 방향으로 절단한 MOS 소자의 단면도면이다.
그림 26A 는 본 발명의 바람직한 실시 예에 따른 매몰층을 포함하는 MOS 소자의 평면도면이다.
그림 26B 는 그림 26A의 A-B 방향으로 절단한 MOS 소자의 단면도면이다.
그림 26C 는 그림 26A의 C-D 방향으로 절단한 MOS 소자의 단면도면이다.
그림 27은 그림 26의 MOS 소자의 등가회로를 나타내는 도면이다.
그림 28은 본 발명의 또 다른 바람직한 실시 예에 따른 CMOS 소자의 단면도면이다.
그림 29는 본 발명의 또 다른 바람직한 실시 예에 따른 매몰절연층을 포함하는 MOS 소자의 평면도면이다.
그림 30 은 본 발명의 또 다른 바람직한 실시 예에 따른 매몰절연층을 포함하는 MOS 소자의 평면도면이다.
그림 31A-31B는 본 발명의 또 다른 바람직한 실시 예에 따른 매몰절연층을 포한하는 MOS 소자의 평면도면이다.
그림 31C는 본 발명의 또 다른 바람직한 실시 예에 따른 매몰절연층을 포함하는 MOS 소자의 평면도면이다.
그림 32A 본 발명의 바람직한 실시 예에 따른 STI 측면을 따라 형성된 전하트랩층을 포함하는 MOS 소자의 평면도면이다.
그림 32B 본 발명의 바람직한 실시 예에 따른 금속실리사이드 접합이 바디의 일부와 접촉하고 있는 MOS 소자의 평면도면이다.
그림 32C 는 본 발명의 바람직한 실시 예에 따른 바디와 에너지밴드오프셋 접합을 갖는 MOS 소자의 평면도면이다.
그림 32D 는 본 발명의 바람직한 실시 예에 따른 접합 주변에 재결합영역을 갖는 MOS 소자의 평면도면이다.
그림 33A는 본 발명의 바람직한 실시 예에 따른 메모리셀의 단면도면이다.
그림 33B 는 본 발명의 또 다른 바람직한 실시 예에 따른 메모리셀의 단면도면이다.
그림 33C 는 본 발명의 또 다른 바람직한 실시 예에 따른 메모리셀의 단면도면이다.
그림 34A-34B는 그림 33A-33C 의 메모리셀의 등가회로를 나타내는 도면이다.
그림 35는 그림 33A-33C의 메모리셀의 커패시터 등가회로를 나타내는 도면이다.
그림 36은 그림 33A-33C 의 메모리셀 중 어느 하나의 복수개의 셀들로 구성된 메모리 어레이를 나타내는 도면이다.
그림 37A-37B는 그림 36의 메모리셀들의 터미널에 논리-0 쓰기동작을 하기위해 인가되는 전압을 나타내는 도면이다.
그림 38은 본 발명의 바람직한 실시 예에 따른 메모리셀의 매몰층에 인가되는 다양한 전압이 인가되었을 때 드레인 전류와 게이트 전압특성을 나타내는 도면이다.
그림 39는 본 발명의 바람직한 실시 예에 따른 메모리셀의 매몰층에 서로 다른 전압이 인가되어 수평형 기생 BJT 가 활성화 되기 위한 최소 게이트 전압과 드레인 전압을 나타내는 도면이다.
그림 40A-40B는 그림 36의 메모리셀들의 터미널에 논리-1 쓰기동작을 하기위해 인가되는 전압을 나타내는 도면이다.
그림 41A-41B는 그림 36의 메모리셀들의 터미널에 읽기동작을 하기위해 인가되는 전압을 나타내는 도면이다.
그림 42는 본 발명의 바람직한 실시 예에 따른 메모리셀의 읽기동작을 수행하는 동안 드레인 전류와 컨트롤 게이트 전압특성을 나타내는 도면이다.
그림 43은 본 발명의 또 다른 바람직한 실시 예에 따른 메모리셀의 단면도면이다.
그림 44는 그림 43의 메모리셀의 터미널에 논리-0 쓰기 동작을 하기위해 인가되는 전압을 나타내는 도면이다.
그림 45는 그림 43의 메모리셀의 터미널에 논리-1 쓰기 동작을 하기위해 인가되는 전압을 나타내는 도면이다.
그림 46는 그림 43의 메모리셀의 터미널에 읽기 동작을 하기위해 인가되는 전압을 나타내는 도면이다.
그림 47은 본 발명의 또 다른 바람직한 실시 예에 따른 메모리셀의 단면도면이다.
그림 48는 그림 47의 메모리셀의 터미널에 논리-0 쓰기 동작을 하기위해 인가되는 전압을 나타내는 도면이다.
그림 49는 그림 47의 메모리셀의 터미널에 논리-1 쓰기 동작을 하기위해 인가되는 전압을 나타내는 도면이다.
그림 50는 그림 47의 메모리셀의 터미널에 읽기 동작을 하기위해 인가되는 전압을 나타내는 도면이다.
그림 51은 본 발명의 또 다른 바람직한 실시 예에 따른 저항변화요소를 포함하는 메모리셀의 단면도면이다.
그림 52은 본 발명의 바람직한 실시 예에 따른 향상된 온상태 전류를 갖는 MOS 소자로 구성된 인버터 게이트를 나타내는 도면이다.
그림 53은 본 발명의 바람직한 실시 예에 따른 향상된 온상태 전류를 갖는 MOS 소자로 구성된 2입력 낸드 게이트를 나타내는 도면이다.
그림 54은 본 발명의 또 다른 바람직한 실시 예에 따른 향상된 온상태 전류를 갖는 MOS 소자로 구성된 2입력 낸드 게이트를 나타내는 도면이다.
그림 55은 본 발명의 바람직한 실시 예에 따른 향상된 온상태 전류를 갖는 MOS 소자로 구성된 2입력 노어 게이트를 나타내는 도면이다.
그림 56은 본 발명의 바람직한 실시 예에 따른 향상된 온상태 전류를 갖는 MOS 소자와 향상된 온상태 전류를 갖는 MOS 소자의 매몰층과 보통의 MOS 소자의 우물영역이 연결된 보통의 MOS 소자가 혼재하는 도면이다.
그림 57은 본 발명의 또 다른 바람직한 실시 예에 따른 MOS 소자의 등가회로를 나타내는 도면이다.
그림 58은 본 발명의 또 다른 바람직한 실시 예에 따른 바디탭을 포함하는 MOS 소자의 단면도면이다.
그림 59는 본 발명의 바람직한 실시 예에 따른 반도체 소자를 사용한 플립플롭을 나타내는 도면이다.
본 발명의 메모리 소자 및 방법을 기술하기에 앞서, 본 발명의 기술할 실시 예는 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
특정 값의 범위가 제공되는 곳에서 특별히 구술되지 않는 한 특별히 밝혀진 최대값과 최소값 사이의 임의의 값이 포함되는 것으로 이해되어야만 한다. 구술된 특정범위보다 작거나 특정 범위 사이에 있거나 특별히 구술된 어느 다른 값들도 본 발명에 포함된다. 이러한 범위의 최대값과 최소값은 독립적으로 포함되거나 불포함 될 수 있으며 각각 혹은 모든 값의 범위는 또한 본 발명에 포함되거나 불포함 될 수 있다.
본 발명이 속하는 기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시 될 수 있다는 것을 이해할 수 있을 것이다.
본 명세서와 청구항에서 나타낸 단수형 특별히 구술되지 않는 한 복수형 의미를 포함한다. 에를들면 "셀"을 지칭하는 것을 셀들의 의미를 포함하고 "터미널"은 지칭하는 것을 하나 또는 그 이상의 등가 터미널의 의미를 포함한다.
논의된 출판물들은 본 출원문의 출원일보다 앞서 단독으로 공개된 것들로써 제공된다. 여기서 어떤 출판물도 본 발명이 그러한 출판물을 선행 발명의 속성으로써 소급할 권리가 없게끔 자인되도록 구성되지 않는다. 더 나아가 제공된 출판물들의 출판일은 실제 출판일과 다를 수 있고, 독립적으로 확인되어야 한다.
그림 1 은 기판 12 상에 형성된 하나의 칩에 n형 MOS 와 p형 MOS 가 함께 형성된 기존의 상보적 MOS 소자 1 를 나타낸다. MOS 소자를 형성하는 과정에서 BJT 가 내재적으로 형성되게 된다. 내재하는 BJT 는 MOS 소자와 병렬로 연결되고, 내재하는 BJT 의 이미터, 베이스, 컬랙터는 각각 MOS 소자의 소스 16, 채널 24, 드레인 18 에 해당한다. MOS 소자 1 는 더 나아가 게이트 60, 게이트 절연막 62, 절연층 26 을 포함한다. MOS 소자 1 의 내재하는 BJT 는 드레인 전류에 거의 기여하지 않는다. 현재 일반적인 MOS 소자의 생산공정과 동작방법은 내재하는 BJT 의 효과를 무효화 하기위해 설계된다.
그림 2 에 본 발명의 일 실시 예에 따른 반도체 소자 50 를 나타내었다. 반도체 소자 50 는 반도체 소자 50 에 인가된 전압에 따라 메모리 또는 향상된 온상태 전류를 갖으면서 오프상태 전류는 변화없는 반도체 소자로 동작한다.
반도체 소자 50 는 예를 들면 p형과 같은 첫째 전도성을 갖는 기판 12 을 포함한다. 몇 실시 예에서 기판 12 은 반도체 웨이퍼의 벌크 물질이 될 수 있다. 그림 3에서 보인것과 같이 또 다른 실시 예에서 기판 12A은 예를 들면 n형과 같은 둘재 도핑형 물질로 구성된 반도체 웨이퍼 또는 둘재 도핑형 물질로 구성된 우물 내부에 p형과 같은 첫째 도핑형 물질로 구성된 우물이 될 수 있다. 후술하는 부분에서 단순한 기술을 위해 기판 12 은 그림 2 와 같이 반도체 벌크 물질로 그려진다.
반도체 소자 50 는 n형과 같은 둘재 도핑형 매몰층 22; p형과 같은 첫째 도핑형 바디 24, n형과 같은 소스 16 와 드레인 18 영역으로 구성된다. 매몰층 22 는 기판 12 상에 이온주입 공정으로 구성될 수 있다. 또한 기판 12 의 표면에서 에피택셜 성장법으로 형성될 수도 있다.
첫째 도핑형 바디 24 는 상측으로는 기판표면 14, 소스 16, 드레인 18, 절연막 62, 측면으로는 절연층 26, 하측으로는 매몰층 22 으로 막혀있다. 바디 24 는 기판 12 의 일부로써 이온주입으로 형성된 매몰층 22 위쪽에 구성될 수 있다. 또한 바디 24는 매몰층 22의 상부로부터 에피택셜 성장법으로 형성될 수도 있다.
n형과 같은 둘재 도핑형을 갖는 소스 16 와 드레인 18 은 바디 24 내에 구비되며 위에서 구술한 바와 같이 바디 24의 일부로써 기판표면 14로 막혀있고, 기판표면에 14에 노출되어 있다. 소스 16 와 드레인 18 기판 12 의 일부로써 당해 분야에서 일반적으로 사용되는 이온주입법으로 형성된다. 또한 고체상확산공정이나 선택적 에피택셜 성장법이 소스 16 와 드레인 18을 형성하는데 사용될 수도 있다.
게이트 60 은 소스 16 와 드레인 18 사이, 바디 24 상부에 위치한다. 게이트 60 은 바디 24 와 절연막 62 으로 절연된다. 절연막 62은 실리콘 산화막이나 탄탈륨 산화막, 타이타늄 산화막, 지르코늄 산화막, 하프늄 산화막, 알루미늄 산화막가 같은 고유전율 절연막으로 구성될 수 있다. 게이트 60 는 폴리실리콘이나 텅스텐, 탄탈륨, 타이타늄 또는 이들 금속 나이트라이드로 구성될 수 있다.
절연층 26 은 STI (Shallow Trench Isolation) 일 수도 있다. 절연층 26 은 실리콘 산화막이나 어느 다른 절연물질로 이루어질 수 있다. 절연층 26 은 반도체 소자 50 가 인접하고 있는 다른 반도체 소자 50 을 절연시킨다. 절연층 26 의 하부는 매몰층 22 내부에 위치하고 그림 2 와 그림 3 에 보이는 것과 같이 매몰층 22 이 연속이 될 수 있다. 또한 절연층 26 의 하부는 매몰층 22 보다 더 아래 위치할 수 있다 (그리지 않음). 이때 절연층 26 하부는 매몰층 22 을 분리하면서, 그림 2와 그림 3 에 보이는 단면의 수직 방향으로 매몰층 22 이 연속이 될 수 있도록 절연층 26 보다 더 얕은 깊이의 절연층 26B 이 필요하다. 단순한 기술을 위하여 후술하는 모든 반도체 소자 50 는 매몰층 22 이 모든 방향으로 연속인것만을 보인다.
그림 4는 본 발명의 일 실시 예에 따른 매몰층 22과 매몰층 탭 36을 포함한 그림 2와 같은 반도체 소자 50 의 단면을 나타낸다. 매몰층 탭 36 은 예를 들면 n형과 같은 둘째 전도형을 갖고 예를 들면 n형과 같은 둘째 전도형을 갖는 매몰층 탭 바디 44를 통해 매몰층 22 과 연결된다. 매몰층 탭 바디 44 는 p형 트랜지스터와 같은 상보적 MOS 소자의 우물을 형성을 위한 이온주입 공정을 통해 형성될 수 있다. 매몰층 탭 36 은 p형 트랜지스터와 같은 상보적 MOS 소자의 소스와 드레인 형성을 위한 이온주입 공정이나 선택적 에피택셜 성장법을 통해 형성될 수 있다. 예를 들어 매몰층 탭 바디 44 와 매몰층 탭 36 이 이온주입 공정을 통해 형성되면 매몰층 탭 바디 44 를 형성할 때의 이온주입 에너지가 매몰층 탭 36 을 형성할 때의 이온주입 에너지보다 크다.
본 발명의 반도체 소자 50의 동작은 n형 소자의 예를 들어 설명된다. 하지만 p형 소자의 동작은 동일한 원리에 의해 소스 전압을 기준으로 n형 소자의 동작에 상용된 전압의 반대 극성을 사용한다.
그림 5는 반소체 소자 50 의 등가회로를 예시하고 있다. 반도체 소자 50은 소스 16, 게이트 60, 드레인 18, 바디 24 로 형성된 MOS 트랜지스터 20 와 매몰층 22, 바디 24, 소스 16 와 드레인 18 으로 각각 형성된 수직형 BJTs 30a 와 30b 를 내재하고 있다.
그림 6은 그림 2 그림 5 의 반도체 소자 50의 커패시터 등가회로를 예시하고 있다. 바디 24 포텐셜 (VB) 은 게이트 절연막 커패시턴스, 소스측 접합 커패시턴스, 드레인측 접합 커패시턴스, 매몰층 접합 커패시턴스와 커패시티브 결합 되어 있다. 따라서 바디 24 포텐셜 VB 는 게이트 60 전압, 소스 16 전압, 드레인 18 전압, 매몰층 22 전압 (n형 매몰층은 VBNL p형 매몰층은 VBPL)에 따라 변경될 수 있다.
반도체 소자 50 는 적어도 두 개 이상의 안정된 상태를 갖는 메모리이거나 반도체 소자 50 에 인가된 전압에 따라 향상된 온상태 전류를 갖으면서 오프상태 전류는 변화없는 메모리 소자 50 이다. 일 실시 예에서, 반도체 소자 50 의 특징은 매몰층 22 에 인가된 전압에 의해 결정된다
그림 7 은 매몰층 22 에 다양한 전압이 인가되었을 때 드레인 18 전류와 게이트 60 전압 특성을 예시하고 있다. 본 예시에서 인가된 드레인 18 전압은 드레인 18 과 바디 24 사이의 충돌이온화현상을 야기하는데 충분한 전압을 넘지 않는 것으로 가정한다. 만약 드레인 18 에 인가된 전압이 드레인 18 과 바디 24 사이의 충돌이온화현상을 야기하기에 충분히 큰 전압이 인가되었다면, "Hysteresis I-V Effects in Short-Channel Silicon MOSFETs", Boudou, A. and Doyle, B.S., IEEE Electron Device Letters, vol. EDL-8, no. 7, July 1987, or the kink effect observed in the silicon-on-insulator (SOI) wafer as described for example in "Single-Transistor Latch in SOI MOSFETs", Chen, C.-E. D., et al, IEEE Electron Device Letters, vol. 9, no. 12, December 1988 에서 예시된 것과 같이, 드레인 18 과 소스 16 사이의 향상된 전류가 관찰될 수 있다. 충돌이온화현상을 야기하기 위한 드레인 18 전압은 트랜지스터의 보통의 동작전압보다 크기 때문에. 이러한 동작은 트랜지스터의 성능 열화와 신뢰성 하락을 초래할 수 있다.
만약 0V 와 같이 낮은 전압이 매몰층 22 에 인가된다면, 드레인 18 전류와 게이트 전압 60 특성 100a 는 일반적인 MOSFET 특성을 나타낸다.
매몰층 22 에 높은 전압 VBNL2 이 인가되었을 때, 반도체 소자 50 는 적어도 두 개의 안정된 상태를 갖는 메모리 소자로 동장한다. 만약 매몰층 22 에 인가된 전압 상수가 바디 24 포텐셜이 수직형 BJT 30a 를 켜기에 필요한 포텐셜보다 충분히 높다면, 전자정공쌍이 바디 24 와 매몰층 22 접합부근에서 형성된다. 형성된 열전자는 매몰층 22 으로 흘러 들어가고 형성된 열정공은 바디 24 로 흘러 들어간다. β × (M - 1 )
Figure 112024124349519-pat00001
1 이 만족할 때 - 여기서 β 는 바이폴라 트랜지스터 30a 또는 30b의 순방향 공통이미터 전류이득이고, M 은 충돌이온화 상수 - 바디 24 로 주입된 정공은 바디 24 와 소스 16 와 드레인 18 이 형성하는 순방향 접합 전류와 정공 재결합에 의한 손실을 보상한다. 이러한 과정은 매몰층 22 에 양전압이 인가되어 있는 동안 바디 24 영역에 양전하를 유지하고 n-p-n 바이폴라 트랜지스터 30a 와 30b 를 항상 켠다. 바디 24 포텐셜이 충분히 커 바디 24 와 매몰층 22 접합에서 형성되는 정공전류를 유지시키는 상태를 반도체 소자 50 의 logic-1 상태로 일컫는다. 그림 7의 매몰층 22 에 높은 전압이 인가된 드레인 전류 18 와 게이트 60 전압 특성 100c 처럼, 메모리 소자 50 이 logic-1 상태일 때 수평형 BJT 30c 전류는 게이트 0V 에서도 흐르게 된다.
논리0 에 해당하는 중성전하가 바디에 저장되어 있거나 바디 24 의 포텐셜이 소스 영역에 인가된 0V 전압과 같을 때, 수직형 BJT 30a 과 30b 에 전류가 흐르지 않는다. 수직형 BJT 30a 과 30b 는 꺼진 상태를 유지하고 충동이온화과정이 발생하지 않는다. 결과적으로 논리0 의 메모리셀은 논리 0 상태를 유지한다.
데이터 유지, 읽기, 논리1 쓰기, 논리0 쓰기 동작과 같은 여러 동작인 메모리 소자로써 반도체 소자 50 에서 수행될 수 있다. 이러한 동작은 미국 특허 No. 2010/00246284 to Widjaja et al., titled "Semiconductor Memory Having Floating Body Transistor and Method of Operating" ("Widjaja-1") 와 미국 특허 No. 2010/0034041, "Method of Operating Semiconductor Memory Device with Floating Body Transistor Using Silicon Controlled Rectifier Principle" ("Widjaja-2") 의 예에서 찾아볼 수 있다.
만약 매몰층 22 에 인가된 양전압이 드레인 18 전류와 게이트 전압 60 특성 100c를 형성하는데 필요한 양전압 보다는 낮은 수준으로 바이어스 되었으면, 게이트 60 와 드레인 18 전압은 커패시티브 커플링에 의해 수직형 BJT 30a 를 켤 수 있도록 바디 24 포텐셜을 증가시킬 수 있다. 수직형 BJT 30a 가 켜졌을 때, 전자는 수직형 BJT 30a 의 소스 16 (이미터)로 흘러나와 매몰층 22 (컬랙터) 로 흘러 들어간다. 매몰층 22 에 인가된 전압상수가 충돌이온화과정을 유지하기에 충분하면, 전자정공쌍이 바디 24 와 매몰층 22 접합부근에서 형성된다. 형성된 열전자는 매몰층 22 으로 흘러 들어가고 형성된 열정공은 바디 24 로 흘러 들어간다. 형성된 열정공은 수평형 BJT 30c 의 베이스 전류로 기여하고, 수평형 BJT 30c 를 켠다. 결과적으로 온상태의 드레인 18 전류는 MOS 트랜지스터 20 의 전류와 수평형 BJT 30c 의 전류의 합으로 구성된다. 그림 7의 높은 매몰층 22 전압일 때 드레인 18 전류와 게이트 60 전압 특성 100b 에 보인것 처럼, 온상태 전류는 매몰층 22 전압이 0V 일 때보다 향상된다. 필요하다면, 매몰층 22 에 인가된 전압을 증가시켜 온상태의 드레인 전류를 더욱 향상시킬 수 있다. 하지만 게이트에 0V 가 인가되었을 때 바디 24 포텐셜이 수직형 BJT 30a 를 켜는데 필요한 문턱전압보다 작기 때문에, 오프상태 드레인 전류는 매몰층 22 에 0V 가 인가되었을 때와 유사할 수 있다. 그러므로 매몰층 22 에 인가된 높은 VBNL1 이 적어도 두 안정된 상태를 보이는 메모리 소자로 동작시키는 양전압 VBNL2 보다 낮을 때, 반도체 소자 50 은 향상된 온상태 전류를 갖으면서 오프상태 전류는 변화없는 반소체 소자로 동작한다. 이때 드레인 18 전류와 게이트 60 전압 특성은 수평형 BJT 30c 를 활성화 하는 순간의 게이트 전압 60 에서 60mV/dec 보다 낮은 급격한 기울기를 나타낸다.
매몰층 22 에 인가된 전압상수가 매몰층 22 과 바디 24 접합 사이에서 충돌이온화과정을 야기하기에 충분하지 않을 때, 수평형 BJT 30c 는 어떠한 바디 24 포텐셜에서도 동작하지 않는다. 매몰층 22에 인가된 전압상수가 충돌이온화과정을 야기하기에 필요한것과 같거나 더 클 때, 그림 8은 수직형 BJT 30a를 켜기에 필요한 바디 24 포텐셜을 만드는 드레인 18 전압과 게이트 60 전압을 나타내고 있다. 선 102a, 102b, 102c 는 주어진 매몰층 22 전압에서 수평형 BJT 30c 를 켜기에 필요한 최소의 드레인 18 전압과 게이트 60 전압을 보여준다. 선 보다 우상부의 전압은 수평형 BJT 30c 를 켠다. 선 102a 의 예시와 같이 매몰층 22 에 낮은 전압이 인가되었을 때, 동작선은 공급전압 (Vdd) 보다 높은 곳에 위치할 수 있다. 이 경우, 0V ~ Vdd 사이 정상 동작전압 범위에서 수평형 BJT 30c 활성화 되지 않는다. 선 102c 의 예시와 같이 매몰층 22 에 매우 높은 전압이 인가되었을 때, 동작선은 Vdd 내부에 위치할 수 있다. 이 경우 게이트 60 에 0V 가 인가되었을 때도 수평형 BJT 30c 가 활성화 된다. 선 102b 의 예시와 같이 매몰층 22 에 어떤 높은 전압이 인가되었을 때, 동작선은 Vdd 선과 교차할 수 있다. 이 경우 게이트 60 에 Vdd 가 인가되었을 때는 수평형 BJT 30c 가 활성화되나 게이트 60 에 0V 가 인가되었을 때는 수평형 BJT 30c 가 비활성화 된다. 그러므로 필요한 특성에 맞게 다양한 동작이 수행될 수 있다.
다양한 동작이 향상된 온상태 전류를 갖으면서 오프상태 전류는 변화없는 MOS 소자 50 에서 수행될 수 있다. 1.0V 와 같은 공급전압 (Vdd)이 게이트 60 와 드레인 18 에 인가되었을 때, 매몰층 22 에 인가된 전압의 크기에 따라 MOS 트랜지스터 20 와 수평형 BJT 30c 가 모두 켜져 일반적인 MOSFET 보다 향상된 온상태 드레인 전류를 보이거나, MOS 트랜지스터 20 는 켜지고 수평형 BJT 30c 는 꺼져 일반적인 MOSFET 과 유사한 드레인 전류를 보일 수 있다. 게이트 60 에 0V 가 인가되고 드레인에 1.0V 와 같은 Vdd 가 인가되었을 때, MOS 트랜지스터 20 은 꺼지고 수평형 BJT 30a 는 켜져 높은 꺼진상태 드레인 누설전류를 보이거나, MOS 트랜지스터와 수평형 BJT 30a 가 모두 꺼져 가장 낮은 꺼진상태 드레인 누설전류를 보일 수 있다. 본 발명의 일 실시 예에 따라, 상기 언급된 다양한 동작상태는 매몰층 22 에 인가된 전압의 서로 다른 수준에 따라 결정된다. MOS 트랜지스터 20의 온상태와 오프상태 스위치는 게이트 60 에 인가된 전압에 의존한다. 수평형 BJT 30c의 온상태와 오프상태 스위치는 게이트 60 과 매몰층 22에 인가된 전압에 의존한다.
한 실시 예에서, VBNL2 는 +2.0V, VBNL1 는 +1.5V, low VBL은 VBNL1 보다 낮은 양전압이다. 하지만 이러한 전압은 VBNL2 이 VBNL1 보다 크다는 조건을 만족하는 다양한 값이 될 수 있다. 이러한 전압은 매몰층 22 의 접합 깊이, 도핑 프로파일 등에 따라 달라질 수 있다.
그림 9 는 표준형 이중 우물 공정이 사용된 하나의 기판에 구현된 n채널 MOS 소자 150a 와 p채널 MOS 소자 150b 소자로 구성된 상보형 MOS 소자 150 을 예시하고 있다. n채널 MOS 소자 150a 는 p형 우물 12 내에 위치하고 p채널 MOS 소자 150b 소자는 n형 우물 112 내에 위치하고, p채널 MOS 소자 150b 소자의 소스 116, 드레인, 118, 매몰층 122, 매몰층 탭 136 은 그림 2의 예시와 같이 n채널 MOS 소자 150a 의 각 대응 영역에 반대 전도성을 갖는것으로 구성된다. n채널 MOS 소자 150a 는 p형 우물 12 내에 위치하고 p채널 MOS 소자 150b 소자는 n형 우물 112 내에 위치하고, p채널 MOS 소자 150b 소자의 소스 116, 드레인, 118, 매몰층 122, 매몰층 탭 136 은 그림 2의 예시와 같이 n채널 MOS 소자 150a 의 각 대응 영역에 반대 전도성을 갖는것으로 구성된다. p채널 MOS 소자 150b 소자의 p형 매몰층 122 과 n형 우물 112 을 형성하는 이온주입공정은 p형 매몰층 122 와 p형 우물 12 의 합선이 되지 않도록 설계된다. p채널 MOS 소자 150b 소자를 형성하는데 n형 이온주입과 p형 이온주입 혹은 그 반대의 2단계 이온주입공정이 사용될 수도 있다. n형 우물 112 을 형성하는데 필요한 이온주입은 p형 매몰층 122 과 p형 우물 12 의 합선이 되지 않도록 p형 매몰층의 높은 도핑 프로파일을 보상하도록 p형 이온주입이 추가될 수 있다. MOS 소자 150b 소자의 p형 매몰층 122 과 n형 우물 112 을 형성하는 이온주입공정은 p형 매몰층 122 와 p형 우물 12 의 합선이 되지 않도록 설계된다. p채널 MOS 소자 150b 소자를 형성하는데 있어서, n형 이온주입과 p형 이온주입 혹은 그 반대의 2단계 이온주입공정이 사용될 수도 있다. p형 매몰층을 형성하는데 필요한 이온주입은 p형 매몰층 122와 p형 우물 12 의 합선이 되지 않도록 p형 매몰층의 높은 도핑 프로파일을 보상하도록 n형 이온주입이 추가될 수 있다.
n채널 MOS 소자 150a 와 p채널 MOS 소자 150b 소자의 물리적 동작 매커니즘과 동작 특성은 그림 5 에서부터 그림 8까지 설명된 MOS 소자 50 과 유사하다. 하지만 소스전압을 기준으로 n채널 MOS 소자 150a 와 p채널 MOS 소자 150b 소자의 전압 극성은 서로 반대이다.
그림 10 는 표준형 삼중 우물 공정이 사용된 하나의 기판에 구현된 n채널 MOS 소자 250a 와 p채널 MOS 소자 250b 소자로 구성된 상보형 MOS 소자 250 을 예시하고 있다. n채널 MOS 소자 250a 는 n형 깊은우물 29 내 p형 우물 12A 내에 위치하고 p채널 MOS 소자 250b 소자는 n형 우물 112 내에 위치한다. p채널 MOS 소자 250b 소자의 소스 116, 드레인, 118, 매몰층 122, 매몰층 탭 136 은 그림 2의 예시와 같이 n채널 MOS 소자 250a 의 각 대응 영역에 반대 전도성을 갖는것으로 구성된다. n채널 MOS 소자 250a 소자의 n형 매몰층 22 과 p형 우물 12A 을 형성하는 이온주입공정은 n형 매몰층 22 과 n형 깊은우물 29 의 합선이 되지 않도록 설계된다. p채널 MOS 소자 250b 소자의 p형 매몰층 122 과 n형 우물 112 을 형성하는 이온주입공정은 p형 매몰층 122 와 p형 우물 12 의 합선이 되지 않도록 설계된다. n채널 MOS 소자 250a 소자와 p채널 MOS 소자 250b 소자를 형성하는데 n형 이온주입과 p형 이온주입 혹은 그 반대의 2단계 이온주입공정이 사용될 수도 있다. n채널 MOS 소자 250a 를 구현하는데 있어, n형 매몰층 22 을 형성하는데 필요한 n형 이온주입은 n형 매몰층 22와 n형 깊은우물 29 의 합선이 되지 않도록 n형 매몰층의 높은 도핑 프로파일을 보상하도록 추가될 수 있다. p채널 MOS 소자 250b 를 구현하는데 있어, p형 매몰층 122 을 형성하는데 필요한 이온주입은 p형 매몰층 122 와 p형 기판 12B 의 합선이 되지 않도록 p형 매몰층의 높은 도핑 프로파일을 보상하도록 n형 이온주입이 추가될 수 있다.
n채널 MOS 소자 250a 와 p채널 MOS 소자 250b 소자의 물리적 동작 매커니즘과 동작 특성은 그림 5 에서부터 그림 8까지 설명된 MOS 소자 50 과 유사하다. 하지만 소스전압을 기준으로 n채널 MOS 소자 250a 와 p채널 MOS 소자 250b 소자의 전압 극성은 서로 반대이다.
그림 11은 본 발명의 또 다른 실시 예에 따른 MOS 소자 350 를 예시하고 있다. MOS 소자 350 는 p형과 같은 첫째 도핑형 기판 12 을 포함한다. MOS 소자 350 는 n형과 같은 둘재 도핑형 깊은우물 29 을 포함한다. MOS 소자 350 은 p형과 같은 첫째 도핑형 첫째 매몰층 32; n형과 같은 둘재 도핑형 둘째 매몰층 22; p형과 같은 첫째 도핑형 바디 24; n형과 같은 둘재 도핑형 소스 16 와 드레인 18 을 포함한다. 매몰층 22 와 32 는 기판 12 의 일부로써 이온주입으로 형성되거나 기판 12 의 상부로부터 에피택셜 성장법이나 고상확산공정 으로 형성될 수도 있다.
첫째 도핑형 바디 24 와 둘째 매몰층 22 은 상측으로는 기판표면 14, 소스 16, 드레인 18, 절연막 62, 측면으로는 절연층 26, 하측으로는 첫째 매몰층 32 으로 막혀있다. 바디 24 와 둘째 매몰층 22 은 외부 터미널과 연결되어 직접 연결되어 있지 않지만 첫째 매몰층 32 는 p형과 같은 매몰층 탭 46 을 통해 외부 터미널과 연결되어 있다.
그림 12 는 반소체 소자 350 의 등가회로를 예시하고 있다. 반도체 소자 350은 소스 16, 게이트 60, 드레인 18, 바디 24 로 형성된 MOS 트랜지스터 20 와 첫째 매몰층 32, 둘째 매몰층 22, 바디 24, 소스 16 와 드레인 18 으로 각각 형성된 수직형 npnp 사이리스터 330a 와 330b 를 내재하고 있다. 또한 MOS 소자 350 은 소스 16, 바디 24, 드레인 18 이 구성하는 수평형 BJT 30 을 내재하고 있다.
그림 13은 그림 11 의 MOS 소자 350의 커패시터 등가회로를 예시하고 있다. 바디 24 포텐셜 (VB) 은 게이트 절연막 커패시턴스, 소스측 접합 커패시턴스, 드레인측 접합 커패시턴스, 매몰층 접합 커패시턴스와 커패시티브 결합 되어 있다. 따라서 바디 24 포텐셜 VB 는 게이트 60 전압, 소스 16 전압, 드레인 18 전압, 첫째 매몰층 22 전압에 따라 변경될 수 있다.
다양한 동작이 MOS 소자 350 에서 수행될 수 있다. 1.0V 와 같은 공급전압 (Vdd) 이 게이트 60 와 드레인 18 에 인가되었을 때, MOS 트랜지스터 20 와 수평형 BJT 30 가 모두 켜져 일반적인 MOSFET 보다 향상된 온상태 드레인 전류를 보이거나, MOS 트랜지스터 20 는 켜지고 수평형 BJT 30 는 꺼져 일반적인 MOSFET 과 유사한 드레인 전류를 보일 수 있다. 게이트 60 에 0V 가 인가되고 드레인에 1.0V 와 같은 Vdd 가 인가되었을 때, MOS 트랜지스터 20 은 꺼지고 수평형 BJT 30 는 켜져 높은 꺼진상태 드레인 누설전류를 보이거나, MOS 트랜지스터와 수평형 BJT 30 가 모두 꺼져 가장 낮은 꺼진상태 드레인 누설전류를 보일 수 있다. 본 발명의 일 실시 예에 따라, 상기 언급된 다양한 동작상태는 첫째 매몰층 32 에 인가된 전압의 서로 다른 수준에 따라 결정된다. MOS 트랜지스터 20의 온상태와 오프상태 스위치는 게이트 60 에 인가된 전압에 의존한다. 수평형 BJT 30의 온상태와 오프상태 스위치는 게이트 60 과 첫째 매몰층 32에 인가된 전압에 의존한다.
MOS 소자 350 의 다양한 첫째 매몰층 32 전압에 대한 드레인 18 전류와 게이트 60 전압 특성은 그림 7 에 예시된 드레인 18 전류와 게이트 60 전압 특성과 드레인 18 전압과 게이트 60 전압 특성과 유사하다. 만약 첫째 매몰층 32 에 0V 와 같은 낮은 전압이 인가되었다면, 드레인 18 전류와 게이트 60 전압 특성은 보편적인 MOS 트랜지스터 특성을 보인다.
만약 첫째 매몰층 32 에 인가된 전압상수로 인해 소스 16 전압과 드레인 18 전압에 무관하게 바디 24 포텐셜이 수직 사이리스터 330a 를 켜기에 필요한 포텐셜보다 충분히 높다면, 게이트 60 0V 에서도 조차 전자정공쌍이 바디 24 와 둘째 매몰층 22 접합부근에서 형성된다. 결과적으로 수평형 BJT 30 전류는 게이트 0V 에서도 흐르게 된다.
만약 첫째 매몰층 32 에 인가된 양전압이 드레인 18 전류와 게이트 전압 60 특성 100c를 형성하는데 필요한 양전압 보다는 낮은 수준으로 바이어스 되었으면, 게이트 60 와 드레인 18 전압은 커패시티브 커플링에 의해 수직형 사이리스터 330a 를 켤 수 있도록 바디 24 포텐셜을 증가시킬 수 있다. 수직형 사이리스터 330a 가 켜졌을 때, 전자는 수직형 사이리스터 330a 의 소스 16 (이미터)로 흘러나와 둘째 매몰층 22 (컬랙터) 로 흘러 들어간다. 둘째 매몰층 22 에 유도된 포텐셜이 충돌이온화과정을 유지하기에 충분하면, 전자정공쌍이 바디 24 와 둘째 매몰층 22 접합부근에서 형성된다. 형성된 열정공은 바디 24 로 흘러 들어간다. 형성된 열정공은 수평형 BJT 30 의 베이스 전류로 기여하고, 수평형 BJT 30 를 켠다. 결과적으로 온상태의 드레인 18 전류는 MOS 트랜지스터 20 의 전류와 수평형 BJT 30 의 전류의 합으로 구성된다. 결과적으로 온상태 드레인 전류는 첫째 매몰층 32 전압이 0V 일 때보다 향상된다. 필요하다면, 첫째 매몰층 32 에 인가된 전압을 증가시켜 온상태의 드레인 전류를 더욱 향상시킬 수 있다. 하지만 게이트에 0V 가 인가되었을 때 바디 24 포텐셜이 수직형 사이리스터 330a 를 켜는데 필요한 문턱전압보다 작기 때문에, 오프상태 드레인 전류는 첫째 매몰층 32 에 0V 가 인가되었을 때와 유사할 수 있다. 이때 드레인 18 전류와 게이트 60 전압 특성은 수평형 BJT 30 를 활성화 하는 순간의 게이트 전압 60 에서 60mV/dec 보다 낮은 급격한 기울기를 나타낸다.
본 발명의 일 실시 예에서 어떠한 게이트 60 와 드레인 18 전압에서도 수평형 BJT 30 이 꺼지도록 하는 첫째 매몰층 32 에 0V 나 낮은 전압이 인가될 수 있다. 이때 MOS 소자 350 은 일반적인 트랜지스터로 사용된다.
본 발명의 또 다른 실시 예에서, 게이트 0V 에서 수평형 BJT 30 이 켜져 있을 수 있도록 하는 첫째 매몰층 32 에 상대적으로 높은 전압이 인가될 수 있다. 이때 MOS 소자 350 은 단일트랜지스터 래치나 단일트랜지스터 메모리로 사용된다.
본 발명의 또 다른 실시 예에서, 게이트 0V 에서는 수평형 BJT 30 가 꺼지고 게이트 Vdd 에서는 수평형 BJT 30 가 켜져 있을 수 있도록 하는 첫째 매몰층 32 에 상대적으로 중간 전압이 인가될 수 있다. 이때 MOS 소자 350 은 향상된 온상태 전류를 갖으면서 오프상태 전류는 변화없는 반소체 소자로 동작한다.
본 발명의 또 다른 실시 예에 따르면, 상기 방식은 더 나아가 첫째 매몰층 32 에 인가되는 접압은 트랜지스터의 스큐를 보상하기위해 조절된다.
본 발명의 또 다른 실시 예에 따르면, 상기 방식은 더 나아가 수평형 BJT를 켜는데 필요한 게이트 60 와 드레인 18 전압의 온도에 따른 변화를 보상하는데 첫째 매몰층 32 에 인가되는 전압을 조절한다
그림 14 - 16 은 본 발명의 또 다른 실시 예에 따른 MOS 소자 450 를 예시하고 있다. MOS 소자 450 은 바디 24 를 연결하거나 분리할 수 있도록 바디컨택 136 을 포함한다. 바디 24 와 바디컨택 136 의 연결 또는 분리는 매몰층 22 에 인가된 전압에 따라 조절된다. 그림 14 - 16 의 MOS 소자 450은 그림 9 와 그림 10 에서 설명된 것과 같이 이중 우물이나 삼중 우물 공정을 기반으로 상보적으로 구성될 수 있도록 이해되어야 한다. 더 나아가 MOS 소자 450 은 그림 11 - 13 의 수직형 사이리스터형 소자로 확장될 수 있다.
그림 14를 참조하면, MOS 소자 450 의 바디 24 는 절연층 26 을 사이에 두고 바디컨택 136 과 연결되어 있다. MOS 소자 50 과 MOS 소자 450 의 차이는 매몰층 22 이 절연층 26 과 직접 접하지 않도록 형성된다. 그러므로 MOS 소자 450 의 바디 24 는 바디컨택 136 과 접한다. 더 구체적으로 바디 24 와 바디컨택 136 은 바디 24 와 매몰층 22 가 형성하는 바디 24 측 공핍계면 5 에 의해 전기적으로 연결(그림 15 A) 되거나 전기적으로 분리 (그림 15B) 된다. 소스 16 와 바디 24 그리고 드레인 18 과 바디 24 가 형성하는 공핍계면은 그림 15A 와 그림 15B 에 그려있지 않다. 마찬가지로, 바디 24 와 기판 12 가 형성하는 공핍계면도 그려있지 않다.
매몰층 22 에 0V 가 인가되었을 때, 공핍계면 5 는 그림 15A 와 같이 바디 24 와 바디컨택 136을 분리하지 않는다. 매몰층 22 에 인가되는 역전압 (n형 매몰층에 양전압 또는 p형 매몰층에 음전압)이 증가합에 따라, 공핍계면 5 는 위로 이동하여 절연막 26 하부에 가까워진다. 공핍계면 5 이 절연막 26 하부에 맞닿고 더욱 증가하여 절연막 26 하부보다 더 올라가면, 그림 15B 와 같이 바디 24 는 트랜지스터에 속한 바디 24A 와 바디탭 영역에 속한 바디 24B 로 분리된다. 바디 24 와 바디컨택 136 을 분리(절연)하는데 필요한 최소의 매몰층 22 역전압을 분리문턱전압이라 일컫는다. 매몰층 22 의 역전압이 분리문턱전압을 넘어서면 바디 24A는 바디컨택 136과 계속 절연되어 있다.
바디컨택 136 은 동작하는동안 0V 가 인가될 수 있다. MOS 소자 450 이 꺼져 있을 때, 매몰층 22 에 0V 또는 분리문턱전압보다 낮은 전압이 인가되어 바디 24 와 바디컨택 136이 연결될 수 있다. 결과적으로 바디 24 내 초과다수캐리어는 바디컨택 136 을 통해 흡수될 수 있다. MOS 소자가 켜져있을 때, 매몰층 22 에 분리문턱전압보다 높은 전압이 인가되어 바디 24 와 바디컨택 136을 분리할 수 있다. 결과적으로 온상태 드레인전류는 그림 2에서 그림 8사이에서 설명된 것과 같이 MOS 소자 20 와 수평형 BJT 30a 의 합으로써 향상될 수 있다.
그림 14 와 그림 15에서 보인것과 같이 절연막 26 하부가 매몰층 26 내부에 위치하고 있지 않기 때문에, 바디컨택 136 과 매몰층 22 에 인가된 전압은 서로 이웃하는 MOS 소자들 450 들과 공유될 수 있다.
그림 16 과 그림 17A-17B 는 본 발명의 또 다른 실시 예에 따른 바디컨택 136 과 소스 16 사이에 절연막 126 이 존재하는 MOS 소자 550 를 예시하고 있다. 서로 이웃하는 MOS 소자들 550 은 매몰층 22 전압은 공유하지만 바디 24 전압은 격리된다. 절연층 126 은 트랜지스터영역 12/24/18 과 바디탭 136 사이와 매몰측탭 36 과 트랜지스터 영역 12/24/18 사이에 구비되며, 일반적으로 이웃하는 트랜지스터를 격리하는데 사용되는 STI 와 같은 절연층과 동일한 추가의 절연층 26 이 구비된다. 절연층 126 의 깊이는 절연층 26 보다 얕고, 이 둘은 이중 STI 공정으로 형성될 수 있다. 절연층 26 의 하부는 매몰층 22 내부에 위치하고 그림 16 과 그림 17A - 17B 에 보이는 것과 같이 매몰층 22 이 연속이 될 수 있다. 반면 절연층 126 의 하부는 매몰층 22 와 접촉하지 않아 MOS 소자 550 의 바디 24 는 바디탭 136 과 연결될 수 있으면서 인접하는 이웃 MOS 소자 550 의 바디 24 와는 격리되어 있다. 소자를 켜고 끄는 동작은 그림 14 와 그림 15 에서 설명된 MOS 소자 450 과 동일하다.
그림 18A-18B 는 본 발명의 또 다른 실시 예에 따른 매몰층 22 전압과 바디 24 전압이 이웃 소자와 절연된 MOS 소자 650 를 예시하고 있다. 소스 16 와 드레인 24 는 바디컨택 136 과 절연층 126 을 사이에 두고 구비된다. 절연층 126 은 트랜지스터영역 12/24/18 과 바디탭 136 사이와 매몰측탭 36 과 트랜지스터 영역 12/24/18 사이에 구비되며, 일반적으로 이웃하는 트랜지스터를 격리하는데 사용되는 STI 와 같은 절연층과 동일한 추가의 절연층 26 이 구비된다. 절연층 126 의 깊이는 절연층 26 보다 얕고, 이 둘은 이중 STI 공정으로 형성될 수 있다. 절연층 26 의 하부는 매몰층 22 하부 계면 아래 위치하여 그림 18A - 18B 에 보이는 것과 같이 매몰층 22 이 연속이 될 수 있다. 반면 절연층 126 의 하부는 매몰층 22 와 접촉하지 않아 MOS 소자 650 의 바디 24 는 바디탭 136 과 연결될 수 있으면서 인접하는 이웃 MOS 소자 650 의 바디 24 와는 격리되어 있다. 그러므로 바디컨택 126 과 매몰층 22 에 인가된 전압은 이웃하는 MOS 소자 650 에 영향을 미치지 않는다. 소자를 켜고 끄는 동작은 그림 14 와 그림 15 에서 설명된 MOS 소자 450 과 동일하다.
MOS 소자들 50, 150, 250, 350, 450, 550, 650 에서 게이트 60 와 매몰층 22 에 인가된 전압들은 서로 독립적이다. 그림 19A - 19B 는 본 발명의 또 다른 실시 예에 따라 게이트 60 와 매몰층 22 이 결합된 소자를 예시하고 있다. 그림 19A - 19B 를 참조하면, 그림 18A - 18B 의 MOS 소자 650 의 게이트 60 와 매몰층 탭 36 이 연결되어 있다. 이 연결은 금속배선 공정에서 이루어 질 수 있다. 매몰층 22 은 게이트 60 와 동일한 전압이 인가된다. 게이트 60 에 0V 가 인가되어 MOS 소자 650 이 꺼진상태일 때, 공핑영역계면 5 이 공핍층에 인가된 전압이 분리문턱전압보다 낮아 그림 19A 와 같이 바디 24 와 바디탭 136 을 분리하기에 충분히 형성되지 않는다. 결과적으로 바디 24 의 초과다수캐리어는 게이트 60 전압강하속도 만큼 빠르게 바디컨택 136 을 통해 흡수될 수 있다. 게이트 60 에 Vdd 가 인가되어 MOS 소자 650 이 켜진상태일 때, 공핑영역계면 5 이 공핍층에 인가된 전압이 분리문턱전압보다 높아 그림 19B 와 같이 바디 24 와 바디탭 136 을 분리하기에 충분히 형성될 수 있다. 결과적으로 온상태 드레인전류는 그림 2에서 그림 8사이에서 설명된 것과 같이 MOS 소자 20 와 수평형 BJT 30a 의 합으로써 향상될 수 있다.
그림 20A - 그림 20B 는 본 발명의 또 다른 실시 예에 따른 핀 구조 52 를 갖는 MOS 소자 50F 의 평면도와 단면도를 예시하고 있다. 핀 구조 52 는 는 기판 12 에서 현저히 수직방향으로 돌출되어 있어 3차원 구조를 형성하고, 첫째 도핑형을 갖는 바디 22 와 바디 22 하부에 위치하는 둘재 도핑형을 갖는 매몰층 22 으로 구성된다. 기판 12 는 통상적으로 실리콘이거나 저머늄, 실리콘 저머놈, 갈륨 아세나이드 나 다른 반도체로 구성된다. 본 발명의 일 실시 예에서 기판 12 은 반도체 웨이퍼의 벌크 물질이다.
MOS 소자 50F 의 동작은 그림 2 에서 그림 8 사이에서 설명된 것과 같은 MOS 소자 50 와 같이 내재하는 BJT 동작으로 인해 온상태 전류가 향상될 수 있다.
그림 20D 는 MOS 소자 50F 의 3차원 도면을 예시하고 있다. 핀형 MOS 소자 50F 는 n형과 같은 둘재 도핑형 매몰층 22; p형과 같은 첫째 도핑형 핀형 바디 24; n형과 같은 소스 16 와 드레인 18 영역으로 구성된다. 매몰층 22 는 기판 12 상에 이온주입 공정으로 구성될 수 있다. 또한 기판 12 의 표면에서 에피택셜 성장법으로 형성될 수도 있다.
첫째 도핑형 핀형 바디 24는 상측으로는 기판표면 14, 소스 16, 드레인 18, 절연막 62, 측면으로는 절연층 26, 하측으로는 매몰층 22 으로 막혀있다. 핀형 바디 24 는 기판 12 의 일부로써 이온주입으로 형성된 매몰층 22 위쪽에 구성될 수 있다. 또한 핀형 바디 24는 매몰층 22의 상부로부터 에피택셜 성장법으로 형성될 수도 있다.
n형과 같은 둘재 도핑형을 갖는 소스 16 와 드레인 18 은 핀형 바디 24 내에 구비되며 위에서 구술한 바와 같이 바디 24의 일부로써 기판표면 14로 막혀있고. 소스 16 와 드레인 18 기판 12 의 일부로써 당해 분야에서 일반적으로 사용되는 이온주입법으로 형성된다. 또한 고체상확산공정이나 선택적 에피택셜 성장법이 소스 16 와 드레인 18을 형성하는데 사용될 수도 있다.
게이트 60 은 소스 16 와 드레인 18 사이, 핀형 바디 24 상부에 위치한다. 게이트 60 은 핀형 바디 24 와 절연막 62 으로 절연된다. 절연막 62 은 실리콘 산화막이나 탄탈륨 산화막, 타이타늄 산화막, 지르코늄 산화막, 하프늄 산화막, 알루미늄 산화막가 같은 고유전율 절연막으로 구성될 수 있다. 게이트 60 는 폴리실리콘이나 텅스텐, 탄탈륨, 타이타늄 또는 이들 금속 나이트라이드로 구성될 수 있다.
절연층 26 은 STI (Shallow Trench Isolation) 일 수도 있다. 절연층 26 은 실리콘 산화막이나 어느 다른 절연물질로 이루어질 수 있다. 절연층 26 은 핀형 MOS 50F 가 인접하고 있는 다른 핀형 MOS 50F 절연시킨다. 절연층 26 의 하부는 매몰층 22 내부에 위치하고 그림 20A 에서 그림 20D 와 그림 21A 에서 그림 21C 에서 보이는 것과 같이 매몰층 22 이 연속이 될 수 있다. 또한 절연층 26 의 하부는 매몰층 22 보다 더 아래 위치할 수 있다 (그리지 않음). 이때 절연층 26 하부는 매몰층 22 을 분리하면서, 매몰층 22 이 그림 20B 의 II' 방향 단면 방향으로 연속이 될 수 있도록 절연층 26 보다 더 얕은 깊이의 절연층 26B 이 필요하다. 단순한 기술을 위하여 후술하는 모든 핀형 MOS 소자 50 는 매몰층 22 이 모든 방향으로 연속인것만을 보인다.
그림 22 는 본 발명의 일 실시 예에 따른 매몰층 22 이 매몰층 탭 36 과 연결된 그림 20A -20D 와 그림 21A 에 보인 핀형 MOS 소자 50F 를 예시하고 있다. 매몰층 탭 36 은 예를 들면 n형과 같은 둘째 전도형을 갖고 예를 들면 n형과 같은 둘째 전도형을 갖는 매몰층 탭 바디 44를 통해 매몰층 22 과 연결된다. 매몰층 탭 바디 44 는 p형 트랜지스터와 같은 상보적 MOS 소자의 우물을 형성을 위한 이온주입 공정을 통해 형성될 수 있다. 매몰층 탭 36 은 p형 트랜지스터와 같은 상보적 MOS 소자의 소스와 드레인 형성을 위한 이온주입 공정이나 선택적 에피택셜 성장법을 통해 형성될 수 있다.
그림 21A 은 본 발명의 또 다른 일 실시 예에 따른 핀형 MOS 소자를 예시하고 있다. 일 실시 예에서 게이트 60 의 하부는 핀형 바디 24 와 매몰층 22 의 접합과 정렬되도록 연장되어 있다. 이는 게이트 60 전압과 핀형 바디 24 포텐셜의 커패시티브 커플링 효과를 향상시킨다.
그림 21B 는 본 발명의 또 다른 일 실시 예에 따른 핀형 MOS 소자를 예시하고 있다. 게이트 60 전압과 핀형 바디 24 포텐셜의 커패시티브 커플링 효과를 향상시키기 위하여 핀형 바디 24 는 테이퍼링 되어있다. 접합부의 넓어진 핀 폭과 게이트 60 와 접합주와 게이트 60 의 90도 보다 작은 각도로 인해 게이트 전압의 핀형 바디 24 와 매몰층 22 의 접합부의 포텐셜 제어력은 향상될 수 있다.
그림 21C 는 이중 우물공정으로 한 기판에 구현되는 n형 소자 150a 와 p형 소자 150b 로 구성되는 상보적 핀형 MOS 소자 150F 를 예시하고 있다. n형 소자 150a 는 p형 기판 12 내에 위치하고 p형 소자 150b 는 n형 우물 112 내에 위치한다. p형 소자 150b 의 소스 116, 드레인 118, 매몰층 122, 매몰층 탭 (그리지 않음) 은 그림 20A-20C 와 그림 21B 에서 설명된 n형 소자와 반대 도핑형으로 구성된다. p채널 MOS 소자 150b 소자의 p형 매몰층 122 과 n형 우물 112 을 형성하는 이온주입공정은 p형 매몰층 122 와 p형 우물 12 의 합선이 되지 않도록 설계된다. p채널 MOS 소자 150b 소자를 형성하는데 n형 이온주입과 p형 이온주입 혹은 그 반대의 2단계 이온주입공정이 사용될 수도 있다. p형 매몰층 122 과 p형 우물 12 의 합선이 되지 않도록 p형 매몰층의 높은 도핑 프로파일을 보상하도록 n형 매몰우물 112 을 형성하는데 필요한 이온주입은 n형 이온주입이 추가되거느 이중 STI 공정이 사용될 수 있다. 이중 STI 공정에서 STI 126 은 절연층 26 보다 물리적으로 깊어 p형 매몰층 122 와 p형 우물을 분리할 수 있다.
n형 소자 150a 와 p형 소자 150b 로 구성되는 상보적 핀형 MOS 소자 150F 의 효과와 결과는 그림 5 에서부터 그림 8까지 설명된 MOS 소자 50 과 유사하다. 하지만 소스전압을 기준으로 n채널 MOS 소자 150a 와 p채널 MOS 소자 150b 소자의 전압 극성은 서로 반대이다.
그림 23 - 그림 25 는 본 발명의 또 다른 실시 예에 따른 핀형 구조 52 를 갖는 MOS 소자 450F 의 평면도와 단면도를 예시하고 있다. MOS 소자 450F 의 동작은 그림 14 - 그림 16 에서 서술된 바디 24 와 바디탭 136 의 연결이 매몰층 22 전압에 제어되는 MOS 소자 450 와 동일한 원칙을 따른다. 또한 내재한 BJT 를 통해 향상된 온상태 전류를 갖을 수 있다.
그림 26A - 26C 는 본 발명의 또 다른 실시 예에 따른 매몰절연층 280 을 갖는 MOS 소자 50S 의 평면도와 단면도를 예시하고 있다. MOS 소자 50S 는 실리콘온인슐레이터 (SOI), 저머늄온인슐레이터 (GOI), 실리콘저머늄온인슐레이터 (SiGeOI), 인장 실리콘온인슐레이터 (sSOI), 인장 실리콘저머늄온인슐레이터 (sSiGeOI) 기판에 구비될 수 있다. MOS 소자 50S 는 기판, 12, 매몰절연층 28, p형과 같은 첫째 도핑형 바디 24 로 구성되어, 상측으로는 기판표면 14, 절연막 62, 측면으로는 n형과 같은 둘째 도핑형 소스 16, 드레인 18, 전하주입층 22, 하측으로는 매몰절연층 28 으로 막혀있다. 소스 16, 드레인 18, 전하주입층 22 은 이온주입공정으로 형성될 수 있다. 또한 소스 16, 드레인 18, 전하주입층 22 은 선택적 에피택셜 성장법으로 형성될 수도 있다.
게이트 60 은 소스 16, 드레인 18, 전하주입층 22 사이, 바디 24 상부에 위치한다. 게이트 60 은 바디 24 와 절연막 62 으로 절연된다. 절연막 62 은 실리콘 산화막이나 탄탈륨 산화막, 타이타늄 산화막, 지르코늄 산화막, 하프늄 산화막, 알루미늄 산화막가 같은 고유전율 절연막으로 구성될 수 있다. 게이트 60 는 폴리실리콘이나 텅스텐, 탄탈륨, 타이타늄 또는 이들 금속 나이트라이드로 구성될 수 있다.
절연층 26 은 STI (Shallow Trench Isolation) 일 수도 있다. 절연층 26 은 실리콘 산화막이나 어느 다른 절연물질로 이루어질 수 있다. 절연층 26 은 반도체 소자 50S 의 바디 24 를 인접하고 있는 다른 반도체 소자 50S 의 바디 24 와 절연시킨다.
바디 24 의 두께는2 nm 에서 10 nm 처럼 초박막으로써 완전공핍채널 소자를 제공한다. 또는 바디 24 의 두께는10 nm 에서 200 nm 처럼 박막으로써 부분공핍채널 소자를 제공한다.
그림 26 은 MOS 소자 50S 의 등가회로를 예시하고 있다. MOS 소자 50S 는 소스 16, 게이트 60, 드레인 18, 바디 24 로 형성된 MOS 트랜지스터 20 와 전하주입층 22, 바디 24, 소스 16 와 드레인 18 으로 각각 형성된 BJTs 30a 와 30b 를 내재하고 있다. 특히 전하주입층 22, 바디 24, 소스 16 로 형성된 BJT 30a 는 전류부스팅소자로 여겨진다. 또한 MOS 소자 50S 는 소스 16, 바디 24, 드레인 18 로 형성된 병렬 BJT 30c 를 내재하고 있다. MOS 소자 50S 가 동작하는 동안 전류부스팅소자 30a 는 MOS 소자 50S 의 드레인 18 전류를 향상시키는데 사용된다.
MOS 소자 50S 의 동작은 MOS 소자 50 와 같이 전하주입층 22 에 인가되는 역전압을 인가함으로써 MOS 트랜지스터 20 와 병렬로 연결된 내재하는 BJT 30c 의 동작으로 인해 온상태 전류가 향상될 수 있다.
그림 28 은 동일한 SOI 기판에 형성된 n형 소자 150a 와 p형 소자 150b 로 구성되는 상보적 MOS 소자 150S 의 단면도를 예시하고 있다. p채널 MOS 소자 150b 소자의 소스 116, 드레인, 118, 전하주입층 122, 바디 124 는 n채널 MOS 소자 150a 의 각 대응 영역에 반대 전도성을 갖는것으로 구성된다. n형 소자 150a 와 p형 소자 150b 로 구성되는 상보적 MOS 소자 150S 의 효과와 결과는 그림 27 MOS 소자 50S 과 유사하다. 하지만 소스전압을 기준으로 n채널 MOS 소자 150a 와 p채널 MOS 소자 150b 소자의 전압 극성은 서로 반대이다.
그림 29 는 본 발명의 또 다른 실시 예에 따른 MOS 소자 250S 의 평면도를 예시하고 있다. 전하주입층 22 에 인가되는 전압은 드레인 18 에 인가되는 전압 Vdd 와 동일한 것이 바람직할 수 있다. 이러한 경우, 만약 소스 16 와 드레인 18 에 걸친 게이트 60a 길이가 소스 16 와 전하주입층 22 에 걸친 게이트 60b 길이와 같다면, 드레인접합과 전하주입층접합 주변의 전기장이 동시에 충돌이온화를 유발할 수 있다. 드레인접합 주변의 충돌이온화를 억제하기위해서, 만약 소스 16 와 드레인 18 에 걸친 게이트 60a 길이는 소스 16 와 전하주입층 22 에 걸친 게이트 60b 길이보다 길게 설계될 수 있다.
그림 30 은 본 발명의 또 다른 실시 예에 따른 MOS 소자 350S 의 평면도를 예시하고 있다. MOS 소자 350S 는 두 개의 전하주입층 22 을 구성한다.
그림 31 은 본 발명의 또 다른 실시 예에 따른 MOS 소자 450S 의 평면도를 예시하고 있다. MOS 소자 350S 는 소스 16 쪽과 드레인 18 쪽에 떨어져 있는 두 개의 전하주입층 22 을 구성하면서, 게이트 60 는 소스 16 와 드레인 18 사이에는 존재하지만 게이트 60 는 소스 16 와 전하주입층 22 그리고 드레인 18 과 전하주입층 22 사이에는 존재하지 않는다. 전하주입층 22 를 구성하기위해 마스크 공정 하나가 추가될 수 있다. 그림 31B 에 이러한 공정 과정을 예시하고 있다. 게이트 60 공정을 마치고 난 후 예를 들면 감광막과 같은 방지막 15 를 형성하는 리소그래피 공정을 수행한다. 소스 16, 드레인 18. 전하주입층 22 를 형성하는 이온주입공정을 수행하면 전하주입층 22 이 소스 16 와 드레인 18 과 떨어져 있을 수 있다. 이후 방지막 15 를 제거한다.
그림 31C 는 본 발명의 또 다른 실시 예에 따른 MOS 소자 550S 를 예시하고 있다. MOS 소자 550S 의 둘째 도핑형을 갖는 영역들은 서로다른 접합 깊이를 갖을 수 있다. 그림 31C 에서는 소스 16 이 드레인 18 과 전하주입층 22 보다 얕아 바디 24 가 연결되어 있다. 더 나아가 MOS 소자 550S 는 게이트 스택 64, 66 을 선택적으로 구성할 수 있다. 더 나아가 선택적 게이트 스택 64, 66 이 구성될 때, 선택적 게이트 66 은 전기적으로 연결되어 있거나 플로팅 되었을 수 있다.
향상된 온상태 전류를 갖으면서 오프상태 전류는 변화없는 트랜지스터 (50, 150, 250, 350, 450, 550, 650, 50F, 150F, 450F, 50S, 150S, 250S, 350S, 450S, 550S) 의 온상태 (향상된 드레인 전류) 에서 오프상태 (낮은 드레인 전류) 로 전이시간은 초과다수캐리어 수명을 제한함으로써 향상시킬수 있다. 온상태 동안 MOS 소자 50 는 구동전류를 향상시키기 위해 바디영역의 큰 초과다수캐리어 수명을 요구한다. 전자는 소스 16 (이미터) 에서 바디 24 (베이스) 로 주입될 때, 대부분의 전자들은 매몰층 22 (컬랙터) 으로 흘러들어가면서 바디영역의 다수캐리어와 약간의 재결합을 한다. 적은양의 재결합이 일어나더라도 다수캐리어의 바디 24 로의 연속적인 유입은 향상된 온상태 전류를 유지시킨다. 트랜지스터의 온상태에서 오프상태로의 전이시간은 여러가지 방법을 통해 재결합을 유도하여 향상시킬 수 있다. 하지만 다수캐리어의 수가 너무 많이 억제되면 수직형 BJT 30a 의 동작이 억제되어 전류향상이 일어나지 않을 수 있다. 후술될 방법들은 다수캐리어 수명을 변경하면서 채널의 전도성이나 전자이동도에는 현저한 변화를 유발하지 않는것을 원칙으로 한다.
그림 32A 는 본 발명의 일 실시 예에 따른 절연층 26 벽을 따라 실리콘질화막과 같은 전하트랩막 27 을 포함하는 MOS 소자 50 의 단면도를 예시하고 있다. 전차트랩막 27 은 바디 24 의 측벽과 직접 접촉하고 있거나 얇은 산화막을 사이에 두고 간접적으로 접촉할 수 있다. 실리콘질화막과 같은 전하트랩막 27 은 현저한 전하트랩센터를 포함하여 초과다수캐리어를 흡수할 수 있다.
그림 32B 는 본 발명의 일 실시 예에 따른 금속실리사이드 접합이 바디의 일부와 접촉하고 있는 MOS 소자 50 의 단면도를 예시하고 있다. 금속실리사이드 16A 와 18A 는 소스 16 와 드레인 18 의 측면에 각각 접촉할 수 있다. 또는 금속실리사이드 16A 은 오직 소스 16 쪽에만 접하고 있을 수 있다. 금속실리사이드 16A 와 바디 24 가 형성하는 쇼트키접합은 초과다수캐리어를 흡수할 수 있다.
그림 32C 는 본 발명의 일 실시 예에 따른 바디와 에너지밴드오프셋 접합을 포함하는 MOS 소자 50 의 단면도를 예시하고 있다. 에너지밴드오프셋 접합 16B 와 18B 는 소스 16 와 드레인 18 의 하부면에 각각 접촉할 수 있다. 또는 에너지밴드오프셋 접합 16B 은 오직 소스 16 쪽에만 접하고 있을 수 있다. n형 MOS 소자에서는 가전자대 에너지밴드오프셋이 소스 16 와 드레인 18 의 하부면에 각각 접촉하여 초과다수캐리어(정공)을 선택적으로 흡수할 수 있다. p형 MOS 소자에서는 전도대 에너지밴드오프셋이 소스 16 와 드레인 18 의 하부면에 각각 접촉하여 초과다수캐리어(정공)을 선택적으로 흡수할 수 있다.
그림 32D 는 본 발명의 일 실시 예에 따른 재결합영역 17 이 소스 16 와 바디 24 접합 주변 또는 선택적으로 드레인 18 과 바디 24 접합 주변에 존재하는 MOS 소자 50 의 단면도를 예시하고 있다. 일반적인 방법으로 금이나 백금과 같은 깊은에너지준위를 갖는 불순물을 도핑법이 있다. 또 다른 방법으로 실리콘, 저머늄, 아르곤등과 같은 이온주입을 통해 결정결함의 형성으로 구현될 수 있다. 또 다른 방법으로 방사선조사를 통해 실리콘격자의 결합을 유발할 수 있다.
그림 32A 에서 그림 32D 사이에서 설명된 전하재결합영역은 소스 16 와 드레인 18 에 대칭적으로 형성될 수 있다. 하지만 구동전류강하 또는 드레인 접합누설전류를 억제하기위해 전하재결합영역은 소스 16 근처에만 형성될 수 있다.
그림 52 는 향상된 온상태 전류를 갖는 트랜지스터 50 로 구성된 인버터 게이트 200A 를 예시하고 있다. 인버터 게이트 200A 는 n형 트랜지스터 50N 과 p형 트랜지스터 50P 를 포함한다. n형 트랜지스터 50N 는 p형 바디 24 에 구성되고, p형 트랜지스터 50P 는 n형 바디 124 에 구성된다. 또한 n형 트랜지스터 50N 는 n형 매몰층 내에 구성되고, p형 트랜지스터 50P 는 p형 매몰층 내에 구성된다. 또한 n형 트랜지스터 50N 의 n형 매몰층은 n형 매몰층 탭 36 을 통해 연결되고 p형 트랜지스터 50P 의 p형 매몰층은 p형 매몰층 탭 36 을 통해 연결된다. 매몰층 탭의 도핑형은 향상된 온상태 전류를 갖는 트랜지스터의 전도형과 같다. 일반적인 CMOS 회로에서는 탭(바디탭)과 트랜지스터 전도형은 서로 반대이다. 예를들면, n형 트랜지스터는 p형 바디탭과 쌍을 이루고, p형 트랜지스터는 n형 바디탭과 쌍을 이룬다.
n형 트랜지스터 50N 는 n형 매몰층 내에 구성되고, p형 트랜지스터 50P 는 p형 매몰층 내에 구성된다. 또 다른 실시 예에서, 그림 3과 같이 매몰층은 또 다른 우물층내에 위치할 수 있다.
향상된 온상태 전류를 갖는 트랜지스터 50 으로 구성하는 또 다른 논리 게이트로써 2 입력 낸드 게이트 200B 는 그림 53에 예시되어 있다. 2 입력 낸드 게이트 200B 는 두개의 병렬 연결된 p형 트랜지스터 50P 와 두개의 직렬 연결된 n형 트랜지스터 50N 를 포함한다. 그림 53에 보인것 처럼, 두 개의 직렬 연결된 n형 트랜지스터 50N 는 절연층 26으로 분리되고 그림 53 의 금속층 25 로 예시된것 처럼 전도층으로 연결된다. 일반적인 CMOS 회로는 두개의 n형 트랜지스터가 공통확산영역을 공유하고 절연층으로 분리되어 있지 않는다. 그림 52 의 인버터게이트와 유사하게 n형 트랜지스터 50N 는 n형 바디탭 36 과 쌍을 이루고, p형 트랜지스터 50P 는 p형 바디탭 136 과 쌍을 이룬다.
그림 54는 본 발명의 일 실시 예로써 두개의 병렬 연결된 p형 트랜지스터 50P 와 두개의 직렬 연결된 n형 트랜지스터 50N 를 포함하는 2 입력 낸드 게이트 200C 를 예시하고 있다. 그림 53에 보인것 처럼, 두 개의 직렬 연결된 n형 트랜지스터 50N 는 절연층 26으로 분리되고 그림 54 의 금속층 25 으로 예시된것 처럼 전도층으로 연결되며, 2 입력 낸드 게이트의 면적을 줄이기 위해 횡으로 구비된다. n형 트랜지스터 50N 는 n형 바디탭 36 과 쌍을 이루고, p형 트랜지스터 50P 는 p형 바디탭 136 과 쌍을 이룬다.
향상된 온상태 전류를 갖는 트랜지스터 50 으로 구성하는 또 다른 논리 게이트로써 2 입력 노어 게이트 200D 는 그림 55 에 예시되어 있다. 2 입력 노어 게이트 200D 는 두개의 병렬 연결된 n형 트랜지스터 50N 와 두개의 직렬 연결된 p형 트랜지스터 50P 를 포함한다. 그림 55에 보인것 처럼, 두 개의 직렬 연결된 p형 트랜지스터 50P 는 절연층 26으로 분리되고 그림 55 의 금속층 25 으로 예시된것 처럼 전도층으로 연결된다. n형 트랜지스터 50N 는 n형 바디탭 36 과 쌍을 이루고, p형 트랜지스터 50P 는 p형 바디탭 136 과 쌍을 이룬다.
그림 56 은 향상된 온상태 전류를 갖는 부스트된 트랜지스터 50 와 보통의 트랜지스터 40 으로 구성된 두개의 트랜지스터를 예시하고 있다. 트랜지스터 50 은 첫째 전도형 바디 24, 둘째 전도형 소스 16 와 드레인 18. 둘째 전도형 매몰층 30 으로 구성된다. 상술된것 처럼, 매몰층 30 에 적절히 바이어싱을 가하면 부스트된 트랜지스터 50 은 향상된 온상태 전류를 갖으면서 오프상태 전류는 변화없는 소자로 동작한다.
트랜지스터 40 은 부스트된 트랜지스터 50 과 반대 전도형 MOS 소자이다. 예를들어 부스트된 트랜지스터 50 이 n형 MOS 소자이면 트랜지스터 40 은 p형 MOS 소자이다. 트랜지스터 40 은 둘째 전도형 우물 12' 와 첫째 전도형 소스 20' 와 드레인 22' 으로 구성된다. 우물 12' 과 매몰층 30 은 같은 전도형을 갖고 전기적으로 연결되어 있다. 부스트된 트랜지스터 50 의 매몰층 30 에 인가된 전압은 트랜지스터 40 의 바디 12' 에 동시에 인가된다.
그림 56 의 예시는 부스트된 트랜지스터 50 가 일반적 MOS 트랜지스터 40 와 연결되어 어떻게 두 트랜지스터 모두의 성능을 합치 시키는지를 보여주고 있다. 트랜지스터 50 의 온상태 전류를 향상시키기 위해 인가하는 매몰층 30 바이어스는 트랜지스터 50 을 강화한다. 동시에 매몰층 30 의 바이어스는 트랜지스터 40 의 문턱전압을 증가시켜 트랜지스터 40 을 약화한다.
논리게이트의 특성은 부스트된 트랜지스터 50 과 일반적인 트랜지스터 40 의 조합으로 역동적으로 제어될 수 있다. 예를들어 그림 56 에 보인것 처럼 트랜지스터 50 과 트랜지스터 40 으로 인버터 회로를 구성할 수 있다. 인버터의 스위칭지점은 매몰층 30 의 바이어싱으로 조절될 수 있다.
그림 57 은 소스 16 와 드레인 18 사이에 흐르는 전류를 구성하는 병렬연결된 MOS 소자 20 와 BJT 30c 를 포함하는 트랜지스터 750 의 등가회로를 나타내고 있다. BJT 30c 의 베이스 전류는 바디 24 의 인가되는 전압으로 제어된다. MOS 소자 20 의 전도도는 게이트 60 와 바디 24 에 인가되는 전압으로 제어되며 BJT 30c 의 전도도는 바디 24 에 인가되는 전압으로 제어된다.
그림 58 은 본 발명의 일 실시 예에 따른 트랜지스터 750 를 예시하고 있다. 트랜지스터 750 은 트랜지스터 50 과 유사하나 바디탭 20 이 바디 24 와 동일한 전도형을 갖고 바디탭 20 이 바디 24 를 바이어싱하기위해 사용된다.
트랜지스터 750 은 게이트의 입력단자로써 게이트 60 와 바디 24 가 사용되는 논리 게이트를 구성하는데 사용될 수 있다. 예를 들어 OR 게이트는 트래지스터 750 을 사용하여 두 터미널 (게이트 60 과 바디 24) 가 모두 하이 일 때 높은 전도도를 갖도록 구성될 수 있다. 입력단자중 어느 하나가 하이 이면 MOS 20 이나 BJT 30c 중 어느 하나를 통해 전류가 흐르기 때문에 트랜지스터 750 는 켜지게 된다. 오직 두 입력단자 모두 로우 일대 트랜지스터 750 은 꺼지게 된다.
트랜지스터 750 은 또 다른 논리회로와 인버터를 결합할때 사용될 수 있다. 예를들어 상술한 바와 같이 OR 게이트는 두 입력중 어느 하나 또는 두 입력 모두 하이 일때 켜지기는 하지만 두 입력이 모두 하이일 때 가장 높은 전도성을 나타낸다. 그러므로 그림 56 에서 설명된 부스트된 트랜지스터 50 와 일반 MOS 소자 40 로 구성된 스위칭점이 제어될 수 있는 인버터는 트랜지스터 750 과 결합될 수 있다. 인버터는 트랜지스터 750 이 가장 높은 전도성을 보일때만 스위칭될 수 있도록 설계된다. 이 예시는 낸드 게이트를 구성할 때 사용될 수 있다.
그림 59 는 본 발명의 일 실시 예에 따른 플립플롭에 사용되는 반도체 소자 50 을 예시하고 있다. 게이트 60 와 드레인 18 에 펄스 음전압을 인가하게되면 반도체 소자 50 은 하이와 로우 상태를 왕복할 수 있다.
플래시메모리와 같은 비휘발성 메모리소자는 전력공급이 끊어졌을때 저장된 데이터를 유지할 수 있다. 궁극적으로 비휘발성 메모리소자는 휘발성 메모리보다 동작속도가 느리다. 더 나아가 비휘발성 메모리의 동작은 코어 로직 트랜지스터보다 높은 전압을 필요로 한다. 따라서 플래시메모리를 포함하는 집적회로는 고전압 트랜지스터를 추가로 필요로 한다. 이는 Embedded Nonvolatile Memories: A Key Enabler for Distributed Intelligence", K. Baker, pp. 1-4, 2012 4th IEEE International Memory Workshop (IMW) 에서 예시된 바와 같이 코어 로직 트랜지스터가 계속해서 동작전압을 낮춰가는 동향에 문제시 된다. 따라서 비휘발성 메모리의 동작 전압을 낮추는 것이 요구된다.
그림 33A 은 본 발명의 바람직한 실시 예에 따른 메모리셀 1450 의 단면도면이다.
셀 1450 은 예를 들면 p형과 같은 첫째 전도성을 갖는 기판 12 을 포함한다. 기판 12 은 주로 실리콘이나, 저머늄, 실리콘저머늄, 갈륨아세나이드, 탄소나노뉴브 또는 다른 반도체 물질로 구성될 수 있다. 기판 12 은 표면 14 을 갖는다. n형과 같은 둘재 도핑형을 갖는 첫째 영역 16 이 기판 12 내 제공되고 표면 14 에 노출되어 있다. n형과 같은 둘재 도핑형을 갖는 둘째 영역 18 이 첫째 영역 16 과 떨어져서 기판 12 내 제공되고 표면 14 에 노출되어 있다.첫째 영역 16 과 둘째 영역 18 은 기판 12 의 일부로써 당해 분야에서 일반적으로 사용되는 이온주입법으로 형성된다. 또한 일부로써 당해 분야에서 일반적으로 사용되는 고체상확산공정이나 선택적 에피택셜 성장법이 첫째 영역 16 과 둘째 영역 18 을 형성하는데 사용될 수도 있다.
n형과 같은 둘재 도핑형을 갖는 매몰층 22 이 기판내 매몰된 형태로 제공된다. 영역 22 는 기판 12 상에 이온주입공정으로 형성된다. 첫째 도핑형 부유바디 24 는 표면 14, 첫째 영역 16, 둘째 영역 18, STI 와 같은 실리콘산화물로 구성된 절연층 26 으로 둘러쌓여 있다. 절연층 26 은 다수개의 메모리셀들 1450 이 메모리소자를 형성하기위해 연결되어 있을 때 메모리셀 1450 과 이웃하는 메모리셀 1450 을 격리한다. 절연층 26 의 하부는 매몰층 22 내부에 위치하고 그림 33A 에 보이는 것과 같이 매몰층 22 이 연속이 될 수 있다. 또한 절연층 26 의 하부는 그림 33B 에 보이는 것과 같이 매몰층 22 보다 더 아래 위치할 수 있다. 이때 절연층 26 하부는 매몰층 22 을 분리하면서, 그림 33B 에 보이는 단면의 수직 방향으로 매몰층 22 이 연속이 될 수 있도록 절연층 26 보다 더 얕은 깊이의 절연층 28 이 필요하다. 단순한 기술을 위하여 후술하는 모든 메모리셀 1450 은 매몰층 22 이 모든 방향으로 연속인것만을 보인다.
플로팅게이트 또는 트랩층 60 은 영역 16 과 18 사이에 표면 14 위에 위치한다. 트랩층/플로팅게이트 60 은 표면과 절연막 62 으로 분리된다. 절연막 62 은 실리콘 산화막이나 탄탈륨 산화막, 타이타늄 산화막, 지르코늄 산화막, 하프늄 산화막, 알루미늄 산화막가 같은 고유전율 절연막으로 구성될 수 있다. 플로팅게이트 60 는 폴리실리콘으로 만들어진다. 트랩층 60 이 사용될 때 트랩층 60 은 "Flash Memory Cell-An Overview", Pavan, P. et al., Proceedings of the IEEE 85 no. 8, 1997, pp. 1248-1271, "NROMTM - a new technology for non-volatile memory products", Bloom, I. et. al., Solid-State Electronics, vol. 46, issue 11, November 2002, pp. 1757-1763 and "Scalability of split-gate charge trap memories down to 20nm for low-power embedded memories", Masoero, L. et. al., 2011 International Electron Devices Meeting, 9.5의 예시와 같이 실리콘질화막 이나 실리콘 나노결정으로 형성된다. 플로팅게이트나 트랩층 중 어것이 사용되더라도 전력공급이 끊어졌을때 데이터를 유지할 수 있다. 플로팅게이트 60 와 트랩층 60 의 차이점은 플로팅게이트 60 은 전동성 물질으고 트랩층 60 은 절연성 물질이다. 일반적으로 플로팅게이트 60 이나 트랩층 60 중 어느 하나로 소자 1450 을 구성한다.
컨트롤 게이트 66 는 플로팅게이트/트랩층 60 상에 위치하고 절연막 64 로 분리되어 플로팅게이트/트랩층 60 는 아래로는 절연막 62 과 표면 14 위로는 절연막 64 과 컨트롤 게이트 66 사이에 구비된다. 컨트롤 게이트 66 은 플로팅게이트/트랩층 60 를 커패시티브 결합한다. 컨트롤 게이트 66 은 폴리실리콘이나 텅스텐, 탄탈륨, 타이타늄 또는 이들 금속 나이트라이드로 구성될 수 있다. 컨트롤 게이트 66 와 플로팅게이트/트랩층 60 의 관계는 플로팅게이트나 전하트랩 플래시메모리와 유사하다. 플로팅게이트/트랩층 60 는 비휘발성 메모리 정보를 저장하고, 컨트롤 게이트 66 은 메모리셀을 선택하는데 사용된다.
한 실시 예에서 기판 12 는 반도체 기판의 벌크 물질이 될 수 있다. 그림 33C 와 같은 또 다른 실시 예에서, 기판 12A은 예를 들면 n형과 같은 둘재 도핑형 물질로 구성된 반도체 웨이퍼 또는 둘재 도핑형 물질로 구성된 우물 내부에 p형과 같은 첫째 도핑형 물질로 구성된 우물이 될 수 있다. 후술하는 부분에서 단순한 기술을 위해 기판 12 은 그림 2 와 같이 반도체 벌크 물질로 그려진다.
그림 33A - 33D 의 메모리셀 1450 은 워드라인 70, 소스라인 72, 비트라인 74, 매몰층터미널 76, 기판터미널 78 의 5개의 터미널을 포함한다. 워드라인 70 은 컨트롤 게이트 66, 소스라인 70 은 첫째 영역 16, 비트라인 74 는 둘째 영역 18 에 연결되어 있다. 또한 소스라인 70 은 둘째 영역 18, 비트라인 74 는 첫째 영역 16 에 연결될 수도 있다. 매몰층터미널 76 은 매몰층 22 에 연결되어 있다. 기판터미널 78 은 매몰층 22 아래 기판 12 과 연결되어 있다.
그림 34A 는 메모리셀 1450 의 등가회로를 나타내고 있다. 메모리셀 1450 은 소스 16, 플로팅게이트/트랩층 60, 컨트롤 게이트 66, 드레인 18, 플로팅바디 24 로 구성된 플로팅게이트 트랜지스터 20 를 내재하고 있다. 플로팅게이트 트랜지스터 20 의 문턱전압은 "Flash Memory", edited by P. Cappelletti, C. Golla, P. Olivo, E. Zanoni, p. 6, 에서 예시된 대로 플로팅게이트/트랩층 60 의 상태에 따라 변경된다. 또한 메모리셀 1450 은 매몰층 22, 플로팅바디 24, 소스 16 와 드레인 18 으로 각각 형성된 수직형 BJT 30a 와 30b 를 내재하고 있다. 또한 메모리셀 1450 은 그림 30B 에서 보인것과 같이 소스 16, 플로팅바디 24, 드레인 18 로 구성된 수평형 BJT 30c 을 내재하고 있다.
그림 35 는 그림 33A - 33B 에서 보인 메모리셀 1450 의 커패시터 등가회로를 예시하고 있다. 바디 24 포텐셜 (VFB) 은 컨태롤 게이트 66 절연막 커패시턴스, 플로팅게이트 60 절연막 커패시턴스, 소스 16 측 접합 커패시턴스, 드레인 18 측 접합 커패시턴스, 매몰층 22 접합 커패시턴스와 커패시티브 결합 되어 있다. 따라서 바디 24 포텐셜 VFB 는 컨트롤 게이트 66 전압, 소스 16 전압, 드레인 18 전압, 매몰층 22 전압에 따라 변경될 수 있다.
그림 36 은 복수개의 메모리셀 1450 이 연결된 메모리 어레이 1480 을 예시하고 있다. 메모리 어레이 1480 내의 메모리셀 1450 의 네가지 예시로써 1450a, 1450b, 1450c, 1450d 를 나타낸다. 모두는 아니지만 대부분의 경우 메모리 어레에서 1450a 는 메모리셀이 한개반 선택되었을 때의 선택된 메모리셀 1450a 을 대표한다. 대표적 메모리셀 1450b 는 대표적 메모리셀 1450a 와 동일한 행으로 연결되나 선택되지 않은 메모리셀을 대표하고, 대표적 메모리셀 1450c 는 선택된 메모리셀 1450a 와 동일한 열로 연결되나 선택되지 않은 메모리셀을 대표하고, 대표적 메모리셀 1450d 는 선택된 메모리셀 1450a 과 열과 행 모두 연결되지 않은 메모리셀을 대표한다.
그림 36 는 워드라인들 70a - 70n, 소스라인들 72a-72n, 비트라인들 74a-74p, 매몰층 터미널들 76a-76n, 기판 터미널들 78a-78n (모든 셀에 공통된 기판은 78) 를 나타내고 있다. 각각의 워드라인1, 워드라인2, 소스라인, 매몰우물층 터미널들은 메모리셀 100의 단일 행과 관련되고, 비트라인 터미널들은 메모리셀 100의 단일 열과 관련된다. 문자 a 에서 n 또는 a 에서 p 가 붙은 라인이나 터미널은 문자수 대로 14개 라인 (a,b,c,d,e,f,g,h,i,j,k,l,m,n) 이나 16 개 라인 (a,b,c,d,e,f,g,h,i,j,k,l,m,n,o,p) 을 나타내는 것이 아니라 일반적으로 복소개의 라인 또는 터미널을 의미하는 것으로써 라인 또는 터미널은 12개 보다 작거나 더 큰 정수개를 의미한다.
소스라인 72a 에서 72b 각각은 메모리셀 1450 의 단일행과 연결되어 그 행의 각 메모리셀 1450 의 소스 16 들과 연결되어 있다. 비트라인 74a 에서 74b 각각은 메모리셀 1450 의 단일열과 연결되어 그 열의 각 메모리셀 1450 의 드레인 18 들과 연결되어 있다.
기판 12 은 메모리 어레이 1480 하부의 모든 영역에 존재한다. 당해 업에 종사하는 사람들은 그림 36 에 보인 메모리 어레이 1480 의 다양한 구성과 레이아웃이 가능하다는 것을 쉽게 인지할 수 있을 것이다. 예를들어 메모리 어레이 1480 의 워드라인이나 비트라인, 소스라인은 세그먼트 되거나 버퍼형태로 연결될 수 있다. 메모리 어레이 1480 은 두개 이상의 작은 서브 어레이로 나뉘어 워드라인 디코더, 열 디코더, 세크먼트 소자, 센싱증폭회로, 쓰기증폭회로, 등이 에메리 어레이 1480 이나 메모리 서브 어레이 주변 또는 사이에 위치할 수 있다. 다른 터미널들도 메모리 어레이 120 주변이나 메모리 서브어레이 주변에 존재하는 워드 디코더나 열 디코더, 세그먼트 소자, 감지 증폭기, 쓰기 증폭기 등을 통해 분할되거나 버퍼로 연결될 수 있다. 따라서 본 실시 예의 특징, 설계, 옵션등은 다양한 방식으로 구술될 수 있다.
메모리셀 1450 은 유지, 읽기, 논리-0 쓰기, 논리-1 쓰기와 같은 다양한 동작이 이루어질 수 있다. 메모리셀 1450 은 n형 소자를 예로들어 설명한다.
그림 37A 는 본 발명의 일 실시 예에 따른 메모리 어레이 1480 의 논리-0 쓰기 동작의 실시 예를 보여준다. 그림 37B 는 그림 37A 에서 선택된 메모리셀 1450a 의 논리-0 쓰기동작동안 인가된 전압의 실시 예를 보여준다. 논리-0 쓰기동작은 채널열전자주입을 통해 플로팅게이트 60 에 전자를 주입하는것에 해당한다.
그림 38B 에 근거한 선택된 메모리셀 1450a 의 워드라인 70a 를 통해 컨트롤 게이트 66 에 양전압, 비트라인 74a 를 통해 드레인 18 에 양전압, 소스라인 72a 를 통해 소스 16 에 0V, 매몰층 터미널 76a 을 통해 매몰층 22 에 양전압, 기판 터미널 78 을 통해 기판에 0V 를 인가하여 논리-0 쓰기를 수행한다.
특정한 실시 예에서 워드라인 70a 에 약 +3.0V, 비트라인 74a 에 약 +3.0V, 소스라인 72a 에 약 0.0V, 매몰층터미널 76a 에 약 +1.2V, 기판 78 에 약 0.0V 가 인가된다.
워드라인 70a 를 통해 컨트롤 게이트 66 에 양전압과 비트라인 74a 를 통해 드레인 18 에 양전압이 인가되면 커패시티브 커플링에 의해 플로팅바디 24 포텐셜이 증가한다. 또한 워드라인 70a 를 통해 컨트롤 게이트 66 에 양전압과 비트라인 74a 를 통해 드레인 18 에 양전압이 인가되면 드레인 18 과 플로팅바디 24 의 접합부근에 충돌이온화를 통한 전자정공쌍이 생성된다. 이때 플로팅바디 24 에 주입된 정공은 플로팅바디 24 포텐셜을 더욱 향상시킨다.
매몰층 터미널 76a 을 통해 매몰층 22 에 양전압이 인가된 상황에서, 커피시티브 커플링에 의한 플로팅바디 24 포텐셜이나 정공주입을 통한 플로팅바디 24 포텐셜이 수직형 BJT 30a 를 켜기에 필요한 포텐셜보다 커지게 되면 전자는 소스 16 (이미터)로 흘러나와 매몰층 22 (컬랙터) 로 흘러 들어간다. 만약 매몰층 22 에 인가된 전압상수가 충돌이온화과정을 유지하기에 충분하면, 전자정공쌍이 플로팅바디 24 와 매몰층 22 접합부근에서 형성된다. 충돌이온화 효율은 전기장의 함수로써 "Physics of Semiconductor Devices", Sze S.M. and Ng K.K 에 설명되어 있다.
형성된 열전자는 양전압이 인가된 매몰층 22 으로 흘러 들어가고 형성된 열정공은 풀로팅바디 24 로 흘러 들어간다. 형성된 열정공은 수평형 BJT 30c 의 베이스 전류로 기여하고, 수평형 BJT 30c 를 켠다. 결과적으로 온상태 메모리셀 1450의 드레인 전류는 매몰층 22 전압이 0V 일 때보다 향상된다. 메모리셀의 드레인 18 전류 향상은 MOS 트랜지스터 20 의 전류와 수평형 BJT 30 의 전류의 합으로 구성된다. 그림 38 에 나타낸것 처럼, 메모리셀 1450 전류는 매몰층터미널 전압이 0V 이거나 충돌이온화를 유지하는데 충분하지 못한 양전압이 인가되었을 때 보다 향상된다. 소스라인 72 를 통한 소스 16 에서 드레인 74 터미널로 이동하는 전자들은 드레인 18 과 플로팅바디 24 접합 주변에서 충돌이온화과정을 통한 전자정공쌍을 형성할 수 있다. 형성된 열전자의 일부는 워드라인 70 을 통한 컨트롤 게이트 66 에 인가된 양전압으로 인해 수직방향으로 이끌려 플로팅게이트 60 에 음전하로 저장될 수 있다.
플로팅게이트 60 에 전자를 주입하는 논리-0 쓰기는 그림 38 에서 보인것 같이 매몰층 22 에 인가된 양전압이 향상시키는 전류들에 의해 개선된다. 논리-0 쓰기 효율의 향상은 논리-0 쓰기 속도를 증가시키거나 드레인 18 이나 컨트롤 게이트 66 에 쓰기전압을 낮추어 비휘발성 메모리셀 1450 의 동작전력소모를 낮출 수 있다.
만일 너무 큰 매몰층 22 전압이 인가되어면, 컨트롤 게이트에 0V 가 인가되어도 수직형 BJT 30a 와 수평형 BJT 30c 가 켜질 수 있다. 이런 경우, 그림 37A 의 비선택된 셀 1450c 의 수평형 BJT 30c 가 켜져, 비선택된 셀들의 드레인 18 과 플로팅바디 24 접합부에서 전자장공쌍이 형성될 수 있다. 전자정공쌍 형성은 비선택된 셀 1450c 에 원하지 않는 논리-0 쓰기를 유발할 수 있다. 원하지 않는 논리-0 쓰기를 피하기위해서, 매몰층 22 에 인가되는 양전압은 선택된 셀의 수평형 BJT 를 켜지만 비선탠된 셀의 수평형 BJT 는 켜지 않도록 결정되어야 한다.
그림 39는 수직형 BJT 30a 를 켜 논리-0 쓰기동작을 향상시킬 수 있는 드레인 18 전압과 컨트롤 게이트 66 전압을 나타내고 있다. 각 선들은 고정된 매몰층 22 전압에서 수평형 BJT 30c 를 활성화 하는데 필요한 최소의 드레인 18 전압과 컨트롤 게이트 66 전압을 가르킨다. 선 보다 우상부의 전압은 수평형 BJT 30c 를 켠다.
그림 40A 는 본 발명의 일 실시 예에 따른 메모리 어레이 1480 의 논리-1 쓰기 동작의 실시 예를 보여준다. 그림 40B 는 그림 40A 에서 선택된 메모리셀 1450a 의 논리-1 쓰기동작동안 인가된 전압의 실시 예를 보여준다. 논리-1 쓰기동작은 채널열전자주입을 통해 플로팅게이트 60 로 정공을 주입하거나 전자를 방출시키는것에 해당한다.
그림 40B 에 근거한 선택된 메모리셀 1450a 의 워드라인 70a 를 통해 컨트롤 게이트 66 에 음전압, 비트라인 74a 를 통해 드레인 18 에 양전압, 소스라인 72a 를 통해 소스 16 에 0V, 매몰층 터미널 76a 을 통해 매몰층 22 에 양전압, 기판 터미널 78 을 통해 기판에 0V 를 인가하여 논리-1 쓰기를 수행한다.
특정한 실시 예에서 워드라인 70a 에 약 -3.0V, 비트라인 74a 에 약 +3.0V, 소스라인 72a 에 약 0.0V, 매몰층터미널 76a 에 약 +1.2V, 기판 78 에 약 0.0V 가 인가된다.
워드라인 70a 를 통해 컨트롤 게이트 66 에 음전압과 비트라인 74a 를 통해 드레인 18 에 양전압이 인가되면 밴드투밴드 터널링 또는 게이트유도드레인누설 (GIDL) 에 의해 플로팅바디 24 에 정공을 주입하고 플로팅바디 24 포텐셜을 증가시킨다.
매몰층 터미널 76a 을 통해 매몰층 22 에 양전압이 인가된 상황에서, GIDL 에 의한 플로팅바디 24 포텐셜이 수직형 BJT 30a 를 켜기에 필요한 포텐셜보다 커지게 되면 전자는 소스 16 (이미터)로 흘러나와 매몰층 22 (컬랙터) 로 흘러 들어간다. 만약 매몰층 22 에 인가된 전압상수가 충돌이온화과정을 유지하기에 충분하면, 전자정공쌍이 플로팅바디 24 와 매몰층 22 접합부근에서 형성된다. 형성된 열전자는 양전압이 인가된 매몰층 22 으로 흘러 들어가고 형성된 열정공은 풀로팅바디 24 로 흘러 들어간다. 형성된 열정공은 수평형 BJT 30c 의 베이스 전류로 기여하고, 수평형 BJT30c 를 켠다. 결과적으로 온상태 메모리셀 1450의 드레인 전류는 매몰층 22 전압이 0V 일 때보다 향상된다. 소스라인 72 을 통한 소스 16 에서 드레인 74 터미널로 이동하는 전자들은 드레인 18 과 플로팅바디 24 접합 주변에서 충돌이온화과정을 통한 전자정공쌍을 형성할 수 있다. 형성된 열정공의 일부는 워드라인 70 을 통한 컨트롤 게이트 66 에 인가된 음전압으로 인해 수직방향으로 이끌려 플로팅게이트 60 에 양전하로 저장될 수 있다.
플로팅게이트 60 에 정공을 주입하는 논리-1 쓰기는 매몰층 22 에 인가된 양전압이 유도하여 활성화된 수평형 BJT 30c 의 전류들에 의해 개선된다. 논리-1 쓰기 효율의 향상은 논리-1 쓰기 속도를 증가시키거나 드레인 18 이나 컨트롤 게이트 66 에 쓰기전압을 낮추어 비휘발성 메모리셀 1450 의 동작전력소모를 낮출 수 있다. 낮아진 플로팅게이트 66 논리-1 쓰기전압은 그림 40A 의 비선택 메모리셀 1450b 와 같은 워드라인 교란에 의한 약한쓰기를 억제한다. 열정공주입을 이용한 논리-1 는 비트 선택성 쓰기에 사용될 수 있다.
그림 41A 는 본 발명의 일 실시 예에 따른 메모리 어레이 1480 의 읽기 동작의 실시 예를 보여준다. 그림 41B 는 그림 41A 에서 선택된 메모리셀 1450a 의 읽기 동작동안 인가된 전압의 실시 예를 보여준다.
그림 41B 에 근거한 선택된 메모리셀 1450a 의 워드라인 70a 를 통해 컨트롤 게이트 66 에 양전압, 컨트롤 게이트 66 에 인가된 논리-1 또는 논리-0 쓰기 양전압 보다는 작은 비트라인 74a 를 통해 드레인 18 에 양전압, 소스라인 72a 를 통해 소스 16 에 0V, 매몰층 터미널 76a 을 통해 매몰층 22 에 양전압, 기판 터미널 78 을 통해 기판에 0V 를 인가하여 읽기 동작을 수행한다.
특정한 실시 예에서 워드라인 70a 에 약 +1.2V, 비트라인 74a 에 약 +0.4V, 소스라인 72a 에 약 0.0V, 매몰층터미널 76a 에 약 +1.2V, 기판 78 에 약 0.0V 가 인가된다.
플로팅게이트 60 에 저장된 전하량은 메모리셀 1450a 의 셀전류를 제어한다. Fig. 42 는 플로팅게이트 60 에 음전하가 저장된 논리-0 과 플로팅게이트 60 에 양전하가 저장된 논리-1 상태의 드레인전류-게이트 전압 관계를 보여주고 있다. 메모리 셀 1450 은 논리-1 상태의 문턱전압이 논리-0 상태의 문턱전압보다 낮다. 한 실시 예에서 드레인 18 에 인가된 전압은 논리-0 상태에서 메모리 셀 1450 의 셀전류를 억제하기위해 수평형 BJT 30c를 켜기에 불충분한 수준으로 낮을 수 있다. 또 다른 실시 예에서, 메모리 셀 1450 에 흐르는 셀전류를 향상시키기 위하여 드레인 증가된 드레인 전압이 인가될 수도 있다.
그림 43 은 본 발명의 또 다른 실시 예에 따른 메모리셀 1450 에 선택 게이트 140 이 추가된 메모리셀 1550 의 단면도면을 나타내고 있다. 선택 게이트 140 는과 플로팅게이트/트랩층 60 과 떨어져서 비트라인 118 (또는 갭영역 168) 과 절연갭 168 사이 플로팅바디 124 상부에 위치한다. 선택 게이트 140 은 플로팅바디 124 와 절연막 142 으로 분리된다. 절연막 142 은 실리콘 산화막이나 탄탈륨 산화막, 타이타늄 산화막, 지르코늄 산화막, 하프늄 산화막, 알루미늄 산화막가 같은 고유전율 절연막으로 구성될 수 있다. 선택 게이트 140 은 폴리실리콘이나 텅스텐, 탄탈륨, 타이타늄 또는 이들 금속 나이트라이드로 구성될 수 있다.
그림 43 에서, 소스 116 는 드레인 118 보다 큰 면적을 보여준다. 이는 소스 116 와 플로팅게이트 160 또는 트랩층 160 사이의 큰 커플링비를 유도한다. 또 다른 실시 예에서, 소스 116 와 드레인 118 은 동일한 면적을 갖을 수 있다.
메모리셀 1550 은 워드라인 170, 컨트롤 게이트 터미널 180, 소스라인 172, 비트라인 174, 매몰층터미널 176, 기판터미널 178 의 6 개의 터미널을 포함한다. 워드라인 170 은 선택 게이트 140, 컨트롤 게이트 터미널 180 은 컨트롤 게이트 166, 소스라인 170 은 소스 116, 비트라인 174 는 드레인 118 에 연결되어 있다. 또한 소스라인 170 은 드레인 118, 비트라인 174 는 소스 116 에 연결될 수도 있다. 매몰층터미널 176 은 매몰층 122에 연결되어 있다. 기판터미널 178은 매몰층 122 아래 기판 112 과 연결되어 있다. 컨트롤 게이트 166 은 플로팅게이트/트랩층 160 상에 위치하고 절연막 164 으로 분리되어 플로팅게이트/트랩층 160 는 아래로는 절연막 162 과 표면 14 위로는 절연막 164 과 컨트롤 게이트 166 사이에 구비된다. 컨트롤 게이트 166 은 플로팅게이트/트랩층 160 를 커패시티브 결합한다.
매몰층터미널 176 을 통해 매몰층 122 에 인가하는 양전압은 소스 116, 플로팅바디 124, 매몰층 122 가 형성하는 수직형 BJT 를 켜 메모리셀 1550 의 동작을 향상시키는데 사용될 수 있다.
메모리셀 1550 은 유지, 읽기, 논리-0 쓰기, 논리-1 쓰기와 같은 다양한 동작이 이루어질 수 있다. 메모리셀 1550 은 n형 소자를 예로들어 설명한다. 쓰기 동작은 비선택된 비트라인 전압보다 선택된 비트라인의 전압이 더 작은 액티브로우 방식으로 설명된다.
그림 44 에 근거한 선택된 메모리셀 1550a 의 워드라인 170a 를 통해 선택 게이트 140 에 양전압, 컨트롤 게이트 터미널 180a 를 통해 컨트롤 게이트 166 에 양전압, 비트라인 174a 를 통해 드레인 118 에 0V, 소스라인 172a 를 통해 소스 116 에 양전압, 매몰층 터미널 176a 을 통해 매몰층 122 에 양전압, 기판 터미널 718 을 통해 기판 112 에 0V 를 인가하여 논리-0 쓰기를 수행한다.
특정한 실시 예에서 워드라인 170a 에 약 +1.2V, 컨트롤 게이트 터미널 180a 에 약 +3.0V, 비트라인 174a 에 약 +0.0V, 소스라인 172a 에 약+3.0V, 매몰층터미널 176a 에 약 +1.2V, 기판 178 에 약 0.0V 가 인가된다.
메모리셀 1450 과 유사하게, 컨트롤 게이트 166 와 소스라인 172a 을 통해 소스 118 에 양전압이 인가되면 커패시티브 커플링에 의해 플로팅바디 124 포텐셜이 증가하거나 충돌이온화를 통한 열정공이 플로팅바디 124 에 공급된다. 이는 비트라인 174 에서 소스라인 172 으로 이동하는 전자들은 소스 116 와 플로팅바디 124 접합 주변에서 충돌이온화과정을 통한 전자정공쌍을 형성할 수 있다. 형성된 열전자의 일부는 컨트롤 게이트 터미널 180 을 통한 컨트롤 게이트 166 에 인가된 양전압으로 인해 수직방향으로 이끌려 플로팅게이트/트랩층 160 에 음전하로 저장될 수 있다.
그림 45 에 근거한 선택된 메모리셀 1550a 의 워드라인 170a 를 통해 선택 게이트 140 에 양전압, 컨트롤 게이트 터미널 180a 를 통해 컨트롤 게이트 166 에 음전압, 비트라인 174a 를 통해 드레인 118 에 0V, 소스라인 172a 를 통해 소스 116 에 양전압, 매몰층 터미널 176a 을 통해 매몰층 122 에 양전압, 기판 터미널 718 을 통해 기판 112 에 0V 를 인가하여 논리-1 쓰기를 수행한다.
특정한 실시 예에서 워드라인 170a 에 약 +1.2V, 컨트롤 게이트 터미널 180a 에 약 -3.0V, 비트라인 174a 에 약 +0.0V, 소스라인 172a 에 약+3.0V, 매몰층터미널 176a 에 약 +1.2V, 기판 178 에 약 0.0V 가 인가된다.
메모리셀 1450 과 유사하게, 컨트롤 게이트 166 에 음전압이 인가되고 소스라인 172a 을 통해 소스 118 에 양전압이 인가되면 밴드투밴드 터널링 또는 게이트유도드레인누설 (GIDL) 에 의해 플로팅바디 124 에 정공을 주입하고 플로팅바디 124 포텐셜을 증가시킨다. 앞서 설명된 바와 같이 수평형 BJT 130c 를 켠다. 결과적으로 온상태 메모리셀 1550의 소스 전류는 매몰층 122 전압이 0V 일 때보다 향상된다. 비트라인 174 을 통한 드레인 18 에서 소스라인 172 으로 이동하는 전자들은 소스 16 과 플로팅바디 124 접합 주변에서 충돌이온화과정을 통한 전자정공쌍을 형성할 수 있다. 형성된 열정공의 일부는 컨트롤 게이트 터미널 180 을 통한 컨트롤 게이트 166 에 인가된 음전압으로 인해 수직방향으로 이끌려 플로팅게이트 160 에 양전하로 저장될 수 있다.
그림 46 은 본 발명의 일 실시 예에 따른 메모리셀 1550 의 읽기 동작의 실시 예를 보여준다. 워드라인 170a 를 통해 선택 게이트 140 에 양전압, 컨트롤 게이트 터미널 180 을 통한 컨트롤 게이트 166 에 0V 또는 양전압, 비트라인 174a 를 통해 드레인 118 에 양전압, 소스라인 172a 를 통해 소스 116 에 0V, 매몰층 터미널 176a 을 통해 매몰층 122 에 양전압, 기판 터미널 178 을 통해 기판 112 에 0V 를 인가하여 읽기 동작을 수행한다.
특정한 실시 예에서 워드라인 170a 에 약 +1.2V, 컨트롤 게이트 터미널 180a 에 약 0.0V, 비트라인 174a 에 약 +1.2V, 소스라인 172a 에 약 +3.0V, 매몰층터미널 176a 에 약 +1.2V, 기판 178 에 약 0.0V 가 인가된다.
그림 47 은 본 발명의 또 다른 실시 예에 따른 메모리셀 1650 의 단면도를 나타내고 있다.메모리셀 1650 은 메모리셀 1550 과 유사하나 메모리셀 1550 의 선택 게이트 140 과 컨트롤 게이트 166 가 하나로 합쳐진 컨트롤 게이트 266 을 포함한다. 컨트롤 게이트 266 은 플로팅게이트/트랩층 260 의 일부와 겹쳐져 있다. 컨트롤게이느 360 은 폴리실리콘이나 텅스텐, 탄탈륨, 타이타늄 또는 이들 금속 나이트라이드로 구성될 수 있다.
그림 47 에서, 소스 216 는 드레인 218 보다 큰 면적을 보여준다. 이는 소스 216 와 플로팅게이트 260 또는 트랩층 260 사이의 큰 커플링비를 유도한다. 또 다른 실시 예에서, 소스 216 와 드레인 218 은 동일한 면적을 갖을 수 있다.
메모리셀 1650 은 워드라인 270, 소스라인 272, 비트라인 274, 매몰층터미널 276, 기판터미널 278 의 5 개의 터미널을 포함한다. 워드라인 270 은 컨트롤 게이트 240, 소스라인 270 은 소스 216, 비트라인 274 는 드레인 218 에 연결되어 있다. 또한 소스라인 270 은 드레인 218, 비트라인 274 는 소스 216 에 연결될 수도 있다. 매몰층터미널 276 은 매몰층 222에 연결되어 있다. 기판터미널 278은 매몰층 222 아래 기판 212 과 연결되어 있다.
매몰층터미널 276 을 통해 매몰층 222 에 인가하는 양전압은 소스 216 또는 드레인 218, 플로팅바디 224, 매몰층 222 가 형성하는 수직형 BJT 를 켜 메모리셀 1650 의 동작을 향상시키는데 사용될 수 있다.
메모리셀 1650 은 유지, 읽기, 논리-0 쓰기, 논리-1 쓰기와 같은 다양한 동작이 이루어질 수 있다. 메모리셀 1650 은 n형 소자를 예로들어 설명한다. 쓰기 동작은 비선택된 비트라인 (74b, 74c) 전압보다 선택된 비트라인 (74a) 의 전압이 더 작은 액티브로우 방식으로 설명된다.
그림 48 에 근거한 선택된 메모리셀 1650a 의 워드라인 270a 를 통해 컨트롤 게이트 266 에 양전압, 비트라인 274a 를 통해 드레인 218 에 0V, 소스라인 272a 를 통해 소스 216 에 양전압, 매몰층 터미널 276a 을 통해 매몰층 222 에 양전압, 기판 터미널 278 을 통해 기판 212 에 0V 를 인가하여 논리-0 쓰기를 수행한다.
특정한 실시 예에서 워드라인 270a 에 약 +3.0V, 비트라인 274a 에 약 +0.0V, 소스라인 272a 에 약+3.0V, 매몰층터미널 276a 에 약 +1.2V, 기판 278 에 약 0.0V 가 인가된다.
메모리셀 1450 와 1550 과 유사하게, 컨트롤 게이트 266 와 소스라인 272a 을 통해 소스 218 에 양전압이 인가되면 커패시티브 커플링에 의해 플로팅바디 224 포텐셜이 증가하거나 충돌이온화를 통한 열정공이 플로팅바디 224 에 공급된다. 이는 비트라인 274 에서 소스라인 272 으로 이동하는 전자들은 소스 216 와 플로팅바디 224 접합 주변에서 충돌이온화과정을 통한 전자정공쌍을 형성할 수 있다. 형성된 열전자의 일부는 워드라인 270 을 통한 컨트롤 게이트 266 에 인가된 양전압으로 인해 수직방향으로 이끌려 플로팅게이트/트랩층 260 에 음전하로 저장될 수 있다.
그림 49 에 근거한 선택된 메모리셀 1650a 의 워드라인 270a 를 통해 컨트롤 게이트 266 에 음전압, 비트라인 274a 를 통해 드레인 218 에 0V, 소스라인 272a 를 통해 소스 216 에 양전압, 매몰층 터미널 276a 을 통해 매몰층 222 에 양전압, 기판 터미널 278 을 통해 기판 212 에 0V 를 인가하여 논리-1 쓰기를 수행한다.
특정한 실시 예에서 워드라인 270a 에 약 -3.0V, 비트라인 274a 에 약 +0.0V, 소스라인 272a 에 약+3.0V, 매몰층터미널 276a 에 약 +1.2V, 기판 278 에 약 0.0V 가 인가된다.
컨트롤 게이트 266 에 음전압이 인가되고 소스라인 272a 을 통해 소스 218 에 양전압이 인가되면 밴드투밴드 터널링 또는 게이트유도드레인누설 (GIDL) 에 의해 플로팅바디 224 에 정공을 주입하고 플로팅바디 224 포텐셜을 증가시킨다. 앞서 설명된 바와 같이 수평형 BJT 230c 를 켠다. 결과적으로 온상태 메모리셀 1650의 소스 전류는 매몰층 222 전압이 0V 일 때보다 향상된다. 비트라인 274 을 통한 드레인 218 에서 소스라인 272 으로 이동하는 전자들은 소스 216 과 플로팅바디 224 접합 주변에서 충돌이온화과정을 통한 전자정공쌍을 형성할 수 있다. 형성된 열정공의 일부는 워드라인 170 을 통한 컨트롤 게이트 266 에 인가된 음전압으로 인해 수직방향으로 이끌려 플로팅게이트 260 에 양전하로 저장될 수 있다.
그림 50 에 근거한 선택된 메모리셀 1650a 의 워드라인 270a 를 통해 컨트롤 게이트 266 에 양전압, 비트라인 274a 를 통해 드레인 218 에 0V, 소스라인 272a 를 통해 소스 216 에 양전압, 매몰층 터미널 276a 을 통해 매몰층 222 에 양전압, 기판 터미널 278 을 통해 기판 212 에 0V 를 인가하여 읽기 동작을 수행한다.
특정한 실시 예에서 워드라인 270a 에 약 +1.2V, 비트라인 274a 에 약 +0.4V, 소스라인 272a 에 약+0.0V, 매몰층터미널 276a 에 약 +1.2V, 기판 278 에 약 0.0V 가 인가된다.
그림 51 은 본 발명의 또 다른 실시 예에 따른 메모리셀 1750 의 단면도를 나타내고 있다 메모리소자 1750 은 저항변화요소 41 을 포함하는 비휘발성 메모리이다. 저항변화요소 41 는 가변저항으로써, 칼코지나이드 또는 전도성브릿지메모리 또는 금속산화물메모리 등의 상변화메모리 이거나, 전이금속성산화물이나 프로브스카이트와 금속이 결합된 금속-절연막-금속 형태의 메모리 물질이다 ("Overview of Phase-Change Chalcogenide Non-volatile Memory Technology", S. Hudgens and b. Johnson, MRS Bulletin, vol. 29, issue 11, November 2004, p. 829-832, "Phase Change Memory", Wong, H.-S. P. et al., Proceedings of the IEEE, vol. 98, no. 12, December 2010, pp. 2201-2227, "Nanoionics-based resistive switching memories", R. Waser and M. Aono, Nature Materials, vol. 6, November 2007, pp. 833-840, and "Metal-Oxide RRAM", Wong, H.-S. P. et. al., Proceedings of the IEEE, vol. 100, no. 6, June 2012, pp. 1951-1970.). 저항변화요소 41 은 매몰층 22를 포함하는 MOS 소자 50 의 소스 16 또는 드레인 18 에 금속을 통해 직렬연결되어 있다. MOS 소자 50 은 저항변화요소 41의 선택 게이트로써 사용된다.
메모리셀 1750 의 상태는 저항변화요소 41 의 저항값에 따라 결정된다. 저항변화요소 41 의 쓰기 동작은 저항변화요소 41 에 전류를 통과시켜 고 저항상태에서 저 저항상태 또는 그 반대 스위칭으로 이루어진다. 상변화물질의 경우 저항변화는 물질의 결정상태가 결정질과 비정질인것에 따라 결정되고 금속산화물질의 경우 저항변화는 전도성필라멘트의 형성과 소멸에따라 결정된다.
메모리셀 1450 - 1650 과 마찬가지로, MOS 소자 50 의 매몰층 22 에 인가된 전압은 소스, 바디, 드레인이 형성하는 수평형 BJT 를 켜서 향상된 온상태 전류를 갖는다. 결과적으로 메모리셀 1750 의 쓰기동작이 향상된다. 쓰기동작 효율의 향상은 쓰기 속도를 증가시키거나 쓰기전압을 낮추어 비휘발성 메모리셀 1750 의 동작전력소모를 낮출 수 있다.
저항변화요소 41 은 최초동작이 시작되기 전에 초기화과정 (형성과정) 을 필요로 할 때가 많이 있다. 형성과정은 높은 전압과 전류를 필요로 한다. 따라서 형성과정에 필요한 전압과 전류를 낮추는 것이 바람직하다. MOS 소자 50 의 매몰층 22 에 인가되는 전압은 MOS 소자 50 에 히르는 전류를 향상시켜 형성과정 효율을 향상시킴으로써 형성과정에 필요한 전압과 전류를 낮출 수 있다.
상기 자세한 설명을 고려하여 본 발명에 대해 이들 수정이 이루어질 수 있다. 다음의 청구항에서 사용된 용어는 명세서 및 청구항에서 개시된 특정 실시 예로 본 발명을 제한하는 것으로 해석되어서는 안된다. 오히려 본 발명의 범위는 청구항 해석에 대해 확립된 원칙에 따라 해석되어야 하는 것이다.

Claims (15)

  1. 비휘발성 메모리 셀의 쓰기 효율을 증가시키는 방법으로서,
    반도체 소자를 포함하는 비휘발성 메모리 셀을 제공하는 단계 - 상기 반도체 소자는 p형 전도형 및 n형 전도형으로부터 선택된 제1 전도형을 갖는 기판; 상기 p형 전도형 및 상기 n형 전도형으로부터 선택되고 상기 제1 전도형과는 상이한 제2 전도형을 갖는 매몰층; 상기 제1 전도형을 갖는 바디; 상기 제2 전도형을 각각 갖고 상기 바디에 의해 분리된 소스 영역 및 드레인 영역; 및 상기 소스 영역과 상기 드레인 영역 사이에 위치한 게이트를 포함함-; 및
    상기 매몰층에 중간 높은 전압을 인가하여 상기 반도체 소자를 증가된(increased) 온상태(on-state) 드레인 전류를 가지는 트랜지스터로서 동작시키는 단계 - 상기 증가된 온상태 전류를 가지는 트랜지스터는 상기 소스 영역, 상기 게이트 및 상기 드레인 영역에 의해 형성됨 - 를 포함하고,
    상기 중간 높은 전압은 상기 반도체 소자를 상기 소스 영역, 상기 게이트 및 상기 드레인 영역에 의해 형성된 보통의 트랜지스터로서 동작시키기 위해 상대적으로 낮은 전압보다 높은 전압이고, 그리고
    상기 중간 높은 전압은 상기 반도체 소자를 반도체 메모리 소자로서 동작시키기 위해 상대적으로 높은 전압보다 낮은 전압이고, 상기 반도체 메모리 소자는 적어도 2개의 안정 상태를 갖는, 방법.
  2. 제1항에 있어서,
    상기 상대적으로 높은 전압은 상기 매몰층, 상기 바디, 및 상기 소스 영역 또는 상기 드레인 영역 중 어느 하나에 의해 형성되는 수직형 BJT(bipolar junction transistor)를 켜기에 충분히 높은 전압인, 방법.
  3. 제1항에 있어서,
    상기 중간 높은 전압은 상기 게이트에 인가된 전압과 더해졌을 때 상기 매몰층, 상기 바디, 및 상기 소스 영역 또는 상기 드레인 영역 중 어느 하나에 의해 형성되는 수직형 BJT 를 켜기에 충분히 높은 전압인, 방법.
  4. 제3항에 있어서, 상기 수직형 BJT 를 켜는 것은 상기 소스 영역, 상기 바디, 및 상기 드레인 영역에 의해 형성되는 수평형 BJT를 켜는 베이스 전류로 작용하여 증가된 온상태 드레인 전류를 제공하는, 방법.
  5. 제3항 또는 제4항에 있어서,
    상기 매몰층에 상기 중간 높은 전압이 인가되었을 때 오프상태 전류는 상기 매몰층에 0V 가 인가되었을 때와 유사한, 방법.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 드레인 영역에 상기 중간 높은 전압이 인가되고 상기 게이트에 0V 가 인가되었을 때, 상기 소스 영역, 상기 게이트, 상기 드레인 영역 및 상기 바디에 의해 형성되는 MOS 트랜지스터를 끄고, 상기 소스 영역, 상기 바디, 및 상기 드레인 영역에 의해 형성되는 수평형 BJT 는 켜는 단계를 포함하는, 방법.
  7. 제6항에 있어서,
    상기 MOS 트랜지스터를 켜고 끄는 것은 상기 게이트에 인가된 전압에 의해 제어되는 방법.
  8. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 트랜지스터를 미세하게 조정하거나 스큐(skew)를 줄이는데 상기 매몰층에 인가되는 전압을 조절하는 단계를 더 포함하는 방법.
  9. 제4항에 있어서,
    수평형 BJT를 켜는데 필요한 상기 게이트와 상기 드레인 전압의 변화에 부합하도록 상기 반도체 소자의 온도에 따른 변화를 보상하는데 상기 매몰층에 인가되는 전압을 조절하는 단계를 더 포함하는 방법.
  10. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 반도체 소자는 상기 바디에 선택적으로 연결되거나 상기 바디로부터 절연될 수 있는 바디 콘택을 더 포함하고,
    상기 바디에 대한 상기 바디 콘택의 연결 및 상기 바디로부터 상기 바디 콘택의 절연은 상기 매몰층에 인가된 전압의 양에 의해 조절되는, 방법.
  11. 제10항에 있어서,
    상기 바디와 바디컨택의 절연은 상기 바디와 바디컨택의 절연을 하기에 충분한 공핍층을 형성할 수 있는 문턱 매몰층 전압보다 같거나 큰 전압을 상기 매몰층에 인가하여 이루어지는, 방법.
  12. 제11항에 있어서,
    상기 바디와 바디컨택의 절연은 상기 공핍층을 형성하기에 충분한 문턱 매몰층 전압보다 같거나 큰 전압을 매몰층에 인가하여 상기 공핍층의 경계면이 상기 바디와 상기 바디컨택을 분리하는 절연층의 하부를 넘어서 연장되어 이루어지는, 방법.
  13. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 반도체 소자의 온상태와 오프상태 사이 스위칭 지연시간을 줄이기 위하여 상기 반도체 소자 내에 재결합영역을 제공하는 단계를 더 포함하는 방법.
  14. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 반도체 소자는 핀(fin) 구조를 포함하는, 방법.
  15. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 비휘발성 메모리 셀은 플로팅게이트 또는 트랩층을 포함하는, 방법.
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