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KR102826309B1 - Apparatus and method for zq calibration of data transmission driving circuit in memory chip package of multi-memory die structure - Google Patents

Apparatus and method for zq calibration of data transmission driving circuit in memory chip package of multi-memory die structure Download PDF

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KR102826309B1
KR102826309B1 KR1020220094950A KR20220094950A KR102826309B1 KR 102826309 B1 KR102826309 B1 KR 102826309B1 KR 1020220094950 A KR1020220094950 A KR 1020220094950A KR 20220094950 A KR20220094950 A KR 20220094950A KR 102826309 B1 KR102826309 B1 KR 102826309B1
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전영득
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한국전자통신연구원
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Abstract

복수의 메모리 다이가 적층된 메모리 칩 패키지에서 각 메모리 다이의 데이터 전송 구동 회로에 대한 출력 임피던스 보정 방법이 제공된다. 출력 임피던스 보정 방법은 상기 데이터 전송 구동 회로의 전원전압을 공급하는 전원단과 접지단 사이에 연결된 기준 저항과 다이오드 연결된 제1 트랜지스터를 통해 기준 전류를 생성하는 단계, 상기 기준 전류에 대응하는 복수의 제1 전류를 각 메모리 다이의 풀업 드라이버에 공급하는 단계, 상기 복수의 메모리 다이 각각에서 상기 복수의 제1 전류에 의해 형성되는 제1 전압과 상기 기준 전류에 의해 형성되는 기준 전압을 비교하여 해당 메모리 다이의 풀업 드라이버의 출력 임피던스를 보정하는 단계, 그리고 상기 복수의 메모리 다이 각각에서 보정된 풀업 드라이버의 출력 임피던스를 기준으로 해당 메모리 다이의 풀다운 드라이버의 출력 임피던스를 보정하는 단계를 포함한다. A method for correcting output impedance for a data transmission driving circuit of each memory die in a memory chip package in which a plurality of memory dies are stacked is provided. The method for correcting output impedance includes a step of generating a reference current through a reference resistor and a diode-connected first transistor connected between a power terminal supplying a power voltage of the data transmission driving circuit and a ground terminal, a step of supplying a plurality of first currents corresponding to the reference current to a pull-up driver of each memory die, a step of comparing a first voltage formed by the plurality of first currents in each of the plurality of memory dies with a reference voltage formed by the reference current to correct the output impedance of the pull-up driver of the corresponding memory die, and a step of correcting the output impedance of the pull-down driver of the corresponding memory die based on the output impedance of the corrected pull-up driver in each of the plurality of memory dies.

Description

복수의 메모리 다이 구조의 메모리 칩 패키지에서 데이터 전송 구동 회로의 출력 임피던스 보정 장치 및 방법{APPARATUS AND METHOD FOR ZQ CALIBRATION OF DATA TRANSMISSION DRIVING CIRCUIT IN MEMORY CHIP PACKAGE OF MULTI-MEMORY DIE STRUCTURE}{APPARATUS AND METHOD FOR ZQ CALIBRATION OF DATA TRANSMISSION DRIVING CIRCUIT IN MEMORY CHIP PACKAGE OF MULTI-MEMORY DIE STRUCTURE}

본 기재는 복수의 메모리 다이 구조의 메모리 칩 패키지에서 데이터 전송 구동 회로의 출력 임피던스 보정 장치 및 방법에 관한 것으로, 더욱 자세하게는 복수의 메모리 다이 구조의 메모리 칩 패키지에서 데이터 전송 구동 회로의 출력 임피던스 보정에 소요되는 시간을 줄일 수 있는 복수의 메모리 다이 구조의 메모리 칩 패키지에서 데이터 전송 구동 회로의 출력 임피던스 보정 장치 및 방법에 관한 것이다. The present invention relates to an output impedance correction device and method for a data transmission driving circuit in a memory chip package having a plurality of memory die structures, and more particularly, to an output impedance correction device and method for a data transmission driving circuit in a memory chip package having a plurality of memory die structures, which can reduce the time required for output impedance correction of a data transmission driving circuit in a memory chip package having a plurality of memory die structures.

DRAM(Dynamic random access memory)으로 대표되는 메모리 소자는 PC (Personal computer), 노트북, 서버, 스마트폰, 태블릿 등을 비롯하여 자동차까지 연산이 필요로 하는 거의 대부분의 전자기기에 주 메모리로 사용되고 있다. PC 등의 시스템에서 보다 높은 성능 향상을 위해 프로세서의 연산 속도 향상뿐만 아니라 메모리의 데이터 입출력 속도도 함께 빨라져야 하고, 최근 인공지능 기술을 이용한 빅데이터 처리를 위한 시스템의 경우 많은 데이터 처리로 인해 보다 많은 용량 그리고 보다 빠른 데이터 전송 속도를 갖는 메모리에 대한 요구가 급증하고 있다. Memory devices, represented by DRAM (Dynamic random access memory), are used as the main memory in almost all electronic devices that require computation, including personal computers (PCs), laptops, servers, smartphones, tablets, and even automobiles. In order to further improve the performance of systems such as PCs, not only the computational speed of the processor must be improved, but also the data input/output speed of the memory must be increased. Recently, in the case of systems for big data processing using artificial intelligence technology, the demand for memory with larger capacity and faster data transfer speed is rapidly increasing due to the large amount of data processing.

현재 PC/서버에서 가장 많이 사용되는 DDR4(Double data rate 4th generation) 메모리는 최대 3.2Gbps/pin의 전송속도를 갖고 있고, 다음 세대 규격인 DDR5 메모리는 최대 6.4Gbps/pin의 전송속도를 갖는다. 인공지능 연산, 게임 등에 사용되는 GPU(Graphics processing unit) 연산에 특화된 메모리인 GDDR(Graphics double data rate) 메모리의 경우 현재 최대 16Gbps/pin의 빠른 전송속도를 갖는다. 전송속도 향상과 더불어 단위 시간당 데이터 전송 양 증가를 위해 메모리 컨트롤러에서는 데이터 전송 이외에 필요한 DRAM 셀의 리프레시(Refresh)를 비롯하여 동작모드 조정, 타이밍 보정(Timing calibration), 출력 임피던스 보정(ZQ Calibration) 등에 소요되는 시간 등을 최소화하기 위한 기술 개발도 지속적으로 진행되고 있다. Currently, DDR4 (Double data rate 4th generation) memory, which is most widely used in PCs and servers, has a transfer speed of up to 3.2 Gbps/pin, and the next generation standard, DDR5 memory, has a transfer speed of up to 6.4 Gbps/pin. GDDR (Graphics double data rate) memory, which is specialized for GPU (Graphics processing unit) operations used in artificial intelligence operations and games, currently has a fast transfer speed of up to 16 Gbps/pin. In addition to improving the transfer speed, in order to increase the amount of data transmitted per unit time, memory controllers are continuously developing technologies to minimize the time required for things other than data transmission, such as DRAM cell refresh, operation mode adjustment, timing calibration, and output impedance calibration (ZQ Calibration).

메모리 인터페이스에서 수GHz 이상의 빠른 데이터 송수신을 위해서 신호 무결성 유지가 매우 중요하고, 신호 무결성에 가장 큰 영향을 주는 것이 임피던스 매칭이다. 즉 신호 송신부의 출력 임피던스와 신호 전송선의 임피던스 및 신호 수신부의 입력 임피던스가 모두 매칭되어야 신호 반사에 의한 신호 손실이 최소화되어 고속 데이터 송수신이 가능하게 된다. 신호 송신부의 출력 임피던스는 칩 제조공정상의 변화, 전원전압, 온도 등 제작 및 동작 환경에 따라 바뀌게 되고 통상적으로 30% 정도까지 변화가 발생할 수 있어 이를 보정하기 위한 출력 임피던스 보정 기능은 반드시 필요하다. In order to transmit and receive data at speeds exceeding several GHz in a memory interface, maintaining signal integrity is very important, and impedance matching has the greatest impact on signal integrity. In other words, the output impedance of the signal transmitter, the impedance of the signal transmission line, and the input impedance of the signal receiver must all match to minimize signal loss due to signal reflection, enabling high-speed data transmission and reception. The output impedance of the signal transmitter changes depending on the manufacturing and operating environment, such as changes in the chip manufacturing process, power voltage, and temperature, and can typically change by up to 30%. Therefore, an output impedance correction function is absolutely necessary to compensate for this.

일반적인 메모리 인터페이스에서 데이터 전송 구동 회로의 출력 임피던스를 보정하기 위한 출력 임피던스 보정 장치는 로직 로우 신호 전송을 위한 풀다운 드라이버의 출력 임피던스 보정을 수행하고, 보정된 풀다운 드라이버의 출력 임피던스를 기준으로 로직 하이 신호 전송을 위한 풀업 드라이버의 출력 임피던스 보정을 수행한다. An output impedance correction device for correcting the output impedance of a data transmission driving circuit in a general memory interface performs output impedance correction of a pull-down driver for logic low signal transmission, and performs output impedance correction of a pull-up driver for logic high signal transmission based on the output impedance of the corrected pull-down driver.

하나의 메모리 칩 패키지 내의 용량 증가를 위해 다수의 메모리 다이(Die)가 적층된 구조를 가지는 메모리 칩 패키지의 경우, 각 메모리 다이는 풀다운 드라이버의 출력 임피던스 보정과 풀업 드라이버의 출력 임피던스 보정을 개별적으로 수행해야 한다. 즉, 다수의 메모리 다이를 적층한 메모리 칩 패키지의 출력 임피던스 보정에 소요되는 시간이 개별 메모리 다이에 대한 출력 임피던스 보정에 소요되는 시간에 비해 적층된 메모리 다이의 개수에 비례하여 증가하게 된다. In the case of a memory chip package having a structure in which a plurality of memory dies are stacked to increase the capacity within a single memory chip package, each memory die must individually perform output impedance correction of a pull-down driver and output impedance correction of a pull-up driver. In other words, the time required for output impedance correction of a memory chip package in which a plurality of memory dies are stacked increases in proportion to the number of stacked memory dies compared to the time required for output impedance correction for an individual memory die.

메모리 칩 패키지에서 데이터 전송을 위한 데이터 전송 구동 회로의 출력 임피던스 보정은 메모리에 전원이 인가된 후 데이터 송수신이 수행되기 전 초기에 수행되는 것뿐만 아니라 메모리 동작 중 온도나 전원전압 등 동작 환경 변화 발생 시 상황에 따라 수시로 수행된다. 그런데 출력 임피던스 보정이 수행되는 시간 동안 데이터 전송이 중단되어야 하는 경우도 발생하게 되는데, 이러한 상황이 발생하는 경우 출력 임피던스 보정 시간 동안 데이터 전송 중단으로 인해 실질적인 데이터 전송 효율이 하락하게 되고 이로 인해 시스템 전체의 연산 효율이 떨어지는 문제가 발생하게 된다. Output impedance compensation of a data transmission driving circuit for data transmission in a memory chip package is performed not only initially after power is supplied to the memory and before data transmission and reception is performed, but also periodically depending on the situation when changes in the operating environment, such as temperature or power voltage, occur during memory operation. However, there may be cases where data transmission must be stopped during the time that output impedance compensation is performed. When this situation occurs, the actual data transmission efficiency decreases due to the data transmission stoppage during the output impedance compensation time, which causes a problem in that the computational efficiency of the entire system decreases.

본 기재가 해결하려는 과제는 복수의 메모리 다이가 적층된 구조의 메모리 칩 패키지의 데이터 전송을 위한 구동 회로의 출력 임피던스 보정에 소요되는 시간을 줄일 수 있는 복수의 메모리 다이 구조의 메모리 칩 패키지에서 데이터 전송 구동 회로의 출력 임피던스 보정 장치 및 방법을 제공하는 것이다. The problem to be solved by the present invention is to provide an output impedance correction device and method for a data transmission driving circuit in a memory chip package having a plurality of memory dies structure, which can reduce the time required for output impedance correction of a driving circuit for data transmission in a memory chip package having a structure in which a plurality of memory dies are stacked.

한 실시 예에 따르면, 복수의 메모리 다이가 적층된 메모리 칩 패키지에서 각 메모리 다이의 데이터 전송 구동 회로에 대한 출력 임피던스 보정 방법이 제공된다. 출력 임피던스 보정 방법은 상기 데이터 전송 구동 회로의 전원전압을 공급하는 전원단과 접지단 사이에 연결된 기준 저항과 다이오드 연결된 제1 트랜지스터를 통해 기준 전류를 생성하는 단계, 상기 기준 전류에 대응하는 복수의 제1 전류를 각 메모리 다이의 풀업 드라이버에 공급하는 단계, 상기 복수의 메모리 다이 각각에서 상기 복수의 제1 전류에 의해 형성되는 제1 전압과 상기 기준 전류에 의해 형성되는 기준 전압을 비교하여 해당 메모리 다이의 풀업 드라이버의 출력 임피던스를 보정하는 단계, 그리고 상기 복수의 메모리 다이 각각에서 보정된 풀업 드라이버의 출력 임피던스를 기준으로 상기 해당 메모리 다이의 풀다운 드라이버의 출력 임피던스를 보정하는 단계를 포함한다. According to one embodiment, a method for correcting output impedance for a data transmission driving circuit of each memory die in a memory chip package in which a plurality of memory dies are stacked is provided. The output impedance correction method includes a step of generating a reference current through a reference resistor and a diode-connected first transistor connected between a power terminal supplying a power voltage of the data transmission driving circuit and a ground terminal, a step of supplying a plurality of first currents corresponding to the reference current to a pull-up driver of each memory die, a step of comparing a first voltage formed by the plurality of first currents in each of the plurality of memory dies with a reference voltage formed by the reference current to correct an output impedance of the pull-up driver of the corresponding memory die, and a step of correcting an output impedance of a pull-down driver of the corresponding memory die based on the output impedance of the corrected pull-up driver in each of the plurality of memory dies.

상기 공급하는 단계는 상기 제1 트랜지스터와 전류 미러를 형성하는 복수의 제2 트랜지스터를 통해 상기 복수의 제1 전류를 각각 생성하는 단계를 포함할 수 있다. The above-described supplying step may include a step of generating the plurality of first currents respectively through the first transistor and the plurality of second transistors forming current mirrors.

상기 복수의 제2 트랜지스터 각각은 각 메모리 다이의 풀업 드라이버와 접지단 사이에 연결될 수 있으며, 상기 제1 전압은 각 메모리 다이의 풀업 드라이버와 각 제2 트랜지스터 사이의 노드의 전압일 수 있다. Each of the plurality of second transistors may be connected between a pull-up driver of each memory die and a ground terminal, and the first voltage may be a voltage of a node between the pull-up driver of each memory die and each second transistor.

상기 공급하는 단계는 상기 제1 트랜지스터와 전류 미러를 형성하는 제2 트랜지스터를 통해 상기 기준 전류에 대응하는 제2 전류를 생성하는 단계, 상기 전원단과 상기 제2 트랜지스터 사이에 연결되는 제3 트랜지스터와 전류 미러를 형성하는 복수의 제4 트랜지스터를 통해 복수의 제3 전류를 생성하는 단계, 그리고 상기 복수의 제4 트랜지스터와 접지단 사이에 각각 연결되는 복수의 제5 트랜지스터 각각과 전류 미러를 형성하는 복수의 제6 트랜지스터를 통해 상기 복수의 제1 전류를 생성하는 단계를 포함할 수 있다. The step of supplying may include a step of generating a second current corresponding to the reference current through a second transistor forming a current mirror with the first transistor, a step of generating a plurality of third currents through a third transistor connected between the power terminal and the second transistor and a plurality of fourth transistors forming a current mirror, and a step of generating the plurality of first currents through a plurality of fifth transistors each connected between the plurality of fourth transistors and a ground terminal and a plurality of sixth transistors forming a current mirror.

상기 복수의 제6 트랜지스터 각각은 각 메모리의 다이의 풀업 드라이버와 접지단 사이에 연결될 수 있으며, 상기 제1 전압은 각 메모리 다이의 풀업 드라이버와 각 제6 트랜지스터 사이의 노드의 전압일 수 있다. Each of the sixth transistors may be connected between a pull-up driver of each memory die and a ground terminal, and the first voltage may be a voltage of a node between the pull-up driver of each memory die and each of the sixth transistors.

상기 풀업 드라이버의 출력 임피던스를 보정하는 단계는 상기 복수의 메모리 다이 각각에서 동시에 해당 풀업 드라이버의 출력 임피던스를 보정하는 단계를 포함할 수 있다. The step of correcting the output impedance of the above pull-up driver may include the step of correcting the output impedance of the corresponding pull-up driver in each of the plurality of memory dies simultaneously.

다른 실시 예에 따르면, 복수의 메모리 다이가 적층된 메모리 칩 패키지에서 각 메모리 다이의 데이터 전송 구동 회로에 대한 출력 임피던스 보정 장치가 제공된다. 출력 임피던스 보정 장치는 풀업 보정부, 그리고 풀다운 보정부를 포함한다. 상기 풀업 보정부는 상기 데이터 전송 구동 회로의 전원전압을 공급하는 전원단과 접지단 사이에 연결된 기준 저항과 다이오드 연결된 제1 트랜지스터를 통해 생성되는 기준 전류에 대응하는 제1 전류에 의해 풀업 드라이버에 공급되는 제1 전압과 상기 기준 전류에 의해 형성되는 기준 전압을 비교하여 상기 풀업 드라이버의 출력 임피던스를 보정한다. 그리고 상기 풀다운 보정부는 상기 각 메모리 다이에서 보정된 풀업 드라이버의 출력 임피던스를 기준으로 풀다운 드라이버의 출력 임피던스를 보정한다. According to another embodiment, an output impedance correction device for a data transmission driving circuit of each memory die in a memory chip package in which a plurality of memory dies are stacked is provided. The output impedance correction device includes a pull-up correction unit and a pull-down correction unit. The pull-up correction unit compares a first voltage supplied to the pull-up driver by a first current corresponding to a reference current generated through a first transistor diode-connected and a reference resistor connected between a power terminal supplying a power voltage of the data transmission driving circuit and a ground terminal, and a reference voltage formed by the reference current to correct the output impedance of the pull-up driver. And the pull-down correction unit corrects the output impedance of the pull-down driver based on the output impedance of the pull-up driver corrected in each memory die.

상기 풀업 보정부는 상기 제1 트랜지스터와 전류 미러를 형성하여 상기 제1 전류를 상기 풀업 드라이버에 공급하는 제2 트랜지스터를 포함할 수 있다. The above pull-up compensation unit may include a second transistor forming a current mirror with the first transistor to supply the first current to the pull-up driver.

상기 기준 신호 생성부는 상기 제1 트랜지스터와 전류 미러를 형성하여 상기 기준 전류에 대응하는 제2 전류를 생성하는 제2 트랜지스터, 상기 전원단과 상기 제2 트랜지스터 사이에 연결되는 제3 트랜지스터, 그리고 상기 제3 트랜지스터와 전류 미러를 형성하여 복수의 제3 전류를 생성하는 복수의 제4 트랜지스터를 더 포함할 수 있다. The above reference signal generating unit may further include a second transistor forming a current mirror with the first transistor to generate a second current corresponding to the reference current, a third transistor connected between the power terminal and the second transistor, and a plurality of fourth transistors forming a current mirror with the third transistor to generate a plurality of third currents.

상기 풀업 보정부는 상기 복수의 제4 트랜지스터 중 하나와 접지단 사이에 연결되는 제5 트랜지스터, 그리고 상기 제5 트랜지스터와 전류 미러를 형성하여 상기 제1 전류를 상기 풀업 드라이버에 공급하는 제6 트랜지스터를 포함할 수 있다. The above pull-up compensation unit may include a fifth transistor connected between one of the plurality of fourth transistors and a ground terminal, and a sixth transistor forming a current mirror with the fifth transistor to supply the first current to the pull-up driver.

상기 풀업 보정부는 상기 제1 전압과 상기 기준 전압을 비교하는 풀업 비교부, 그리고 상기 제1 전압과 상기 기준 전압의 비교 결과를 토대로 상기 풀업 드라이버의 출력 임피던스를 보정하는 풀업 보정 제어부를 포함할 수 있다. The above pull-up compensation unit may include a pull-up comparison unit that compares the first voltage with the reference voltage, and a pull-up compensation control unit that compensates the output impedance of the pull-up driver based on the comparison result between the first voltage and the reference voltage.

상기 각 메모리 다이의 풀업 보정부는 상기 풀업 드라이버의 출력 임피던스를 동시에 보정할 수 있다. The pull-up compensation unit of each of the above memory dies can simultaneously compensate for the output impedance of the pull-up driver.

상기 출력 임피던스 보정 장치는 상기 기준 저항과 다이오드 연결된 제1 트랜지스터를 통해 흐르는 기준 전류에 의해 상기 기준 전압을 생성하는 기준 신호 생성부를 더 포함할 수 있고, 상기 기준 신호 생성부는 상기 복수의 메모리 다이 중 하나의 메모리 다이에 형성될 수 있다. The above output impedance correction device may further include a reference signal generation unit that generates the reference voltage by a reference current flowing through the reference resistor and the first transistor diode-connected, and the reference signal generation unit may be formed in one memory die of the plurality of memory dies.

상기 각 메모리 다이의 풀업 보정부는 상기 기준 전압을 공유할 수 있다. The pull-up compensation unit of each of the above memory dies can share the above reference voltage.

상기 각 메모리 다이의 풀다운 보정부는 상기 풀다운 드라이버의 출력 임피던스를 동시에 보정할 수 있다. The pull-down compensation unit of each of the above memory dies can simultaneously compensate for the output impedance of the pull-down driver.

실시 예에 의하면, 복수의 메모리 다이를 적층한 구조의 메모리 칩 패키지에서 적층된 메모리 다이의 수에 관계없이 메모리 칩 패키지 전체의 출력 임피던스 보정에 소요되는 시간을 하나의 메모리 다이의 데이터 구동 회로의 출력 임피던스 보정에 소요되는 시간과 동일하게 구현할 수 있다. 이에 따라서, 메모리 전원 인가 시 수행되는 데이터 구동 회로의 출력 임피던스 보정 시간을 단축시킬 수 있을 뿐만 아니라 메모리 동작 중 동작 환경 변화 발생 시 수시로 수행되어야 하는 출력 임피던스 보정 과정에서 출력 임피던스 보정에 소요되는 시간을 단축시킬 수 있으므로, 출력 임피던스 보정 시간 동안 중단되는 데이터 전송을 최소화할 수 있고, 메모리 시스템 전체의 단위 시간당 데이터 전송 효율을 높게 할 수 있다.According to an embodiment, in a memory chip package having a structure in which a plurality of memory dies are stacked, regardless of the number of stacked memory dies, the time required for output impedance correction of the entire memory chip package can be implemented to be the same as the time required for output impedance correction of the data driving circuit of one memory die. Accordingly, not only can the time for output impedance correction of the data driving circuit performed when power is applied to the memory be shortened, but also the time required for output impedance correction in the output impedance correction process that must be performed periodically when the operating environment changes during memory operation can be shortened, so that data transmission interrupted during the output impedance correction time can be minimized, and the data transmission efficiency per unit time of the entire memory system can be increased.

도 1은 일반적인 메모리 인터페이스에서 데이터 전송 구동 회로의 출력 임피던스를 보정하기 위한 출력 임피던스 보정(ZQ Calibration) 장치를 나타낸 도면이다.
도 2는 도 1에 도시된 출력 임피던스 보정 장치의 동작 타이밍을 나타낸 도면이다.
도 3은 기존 복수의 메모리 다이 구조의 DRAM 칩 패키지에 대한 데이터 전송 구동 회로의 출력 임피던스 보정 장치를 나타낸 도면이다.
도 4는 도 3에 도시된 출력 임피던스 보정 장치의 동작 타이밍을 나타낸 도면이다.
도 5는 한 실시 예에 따른 메모리 인터페이스에서 데이터 전송 구동 회로의 출력 임피던스 보정 장치를 도면이다.
도 6은 도 5에 개시된 구조를 기반으로 하는 복수의 메모리 다이 구조의 메모리 칩 패키지에 대한 데이터 전송 구동 회로의 출력 임피던스 보정 장치를 나타낸 도면이다.
도 7은 도 6에 도시된 출력 임피던스 보정 장치의 동작 타이밍을 나타낸 도면이다.
도 8은 다른 실시 예에 따른 복수의 메모리 다이 구조의 메모리 칩 패키지의 데이터 전송 구동 회로의 출력 임피던스 보정 장치를 나타낸 도면이다. Figure 1 is a diagram showing an output impedance correction (ZQ Calibration) device for correcting the output impedance of a data transmission driving circuit in a general memory interface.
Figure 2 is a diagram showing the operation timing of the output impedance correction device illustrated in Figure 1.
FIG. 3 is a diagram showing an output impedance correction device of a data transmission driving circuit for a DRAM chip package having a conventional multiple memory die structure.
Figure 4 is a diagram showing the operation timing of the output impedance correction device illustrated in Figure 3.
FIG. 5 is a diagram of an output impedance correction device of a data transmission driving circuit in a memory interface according to one embodiment.
FIG. 6 is a drawing showing an output impedance correction device of a data transmission driving circuit for a memory chip package of a plurality of memory die structures based on the structure disclosed in FIG. 5.
Fig. 7 is a diagram showing the operation timing of the output impedance correction device illustrated in Fig. 6.
FIG. 8 is a diagram illustrating an output impedance correction device of a data transmission driving circuit of a memory chip package having a plurality of memory die structures according to another embodiment.

아래에서는 첨부한 도면을 참고로 하여 본 기재의 실시 예에 대하여 본 기재가 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 기재는 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 기재를 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.Hereinafter, with reference to the attached drawings, embodiments of the present disclosure will be described in detail so that those with ordinary skill in the art to which the present disclosure pertains can easily practice the present disclosure. However, the present disclosure may be implemented in various different forms and is not limited to the embodiments described herein. In addition, in order to clearly describe the present disclosure in the drawings, parts that are not related to the description have been omitted, and similar parts have been given similar drawing reference numerals throughout the specification.

명세서 및 청구범위 전체에서, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.Throughout the specification and claims, whenever a part is said to "include" a certain component, this does not exclude other components, but rather includes other components, unless otherwise stated.

본 명세서에서 단수로 기재된 표현은 "하나" 또는 "단일" 등의 명시적인 표현을 사용하지 않은 이상, 단수 또는 복수로 해석될 수 있다.In this specification, expressions described in the singular may be interpreted as singular or plural, unless explicit expressions such as “one” or “singular” are used.

본 명세서에서 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다.As used herein, “and/or” includes each and every combination of one or more of the mentioned components.

본 명세서에서, 제1, 제2 등과 같이 서수를 포함하는 용어들은 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 개시의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.In this specification, terms including ordinal numbers such as first, second, etc. may be used to describe various components, but the components are not limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present disclosure, the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component.

또한 본 명세서에서, "A 또는 B", "A 및 B 중 적어도 하나", "A 또는 B 중 적어도 하나", "A, B 또는 C", "A, B 및 C 중 적어도 하나", 및 "A, B, 또는 C 중 적어도 하나"와 같은 문구들 각각은 그 문구들 중 해당하는 문구에 함께 나열된 항목들 중 어느 하나, 또는 그들의 모든 가능한 조합을 포함할 수 있다.Also, in this specification, each of the phrases "A or B", "at least one of A and B", "at least one of A or B", "A, B or C", "at least one of A, B and C", and "at least one of A, B, or C" can include any one of the items listed together in the corresponding phrase, or all possible combinations thereof.

이제 본 기재의 실시 예에 따른 복수의 메모리 다이 구조의 메모리 칩 패키지에서 데이터 전송 구동 회로의 출력 임피던스 보정 장치 및 방법에 대하여 도면을 참고로 하여 상세하게 설명한다. Now, an output impedance correction device and method of a data transmission driving circuit in a memory chip package having a plurality of memory die structures according to an embodiment of the present invention will be described in detail with reference to the drawings.

도 1은 일반적인 메모리 인터페이스의 데이터 전송 구동 회로의 출력 임피던스를 보정하기 위한 출력 임피던스 보정(ZQ Calibration) 장치를 나타낸 도면이고, 도 2는 도 1에 도시된 출력 임피던스 보정 장치의 동작 타이밍을 나타낸 도면이다. FIG. 1 is a drawing showing an output impedance correction (ZQ Calibration) device for correcting the output impedance of a data transmission driving circuit of a general memory interface, and FIG. 2 is a drawing showing the operation timing of the output impedance correction device shown in FIG. 1.

도 1을 참고하면, 데이터 전송을 위한 메모리 인터페이스의 데이터 전송 구동 회로는 로직 로우(Logic Low) 신호 전송을 위한 풀다운 드라이버(Pull-down driver)(1)와 로직 하이(Logic High) 신호 전송을 위한 풀업 드라이버(Pull-up driver)(2)로 구성되어 있다. 따라서, 출력 임피던스 보정(ZQ Calibration)은 풀다운 드라이버(1)에 대한 보정과 풀업 드라이버(2)에 대한 보정이 모두 수행된다. 이를 위해, 출력 임피던스 보정 장치(3)는 풀다운 보정부(10) 및 풀업 보정부(20)를 포함한다. Referring to Fig. 1, the data transmission driving circuit of the memory interface for data transmission is composed of a pull-down driver (1) for logic low signal transmission and a pull-up driver (2) for logic high signal transmission. Accordingly, output impedance correction (ZQ Calibration) is performed for both the pull-down driver (1) and the pull-up driver (2). For this purpose, the output impedance correction device (3) includes a pull-down correction unit (10) and a pull-up correction unit (20).

풀다운 보정부(10)는 풀다운 비교기(12) 및 풀다운 보정 제어부(14)를 포함한다. The pull-down compensation unit (10) includes a pull-down comparator (12) and a pull-down compensation control unit (14).

풀업 보정부(20)는 풀업 비교기(22) 및 풀업 보정 제어부(24)를 포함한다. The pull-up compensation unit (20) includes a pull-up comparator (22) and a pull-up compensation control unit (24).

도 1 및 도 2를 참고하면, 출력 임피던스 보정 장치(3)는 출력 임피던스 보정 시작 신호(ZQ Cal. Start)에 응답하여 출력 임피던스 보정을 시작한다. Referring to FIGS. 1 and 2, the output impedance correction device (3) starts output impedance correction in response to an output impedance correction start signal (ZQ Cal. Start).

출력 임피던스 보정 시작 신호(ZQ Cal. Start)에 따라 출력 임피던스 보정 신호(ZQ Cal.)가 하이 레벨이 되고, 풀다운 드라이버 보정 신호(ZQ Cal. Phase 1)가 하이 레벨이 된다. According to the output impedance compensation start signal (ZQ Cal. Start), the output impedance compensation signal (ZQ Cal.) becomes high level and the pull-down driver compensation signal (ZQ Cal. Phase 1) becomes high level.

출력 임피던스 보정 장치(3)의 풀다운 보정부(10)는 풀다운 드라이버 보정 신호(ZQ Cal. Phase 1)에 따라 풀다운 드라이버(1)의 출력 임피던스 보정을 수행한다. 풀다운 보정부(10)는 DRAM 칩 패키지 외부에 연결된 기준 저항(RREF)을 기준으로 풀다운 드라이버(1)의 출력 임피던스가 기준 저항(RREF)의 저항 값과 같아지거나 일정 비율로 비례하도록 풀다운 비교기(12)와 풀다운 보정 제어부(14)를 이용하여 풀다운 드라이버(1)의 출력 임피던스 보정을 수행한다. The pull-down compensation unit (10) of the output impedance compensation device (3) performs output impedance compensation of the pull-down driver (1) according to the pull-down driver compensation signal (ZQ Cal. Phase 1). The pull-down compensation unit (10) performs output impedance compensation of the pull-down driver (1) using a pull - down comparator (12) and a pull-down compensation control unit (14) so that the output impedance of the pull-down driver (1) becomes equal to the resistance value of the reference resistor (R REF ) or is proportional at a certain ratio based on the reference resistor (R REF ) connected to the outside of the DRAM chip package.

풀다운 드라이버(1)의 출력 임피던스 보정이 완료되면, 풀업 드라이버 보정 신호(ZQ Cal. Phase 2)가 하이 레벨이 된다. When the output impedance compensation of the pull-down driver (1) is completed, the pull-up driver compensation signal (ZQ Cal. Phase 2) becomes high level.

출력 임피던스 보정 장치(3)의 풀업 보정부(20)는 풀업 드라이버 보정 신호(ZQ Cal. Phase 2)에 따라 보정된 풀다운 드라이버(1)의 출력 임피던스를 기준으로 풀업 드라이버(2)의 출력 임피던스가 보정된 풀다운 드라이버(1)의 출력 임피던스와 같거나 일정 비율로 비례하도록 풀업 비교기(22)와 풀업 보정 제어부(24)를 이용하여 풀업 드라이버(2)의 출력 임피던스 보정을 수행한다. The pull-up compensation unit (20) of the output impedance compensation device (3) performs output impedance compensation of the pull-up driver (2) using the pull-up comparator (22) and the pull-up compensation control unit (24) so that the output impedance of the pull-up driver (2) is equal to or proportional to the output impedance of the compensated pull-down driver (1) based on the output impedance of the compensated pull-down driver (1) according to the pull-up driver compensation signal (ZQ Cal. Phase 2).

풀업 드라이버(2)의 출력 임피던스 보정이 완료되면, 출력 임피던스 보정 신호(ZQ Cal.)가 로우 레벨이 되고 출력 임피던스 보정 신호(ZQ Cal.)도 로우 레벨이 되며, 출력 임피던스 보정 종료 신호(ZQ Cal. End)가 하이 레벨이 된다. When the output impedance compensation of the pull-up driver (2) is completed, the output impedance compensation signal (ZQ Cal.) becomes a low level, the output impedance compensation signal (ZQ Cal.) also becomes a low level, and the output impedance compensation end signal (ZQ Cal. End) becomes a high level.

출력 임피던스 보정 장치(3)는 출력 임피던스 보정 종료 신호(ZQ Cal. End)에 따라 출력 임피던스 보정 동작을 종료한다. The output impedance correction device (3) terminates the output impedance correction operation according to the output impedance correction end signal (ZQ Cal. End).

이렇게 하여, 메모리 인터페이스에서 데이터 전송 구동 회로의 전체적인 출력 임피던스 보정 과정이 완료된다. In this way, the overall output impedance compensation process of the data transfer driving circuit in the memory interface is completed.

도 3은 기존 복수의 메모리 다이 구조의 DRAM 칩 패키지에 대한 데이터 전송 구동 회로의 출력 임피던스 보정 장치를 나타낸 도면이고, 도 4는 도 3에 도시된 출력 임피던스 보정 장치의 동작 타이밍을 나타낸 도면이다.FIG. 3 is a drawing showing an output impedance correction device of a data transmission driving circuit for a DRAM chip package having a conventional multiple memory die structure, and FIG. 4 is a drawing showing the operation timing of the output impedance correction device shown in FIG. 3.

도 3을 참고하면, DRAM 메모리는 하나의 칩 패키지 내의 용량 증가를 위해 복수의 메모리 다이를 적층하고 있다. 각 메모리 다이는 데이터 구동 회로의 출력 임피던스 보정을 개별적으로 수행해야 한다. 이때 DRAM 칩 패키지의 핀 수 제한으로 인하여 출력 임피던스 보정을 위한 기준 저항(RREF)은 1개만 사용된다. 따라서, 복수의 메모리 다이가 적층된 구조의 DRAM 메모리의 경우, 적층된 메모리 다이 모두에 대해 데이터 구동 회로의 출력 임피던스 보정을 수행하기 위해서는 외부의 기준 저항(RREF)을 순차적으로 공유하여 적층된 각 메모리 다이의 데이터 구동 회로에 대한 출력 임피던스 보정이 수행된다. Referring to FIG. 3, a DRAM memory stacks multiple memory dies to increase the capacity within a single chip package. Each memory die must individually perform output impedance correction of the data driving circuit. At this time, due to the limitation on the number of pins of the DRAM chip package, only one reference resistor (R REF ) for output impedance correction is used. Therefore, in the case of a DRAM memory having a structure in which multiple memory dies are stacked, in order to perform output impedance correction of the data driving circuit for all of the stacked memory dies, an external reference resistor (R REF ) is sequentially shared to perform output impedance correction for the data driving circuit of each stacked memory die.

이를 위해, 복수의 메모리 다이의 출력 임피던스 보정 장치(31~3N)는 각각 도 1에 설명한 출력 임피던스 보정 장치(3)와 동일한 구조를 가지며, 추가적으로 외부의 기준 저항(RREF)를 순차적으로 공유하기 위한 스위치(SW_1~SW_N)를 더 포함한다. To this end, the output impedance correction devices (3 1 to 3 N ) of the plurality of memory dies each have the same structure as the output impedance correction device (3) described in Fig. 1, and additionally include switches (SW_1 to SW_N) for sequentially sharing an external reference resistor (R REF ).

도 4를 보면, DRAM 칩 패키지의 데이터 전송 구동 회로의 출력 임피던스 보정이 시작되면, 메모리 다이 1의 출력 임피던스 보정 시작 신호(ZQ Cal. Start)에 따라 메모리 다이 1의 스위치(SW_1)가 온 상태로 설정되고 다른 DRAM 다이의 스위치가 모두 오프 상태로 설정된 후 DRAM 다이 1의 출력 임피던스 보정이 수행된다. Referring to FIG. 4, when the output impedance compensation of the data transmission driving circuit of the DRAM chip package starts, the switch (SW_1) of the memory die 1 is turned on according to the output impedance compensation start signal (ZQ Cal. Start) of the memory die 1, and the switches of all other DRAM dies are turned off, and then the output impedance compensation of the DRAM die 1 is performed.

DRAM 다이 1 내에서의 출력 임피던스 보정은 메모리 다이 1의 출력 임피던스 보정 시작 신호(ZQ Cal. Start)에 따라 시작하며, 도 1 및 도 2를 기준으로 설명한 것과 같이 기준 저항(RREF)을 기준으로 풀다운 드라이버(1)의 출력 임피던스 보정이 수행되고, 보정된 풀다운 드라이버(1)의 출력 임피던스를 기준으로 풀업 드라이버(2)의 출력 임피던스 보정이 수행되며, 출력 임피던스 보정 종료 신호(ZQ Cal. End)에 따라 DRAM 다이 1의 데이터 전송 구동 회로의 출력 임피던스 보정이 완료된다. Output impedance compensation within the DRAM die 1 starts according to an output impedance compensation start signal (ZQ Cal. Start) of the memory die 1, and output impedance compensation of the pull-down driver (1) is performed based on a reference resistor (R REF ) as described with reference to FIGS. 1 and 2, output impedance compensation of the pull-up driver (2) is performed based on the output impedance of the compensated pull-down driver (1), and output impedance compensation of the data transmission driving circuit of the DRAM die 1 is completed according to an output impedance compensation end signal (ZQ Cal. End).

이후에, 메모리 다이 2의 출력 임피던스 보정 시작 신호(ZQ Cal. Start)에 따라 메모리 다이 1의 스위치(SW_1)가 오프 상태로 전환되고 메모리 다이 2의 스위치(SW_2)가 온 상태로 전환되어, DRAM 다이 2의 데이터 구동 회로의 출력 임피던스 보정이 수행된다. Afterwards, the switch (SW_1) of the memory die 1 is turned off and the switch (SW_2) of the memory die 2 is turned on according to the output impedance compensation start signal (ZQ Cal. Start) of the memory die 2, so that the output impedance compensation of the data driving circuit of the DRAM die 2 is performed.

이러한 동작이 적층된 메모리 다이의 수만큼 반복되어 DRAM 칩 패키지 전체의 데이터 구동 회로의 출력 임피던스 보정이 완료된다. This operation is repeated for the number of stacked memory dies, thereby completing the output impedance compensation of the data drive circuit of the entire DRAM chip package.

즉, 복수의 메모리 다이를 적층한 메모리 칩 패키지의 경우 출력 임피던스 보정에 소요되는 시간이 개별 메모리 다이에 대한 출력 임피던스 보정에 소요되는 시간에 비해 적층된 메모리 다이의 개수에 비례하여 증가하게 된다.That is, in the case of a memory chip package in which multiple memory dies are stacked, the time required for output impedance correction increases in proportion to the number of stacked memory dies compared to the time required for output impedance correction for an individual memory die.

메모리 칩 패키지의 데이터 전송 구동 회로의 출력 임피던스 보정은 메모리에 전원이 인가된 후 데이터 송수신이 수행되기 전 초기에 수행되는 것뿐만 아니라 메모리 동작 중 온도, 전원전압과 같은 동작 환경 변화 발생 시 상황에 따라 수시로 수행된다. 그런데 출력 임피던스 보정이 수행되는 시간 동안 데이터 전송이 중단되어야 하는 경우도 발생하게 되는데, 이러한 상황이 발생하는 경우 출력 임피던스 보정 시간 동안 데이터 전송 중단으로 인해 단위 시간당 실질적인 데이터 전송 효율이 하락하게 되고 이로 인해 시스템 전체의 연산 효율이 떨어지는 문제가 발생하게 된다. The output impedance compensation of the data transmission driving circuit of the memory chip package is performed not only initially after power is supplied to the memory and before data transmission and reception is performed, but also periodically depending on the situation when changes in the operating environment, such as temperature and power voltage, occur during memory operation. However, there may be cases where data transmission must be interrupted during the time that the output impedance compensation is performed. If such a situation occurs, the actual data transmission efficiency per unit time decreases due to the interruption of data transmission during the output impedance compensation time, which causes a problem in that the computational efficiency of the entire system decreases.

아래에서는 복수의 메모리 다이를 적층한 구조의 메모리 칩 패키지의 데이터 전송 구동 회로의 출력 임피던스 보정에 소요되는 시간을 줄일 수 있는 방법에 대해 자세하게 설명한다. Below, a method for reducing the time required for output impedance compensation of a data transmission driving circuit in a memory chip package having a structure in which multiple memory dies are stacked is described in detail.

도 5는 한 실시 예에 따른 메모리 인터페이스에서 데이터 전송 구동 회로의 출력 임피던스 보정 장치를 도면이다. FIG. 5 is a diagram of an output impedance correction device of a data transmission driving circuit in a memory interface according to one embodiment.

도 5를 참고하면, 출력 임피던스 보정 장치(500)는 풀업 드라이버(510)의 출력 임피던스 보정과 풀다운 드라이버(520)의 출력 임피던스를 별도로 보정하고, 외부의 기준 저항(RREF)을 이용한다. 이때 출력 임피던스 보정 장치(500)는 도 1에서 설명한 방식과 같이 기준 저항(RREF)과 보정하고자 하는 풀다운 드라이버(520)를 직접 연결하고 기준 저항(RREF)과 풀다운 드라이버(520) 사이의 노드의 전압(VPD)을 기준으로 보정하는 방법과 다르게, 기준 신호 생성부(530)를 더 포함한다. 한편, 기준 신호 생성부(530)는 출력 임피던스 보정 장치(500)와 독립적으로 메모리 다이 내에 구현될 수도 있다. 도 5에서는 기준 신호 생성부(530)가 출력 임피던스 보정 장치(500) 내에 구현된 것으로 설명한다. Referring to FIG. 5, the output impedance correction device (500) separately corrects the output impedance of the pull-up driver (510) and the output impedance of the pull-down driver (520) and uses an external reference resistor (R REF ). At this time, unlike the method of directly connecting the reference resistor (R REF ) and the pull-down driver (520) to be corrected as described in FIG. 1 and correcting based on the voltage (V PD ) of the node between the reference resistor (R REF ) and the pull-down driver (520), the output impedance correction device (500) further includes a reference signal generation unit (530). Meanwhile, the reference signal generation unit (530) may be implemented within the memory die independently of the output impedance correction device (500). FIG. 5 describes that the reference signal generation unit (530) is implemented within the output impedance correction device (500).

출력 임피던스 보정 장치(500)는 기준 신호 생성부(530), 풀업 보정부(540) 및 풀다운 보정부(550)를 포함하며, 기존 방식과는 다르게 기준 신호 생성부(530)를 통해 기준 전압(VREF)을 생성한다. 그리고 출력 임피던스 보정 장치(500)는 기준 전압(VREF)을 기준으로 풀업 보정부(540)에 의한 풀업 드라이버의 출력 임피던스 보정을 먼저 수행하고, 보정된 풀업 드라이버의 출력 임피던스를 기준으로 풀다운 보정부(550)에 의한 풀다운 드라이버의 출력 임피던스 보정을 수행한다. 이와 같이, 풀업 드라이버의 출력 임피던스 보정을 먼저 수행함으로써, 추가적인 회로 연결을 최소화하면서 보다 간단하게 출력 임피던스 보정을 수행할 수 있다. The output impedance correction device (500) includes a reference signal generation unit (530), a pull-up correction unit (540), and a pull-down correction unit (550), and unlike the conventional method, generates a reference voltage (V REF ) through the reference signal generation unit (530). Then, the output impedance correction device (500) first performs output impedance correction of the pull-up driver by the pull-up correction unit (540) based on the reference voltage (V REF ), and then performs output impedance correction of the pull-down driver by the pull-down correction unit (550) based on the output impedance of the compensated pull-up driver. In this way, by first performing output impedance correction of the pull-up driver, output impedance correction can be performed more simply while minimizing additional circuit connections.

기준 신호 생성부(530)는 기준 저항(RREF)과 접지단(GND) 사이에 다이오드 연결된(diode-connected) 트랜지스터(M0)를 포함한다. 기준 저항(RREF)은 데이터 전송 구동 회로의 전원전압(VDDQ)을 공급하는 전원단에 연결되어 있다. 기준 신호 생성부(530)는 기준 저항(RREF)과 트랜지스터(M0)를 통해 기준 전류(IREF)을 흐름을 형성하고, 기준 저항(RREF)과 트랜지스터(M0) 사이의 노드에 기준 전압(VREF)을 생성한다. The reference signal generation unit (530) includes a diode-connected transistor (M0) between a reference resistor (R REF ) and a ground terminal (GND). The reference resistor (R REF ) is connected to a power terminal that supplies a power voltage (VDDQ) of a data transmission driving circuit. The reference signal generation unit (530) forms a flow of a reference current (I REF ) through the reference resistor (R REF ) and the transistor (M0), and generates a reference voltage (V REF ) at a node between the reference resistor (R REF ) and the transistor (M0).

기준 신호 생성부(530)에 의해 생성된 기준 전압(VREF)은 도 1과 달리 풀업 보정부(540)의 풀업 비교기(542)의 입력 단자로 입력된다. 또한 풀업 보정부(540)는 도 1과 다르게 트랜지스터(M0)와 전류 미러 형태로 구성되는 트랜지스터(M1)를 더 포함한다. 트랜지스터(M0, M1)는 NMOS 트랜지스터로 구성될 수 있다. The reference voltage (V REF ) generated by the reference signal generation unit (530) is input to the input terminal of the pull-up comparator (542) of the pull-up compensation unit (540), unlike in Fig. 1. In addition, the pull-up compensation unit (540) further includes a transistor (M0) and a transistor (M1) configured in the form of a current mirror, unlike in Fig. 1. The transistors (M0, M1) may be configured as NMOS transistors.

트랜지스터(M1)의 드레인은 풀업 드라이버(510)와 연결되고, 트랜지스터(M1)의 소스는 접지단과 연결되며, 트랜지스터(M1)의 게이트는 다이오드 연결된 트랜지스터(M0)의 게이트와 연결되어, 기준 저항(RREF)과 트랜지스터(M0)를 통해 흐르는 기준 전류(IREF)와 동일한 전류(IM1)가 풀업 드라이버(510)와 트랜지스터(M1)에 흐르게 된다. 풀업 비교기(542)는 전류(IM1)를 통해 형성된 전압(VPU)과 기준 전압(VREF)을 비교하고, 풀업 보정 제어부(544)는 풀업 비교기(542)의 비교 결과를 토대로 풀업 드라이버(510)의 출력 임피던스를 보정한다. The drain of the transistor (M1) is connected to the pull-up driver (510), the source of the transistor (M1) is connected to the ground terminal, and the gate of the transistor (M1) is connected to the gate of the diode-connected transistor (M0), so that a current (I M1 ) equal to the reference current (I REF ) flowing through the reference resistor (R REF ) and the transistor (M0) flows to the pull-up driver (510) and the transistor (M1). The pull-up comparator (542) compares the voltage (V PU ) formed through the current (I M1 ) with the reference voltage (V REF ), and the pull-up correction control unit (544) corrects the output impedance of the pull-up driver (510) based on the comparison result of the pull-up comparator (542).

다음 단계로, 풀다운 보정부(550)는 보정된 풀업 드라이버(510)의 출력 임피던스를 기준으로 풀다운 드라이버(520)의 출력 임피던스를 보정한다. 풀다운 비교기(542)는 보정된 풀업 드라이버(510)와 풀다운 드라이버(520) 사이의 노드의 전압과 풀다운 기준 전압(VREF.PD)을 비교하고, 풀다운 보정 제어부(554)는 풀다운 비교기(552)의 비교 결과를 토대로 풀다운 드라이버(520)의 출력 임피던스를 보정한다. 풀다운 기준 전압(VREF.PD)은 DRAM의 종류 또는 세대(DDR3/DDR4/DDR5, LPDDR4/LPDDR5, GDDR5/GDDR6 등)에 따라 다르게 설정될 수 있다. In the next step, the pull-down compensation unit (550) compensates the output impedance of the pull-down driver (520) based on the output impedance of the compensated pull-up driver (510). The pull-down comparator (542) compares the voltage of the node between the compensated pull-up driver (510) and the pull-down driver (520) with the pull-down reference voltage (V REF.PD ), and the pull-down compensation control unit (554) compensates the output impedance of the pull-down driver (520) based on the comparison result of the pull-down comparator (552). The pull-down reference voltage (V REF.PD ) may be set differently depending on the type or generation of DRAM (DDR3/DDR4/DDR5, LPDDR4/LPDDR5, GDDR5/GDDR6, etc.).

도 5에 도시된 데이터 전송 구동 회로의 출력 임피던스 보정 장치(500)의 구체적 동작은 다음과 같다. The specific operation of the output impedance correction device (500) of the data transmission driving circuit illustrated in Fig. 5 is as follows.

데이터 전송 구동 회로의 전원전압(VDDQ)을 공급하는 전원단과 접지단 사이에 연결된 기준 저항(RREF)과 다이오드 연결된 트랜지스터(M0)를 통해 기준 전류(IREF)가 흐르게 되고, 기준 전류(IREF)의 흐름으로 인해 기준 전압(VREF)이 기준 저항(RREF)과 트랜지스터(M0) 사이의 노드에 형성된다. A reference current (I REF ) flows through a reference resistor (R REF ) and a diode-connected transistor (M0) connected between a power terminal that supplies the power voltage (VDDQ) of the data transmission driving circuit and the ground terminal, and due to the flow of the reference current (I REF ), a reference voltage (V REF ) is formed at the node between the reference resistor (R REF ) and the transistor (M0).

다이오드 연결된 트랜지스터(M0)와 풀업 보정부(540)의 트랜지스터(M1)가 전류 미러를 형성하여 트랜지스터(M0)의 드레인과 소스 사이에 흐르는 전류는 트랜지스터(M1)의 드레인과 소스 사이에 복사되어 흐르게 되고, 그 관계는 트랜지스터(M0)와 트랜지스터(M1)의 크기 비에 의해 결정된다. 즉, 트랜지스터(M0)와 트랜지스터(M1)가 동일한 크기의 트랜지스터인 경우, 전류(IM1)는 기준 전류(IREF)와 동일한 크기로 흐르게 되고, 트랜지스터(M0)와 트랜지스터(M1)의 길이(length)는 동일하고 트랜지스터(M1)의 너비(width)가 트랜지스터(M0)의 2배인 경우, 전류(IM1)는 기준 전류(IREF)의 2배 크기가 된다. The diode-connected transistor (M0) and the transistor (M1) of the pull-up compensation unit (540) form a current mirror, so that the current flowing between the drain and the source of the transistor (M0) is copied and flows between the drain and the source of the transistor (M1), and the relationship is determined by the size ratio of the transistor (M0) and the transistor (M1). That is, when the transistors (M0) and (M1) are transistors of the same size, the current (I M1 ) flows with the same size as the reference current (I REF ), and when the lengths (lengths) of the transistors (M0) and (M1) are the same and the width (width) of the transistor (M1) is twice that of the transistor (M0), the current (I M1 ) becomes twice the size of the reference current (I REF ).

트랜지스터(M0)와 트랜지스터(M1)의 크기가 같다고 가정하고 설명하면, 전류(IM1)는 기준 전류(IREF)와 동일한 크기를 갖게 되고, 전류(IM1)가 전원전압(VDDQ)을 공급하는 전원단에 연결된 풀업 드라이버(510)를 통해 흐르게 되어, 풀업 드라이버(510)와 트랜지스터(M1) 사이의 노드의 전압(VPU)을 형성한다. 풀업 비교기(542)는 전압(VPU)과 기준 전압(VREF)을 비교하고, 풀업 보정 제어부(544)는 전압(VPU)과 기준 전압(VREF)이 같아지도록 풀업 드라이버(510)의 출력 임피던스를 조정한다. 풀업 드라이버(510)의 출력 임피던스가 기준 저항(RREF)의 값보다 큰 경우 전압(VPU)이 기준 전압(VREF)보다 낮게 형성된다. 풀업 보정 제어부(544)는 풀업 비교기(542)의 비교 결과를 토대로 전압(VPU)이 기준 전압(VREF)보다 낮으면 풀업 드라이버(510)의 출력 임피던스를 낮추도록 하는 제어 신호(DZQ,PU)를 풀업 드라이버(510)로 전달한다. 한편, 풀업 드라이버(510)의 출력 임피던스가 기준 저항(RREF)의 값보다 작은 경우 전압(VPU)이 기준 전압(VREF)보다 높게 형성된다. 풀업 보정 제어부(544)는 풀업 비교기(542)의 비교 결과를 토대로 전압(VPU)이 기준 전압(VREF)보다 높으면 풀업 드라이버(510)의 출력 임피던스를 낮추도록 하는 제어 신호(DZQ,PU)를 풀업 드라이버(510)로 전달한다. 풀업 드라이버(510)의 출력 임피던스가 기준 저항(RREF)의 값과 같아지는 경우, 전압(VPU)이 기준 전압(VREF)과 동일하게 되어, 풀업 드라이버(510)의 출력 임피던스 보정이 끝나게 된다. Assuming that the sizes of the transistor (M0) and the transistor (M1) are the same, the current (I M1 ) has the same size as the reference current (I REF ), and the current (I M1 ) flows through the pull-up driver (510) connected to the power terminal supplying the power voltage (VDDQ), thereby forming the voltage (V PU ) of the node between the pull-up driver (510) and the transistor (M1). The pull-up comparator (542) compares the voltage (V PU ) with the reference voltage (V REF ), and the pull-up correction control unit (544) adjusts the output impedance of the pull-up driver (510) so that the voltage (V PU ) and the reference voltage (V REF ) become the same. When the output impedance of the pull-up driver (510) is greater than the value of the reference resistor (R REF ), the voltage (V PU ) is formed lower than the reference voltage (V REF ). The pull-up compensation control unit (544) transmits a control signal (D ZQ, PU) to the pull-up driver (510) to lower the output impedance of the pull-up driver (510) if the voltage (V PU ) is lower than the reference voltage (V REF ) based on the comparison result of the pull-up comparator (542). Meanwhile, if the output impedance of the pull-up driver (510) is lower than the value of the reference resistor (R REF ), the voltage (V PU ) is formed higher than the reference voltage (V REF ). The pull-up compensation control unit (544) transmits a control signal (D ZQ, PU ) to the pull-up driver (510) to lower the output impedance of the pull-up driver (510) if the voltage (V PU ) is higher than the reference voltage (V REF ) based on the comparison result of the pull-up comparator (542). When the output impedance of the pull-up driver (510) becomes equal to the value of the reference resistor (R REF ), the voltage (V PU ) becomes equal to the reference voltage (V REF ), and the output impedance compensation of the pull-up driver (510) is completed.

다음, 풀업 드라이버(510)의 출력 임피던스 보정이 완료되면, 풀다운 보정부(550)에 의해 풀다운 드라이버(520)의 출력 임피던스 보정이 수행된다. 풀다운 보정부(550)는 보정된 풀업 드라이버(510)의 출력 임피던스를 기준으로 풀다운 드라이버(520)의 출력 임피던스를 보정한다. 풀다운 비교기(542)는 보정된 풀업 드라이버(510)와 풀다운 드라이버(520) 사이의 노드의 전압(VPD)과 풀다운 기준 전압(VREF.PD)을 비교하고, 풀다운 보정 제어부(554)는 전압(VPD)과 풀다운 기준 전압(VREF.PD)이 같아지도록 제어 신호(DZQ,PD)를 풀다운 드라이버(520)로 전달하여, 풀다운 드라이버(520)의 출력 임피던스를 보정한다. Next, when the output impedance compensation of the pull-up driver (510) is completed, the output impedance compensation of the pull-down driver (520) is performed by the pull-down compensation unit (550). The pull-down compensation unit (550) compensates the output impedance of the pull-down driver (520) based on the output impedance of the compensated pull-up driver (510). The pull-down comparator (542) compares the voltage (V PD ) of the node between the compensated pull-up driver (510) and the pull-down driver (520) with the pull-down reference voltage (V REF.PD ), and the pull-down compensation control unit (554) transmits a control signal (D ZQ ,PD ) to the pull-down driver (520) so that the voltage (V PD ) and the pull-down reference voltage (V REF.PD ) become the same, thereby compensating the output impedance of the pull-down driver (520).

도 5에 도시된 트랜지스터(M0, M1)로 구성된 전류 미러는 가장 기본적인 전류 미러의 구조를 일 예로 설명한 것으로, 실제 트랜지스터 간의 미스매치(mismatch) 등에 의한 영향을 최소화하기 위한 다른 전류 미러 구조도 적용 가능하다. The current mirror composed of transistors (M0, M1) illustrated in Fig. 5 is an example of the most basic current mirror structure, and other current mirror structures can also be applied to minimize the influence of mismatch between actual transistors.

도 1에 도시된 기존 구조의 경우, 기준 저항(RREF)과 출력 임피던스를 보정하고자 하는 풀다운 드라이버(1)를 DRAM 칩 패키지를 통해 연결하게 되어 전압(VPD)이 형성되는 노드에 수pF의 큰 기생 커패시턴스(Parasitic capacitance)가 형성된다. 따라서, 풀다운 드라이버(1)의 출력 임피던스 보정 과정에서 큰 기생 커패시턴스에 의해 정착 시간(settling time)이 크게 되어 풀다운 드라이버(1)의 출력 임피던스 보정 동작 속도가 제한된다. 그러나 도 5에 도시된 구조의 경우, 기준 저항(RREF)과 전류 미러에 의해 실제 풀업 드라이버(510)의 출력 임피던스 보상 루프의 전압(VPD)이 형성되는 노드에 패키지 및 입출력 패드에 의해 형성되는 큰 값의 기생 커패시턴스가 존재하지 않아 출력 임피던스 보상 루프의 동작 속도를 기존 구조 대비 빠르게 할 수 있다. In the case of the conventional structure illustrated in Fig. 1, the reference resistor (R REF ) and the pull-down driver (1) for which the output impedance is to be compensated are connected through the DRAM chip package, so that a large parasitic capacitance of several pF is formed at the node where the voltage (V PD ) is formed. Therefore, in the process of compensating the output impedance of the pull-down driver (1), the settling time becomes large due to the large parasitic capacitance, so that the output impedance compensation operation speed of the pull-down driver (1) is limited. However, in the case of the structure illustrated in Fig. 5, since there is no large parasitic capacitance formed by the package and the input/output pads at the node where the voltage (V PD ) of the output impedance compensation loop of the actual pull-up driver (510) is formed by the reference resistor (R REF ) and the current mirror, the operation speed of the output impedance compensation loop can be made faster than that of the conventional structure.

도 6은 도 5에 개시된 구조를 기반으로 하는 복수의 메모리 다이 구조의 메모리 칩 패키지에 대한 데이터 전송 구동 회로의 출력 임피던스 보정 장치를 나타낸 도면이고, 도 7은 도 6에 도시된 출력 임피던스 보정 장치의 동작 타이밍을 나타낸 도면이다. FIG. 6 is a drawing showing an output impedance correction device of a data transmission driving circuit for a memory chip package of a plurality of memory die structures based on the structure disclosed in FIG. 5, and FIG. 7 is a drawing showing the operation timing of the output impedance correction device illustrated in FIG. 6.

도 6을 참고하면, 메모리 다이 1의 출력 임피던스 보정 장치(5001)는 도 5에 개시된 출력 임피던스 보정 장치(500)와 동일한 구성을 갖는다. Referring to FIG. 6, the output impedance correction device (500 1 ) of the memory die 1 has the same configuration as the output impedance correction device (500) disclosed in FIG. 5.

메모리 다이 2부터 메모리 다이 N의 출력 임피던스 보정 장치(5002~500N)는 메모리 다이 1에 있는 다이오드 연결된 트랜지스터(M0)로 구성된 기준 신호 생성부(530)가 없는 구조로 되어 있다. 대신, 메모리 다이 1의 기준 신호 생성부(530)에서 생성된 기준전압(VREF)을 메모리 다이 2부터 메모리 다이 N의 출력 임피던스 보정 장치(5002~500N)에서 공유하고, 메모리 다이 2부터 메모리 다이 N의 출력 임피던스 보정 장치(5002~500N)는 공유된 기준전압(VREF)을 이용하여 추가적인 전류 미러를 형성하여 보정하고자 하는 풀업 드라이버(510)에 메모리 다이 1에서 전류 미러에 의해 형성된 크기의 전류(IM1)와 동일한 크기의 전류(IM2~IMN)를 생성한다. 즉, 트랜지스터(M1, M2, …, MN)가 모두 같은 크기의 트랜지스터인 경우 전류(IM1, IM2, …, IMN)는 전류(IREF)와 같은 전류 값을 갖는다. The output impedance correction devices (500 2 to 500 N ) of the memory die 2 to the memory die N are structured so as not to have a reference signal generation unit (530) composed of a diode-connected transistor (M0) of the memory die 1. Instead, the reference voltage (V REF ) generated by the reference signal generation unit (530) of the memory die 1 is shared by the output impedance correction devices (500 2 to 500 N ) of the memory die 2 to the memory die N, and the output impedance correction devices (500 2 to 500 N ) of the memory die 2 to the memory die N form an additional current mirror using the shared reference voltage (V REF ) to generate a current (I M2 to I MN ) having the same size as the current (I M1 ) formed by the current mirror in the memory die 1, to the pull-up driver ( 510 ) to be corrected. That is, if the transistors (M1, M2, …, MN) are all transistors of the same size, the current (I M1 , I M2 , …, I MN ) has the same current value as the current (I REF ).

각 메모리 다이의 풀업 보정부(540)는 공유된 기준 전압(VREF)과 각 전류(IM1, IM2, …, IMN)에 의해 형성되는 전압(VPU1, VPU2, …, VPUN)을 비교하여 모든 메모리 다이에서 동시에 풀업 드라이버(510)에 대한 출력 임피던스 보정을 수행한다. The pull-up compensation unit (540) of each memory die is formed by a shared reference voltage (V REF ) and each current (I M1 , I M2 , …, I MN ) (V PU1 , The output impedance compensation for the pull-up drivers (510) is performed simultaneously on all memory dies by comparing the V PU2 , … , V PUN .

이후에, 메모리 다이별로 풀다운 보정부(550)는 보정된 풀업 드라이버(510)의 출력 임피던스를 기준으로 풀다운 드라이버(520)의 출력 임피던스 보정을 수행한다. 각 메모리 다이의 풀다운 보정부(550)의 풀다운 비교기(542)는 보정된 풀업 드라이버(510)와 풀다운 드라이버(520) 사이의 노드의 전압(VPD1, VPD2, …, VPDN)과 풀다운 기준 전압(VREF.PD)을 비교하고, 풀다운 보정 제어부(554)는 풀다운 비교기(552)의 비교 결과를 토대로 풀다운 드라이버(520)의 출력 임피던스를 보정한다. Thereafter, the pull-down compensation unit (550) for each memory die performs output impedance compensation of the pull-down driver (520) based on the output impedance of the compensated pull-up driver (510). The pull-down comparator (542) of the pull-down compensation unit (550) of each memory die compares the voltages (V PD1 , V PD2 , ..., V PDN ) of the nodes between the compensated pull-up driver (510) and the pull-down driver (520) with the pull-down reference voltage (V REF.PD ), and the pull-down compensation control unit (554) compensates the output impedance of the pull-down driver (520) based on the comparison result of the pull-down comparator (552).

이와 같이 함으로써, 전체 메모리 다이의 데이터 전송 구동 회로의 출력 임피던스 보정이 완료된다. By doing this, the output impedance compensation of the data transfer driving circuit of the entire memory die is completed.

도 3에서 설명한 기존의 복수의 메모리 다이 구조의 DRAM 칩 패키지에서의 출력 임피던스 보정은 기준 저항(RREF)을 각 메모리 다이에 순차적으로 직접 연결하여 보정을 수행해야 하므로 DRAM 칩 패키지에 포함된 메모리 다이의 개수에 비례하여 출력 임피던스 보정 수행 시간이 증가된다. 그러나 도 6에 도시된 다수의 메모리 다이를 포함한 DRAM 칩 패키지에 대한 데이터 구동 회로의 출력 임피던스 보정 방법은 기준 저항(RREF)을 이용하여 하나의 메모리 다이에서 기준이 되는 기준 전압(VREF)을 생성하고 기준 전압(VREF)을 모든 메모리 다이의 출력 임피던스 보정 장치(5001~500N)에서 동시에 공유함으로써, 도 7에 도시한 바와 같이, 각 메모리 다이의 출력 임피던스 보정 장치(5001~500N)는 해당 데이터 구동 회로의 출력 임피던스 보정을 동시에 수행할 수 있다. 이에 따라서, 하나의 DRAM 칩 패키지 내에 적층된 메모리 다이의 개수에 관계없이 하나의 메모리 다이에 대한 데이터 구동 회로의 출력 임피던스 보정 시간 내에 다수의 메모리 다이 구조의 DRAM 칩 패키지 전체의 출력 임피던스 보정을 완료할 수 있다. Since the output impedance correction in the DRAM chip package having the conventional multiple memory die structure described in FIG. 3 must be performed by sequentially and directly connecting the reference resistor (R REF ) to each memory die, the output impedance correction execution time increases in proportion to the number of memory dies included in the DRAM chip package. However, the method for correcting the output impedance of the data driving circuit for the DRAM chip package including the multiple memory dies illustrated in FIG. 6 generates a reference voltage (V REF ) that serves as a reference in one memory die using the reference resistor (R REF ), and shares the reference voltage (V REF ) among the output impedance correction devices (500 1 to 500 N ) of all the memory dies simultaneously, so that, as illustrated in FIG. 7, the output impedance correction devices (500 1 to 500 N ) of each memory die can simultaneously perform the output impedance correction of the corresponding data driving circuit. Accordingly, regardless of the number of memory dies stacked within a single DRAM chip package, the output impedance correction of the entire DRAM chip package having a multiple memory die structure can be completed within the output impedance correction time of the data driving circuit for a single memory die.

한편, 기준 신호 생성부(530)는 메모리 다이 1에서 출력 임피던스 보정 장치(500)와 독립적으로 구현될 수도 있다. 이 경우, 메모리 다이 1의 기준 신호 생성부(530)에서 생성된 기준전압(VREF)을 메모리 다이 1부터 메모리 다이 N의 출력 임피던스 보정 장치(5001~500N)에서 공유하고, 메모리 다이 1부터 메모리 다이 N의 출력 임피던스 보정 장치(5001~500N)는 공유된 기준전압(VREF)을 이용하여 전류 미러를 형성한다. Meanwhile, the reference signal generation unit (530) may be implemented independently from the output impedance correction device (500) in the memory die 1. In this case, the reference voltage (V REF ) generated by the reference signal generation unit (530) of the memory die 1 is shared by the output impedance correction devices (500 1 to 500 N ) of the memory die 1 to the memory die N, and the output impedance correction devices (500 1 to 500 N ) of the memory die 1 to the memory die N form a current mirror using the shared reference voltage (V REF ).

도 5 및 도 6에서 사용한 전류 미러 구조의 경우, 모든 메모리 다이에서 하나의 기준전압(VREF)을 공유하여 출력 임피던스 보정에 사용되는 전류가 생성된다. 이 경우, 메모리 다이 사이의 트랜지스터간 미스매치에 의해 보정에 사용하기 위해 생성되는 전류의 크기가 달라질 수 있다. In the case of the current mirror structure used in FIGS. 5 and 6, a single reference voltage (V REF ) is shared among all memory dies to generate the current used for output impedance correction. In this case, the size of the current generated for correction may vary due to mismatch between transistors between the memory dies.

도 6을 기준으로 설명하면, 트랜지스터(M1~MN)의 미스매치 크기만큼 각각 생성되는 전류(IM1~IMN)의 크기가 달라지게 된다. 특히, 트랜지스터들(M1~MN)의 미스매치의 경우 하나의 메모리 다이 내에서의 미스매치보다 서로 다른 메모리 다이 사이의 미스매치가 통상적으로 더 크므로 이 미스매치에 의해 보정되는 출력 임피던스도 차이가 발생할 수 있다. 이러한 단점을 보완하기 위한 구조에 대해 도 8을 참고로 하여 자세하게 설명한다. With reference to Fig. 6, the size of the current (I M1 ~I MN ) generated varies depending on the size of the mismatch of the transistors (M1 ~ MN). In particular, in the case of mismatch of the transistors (M1 ~ MN), the mismatch between different memory dies is usually larger than the mismatch within a single memory die, so the output impedance compensated by this mismatch may also vary. A structure for compensating for this shortcoming will be described in detail with reference to Fig. 8.

도 8은 다른 실시 예에 따른 복수의 메모리 다이 구조의 메모리 칩 패키지의 데이터 전송 구동 회로의 출력 임피던스 보정 장치를 나타낸 도면이다. FIG. 8 is a diagram illustrating an output impedance correction device of a data transmission driving circuit of a memory chip package having a plurality of memory die structures according to another embodiment.

도 6에서는 메모리 다이 1의 출력 임피던스 보정 장치(5001)의 기준 신호 생성부(530)에서 외부의 기준 저항(RREF)과 다이오드 연결된 트랜지스터(M0)를 이용하여 기준전압(VREF)을 생성하고, 각 메모리 다이의 출력 임피던스 보정 장치(5001~ 500N)의 풀업 보정부(810) 사이에서 전류 미러를 형성하였다. In Fig. 6, a reference voltage (V REF ) is generated using an external reference resistor (R REF ) and a diode-connected transistor (M0) in a reference signal generation unit (530) of an output impedance correction device (500 1 ) of memory die 1, and a current mirror is formed between the pull-up correction unit (810) of the output impedance correction device (500 1 to 500 N ) of each memory die.

한편, 도 8을 참고하면, 메모리 다이 1의 출력 임피던스 보정 장치(8001)의 기준 신호 생성부(830)는 기준 저항(RREF)과 다이오드 연결된 트랜지스터(MR0)를 이용한 구조에 트랜지스터(MR1)를 추가하여 자체적으로 전류 미러를 형성하고, 추가적인 트랜지스터(MP0~MPN)를 이용하여 동일한 크기의 기준 전류(IREF1~IREFN)를 생성하여 각 메모리 다이의 출력 임피던스 보정 장치(8001~800N)에 공급한다. Meanwhile, referring to FIG. 8, the reference signal generation unit (830) of the output impedance correction device (800 1 ) of the memory die 1 forms its own current mirror by adding a transistor (MR1) to the structure using a reference resistor (R REF ) and a diode-connected transistor (MR0), and generates a reference current (I REF1 ~I REFN ) of the same size using additional transistors (MP0 ~ MPN) and supplies it to the output impedance correction device (800 1 ~800 N ) of each memory die.

즉, 트랜지스터(MR0)와 트랜지스터(MR1)의 크기가 동일하고 트랜지스터(MP0~MPN)의 크기가 동일하면, 각 메모리 다이로 공급되는 기준 전류(IREF1~IREFN)의 크기는 기준 저항(RREF)과 다이오드 연결된 트랜지스터(MR0)를 통해 형성된 기준 전류(IREF)와 동일한 크기가 된다. That is, if the sizes of transistors (MR0) and (MR1) are the same and the sizes of transistors (MP0 to MPN) are the same, the size of the reference current (I REF1 to I REFN ) supplied to each memory die becomes the same as the reference current (I REF ) formed through the reference resistor (R REF ) and the diode-connected transistor (MR0).

각 메모리 다이의 출력 임피던스 보정 장치(8001~800N)의 풀업 보정부(840)는 전류 미러 형태로 구성되는 두 개의 트랜지스터(M10, M11~MN0, MN1)를 이용하여 풀업 드라이버(810)에 공급받은 기준 전류(IREF1~IREFN)와 동일한 크기의 전류(IM1~IMN)를 공급한다. The pull-up compensation unit (840) of the output impedance compensation device (800 1 to 800 N ) of each memory die supplies a current (I M1 to I MN ) of the same size as the reference current (I REF1 to I REFN ) supplied to the pull-up driver (810) using two transistors (M10, M11 to MN0, MN1) configured in the form of a current mirror .

구체적으로, 메모리 다이 1의 경우 트랜지스터(M10, M11)의 크기가 동일하면 전류(IM1)의 크기는 기준 전류(IREF1)와 동일하게 된다. 메모리 다이 2의 경우 트랜지스터(M20, M21)의 크기가 동일하면 전류(IM2)의 크기는 기준 전류(IREF2)와 동일하게 된다. 나머지 메모리 다이의 경우에도 모두 동일하게 적용된다. Specifically, for memory die 1, if the sizes of transistors (M10, M11) are the same, the magnitude of the current (I M1 ) becomes the same as the reference current (I REF1 ). For memory die 2, if the sizes of transistors (M20, M21) are the same, the magnitude of the current (I M2 ) becomes the same as the reference current (I REF2 ). The same applies to all the remaining memory dies.

이렇게 메모리 다이별로 생성된 전류(IM1~IMN)를 출력 임피던스를 보정하고자 하는 풀업 드라이버(810)에 공급하고, 메모리 다이 1의 기준 신호 생성부(830)에서 생성된 기준 전압(VREF)을 모든 메모리 다이의 출력 임피던스 보정 장치(8001~800N)에서 공유하여, 각 메모리 다이의 출력 임피던스 보정이 동시에 수행된다. The current (I M1 to I MN ) generated for each memory die in this way is supplied to a pull-up driver (810) that wishes to correct the output impedance, and the reference voltage (V REF ) generated in the reference signal generation unit (830) of memory die 1 is shared by the output impedance correction devices (800 1 to 800 N ) of all memory dies, so that the output impedance correction of each memory die is performed simultaneously.

도 8에서 제안하는 구조의 경우 도 6에서 제안한 구조에 비해 기준 신호 생성부(830)의 하드웨어 복잡도가 증가하나, 하나의 메모리 다이 내에서 전류 미러를 형성하여 기준 전류(IREF1~IREFN)를 생성하고, 기준 전류(IREF1~IREFN)를 기준으로 각 메모리 다이의 출력 임피던스 보정 장치(8001~800N)에서 데이터 전송 구동 회로의 출력 임피던스 보정을 수행한다. 이때, 앞에서 설명한 것과 같이 서로 다른 메모리 다이 사이의 트랜지스터들의 미스매치에 의한 영향을 제거함으로써 트랜지스터들의 미스매치에 의해 각 메모리 다이별로 보정되는 데이터 전송 구동 회로의 출력 임피던스의 미스매치를 최소화할 수 있다. In the case of the structure proposed in Fig. 8, the hardware complexity of the reference signal generation unit (830) increases compared to the structure proposed in Fig. 6, but a current mirror is formed within one memory die to generate a reference current (I REF1 to I REFN ), and the output impedance correction of the data transmission driving circuit is performed in the output impedance correction device (800 1 to 800 N ) of each memory die based on the reference current (I REF1 to I REFN ). At this time, by removing the influence of the mismatch of transistors between different memory dies as described above, the mismatch of the output impedance of the data transmission driving circuit, which is corrected for each memory die by the mismatch of transistors, can be minimized.

이상에서 본 기재의 실시 예에 대하여 상세하게 설명하였지만 본 기재의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 기재의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 기재의 권리 범위에 속하는 것이다. Although the embodiments of the present disclosure have been described in detail above, the scope of the rights of the present disclosure is not limited thereto, and various modifications and improvements made by those skilled in the art using the basic concepts of the present disclosure defined in the following claims also fall within the scope of the rights of the present disclosure.

Claims (15)

복수의 메모리 다이가 적층된 메모리 칩 패키지에서 각 메모리 다이의 데이터 전송 구동 회로에 대한 출력 임피던스 보정 방법에서
상기 복수의 메모리 다이 중 제1 메모리 다이에서, 상기 데이터 전송 구동 회로의 전원전압을 공급하는 전원단과 접지단 사이에 연결된 기준 저항과 다이오드 연결된 제1 트랜지스터를 통해 기준 전류 또는 기준 전압을 생성하는 단계;
상기 기준 전류 또는 기준 전압을 각 메모리 다이의 데이터 전송 구동 회로에 공급하는 단계; 및
상기 복수의 메모리 다이 각각에서 데이터 전송 구동 회로의 출력 임피던스를 보정하는 단계를 포함하고,
상기 출력 임피던스를 보정하는 단계는 상기 복수의 메모리 다이 각각에서 동시에 해당 데이터 전송 구동 회로의 출력 임피던스를 보정하는 단계
를 포함하는 출력 임피던스 보정 방법.In a method for compensating output impedance for a data transmission driving circuit of each memory die in a memory chip package in which multiple memory dies are stacked,
A step of generating a reference current or a reference voltage through a first transistor diode-connected to a reference resistor connected between a power terminal supplying a power voltage of the data transmission driving circuit and a ground terminal in a first memory die among the plurality of memory dies;
A step of supplying the above reference current or reference voltage to the data transfer driving circuit of each memory die; and
Comprising a step of correcting the output impedance of the data transmission driving circuit in each of the plurality of memory dies,
The step of correcting the output impedance is a step of correcting the output impedance of the corresponding data transmission driving circuit in each of the plurality of memory dies simultaneously.
A method for correcting output impedance including: 제1항에서,
상기 공급하는 단계는 상기 제1 트랜지스터와 전류 미러를 형성하는 복수의 제2 트랜지스터를 통해 상기 기준 전류에 대응하는 복수의 제1 전류를 각각 생성하는 단계를 포함하는 출력 임피던스 보정 방법.In paragraph 1,
An output impedance correction method, wherein the supplying step includes a step of generating a plurality of first currents corresponding to the reference current through a plurality of second transistors forming a current mirror with the first transistor. 제2항에서,
상기 복수의 제2 트랜지스터 각각은 각 메모리 다이의 풀업 드라이버와 접지단 사이에 연결되며,
상기 복수의 제1 전류에 의해 형성되는 제1 전압은 각 메모리 다이의 풀업 드라이버와 각 제2 트랜지스터 사이의 노드의 전압인 출력 임피던스 보정 방법.In paragraph 2,
Each of the above plurality of second transistors is connected between the pull-up driver and the ground terminal of each memory die,
An output impedance compensation method in which a first voltage formed by the plurality of first currents is a voltage of a node between a pull-up driver of each memory die and each second transistor. 복수의 메모리 다이가 적층된 메모리 칩 패키지에서 각 메모리 다이의 데이터 전송 구동 회로에 대한 출력 임피던스 보정 방법에서,
상기 데이터 전송 구동 회로의 전원전압을 공급하는 전원단과 접지단 사이에 연결된 기준 저항과 다이오드 연결된 제1 트랜지스터를 통해 기준 전류를 생성하는 단계,
상기 기준 전류에 대응하는 복수의 제1 전류를 각 메모리 다이의 풀업 드라이버에 공급하는 단계,
상기 복수의 메모리 다이 각각에서 상기 복수의 제1 전류에 의해 형성되는 제1 전압과 상기 기준 전류에 의해 형성되는 기준 전압을 비교하여 해당 메모리 다이의 풀업 드라이버의 출력 임피던스를 보정하는 단계, 그리고
상기 복수의 메모리 다이 각각에서 보정된 풀업 드라이버의 출력 임피던스를 기준으로 상기 해당 메모리 다이의 풀다운 드라이버의 출력 임피던스를 보정하는 단계
를 포함하고,
상기 공급하는 단계는
상기 제1 트랜지스터와 전류 미러를 형성하는 제2 트랜지스터를 통해 상기 기준 전류에 대응하는 제2 전류를 생성하는 단계,
상기 전원단과 상기 제2 트랜지스터 사이에 연결되는 제3 트랜지스터와 전류 미러를 형성하는 복수의 제4 트랜지스터를 통해 복수의 제3 전류를 생성하는 단계, 그리고
상기 복수의 제4 트랜지스터와 접지단 사이에 각각 연결되는 복수의 제5 트랜지스터 각각과 전류 미러를 형성하는 복수의 제6 트랜지스터를 통해 상기 복수의 제1 전류를 생성하는 단계
를 포함하는 출력 임피던스 보정 방법.In a method for compensating output impedance for a data transmission driving circuit of each memory die in a memory chip package in which multiple memory dies are stacked,
A step of generating a reference current through a reference resistor and a diode-connected first transistor connected between a power terminal and a ground terminal that supplies a power voltage of the above data transmission driving circuit,
A step of supplying a plurality of first currents corresponding to the above reference current to the pull-up driver of each memory die;
A step of comparing a first voltage formed by the plurality of first currents in each of the plurality of memory dies with a reference voltage formed by the reference current to correct the output impedance of the pull-up driver of the corresponding memory die, and
A step of correcting the output impedance of the pull-down driver of the memory die based on the output impedance of the corrected pull-up driver of each of the plurality of memory dies.
Including,
The above supplying steps are
A step of generating a second current corresponding to the reference current through the first transistor and the second transistor forming a current mirror;
A step of generating a plurality of third currents through a third transistor connected between the power terminal and the second transistor and a plurality of fourth transistors forming a current mirror, and
A step of generating the plurality of first currents through the plurality of fifth transistors, each of which is connected between the plurality of fourth transistors and the ground terminal, and the plurality of sixth transistors forming a current mirror.
A method for correcting output impedance including: 제4항에서,
상기 복수의 제6 트랜지스터 각각은 각 메모리의 다이의 풀업 드라이버와 접지단 사이에 연결되며,
상기 제1 전압은 각 메모리 다이의 풀업 드라이버와 각 제6 트랜지스터 사이의 노드의 전압인 출력 임피던스 보정 방법.In Article 4,
Each of the above plurality of sixth transistors is connected between the pull-up driver and the ground terminal of each memory die,
The above first voltage is a method for output impedance compensation, which is a voltage of a node between a pull-up driver of each memory die and each sixth transistor. 복수의 메모리 다이가 적층된 메모리 칩 패키지에서 각 메모리 다이의 데이터 전송 구동 회로에 대한 출력 임피던스 보정 방법에서,
상기 데이터 전송 구동 회로의 전원전압을 공급하는 전원단과 접지단 사이에 연결된 기준 저항과 다이오드 연결된 제1 트랜지스터를 통해 기준 전류를 생성하는 단계,
상기 기준 전류에 대응하는 복수의 제1 전류를 각 메모리 다이의 풀업 드라이버에 공급하는 단계,
상기 복수의 메모리 다이 각각에서 상기 복수의 제1 전류에 의해 형성되는 제1 전압과 상기 기준 전류에 의해 형성되는 기준 전압을 비교하여 해당 메모리 다이의 풀업 드라이버의 출력 임피던스를 보정하는 단계, 그리고
상기 복수의 메모리 다이 각각에서 보정된 풀업 드라이버의 출력 임피던스를 기준으로 상기 해당 메모리 다이의 풀다운 드라이버의 출력 임피던스를 보정하는 단계
를 포함하고,
상기 풀업 드라이버의 출력 임피던스를 보정하는 단계는 상기 복수의 메모리 다이 각각에서 동시에 해당 풀업 드라이버의 출력 임피던스를 보정하는 단계를 포함하는 출력 임피던스 보정 방법.In a method for compensating output impedance for a data transmission driving circuit of each memory die in a memory chip package in which multiple memory dies are stacked,
A step of generating a reference current through a reference resistor and a diode-connected first transistor connected between a power terminal and a ground terminal that supplies a power voltage of the above data transmission driving circuit,
A step of supplying a plurality of first currents corresponding to the above reference current to the pull-up driver of each memory die;
A step of comparing a first voltage formed by the plurality of first currents in each of the plurality of memory dies with a reference voltage formed by the reference current to correct the output impedance of the pull-up driver of the corresponding memory die, and
A step of correcting the output impedance of the pull-down driver of the memory die based on the output impedance of the corrected pull-up driver of each of the plurality of memory dies.
Including,
A method for correcting an output impedance of the pull-up driver, wherein the step of correcting the output impedance of the pull-up driver includes a step of correcting the output impedance of the pull-up driver simultaneously in each of the plurality of memory dies. 복수의 메모리 다이가 적층된 메모리 칩 패키지에서 각 메모리 다이의 데이터 전송 구동 회로에 대한 출력 임피던스 보정 장치에서,
상기 데이터 전송 구동 회로의 전원전압을 공급하는 전원단과 접지단 사이에 연결된 기준 저항과 다이오드 연결된 제1 트랜지스터를 통해 생성되는 기준 전류에 대응하는 제1 전류에 의해 풀업 드라이버에 공급되는 제1 전압과 상기 기준 전류에 의해 형성되는 기준 전압을 비교하여 상기 풀업 드라이버의 출력 임피던스를 보정하는 풀업 보정부, 그리고
상기 각 메모리 다이에서 보정된 풀업 드라이버의 출력 임피던스를 기준으로 풀다운 드라이버의 출력 임피던스를 보정하는 풀다운 보정부
를 포함하고,
상기 각 메모리 다이의 풀업 보정부는 상기 풀업 드라이버의 출력 임피던스를 동시에 보정하는 출력 임피던스 보정 장치.In an output impedance compensation device for a data transmission driving circuit of each memory die in a memory chip package in which multiple memory dies are stacked,
A pull-up correction unit that corrects the output impedance of the pull-up driver by comparing the first voltage supplied to the pull-up driver by the first current corresponding to the reference current generated through the first transistor diode-connected and the reference resistor connected between the power terminal supplying the power voltage of the data transmission driving circuit and the ground terminal with the reference voltage formed by the reference current, and
A pull-down compensation unit that compensates the output impedance of the pull-down driver based on the output impedance of the compensated pull-up driver in each of the above memory dies.
Including,
The pull-up compensation unit of each of the above memory dies is an output impedance compensation device that simultaneously compensates the output impedance of the pull-up driver. 제7항에서,
상기 풀업 보정부는 상기 제1 트랜지스터와 전류 미러를 형성하여 상기 제1 전류를 상기 풀업 드라이버에 공급하는 제2 트랜지스터를 포함하는 출력 임피던스 보정 장치.In Article 7,
The above pull-up compensation unit is an output impedance compensation device including a second transistor forming a current mirror with the first transistor to supply the first current to the pull-up driver. 제7항에서,
상기 풀업 보정부는
상기 제1 트랜지스터와 전류 미러를 형성하여 상기 기준 전류에 대응하는 제2 전류를 생성하는 제2 트랜지스터,
상기 전원단과 상기 제2 트랜지스터 사이에 연결되는 제3 트랜지스터, 그리고
상기 제3 트랜지스터와 전류 미러를 형성하여 복수의 제3 전류를 생성하는 복수의 제4 트랜지스터를 더 포함하는 출력 임피던스 보정 장치.In Article 7,
The above pull-up compensation part
A second transistor that forms a current mirror with the first transistor to generate a second current corresponding to the reference current,
a third transistor connected between the above power terminal and the second transistor, and
An output impedance correction device further comprising a plurality of fourth transistors forming a current mirror with the third transistor to generate a plurality of third currents. 제9항에서,
상기 풀업 보정부는
상기 복수의 제4 트랜지스터 중 하나와 접지단 사이에 연결되는 제5 트랜지스터, 그리고
상기 제5 트랜지스터와 전류 미러를 형성하여 상기 제1 전류를 상기 풀업 드라이버에 공급하는 제6 트랜지스터를 포함하는 출력 임피던스 보정 장치. In Article 9,
The above pull-up compensation part
A fifth transistor connected between one of the plurality of fourth transistors and the ground terminal, and
An output impedance correction device including a sixth transistor forming a current mirror with the fifth transistor to supply the first current to the pull-up driver. 제7항에서,
상기 풀업 보정부는
상기 제1 전압과 상기 기준 전압을 비교하는 풀업 비교부, 그리고
상기 제1 전압과 상기 기준 전압의 비교 결과를 토대로 상기 풀업 드라이버의 출력 임피던스를 보정하는 풀업 보정 제어부를 포함하는 출력 임피던스 보정 장치.In Article 7,
The above pull-up compensation part
A pull-up comparison unit for comparing the first voltage and the reference voltage, and
An output impedance correction device including a pull-up correction control unit that corrects the output impedance of the pull-up driver based on the comparison result between the first voltage and the reference voltage. 삭제delete 복수의 메모리 다이가 적층된 메모리 칩 패키지에서 각 메모리 다이의 데이터 전송 구동 회로에 대한 출력 임피던스 보정 장치에서,
상기 데이터 전송 구동 회로의 전원전압을 공급하는 전원단과 접지단 사이에 연결된 기준 저항과 다이오드 연결된 제1 트랜지스터를 통해 생성되는 기준 전류에 대응하는 제1 전류에 의해 풀업 드라이버에 공급되는 제1 전압과 상기 기준 전류에 의해 형성되는 기준 전압을 비교하여 상기 풀업 드라이버의 출력 임피던스를 보정하는 풀업 보정부, 그리고
상기 각 메모리 다이에서 보정된 풀업 드라이버의 출력 임피던스를 기준으로 풀다운 드라이버의 출력 임피던스를 보정하는 풀다운 보정부
를 포함하고,
상기 기준 저항과 다이오드 연결된 제1 트랜지스터를 통해 흐르는 기준 전류에 의해 상기 기준 전압을 생성하는 기준 신호 생성부
를 더 포함하고,
상기 기준 신호 생성부는 상기 복수의 메모리 다이 중 하나의 메모리 다이에 형성되는 출력 임피던스 보정 장치.In an output impedance compensation device for a data transmission driving circuit of each memory die in a memory chip package in which multiple memory dies are stacked,
A pull-up correction unit that corrects the output impedance of the pull-up driver by comparing the first voltage supplied to the pull-up driver by the first current corresponding to the reference current generated through the first transistor diode-connected and the reference resistor connected between the power terminal supplying the power voltage of the data transmission driving circuit and the ground terminal with the reference voltage formed by the reference current, and
A pull-down compensation unit that compensates the output impedance of the pull-down driver based on the output impedance of the compensated pull-up driver in each of the above memory dies.
Including,
A reference signal generation unit that generates the reference voltage by a reference current flowing through the first transistor connected to the reference resistor and diode.
Including more,
The above reference signal generating unit is an output impedance correction device formed on one of the plurality of memory dies. 제13항에서,
상기 각 메모리 다이의 풀업 보정부는 상기 기준 전압을 공유하는 출력 임피던스 보정 장치. In Article 13,
The pull-up compensation unit of each of the above memory dies is an output impedance compensation device that shares the above reference voltage. 복수의 메모리 다이가 적층된 메모리 칩 패키지에서 각 메모리 다이의 데이터 전송 구동 회로에 대한 출력 임피던스 보정 장치에서,
상기 데이터 전송 구동 회로의 전원전압을 공급하는 전원단과 접지단 사이에 연결된 기준 저항과 다이오드 연결된 제1 트랜지스터를 통해 생성되는 기준 전류에 대응하는 제1 전류에 의해 풀업 드라이버에 공급되는 제1 전압과 상기 기준 전류에 의해 형성되는 기준 전압을 비교하여 상기 풀업 드라이버의 출력 임피던스를 보정하는 풀업 보정부, 그리고
상기 각 메모리 다이에서 보정된 풀업 드라이버의 출력 임피던스를 기준으로 풀다운 드라이버의 출력 임피던스를 보정하는 풀다운 보정부
를 포함하고,
상기 각 메모리 다이의 풀다운 보정부는 상기 풀다운 드라이버의 출력 임피던스를 동시에 보정하는 출력 임피던스 보정 장치.In an output impedance compensation device for a data transmission driving circuit of each memory die in a memory chip package in which multiple memory dies are stacked,
A pull-up correction unit that corrects the output impedance of the pull-up driver by comparing the first voltage supplied to the pull-up driver by the first current corresponding to the reference current generated through the first transistor diode-connected and the reference resistor connected between the power terminal supplying the power voltage of the data transmission driving circuit and the ground terminal with the reference voltage formed by the reference current, and
A pull-down compensation unit that compensates the output impedance of the pull-down driver based on the output impedance of the compensated pull-up driver in each of the above memory dies.
Including,
The pull-down compensation unit of each of the above memory dies is an output impedance compensation device that simultaneously compensates the output impedance of the pull-down driver.
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