KR102840507B1 - Variable attenuator without power consumption using TR array structure - Google Patents
Variable attenuator without power consumption using TR array structureInfo
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Abstract
트랜지스터 어레이 구조를 사용한 전력소모가 없는 가변 감쇠기가 개시된다. 트랜지스터 어레이 구조를 사용한 전력소모가 없는 가변 감쇠기는, 입력단자, 출력단자, 전압제어단자, 입력단자와 제1 노드 사이에 연결된 입력측 커패시터, 출력단자와 제2 노드 사이에 연결된 출력측 커패시터, 제1 노드와 제2 노드 사이에 직렬로 연결된 인덕터 및 저항, 제1 노드와 전압제어단자 사이에 연결된 제1 트랜지스터 어레이, 제2 노드와 전압제어단자 사이에 연결된 제2 트랜지스터 어레이를 포함한다.A power-free variable attenuator using a transistor array structure is disclosed. The power-free variable attenuator using a transistor array structure includes an input terminal, an output terminal, a voltage control terminal, an input-side capacitor connected between the input terminal and a first node, an output-side capacitor connected between the output terminal and a second node, an inductor and a resistor connected in series between the first node and the second node, a first transistor array connected between the first node and the voltage control terminal, and a second transistor array connected between the second node and the voltage control terminal.
Description
본 발명은 트랜지스터 어레이 구조를 사용한 전력소모가 없는 가변 감쇠기에 관한 것이다.The present invention relates to a variable attenuator without power consumption using a transistor array structure.
통신 및 자동차 시스템에서 고주파수, 고정밀 전자 부품에 대한 수요가 증가함에 따라 감쇠기 기술 혁신의 필요성이 커지고 있다. 기존 시스템은 특히, 자동차 전자 장치와 같이 공간이 제한된 어플리케이션에서, 이득 제어, 위상 안정성 및 전력 효율성 사이에 필요한 균형을 제공하지 못하는 경우가 많다. 밀리미터파와 같은 높은 주파수 대역의 60GHz 가변 이득 증폭기 및 위상 보상 감쇠기와 같은 기존 솔루션은 이득 범위 및 위상 제어에 상당한 제한이 있는 경우가 많다. 이러한 시스템은 일반적으로, 제한된 이득 조정을 제공하고, 작동 중에 주목할만한 위상 오류를 경험한다. 이는, 고속 무선 통신 시스템의 성능과 신뢰성에 심각한 영향을 미칠 수 있다.The growing demand for high-frequency, high-precision electronic components in communications and automotive systems is driving the need for innovation in attenuator technology. Existing systems often fail to provide the necessary balance between gain control, phase stability, and power efficiency, especially in space-constrained applications such as automotive electronics. Existing solutions, such as 60 GHz variable gain amplifiers and phase-compensated attenuators for high-frequency bands like millimeter waves, often have significant limitations in gain range and phase control. These systems typically offer limited gain adjustment and experience significant phase errors during operation, which can severely impact the performance and reliability of high-speed wireless communication systems.
따라서, 넓은 이득 변화 범위를 제공하고, 위상 변화를 최소화하며, 전력 소비를 크게 줄일 수 있는 감쇠기의 설계가 필요하다.Therefore, there is a need to design an attenuator that can provide a wide gain variation range, minimize phase variation, and significantly reduce power consumption.
본 발명은 복수의 NMOS(N-channel metal oxide semiconductor) 트랜지스터를 병렬로 연결하여 트랜지스터 어레이로 형성한 트랜지스터 어레이 구조를 사용한 전력소모가 없는 가변 감쇠기를 제공하기 위한 것이다.The present invention provides a variable attenuator with no power consumption using a transistor array structure formed by connecting a plurality of NMOS (N-channel metal oxide semiconductor) transistors in parallel to form a transistor array.
본 발명의 일 측면에 따르면, 트랜지스터 어레이 구조를 사용한 전력소모가 없는 가변 감쇠기가 개시된다.According to one aspect of the present invention, a power-consumption-free variable attenuator using a transistor array structure is disclosed.
본 발명의 실시예에 따른 트랜지스터 어레이 구조를 사용한 전력소모가 없는 가변 감쇠기는, 입력단자, 출력단자, 전압제어단자, 상기 입력단자와 제1 노드 사이에 연결된 입력측 커패시터, 상기 출력단자와 제2 노드 사이에 연결된 출력측 커패시터, 상기 제1 노드와 상기 제2 노드 사이에 직렬로 연결된 인덕터 및 저항, 상기 제1 노드와 상기 전압제어단자 사이에 연결된 제1 트랜지스터 어레이, 상기 제2 노드와 상기 전압제어단자 사이에 연결된 제2 트랜지스터 어레이를 포함한다.A variable attenuator having no power consumption using a transistor array structure according to an embodiment of the present invention includes an input terminal, an output terminal, a voltage control terminal, an input-side capacitor connected between the input terminal and a first node, an output-side capacitor connected between the output terminal and a second node, an inductor and a resistor connected in series between the first node and the second node, a first transistor array connected between the first node and the voltage control terminal, and a second transistor array connected between the second node and the voltage control terminal.
상기 제1 트랜지스터 어레이는 N(N은 2이상의 자연수)개의 제1 트랜지스터 스테이지가 병렬로 연결되어 형성되며, 상기 제1 트랜지스터 스테이지는, 소스(Source)가 그라운드(Ground)에 연결된 제1 NMOS(N-channel metal oxide semiconductor) 트랜지스터, 상기 제1 NMOS 트랜지스터의 드레인(Drain)과 상기 제1 노드 사이에 연결된 제1 인덕터 및 상기 제1 NMOS 트랜지스터의 게이트(Gate)와 상기 전압제어단자 사이에 연결된 제1 저항을 포함한다.The first transistor array is formed by connecting N (N is a natural number greater than or equal to 2) first transistor stages in parallel, and the first transistor stage includes a first NMOS (N-channel metal oxide semiconductor) transistor having a source connected to ground, a first inductor connected between a drain of the first NMOS transistor and the first node, and a first resistor connected between a gate of the first NMOS transistor and the voltage control terminal.
상기 제2 트랜지스터 어레이는 상기 N개의 제2 트랜지스터 스테이지가 병렬로 연결되어 형성된다.The above second transistor array is formed by connecting the N second transistor stages in parallel.
상기 제2 트랜지스터 스테이지는, 소스가 그라운드에 연결된 제2 NMOS 트랜지스터, 상기 제2 NMOS 트랜지스터의 드레인과 상기 제2 노드 사이에 연결된 제2 인덕터 및 상기 제2 NMOS 트랜지스터의 게이트와 상기 전압제어단자 사이에 연결된 제2 저항을 포함한다.The second transistor stage includes a second NMOS transistor having a source connected to ground, a second inductor connected between a drain of the second NMOS transistor and the second node, and a second resistor connected between a gate of the second NMOS transistor and the voltage control terminal.
상기 제1 트랜지스터 스테이지는, 상기 제1 저항과 상기 전압제어단자 사이에 연결된 제1 스위치를 더 포함하고, 상기 제2 트랜지스터 스테이지는, 상기 제2 저항과 상기 전압제어단자 사이에 연결된 제2 스위치를 더 포함하고, 상기 가변 감쇠기는, 상기 제1 스위치 및 상기 제2 스위치를 온오프시키는 상기 N개의 신호를 출력하는 디코더(Decoder) 및 상기 디코더가 상기 N개의 신호를 출력하도록, 상기 디코더로 M(N=2M)개의 제어신호를 출력하는 마이크로컨트롤러(Microcontroller)를 더 포함한다.The first transistor stage further includes a first switch connected between the first resistor and the voltage control terminal, the second transistor stage further includes a second switch connected between the second resistor and the voltage control terminal, and the variable attenuator further includes a decoder that outputs the N signals for turning on and off the first switch and the second switch, and a microcontroller that outputs M (N=2 M ) control signals to the decoder so that the decoder outputs the N signals.
본 발명의 실시예에 따른 트랜지스터 어레이 구조를 사용한 전력소모가 없는 가변 감쇠기는, 복수의 NMOS(N-channel metal oxide semiconductor) 트랜지스터를 병렬로 연결하여 트랜지스터 어레이로 형성함으로써, 넓은 이득 변화 범위를 제공하고, 위상 변화를 최소화하며, 전력 소비를 크게 줄일 수 있다.A power-free variable attenuator using a transistor array structure according to an embodiment of the present invention can provide a wide gain variation range, minimize phase variation, and significantly reduce power consumption by forming a transistor array by connecting a plurality of NMOS (N-channel metal oxide semiconductor) transistors in parallel.
도 1은 본 발명의 실시예에 따른 트랜지스터 어레이 구조를 사용한 전력소모가 없는 가변 감쇠기의 회로 구성을 개략적으로 예시하여 나타낸 도면.
도 2는 기존 고정 감쇠기의 예를 개략적으로 예시하여 나타낸 도면.
도 3 내지 도 5는 본 발명의 실시예에 따른 트랜지스터 어레이 구조를 사용한 전력소모가 없는 가변 감쇠기의 성능 실험 결과를 나타낸 도면.
도 6은 본 발명의 다른 실시예에 따른 트랜지스터 어레이 구조를 사용한 전력소모가 없는 가변 감쇠기를 디지털 제어를 통해서 동작시키는 회로 구성을 개략적으로 예시하여 나타낸 도면.FIG. 1 is a schematic diagram illustrating a circuit configuration of a power-consuming variable attenuator using a transistor array structure according to an embodiment of the present invention.
Figure 2 is a schematic diagram illustrating an example of a conventional fixed damper.
FIGS. 3 to 5 are diagrams showing the results of performance experiments on a variable attenuator without power consumption using a transistor array structure according to an embodiment of the present invention.
FIG. 6 is a schematic diagram illustrating a circuit configuration for operating a power-free variable attenuator using a transistor array structure according to another embodiment of the present invention through digital control.
본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다. 또한, 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.As used herein, singular expressions include plural expressions unless the context clearly dictates otherwise. In this specification, terms such as "consist of" or "include" should not be construed to necessarily include all components or steps described in the specification, and should be construed to mean that some of the components or steps may not be included, or that additional components or steps may be included. In addition, terms such as "part" and "module" described in the specification mean a unit that processes at least one function or operation, which may be implemented by hardware or software, or by a combination of hardware and software.
이하, 본 발명의 다양한 실시예들을 첨부된 도면을 참조하여 상술하겠다.Hereinafter, various embodiments of the present invention will be described in detail with reference to the attached drawings.
도 1은 본 발명의 실시예에 따른 트랜지스터 어레이 구조를 사용한 전력소모가 없는 가변 감쇠기의 회로 구성을 개략적으로 예시하여 나타낸 도면이고, 도 2는 기존 고정 감쇠기의 예를 개략적으로 예시하여 나타낸 도면이고, 도 3 내지 도 5는 본 발명의 실시예에 따른 트랜지스터 어레이 구조를 사용한 전력소모가 없는 가변 감쇠기의 성능 실험 결과를 나타낸 도면이다. 이하, 도 1을 중심으로, 본 발명의 실시예에 따른 트랜지스터 어레이 구조를 사용한 전력소모가 없는 가변 감쇠기에 대하여 설명하되, 도 2 내지 도 5를 참조하기로 한다.FIG. 1 is a schematic diagram illustrating a circuit configuration of a power-free variable attenuator using a transistor array structure according to an embodiment of the present invention, FIG. 2 is a schematic diagram illustrating an example of a conventional fixed attenuator, and FIGS. 3 to 5 are diagrams illustrating performance test results of a power-free variable attenuator using a transistor array structure according to an embodiment of the present invention. Hereinafter, a power-free variable attenuator using a transistor array structure according to an embodiment of the present invention will be described with reference to FIG. 1, with reference to FIGS. 2 to 5.
도 1을 참조하면, 본 발명의 실시예에 따른 트랜지스터 어레이 구조를 사용한 전력소모가 없는 가변 감쇠기는, 입력단자(RFIN), 출력단자(RFOUT), 전압제어단자(Vctrl), 입력단자(RFIN)와 제1 노드(N1) 사이에 연결된 입력측 커패시터(C1), 출력단자(RFOUT)와 제2 노드(N2) 사이에 연결된 출력측 커패시터(C2), 제1 노드(N1)와 제2 노드(N2) 사이에 직렬로 연결된 인덕터(LX) 및 저항(RX), 제1 노드(N1)와 전압제어단자(Vctrl) 사이에 연결된 제1 트랜지스터 어레이(10), 제2 노드(N1)와 전압제어단자(Vctrl) 사이에 연결된 제2 트랜지스터 어레이(20)를 포함하여 구성될 수 있다.Referring to FIG. 1, a variable attenuator having no power consumption using a transistor array structure according to an embodiment of the present invention may be configured to include an input terminal (RFIN), an output terminal (RFOUT), a voltage control terminal (Vctrl), an input-side capacitor (C1) connected between the input terminal (RFIN) and a first node (N1), an output-side capacitor (C2) connected between the output terminal (RFOUT) and a second node (N2), an inductor (LX) and a resistor (RX) connected in series between the first node (N1) and the second node (N2), a first transistor array (10) connected between the first node (N1) and the voltage control terminal (Vctrl), and a second transistor array (20) connected between the second node (N1) and the voltage control terminal (Vctrl).
여기서, 제1 트랜지스터 어레이(10)는 N(N은 2이상의 자연수)개의 제1 트랜지스터 스테이지가 병렬로 연결되어 형성될 수 있고, 제2 트랜지스터 어레이(20)는 N개의 제2 트랜지스터 스테이지가 병렬로 연결되어 형성될 수 있다.Here, the first transistor array (10) can be formed by connecting N (N is a natural number greater than or equal to 2) first transistor stages in parallel, and the second transistor array (20) can be formed by connecting N second transistor stages in parallel.
여기서, 제1 트랜지스터 스테이지는 소스(Source)가 그라운드(Ground)에 연결된 제1 NMOS(N-channel metal oxide semiconductor) 트랜지스터(M11, …, M1n), 제1 NMOS 트랜지스터(M11, …, M1n)의 드레인(Drain)과 제1 노드(N1) 사이에 연결된 제1 인덕터(L11, …, L1n) 및 제1 NMOS 트랜지스터(M11, …, M1n)의 게이트(Gate)와 전압제어단자(Vctrl) 사이에 연결된 제1 저항(R11, …, R1n)을 포함하여 구성될 수 있다.Here, the first transistor stage may be configured to include a first NMOS (N-channel metal oxide semiconductor) transistor (M11, …, M1n) having a source connected to ground, a first inductor (L11, …, L1n) connected between a drain of the first NMOS transistor (M11, …, M1n) and a first node (N1), and a first resistor (R11, …, R1n) connected between a gate of the first NMOS transistor (M11, …, M1n) and a voltage control terminal (Vctrl).
그리고, 제2 트랜지스터 스테이지는 소스가 그라운드에 연결된 제2 NMOS 트랜지스터(M21, …, M2n), 제2 NMOS 트랜지스터(M21, …, M2n)의 드레인과 제2 노드(N2) 사이에 연결된 제2 인덕터(L21, …, L2n) 및 제2 NMOS 트랜지스터(M21, …, M2n)의 게이트와 전압제어단자(Vctrl) 사이에 연결된 제2 저항(R21, …, R2n)을 포함하여 구성될 수 있다.And, the second transistor stage may be configured to include a second NMOS transistor (M21, …, M2n) having a source connected to ground, a second inductor (L21, …, L2n) connected between the drain of the second NMOS transistor (M21, …, M2n) and a second node (N2), and a second resistor (R21, …, R2n) connected between the gate of the second NMOS transistor (M21, …, M2n) and a voltage control terminal (Vctrl).
이와 같은 본 발명의 실시예에 따른 트랜지스터 어레이 구조를 사용한 전력소모가 없는 가변 감쇠기는, 어레이에서 NMOS 트랜지스터의 수를 증가시키면 이득을 0으로부터 무한대까지 증가시킬 수 있다. 도 2에 도시된 바와 같은 기존 고정 감쇠기는 이득 및 위상에 제한이 있다. 본 발명의 실시예에 따른 가변 감쇠기는 어레이에서 NMOS 트랜지스터의 수를 증가시킬 때 위상 오류가 더 감소한다. 여러 개의 단일 스테이지에 대한 결과를 계산하였을 때, 위상은 거의 8도이고, 가변할 수 있는 이득의 변화량은 거의 7dB였다. 오른쪽 및 왼쪽에 각각 4개의 NMOS 트랜지스터를 사용하여 4개의 스테이지까지 증가시켰을 때, 이득의 변화량은 19dB까지 증가하고, 위상은 3도까지 감소한다. 이 개념에 따라 이득을 무한대까지 증가시키고, 위상을 감소시킬 수 있다. 이러한 구조로 동작하는 가변 감쇠기는 전력 소비가 거의 0에 가깝다는 장점을 갖는다.A power-free variable attenuator using a transistor array structure according to an embodiment of the present invention can increase the gain from 0 to infinity by increasing the number of NMOS transistors in the array. Conventional fixed attenuators, such as those illustrated in FIG. 2, have limitations in gain and phase. A variable attenuator according to an embodiment of the present invention further reduces phase error when increasing the number of NMOS transistors in the array. When the results for multiple single stages were calculated, the phase was nearly 8 degrees, and the variable gain variation was nearly 7 dB. When increasing to four stages using four NMOS transistors each on the right and left, the gain variation increased to 19 dB, and the phase decreased to 3 degrees. Based on this concept, the gain can be increased to infinity, and the phase can be decreased. A variable attenuator operating with this structure has the advantage of nearly zero power consumption.
트랜지스터 어레이(10, 20)의 총 저항은 어레이의 각 NMOS 트랜지스터의 개별 드레인-소스 저항의 역수의 합이며, 하기 수학식으로 계산될 수 있다.The total resistance of the transistor array (10, 20) is the sum of the reciprocals of the individual drain-source resistances of each NMOS transistor in the array, and can be calculated by the following mathematical formula.
트랜지스터 어레이의 총 저항 Rtotal과 관련된 신호의 위상 변화를 모델링한 방정식은 하기 수학식으로 나타낼 수 있다.The equation modeling the phase shift of the signal related to the total resistance R total of the transistor array can be expressed by the following mathematical formula.
여기서, 기준선 위상 변이는 로 표시되며, 상수 k 및 α는 Rtotal의 변화에 대한 위상 변이의 감도를 조정한다.Here, the baseline phase shift is , and the constants k and α adjust the sensitivity of the phase shift to changes in R total .
트랜지스터 어레이의 이득 변화는 하기 수학식으로 나타낼 수 있다.The gain change of a transistor array can be expressed by the following mathematical equation.
여기서, β는 전체 이득을 조정하고, γ는 NMOS 트랜지스터의 수 N의 변화에 따라 이득의 감도를 조정한다.Here, β adjusts the overall gain, and γ adjusts the sensitivity of the gain according to the change in the number N of NMOS transistors.
트랜지스터의 폭 w에 따라 증가하는 인덕턴스 L 및 기생용량 Cp(w)를 기반으로 공진 주파수 fr를 근사화한 방정식은 하기 수학식으로 나타낼 수 있다.The equation approximating the resonant frequency f r based on the inductance L and parasitic capacitance C p (w) that increase with the width w of the transistor can be expressed by the following mathematical formula.
이득은 수학식 3과 같이 어레이의 NMOS 트랜지스터의 수에 의해 제어된다. 이를 통해, 활성 트랜지스터의 수를 변경하여 이득을 무한하게 조정할 수 있으므로, 높고 유연한 이득 범위를 제공할 수 있다.The gain is controlled by the number of NMOS transistors in the array, as shown in Equation 3. This allows for infinite adjustment of the gain by varying the number of active transistors, thus providing a high and flexible gain range.
수학식 2는 위상 변이가 총 저항 Rtotal에 따라 대수적으로 감소함을 보여준다. 병렬 트랜지스터 구성을 통해 Rtotal을 줄임으로써, 위상 변이가 최소화되어 낮은 위상 변화를 달성할 수 있다.Equation 2 shows that the phase shift decreases logarithmically with the total resistance R total . By reducing R total through a parallel transistor configuration, the phase shift can be minimized, achieving low phase shift.
본 발명에서는, 0~1.2V의 제어전압 범위를 사용하여 설계 효율성이 향상되었으며, 드레인과 게이드 사이에 큰 전압 차이가 없어 전압이 게이트에만 인가되므로, 평균 전력 소비가 거의 0에 가깝다.In the present invention, design efficiency is improved by using a control voltage range of 0 to 1.2 V, and since there is no large voltage difference between the drain and the gate, the voltage is applied only to the gate, so the average power consumption is close to 0.
기생 성분을 관리하기 위하여 소형 인덕터를 전략적으로 사용하면, 안정적인 성능 및 낮은 위상 변화를 보장하는 동시에, 높은 이득 및 효율적인 전력 사용을 유지하므로, 고주파 어플리케이션에 이상적인 설계가 될 수 있다.Strategic use of small inductors to manage parasitic elements can ensure stable performance and low phase shift while maintaining high gain and efficient power usage, making the design ideal for high-frequency applications.
도 3은 본 발명의 실시예에 따른 트랜지스터 어레이 구조를 사용한 전력소모가 없는 가변 감쇠기의 이득 변화를 실험한 결과를 나타낸다.FIG. 3 shows the results of an experiment on the gain change of a variable attenuator without power consumption using a transistor array structure according to an embodiment of the present invention.
도 3을 참조하면, 본 발명의 감쇠기의 60GHz 트랜지스터 어레이는 4번째 스테이지에서 -1.7dB에서 -20.9dB까지 주목할 만한 이득 변화를 달성하여, 이의 결과는 하나의 구조에서 얻어진 제한된 가변 범위의 5dB를 크게 능가하는 결과이다. 적용된 어레이 구조에서 NMOS 트랜지스터의 수를 변경하여 이득을 무한히 조정할 수 있으므로, 기존 기술보다 더 뛰어난 유연성과 정밀도를 제공할 수 있다. -3도에 불과한 낮은 위상 변화와 기생 성분을 관리하기 위한 전략적 인덕터의 사용은 안정적이고 효율적인 성능을 보장하므로, 레이더 및 통신, 특히 향후 고급 동작을 요구하는 자율주행에 사용되는 자동차 센서 및 통신과 같은 고정밀 어플리케이션에 이상적이다. 또한, 평균 전력 소비가 거의 0에 가까운 0~1.2V 범위의 제어 전압으로 동작되어, 전력에 민감한 스마트폰 및 IoT 어플리케이션에 특히 적합하다. 이 혁신적인 설계는 CMOS 기반 감쇠기의 기능 범위를 확장할 뿐만 아니라, 동작 제약을 크게 줄여 고주파 신호 처리에 획기적인 발전을 가져올 수 있다.Referring to Figure 3, the 60 GHz transistor array of the present attenuator achieves a remarkable gain variation from -1.7 dB to -20.9 dB in the fourth stage, significantly exceeding the limited 5 dB range achieved with a single structure. The gain can be infinitely adjusted by varying the number of NMOS transistors in the applied array structure, providing greater flexibility and precision than existing technologies. The low phase variation of only -3 degrees and the strategic use of inductors to manage parasitic components ensure stable and efficient performance, making it ideal for high-precision applications such as radar and communications, particularly automotive sensors and communications for autonomous driving, which will require advanced operation in the future. Furthermore, the device operates with a control voltage range of 0 to 1.2 V, with near-zero average power consumption, making it particularly well-suited for power-sensitive smartphones and IoT applications. This innovative design not only expands the functional range of CMOS-based attenuators but also significantly reduces operational constraints, potentially leading to a breakthrough in high-frequency signal processing.
도 4는 본 발명의 실시예에 따른 트랜지스터 어레이 구조를 사용한 전력소모가 없는 가변 감쇠기의 위상 변화를 실험한 결과를 나타낸다.FIG. 4 shows the results of an experiment on the phase shift of a power-consuming variable attenuator using a transistor array structure according to an embodiment of the present invention.
도 4를 참조하면, 본 발명의 감쇠기의 4 스테이지 60GHz 트랜지스터 어레이는 S21 위상 변화를 -3도에 불과한 최소 수준으로 달성하여, 어레이 구조가 아닌 하나의 구조에서 얻은 가변 감쇠기에 비하여 위상 안정성 측면에서 우수한 성능을 보여준다. 이러한 혁신적인 설계는 어레이의 NMOS 트랜지스터 수를 동적으로 조정하여, 이러한 낮은 위상 오류를 촉진하여 고속 통신 및 레이더 시스템에 필수적인 정밀한 위상 제어를 가능하게 할 수 있다. NMOS 트랜지스터 수를 늘리면 어레이의 총 등가 저항이 효과적으로 감소하여, 수학식 2의 관계로 인해 위상 변이가 줄어든다. 더 많은 트랜지스터가 추가됨에 따라 위상 오류를 3도 미만으로 크게 줄이는 감쇠기의 이러한 기능은 엄격한 위상 및 이득 제어가 필요한 어플리케이션에서 고급 성능과 적응성을 강조한다.Referring to FIG. 4, the 4-stage 60 GHz transistor array of the attenuator of the present invention achieves a minimum S21 phase shift of only -3 degrees, demonstrating superior phase stability compared to a variable attenuator obtained from a single structure rather than an array structure. This innovative design can facilitate this low phase error by dynamically adjusting the number of NMOS transistors in the array, enabling precise phase control essential for high-speed communication and radar systems. Increasing the number of NMOS transistors effectively reduces the total equivalent resistance of the array, thereby reducing the phase shift due to the relationship in Equation 2. This ability of the attenuator to significantly reduce the phase error to less than 3 degrees as more transistors are added highlights its advanced performance and adaptability in applications requiring tight phase and gain control.
도 5는 본 발명의 실시예에 따른 트랜지스터 어레이 구조를 사용한 전력소모가 없는 가변 감쇠기의 S-파라미터를 실험한 결과를 나타낸다.FIG. 5 shows the experimental results of S-parameters of a power-consumption-free variable attenuator using a transistor array structure according to an embodiment of the present invention.
도 5를 참조하면, S11 및 S22는 입력 및 출력의 반사 계수로서, 포트에서 다시 반사되는 전력의 양을 나타내며, 이상적으로는 잘 매칭된 회로에서 가능한 한 낮다. S21은 입력에서 출력까지의 전송 계수를 나타내며, 얼마나 많은 신호 전력이 손실없이 장치를 통과하는지 보여준다. 이러한 파라미터를 측정하면, 시스템의 효율성, 이득 및 위상 무결성에 대한 중요한 데이터가 제공되며, 이는 신호 전파에 대한 정밀한 제어가 중요한 레이더 및 통신과 같은 고성능 어플리케이션에 필수적이다.Referring to Figure 5, S11 and S22 represent the reflection coefficients of the input and output, representing the amount of power reflected back from the ports. Ideally, this is as low as possible in a well-matched circuit. S21 represents the transmission coefficient from input to output, indicating how much signal power passes through the device without loss. Measuring these parameters provides crucial data on the efficiency, gain, and phase integrity of the system, which is essential for high-performance applications such as radar and communications, where precise control of signal propagation is crucial.
도 6은 본 발명의 다른 실시예에 따른 트랜지스터 어레이 구조를 사용한 전력소모가 없는 가변 감쇠기를 디지털 제어를 통해서 동작시키는 회로 구성을 개략적으로 예시하여 나타낸 도면이다.FIG. 6 is a schematic diagram illustrating a circuit configuration for operating a power-free variable attenuator using a transistor array structure according to another embodiment of the present invention through digital control.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 트랜지스터 어레이 구조를 사용한 전력소모가 없는 가변 감쇠기는, 제1 스위치(15), 제2 스위치(25), 디코더(Decoder)(30) 및 마이크로컨트롤러(Microcontroller)(40)를 더 포함하여 구성될 수 있다.Referring to FIG. 6, a power-consumption-free variable attenuator using a transistor array structure according to another embodiment of the present invention may further include a first switch (15), a second switch (25), a decoder (30), and a microcontroller (40).
즉, 제1 트랜지스터 스테이지는 소스가 그라운드에 연결된 제1 NMOS 트랜지스터(M11, …, M1n), 제1 NMOS 트랜지스터(M11, …, M1n)의 드레인(Drain)과 제1 노드(N1) 사이에 연결된 제1 인덕터(L11, …, L1n), 제1 NMOS 트랜지스터(M11, …, M1n)의 게이트에 연결된 제1 저항(R11, …, R1n) 및 제1 저항(R11, …, R1n)과 전압제어단자(VDD) 사이에 연결된 제1 스위치(15)를 포함하여 구성될 수 있다.That is, the first transistor stage may be configured to include a first NMOS transistor (M11, …, M1n) having a source connected to ground, a first inductor (L11, …, L1n) connected between a drain of the first NMOS transistor (M11, …, M1n) and a first node (N1), a first resistor (R11, …, R1n) connected to the gate of the first NMOS transistor (M11, …, M1n), and a first switch (15) connected between the first resistor (R11, …, R1n) and a voltage control terminal (VDD).
그리고, 제2 트랜지스터 스테이지는 소스가 그라운드에 연결된 제2 NMOS 트랜지스터(M21, …, M2n), 제2 NMOS 트랜지스터(M21, …, M2n)의 드레인과 제2 노드(N2) 사이에 연결된 제2 인덕터(L21, …, L2n), 제2 NMOS 트랜지스터(M21, …, M2n)의 게이트에 연결된 제2 저항(R21, …, R2n) 및 제2 저항(R21, …, R2n)과 전압제어단자(VDD) 사이에 연결된 제2 스위치(25)를 포함하여 구성될 수 있다.And, the second transistor stage may be configured to include a second NMOS transistor (M21, …, M2n) having a source connected to ground, a second inductor (L21, …, L2n) connected between the drain of the second NMOS transistor (M21, …, M2n) and a second node (N2), a second resistor (R21, …, R2n) connected to the gate of the second NMOS transistor (M21, …, M2n), and a second switch (25) connected between the second resistor (R21, …, R2n) and a voltage control terminal (VDD).
디코더(30)는 제1 스위치(15) 및 제2 스위치(25)를 온오프시키는 N개의 신호를 출력한다.The decoder (30) outputs N signals that turn the first switch (15) and the second switch (25) on and off.
마이크로컨트롤러(40)는 디코더(30)가 N개의 신호를 출력하도록, 디코더(30)로 M(N=2M)개의 제어신호를 출력한다.The microcontroller (40) outputs M (N=2 M ) control signals to the decoder (30) so that the decoder (30) outputs N signals.
도 6에 도시된 본 발명은 고급 CMOS 기술을 활용하여 정확한 이득 변화와 낮은 위상 변화를 달성하여, 최신 신호 처리의 성능과 신뢰성에 대한 중요한 요구 사항을 해결할 수 있다. 인덕터, 트랜지스터, 저항, 디코더 및 마이크로컨트롤러의 정교한 네트워크를 통합함으로써, 감쇠기는 신호 감쇠 및 위상을 동적으로 조정하여 광범위한 작동 조건에서 최적의 성능을 보장할 수 있다.The present invention, illustrated in Figure 6, leverages advanced CMOS technology to achieve precise gain variation and low phase variation, addressing critical performance and reliability requirements for modern signal processing. By integrating a sophisticated network of inductors, transistors, resistors, decoders, and microcontrollers, the attenuator dynamically adjusts signal attenuation and phase, ensuring optimal performance across a wide range of operating conditions.
이 감쇠기의 주요 구성 요소로는, RF의 입력(RFIN) 및 출력(RFOUT) 단자, 인덕터(L1n, L12, L11, L21, L22, L2n), 트랜지스터(M1n, M12, M11, M21, M22, M2n), 저항(R1n, R12, R11, R21, R22, R2n), 전원공급단자(VDD), 디코더 및 마이크로 컨트롤러가 있다.The main components of this attenuator include RF input (RFIN) and output (RFOUT) terminals, inductors (L1n, L12, L11, L21, L22, L2n), transistors (M1n, M12, M11, M21, M22, M2n), resistors (R1n, R12, R11, R21, R22, R2n), power supply terminal (VDD), decoder, and microcontroller.
RF 신호는 RFIN에 들어가고 RFOUT에서 나가기 전에, 인덕터와 트랜지스터에 의해 정의된 다양한 경로를 통해 라우팅될 수 있다. 인덕터는 RF 신호 경로의 임피던스 매칭, 필터링 및 튜닝에 중요한 역할을 하며, 트랜지스터는 트랜지스터를 켜고 끄도록 제어하는 스위치 역할을 한다. 이러한 트랜지스터는 안정적인 작동을 위하여, 특정 전압 레벨에 의해 바이어스 될 수 있다. 마이크로컨트롤러는 디코더로 전송되는 제어 신호를 생성하고, 디코더는 이 신호를 트랜지스터의 게이트 전압으로 변환하여 활성화되는 트랜지스터를 정밀하게 제어할 수 있다. 이 구성은 2M개의 서로 다른 상태를 허용한다. 여기서, M은 마이크로컨트롤러의 제어 라인 수이며, 신호 경로 조정 시 높은 수준의 유연성을 제공할 수 있다.Before entering the RFIN and exiting the RFOUT, the RF signal can be routed through various paths defined by inductors and transistors. Inductors play a crucial role in impedance matching, filtering, and tuning of the RF signal path, while transistors act as switches that control the on and off of the transistors. These transistors can be biased by specific voltage levels to ensure stable operation. The microcontroller generates control signals that are transmitted to the decoder, which then converts these signals into gate voltages for the transistors, enabling precise control of which transistors are activated. This configuration allows for 2M different states, where M is the number of control lines on the microcontroller, providing a high degree of flexibility in signal path tuning.
이러한 트랜지스터 어레이 감쇠기의 작동 원리는, RF 신호 경로를 동적으로 제어하여, 원하는 감쇠 특성을 달성하는 것이다. 마이크로컨트롤러가 특정 바이어스 신호 세트를 디코더에 보내면, 디코더는 이를 트랜지스터의 게이트 제어 신호로 변환한다. 어떤 트랜지스터가 활성화되는지에 따라 RF 신호는 인덕터와 저항의 다양한 조합을 통해 라우팅되어, 신호의 감쇠와 위상을 조정한다. 인덕터는 고주파수에서 특히 문제가 되는 기생 용량을 완화하여, 신호의 무결성을 유지하는데 도움이 된다. 저항은 트랜지스터가 최적의 파라미터 내에서 작동하도록 유지하는데 필요한 바이어스를 제공한다. 이 설계를 통해 -1.7dB에서 -20.9dB까지 광범위한 이득 조정이 가능하며, 4단 감쇠기에서 단 -3도의 낮은 위상 변화를 유지할 수 있다. 활성 트랜지스터 수를 유연하게 제어할 수 있어, 감쇠 및 위상을 정밀하게 조정할 수 있으므로, 이 감쇠기는 성능과 신뢰성을 모두 요구하는 고주파 애플리케이션에 매우 적합하다.These transistor array attenuators operate by dynamically controlling the RF signal path to achieve the desired attenuation characteristics. A microcontroller sends a specific set of bias signals to the decoder, which then converts these into gate control signals for the transistors. Depending on which transistors are activated, the RF signal is routed through various combinations of inductors and resistors, adjusting the signal's attenuation and phase. The inductors help maintain signal integrity by mitigating parasitic capacitance, which is particularly problematic at high frequencies. The resistors provide the bias necessary to keep the transistors operating within their optimal parameters. This design allows for a wide range of gain adjustments, from -1.7 dB to -20.9 dB, while maintaining a low phase shift of only -3 degrees in a four-stage attenuator. Flexible control over the number of active transistors allows for precise attenuation and phase adjustment, making these attenuators ideal for high-frequency applications that require both performance and reliability.
상기한 본 발명의 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 청구범위에 속하는 것으로 보아야 할 것이다.The above-described embodiments of the present invention are disclosed for the purpose of illustration, and those skilled in the art with common knowledge of the present invention will be able to make various modifications, changes, and additions within the spirit and scope of the present invention, and such modifications, changes, and additions should be considered to fall within the scope of the following claims.
RFIN: 입력단자
RFOUT: 출력단자
Vctrl: 전압제어단자
C1: 입력측 커패시터
C2: 출력측 커패시터
LX: 인덕터
RX: 저항
N1: 제1 노드
N2: 제2 노드
10: 제1 트랜지스터 어레이
15: 제1 스위치
20: 제2 트랜지스터 어레이
25: 제2 스위치
30: 디코더(Decoder)
40: 마이크로컨트롤러(Microcontroller)RFIN: Input terminal
RFOUT: Output terminal
Vctrl: voltage control terminal
C1: Input side capacitor
C2: Output side capacitor
LX: Inductor
RX: Resistance
N1: First node
N2: Second node
10: First transistor array
15: First switch
20: Second transistor array
25: Second switch
30: Decoder
40: Microcontroller
Claims (6)
입력단자;
출력단자;
전압제어단자;
상기 입력단자와 제1 노드 사이에 연결된 입력측 커패시터;
상기 출력단자와 제2 노드 사이에 연결된 출력측 커패시터;
상기 제1 노드와 상기 제2 노드 사이에 직렬로 연결된 인덕터 및 저항;
상기 제1 노드와 상기 전압제어단자 사이에 연결된 제1 트랜지스터 어레이;
상기 제2 노드와 상기 전압제어단자 사이에 연결된 제2 트랜지스터 어레이를 포함하되,
상기 제1 트랜지스터 어레이는 N(N은 2이상의 자연수)개의 제1 트랜지스터 스테이지가 병렬로 연결되어 형성되고,
상기 제1 트랜지스터 스테이지는,
소스(Source)가 그라운드(Ground)에 연결된 제1 NMOS(N-channel metal oxide semiconductor) 트랜지스터;
상기 제1 NMOS 트랜지스터의 드레인(Drain)과 상기 제1 노드 사이에 연결된 제1 인덕터; 및
상기 제1 NMOS 트랜지스터의 게이트(Gate)와 상기 전압제어단자 사이에 연결된 제1 저항을 포함하고,
상기 제2 트랜지스터 어레이는 상기 N개의 제2 트랜지스터 스테이지가 병렬로 연결되어 형성되고,
상기 제2 트랜지스터 스테이지는,
소스가 그라운드에 연결된 제2 NMOS 트랜지스터;
상기 제2 NMOS 트랜지스터의 드레인과 상기 제2 노드 사이에 연결된 제2 인덕터; 및
상기 제2 NMOS 트랜지스터의 게이트와 상기 전압제어단자 사이에 연결된 제2 저항을 포함하고,
상기 제1 트랜지스터 스테이지는,
상기 제1 저항과 상기 전압제어단자 사이에 연결된 제1 스위치를 더 포함하고,
상기 제2 트랜지스터 스테이지는,
상기 제2 저항과 상기 전압제어단자 사이에 연결된 제2 스위치를 더 포함하고,
상기 가변 감쇠기는,
상기 제1 스위치 및 상기 제2 스위치를 온오프시키는 상기 N개의 신호를 출력하는 디코더(Decoder); 및
상기 디코더가 상기 N개의 신호를 출력하도록, 상기 디코더로 M(N=2M)개의 제어신호를 출력하는 마이크로컨트롤러(Microcontroller)를 더 포함하는 것을 특징으로 하는 트랜지스터 어레이 구조를 사용한 전력소모가 없는 가변 감쇠기.In a power-consumption-free variable attenuator using a transistor array structure,
input terminal;
Output terminal;
voltage control terminal;
An input-side capacitor connected between the input terminal and the first node;
An output-side capacitor connected between the output terminal and the second node;
An inductor and a resistor connected in series between the first node and the second node;
A first transistor array connected between the first node and the voltage control terminal;
Including a second transistor array connected between the second node and the voltage control terminal,
The above first transistor array is formed by connecting N (N is a natural number greater than or equal to 2) first transistor stages in parallel,
The above first transistor stage,
A first NMOS (N-channel metal oxide semiconductor) transistor having its source connected to ground;
A first inductor connected between the drain of the first NMOS transistor and the first node; and
Includes a first resistor connected between the gate of the first NMOS transistor and the voltage control terminal,
The second transistor array is formed by connecting the N second transistor stages in parallel,
The above second transistor stage,
A second NMOS transistor with the source connected to ground;
a second inductor connected between the drain of the second NMOS transistor and the second node; and
A second resistor connected between the gate of the second NMOS transistor and the voltage control terminal is included,
The above first transistor stage,
Further comprising a first switch connected between the first resistor and the voltage control terminal,
The above second transistor stage,
Further comprising a second switch connected between the second resistor and the voltage control terminal,
The above variable attenuator,
A decoder that outputs the N signals that turn the first switch and the second switch on and off; and
A power-free variable attenuator using a transistor array structure, characterized in that it further includes a microcontroller that outputs M (N=2 M ) control signals to the decoder so that the decoder outputs the N signals.
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| KR20220054000A (en) * | 2020-10-23 | 2022-05-02 | 고려대학교 산학협력단 | Compact digital attenuator |
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