KR102855183B1

KR102855183B1 - 신호 수신 장치

Info

Publication number: KR102855183B1
Application number: KR1020210077333A
Authority: KR
Inventors: 강영산; 김병술; 김수형; 조준호
Original assignee: 삼성전자주식회사
Priority date: 2021-06-15
Filing date: 2021-06-15
Publication date: 2025-09-03
Anticipated expiration: 2041-06-15
Also published as: CN115483938A; US20220399955A1; US11870570B2; KR20220167947A

Abstract

신호 수신 장치가 제공된다. 신호 수신 장치는, 입력 신호를 샘플링하여, 샘플링 값을 출력하는 샘플링 장치, 및 샘플링 값을 기초로 데이터를 출력하는 출력 회로를 포함하되, 출력 회로는, 제1 제어 신호에 응답하여, 샘플링 장치가 출력한 제1 내지 제3 샘플링 값에 대해 다수 투표(majority voting)를 수행하여 데이터를 출력하고, 제2 제어 신호에 응답하여, 샘플링 장치가 출력한 제4 내지 제6 샘플링 값을 기초로 데이터와, 제1 및 제2 에러 카운트 신호를 출력하되, 제1 에러 카운트 신호는, 입력 신호를 레퍼런스 조건에서 샘플링한 제4 샘플링 값과, 입력 신호를 제1 오프셋 조건에서 샘플링한 제5 샘플링 값을 비교하여 생성되고, 제2 에러 카운트 신호는, 입력 신호를 레퍼런스 조건에서 샘플링한 제4 샘플링 값과, 입력 신호를 제1 오프셋 조건과 다른 제2 오프셋 조건에서 샘플링한 제6 샘플링 값을 비교하여 생성된다.

Description

신호 수신 장치{Signal receiving device}

본 발명은 신호 수신 장치에 관한 것이다.

채널에 송수신되는 신호의 품질 특성을 파악하기 위해 EOM(Eye Open Monitor)이 사용되고 있다. 예를 들어, 메모리 시스템에서 신호 수신단(예를 들어, 메모리 장치의 수신기)에 수신된 신호의 아이(eye)를 측정하여 메모리 장치와 호스트 장치 간의 신호 송수신 품질을 향상시킬 수 있다. 이러한 EOM이 고속으로 수행될수록 전자 장치의 동작 속도가 향상될 수 있다.

한편 예를 들어, 자율 주행 차량에 장착되는 전자 장치의 경우, 여러 구동 환경(예를 들어, 고온 환경 및 저온 환경)에서 일관되고 신뢰성 있는 신호 송수신이 필요하다. 따라서, 이를 고려하여 신호 수신 장치를 설계할 필요가 있다.

본 발명이 해결하고자 하는 기술적 과제는 고속 EOM 동작이 가능하고 신뢰성 있는 신호 수신이 가능한 신호 수신 장치를 제공하는 것이다.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 신호 수신 장치는, 입력 신호를 샘플링하여, 샘플링 값을 출력하는 샘플링 장치, 및 샘플링 값을 기초로 데이터를 출력하는 출력 회로를 포함하되, 출력 회로는, 제1 제어 신호에 응답하여, 샘플링 장치가 출력한 제1 내지 제3 샘플링 값에 대해 다수 투표(majority voting)를 수행하여 데이터를 출력하고, 제2 제어 신호에 응답하여, 샘플링 장치가 출력한 제4 내지 제6 샘플링 값을 기초로 데이터와, 제1 및 제2 에러 카운트 신호를 출력하되, 제1 에러 카운트 신호는, 입력 신호를 레퍼런스 조건에서 샘플링한 제4 샘플링 값과, 입력 신호를 제1 오프셋 조건에서 샘플링한 제5 샘플링 값을 비교하여 생성되고, 제2 에러 카운트 신호는, 입력 신호를 레퍼런스 조건에서 샘플링한 제4 샘플링 값과, 입력 신호를 제1 오프셋 조건과 다른 제2 오프셋 조건에서 샘플링한 제6 샘플링 값을 비교하여 생성된다.

상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 신호 수신 장치는, 수신된 입력 신호에 대해 제1 처리(processing)를 수행하여 제1 처리 신호(processed signal)를 생성하는 제1 신호 처리 장치, 입력 신호에 대해 제1 처리와 다른 제2 처리를 수행하여 제2 처리 신호를 생성하는 제2 신호 처리 장치, 입력 신호에 대해 제1 및 제2 처리와 다른 제3 처리를 수행하여 제3 처리 신호를 생성하는 제3 신호 처리 장치, 제1 처리 신호를 기초로 클럭 신호를 복원하여 복원된 클럭 신호를 생성하는 클럭 복원 회로, 복원된 클럭 신호와 레퍼런스 전압을 기초로 제1 처리 신호로부터 제1 샘플링 값을 추출하는 제1 샘플러, 복원된 클럭 신호에 제1 수평 오프셋을 적용한 제1 오프셋 클럭 신호와 레퍼런스 전압에 제1 수직 오프셋을 적용한 제1 오프셋 전압을 기초로 제2 처리 신호로부터 제2 샘플링 값을 추출하는 제2 샘플러, 복원된 클럭 신호에 제2 수평 오프셋을 적용한 제2 오프셋 클럭 신호와 레퍼런스 전압에 제2 수직 오프셋을 적용한 제2 오프셋 전압을 기초로 제3 처리 신호로부터 제3 샘플링 값을 추출하는 제3 샘플러, 및 제1 내지 제3 샘플링 값에 대해 다수 투표(majority voting)를 수행하여 데이터를 출력하는 출력 회로를 포함한다.

상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 신호 수신 장치는, 수신된 입력 신호를 기초로 클럭 신호를 복원하여 복원된 클럭 신호를 생성하는 클럭 복원 회로, 복원된 클럭 신호와 레퍼런스 전압을 기초로 입력 신호로부터 제1 샘플링 값을 추출하는 제1 샘플러, 복원된 클럭 신호에 제1 수평 오프셋을 적용한 제1 오프셋 클럭 신호와 레퍼런스 전압에 제1 수직 오프셋을 적용한 제1 오프셋 전압을 기초로 입력 신호로부터 제2 샘플링 값을 추출하는 제2 샘플러, 복원된 클럭 신호에 제2 수평 오프셋을 적용한 제2 오프셋 클럭 신호와 레퍼런스 전압에 제2 수직 오프셋을 적용한 제2 오프셋 전압을 기초로 입력 신호로부터 제3 샘플링 값을 추출하는 제3 샘플러, 및 제1 샘플링 값과 제2 샘플링 값을 비교하여 제1 에러 카운트 신호를 출력하고, 제1 샘플링 값과 제3 샘플링 값을 비교하여 제2 에러 카운트 신호를 출력하는 출력 회로를 포함한다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

도 1은 몇몇 실시예에 따른 메모리 시스템을 도시한 도면이다.
도 2는 도 1의 UIC(UFS interconnect) 레이어를 도시한 도면이다.
도 3은 도 2의 CDR 블록을 도시한 도면이다.
도 4는 도 3의 출력 회로를 도시한 도면이다.
도 5는 도 1의 UFS 디바이스 컨트롤러, 스토리지 인터페이스 및 비휘발성 스토리지를 재구성하여 도시한 도면이다.
도 6은 도 5의 스토리지 장치를 나타내는 예시적인 블록도이다.
도 7은 몇몇 실시예에 따른 3D V-NAND 구조에 대해 설명하기 위한 도면이다.
도 8은 메모리 장치의 신호 수신 장치가 EOM 인에이블 모드로 동작하는 것을 설명하기 위한 순서도이다.
도 9 내지 도 16은 메모리 장치의 신호 수신 장치가 EOM 인에이블 모드로 동작하는 것을 설명하기 위한 도면들이다.
도 17은 메모리 장치의 신호 수신 장치가 EOM 디스에이블 모드로 동작하는 것을 설명하기 위한 도면이다.
도 18은 다른 몇몇 실시예에 따른 메모리 장치의 신호 수신 장치를 도시한 도면이다.
도 19는 다른 몇몇 실시예에 따른 메모리 시스템을 도시한 도면이다.
도 20은 또 다른 몇몇 실시예에 따른 메모리 시스템을 도시한 도면이다.
도 21은 몇몇 실시예에 따른 데이터 송수신 시스템을 도시한 도면이다.
도 22는 몇몇 실시예에 따른 메모리 시스템이 채용된 차량(vehicle)을 도시한 도면이다.

이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.

도 1은 몇몇 실시예에 따른 메모리 시스템을 도시한 도면이다. 도 2는 도 1의 UIC(UFS interconnect) 레이어를 도시한 도면이다. 도 3은 도 2의 CDR 블록을 도시한 도면이다. 도 4는 도 3의 출력 회로를 도시한 도면이다.

이하에서는, 본 발명의 기술적 사상에 따른 메모리 시스템을 JEDEC(Joint Electron Device Engineering Council)에서 발표하는 UFS(Universal Flash Storage) 표준(standard)을 따르는 시스템을 예로 들어 설명할 것이나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니며, 동일한 기술적 사상의 범위 내에서 실시되는 메모리 시스템의 양태는 얼마든지 다르게 변형되어 실시될 수 있다.

도 1을 참조하면, 메모리 시스템(1)은 호스트 장치(100), 메모리 장치(200) 및 UFS 인터페이스(300)를 포함할 수 있다.

호스트 장치(100)와 메모리 장치(200)는 UFS 인터페이스(300)를 통해 상호 연결될 수 있다. 몇몇 실시예에서, 호스트 장치(100)는 애플리케이션 프로세서(application processor)의 일부로서 구현될 수 있다.

호스트 장치(100)는 UFS 호스트 컨트롤러(110), 애플리케이션(120), UFS 드라이버(130), 호스트 메모리(140) 및 UIC(UFS interconnect) 레이어(150)를 포함할 수 있다.

메모리 장치(200)는 UFS 디바이스 컨트롤러(210), 비휘발성 스토리지(220), 스토리지 인터페이스(230), 디바이스 메모리(240), UIC 레이어(250) 및 레귤레이터(260)를 포함할 수 있다.

비휘발성 스토리지(220)는 복수의 스토리지 유닛(221)으로 구성될 수 있으며, 이와 같은 스토리지 유닛(221)은 2D 구조 혹은 3D 구조의 V-NAND 플래시 메모리를 포함할 수 있으나, PRAM 및/또는 RRAM 등의 다른 종류의 비휘발성 메모리를 포함할 수도 있다.

UFS 디바이스 컨트롤러(210)와 비휘발성 스토리지(220)는 스토리지 인터페이스(230)를 통해 서로 연결될 수 있다. 스토리지 인터페이스(230)는 토글(Toggle) 혹은 온파이(ONFI)와 같은 표준 규약을 준수하도록 구현될 수 있다. 토글을 이용한 UFS 디바이스 컨트롤러(210)와 비휘발성 스토리지(220) 간의 동작에 대해서는 후술한다.

애플리케이션(120)은 메모리 장치(200)의 기능을 이용하기 위해 메모리 장치(200)와의 통신을 원하는 프로그램을 의미할 수 있다. 애플리케이션(120)은 메모리 장치(200)에 대한 입출력을 위해 입출력 요청(input-output request, IOR)을 UFS 드라이버(130)로 전송할 수 있다. 입출력 요청(IOR)은 데이터의 리드(read) 요청, 라이트(write) 요청 및/또는 소거(erase) 요청 등을 의미할 수 있으나, 반드시 이에 제한되는 것은 아니다.

UFS 드라이버(130)는 UFS-HCI(host controller interface)를 통해 UFS 호스트 컨트롤러(110)를 관리할 수 있다. UFS 드라이버(130)는 애플리케이션(120)에 의해 생성된 입출력 요청을 UFS 표준에 의해 정의된 UFS 명령으로 변환하고, 변환된 UFS 명령을 UFS 호스트 컨트롤러(110)로 전달할 수 있다. 하나의 입출력 요청은 복수의 UFS 명령으로 변환될 수 있다. UFS 명령은 기본적으로 SCSI(Small Computer System Interface) 표준에 의해 정의된 명령일 수 있지만, UFS 표준 전용 명령일 수도 있다.

UFS 호스트 컨트롤러(110)는 UFS 드라이버(130)에 의해 변환된 UFS 명령을 UIC 레이어(150)와 UFS 인터페이스(300)를 통해 메모리 장치(200)의 UIC 레이어(250)로 전송할 수 있다. 이 과정에서, UFS 호스트 컨트롤러(110)의 UFS 호스트 레지스터(111)는 명령 큐(command queue, CQ)로서의 역할을 수행할 수 있다.

호스트 장치(100) 측의 UIC 레이어(150)는 MIPI M-PHY와 MIPI UniPro를 포함할 수 있으며, 메모리 장치(200) 측의 UIC 레이어(250) 또한 MIPI M-PHY와 MIPI UniPro를 포함할 수 있다.

UFS 인터페이스(300)는 기준 클락(REF_CLK)을 전송하는 라인, 메모리 장치(200)에 대한 하드웨어 리셋 신호(RESET_n)를 전송하는 라인, 차동 입력 신호 쌍(DIN_T와 DIN_C)을 전송하는 한 쌍의 라인 및 차동 출력 신호 쌍(DOUT_T와 DOUT_C)을 전송하는 한 쌍의 라인을 포함할 수 있다.

호스트 장치(100)로부터 메모리 장치(200)로 제공되는 기준 클락의 주파수 값은 19.2MHz, 26MHz, 38.4MHz 및 52MHz의 네 개의 값 중 하나일 수 있으나, 반드시 이에 제한되지는 않는다. 호스트 장치(100)는 동작 중에도, 즉 호스트 장치(100)와 메모리 장치(200) 사이에서 데이터 송수신이 수행되는 중에도 기준 클락의 주파수 값을 변경할 수 있다.

메모리 장치(200)는 위상 동기 루프(phase-locked loop, PLL) 등을 이용하여, 호스트 장치(100)로부터 제공받은 기준 클락으로부터 다양한 주파수의 클락을 생성할 수 있다. 또한, 호스트 장치(100)는 기준 클락의 주파수 값을 통해 호스트 장치(100)와 메모리 장치(200) 간의 데이터 레이트(data rate)의 값을 설정할 수도 있다. 즉, 상기 데이터 레이트의 값은 기준 클락의 주파수 값에 의존하여 결정될 수 있다.

UFS 인터페이스(300)는 복수의 레인들(multiple lanes)을 지원할 수 있으며, 각 레인은 차동(differential) 쌍으로 구현될 수 있다. 예컨대, UFS 인터페이스(300)는 하나 이상의 수신 레인(receive lane)과 하나 이상의 송신 레인(transmit lane)을 포함할 수 있다. 도 1에서, 차동 입력 신호 쌍(DIN_T와 DIN_C)을 전송하는 한 쌍의 라인은 수신 레인을, 차동 출력 신호 쌍(DOUT_T와 DOUT_C)을 전송하는 한 쌍의 라인은 송신 레인을 각각 구성할 수 있다. 도 1에서는 하나의 송신 레인과 하나의 수신 레인을 도시하였지만, 송신 레인과 수신 레인의 수는 변형되어 실시될 수 있다.

수신 레인 및 송신 레인은 직렬 통신(serial communication) 방식으로 데이터를 전송할 수 있으며, 수신 레인과 송신 레인이 분리된 구조에 의해 호스트 장치(100)와 메모리 장치(200) 간의 풀 듀플렉스(full-duplex) 방식의 통신이 가능하다. 즉, 메모리 장치(200)는 수신 레인을 통해 호스트 장치(100)로부터 데이터를 수신받는 동안에도, 송신 레인을 통해 호스트 장치(100)로 데이터를 송신할 수 있다. 또한, 호스트 장치(100)로부터 메모리 장치(200)로의 명령과 같은 제어 데이터와, 호스트 장치(100)가 메모리 장치(200)의 비휘발성 스토리지(220)에 저장하고자 하거나 비휘발성 스토리지(220)로부터 리드하고자 하는 사용자 데이터는 동일한 레인을 통해 전송될 수 있다. 이에 따라, 호스트 장치(100)와 메모리 장치(200) 간에는 한 쌍의 수신 레인과 한 쌍의 송신 레인 외에 데이터 전송을 위한 별도의 레인이 더 구비될 필요가 없다.

도 2를 참조하면, 메모리 장치(200)의 신호 수신 장치 역할을 하는 UIC 레이어(250)는 아날로그 프론트 앤드(AFE: Analog Front End)(251), CDR 블록(253), 디코더(256), 디스크램블러(257), 심볼 제거기(258), 레인 병합기(259) 및 심볼 번역기(259a)를 포함할 수 있다.

아날로그 프론트 앤드(251)는 호스트 장치(도 1의 100)로부터 차동 입력 신호 쌍(DIN_T와 DIN_C)을 제공받고, 소정의 처리를 수행하여 직렬 신호(SS)를 출력할 수 있다. 몇몇 실시예에서, 호스트 장치(도 1의 100)는 직렬 신호(serial signal)인 차동 입력 신호 쌍(DIN_T와 DIN_C)을 아날로그 프론트 앤드(251)에 제공하고, 아날로그 프론트 앤드(251)는 이로부터 직렬 신호(SS)를 출력할 수 있다.

CDR 블록(253)은 클럭 데이터 리커버리(CDR; Clock Data Recovery)와 데이터 병렬화(deserialize)를 수행하여 N(N은 자연수)비트의 신호를 출력할 수 있다. 본 실시예에서, CDR 블록(253)은 EOM 디스에이블(disable) 모드에서, 입력된 직렬 신호(SS)를 기초로 다수 투표(majority voting)를 수행하여 데이터를 추출하고, EOM 인에이블(enable) 모드에서, 입력된 직렬 신호(SS)를 기초로 호스트 장치(도 1의 100)와의 통신 채널의 신호 품질을 측정하기 위해 EOM 동작을 수행할 수 있다.

몇몇 실시예에서, CDR 블록(253)에서 수행되는 EOM 동작은 예를 들어, SFR(Special Function Register, 252)를 이용하여 수행될 수 있으나, 실시예들이 이에 제한되는 것은 아니다.

도 3을 참조하면, CDR 블록(253)은 신호 처리 장치들(SPD1~SPD3), 클럭 복원 회로(CDRC), 샘플러들(SAM1~SAM3), 스위치들(SW1, SW2) 및 출력 회로(OC)를 포함할 수 있다.

복수의 신호 처리 장치들(SPD1~SPD3)은 직렬 신호(SS)에 대해 각각 서로 다른 처리(processing)을 수행할 수 있다.

신호 처리 장치(SPD1)는 직렬 신호(SS)에 대해 제1 처리를 수행하여 처리 신호(PS1)를 생성하고, 신호 처리 장치(SPD2)는 직렬 신호(SS)에 대해 제1 처리와 다른 제2 처리를 수행하여 처리 신호(PS2)를 생성하고, 신호 처리 장치(SPD3)는 직렬 신호(SS)에 대해 제1 및 제2 처리와 다른 제3 처리를 수행하여 처리 신호(PS3)를 생성할 수 있다. 여기서, 제1 내지 제3 처리는 각각 다른 처리일 수 있다.

몇몇 실시예에서, 신호 처리 장치(SPD1)는 예를 들어, 제1 설정 값(EQS1)으로 설정된 이퀄라이저(EQ1)를 포함하고, 신호 처리 장치(SPD2)는 예를 들어, 제1 설정 값(EQS1)과 다른 제2 설정 값(EQS2)으로 설정된 이퀄라이저(EQ2)를 포함하고, 신호 처리 장치(SPD3)는 예를 들어, 제1 및 제2 설정 값(EQS1, EQS3)으로 설정된 이퀄라이저(EQ3)를 포함할 수 있다.

이 경우, 신호 처리 장치(SPD1)는 직렬 신호(SS)에 대해 제1 설정 값(EQS1)으로 이퀄라이징(equalizing)을 수행하여 처리 신호(PS1)를 생성하고, 신호 처리 장치(SPD2)는 직렬 신호(SS)에 대해 제2 설정 값(EQS2)으로 이퀄라이징을 수행하여 처리 신호(PS2)를 생성하고, 신호 처리 장치(SPD3)는 직렬 신호(SS)에 대해 제3 설정 값(EQS3)으로 이퀄라이징을 수행하여 처리 신호(PS3)를 생성할 수 있다.

도 3에서는 신호 처리 장치들(SPD1~SPD3)이 각각 이퀄라이저들(EQ1~EQ3)인 것을 예시하였으나, 본 발명의 기술적 사상에 따른 실시예들이 이에 제한되는 것은 아니다.

클럭 복원 회로(CDRC)는 직렬 신호(SS)를 기초로 클럭을 복원하고, 복원된 클럭 신호(RCK)를 출력할 수 있다. 예를 들어, 클럭 복원 회로(CDRC)는 처리 신호(PS1)로부터 클럭을 복원하고, 복원된 클럭 신호(RCK)를 출력할 수 있다.

샘플러(SAM1)는 클럭 복원 회로(CDRC)로부터 제공된 복원된 클럭 신호(RCK)와 레퍼런스 전압(VREF)을 기초로, 처리 신호(PS1)로부터 샘플링 값(SAV1)을 추출할 수 있다.

샘플러(SAM2)는 복원된 클럭 신호(RCK)에 수평 오프셋(dX1)을 적용한 오프셋 클럭 신호(dX1RCK)와 레퍼런스 전압(VREF)에 수직 오프셋(dY1)을 적용한 오프셋 전압(dY1VREF)을 기초로, 처리 신호(PS2)로부터 샘플링 값(SAV2)을 추출할 수 있다.

샘플러(SAM3)는 복원된 클럭 신호(RCK)에 수평 오프셋(dX2)을 적용한 오프셋 클럭 신호(dX2RCK)와 레퍼런스 전압(VREF)에 수직 오프셋(dY2)을 적용한 오프셋 전압(dY2VREF)을 기초로, 처리 신호(PS3)로부터 샘플링 값(SAV3)을 추출할 수 있다.

본 실시예에서, CDR 블록(253)이 EOM 디스에이블 모드에서 동작하는 경우의 수평 오프셋(dX1), 수평 오프셋(dX2), 수직 오프셋(dY1), 수직 오프셋(dY2)은 CDR 블록(253)이 EOM 인에이블 모드에서 동작하는 경우의 수평 오프셋(dX1), 수평 오프셋(dX2), 수직 오프셋(dY1), 수직 오프셋(dY2)과 서로 다를 수 있다.

예를 들어, CDR 블록(253)이 EOM 디스에이블 모드에서 동작하는 경우의 수평 오프셋(dX1), 수평 오프셋(dX2), 수직 오프셋(dY1), 수직 오프셋(dY2)은 모두 0일 수 있다. 이 경우, 오프셋 클럭 신호(dX1RCK)와 오프셋 클럭 신호(dX2RCK)는 모두 복원된 클럭 신호(RCK)와 동일하고, 오프셋 전압(dY1VREF)과 오프셋 전압(dY2VREF)은 모두 레퍼런스 전압(VREF)과 동일할 수 있다.

한편, CDR 블록(253)이 EOM 인에이블 모드에서 동작하는 경우의 수평 오프셋(dX1), 수평 오프셋(dX2), 수직 오프셋(dY1), 수직 오프셋(dY2)은 서로 다를 수 있다. 예를 들어, 수평 오프셋(dX1)은 수평 오프셋(dX2)과 다르고, 수직 오프셋(dY1)은 수직 오프셋(dY2)과 다를 수 있다.

몇몇 실시예에서, CDR 블록(253)이 EOM 인에이블 모드에서 동작하는 경우, 수평 오프셋(dX1)이 a(a는 실수)일 때, 수평 오프셋(dX2)은 -a일 수 있다. 또한, CDR 블록(253)이 EOM 인에이블 모드에서 동작하는 경우, 수직 오프셋(dY1)이 b(b는 실수)일 때, 수직 오프셋(dY2)은 -b일 수 있다. 하지만, 실시예들이 이에 제한되는 것은 아니며, 수평 오프셋(dX1), 수평 오프셋(dX2), 수직 오프셋(dY1), 수직 오프셋(dY2)은 다르게 변형되어 실시될 수도 있다.

스위치(SW1)는 제어 신호(EOM_E)에 의해 제어되어 샘플러(SAM2)에 제공되는 처리 신호를 결정할 수 있다. 예를 들어, 스위치(SW1)는 제어 신호(EOM_E)의 신호 레벨이 EOM 디스에이블을 지시하는 논리 로우 레벨(logical low level)인 것에 응답하여, 신호 처리 장치(SPD2)와 샘플러(SAM2)를 연결할 수 있다. 이에 따라, 신호 처리 장치(SPD2)의 출력인 처리 신호(PS2)가 샘플러(SAM2)에 제공될 수 있다. 그리고, 스위치(SW1)는 제어 신호(EOM_E)의 신호 레벨이 EOM 인에이블을 지시하는 논리 하이 레벨(logical high level)인 것에 응답하여, 신호 처리 장치(SPD1)와 샘플러(SAM2)를 연결할 수 있다. 이에 따라, 신호 처리 장치(SPD1)의 출력인 처리 신호(PS1)가 샘플러(SAM2)에 제공될 수 있다.

스위치(SW2)는 제어 신호(EOM_E)에 의해 제어되어 샘플러(SAM3)에 제공되는 처리 신호를 결정할 수 있다. 예를 들어, 스위치(SW2)는 제어 신호(EOM_E)의 신호 레벨이 EOM 디스에이블을 지시하는 논리 로우 레벨인 것에 응답하여, 신호 처리 장치(SPD3)와 샘플러(SAM3)를 연결할 수 있다. 이에 따라, 신호 처리 장치(SPD3)의 출력인 처리 신호(PS3)가 샘플러(SAM3)에 제공될 수 있다. 그리고, 스위치(SW2)는 제어 신호(EOM_E)의 신호 레벨이 EOM 인에이블을 지시하는 논리 하이 레벨인 것에 응답하여, 신호 처리 장치(SPD1)와 샘플러(SAM3)를 연결할 수 있다. 이에 따라, 신호 처리 장치(SPD1)의 출력인 처리 신호(PS1)가 샘플러(SAM3)에 제공될 수 있다.

도 3에서는, 샘플러(SAM2)가 EOM 디스에이블 모드에서 신호 처리 장치(SPD2)의 출력을 제공받고, EOM 인에이블 모드에서 신호 처리 장치(SPD1)의 출력을 제공받기 위한 예시적인 구성으로 스위치(SW1)를 도시하고, 샘플러(SAM3)가 EOM 디스에이블 모드에서 신호 처리 장치(SPD3)의 출력을 제공받고, EOM 인에이블 모드에서 신호 처리 장치(SPD1)의 출력을 제공받기 위한 예시적인 구성으로 스위치(SW2)를 도시하였으나, 실시예들이 이에 제한되는 것은 아니다. 샘플러들(SAM2, SAM3)에 제공되는 처리 신호를 모드에 따라 변경할 수 있는 다른 구성으로 실시예가 얼마든지 변형되어 실시되는 것이 가능하다.

도 3 및 도 4를 참조하면, 출력 회로(OC)는 보팅(voting) 회로(VC)와 EOM 회로(EOMC)를 포함할 수 있다.

보팅(voting) 회로(VC)와 EOM 회로(EOMC)는 제어 신호(EOM_E)에 따라 인에이블 여부가 결정될 수 있다.

보팅 회로(VC)는 제어 신호(EOM_E)의 신호 레벨이 EOM 디스에이블을 지시하는 논리 로우 레벨인 것에 응답하여 인에이블되고, 제어 신호(EOM_E)의 신호 레벨이 EOM 인에이블을 지시하는 논리 하이 레벨인 것에 응답하여 디스에이블될 수 있다.

EOM 회로(EOMC)는 제어 신호(EOM_E)의 신호 레벨이 EOM 디스에이블을 지시하는 논리 로우 레벨인 것에 응답하여 디스에이블되고, 제어 신호(EOM_E)의 신호 레벨이 EOM 인에이블을 지시하는 논리 하이 레벨인 것에 응답하여 인에이블될 수 있다.

즉, EOM 동작이 수행되지 않는 EOM 디스에이블 모드에서는 보팅 회로(VC)가 인에이블되어, 샘플링 값들(SAV1~SAV3)에 대해 다수 투표(majority voting)를 수행하여 데이터(DATA)를 출력할 수 있다. 그리고, EOM 동작이 수행되는 EOM 인에이블 모드에서는 EOM 회로(EOMC)가 인에이블되어, 샘플링 값(SAV1)을 기초로 데이터(DATA)를 출력하고, 샘플링 값들(SAV1~SAV3)을 기초로 EOM 동작을 수행하여 에러 카운트 신호들(EC1, EC2)과 샘플링 카운트 신호(SC)를 출력할 수 있다. 이러한 보팅 회로(VC)와 EOM 회로(EOMC)의 구체적인 동작은 후술한다.

몇몇 실시예에서, EOM 회로(EOMC)는 샘플링 값(SAV1)과 샘플링 값(SAV2)을 비교하여 에러 카운트 신호(EC1)와 샘플링 카운트 신호(SC)를 출력하는 비교기(CP1)와, 샘플링 값(SAV1)과 샘플링 값(SAV3)을 비교하여 에러 카운트 신호(EC2)를 출력하는 비교기(CP2)를 포함할 수 있으나, 실시예들이 이에 제한되는 것은 아니다.

다시, 도 2를 참조하면, 디코더(256)는 CDR 블록(253)으로부터 출력된 N비트 신호를 M(M은 N보다 자연수)비트 신호와 구별 신호(DS)로 디코딩할 수 있다. 몇몇 실시예에서, N비트 신호는 10비트 신호이고, M비트 신호는 8비트 신호일 수 있으나, 실시예들이 이에 제한되는 것은 아니다.

디코더(256)는 입력된 N비트 신호가 데이터 심볼(data symbol)인 경우 데이터 신호(D)를 구별 신호(DS)로 출력하고, 입력된 N비트 신호가 컨트롤 심볼(control symbol)인 경우 컨트롤 신호(K)를 구별 신호(DS)로 출력할 수 있다.

디스크램블러(257)는 입력된 M비트 신호에 대해 디스클램블링을 수행하여 출력할 수 있다. 심볼 제거기(258)는 입력된 M비트 신호에서 마커(marker) 및 필러 심볼과 같은 스킵 심볼(skip symbol)을 제거할 수 있다. 레인 병합기(259)는 각 레인으로 입력된 신호를 병합하여 심볼 번역기(259)에 제공할 수 있다. 심볼 번역기(259a)는 심볼을 번역(translation)하여 출력할 수 있다.

다시 도 1을 참조하면, 메모리 장치(200)의 UFS 디바이스 컨트롤러(210)는 메모리 장치(200)의 동작을 전반적으로 제어할 수 있다.

UFS 디바이스 컨트롤러(210)는 논리적인 데이터 저장 단위인 LU(logical unit)(211)를 통해 비휘발성 스토리지(220)를 관리할 수 있다. LU(211)의 개수는 예를 들어, 8개일 수 있으나, 실시예들이 이에 제한되는 것은 아니다.

UFS 디바이스 컨트롤러(210)는 플래시 변환 계층(flash translation layer, FTL)을 포함할 수 있으며, FTL의 어드레스 매핑(address mapping) 정보를 이용하여 호스트 장치(100)로부터 전달된 논리적인 데이터 주소, 예컨대 LBA(logical block address)를 물리적인 데이터 주소로, 예컨대 PBA(physical block address) 또는 PPN(physical page number)로 변환할 수 있다. 메모리 시스템(1)에서, 사용자 데이터(user data)의 저장을 위한 논리 블록(logical block)은 소정 범위의 크기를 가질 수 있다. 예를 들어, 논리 블록의 최소 크기는 4Kbyte로 설정될 수 있다.

호스트 장치(100)로부터의 명령이 UIC 레이어(250)를 통해 메모리 장치(200)로 입력되면, UFS 디바이스 컨트롤러(210)는 입력된 명령에 따른 동작을 수행하고, 상기 동작이 완료되면 완료 응답을 호스트 장치(100)로 전송할 수 있다.

예를 들어, 호스트 장치(100)가 메모리 장치(200)에 사용자 데이터를 저장하고자 할 경우, 호스트 장치(100)는 데이터 라이트 커맨드를 메모리 장치(200)로 전송할 수 있다. 사용자 데이터를 전송받을 준비가 되었다(ready-to-transfer)는 응답을 메모리 장치(200)로부터 수신하면, 호스트 장치(100)는 사용자 데이터를 메모리 장치(200)로 전송할 수 있다. UFS 디바이스 컨트롤러(210)는 전송받은 사용자 데이터를 디바이스 메모리(240) 내에 임시로 저장하고, FTL의 어드레스 매핑 정보에 기초하여 디바이스 메모리(240)에 임시로 저장된 사용자 데이터를 비휘발성 스토리지(220)의 선택된 위치에 저장할 수 있다.

또 다른 예로서, 호스트 장치(100)가 메모리 장치(200)에 저장된 사용자 데이터를 리드하고자 할 경우, 호스트 장치(100)는 데이터 리드 커맨드를 메모리 장치(200)로 전송할 수 있다. 명령을 수신한 UFS 디바이스 컨트롤러(210)는 상기 데이터 리드 명령에 기초하여 비휘발성 스토리지(220)로부터 사용자 데이터를 리드하고, 리드된 사용자 데이터를 디바이스 메모리(240) 내에 임시로 저장할 수 있다. 이러한 리드 과정에서, UFS 디바이스 컨트롤러(210)는 내장된 ECC(error correction code) 회로(미도시)를 이용하여, 리드된 사용자 데이터의 에러를 검출하고 정정할 수 있다. 그리고, UFS 디바이스 컨트롤러(210)는 디바이스 메모리(240) 내에 임시로 저장된 사용자 데이터를 호스트 장치(100)로 전송할 수 있다.

아울러, UFS 디바이스 컨트롤러(210)는 AES(advanced encryption standard) 회로(미도시)를 더 포함할 수 있으며, AES 회로는 UFS 디바이스 컨트롤러(210)로 입력되는 데이터를 대칭 키 알고리즘(symmetric-key algorithm)을 이용하여 암호화(encryption)하거나 복호화(decryption)할 수 있다.

호스트 장치(100)는 명령 큐로 기능할 수 있는 UFS 호스트 레지스터(111)에 메모리 장치(200)로 송신될 명령들을 순서에 따라 저장하고, 상기 순서대로 메모리 장치(200)에 명령을 송신할 수 있다. 이 때, 호스트 장치(100)는 이전에 송신된 명령이 아직 메모리 장치(200)에 의해 처리 중인 경우에도, 즉 이전에 송신된 명령이 메모리 장치(200)에 의해 처리가 완료되었다는 통지를 받기 전에도 명령 큐에 대기 중인 다음 명령을 메모리 장치(200)로 송신할 수 있으며, 이에 따라 메모리 장치(200) 역시 이전에 송신된 명령을 처리하는 중에도 다음 명령을 호스트 장치(100)로부터 수신할 수 있다. 이와 같은 명령 큐에 저장될 수 있는 명령의 최대 개수(queue depth)는 예를 들어, 32개일 수 있다. 또한, 명령 큐는 헤드 포인터(head point)와 테일 포인터(tail pointer)를 통해 큐에 저장된 명령 열의 시작과 끝을 각각 나타내는 원형 큐(circular queue) 타입으로 구현될 수 있다.

복수의 스토리지 유닛(221) 각각은 메모리 셀 어레이(미도시)와 상기 메모리 셀 어레이의 작동을 제어하는 제어 회로(미도시)를 포함할 수 있다. 상기 메모리 셀 어레이는 2차원 메모리 셀 어레이 또는 3차원 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 셀을 포함하며, 각각의 메모리 셀은 1비트의 정보를 저장하는 셀(single level cell, SLC)일 수도 있지만, MLC(multi level cell), TLC(triple level cell), QLC(quadruple level cell)와 같이 2비트 이상의 정보를 저장하는 셀일 수도 있다. 3차원 메모리 셀 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직으로 배향되는(vertically oriented) 수직 NAND 스트링을 포함할 수 있다. 이와 관련한 보다 구체적은 설명은 후술한다.

메모리 장치(200)에는 전원 전압으로서 VCC, VCCQ1, VCCQ2 등이 입력될 수 있다. VCC는 메모리 장치(200)를 위한 주 전원 전압으로서, 예를 들어, 2.4~3.6V의 값을 가질 수 있다. VCCQ1은 낮은 범위의 전압을 공급하기 위한 전원 전압으로서, 주로 UFS 디바이스 컨트롤러(210)를 위한 것이며. 예를 들어, 1.14~1.26V의 값을 가질 수 있다. VCCQ2는 VCC보다는 낮지만 VCCQ1보다는 높은 범위의 전압을 공급하기 위한 전원 전압으로서, 주로 MIPI M-PHY(251)와 같은 입출력 인터페이스를 위한 것이며, 예를 들어, 1.7~1.95V의 값을 가질 수 있다. 상기 전원 전압들은 레귤레이터(260)를 거쳐 메모리 장치(200)의 각 구성 요소들을 위해 공급될 수 있다. 레귤레이터(260)는 전술한 전원 전압들 중 서로 다른 것에 각각 연결되는 단위 레귤레이터의 집합으로 구현될 수 있다.

도 5는 도 1의 UFS 디바이스 컨트롤러, 스토리지 인터페이스 및 비휘발성 스토리지를 재구성하여 도시한 도면이다.

도 1의 스토리지 인터페이스(230)는 도 5의 컨트롤러 인터페이스 회로(230a)와 메모리 인터페이스 회로(230b)를 포함할 수 있다. 몇몇 실시예에서, 도 5에 도시된 스토리지 장치(224)는 도 1의 하나의 스토리지 유닛(221)에 대응될 수 있다. 또한, 몇몇 실시예에서, 스토리지 장치(224)는 도 1의 비휘발성 스토리지(220)에 대응될 수 있다.

스토리지 장치(224)는 제1 내지 제8 핀들(P11~P18), 메모리 인터페이스 회로(230b), 제어 로직 회로(510), 및 메모리 셀 어레이(520)를 포함할 수 있다.

메모리 인터페이스 회로(230b)는 제1 핀(P11)을 통해 디바이스 컨트롤러(210)로부터 칩 인에이블 신호(nCE)를 수신할 수 있다. 메모리 인터페이스 회로(230b)는 칩 인에이블 신호(nCE)에 따라 제2 내지 제8 핀들(P12~P18)을 통해 디바이스 컨트롤러(210)와 신호들을 송수신할 수 있다. 예를 들어, 칩 인에이블 신호(nCE)가 인에이블 상태(예를 들어, 로우 레벨)인 경우, 메모리 인터페이스 회로(230b)는 제2 내지 제8 핀들(P12~P18)을 통해 디바이스 컨트롤러(210)와 신호들을 송수신할 수 있다.

메모리 인터페이스 회로(230b)는 제2 내지 제4 핀들(P12~P14)을 통해 디바이스 컨트롤러(210)로부터 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 및 쓰기 인에이블 신호(nWE)를 수신할 수 있다. 메모리 인터페이스 회로(230b)는 제7 핀(P17)을 통해 디바이스 컨트롤러(210)로부터 데이터 신호(DQ)를 수신하거나, 디바이스 컨트롤러(210)로 데이터 신호(DQ)를 전송할 수 있다. 데이터 신호(DQ)를 통해 커맨드(CMD), 어드레스(ADDR), 및 데이터(DATA)가 전달될 수 있다. 예를 들어, 데이터 신호(DQ)는 복수의 데이터 신호 라인들을 통해 전달될 수 있다. 이 경우, 제7 핀(P17)은 복수의 데이터 신호들에 대응하는 복수개의 핀들을 포함할 수 있다.

메모리 인터페이스 회로(230b)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드 래치 인에이블 신호(CLE)의 인에이블 구간(예를 들어, 하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 커맨드(CMD)를 획득할 수 있다. 메모리 인터페이스 회로(230b)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 어드레스 래치 인에이블 신호(ALE)의 인에이블 구간(예를 들어, 하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 어드레스(ADDR)를 획득할 수 있다.

몇몇 실시 예에서, 쓰기 인에이블 신호(nWE)는 고정된(static) 상태(예를 들어, 하이(high) 레벨 또는 로우(low) 레벨)를 유지하다가 하이 레벨과 로우 레벨 사이에서 토글할 수 있다. 예를 들어, 쓰기 인에이블 신호(nWE)는 커맨드(CMD) 또는 어드레스(ADDR)가 전송되는 구간에서 토글할 수 있다. 이에 따라, 메모리 인터페이스 회로(230b)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드(CMD) 또는 어드레스(ADDR)를 획득할 수 있다.

메모리 인터페이스 회로(230b)는 제5 핀(P15)을 통해 디바이스 컨트롤러(210)로부터 읽기 인에이블 신호(nRE)를 수신할 수 있다. 메모리 인터페이스 회로(230b)는 제6 핀(P16)을 통해 디바이스 컨트롤러(210)로부터 데이터 스트로브 신호(DQS)를 수신하거나, 디바이스 컨트롤러(210)로 데이터 스트로브 신호(DQS)를 전송할 수 있다.

스토리지 장치(224)의 데이터(DATA) 출력 동작에서, 메모리 인터페이스 회로(230b)는 데이터(DATA)를 출력하기 전에 제5 핀(P15)을 통해 토글하는 읽기 인에이블 신호(nRE)를 수신할 수 있다. 메모리 인터페이스 회로(230b)는 읽기 인에이블 신호(nRE)의 토글링에 기초하여 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 예를 들어, 메모리 인터페이스 회로(230b)는 읽기 인에이블 신호(nRE)의 토글링 시작 시간을 기준으로 미리 정해진 딜레이(예를 들어, tDQSRE) 이후에 토글하기 시작하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 메모리 인터페이스 회로(230b)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터(DATA)를 포함하는 데이터 신호(DQ)를 전송할 수 있다. 이에 따라, 데이터(DATA)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 정렬되어 디바이스 컨트롤러(210)로 전송될 수 있다.

스토리지 장치(224)의 데이터(DATA) 입력 동작에서, 디바이스 컨트롤러(210)로부터 데이터(DATA)를 포함하는 데이터 신호(DQ)이 수신되는 경우, 메모리 인터페이스 회로(230b)는 디바이스 컨트롤러(210)로부터 데이터(DATA)와 함께 토글하는 데이터 스트로브 신호(DQS)를 수신할 수 있다. 메모리 인터페이스 회로(230b)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터 신호(DQ)로부터 데이터(DATA)를 획득할 수 있다. 예를 들어, 메모리 인터페이스 회로(230b)는 데이터 스트로브 신호(DQS)의 상승 에지 및 하강 에지에서 데이터 신호(DQ)를 샘플링함으로써 데이터(DATA)를 획득할 수 있다.

메모리 인터페이스 회로(230b)는 제8 핀(P18)을 통해 레디/비지 출력 신호(nR/B)를 디바이스 컨트롤러(210)로 전송할 수 있다. 메모리 인터페이스 회로(230b)는 레디/비지 출력 신호(nR/B)를 통해 스토리지 장치(224)의 상태 정보를 디바이스 컨트롤러(210)로 전송할 수 있다. 스토리지 장치(224)가 비지 상태인 경우(즉, 스토리지 장치(224) 내부 동작들이 수행 중인 경우), 메모리 인터페이스 회로(230b)는 비지 상태를 나타내는 레디/비지 출력 신호(nR/B)를 디바이스 컨트롤러(210)로 전송할 수 있다. 스토리지 장치(224)가 레디 상태인 경우(즉, 스토리지 장치(224) 내부 동작들이 수행되지 않거나 완료된 경우), 메모리 인터페이스 회로(230b)는 레디 상태를 나타내는 레디/비지 출력 신호(nR/B)를 디바이스 컨트롤러(210)로 전송할 수 있다. 예를 들어, 스토리지 장치(224)가 페이지 리드 명령에 응답하여 메모리 셀 어레이(520)로부터 데이터(DATA)를 리드하는 동안, 메모리 인터페이스 회로(230b)는 비지 상태(예를 들어, 로우 레벨)를 나타내는 레디/비지 출력 신호(nR/B)를 디바이스 컨트롤러(210)로 전송할 수 있다. 예를 들어, 스토리지 장치(224)가 프로그램 명령에 응답하여 메모리 셀 어레이(520)로 데이터(DATA)를 프로그램하는 동안, 메모리 인터페이스 회로(230b)는 비지 상태를 나타내는 레디/비지 출력 신호(nR/B)를 디바이스 컨트롤러(210)로 전송할 수 있다.

제어 로직 회로(510)는 스토리지 장치(224)의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(510)는 메모리 인터페이스 회로(230b)로부터 획득된 커맨드/어드레스(CMD/ADDR)를 수신할 수 있다. 제어 로직 회로(510)는 수신된 커맨드/어드레스(CMD/ADDR)에 따라 스토리지 장치(224)의 다른 구성 요소들을 제어하기 위한 제어 신호들을 생성할 수 있다. 예를 들어, 제어 로직 회로(510)는 메모리 셀 어레이(520)에 데이터(DATA)를 프로그램하거나, 또는 메모리 셀 어레이(520)로부터 데이터(DATA)를 리드하기 위한 각종 제어 신호들을 생성할 수 있다.

메모리 셀 어레이(520)는 제어 로직 회로(510)의 제어에 따라 메모리 인터페이스 회로(230b)로부터 획득된 데이터(DATA)를 저장할 수 있다. 메모리 셀 어레이(520)는 제어 로직 회로(510)의 제어에 따라 저장된 데이터(DATA)를 메모리 인터페이스 회로(230b)로 출력할 수 있다.

메모리 셀 어레이(520)는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 복수의 메모리 셀들은 플래시 메모리 셀들일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 셀들은 RRAM(Resistive Random Access Memory) 셀, FRAM(Ferroelectric Random Access Memory) 셀, PRAM(Phase Change Random Access Memory) 셀, TRAM(Thyristor Random Access Memory) 셀, MRAM(Magnetic Random Access Memory) 셀들일 수 있다. 이하에서는, 메모리 셀들이 낸드(NAND) 플래시 메모리 셀들인 실시 예를 중심으로 본 발명의 실시 예들이 설명될 것이다.

디바이스 컨트롤러(210)는 제1 내지 제8 핀들(P21~P28), 및 컨트롤러 인터페이스 회로(230a)를 포함할 수 있다. 제1 내지 제8 핀들(P21~P28)은 스토리지 장치(224)의 제1 내지 제8 핀들(P11~P18)에 대응할 수 있다.

컨트롤러 인터페이스 회로(230a)는 제1 핀(P21)을 통해 스토리지 장치(224)로 칩 인에이블 신호(nCE)를 전송할 수 있다. 컨트롤러 인터페이스 회로(230a)는 칩 인에이블 신호(nCE)를 통해 선택한 스토리지 장치(224)와 제2 내지 제8 핀들(P22~P28)을 통해 신호들을 송수신할 수 있다.

컨트롤러 인터페이스 회로(230a)는 제2 내지 제4 핀들(P22~P24)을 통해 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 및 쓰기 인에이블 신호(nWE)를 스토리지 장치(224)로 전송할 수 있다. 컨트롤러 인터페이스 회로(230a)는 제7 핀(P27)을 통해 스토리지 장치(224)로 데이터 신호(DQ)를 전송하거나, 스토리지 장치(224)로부터 데이터 신호(DQ)를 수신할 수 있다.

컨트롤러 인터페이스 회로(230a)는 토글하는 쓰기 인에이블 신호(nWE)와 함께 커맨드(CMD) 또는 어드레스(ADDR)를 포함하는 데이터 신호(DQ)를 스토리지 장치(224)로 전송할 수 있다. 컨트롤러 인터페이스 회로(230a)는 인에이블 상태를 가지는 커맨드 래치 인에이블 신호(CLE)를 전송함에 따라 커맨드(CMD)를 포함하는 데이터 신호(DQ)를 스토리지 장치(224)로 전송하고, 인에이블 상태를 가지는 어드레스 래치 인에이블 신호(ALE)를 전송함에 따라 어드레스(ADDR)를 포함하는 데이터 신호(DQ)를 스토리지 장치(224)로 전송할 수 있다.

컨트롤러 인터페이스 회로(230a)는 제5 핀(P25)을 통해 스토리지 장치(224)로 읽기 인에이블 신호(nRE)를 전송할 수 있다. 컨트롤러 인터페이스 회로(230a)는 제6 핀(P26)을 통해 스토리지 장치(224)로부터 데이터 스트로브 신호(DQS)를 수신하거나, 스토리지 장치(224)로 데이터 스트로브 신호(DQS)를 전송할 수 있다.

스토리지 장치(224)의 데이터(DATA) 출력 동작에서, 컨트롤러 인터페이스 회로(230a)는 토글하는 읽기 인에이블 신호(nRE)를 생성하고, 읽기 인에이블 신호(nRE)를 스토리지 장치(224)로 전송할 수 있다. 예를 들어, 컨트롤러 인터페이스 회로(230a)는 데이터(DATA)가 출력되기 전에 고정된 상태(예를 들어, 하이 레벨 또는 로우 레벨)에서 토글 상태로 변경되는 읽기 인에이블 신호(nRE)를 생성할 수 있다. 이에 따라, 스토리지 장치(224)에서 읽기 인에이블 신호(nRE)에 기초하여 토글하는 데이터 스트로브 신호(DQS)가 생성될 수 있다. 컨트롤러 인터페이스 회로(230a)는 스토리지 장치(224)로부터 토글하는 데이터 스트로브 신호(DQS)와 함께 데이터(DATA)를 포함하는 데이터 신호(DQ)를 수신할 수 있다. 컨트롤러 인터페이스 회로(230a)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터 신호(DQ)로부터 데이터(DATA)를 획득할 수 있다.

스토리지 장치(224)의 데이터(DATA) 입력 동작에서, 컨트롤러 인터페이스 회로(230a)는 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 예를 들어, 컨트롤러 인터페이스 회로(230a)는 데이터(DATA)를 전송하기 전에 고정된 상태(예를 들어, 하이 레벨 또는 로우 레벨)에서 토글 상태로 변경되는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 컨트롤러 인터페이스 회로(230a)는 데이터 스트로브 신호(DQS)의 토글 타이밍들에 기초하여 데이터(DATA)를 포함하는 데이터 신호(DQ)를 스토리지 장치(224)로 전송할 수 있다.

컨트롤러 인터페이스 회로(230a)는 제8 핀(P28)을 통해 스토리지 장치(224)로부터 레디/비지 출력 신호(nR/B)를 수신할 수 있다. 컨트롤러 인터페이스 회로(230a)는 레디/비지 출력 신호(nR/B)에 기초하여 스토리지 장치(224)의 상태 정보를 판별할 수 있다.

도 6은 도 5의 스토리지 장치를 나타내는 예시적인 블록도이다.

도 6을 참조하면, 스토리지 장치(224)는 제어 로직 회로(510), 메모리 셀 어레이(520), 페이지 버퍼부(550), 전압 생성기(530), 및 로우 디코더(540)를 포함할 수 있다. 도 6에는 도시되지 않았으나, 스토리지 장치(224)는 도 5에 도시된 메모리 인터페이스 회로(230b)를 더 포함할 수 있고, 또한 컬럼 로직, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더 등을 더 포함할 수 있다.

제어 로직 회로(510)는 스토리지 장치(224) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(510)는 메모리 인터페이스 회로(230b)로부터의 커맨드(CMD) 및/또는 어드레스(ADDR)에 응답하여 각종 제어 신호들을 출력할 수 있다. 예를 들어, 제어 로직 회로(510)는 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADDR), 및 컬럼 어드레스(Y-ADDR)를 출력할 수 있다.

메모리 셀 어레이(520)는 복수의 메모리 블록들(BLK1 내지 BLKz)을 포함할 수 있고(z는 양의 정수), 복수의 메모리 블록들(BLK1 내지 BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(520)는 비트 라인들(BL)을 통해 페이지 버퍼부(550)에 연결될 수 있고, 워드 라인들(WL), 스트링 선택 라인들(SSL), 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(540)에 연결될 수 있다.

예시적인 실시 예에서, 메모리 셀 어레이(520)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있다. 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 본 명세서에 인용 형식으로 결합된다. 예시적인 실시 예에서, 메모리 셀 어레이(520)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.

페이지 버퍼부(550)는 복수의 페이지 버퍼들(PB1 내지 PBn)을 포함할 수 있고(n은 3 이상의 정수), 복수의 페이지 버퍼들(PB1 내지 PBn)은 복수의 비트 라인들(BL)을 통해 메모리 셀들과 각각 연결될 수 있다. 페이지 버퍼부(550)는 컬럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 적어도 하나의 비트 라인을 선택할 수 있다. 페이지 버퍼부(550)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 프로그램 동작 시, 페이지 버퍼부(550)는 선택된 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 인가할 수 있다. 리드 동작 시, 페이지 버퍼부(550)는 선택된 비트 라인의 전류 또는 전압을 감지하여 메모리 셀에 저장된 데이터를 감지할 수 있다.

전압 생성기(530)는 전압 제어 신호(CTRL_vol)를 기반으로 프로그램, 리드, 및 소거 동작들을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 생성기(530)는 워드 라인 전압(VWL)으로서 프로그램 전압, 리드 전압, 프로그램 검증 전압, 소거 전압 등을 생성할 수 있다.

로우 디코더(540)는 로우 어드레스(X-ADDR)에 응답하여 복수의 워드 라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 예를 들어, 프로그램 동작 시, 로우 디코더(540)는 선택된 워드 라인으로 프로그램 전압 및 프로그램 검증 전압을 인가하고, 리드 동작 시, 선택된 워드 라인으로 리드 전압을 인가할 수 있다.

도 7은 몇몇 실시예에 따른 3D V-NAND 구조에 대해 설명하기 위한 도면이다.

UFS 장치의 스토리지 모듈이 3D V-NAND 타입의 플래시 메모리로 구현될 경우, 스토리지 모듈을 구성하는 복수의 메모리 블록 각각은 도 7에 도시된 바와 같은 등가 회로로 표현될 수 있다.

도 7에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.

도 7을 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 6에는 복수의 메모리 낸드 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.

스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 게이트 라인(GTL1, GTL2, ..., GTL8)에 연결될 수 있다. 게이트 라인(GTL1, GTL2, ..., GTL8)은 워드 라인들에 해당할 수 있으며, 게이트 라인(GTL1, GTL2, ..., GTL8)의 일부는 더미 워드 라인에 해당할 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.

동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 7에는 메모리 블록(BLK)이 여덟 개의 게이트 라인(GTL1, GTL2, ..., GTL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.

도 8은 메모리 장치의 신호 수신 장치가 EOM 인에이블 모드로 동작하는 것을 설명하기 위한 순서도이다. 도 9 내지 도 16은 메모리 장치의 신호 수신 장치가 EOM 인에이블 모드로 동작하는 것을 설명하기 위한 도면들이다.

먼저, 도 8을 참조하면, 호스트 장치(100)가 EOM(Eye Open Monitor) 동작 수행을 요청하는 커맨드를 메모리 장치(200)에 전송한다(S110).

몇몇 실시예에서, 이러한 요청 커맨드는 JEDEC UFS 표준에 따른 도 9에 도시된 WRITE BUFFER COMMAND 형태로 구현될 수 있다. 도 9는 JEDEC UFS 표준에 따른 WRITE BUFFER COMMAND의 CDB(Command Descriptor Block)를 도시한 도면이고, 도 10은 WRITE BUFFER COMMAND의 모드(MODE) 필드 설정 값들에 대한 설명을 도시한 도면이다.

구체적으로 도 1, 도 9 및 도 10을 참조하면, 호스트 장치(100)의 UFS 호스트 컨트롤러(110)는 WRITE BUFFER COMMAND의 모드(MODE) 필드를 1F로 설정하여 메모리 장치(200)의 UFS 디바이스 컨트롤러(210)에 EOM 동작 수행을 요청할 수 있다.

몇몇 실시예에서, UFS 호스트 컨트롤러(110)의 동작들과 UFS 디바이스 컨트롤러(210)의 동작들은 소정의 펌웨어(firm ware)에 의해 UFS 호스트 컨트롤러(110)와 UFS 디바이스 컨트롤러(210)가 제어됨으로써 수행되는 것일 수 있으나, 실시예들이 이에 제한되는 것은 아니다.

도 10을 참조하면, 도 10에는 WRITE BUFFER COMMAND의 모드(MODE) 필드의 설정 값이 1F일 경우, EOM 동작을 요청하는 실시예가 도시되어 있으나, 실시예가 도시된 예에 제한되는 것은 아니다. 필요에 따라, EOM 동작을 요청하는 모드(MODE) 필드의 설정 값은 다른 설정 값(예를 들어, 1D, 1E 등 표준 스펙에 Reserved로 설정된 다른 설정 값들)으로 변형되어 실시되는 것도 가능하다.

한편, 도 1 및 도 9을 참조하면, UFS 호스트 컨트롤러(110)는 WRITE BUFFER COMMAND의 파라미터 리스트 랭스(PARAMETER LIST LENGTH) 필드를 이용하여 후술할 EOM 데이터의 크기를 UFS 디바이스 컨트롤러(210)에 전달할 수 있다.

도 1 내지 도 3을 참조하면, 호스트 장치(100)로부터 EOM 동작 수행을 요청하는 커맨드를 수신한 UFS 디바이스 컨트롤러(210)는 EOM 동작 수행을 준비할 수 있다. 예를 들어, UFS 디바이스 컨트롤러(210)는 CDR 블록(253)에 EOM 인에이블을 지시하는 논리 하이 레벨의 제어 신호(EOM_E)를 인가할 수 있다.

이에 따라, 도 11에 도시된 것과 같이, 스위치(SW1)가 신호 처리 장치(SPD1)와 샘플러(SAM2)를 연결하여 신호 처리 장치(SPD1)의 출력인 처리 신호(PS1)가 샘플러(SAM2)에 제공된다. 또한, 스위치(SW2)가 신호 처리 장치(SPD1)와 샘플러(SAM3)를 연결하여 신호 처리 장치(SPD1)의 출력인 처리 신호(PS1)가 샘플러(SAM3)에 제공된다.

그리고, 출력 회로(OC)의 보팅 회로(도 4의 VC)가 디스에이블되고, EOM 회로(도 4의 EOMC)가 인에이블된다.

다시, 도 8을 참조하면, 메모리 장치(200)가 호스트 장치(100)에 WRITE BUFFER COMMAND에 대한 응답을 전송한다(S120).

몇몇 실시예에서, 이러한 응답은 메모리 장치(200)가 수신 가능한 데이터 용량 정보를 포함할 수 있다. 즉, 메모리 장치(200)가 응답으로 예를 들어, k(k는 자연수) byte를 호스트 장치(100)에 응답한 경우, 호스트 장치(100)는 이후 메모리 장치(200)에 전송해야할 데이터(예를 들어, EOM 동작 수행에 필요한 데이터)를 k byte 단위로 구분하여 전송할 수 있다.

다음, 도 8을 참조하면, 호스트 장치(100)가 생성된 EOM 데이터를 메모리 장치(200)에 전송하고, 메모리 장치(200)는 EOM 데이터 수신에 대한 응답을 호스트 장치(100)에 전송한다(S130, S140).

몇몇 실시예에서, 호스트 장치(100)는 메모리 장치(200)에서 수행될 EOM 동작에 필요한 EOM 데이터를 생성할 수 있다.

이러한 EOM 데이터의 생성 시점은, 호스트 장치(100)가 EOM 동작 수행을 요청하는 커맨드를 메모리 장치(200)에 전송하는 시점(S110)보다 이전 시점일 수도 있고, 메모리 장치(200)로부터 호스트 장치(100)에 WRITE BUFFER COMMAND에 대한 응답을 수신한 시점(S120)보다 이후 시점일 수도 있다.

또한, 몇몇 실시예에서, EOM 데이터의 생성 시점은, 호스트 장치(100)가 EOM 동작 수행을 요청하는 커맨드를 메모리 장치(200)에 전송하는 시점(S110)과 메모리 장치(200)로부터 호스트 장치(100)에 WRITE BUFFER COMMAND에 대한 응답을 수신한 시점(S120) 사이의 시점일 수도 있다. 즉, 호스트 장치(100)가 메모리 장치(200)에서 수행될 EOM 동작에 필요한 EOM 데이터를 생성하는 타이밍은 얼마든지 변형되어 실시될 수 있다.

몇몇 실시예에서, 호스트 장치(100)가 생성하는 EOM 데이터는 EOM 동작 수행에 필요한 파라미터와 EOM 동작 수행에 필요한 패턴 데이터를 포함할 수 있다.

몇몇 실시예에서, EOM 동작 수행에 필요한 파라미터는, 앞서 설명한 메모리 장치(100)의 EOM 동작을 수행하는데 필요한 수평 오프셋(dX1)과 수직 오프셋(dY1)을 포함할 수 있다.

수평 오프셋(dX1)은 시간(time) 오프셋, 페이즈(phase) 오프셋 등을 포함할 수 있고, 수직 오프셋(dY1)은 전압(voltage) 오프셋 등을 포함할 수 있으나, 실시예들이 이에 제한되는 것은 아니다.

또한, EOM 동작 수행에 필요한 파라미터는, 페이즈 레졸루션(phase resolution) 정보를 포함할 수 있다. 이러한 페이즈 레졸루션 정보는 메모리 장치(200)가 호스트 장치(100)로부터 패턴 데이터를 수신하는데 이용될 수 있다.

몇몇 실시예에서, EOM 동작 수행에 필요한 패턴 데이터는, 메모리 장치(100)가 EOM 동작을 수행을 수행하는데 필요한 호스트 장치(100)로부터 제공되는 직렬 신호(도 3의 SS)일 수 있다.

몇몇 실시예에서, 호스트 장치(100)는 복수의 패턴 데이터를 생성할 수 있으며, 이러한 복수의 패턴 데이터는 가능한한 다양한 비트 시퀀스의 조합으로 생성될 수 있다.

이러한 패턴 데이터의 예로는, PRBS(pseudorandom binary sequence) 데이터, CRPAT(Compliant Random Test Pattern) 데이터, CJTPAT(Compliant jitter tolerance pattern) 데이터 등을 들 수 있으나, 실시예들이 이에 제한되는 것은 아니다.

도 12는 몇몇 실시예에 따른 호스트 장치(100)가 메모리 장치(200)에 전송하는 EOM 데이터의 구조를 도시한 도면이다.

도 12를 참조하면, EOM 데이터는 EOM 데이터 헤더(EDH)와 EOM 데이터 패턴(EDP)을 포함할 수 있다.

EOM 데이터 헤더(EDH)는 EOM 동작 수행에 필요한 파라미터를 포함할 수 있다. 예를 들어, 페이즈 선택 필드(PHASE SELELCT)는 메모리 장치(200)에 전달될 수평 오프셋(dX1)을 포함하고, 레퍼런스 전압 제어 필드(VREF CONTROL)는 메모리 장치(200)에 전달될 수직 오프셋(dY1)을 포함할 수 있다.

즉, 도 3에 도시된 수평 오프셋(dX1)은 페이즈 선택 필드(PHASE SELELCT)를 통해 호스트 장치(100)로부터 메모리 장치(200)에 제공될 수 있다. 또한, 도 3에 도시된 수직 오프셋(dY1)은 레퍼런스 전압 제어 필드(VREF CONTROL)를 통해 호스트 장치(100)로부터 메모리 장치(200)에 제공될 수 있다.

몇몇 실시예에서, 메모리 장치(200)는 호스트 장치(100)로부터 제공받은 수평 오프셋(dX1)을 이용하여 수평 오프셋(dX2)을 생성할 수 있다. 예를 들어, 호스트 장치(100)로부터 제공받은 수평 오프셋(dX1)이 a(a는 실수)일 때, 메모리 장치(200)는 수평 오프셋(dX2)으로 -a를 생성할 수 있다. 또한, 호스트 장치(100)로부터 제공받은 수직 오프셋(dY1)이 b(b는 실수)일 때, 메모리 장치(200)는 수직 오프셋(dY2)으로 -b를 생성할 수 있다.

또한, 다른 몇몇 실시예에서, 호스트 장치(100)는 페이즈 선택 필드(PHASE SELELCT)를 통해 서로 다른 수평 오프셋(dX1)과 수평 오프셋(dX2)를 메모리 장치(200)에 제공하고, 레퍼런스 전압 제어 필드(VREF CONTROL)를 통해 서로 다른 수직 오프셋(dY1)과 수직 오프셋(dY2)을 메모리 장치(200)에 제공할 수도 있다.

한편, 메모리 장치(200)가 호스트 장치(100)로부터 패턴 데이터를 수신하는데 참조하는 페이즈 레졸루션 정보(기어(gear) 정보)는 페이즈 레졸루션 필드(PHASE RESOLUTION)를 통해 호스트 장치(100)로부터 메모리 장치(200)에 제공될 수 있다.

그리고, 메모리 장치(200)가 EOM 동작을 수행하면서 실행하는 샘플링 횟수는 샘플링 횟수 필드(NUMBER OF SAMPLING)를 통해 호스트 장치(100)로부터 메모리 장치(200)에 제공될 수 있다.

또한, 메모리 장치(200)가 호스트 장치(100)로부터 수신할 패턴 데이터의 크기는 데이터 길이 필드(EOM DATA LENGTH)를 통해 호스트 장치(100)로부터 메모리 장치(200)에 제공될 수 있다.

비록 도 12에는 12 byte로 이루어진 EOM 데이터 헤더(EDH)의 예가 도시되어 있으나, 실시예들이 이에 제한되는 것은 아니며, EOM 데이터 헤더(EDH)의 크기는 얼마든지 변형되어 실시될 수 있다.

EOM 데이터 패턴(EDP)은 EOM 동작 수행에 필요한 패턴 데이터를 포함할 수 있다. 도 12에 도시된 것과 같이 EOM 데이터 패턴(EDP)은 복수의 패턴 데이터를 포함할 수 있다. 몇몇 실시예에서, 도 12에 도시된 N은 12보다 큰 자연수일 수 있다.

도 13을 참조하면, EOM 데이터 헤더(EDH)와 EOM 데이터 패턴(EDP)은 복수 회에 걸쳐 호스트 장치(100)로부터 메모리 장치(200)에 전송될 수 있다. 이 때, 호스트 장치(100)가 메모리 장치(200)에 EOM 데이터 헤더(EDH)와 EOM 데이터 패턴(EDP)을 전송하는 방법을 결정하는 데에는 앞서 도 8의 S110 단계에서 메모리 장치(200)가 호스트 장치(100)에 응답한 수신 가능한 데이터 용량 정보가 고려될 수 있다.

예를 들어, 앞서 도 8의 S110 단계에서 메모리 장치(200)가 호스트 장치(100)에 응답한 수신 가능한 데이터 용량 정보가 12 byte였다고 하면, 호스트 장치(100)는 도 12에 도시된 것과 같은 방법으로 EOM 데이터 헤더(EDH)와 EOM 데이터 패턴(EDP)을 메모리 장치(200)에 전송할 수 있다.

구체적으로, 호스트 장치(100)가 12 byte 크기를 갖는 EOM 데이터 헤더(EDH)를 먼저 메모리 장치(200)에 전송한다(S130a). 그리고, 메모리 장치(200)는 EOM 데이터 헤더(EDH)를 기초로 수평 오프셋(dX1)과 수평 오프셋(dX2)을 결정하고, 수직 오프셋(dY1)과 수직 오프셋(dY2)을 결정한다. 그리고, 메모리 장치(200)는 EOM 데이터 헤더(EDH)를 수신하였음을 호스트 장치(100)에 응답한다(S140a).

이어서, 호스트 장치(100)가 EOM 데이터 패턴(EDP) 중 12 byte 크기의 EOM 데이터 패턴(EDP)을 메모리 장치(200)에 전송한다(S130b).

EOM 데이터 패턴(EDP)을 수신한 메모리 장치(200)는 각각의 EOM 데이터 패턴(EDP)에 대해 EOM 동작을 수행한다(S150).

몇몇 실시예에서, 이러한 EOM 동작은, EOM 데이터 헤더(도 12의 EDH)가 수신된 후, EOM 데이터 패턴(도 12의 EDP)이 수신되는 도중에 수행될 수 있다. 하지만, 실시예가 이에 제한되는 것은 아니며, EOM 동작은, EOM 데이터 패턴(도 12의 EDP)이 모두 수신된 후 수행될 수도 있다.

이러한 EOM 동작 수행에는 비교기들(CP1, CP2)이 이용될 수 있다.

도 4, 도 11 및 도 14를 참조하면, 비교기(CP1)는 수신된 직렬 신호(SS)를 레퍼런스 조건(XREF, VREF)에서 샘플링한 샘플링 값(SAV1)과 제1 오프셋 조건(dX1, dY1)에서 샘플링한 샘플링 값(SAV2)을 비교하여 에러 카운트 신호(EC1)와 샘플링 카운트 신호(SC)를 출력할 수 있다.

예를 들어, 비교기(CP1)는 샘플링 값(SAV2)이 샘플링 값(SAV1)과 동일한 값으로 인식되는 경우, 에러 카운트 신호(EC1)를 출력하지 않고, 샘플링 값(SAV2)이 샘플링 값(SAV1)과 동일한 값으로 인식되지 않는 경우, 에러 카운트 신호(EC1)를 출력할 수 있다. 즉, 비교기(CP1)로 출력되는 에러 카운트 신호(EC1)에 의해 에러 카운팅이 수행될 수 있다. 그리고, 비교기(CP1)는 이러한 비교가 한 번 수행될 때 마다 샘플링 카운트 신호(SC)를 출력할 수 있다. 샘플링 카운트 신호(SC)는 호스트 장치(100)로부터 메모리 장치(200)에 제공된 샘플링 횟수 필드(NUMBER OF SAMPLING)의 샘플링 횟수와 메모리 장치(200)가 수행한 샘플링 횟수가 동일한지 판단하는데 이용될 수 있다.

그리고, 비교기(CP2)는 수신된 직렬 신호(SS)를 레퍼런스 조건(XREF, VREF)에서 샘플링한 샘플링 값(SAV1)과 제2 오프셋 조건(dX2, dY2)에서 샘플링한 샘플링 값(SAV3)을 비교하여 에러 카운트 신호(EC2)를 출력한다.

예를 들어, 비교기(CP2)는 샘플링 값(SAV3)이 샘플링 값(SAV1)과 동일한 값으로 인식되는 경우, 에러 카운트 신호(EC2)를 출력하지 않고, 샘플링 값(SAV3)이 샘플링 값(SAV1)과 동일한 값으로 인식되지 않는 경우, 에러 카운트 신호(EC2)를 출력할 수 있다. 즉, 비교기(CP2)로 출력되는 에러 카운트 신호(EC2)에 의해 에러 카운팅이 수행될 수 있다.

몇몇 실시예에서, 수평 오프셋들(dX1, dX2), 수직 오프셋들(dY1, dY2), 에러 카운트 신호들(EC1, EC2)에 따른 에러 카운트 값 및 샘플링 카운트 신호(SC)에 따른 샘플링 횟수 정보 등은 SFR(도 2의 252)에 저장될 수 있으나, 실시예들이 이에 제한되는 것은 아니다.

본 실시예에서는 이처럼 호스트 장치(100)로부터 수신한 EOM 데이터 패턴(EDP) 중 하나의 직렬 신호(SS)에 대해 2회의 EOM이 수행(1번의 샘플링 카운트로 2회의 EOM 수행)이 가능하므로 EOM이 고속으로 수행될 수 있다. 따라서, 메모리 장치(200)의 동작 속도가 향상될 수 있다.

비록 도 14에는 수평 오프셋(dX1)과 수평 오프셋(dX2)의 합이 0이고, 수직 오프셋(dY1)과 수직 오프셋(dY2)의 합이 0인 예시를 도시하였으나, 실시예들이 이에 제한되는 것은 아니며, 수평 오프셋(dX1), 수평 오프셋(dX2), 수직 오프셋(dY1) 및 수직 오프셋(dY2)은 얼마든지 다르게 변형되어 실시될 수 있다.

도 13을 참조하면, 메모리 장치(200)는 EOM 데이터 패턴(EDP)을 수신하였음을 호스트 장치(100)에 응답한다(S140b). 그리고, 호스트 장치(100)가 EOM 데이터 패턴(EDP) 중 후속하는 12 byte 크기의 EOM 데이터 패턴(EDP)을 메모리 장치(200)에 전송한다(S130c). 그리고, 메모리 장치(200)는 EOM 데이터 패턴(EDP)을 수신하였음을 호스트 장치(100)에 응답한다(S140c). 이와 같은 방식을 반복하여 도 13에 도시된 모든 EOM 데이터 패턴(EDP)이 호스트 장치(100)로부터 메모리 장치(200)에 제공되고, 메모리 장치(200)는 각각의 EOM 데이터 패턴(EDP)에 대해 EOM 동작을 수행할 수 있다.

한편, 호스트 장치(100)가 메모리 장치(200)에 전송하는 EOM 데이터의 구조가 도 12에 도시된 예에 제한되는 것은 아니다.

도 15는 다른 몇몇 실시예에 따른 호스트 장치(100)가 메모리 장치(200)에 전송하는 EOM 데이터의 구조를 도시한 도면이다.

도 15를 참조하면, EOM 데이터는 EOM 데이터 헤더(EDH)와 EOM 데이터 패턴(EDP)을 포함할 수 있다.

EOM 데이터 헤더(EDH)는 EOM 동작 수행에 필요한 파라미터를 포함할 수 있다.

예를 들어, 타이밍 옵셋 필드(Timing Offset)와 타이밍 스텝 필드(Timing Step)는 메모리 장치(200)에 전달될 수평 오프셋(dX1)과 수평 오프셋(dX2) 중 적어도 하나를 포함하고, 전압 옵셋 필드(Voltage Offset)와 전압 스텝 필드(Voltage Step)는 메모리 장치(200)에 전달될 수직 오프셋(dY1)과 수직 오프셋(dY2) 중 적어도 하나를 포함할 수 있다.

본 실시예에서는 수평 오프셋(dX1)과 수평 오프셋(dX2) 중 적어도 하나와, 수직 오프셋(dY1)과 수직 오프셋(dY2) 중 적어도 하나를 도 12에 도시된 실시예와 같이 1개의 값으로 표시하는 것이 아니라, 기준 값(기준 페이즈 또는 기준 전압)과 기준 값에 대한 오프셋 값(옵셋 페이즈 값 또는 옵셋 전압 값)의 두 개의 필드로 표현한다.

한편, 메모리 장치(200)가 EOM 동작을 수행하면서 실행하는 샘플링 횟수는 샘플링 횟수 필드(Number of Sampling)를 통해 호스트 장치(100)로부터 메모리 장치(200)에 제공될 수 있다.

또한, 메모리 장치(200)가 호스트 장치(100)로부터 수신할 패턴 데이터의 크기는 데이터 길이 필드(Total Data Length)를 통해 호스트 장치(100)로부터 메모리 장치(200)에 제공될 수 있다.

다시 도 8를 참조하면, EOM 동작을 수행한 메모리 장치(200)가 EOM 동작 수행 결과를 포함하는 응답 신호를 호스트 장치(100)에 전송한다(S160).

이 때, 응답 신호는, EOM 동작 수행의 성공 여부와, 각 수평 오프셋과 수직 오프셋에 대응하는 에러 카운트 값을 포함할 수 있다.

예를 들어, 메모리 장치(200)는 호스트 장치(100)로부터 메모리 장치(200)에 제공된 샘플링 횟수 필드(NUMBER OF SAMPLING)의 샘플링 횟수와 메모리 장치(200)의 비교기(CP1)가 출력한 샘플링 카운트 신호(SC)의 수가 동일하면, EOM 동작 수행이 완료된 것으로 판단하고 완료(complete) 정보를 호스트 장치(100)에 전송할 수 있다.

이와 반대로, 호스트 장치(100)로부터 메모리 장치(200)에 제공된 샘플링 횟수 필드(NUMBER OF SAMPLING)의 샘플링 횟수와 메모리 장치(200)의 비교기(CP1)가 출력한 샘플링 카운트 신호(SC)의 수가 다르면, 메모리 장치(200)는 EOM 동작 수행이 완료되지 않은 것으로 판단하고 실패(failure) 정보를 호스트 장치(100)에 전송할 수 있다.

몇몇 실시예에서, EOM 동작 수행의 성공 여부는, 예를 들어 도 16에 도시된 응답 필드(Response)를 통해 호스트 장치(100)에 제공될 수 있으나 실시예가 이에 제한되는 것은 아니다.

또한, 몇몇 실시예에서, 앞서 설명한 에러 카운트 값은, 예를 들어 도 16에 도시된 4개의 센스 데이터 필드(Sense Data[0], Sense Data[1], Sense Data[2], Sense Data[3])를 통해 호스트 장치(100)에 제공될 수 있으나, 실시예가 이에 제한되는 것은 아니다.

또한 몇몇 실시예에서, 응답 신호는 프리셋 정보를 포함할 수 있다. 이러한 프리셋 정보는 호스트 장치(100)의 신호 드라이빙 특성을 변경하거나, 메모리 장치(200)의 신호 수신 특성을 변경하는데 참조되어 이용될 수 있다.

이상에서 설명한 메모리 시스템에서는, 호스트 장치(100)와 메모리 장치(200) 사이에서 송수신되는 신호의 품질 특성을 파악하는데 별도의 외부 장치가 필요 없다. 나아가, EOM 동작이 수행되는 신호 라인과 실제 호스트 장치(100)와 메모리 장치(200)가 신호를 주고받는 신호 라인도 동일하다. 이에 따라, 용이하면서도 신뢰성 높은 EOM 동작 수행이 가능하다. 또한, 앞서 설명한 것과 같이 서로 다른 오프셋 조건을 동시에 적용하여 EOM 수행이 가능하므로 고속으로 EOM 동작을 수행하는 것이 가능하다.

도 17은 메모리 장치의 신호 수신 장치가 EOM 디스에이블 모드로 동작하는 것을 설명하기 위한 도면이다.

호스트 장치(100)로부터 EOM 동작 수행을 요청하는 커맨드를 수신하지 않은 상태에서는 메모리 장치(200)의 신호 수신 장치가 EOM 디스에이블 모드로 동작한다. 예를 들어, UFS 디바이스 컨트롤러(210)는 CDR 블록(253)에 EOM 디스에이블을 지시하는 논리 로우 레벨의 제어 신호(EOM_E)를 인가할 수 있다.

이에 따라, 도 17에 도시된 것과 같이, 스위치(SW1)가 신호 처리 장치(SPD2)와 샘플러(SAM2)를 연결하여 신호 처리 장치(SPD2)의 출력인 처리 신호(PS2)가 샘플러(SAM2)에 제공된다. 또한, 스위치(SW2)가 신호 처리 장치(SPD3)와 샘플러(SAM3)를 연결하여 신호 처리 장치(SPD3)의 출력인 처리 신호(PS3)가 샘플러(SAM3)에 제공된다.

한편, 수평 오프셋(dX1), 수평 오프셋(dX2), 수직 오프셋(dY1), 수직 오프셋(dY2)은 모두 0의 값을 갖는다. 따라서, 오프셋 클럭 신호(dX1RCK)와 오프셋 클럭 신호(dX2RCK)는 모두 복원된 클럭 신호(RCK)와 동일하고, 오프셋 전압(dY1VREF)과 오프셋 전압(dY2VREF)은 모두 레퍼런스 전압(VREF)과 동일하다.

따라서, 이퀄라이저(EQ1)는 직렬 신호(SS)를 설정값(EQS1)으로 이퀄라이징하여 처리 신호(PS1)를 출력하고, 샘플러(SMA1)는 처리 신호(PS1)를 레퍼런스 조건(도 14의 XREF, VREF)에서 샘플링하여 샘플링 값(SAV1)을 출력한다. 이퀄라이저(EQ2)는 직렬 신호(SS)를 설정값(EQS2)으로 이퀄라이징하여 처리 신호(PS2)를 출력하고, 샘플러(SMA2)는 처리 신호(PS2)를 레퍼런스 조건(도 14의 XREF, VREF)에서 샘플링하여 샘플링 값(SAV2)을 출력한다. 이퀄라이저(EQ3)는 직렬 신호(SS)를 설정값(EQS3)으로 이퀄라이징하여 처리 신호(PS3)를 출력하고, 샘플러(SMA3)는 처리 신호(PS3)를 레퍼런스 조건(도 14의 XREF, VREF)에서 샘플링하여 샘플링 값(SAV3)을 출력한다.

한편, 출력 회로(OC)의 보팅 회로(도 4의 VC)는 인에이블되고, EOM 회로(도 4의 EOMC)는 디스에이블된다.

보팅 회로(도 4의 VC)는 샘플링 값들(SAV1, SAV2, SAV3)에 대해 다수 투표를 수행하여 출력 데이터를 결정한다.

보팅 회로(도 4의 VC)가 수행하는 다수 투표는 아래 표 1과 같이 샘플링 값들(SAV1, SAV2, SAV3) 중 그 개수가 더 많은 샘플링 값을 출력 데이터로 결정하는 것이다.

SAV1	SAV2	SAV3	출력 데이터
0	0	0	0
0	0	1	0
0	1	0	0
0	1	1	1
1	0	0	0
1	0	1	1
1	1	0	1
1	1	1	1

예를 들어, 메모리 장치(200)가 자율 주행 차량에 장착되어 실시간 운행 데이터가 메모리 장치(200)에 저장되는 경우, 메모리 장치(200)에 저장되는 데이터의 신뢰성이 매우 중요하다. 따라서, 본 실시예에서는 메모리 장치(200)의 신호 수신 장치가 EOM 동작을 수행하지 않는 EOM 디스에이블 모드로 동작하는 경우, 호스트 장치(100)로부터 수신된 직렬 신호(SS)를 신호 수신 장치에서 락스텝(Lockstep) 기술을 사용하여 검증함으로써 수신 신호의 해석 정확도를 높일 수 있다.

도 18은 다른 몇몇 실시예에 따른 메모리 장치의 신호 수신 장치를 도시한 도면이다. 이하에서는 앞서 설명한 실시예와 동일한 설명은 생략하고 차이점을 위주로 설명한다.

도 18을 참조하면, 메모리 장치의 신호 수신 회로는 n(n은 4 이상의 자연수)개의 신호 처리 장치들(SPD1~SPDn), 클럭 복원 회로(CDRC), n개의 샘플러들(SAM1~SAMn), (n-1)개의 스위치들(SW1~SW(n-1)) 및 출력 회로(OC)를 포함할 수 있다.

출력 회로(OC)는 EOM 디스에이블 모드에서, n개의 샘플링 값들(SAV1~SAVn)에 대해 다수 투표를 수행하여 데이터를 출력할 수 있다. 그리고, 출력 회로(OC)는 EOM 인에이블 모드에서, (n-1)개의 비교기를 이용하여 (n-1)개의 에러 카운트 신호와 1개의 샘플링 카운트 신호와 데이터를 출력할 수 있다.

본 실시예의 경우, n개의 샘플링 값들(SAV1~SAVn)에 대해 다수 투표를 수행하므로 데이터 수신의 신뢰성이 향상될 수 있고, 하나의 직렬 신호(SS)에 대해 (n-1)회의 EOM이 수행(1번의 샘플링 카운트로 (n-1)회의 EOM 수행)이 가능하므로 EOM이 고속으로 수행될 수 있다.

도 19는 다른 몇몇 실시예에 따른 메모리 시스템을 도시한 도면이다. 이하에서도 앞서 설명한 실시예와 차이점을 위주로 설명한다.

도 19를 참조하면, 본 실시예에서는 호스트 장치(100)의 UIC 레이어(150)가 앞서 설명한 EOM 동작과 다수 투표 동작을 수행한다. 예를 들어, 호스트 장치(100)의 UIC 레이어(150)는 메모리 장치(200)로부터 수신되는 차동 출력 신호 쌍(DOUT_T와 DOUT_C)에 대해 EOM 동작과 다수 투표 동작을 수행할 수 있다.

도 20은 또 다른 몇몇 실시예에 따른 메모리 시스템을 도시한 도면이다. 이하에서도 앞서 설명한 실시예와 차이점을 위주로 설명한다.

도 20을 참조하면, 본 실시예에서는 호스트 장치(100)의 UIC 레이어(150)와 메모리 장치(200)의 UIC 레이어(250) 모두 앞서 설명한 EOM 동작과 다수 투표 동작을 수행한다.

도 21은 몇몇 실시예에 따른 데이터 송수신 시스템을 도시한 도면이다.

도 21을 참조하면, 제1 데이터 송수신 장치(500)는 제1 인터페이스(510)를 포함한다. 제2 데이터 송수신 장치(600)는 제2 인터페이스(610)를 포함한다.

제1 인터페이스(510)와 제2 인터페이스(610)는 앞서 설명한 EOM 동작과 다수 투표 동작을 수행할 수 있다.

몇몇 실시예에서, 제1 데이터 송수신 장치(500)는 카메라 모듈이고, 제2 데이터 송수신 장치(600)는 어플리케이션 프로세서일 수 있다. 또한, 몇몇 실시예에서, 제1 데이터 송수신 장치(500)는 디스플레이 드라이버 IC이고, 제2 데이터 송수신 장치(600)는 디스플레이 패널일 수도 있다. 이 밖에, 제1 데이터 송수신 장치(500)와 제2 데이터 송수신 장치(600)는 예시되지 않은 다양한 전자 장치들로 변형되어 실시될 수 있다.

도 22는 몇몇 실시예에 따른 메모리 시스템이 탑재된 차량(vehicle)을 도시한 도면이다.

차량(700)은 복수 개의 전자 제어 장치(ECU: Electronic Control Unit, 710), 및 저장 장치(720)를 포함할 수 있다.

복수 개의 전자 제어 장치(710)의 각 전자 제어 장치는 차량(700)에 마련된 복수 개의 장치 중 적어도 하나의 장치에 전기적, 기계적, 통신적으로 연결되고, 어느 하나의 기능 수행 명령에 기초하여 적어도 하나의 장치의 동작을 제어할 수 있다.

여기서, 복수 개의 장치는 적어도 하나의 기능 수행을 위해 요구되는 정보를 획득하는 획득 장치(730)와, 적어도 하나의 기능을 수행하는 드라이빙 유닛(740)을 포함할 수 있다.

예를 들어, 획득 장치(730)는 각종 검출부 및 영상 획득부를 포함할 수 있고, 드라이빙 유닛(740)은 공조 장치의 팬 및 압축기, 통풍장치의 팬, 동력 장치의 엔진 및 모터, 조향 장치의 모터, 제동 장치의 모터 및 밸브, 도어나 테일 게이트의 개폐 장치 등을 포함할 수 있다.

복수 개의 전자 제어 장치(710)는, 예를 들어, 이더넷, 저전압 차동 신호(LVDS) 통신, LIN(Local Interconnect Network) 통신 중 적어도 하나를 이용하여 획득 장치(730) 및 드라이빙 유닛(740)과 통신을 수행할 수 있다.

복수 개의 전자 제어 장치(710)는, 획득 장치(730)를 통해 획득된 정보에 기초하여 기능 수행의 필요 여부를 판단하고 기능 수행이 필요하다고 판단되면 해당 기능을 수행하는 드라이빙 유닛(740)의 동작을 제어하되, 획득된 정보에 기초하여 그 동작 량을 제어할 수 있다. 이 때, 복수 개의 전자 제어 장치(710)는, 획득된 정보를 저장 장치(720)에 저장하거나 저장 장치(720)에 저장된 정보를 리드하여 사용할 수 있다. 몇몇 실시예에서, 복수 개의 전자 제어 장치(710)는 앞서 설명한 호스트 장치(도 1의 100)에 대응되고, 저장 장치(720)는 앞서 설명한 메모리 장치(도 1의 200)에 대응될 수 있다.

복수 개의 전자 제어 장치(710)는, 입력부(730)를 통해 입력된 기능 수행 명령에 기초하여 해당 기능을 수행하는 드라이빙 유닛(740)의 동작을 제어하는 것도 가능하고, 입력부(730)를 통해 입력된 정보에 대응하는 설정량을 확인하고 확인된 설정량에 기초하여 해당 기능을 수행하는 드라이빙 유닛(740)의 동작을 제어하는 것도 가능하다.

각 전자 제어 장치(710)는, 독립적으로 어느 하나의 기능을 제어하거나, 또는 다른 전자 제어 장치와 서로 연계하여 어느 하나의 기능을 제어할 수 있다.

예를 들어, 충돌 방지 장치의 전자 제어 장치는 거리 검출부를 통해 검출된 장애물과의 거리가 기준 거리 이내이면 스피커를 통해 장애물과의 충돌에 대한 경고음을 출력하도록 할 수 있다.

자율 주행 제어 장치의 전자 제어 장치는 차량용 단말기의 전자 제어 장치, 영상 획득부의 전자 제어 장치 및 충돌 방지 장치의 전자 제어 장치와 연계하여, 내비게이션 정보, 도로 영상 정보 및 장애물과의 거리 정보를 수신하고 수신된 정보들을 이용하여 동력 장치, 제동 장치 및 조향 장치를 제어함으로써 자율 주행을 수행할 수 있다.

연결 제어 장치(CCU: Connectivity Control Unit, 760)는 복수 개의 전자 제어 장치들(710)과 각각 전기적, 기계적, 통신적으로 연결되고, 복수 개의 전자 제어 장치들(710)과 각각 통신을 수행한다.

즉, 연결 제어 장치(760)는 차량 내부에 마련된 복수 개의 전자 제어 장치들(710)과 직접 통신을 수행하는 것도 가능하고, 외부의 서버와 통신을 수행하는 것도 가능하며, 인터페이스를 통해 외부 단말기와 통신을 수행하는 것도 가능하다.

여기서 연결 제어 장치(760)는 복수 개의 전자 제어 장치(710)들과 통신을 수행할 수 있고, 안테나(미도시)와 RF 통신을 이용하여 서버(810)와 통신을 수행할 수 있다.

또한, 연결 제어 장치(760)는 무선 통신으로 서버(810)와 통신을 수행할 수 있다. 이 때, 연결 제어 장치(760)와 서버(810) 간의 무선 통신은 와이파이(Wifi) 모듈, 와이브로(Wireless broadband) 모듈 외에도, GSM(global System for Mobile Communication), CDMA(Code Division Multiple Access), WCDMA(Wideband Code Division Multiple Access), UMTS(universal mobile telecommunications system), TDMA(Time Division Multiple Access), LTE(Long Term Evolution) 등 다양한 무선 통신 방식을 통해서 가능하다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

100: 호스트 장치
200: 메모리 장치

Claims

입력 신호를 샘플링하여, 샘플링 값을 출력하는 샘플링 장치; 및
상기 샘플링 값을 기초로 데이터를 출력하는 출력 회로를 포함하되,
상기 출력 회로는,
제1 제어 신호에 응답하여, 상기 샘플링 장치가 출력한 제1 내지 제3 샘플링 값에 대해 다수 투표(majority voting)를 수행하여 상기 데이터를 출력하고,
제2 제어 신호에 응답하여, 상기 샘플링 장치가 출력한 제4 내지 제6 샘플링 값을 기초로 상기 데이터와, 제1 및 제2 에러 카운트 신호를 출력하되,
상기 제1 에러 카운트 신호는, 상기 입력 신호를 레퍼런스 조건에서 샘플링한 상기 제4 샘플링 값과, 상기 입력 신호를 제1 오프셋 조건에서 샘플링한 상기 제5 샘플링 값을 비교하여 생성되고,
상기 제2 에러 카운트 신호는, 상기 입력 신호를 상기 레퍼런스 조건에서 샘플링한 상기 제4 샘플링 값과, 상기 입력 신호를 상기 제1 오프셋 조건과 다른 제2 오프셋 조건에서 샘플링한 상기 제6 샘플링 값을 비교하여 생성되는 신호 수신 장치.
제1항에 있어서,
상기 샘플링 장치는,
클럭 신호와 레퍼런스 전압을 기초로 제1 신호로부터 상기 제1 샘플링 값과 상기 제4 샘플링 값을 추출하는 제1 샘플러와,
상기 클럭 신호에 제1 수평 오프셋을 적용한 제1 오프셋 클럭 신호와 상기 레퍼런스 전압에 제1 수직 오프셋을 적용한 제1 오프셋 전압을 기초로 제2 신호로부터 상기 제2 샘플링 값과 상기 제5 샘플링 값을 추출하는 제2 샘플러와,
상기 클럭 신호에 제2 수평 오프셋을 적용한 제2 오프셋 클럭 신호와 상기 레퍼런스 전압에 제2 수직 오프셋을 적용한 제2 오프셋 전압을 기초로 제3 신호로부터 상기 제3 샘플링 값과 상기 제6 샘플링 값을 추출하는 제3 샘플러를 포함하는 신호 수신 장치.
제2항에 있어서,
상기 샘플링 장치는,
제1 설정 값으로 설정된 제1 이퀄라이저와,
상기 제1 설정 값과 다른 제2 설정 값으로 설정된 제2 이퀄라이저와,
상기 제1 및 제2 설정 값과 다른 제3 설정 값으로 설정된 제3 이퀄라이저를 더 포함하고,
상기 제1 제어 신호에 응답하여, 상기 제1 이퀄라이저는 상기 제1 신호를 출력하고, 상기 제2 이퀄라이저는 상기 제2 신호를 출력하고, 상기 제3 이퀄라이저는 상기 제3 신호를 출력하고,
상기 제2 제어 신호에 응답하여, 상기 제1 이퀄라이저는 상기 제1 내지 제3 신호를 출력하는 신호 수신 장치.
제2항에 있어서,
상기 샘플링 장치는,
제1 설정 값으로 설정되고 상기 제1 신호를 출력하는 제1 이퀄라이저와,
상기 제1 설정 값과 다른 제2 설정 값으로 설정된 제2 이퀄라이저와,
상기 제1 및 제2 설정 값과 다른 제3 설정 값으로 설정된 제3 이퀄라이저와,
상기 제1 제어 신호에 응답하여, 상기 제2 이퀄라이저와 상기 제2 샘플러를 연결하고, 상기 제2 제어 신호에 응답하여, 상기 제1 이퀄라이저와 상기 제2 샘플러를 연결하는 제1 스위치와,
상기 제1 제어 신호에 응답하여, 상기 제3 이퀄라이저와 상기 제3 샘플러를 연결하고, 상기 제2 제어 신호에 응답하여, 상기 제1 이퀄라이저와 상기 제3 샘플러를 연결하는 제1 스위치를 더 포함하는 신호 수신 장치.
제1항에 있어서,
상기 출력 회로는,
상기 제1 제어 신호에 응답하여 인에이블되고, 상기 제1 내지 제3 샘플링 값에 대해 다수 투표를 수행하여 상기 데이터를 출력하는 보팅(voting) 회로와,
상기 제2 제어 신호에 응답하여 인에이블되고, 상기 제4 내지 제6 샘플링 값을 제공받아 상기 제1 및 제2 에러 카운트 신호와 상기 데이터를 출력하는 EOM 회로를 포함하고,
상기 EOM 회로는,
상기 제4 샘플링 값과 상기 제5 샘플링 값을 비교하여 상기 제1 에러 카운트 신호를 생성하는 제1 비교기와,
상기 제4 샘플링 값과 상기 제6 샘플링 값을 비교하여 상기 제2 에러 카운트 신호를 생성하는 제2 비교기를 포함하는 신호 수신 장치.
수신된 입력 신호에 대해 제1 처리(processing)를 수행하여 제1 처리 신호(processed signal)를 생성하는 제1 신호 처리 장치;
상기 입력 신호에 대해 상기 제1 처리와 다른 제2 처리를 수행하여 제2 처리 신호를 생성하는 제2 신호 처리 장치;
상기 입력 신호에 대해 상기 제1 및 제2 처리와 다른 제3 처리를 수행하여 제3 처리 신호를 생성하는 제3 신호 처리 장치;
상기 제1 처리 신호를 기초로 클럭 신호를 복원하여 복원된 클럭 신호를 생성하는 클럭 복원 회로;
상기 복원된 클럭 신호와 레퍼런스 전압을 기초로 상기 제1 처리 신호로부터 제1 샘플링 값을 추출하는 제1 샘플러;
상기 복원된 클럭 신호에 제1 수평 오프셋을 적용한 제1 오프셋 클럭 신호와 상기 레퍼런스 전압에 제1 수직 오프셋을 적용한 제1 오프셋 전압을 기초로 상기 제2 처리 신호로부터 제2 샘플링 값을 추출하는 제2 샘플러;
상기 복원된 클럭 신호에 제2 수평 오프셋을 적용한 제2 오프셋 클럭 신호와 상기 레퍼런스 전압에 제2 수직 오프셋을 적용한 제2 오프셋 전압을 기초로 상기 제3 처리 신호로부터 제3 샘플링 값을 추출하는 제3 샘플러; 및
상기 제1 내지 제3 샘플링 값에 대해 다수 투표(majority voting)를 수행하여 데이터를 출력하는 출력 회로를 포함하는 신호 수신 장치.
제6항에 있어서,
상기 제1 신호 처리 장치는 제1 설정 값으로 설정된 제1 이퀄라이저를 포함하고,
상기 제2 신호 처리 장치는 상기 제1 설정 값과 다른 제2 설정 값으로 설정된 제2 이퀄라이저를 포함하고,
상기 제3 신호 처리 장치는 상기 제1 및 제2 설정 값과 다른 제3 설정 값으로 설정된 제3 이퀄라이저를 포함하는 신호 수신 장치.
제6항에 있어서,
상기 제1 오프셋 클럭 신호는 상기 복원된 클럭 신호와 동일하고,
상기 제1 오프셋 전압은 상기 레퍼런스 전압과 동일하고,
상기 제2 오프셋 클럭 신호는 상기 복원된 클럭 신호와 동일하고,
상기 제2 오프셋 전압은 상기 레퍼런스 전압과 동일한 신호 수신 장치.
수신된 입력 신호를 기초로 클럭 신호를 복원하여 복원된 클럭 신호를 생성하는 클럭 복원 회로;
상기 복원된 클럭 신호와 레퍼런스 전압을 기초로 상기 입력 신호로부터 제1 샘플링 값을 추출하는 제1 샘플러;
상기 복원된 클럭 신호에 제1 수평 오프셋을 적용한 제1 오프셋 클럭 신호와 상기 레퍼런스 전압에 제1 수직 오프셋을 적용한 제1 오프셋 전압을 기초로 상기 입력 신호로부터 제2 샘플링 값을 추출하는 제2 샘플러;
상기 복원된 클럭 신호에 제2 수평 오프셋을 적용한 제2 오프셋 클럭 신호와 상기 레퍼런스 전압에 제2 수직 오프셋을 적용한 제2 오프셋 전압을 기초로 상기 입력 신호로부터 제3 샘플링 값을 추출하는 제3 샘플러; 및
상기 제1 샘플링 값과 상기 제2 샘플링 값을 비교하여 제1 에러 카운트 신호를 출력하고, 상기 제1 샘플링 값과 상기 제3 샘플링 값을 비교하여 제2 에러 카운트 신호를 출력하는 출력 회로를 포함하는 신호 수신 장치.
제9항에 있어서,
상기 제1 수평 오프셋이 실수(real number) a일 때, 상기 제2 수평 오프셋은 -a이고,
상기 제1 수직 오프셋이 실수 b일 때, 상기 제2 수직 오프셋은 -b인 신호 수신 장치.