KR102859771B1 - Synapse device and fabrication method of the same - Google Patents
Synapse device and fabrication method of the sameInfo
- Publication number
- KR102859771B1 KR102859771B1 KR1020220148023A KR20220148023A KR102859771B1 KR 102859771 B1 KR102859771 B1 KR 102859771B1 KR 1020220148023 A KR1020220148023 A KR 1020220148023A KR 20220148023 A KR20220148023 A KR 20220148023A KR 102859771 B1 KR102859771 B1 KR 102859771B1
- Authority
- KR
- South Korea
- Prior art keywords
- channel layer
- region
- plasma treatment
- oxygen plasma
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02568—Chalcogenide semiconducting materials not being oxides, e.g. ternary compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D99/00—Subject matter not provided for in other groups of this subclass
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Power Engineering (AREA)
- Health & Medical Sciences (AREA)
- Life Sciences & Earth Sciences (AREA)
- Biomedical Technology (AREA)
- Biophysics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Neurology (AREA)
- Computational Linguistics (AREA)
- Data Mining & Analysis (AREA)
- Evolutionary Computation (AREA)
- General Health & Medical Sciences (AREA)
- Molecular Biology (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Software Systems (AREA)
- Artificial Intelligence (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명의 시냅스 소자는 기판; 상기 기판 상에 배치되는 유전층; 상기 유전층 상에 배치되는 채널층; 및 상기 채널층 상에 배치되고 상호 이격된 소스 전극 및 드레인 전극을 포함하고, 상기 채널층의 적어도 일 영역은 황 공공 결함(S vacancy)을 포함할 수 있다.
본 발명의 시냅스 소자의 제조 방법은 기판을 준비하는 단계; 상기 기판 상에 유전층을 형성하는 단계; 상기 유전층 상에 채널층을 형성하는 단계; 상기 채널층 상에 소스 전극 및 드레인 전극을 형성하는 단계; 및 상기 채널층의 적어도 일 영역에 산소 플라즈마 처리하는 단계를 포함할 수 있다.A synaptic device of the present invention comprises: a substrate; a dielectric layer disposed on the substrate; a channel layer disposed on the dielectric layer; and a source electrode and a drain electrode disposed on the channel layer and spaced apart from each other, wherein at least one region of the channel layer may include a sulfur vacancy defect (S vacancy).
A method for manufacturing a synaptic device of the present invention may include the steps of: preparing a substrate; forming a dielectric layer on the substrate; forming a channel layer on the dielectric layer; forming a source electrode and a drain electrode on the channel layer; and performing oxygen plasma treatment on at least one region of the channel layer.
Description
본 발명은 시냅스 소자 및 이의 제조 방법에 관한 것이다.The present invention relates to a synaptic device and a method for manufacturing the same.
정보처리와 저장 매체가 독립적으로 존재하는 폰노이만 (von Neumann) 방식의 CMOS(Complementary Metal-Oxide Semiconductor) 집적 회로 시스템은 현재 집적화 한계, 전력 소모 증대 및 소자 발열 문제와 같은 다양한 문제점이 대두되고 있으며, 특히 뉴로모픽 (Neuromorphic, 신경 모방) 응용 분야를 위한 빠른 매트릭스 곱셉을 하기 위해서는 현재의 실리콘 CMOS소자를 이용한 계산 방식은 효율적이지 못하다. The von Neumann-based complementary metal-oxide semiconductor (CMOS) integrated circuit system, in which information processing and storage media exist independently, is currently facing various problems such as integration limitations, increased power consumption, and device heat generation. In particular, the current calculation method using silicon CMOS devices is not efficient for fast matrix multiplication for neuromorphic applications.
이런 한계를 돌파할 미래 컴퓨팅 기술로서 뉴론과 시냅스 소자로 구성된 뉴로모픽 시스템이 급부상하고 있으며 그 중에서도 가장 핵심 부품인 시냅스 소자 개발에 대한 연구가 활발하게 이루어지고 있다. Neuromorphic systems, consisting of neurons and synaptic elements, are rapidly emerging as a future computing technology that will overcome these limitations, and research is actively being conducted on the development of synaptic elements, the most crucial component among them.
시냅스는 스파이크 입력 신호가 시냅스 가중치(synaptic plasticity, 시냅스 가소성)를 강화하거나 약화시키는 두 개의 서로 다른 뉴런이 존재한다. 정보 처리 및 저장은 시냅스 소자에 의해 동시에 수행될 수 있다. 따라서 인공 시냅스 소자의 실증을 통해 뉴로모픽 컴퓨팅 시스템으로의 적용 가능성을 확인할 수 있다.Synapses are two distinct neurons whose spike input signals strengthen or weaken synaptic weights (synaptic plasticity). Information processing and storage can be performed simultaneously by synaptic elements. Therefore, the demonstration of artificial synaptic elements can confirm their applicability to neuromorphic computing systems.
기존의 실리콘 기반 CMOS 구조를 갖는 Si 고체 시냅스 소자는 신뢰할 수 있는 시냅스 가소성을 가능하게 할 수 있는 것으로 이전에 집중적으로 연구되었다. 그러나, 이러한 Si CMOS 시냅스 장치는 집적화 한계, 전력 소모 증대 및 소자 발열 문제와 같은 다양한 문제점이 있다. Si solid-state synaptic devices with conventional silicon-based CMOS structures have been extensively studied to enable reliable synaptic plasticity. However, these Si CMOS synaptic devices suffer from various issues, including integration limitations, increased power consumption, and device heat generation.
최근 보고된 단층 MoS2 멤트랜지스터(멤리스터+트랜지스터) 소자 구조는 드레인과 게이트 이중 자극을 통해 헤테로 시냅스 특성을 구현할 수 있을 뿐만 아니라 게이트 터미널을 통해 2단자 멤리스터보다 넓은 영역에서 저항 상태 제어가 가능하다. 이러한 독특한 특성으로 인해 멤트랜지스터 구조는 차세대 뉴로모픽 시스템의 구현을 위한 시냅스 소자로서 활발히 연구되고 있다.The recently reported single-layer MoS 2 memtransistor (memristor + transistor) device structure not only exhibits heterosynaptic characteristics through dual stimulation of the drain and gate, but also enables resistance state control over a wider range than a two-terminal memristor via the gate terminal. Due to these unique characteristics, the memtransistor structure is being actively studied as a synaptic device for implementing next-generation neuromorphic systems.
하지만, MoS2 기반의 멤트랜지스터에서 나타나는 저항 변화 스위칭 특성은 초기 합성 후 자연적으로 발생한 S 공공 결함에 의해 지배되기 때문에 스위칭 특성의 device-to-device 특성 재현성이 떨어지며 시냅스 전기적 특성의 미세한 제어 또한 어렵다는 문제가 있다. However, the resistance change switching characteristics of MoS 2 -based memtransistors are dominated by S vacancy defects that occur naturally after the initial synthesis, which results in poor device-to-device reproducibility of the switching characteristics and difficulty in fine control of the synaptic electrical characteristics.
본 발명의 목적은 상술한 문제점을 해결할 수 있고, 저항 변화 스위칭 특성과 시냅스 가소성의 안정적인 제어를 구현한 시냅스 소자 및 이의 제조 방법을 제공하는 것이다. The purpose of the present invention is to provide a synaptic device and a method for manufacturing the same that can solve the above-described problems and implement stable control of resistance change switching characteristics and synaptic plasticity.
상기와 같은 본 발명의 목적을 달성하기 위해서, In order to achieve the above purpose of the present invention,
본 발명의 시냅스 소자는 기판; 상기 기판 상에 배치되는 유전층; 상기 유전층 상에 배치되는 채널층; 및 상기 채널층 상에 배치되고 상호 이격된 소스 전극 및 드레인 전극을 포함하고, 상기 채널층의 적어도 일 영역은 황 공공 결함(S vacancy)을 포함할 수 있다.A synaptic device of the present invention comprises: a substrate; a dielectric layer disposed on the substrate; a channel layer disposed on the dielectric layer; and a source electrode and a drain electrode disposed on the channel layer and spaced apart from each other, wherein at least one region of the channel layer may include a sulfur vacancy defect (S vacancy).
본 발명의 시냅스 소자의 제조 방법은 기판을 준비하는 단계; 상기 기판 상에 유전층을 형성하는 단계; 상기 유전층 상에 채널층을 형성하는 단계; 상기 채널층 상에 소스 전극 및 드레인 전극을 형성하는 단계; 및 상기 채널층의 적어도 일 영역에 산소 플라즈마 처리하는 단계를 포함할 수 있다.A method for manufacturing a synaptic device of the present invention may include the steps of: preparing a substrate; forming a dielectric layer on the substrate; forming a channel layer on the dielectric layer; forming a source electrode and a drain electrode on the channel layer; and performing oxygen plasma treatment on at least one region of the channel layer.
본 발명에서는 산소 플라즈마 처리를 통해, 다층 MX2 소자에서 멤트랜지스터 특성의 구현이 가능하다. 또한, 산소 플라즈마 처리의 시간과 위치를 조절하여 저항 변화의 제어가 가능하다. 산소 플라즈마 처리된 MX2 멤트랜지스터소자의 저항 변화 스위칭 특성을 바탕으로 정밀한 시냅스 가소성 제어가 가능하다.The present invention enables the implementation of memtransistor characteristics in a multilayer MX 2 device through oxygen plasma treatment. Furthermore, resistance changes can be controlled by adjusting the timing and location of the oxygen plasma treatment. Based on the resistance change switching characteristics of the oxygen plasma-treated MX 2 memtransistor device, precise synaptic plasticity control is possible.
또한, CVD를 통해 대면적으로 합성된 다층 MoS2를 활용하며 플라즈마의 대면적 처리가 가능하기 때문에 대면적 스케일의 양산이 가능하다.In addition, since large-area multilayer MoS 2 synthesized through CVD is utilized and large-area plasma treatment is possible, large-area mass production is possible.
본 발명의 시냅스 소자는 Heterosynaptic 가소성과 이의 제어 가능성을 바탕으로 뉴로모픽 시스템에 적용이 가능하다.The synaptic element of the present invention can be applied to a neuromorphic system based on heterosynaptic plasticity and its controllability.
도 1은 본 발명의 일 실시예에 따른 시냅스 소자의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 MoS2 멤트렌지스터(memtransistor) 소자의 구조를 나타내는 모식도이다.
도 3의 (a) 내지 (d)는 산소 플라즈마 처리 시간에 따른 MoS2 박막의 XPS 스펙트럼이고, (e)는 산소 플라즈마 처리 시간에 따른 S/Mo원자비이고, (f)는 산소 플라즈마 처리 시간에 따른 MoO3의 정량비이다.
도 4는 산소 플라즈마 처리 유무에 따른 MoS2 소자의 transfer curve이다.
도 5의 (a)는 VGS amplitude에 따른 저항 스위칭 특성이고, (b)는 각각의 gate 전압에 대한 HRS, LRS의 저항 값과 이에 대한 스위칭 비율을 나타낸다.
도 6의 (a)는 VDS sweep 범위에 따른 저항 스위칭 특성을 나타내고, (b)는 각각의 drain 전압 sweep 범위에 대한 HRS, LRS의 저항 값과 이에 대한 스위칭 비율을 보여준다.
도 7의 (a)는 산소 플라즈마 처리 위치에 따른 저항 스위칭 특성을 보여주고, (b)는 각각의 산소 플라즈마 처리 위치에 대한 HRS, LRS의 저항 값과 이에 대한 스위칭 비율을 보여준다.
도 8은 산소 플라즈마 처리된 MoS2 멤트렌지스터의 안정성 테스트 결과로, (a)는 저항 변화 스위칭 cycle의 endurance 테스트 결과이고, (b)는 HRS, LRS의 retention 테스트 결과이고, (c)는 산소 플라즈마 처리 위치에 따른 전류 값의 cumulative probability 결과이다.
도 9의 (a)는 VGS input pulse의 진폭에 따른 PSC(post synaptic current) 변화량이고, (b)는 연속적인 VGS input pulse에 의한 potentiation/depression 특성을 보여준다.
도 10의 (a)는 VDS input pulse에 의한 potentiation/depression 특성을 보여주고, (b)는 다양한 VGS amplitude에서 VDS input pulse에 의한 potentiation 특성을 보여준다.FIG. 1 is a cross-sectional view of a synaptic element according to one embodiment of the present invention.
FIG. 2 is a schematic diagram showing the structure of a MoS 2 memtransistor device according to one embodiment of the present invention.
Figures 3 (a) to (d) are XPS spectra of MoS 2 thin films according to oxygen plasma treatment time, (e) is the S/Mo atomic ratio according to oxygen plasma treatment time, and (f) is the quantitative ratio of MoO 3 according to oxygen plasma treatment time.
Figure 4 shows the transfer curve of a MoS 2 device depending on whether oxygen plasma treatment is performed.
Figure 5 (a) shows the resistance switching characteristics according to the V GS amplitude, and (b) shows the resistance values of HRS and LRS for each gate voltage and the switching ratio thereof.
Figure 6 (a) shows the resistance switching characteristics according to the V DS sweep range, and (b) shows the resistance values of HRS and LRS for each drain voltage sweep range and the switching ratio thereof.
Figure 7 (a) shows the resistance switching characteristics according to the oxygen plasma treatment location, and (b) shows the resistance values of HRS and LRS for each oxygen plasma treatment location and the switching ratio thereof.
Figure 8 shows the stability test results of an oxygen plasma-treated MoS 2 memtransistor, where (a) is the endurance test result of the resistance change switching cycle, (b) is the retention test result of HRS and LRS, and (c) is the cumulative probability result of the current value according to the oxygen plasma treatment position.
Figure 9 (a) shows the change in PSC (post synaptic current) according to the amplitude of the V GS input pulse, and (b) shows the potentiation/depression characteristics due to continuous V GS input pulses.
Figure 10 (a) shows the potentiation/depression characteristics by the V DS input pulse, and (b) shows the potentiation characteristics by the V DS input pulse at various V GS amplitudes.
이하, 본 문서의 다양한 실시예들이 첨부된 도면을 참조하여 기재된다. 실시예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다. Hereinafter, various embodiments of this document are described with reference to the attached drawings. The embodiments and terminology used herein are not intended to limit the technology described in this document to specific embodiments, but should be understood to encompass various modifications, equivalents, and/or alternatives of the embodiments.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명하면 다음과 같다.Hereinafter, embodiments of the present invention will be described in detail with reference to the attached drawings.
본 발명의 시냅스 소자는 기존의 2단자 memristor와 3단자 transistor형태의 장점을 모두 취할 수 있는 멤트랜지스터(memtransistor: memristor + transistor 합성어) 시냅스 소자일 수 있다. The synaptic element of the present invention may be a memtransistor (a compound word of memristor + transistor) synaptic element that can take advantage of both the advantages of the existing two-terminal memristor and three-terminal transistor types.
도 1을 참고하면, 본 발명의 다양한 실시예에 따른 시냅스 소자(10)는 기판(11), 유전층(13), 채널층(15), 소스 전극(17a) 및 드레인 전극(17b)을 포함할 수 있다. Referring to FIG. 1, a synaptic element (10) according to various embodiments of the present invention may include a substrate (11), a dielectric layer (13), a channel layer (15), a source electrode (17a), and a drain electrode (17b).
기판(11)은 과도하게 도핑된 p+ Si 기판 또는 p++ Si 기판일 수 있다. 기판(11)은 소스 전극(17a) 및 드레인 전극(17b) 사이의 전류 흐름을 조절할 수 있다. 기판(11)에 게이트 전압이 인가되고, 이를 통해 발생하는 전기장으로 전류를 조절할 수 있다. The substrate (11) may be a heavily doped p + Si substrate or a p ++ Si substrate. The substrate (11) can control the current flow between the source electrode (17a) and the drain electrode (17b). A gate voltage is applied to the substrate (11), and the electric field generated thereby can control the current.
유전층(13)은 기판(11) 상에 배치되고, 유전 물질을 포함할 수 있다. 유전층(13)은 기판(11) 및 채널증(15)을 절연할 수 있다. 예를 들면, 유전층(13)은 실리콘 산화물(SiO2), 지르코늄 산화물(ZrO2), 하프늄 산화물(HfO2), 보론 산화물(B2O3), 및 알루미늄 산화물(Al2O3)중 적어도 하나를 포함할 수 있다. 바람직하게는, 유전층(13)은 SiO2를 포함할 수 있다. 유전층(13)은 10 nm 내지 100 nm의 두께를 가질 수 있다.The dielectric layer (13) is disposed on the substrate (11) and may include a dielectric material. The dielectric layer (13) may insulate the substrate (11) and the channel layer (15). For example, the dielectric layer (13) may include at least one of silicon oxide (SiO 2 ), zirconium oxide (ZrO 2 ), hafnium oxide (HfO 2 ), boron oxide (B 2 O 3 ), and aluminum oxide (Al 2 O 3 ). Preferably, the dielectric layer (13) may include SiO 2 . The dielectric layer (13) may have a thickness of 10 nm to 100 nm.
채널층(15)은 유전층(13) 상에 배치될 수 있다. 채널층(15)은 소스 전극(17a) 및 드레인 전극(17b)을 연결하는 층으로, 소스 전극(17a)의 전자가 드레인 전극(17b)으로 이동하면서 전류가 형성될 수 있다. 채널층(15)은 전이금속 칼코게나이드(Chalcogenides)를 포함할 수 있다. 예를 들면, 전이금속 칼코게나이드는 MX2-a로 표시되고, M은 Mo, W, Sn, Hf, Pt, Zr, Ti, Hr, V, Nb, Ta, Tc 및 Re 로 이루어진 군에서 선택된 적어도 하나이고, X는 S, Se 및 Te 로 이루어진 군에서 선택된 적어도 어느 하나이고, 0≤a<2일 수 있다. 바람직하게는, 채널층(15)은 MoS2를 포함할 수 있다. 채널층(15)의 두께는 0.6 nm 내지 15 nm 일 수 있다. The channel layer (15) may be disposed on the dielectric layer (13). The channel layer (15) is a layer connecting the source electrode (17a) and the drain electrode (17b), and current may be formed when electrons of the source electrode (17a) move to the drain electrode (17b). The channel layer (15) may include a transition metal chalcogenide. For example, the transition metal chalcogenide is represented by MX 2-a , where M is at least one selected from the group consisting of Mo, W, Sn, Hf, Pt, Zr, Ti, Hr, V, Nb, Ta, Tc, and Re, X is at least one selected from the group consisting of S, Se, and Te, and 0≤a<2. Preferably, the channel layer (15) may include MoS 2 . The thickness of the channel layer (15) may be 0.6 nm to 15 nm.
한편, 채널층(15)의 적어도 일 영역은 황 공공 결함(S vacancy)을 포함할 수 있다. 채널층(15)의 적어도 일 영역은 산소 플라즈마 처리된 영역일 수 있다. 이때, 채널층의 적어도 일 영역은 MX2-a에서 X/M의 원자비가 1.6 내지 2.0인 물질을 포함할 수 있다. 바람직하게는, MX2-a에서 X/M의 원자비가 1.8 내지 1.9인 물질을 포함할 수 있다. 한편, 본 발명에서는 산소 플라즈마 처리를 통해 물리적으로 채널층(15)의 일 영역에 결함(defect)을 만들어 멤트랜지스터 특성을 구현하기 때문에 다양한 2D 반도체 물질에 적용 가능하다.Meanwhile, at least one region of the channel layer (15) may include a sulfur vacancy defect (S vacancy). At least one region of the channel layer (15) may be an oxygen plasma-treated region. At this time, at least one region of the channel layer may include a material having an atomic ratio of X/M of 1.6 to 2.0 in MX 2-a . Preferably, it may include a material having an atomic ratio of X/M of 1.8 to 1.9 in MX 2- a. Meanwhile, since the present invention implements memtransistor characteristics by physically creating a defect in one region of the channel layer (15) through oxygen plasma treatment, it is applicable to various 2D semiconductor materials.
구체적으로, 채널층(15)은 제1 영역(15a) 및 제2 영역(15b)을 포함할 수 있다. 제1 영역(15a)은 소스 전극(17a) 및 드레인 전극(17b) 사이에 배치되는 영역일 수 있다. 제1 영역(15a)은 소스 전극(17a) 및 드레인 전극(17b)에 의해 오픈된 영역일 수 있다. 제1 영역(15a)은 산소 플라즈마 처리된 영역일 수 있다. 제1 영역(15a)은 황 공공 결함(S vacancy)를 포함할 수 있다. 제1 영역(15a)은 MX2-a에서 X/M의 원자비가 1.6 내지 2.0인 물질을 포함할 수 있다. 바람직하게는, MX2-a에서 X/M의 원자비가 1.8 내지 1.9인 물질을 포함할 수 있다. Specifically, the channel layer (15) may include a first region (15a) and a second region (15b). The first region (15a) may be a region disposed between the source electrode (17a) and the drain electrode (17b). The first region (15a) may be a region opened by the source electrode (17a) and the drain electrode (17b). The first region (15a) may be a region treated with oxygen plasma. The first region (15a) may include a sulfur vacancy defect (S vacancy). The first region (15a) may include a material in which the atomic ratio of X/M in MX 2-a is 1.6 to 2.0. Preferably, the first region (15a) may include a material in which the atomic ratio of X/M in MX 2-a is 1.8 to 1.9.
제2 영역(15b)은 소스 전극(17a) 및 드레인 전극(17b)과 대응되는 영역일 수 있다. 제2 영역(15b)은 산소 플라즈마 처리되지 않은 영역일 수 있다. 제2 영역(15b)은 MX2를 포함하고, 제2 영역(15b)의 MX2은 황 공공 결함(S vacancy)을 포함하지 않을 수 있다. The second region (15b) may be a region corresponding to the source electrode (17a) and the drain electrode (17b). The second region (15b) may be a region that has not been treated with oxygen plasma. The second region (15b) includes MX 2 , and the MX 2 of the second region (15b) may not include sulfur vacancy defects (S vacancies).
본 발명에서는 채널층(15)의 제1 영역(15a) 및 제2 영역(15b)을 통해 시냅스 특성을 구현할 수 있다. In the present invention, synaptic characteristics can be implemented through the first region (15a) and the second region (15b) of the channel layer (15).
소스 전극(17a) 및 드레인 전극(17b)은 채널층(15) 상에 배치되고 상호 이격되어 배치될 수 있다. 소스 전극(17a) 및 드레인 전극(17b)은 알루미늄, 구리, 니켈, 철, 크롬, 티타늄, 아연, 납, 금, 백금, 팔라듐, 몰리브덴, 및 은을 이루어진 군으로부터 선택되는 적어도 하나의 금속 재료를 포함할 수 있다. 소스 전극(17a) 및 드레인 전극(17b)은 상술한 금속을 포함하는 적어도 두 층 이상으로 이루어질 수 있다. 예를 들면, 소스 전극(17a) 및 드레인 전극(17b)은 제1 층 및 제2 층을 포함할 수 있다. 이때, 제1 층은 채널층(15) 및 제2 층 사이에 배치되어 접착성을 강화할 수 있다. 바람직하게는, 소스 전극(17a) 및 드레인 전극(17b)은 Cr 층 및 Au 층의 두 층을 포함할 수 있다. 예를 들면, 소스 전극(17a) 및 드레인 전극(17b)은 5 nm의 Cr 층 및 45 nm의 Au 층을 포함할 수 있다. The source electrode (17a) and the drain electrode (17b) may be disposed on the channel layer (15) and may be disposed spaced apart from each other. The source electrode (17a) and the drain electrode (17b) may include at least one metal material selected from the group consisting of aluminum, copper, nickel, iron, chromium, titanium, zinc, lead, gold, platinum, palladium, molybdenum, and silver. The source electrode (17a) and the drain electrode (17b) may be formed of at least two layers including the above-described metals. For example, the source electrode (17a) and the drain electrode (17b) may include a first layer and a second layer. At this time, the first layer may be disposed between the channel layer (15) and the second layer to enhance adhesion. Preferably, the source electrode (17a) and the drain electrode (17b) may include two layers of a Cr layer and an Au layer. For example, the source electrode (17a) and the drain electrode (17b) may include a 5 nm Cr layer and a 45 nm Au layer.
이하, 본 발명의 다양한 실시예는 상술한 시냅스 소자의 제조 방법을 제공한다. Hereinafter, various embodiments of the present invention provide a method for manufacturing the above-described synaptic element.
본 발명의 다양한 실시예는 상술한 시냅스 소자의 제조 방법을 제공한다. Various embodiments of the present invention provide a method for manufacturing the above-described synaptic element.
본 발명의 시냅스 소자의 제조 방법은, 기판을 준비하는 단계; 상기 기판 상에 유전층을 형성하는 단계; 상기 유전층 상에 채널층을 형성하는 단계; 상기 채널층 상에 소스 전극 및 드레인 전극을 형성하는 단계; 및 상기 채널층의 적어도 일 영역에 산소 플라즈마 처리하는 단계를 포함할 수 있다.A method for manufacturing a synaptic device of the present invention may include the steps of preparing a substrate; forming a dielectric layer on the substrate; forming a channel layer on the dielectric layer; forming a source electrode and a drain electrode on the channel layer; and performing oxygen plasma treatment on at least one region of the channel layer.
먼저, 기판을 준비하는 단계에서는, 과도하게 도핑된 p+ Si 기판 또는 p++ Si 기판을 준비할 수 있다.First, in the step of preparing the substrate, an overdoped p + Si substrate or a p ++ Si substrate can be prepared.
다음으로, 유전층을 형성하는 단계에서는 기판 상에 원자층 증착법 (Atomic Layer Deposition, ALD)으로 게이트 유전체 (gate dielectric)를 10 nm 내지 100 nm의 두께로 증착할 수 있다. 구체적으로, 기판 상에 실리콘 산화물(SiO2), 지르코늄 산화물(ZrO2), 하프늄 산화물(HfO2), 보론 산화물(B2O3), 및 알루미늄 산화물(Al2O3) 중 적어도 하나가 증착될 수 있다.Next, in the step of forming a dielectric layer, a gate dielectric can be deposited on the substrate with a thickness of 10 nm to 100 nm using atomic layer deposition (ALD). Specifically, at least one of silicon oxide (SiO 2 ), zirconium oxide (ZrO 2 ), hafnium oxide (HfO 2 ), boron oxide (B 2 O 3 ), and aluminum oxide (Al 2 O 3 ) can be deposited on the substrate.
다음으로, 채널층을 형성하는 단계에서는 유전층 상에 채널층을 형성할 수 있다. 예를 들면, MoO3 타겟을 이용하여 스퍼터링 증착하고, 화학 기상 증착법(Chemical Vapor Deposition, CVD)을 이용하여 황화(sulfurization)시켜 MoS2를 합성할 수 있다. 이를 통해 추가적인 전사 공정 없이 직성장으로 MoS2 채널층을 형성할 수 있다. Next, in the step of forming a channel layer, the channel layer can be formed on the dielectric layer. For example, MoS 2 can be synthesized by sputtering deposition using a MoO 3 target and sulfurization using chemical vapor deposition (CVD). This allows the MoS 2 channel layer to be formed by direct growth without an additional transfer process.
다음으로, 채널층 상에 금속 재료를 증착함으로써 소스 전극 및 드레인 전극을 형성할 수 있다.Next, source electrodes and drain electrodes can be formed by depositing a metal material on the channel layer.
다음으로, 채널층의 적어도 일 영역에 산소 플라즈마 처리하는 단계에서는, 산소 플라즈마 처리를 원하는 영역을 제외한 부분에 감광제를 처리한 후 산소 플라즈마 처리할 수 있다. 예를 들면, 소스 전극 및 드레인 전극 상에 감광제를 처리하여 산소 플라즈마 처리함으로써, 채널층의 원하는 영역에만 산소 플라즈마 처리할 수 있다. 즉, 앞서 살펴본 채널층의 제1 영역(15a)에만 산소 플라즈마 처리할 수 있다. 이때, 산소 플라즈마 하는 단계에서는, 진공 챔버 내에서 산소 가스를 주입 후 RF 7W 내지 10W를 인가하여 플라즈마를 발생시켜 처리할 수 있다. 산소 플라즈마는 5초 내지 15초 동안 처리할 수 있다. 산소 플라즈마의 처리 시간에 따라 채널층의 S 공공의 양이 달라질 수 있다. Next, in the step of performing oxygen plasma treatment on at least one region of the channel layer, a photoresist may be treated on a portion excluding a region where oxygen plasma treatment is desired, and then oxygen plasma treatment may be performed. For example, by treating a photoresist on the source electrode and the drain electrode and then performing oxygen plasma treatment, oxygen plasma treatment may be performed only on a desired region of the channel layer. That is, oxygen plasma treatment may be performed only on the first region (15a) of the channel layer described above. At this time, in the step of performing oxygen plasma treatment, plasma may be generated by applying RF of 7 W to 10 W after injecting oxygen gas in a vacuum chamber. The oxygen plasma treatment may be performed for 5 to 15 seconds. The amount of S vacancies in the channel layer may vary depending on the oxygen plasma treatment time.
본 발명에서는 산소 플라즈마 처리를 통해, 다층 MX2 소자에서 멤트랜지스터 특성의 구현이 가능하다. 또한, 산소 플라즈마 처리의 시간과 위치를 조절하여 저항 변화의 제어가 가능하다. 산소 플라즈마 처리된 MX2 멤트랜지스터소자의 저항 변화 스위칭 특성을 바탕으로 정밀한 시냅스 가소성 제어가 가능하다.The present invention enables the implementation of memtransistor characteristics in a multilayer MX 2 device through oxygen plasma treatment. Furthermore, resistance changes can be controlled by adjusting the timing and location of the oxygen plasma treatment. Based on the resistance change switching characteristics of the oxygen plasma-treated MX 2 memtransistor device, precise synaptic plasticity control is possible.
또한, CVD를 통해 대면적으로 합성된 다층 MoS2를 활용하며 플라즈마의 대면적 처리가 가능하기 때문에 대면적 스케일의 양산이 가능하다.In addition, since large-area multilayer MoS 2 synthesized through CVD is utilized and large-area plasma treatment is possible, large-area mass production is possible.
본 발명의 시냅스 소자는 Heterosynaptic 가소성과 이의 제어 가능성을 바탕으로 뉴로모픽 시스템에 적용이 가능하다.The synaptic element of the present invention can be applied to a neuromorphic system based on heterosynaptic plasticity and its controllability.
이하, 본 발명은 실시예에 의해서 상세히 설명한다. 단, 하기 실시예는 본 발명을 예시하기 위한 것일 뿐 본 발명이 하기 실시예에 의해서 한정되는 것은 아니다.Hereinafter, the present invention will be described in detail by way of examples. However, the following examples are only intended to illustrate the present invention, and the present invention is not limited to the following examples.
실시예: 산소 플라즈마 처리된 시냅스 소자 제조Example: Fabrication of synaptic elements treated with oxygen plasma
100 nm 두께의 SiO2 유전층이 형성된 과도하게 도핑된 p+-Si(저항률 < 0.005 Ω·cm)을 아세톤, 에탄올 및 D.I water순으로 각각 3분씩 초음파 처리하여 세척했다. 다음으로, SiO2 표면의 의도하지 않은 불순물을 제거하기 위해 UV-오존 처리를 10분간 진행하였다. 준비된 기판 위에 MoO3 타겟을 ~2 nm 두께로 스퍼터링하여 증착 후 Ar/H2S 혼합 가스를 이용한 Chemical Vapor Deposition(CVD) 공정을 통해 황화(sulfurization)시켜 MoS2 필름을 추가적인 전사공정 없이 직성장으로 합성하였다. MoS2 필름은 포토리소그래피 및 CF4 가스를 사용한 반응성 이온 에칭으로 패터닝되었다. 다음으로, Evaporator를 이용하여 Cr을 MoS2 채널층 위에 증착하여 소스 및 드레인 전극을 형성하였다.Heavily doped p + -Si (resistivity < 0.005 Ω·cm) with a 100 nm thick SiO 2 dielectric layer was cleaned by ultrasonic treatment in acetone, ethanol, and DI water for 3 min each in that order. Next, UV-ozone treatment was performed for 10 min to remove unintended impurities on the SiO 2 surface. MoO 3 target was sputtered onto the prepared substrate to a thickness of ~2 nm, and then sulfurized through a chemical vapor deposition (CVD) process using an Ar/H 2 S mixture gas to synthesize a MoS 2 film by direct growth without an additional transfer process. The MoS 2 film was patterned by photolithography and reactive ion etching using CF 4 gas. Next, chromium was deposited on the MoS 2 channel layer using an evaporator to form the source and drain electrodes.
제조된 소자를 진공 챔버로 이동시켜 산소 가스를 주입 후 RF 10W를 인가하여 플라즈마를 발생시켜 처리하였다. 산소 플라즈마는 5초 내지 15초까지 처리하여 산소 플라즈마 처리 시간에 따른 특성을 확인하였다. 또한, 감광제를 이용하여 플라즈마 처리 위치를 변경하였다. 본 실시예에서는 플라즈마 처리 위치를 변경하여 전기적 특성을 평가하였다. 소자에서 소스/드레인 전극과 채널층의 계면에 플라즈마 처리했을 때, 채널층 표면에만(앞서 설명한 제1 영역) 플라즈마 처리했을 때, 및 계면과 채널층 표면 모두에 플라즈마 처리했을 때의 전기적 특성도 평가하였다. The manufactured device was moved to a vacuum chamber, oxygen gas was injected, and then RF 10 W was applied to generate plasma and process it. The oxygen plasma was processed for 5 to 15 seconds, and the characteristics according to the oxygen plasma processing time were confirmed. In addition, the plasma processing position was changed using a photosensitizer. In this example, the electrical characteristics were evaluated by changing the plasma processing position. The electrical characteristics were also evaluated when plasma was processed at the interface between the source/drain electrodes and the channel layer in the device, when plasma was processed only on the surface of the channel layer (the first region described above), and when plasma was processed on both the interface and the surface of the channel layer.
실험예 1: 산소 플라즈마 처리 시간에 따른 XPS(X-ray photoelectron spectroscopy) peak와 이에 따른 원소 정량비 확인Experimental Example 1: Confirmation of XPS (X-ray photoelectron spectroscopy) peaks and element quantitative ratios according to oxygen plasma treatment time.
산소 플라즈마 처리 시간을 0, 5, 10 및 15초로 각각 달리하였을 때 채널층의 XPS(X-ray photoelectron spectroscopy) peak 및 원소 정량비를 확인하였고, 그 결과는 도 3과 같다. 특히 도 3의 (e)를 참고하면, 산소 플라즈마 처리 시간이 증가함에 따라 MoS2 필름에서 S/Mo 비율이 2.24에서 1.26으로 감소하는 것을 확인할 수 있다. 또한, 도 3의 (f)를 참고하면, 산소 플라즈마 처리 시간이 증가함에 따라 MoO3 피크는 점차 증가하는 것을 확인하였다. When the oxygen plasma treatment time was changed to 0, 5, 10, and 15 seconds, the XPS (X-ray photoelectron spectroscopy) peak and element quantitative ratio of the channel layer were confirmed, and the results are as shown in Fig. 3. In particular, referring to Fig. 3 (e), it can be confirmed that the S/Mo ratio in the MoS 2 film decreases from 2.24 to 1.26 as the oxygen plasma treatment time increases. In addition, referring to Fig. 3 (f), it was confirmed that the MoO 3 peak gradually increases as the oxygen plasma treatment time increases.
실험예 2: 산소 플라즈마 처리 유무에 따른 시냅스 소자의 VExperimental Example 2: V of synaptic elements with or without oxygen plasma treatment GSGS -IDS curve 확인-Check the IDS curve
채널층 표면에만 산소 플라즈마 처리를 10초 진행한 시냅스 소자(O2 plasma treated device) 및 산소 플라즈마 처리를 진행하지 않은 소자(reference)의 산소 플라즈마 처리 후 소자의 VGS-IDS curve를 확인하였다. 그 결과, 도 4를 참고하면, 산소 플라즈마 처리를 10초 진행한 시냅스 소자의 경우, 히스테리시스 창(hysteresis window)이 커지며 on/off 전류비 또한 증가하는 것으로 나타났다. 이를 통해, 산소 플라즈마 처리로 형성된 S 공공 결함은 전자를 제공하는 electron donor역할도 한다는 것을 알 수 있다. The V GS -I DS curves of the oxygen plasma treated devices were confirmed for a synapse device (O 2 plasma treated device) in which oxygen plasma treatment was performed only on the channel layer surface for 10 seconds and a device (reference) that was not subjected to oxygen plasma treatment. As a result, referring to Fig. 4, in the case of the synapse device subjected to oxygen plasma treatment for 10 seconds, the hysteresis window was found to be enlarged and the on/off current ratio also increased. This indicates that the S vacancy defects formed by the oxygen plasma treatment also act as electron donors.
실험예 3: 시냅스 소자의 전기적 특성 평가Experimental Example 3: Evaluation of the Electrical Characteristics of Synaptic Devices
실시예에 따른 시냅스 소자의 전기적 특성을 평가하였다. 채널층 표면에만 산소 플라즈마 처리를 10초 진행한 소자에서 VGS amplitude에 따른 VDS-IDS curve를 측정하여 저항 변화 스위칭 특성을 평가하였다. 그 결과, 도 5의 (a) 및 (b)를 참고하면, VGS amplitude에 의해 저항 값이 명확하게 구분되었으나, VGS amplitude가 증가할수록 저항 변화 스위칭 비율 또한 감소하는 것을 확인하였다. The electrical characteristics of the synaptic device according to the embodiment were evaluated. The V DS -I DS curve according to the V GS amplitude was measured in the device in which oxygen plasma treatment was performed only on the channel layer surface for 10 seconds, and the resistance change switching characteristics were evaluated. As a result, referring to Fig. 5 (a) and (b), it was confirmed that the resistance value was clearly distinguished by the V GS amplitude, but the resistance change switching ratio also decreased as the V GS amplitude increased.
다음으로, 채널층 표면에만 산소 플라즈마 처리를 10초 진행한 소자에서 VDS sweep range에 따른 VDS-IDS curve를 측정하여 저항 변화 스위칭 특성을 평가하였다. 그 결과, 도 6의 (a) 및 (b)를 참고하면, VDS sweep range가 넓어질수록 HRS의 저항 값은 거의 일정하게 유지된 반면, LRS의 저항 값은 감소하였다. 결과적으로 VDS sweep range가 증가할수록 저항 변화 스위칭 비율이 증가하는 것을 확인하였다. Next, the resistance change switching characteristics were evaluated by measuring the V DS -I DS curve according to the V DS sweep range in a device in which oxygen plasma treatment was performed only on the channel layer surface for 10 seconds. As a result, referring to Fig. 6 (a) and (b), as the V DS sweep range widened, the resistance value of the HRS remained almost constant, while the resistance value of the LRS decreased. Consequently, it was confirmed that the resistance change switching ratio increased as the V DS sweep range increased.
한편, 산소 플라즈마 처리 위치를 달리하여 저항 변화 스위칭 특성을 평가하였다. 구체적으로, 소스/드레인 전극과 채널층의 계면(도 7에서 “S/D”로 표시)에 플라즈마 처리했을 때, 채널층 표면에만(도 7에서 “Channel”로 표시) 플라즈마 처리했을 때, 및 계면과 채널층 표면 모두(도 7에서 “Channel+S/D”로 표시)에 플라즈마 처리했을 때의 전기적 특성도 평가하였다. 이때, 소스/드레인 전극과 채널층의 계면(S/D)에 플라즈마 처리를 위해, 채널층의 오픈된 영역(즉, 앞서 설명한 제1 영역)에만 감광제를 처리하여 플라즈마 처리하였다. 한편, 채널층 표면에만(Channel) 플라즈마 처리를 위해, 소스 전극 및 드레인 전극에만 감광제를 처리하여 플라즈마 처리하였다. 한편, 계면과 채널층 표면 모두(Channel+S/D)에 플라즈마 처리하기 위해, 감광제 처리를 하지 않고 플라즈마 처리하였다.Meanwhile, the resistance change switching characteristics were evaluated by changing the oxygen plasma treatment location. Specifically, the electrical characteristics were also evaluated when plasma treatment was performed at the interface between the source/drain electrodes and the channel layer (indicated as “S/D” in Fig. 7), when plasma treatment was performed only on the channel layer surface (indicated as “Channel” in Fig. 7), and when plasma treatment was performed on both the interface and the channel layer surface (indicated as “Channel+S/D” in Fig. 7). At this time, for plasma treatment at the interface between the source/drain electrodes and the channel layer (S/D), only the open region of the channel layer (i.e., the first region described above) was subjected to plasma treatment with a photoresist. Meanwhile, for plasma treatment only on the channel layer surface (Channel), only the source and drain electrodes were subjected to plasma treatment with a photoresist. Meanwhile, for plasma treatment on both the interface and the channel layer surface (Channel+S/D), plasma treatment was performed without photoresist treatment.
그 결과, 도 7의 (a) 및 (b)를 참고하면, 소스/드레인 전극과 채널층의 계면(S/D)에만 산소 플라즈마 처리를 진행한 경우, 플라즈마 처리를 하지 않은 소자(reference)보다 전류 값은 소량 증가하였으나 저항 변화 스위칭 특성은 확인되지 않았다. 채널층의 표면에만(Channel) 산소 플라즈마 처리를 진행한 경우, HRS와 LRS로 구분되는 저항 변화 스위칭 특성이 명확하게 확인되었으며 전류 값 또한 증가하였다. 또한 계면과 채널층 표면 모두(Channel+S/D)에 산소 플라즈마 처리를 진행한 경우, 채널층에만 플라즈마를 처리했을 때 보다 전류 값이 소량 증가한 상태에서 저항 변화 스위칭 특성이 확인되었다. 한편, 도 7의 (b)를 참고하면, 채널층의 표면에만(Channel) 산소 플라즈마 처리를 진행한 경우, 저항 변화 스위칭 특성이 가장 우수한 것을 알 수 있다. As a result, referring to (a) and (b) of Fig. 7, when oxygen plasma treatment was performed only on the interface (S/D) of the source/drain electrodes and the channel layer, the current value increased slightly compared to the device without plasma treatment (reference), but the resistance change switching characteristics were not confirmed. When oxygen plasma treatment was performed only on the surface of the channel layer (Channel), the resistance change switching characteristics distinguished by HRS and LRS were clearly confirmed, and the current value also increased. In addition, when oxygen plasma treatment was performed on both the interface and the surface of the channel layer (Channel+S/D), the resistance change switching characteristics were confirmed with a small increase in the current value compared to when plasma was treated only on the channel layer. Meanwhile, referring to Fig. 7 (b), it can be seen that the resistance change switching characteristics are the best when oxygen plasma treatment is performed only on the surface of the channel layer (Channel).
다음으로, 채널층 표면에만 산소 플라즈마 처리를 10초 진행한 소자에서 연속적인 VDS-IDS sweep 테스트를 진행하였다. 그 결과, 도 8의 (a)를 참고하면, VDS-IDS sweep이 반복되는 동안 저항 변화 스위칭이 안정적으로 나타났다. 또한, retention 테스트를 진행하였다. 그 결과, 도 8의 (b)를 참고하면, 소자는 1000초 동안 명확히 구분되는 HRS와 LRS 상태를 안정적으로 유지하였다. Next, a continuous V DS -I DS sweep test was performed on a device in which oxygen plasma treatment was performed only on the channel layer surface for 10 seconds. As a result, referring to Fig. 8(a), the resistance change switching was stable during the repetition of the V DS -I DS sweep. In addition, a retention test was performed. As a result, referring to Fig. 8(b), the device stably maintained clearly distinct HRS and LRS states for 1000 seconds.
한편, 산소 플라즈마 처리 위치에 따른 MoS2 소자의 VDS-IDS를 측정 후 전류 값에 대한 cumulative probability 값을 평가하였다. 그 결과. 도 8의 (C)를 참고하면, 산소 플라즈마를 처리하지 않은 소자(Reference)와 소스/드레인 전극과 채널층의 계면(Electrode)에만 산소 플라즈마 처리를 진행한 소자는 전류 값의 분포가 넓으며 HRS, LRS 또한 명확하게 구분되지 않았다. 반면 채널층 표면에만(Channel) 플라즈마 처리한 소자, 계면과 채널층 표면 모두(Electrode+Channel)에 플라즈마 처리를 진행한 소자는 HRS, LRS가 명확하게 구분되었으며 전류 값의 분포 범위 또한 작게 나타났다. Meanwhile, after measuring V DS -I DS of MoS 2 devices according to the oxygen plasma treatment location, the cumulative probability values for the current values were evaluated. As a result, referring to Fig. 8 (C), the devices that were not treated with oxygen plasma (Reference) and the devices that were treated with oxygen plasma only at the interface between the source/drain electrodes and the channel layer (Electrode) had a wide distribution of current values, and HRS and LRS were not clearly distinguished. On the other hand, the devices that were treated with plasma only at the channel layer surface (Channel) and the devices that were treated with plasma at both the interface and the channel layer surface (Electrode+Channel) had clearly distinguished HRS and LRS, and the distribution range of the current values was also small.
VGS input pulse에 의한 EPSC(excitatory postsynaptic current) 반응과 LTP(long-term potentiation)/LTD(long-term depression) 특성을 평가하였다. 그 결과, 도 9의 (a) 및 (b)를 참고하면, VGS input pulse의 amplitude가 증가할수록 PSC(postsynaptic current) 변화량이 증가하였으며, 연속적인 negative/positive VGS input pulse에 의해 LTP/LTD cycle이 안정적으로 반복되는 것을 확인하였다.The excitatory postsynaptic current (EPSC) response and long-term potentiation (LTP)/long-term depression (LTD) characteristics induced by V GS input pulses were evaluated. As a result, referring to Fig. 9 (a) and (b), as the amplitude of the V GS input pulse increased, the amount of change in the postsynaptic current (PSC) increased, and it was confirmed that the LTP/LTD cycle was stably repeated by successive negative/positive V GS input pulses.
VDS input pulse에 의한 LTP/LTD 특성과 gate tuning을 통한 heterosynaptic 가소성을 평가하였다. 그 결과, 도 10의 (a) 및 (b)를 참고하면, 각각 40번씩의 연속적인 positive/negative VDS input pulse에 의해 LTP/LTD 특성이 구현되었으며, VDS pulse를 인가함과 동시에 VGS amplitude를 조절함으로서 서로 다른 전류 값을 갖는 LTP 특성을 확인할 수 있었다. We evaluated the LTP/LTD characteristics by V DS input pulses and heterosynaptic plasticity through gate tuning. As a result, referring to Fig. 10 (a) and (b), LTP/LTD characteristics were implemented by 40 consecutive positive/negative V DS input pulses, respectively, and LTP characteristics with different current values could be confirmed by simultaneously applying V DS pulses and controlling V GS amplitude.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.The present invention has been described above, focusing on preferred embodiments thereof. Those skilled in the art will appreciate that the present invention can be implemented in modified forms without departing from its essential characteristics. Therefore, the disclosed embodiments should be considered illustrative rather than limiting. The scope of the present invention is set forth in the claims, not the foregoing description, and all differences within the scope equivalent thereto should be construed as being encompassed by the present invention.
Claims (11)
상기 기판 상에 유전층을 형성하는 단계;
상기 유전층 상에 채널층을 형성하는 단계;
상기 채널층 상에 소스 전극 및 드레인 전극을 형성하는 단계; 및
상기 채널층의 적어도 일 영역에 산소 플라즈마 처리하는 단계를 포함하고,
상기 채널층은 제1 영역 및 제2 영역을 포함하고,
상기 제2 영역은 상기 소스 전극 및 드레인 전극에 각각 대응되는 영역이고,
상기 제1 영역은 상기 제2 영역 사이에 배치되는 영역이고,
상기 채널층은 MX2-a(여기서, M은 Mo, W, Sn, Hf, Pt, Zr, Ti, Hr, V, Nb, Ta, Tc 및 Re 로 이루어진 군에서 선택된 적어도 하나이고, X는 S, Se 및 Te 로 이루어진 군에서 선택된 적어도 어느 하나이고, 0≤a<2이다)로 표시되는 전이금속 칼코게나이드를 포함하고,
상기 산소 플라즈마 처리하는 단계는, 상기 소스 전극 및 드레인 전극 상에 감광제를 처리한 후, 상기 제1 영역에 5초 내지 10초 동안 RF 7W 내지 10W를 인가하여 플라즈마를 발생시켜 산소 플라즈마 처리하는 것을 특징으로 하고,
상기 플라즈마 처리하는 단계를 통해 상기 채널층의 제1 영역은 X/M의 원자비가 1.8 내지 1.95인 물질을 포함하는 것을 특징으로 하는 시냅스 소자의 제조 방법.Steps to prepare the substrate;
A step of forming a dielectric layer on the substrate;
A step of forming a channel layer on the dielectric layer;
A step of forming a source electrode and a drain electrode on the channel layer; and
A step of performing oxygen plasma treatment on at least one area of the channel layer,
The above channel layer includes a first region and a second region,
The above second region is a region corresponding to the source electrode and the drain electrode, respectively,
The above first region is an region positioned between the above second regions,
The above channel layer comprises a transition metal chalcogenide represented by MX 2-a (wherein, M is at least one selected from the group consisting of Mo, W, Sn, Hf, Pt, Zr, Ti, Hr, V, Nb, Ta, Tc, and Re, X is at least one selected from the group consisting of S, Se, and Te, and 0≤a<2),
The above oxygen plasma treatment step is characterized in that, after treating a photosensitive agent on the source electrode and the drain electrode, RF 7 W to 10 W is applied to the first region for 5 to 10 seconds to generate plasma and perform oxygen plasma treatment.
A method for manufacturing a synaptic element, characterized in that the first region of the channel layer includes a material having an atomic ratio of X/M of 1.8 to 1.95 through the above plasma treatment step.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220148023A KR102859771B1 (en) | 2022-11-08 | 2022-11-08 | Synapse device and fabrication method of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220148023A KR102859771B1 (en) | 2022-11-08 | 2022-11-08 | Synapse device and fabrication method of the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20240066801A KR20240066801A (en) | 2024-05-16 |
| KR102859771B1 true KR102859771B1 (en) | 2025-09-12 |
Family
ID=91276299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220148023A Active KR102859771B1 (en) | 2022-11-08 | 2022-11-08 | Synapse device and fabrication method of the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102859771B1 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20170018561A1 (en) * | 2014-03-06 | 2017-01-19 | The Regents Of The University Of Michigan | Field effect transistor memory device |
| KR102321010B1 (en) | 2020-05-18 | 2021-11-03 | 충북대학교 산학협력단 | Synapse device and fabrication method of the same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101927579B1 (en) * | 2016-02-19 | 2018-12-10 | 경희대학교 산학협력단 | Transition metal dichalcogenide thin film transistor and method of manufacturing the same |
| KR102170605B1 (en) * | 2019-02-08 | 2020-10-27 | 충북대학교 산학협력단 | synaptic transistor and manufacturing method thereof |
-
2022
- 2022-11-08 KR KR1020220148023A patent/KR102859771B1/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20170018561A1 (en) * | 2014-03-06 | 2017-01-19 | The Regents Of The University Of Michigan | Field effect transistor memory device |
| KR102321010B1 (en) | 2020-05-18 | 2021-11-03 | 충북대학교 산학협력단 | Synapse device and fabrication method of the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20240066801A (en) | 2024-05-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| AU2016361453B2 (en) | A memristor device and a method of fabrication thereof | |
| KR102321010B1 (en) | Synapse device and fabrication method of the same | |
| Praveen et al. | Top electrode dependent resistive switching in M/ZnO/ITO memristors, M= Al, ITO, Cu, and Au | |
| CN101864592B (en) | Ferroelectric metal hetero-junction based memristor and preparation method thereof | |
| CN111463346B (en) | OTS gating material, OTS gating unit, preparation method of OTS gating unit and memory | |
| JP2018538701A5 (en) | ||
| CN109659434B (en) | Memristor and method of making the same | |
| CN106206944A (en) | A kind of nano-film memristor and preparation method thereof | |
| Min et al. | Improvements in the synaptic operations of ferroelectric field-effect transistors using Hf 0.5 Zr 0.5 O 2 thin films controlled by oxygen partial pressures during the sputtering deposition process | |
| KR102564866B1 (en) | Double-oxide based IGZO memtransistor and manufacturing method thereof | |
| KR102859771B1 (en) | Synapse device and fabrication method of the same | |
| RU2706207C1 (en) | Method for production of memristor with nanoconcenters of electric field | |
| CN112864164A (en) | Three-terminal artificial optical synapse and preparation method thereof | |
| KR20240010269A (en) | Synapse device and fabrication method of the same | |
| US20220285615A1 (en) | Three terminal neuromorphic synaptic device and method for manufacturing the same | |
| KR20230095532A (en) | Oxide double layer-based optoelectronic synapse device and manufacturing method thereof | |
| KR102582684B1 (en) | Resistance change memory device and method for fabricating the same | |
| KR100765377B1 (en) | Method of Forming Metal Nanocrystals in SiO₂ Thin Films | |
| Tsai et al. | Back-end-of-line-compatible anneal-free ferroelectric field-effect transistor | |
| CN119486585B (en) | A preparation method of a multifunctional self-selective memristor device based on a composite structure | |
| Rajesh et al. | From Hebbian learning to pattern recognition: The role of oxygen vacancies in the synaptic responses of magnetron sputtered MoxOy devices | |
| CN119343048A (en) | Methods for building low-energy memristors | |
| KR102674512B1 (en) | Mott memtransistor and manufacturing method thereof | |
| CN113921711B (en) | Island-shaped low-resistance path memristor functional layer material, memristor and preparation method | |
| CN119968108A (en) | Two-dimensional memristor and method for preparing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
St.27 status event code: A-0-1-A10-A12-nap-PA0109 |
|
| PA0201 | Request for examination |
St.27 status event code: A-1-2-D10-D11-exm-PA0201 |
|
| R18-X000 | Changes to party contact information recorded |
St.27 status event code: A-3-3-R10-R18-oth-X000 |
|
| R17-X000 | Change to representative recorded |
St.27 status event code: A-3-3-R10-R17-oth-X000 |
|
| PG1501 | Laying open of application |
St.27 status event code: A-1-1-Q10-Q12-nap-PG1501 |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
St.27 status event code: A-1-2-D10-D21-exm-PE0902 |
|
| E13-X000 | Pre-grant limitation requested |
St.27 status event code: A-2-3-E10-E13-lim-X000 |
|
| P11-X000 | Amendment of application requested |
St.27 status event code: A-2-2-P10-P11-nap-X000 |
|
| P13-X000 | Application amended |
St.27 status event code: A-2-2-P10-P13-nap-X000 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-2-2-P10-P22-nap-X000 |
|
| E601 | Decision to refuse application | ||
| PE0601 | Decision on rejection of patent |
St.27 status event code: N-2-6-B10-B15-exm-PE0601 |
|
| E13-X000 | Pre-grant limitation requested |
St.27 status event code: A-2-3-E10-E13-lim-X000 |
|
| P11-X000 | Amendment of application requested |
St.27 status event code: A-2-2-P10-P11-nap-X000 |
|
| PX0701 | Decision of registration after re-examination |
St.27 status event code: A-3-4-F10-F13-rex-PX0701 |
|
| PR0701 | Registration of establishment |
St.27 status event code: A-2-4-F10-F11-exm-PR0701 |
|
| PR1002 | Payment of registration fee |
St.27 status event code: A-2-2-U10-U11-oth-PR1002 Fee payment year number: 1 |
|
| PG1601 | Publication of registration |
St.27 status event code: A-4-4-Q10-Q13-nap-PG1601 |