KR102860259B1 - Tape for electrical circuits having rose gold contact pads and method for manufacturing such tape - Google Patents
Tape for electrical circuits having rose gold contact pads and method for manufacturing such tapeInfo
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Abstract
전기 접촉 패드를 갖는 전기 회로를 제조하기 위한 테이프이며, - 가요성 유전체 기판(4), - 유전체 기판(4)을 적어도 부분적으로 커버하는 구리 포일(10)로서, 구리 포일(10)은 유전체 기판(4)에 대면하는 내부면(18), 및 내부면(18)에 대향하는 외부면(19)을 갖는, 구리 포일(10), - 구리 포일(10)의 외부면(19)을 적어도 부분적으로 커버하는 니켈계 층을 적어도 포함하는 중간층을 포함한다. 금-구리 합금층(13)이 중간층 상에 퇴적된다. 전기 회로를 제조하기 위한 방법은 전도성 패드를 갖는 테이프를 제공하는 단계, 및 전착 용액으로부터 전착된 금-구리 합금층을 갖는 패드를 도금하는 단계를 포함한다.A tape for manufacturing an electrical circuit having electrical contact pads, comprising: - a flexible dielectric substrate (4); - a copper foil (10) at least partially covering the dielectric substrate (4), the copper foil (10) having an inner surface (18) facing the dielectric substrate (4) and an outer surface (19) opposite the inner surface (18); - an intermediate layer comprising at least a nickel-based layer at least partially covering the outer surface (19) of the copper foil (10). A gold-copper alloy layer (13) is deposited on the intermediate layer. A method for manufacturing an electrical circuit comprises the steps of providing a tape having conductive pads, and plating the pads with a gold-copper alloy layer electrodeposited from an electrodeposition solution.
Description
본 발명은 접촉 패드를 갖는 전기 회로에 관한 것이다. 예를 들어, 이러한 전기 회로는 스마트 카드 리더의 커넥터에 연결되도록 설계된 전기 접촉 패드를 포함하는 모듈과 같은, 스마트 카드용 모듈을 제조하기 위해 사용된다(이러한 스마트 카드는 예를 들어 뱅킹 애플리케이션 및 신분 증명서를 위해 사용됨).The present invention relates to an electrical circuit having contact pads. For example, such an electrical circuit is used to manufacture a module for a smart card, such as a module comprising electrical contact pads designed to be connected to a connector of a smart card reader (such smart cards are used, for example, for banking applications and identity documents).
스마트 카드용 커넥터 모듈은 전기 접촉 패드를 지지하는 유전체 기판을 포함한다(예를 들어, 문서 WO2019051712A1 참조). 전기 접촉 패드는 가요성 유전체 기판에 의해 지지되는 전도층에서 에칭된다(예를 들어, 포토리소그래피 및 에칭 기술에 의해). 대안적으로, 전기 접촉 패드는 가요성 유전체 기판 상에 공동 적층(co-laminated)되기 전에 전도층에서 절단된다(예를 들어, 리드 프레임 기술에 의해). 두 경우 모두에, 유전체 기판에 의해 지지되는 접촉 패드는 가요성 테이프로서 생산된다. 더 일반적으로, 전기 회로를 갖는 이러한 종류의 가요성 테이프는 메모리 키 또는 디스크 등을 위한 커넥터의 전기 접점을 제조하기 위해 사용될 수 있다. 따라서, 본 발명의 분야와 관련하여 생산된 전기 회로는 그 일상 사용 동안 적어도 부분적으로 가시적이도록 의도될 때 특히 관심이 있다.A connector module for a smart card comprises a dielectric substrate supporting electrical contact pads (see, e.g., document WO2019051712A1). The electrical contact pads are etched from a conductive layer supported by the flexible dielectric substrate (e.g., by photolithography and etching techniques). Alternatively, the electrical contact pads are cut from the conductive layer before being co-laminated onto the flexible dielectric substrate (e.g., by lead frame techniques). In both cases, the contact pads supported by the dielectric substrate are produced as a flexible tape. More generally, this type of flexible tape having electrical circuits can be used to manufacture electrical contacts of connectors for memory keys or disks, etc. Therefore, electrical circuits produced in the field of the present invention are of particular interest when they are intended to be at least partially visible during their daily use.
본 발명은 스마트 카드 커넥터의 접점을 형성하도록 의도된 전기 회로의 예를 사용하여 이하에 예시되어 있지만, 일반적으로 이하에 설명된 퇴적 프로세스가 임의의 유형의 금속 전도성 지지부에 적용될 수 있기 때문에, 이 예는 한정적인 것으로서 이해되어서는 안 된다.The present invention is illustrated below using an example of an electrical circuit intended to form contacts for a smart card connector, but this example should not be construed as limiting, since the deposition process described below may generally be applied to any type of metallic conductive support.
스마트 카드 영역에서, 카드 제조자는 카드 본체의 색상을 카드 모듈의 색상과 일치시키기를 원한다. 예를 들어, 미관적 및/또는 맞춤화 목적을 위해, 모듈의 가시적 면에 소위 "로즈 골드" 색상(즉, 핑크-골드 색상)을 갖는 전기 접촉 패드를 갖는 것이 적합할 것이다. 그러나, 새로운 색상을 갖는 전기 접촉 패드를 생산하는 것은, 예를 들어 전기 접촉 저항, 기후 테스트에 대한 저항, 부식에 대한 저항, 피로에 대한 저항 등의 견지에서 그 품질에 의문을 제기해서는 안 된다. 색상 접점은 의도된 용례에 대해 시행되는 표준 및 사양의 요건을 충족해야 한다.In the smart card space, card manufacturers often want to match the color of the card body to that of the card module. For example, for aesthetic and/or customization purposes, it may be appropriate to have electrical contact pads with a so-called "rose gold" color (i.e., a pink-gold color) on the visible side of the module. However, producing electrical contact pads with new colors should not compromise their quality, such as in terms of electrical contact resistance, resistance to weathering, corrosion resistance, or fatigue resistance. The colored contacts must meet the requirements of the standards and specifications in effect for the intended use case.
본 발명의 목적은 특히 다수의 연결 및 분리 사이클 동안, 커넥터와 전기적으로 연결되도록 의도된 접점으로서 그 사용을 위해 적합한 전기적 및 기계적 특성을 유지하면서, 완성된 제품에서 가시적인 로즈 골드 색상을 갖는 전도성 트랙 또는 패드를 포함하는 전기 회로를 얻는 것이다.An object of the present invention is to obtain an electrical circuit comprising conductive tracks or pads having a visible rose gold color in the finished product, while maintaining electrical and mechanical properties suitable for use as contacts intended to be electrically connected to a connector, particularly during a large number of connection and disconnection cycles.
이 목적은 청구항 1에 따른 테이프 및 청구항 12에 따른 방법으로 적어도 부분적으로 달성된다. 서로 독립적으로 또는 하나 이상의 다른 것의 조합으로 고려될 것인 이 테이프 및 이 방법의 다른 특징은 종속항에 제시되어 있다.This object is at least partially achieved by the tape according to claim 1 and the method according to claim 12. Other features of this tape and this method, which may be considered independently of one another or in combination with one or more others, are set out in the dependent claims.
"로즈 골드" 색상을 갖고, 전기 접촉 저항, 기후 테스트에 대한 저항, 부식에 대한 저항, 피로에 대한 저항 등의 견지에서 까다로운 사양과 호환하는 전기 접촉 패드를 제공하기 위해, 이들 전기 접촉 패드는 특정 구리 농도 및 특정 두께를 갖는 금-구리 합금으로 구성되고 전착 프로세스의 도움으로 퇴적된 적어도 하나의 금속층으로 커버된다.In order to provide electrical contact pads having a “rose gold” color and complying with demanding specifications in terms of electrical contact resistance, resistance to climatic tests, resistance to corrosion, resistance to fatigue, etc., these electrical contact pads are composed of a gold-copper alloy having a specific copper concentration and a specific thickness and covered with at least one metal layer deposited with the help of an electrodeposition process.
전술된 테이프 및 방법의 다른 특성, 목적 및 장점은 이어지는 상세한 설명을 숙독하고 비한정적인 예로서 제공되는 첨부 도면을 참조하여 나타날 것이다.
도 1은 본 발명에 따른 테이프로부터 제조된 전기 회로를 갖는 모듈의 예를 포함하는 스마트 카드의 사시도를 개략적으로 도시하고 있다.
도 2는 본 발명에 따른 테이프의 부분의 평면도를 개략적으로 도시하고 있다.
도 3은 본 발명에 따른 방법으로 얻어질 수 있는 바와 같은 적층된 층의 예를 단면도로 개략적으로 도시하고 있다.
도 4a 내지 도 4k는 본 발명에 따른 방법의 구현예의 단계를 개략적으로 나타낸다.Other characteristics, purposes and advantages of the tapes and methods described above will become apparent upon reading the detailed description that follows and upon reference to the accompanying drawings, which are provided by way of non-limiting example.
FIG. 1 schematically illustrates a perspective view of a smart card including an example of a module having an electrical circuit manufactured from a tape according to the present invention.
Figure 2 schematically illustrates a plan view of a portion of a tape according to the present invention.
Figure 3 schematically illustrates in cross-section an example of a laminated layer that can be obtained by the method according to the present invention.
Figures 4a to 4k schematically illustrate steps of an implementation example of a method according to the present invention.
본 발명에 따른 테이프로부터 제조된 전기 회로의 개시내용의 예가 이하에 설명된다. 이 예는 스마트 카드 분야에서 취해졌지만, 통상의 기술자는 독창성을 수반하지 않고, 이 예를 전기 회로의 다른 용례로 바꿀 수 있을 것이다. 특히, 본 발명은 핑크 색상 전도성 접점 또는 트랙의 사용이 미관적 부가 가치를 가져올 수 있는 모든 경우에 특히 유리하다(예를 들어, SD 메모리 카드의 커넥터에 대해 또는 USB 키의 커넥터에 대해).An example of an electrical circuit manufactured from a tape according to the present invention is described below. While this example is taken from the field of smart cards, those skilled in the art will be able to adapt this example to other electrical circuit applications without requiring ingenuity. The present invention is particularly advantageous in any application where the use of pink-colored conductive contacts or tracks can provide aesthetic value (e.g., for connectors on SD memory cards or connectors on USB keys).
도 1에 도시되어 있는 바와 같이, 스마트 카드(1)는 예를 들어 커넥터(3)를 갖는 모듈(2)을 포함한다. 모듈(2)은 일반적으로 테이프로부터 절단된 개별 요소의 형태로 제조된다. 이 요소는 카드(1)에 형성된 공동 내에 삽입된다. 이 요소는 PET, 유리-에폭시 등의 일반적으로 가요성 기판(4)(도 2 참조)을 포함하는데, 그 위에는 커넥터(3)가 형성되고, 커넥터는 이후에 칩(도시되어 있지 않음)에 연결된다.As illustrated in Fig. 1, a smart card (1) comprises a module (2) having, for example, a connector (3). The module (2) is typically manufactured in the form of individual elements cut from tape. These elements are inserted into a cavity formed in the card (1). This element comprises a typically flexible substrate (4) (see Fig. 2), such as PET, glass-epoxy, etc., on which a connector (3) is formed, which is then connected to a chip (not illustrated).
도 2는 전기 회로 부분의 예를 도시하고 있다. 이 전기 회로 부분은 6개의 커넥터(3)를 갖는 인쇄 회로(5)이다. 각각의 커넥터(3)는 8개의 전기 접촉 패드(6)를 포함한다(커넥터(3)는 본질적으로 칩을 갖지 않고, 칩과 접촉 패드(6) 사이의 연결부를 갖지 않고, 칩과 연결부를 보호하기 위한 캡슐화 수지를 갖지 않는 모듈(2)임). 접촉 패드(6)는 전기 전도성 시트(10)로부터 절단(예를 들어, 펀칭 또는 에칭)된다.Fig. 2 illustrates an example of an electrical circuit portion. This electrical circuit portion is a printed circuit (5) having six connectors (3). Each connector (3) comprises eight electrical contact pads (6) (the connector (3) is essentially a module (2) without a chip, without a connection between the chip and the contact pads (6), and without an encapsulating resin for protecting the chip and the connection). The contact pads (6) are cut (e.g., punched or etched) from an electrically conductive sheet (10).
커넥터(3)를 제조하기 위한 테이프를 형성하는 다층 구조의 예의 개략적인 단면도가 도 3에 도시되어 있다. 이 다층 구조는 기판(4), 접착층(9), 전기 전도성 시트(10)(예를 들어, 구리 또는 구리 합금으로 제조됨), 및 다소 수많은 층(A, B 및/또는 C)의 스택, 뿐만 아니라 금-구리층(13)을 포함한다.A schematic cross-sectional view of an example of a multilayer structure forming a tape for manufacturing a connector (3) is shown in Fig. 3. This multilayer structure comprises a substrate (4), an adhesive layer (9), an electrically conductive sheet (10) (made of, for example, copper or a copper alloy), and a stack of more or less numerous layers (A, B and/or C), as well as a gold-copper layer (13).
전기 전도성 시트(10)는 유전체 기판(4)에 대면하는 내부면(18) 및 이 내부면(18)에 대향하는 외부면(19)을 갖는다. 더 구체적으로, 전기 전도성 시트(10)는 유전체 기판(4)에 부착된(예를 들어, 접착층으로 접착되거나 적층된) 내부면(18)을 갖는다. 내부면(18)은 블라인드 홀(14)의 저부에 나타난다. 블라인드 홀(14)은 가능하게는 공동(15) 내에 수용되는 칩(예를 들어, 와이어 본딩 기술로 연결됨)과의 전기적 연결을 설정하도록 의도된다. 외부면(19)은 다른 커넥터와의 전기적 연결을 설정하도록 의도된 접촉 표면에 대응한다. 내부면(18) 및 외부면(19) 상에 퇴적된 층(A, B, C)은 반드시 동일한 유형 및 동일한 두께일 필요는 없다.The electrically conductive sheet (10) has an inner surface (18) facing the dielectric substrate (4) and an outer surface (19) opposite to the inner surface (18). More specifically, the electrically conductive sheet (10) has an inner surface (18) attached to the dielectric substrate (4) (e.g., adhered or laminated with an adhesive layer). The inner surface (18) appears at the bottom of a blind hole (14). The blind hole (14) is intended to establish an electrical connection with a chip (e.g., connected by a wire bonding technique) possibly accommodated in the cavity (15). The outer surface (19) corresponds to a contact surface intended to establish an electrical connection with another connector. The layers (A, B, C) deposited on the inner surface (18) and the outer surface (19) do not necessarily have to be of the same type and of the same thickness.
이하의 표는 가능한 층 스택을 예시하고 있다:The table below illustrates possible layer stacks:
금-구리 합금층(13) 밑의(밑은 반드시 바로 아래의 금-구리 합금층(13)과 접촉하는 것을 의미하지는 않음) 광택층의 존재는 더 밝은 외관 및 더 강렬한 핑크 색상을 갖는 상부 표면을 야기한다. 이 광택 하층은 예를 들어 구리 또는 구리 합금으로 미리 제조될 수도 있는 전기 전도성 시트(10) 상에 구리 및/또는 니켈 및/또는 니켈 합금을 전기도금함으로써 얻어질 수 있다. 대안적으로, 광택 외관은 구리, 니켈, 니켈 합금 및 구리-주석 합금을 포함하는 리스트로부터 선택된 적어도 하나의 아래에 놓인 층 상에 수행되는 연마 및/또는 전해연마 프로세스에 의해 얻어질 수 있다.The presence of a glossy layer beneath the gold-copper alloy layer (13) (beneath does not necessarily mean in contact with the gold-copper alloy layer (13) immediately beneath) results in an upper surface having a brighter appearance and a more intense pink color. This glossy sublayer can be obtained by electroplating copper and/or nickel and/or a nickel alloy onto an electrically conductive sheet (10), which may be prefabricated, for example, from copper or a copper alloy. Alternatively, the glossy appearance can be obtained by a polishing and/or electropolishing process performed on at least one underlying layer selected from the list comprising copper, nickel, nickel alloys and copper-tin alloys.
예를 들어, 상기 표의 제6 라인에 따른 프로세스에 의해, 전기 전도성 시트(10)는 구리 시트이다. 구리의 전기도금된 층(A)은 구리 시트의 자유 표면(다른 표면은 유전체 기판에 부착됨)의 적어도 일부 상에 퇴적된다. 이 전기도금된 구리층(A)은 완성된 제품에서 패드의 표면(즉, 구리-금 합금의 층의 자유 표면)의 거칠기를 감소시키는 것을 허용한다. 예를 들어, 이 거칠기는 0.45±0.15 마이크로미터(Rz 측정)와 같거나 가깝다. 구리의 전착된 전기도금된 층(A)이 없으면, 상부 표면의 거칠기는 0.90±0.20 마이크로미터(Rz 측정)와 같거나 가깝다.For example, by the process according to line 6 of the above table, the electrically conductive sheet (10) is a copper sheet. An electroplated layer (A) of copper is deposited on at least a portion of a free surface of the copper sheet (the other surface being attached to the dielectric substrate). This electroplated layer of copper (A) allows to reduce the roughness of the surface of the pad (i.e., the free surface of the layer of copper-gold alloy) in the finished product. For example, this roughness is equal to or close to 0.45±0.15 micrometers (Rz measurement). In the absence of the electrodeposited electroplated layer (A) of copper, the roughness of the upper surface is equal to or close to 0.90±0.20 micrometers (Rz measurement).
구리-금 합금층 밑에 퇴적된 광택층은 평균으로서, 구리-금 합금층의 자유 표면 거칠기를 2로 나눈다. 이는 아래에 놓인 광택층(아래에 놓인이라는 것은 바로 아래의 금-구리 합금층(13)과 접촉하는 것을 의미하는 것은 아님)이 없는 무광 마감 대신에, 패드 표면에 반광택 마감을 얻는 것을 허용한다.The gloss layer deposited beneath the copper-gold alloy layer is, on average, the free surface roughness of the copper-gold alloy layer divided by two. This allows for a semi-gloss finish to be obtained on the pad surface, instead of a matte finish without the underlying gloss layer (underlying does not mean in contact with the gold-copper alloy layer (13) directly below).
금 층(C)은 선택적이다. 퇴적될 때, 금 층(C)은 "플래시"의 형태인데, 즉, 0 나노미터 내지 15 나노미터의 두께로 전착된다.The gold layer (C) is optional. When deposited, the gold layer (C) is in the form of a "flash", i.e., deposited in a thickness of 0 to 15 nanometers.
내부면(18)의 선택적 마스킹을 수행하는 것으로 예상되지 않을 때, 특히 금-구리 합금층(13)을 퇴적할 때, 얇은 금 층(C)은 유리하게는 이 내부면(18) 상에 접합된 와이어의 견인 강도를 증가시키기 위해 금-구리 합금층(13)의 퇴적 전에, 블라인드 홀(14)에서 내부면(18) 상에 퇴적된다.When selective masking of the inner surface (18) is not expected, particularly when depositing a gold-copper alloy layer (13), a thin gold layer (C) is advantageously deposited on the inner surface (18) in the blind hole (14) before deposition of the gold-copper alloy layer (13) to increase the traction strength of the wire bonded on this inner surface (18).
도 4a 내지 도 4k는 도 2에 도시되어 있는 바와 같은 테이프를 제조하기 위한 방법의 예의 단계를 개략적으로 도시하고 있다.Figures 4a to 4k schematically illustrate steps of an example of a method for manufacturing a tape as illustrated in Figure 2.
릴투릴 프로세스(reel-to-reel process)를 통해 수행될 수 있는 이들 단계는:These steps can be performed through the reel-to-reel process:
- 유전체 기판(4)을 제공하는 단계로서, 예를 들어 유전체 기판은 에폭시 유리, 폴리이미드 또는 PET 등으로 제조되는, 유전체 기판 제공 단계(도 4a);- A step of providing a dielectric substrate (4), for example, a step of providing a dielectric substrate made of epoxy glass, polyimide, PET, etc. (Fig. 4a);
- 접착층(9)으로 기판(4)의 면을 코팅하는 단계(도 4b);- A step of coating the surface of the substrate (4) with an adhesive layer (9) (Fig. 4b);
- 칩이 이후의 단계에서 수용될 수 있는 구멍(14) 및 가능하게는 공동(15)을 형성하기 위해 접착층(9)으로 기판(4)을 펀칭하는 단계(도 4c);- A step of punching the substrate (4) with an adhesive layer (9) to form holes (14) and possibly cavities (15) in which chips can be accommodated in a later step (Fig. 4c);
- 접착층(9)이 제공된 기판(4)을 전기 전도성 재료(10)의 시트(예를 들어, 구리 시트와 같은)와 함께 공동 적층하여, 이와 같이 얻어진 착물을 가열하여 접착층(9)의 열적 가교 결합을 달성하고, 이와 같이 얻어진 착물을 탈산하는 단계(도 4d)로서; 구멍(14)은 이제 블라인드 홀(14)인, 단계;- A step (Fig. 4d) of co-laminating a substrate (4) provided with an adhesive layer (9) with a sheet of an electrically conductive material (10) (e.g., a copper sheet), heating the complex thus obtained to achieve thermal cross-linking of the adhesive layer (9), and deoxidizing the complex thus obtained; a step in which the hole (14) is now a blind hole (14);
- 전기 전도성 시트(10)의 외부면(19) 상에 건조 감광성 필름(16)을 적층하는 단계(도 4e);- A step of laminating a dry photosensitive film (16) on the outer surface (19) of an electrically conductive sheet (10) (Fig. 4e);
- 마스크를 통해 감광성 필름(16)을 노출시키는 단계(도 4f),- A step of exposing a photosensitive film (16) through a mask (Fig. 4f),
- 감광성 필름(16)을 현상하는 단계(도 4g);- Step of developing a photosensitive film (16) (Fig. 4g);
- 감광성 필름(16)에 의해 보호되지 않은 영역에서 전기 전도성 시트(10)를 에칭하여 전도성 트랙 및/또는 접촉 패드(6)를 형성하는 단계(도 4h),- A step of forming conductive tracks and/or contact pads (6) by etching the electrically conductive sheet (10) in an area not protected by the photosensitive film (16) (Fig. 4h);
- 감광성 필름(16)을 제거하는 단계(도 4i);- Step of removing the photosensitive film (16) (Fig. 4i);
- 전기 전도성 시트(10)를 에칭한 후에 얻어진 접촉 패드(6)의 적어도 일부 및/또는 트랙의 적어도 일부 위에 전도층을 전착하는 단계로서; 이 전착은 도 3과 관련하여 전술된 바와 같이 층의 스택을 형성하기 위해 하나 이상의 단계에서 수행될 수 있고; 예를 들어, 이 스택은 니켈 층(11) 및 금 층(12)을 포함하고(도 4j); 예를 들어, 니켈 층(11)은 외부면(19) 상에 2 마이크로미터의 두께로 그리고 내부면(18) 상에 5 마이크로미터의 두께로 퇴적되고; 금 층(12)은 외부면(19) 상에 15 나노미터 미만의 두께로 그리고 내부면(18) 상에 0.3 마이크로미터의 두께로 퇴적되는, 단계;- A step of depositing a conductive layer on at least a part of the contact pad (6) and/or at least a part of the track obtained after etching the electrically conductive sheet (10); this deposition can be performed in one or more steps to form a stack of layers as described above with respect to FIG. 3; for example, this stack comprises a nickel layer (11) and a gold layer (12) (FIG. 4j); for example, the nickel layer (11) is deposited on the outer surface (19) to a thickness of 2 micrometers and on the inner surface (18) to a thickness of 5 micrometers; and the gold layer (12) is deposited on the outer surface (19) to a thickness of less than 15 nanometers and on the inner surface (18) to a thickness of 0.3 micrometer;
- 골드-핑크 색상을 갖는 표면층을 형성하기 위해 금-구리층(13)을 전착하는 단계(도 4k)로서; 예를 들어, 구리-금 층(13)은 외부면(19) 상에 0.1 마이크로미터 이상의 두께로 퇴적되고; 예를 들어, 금-구리 합금의 층(13)의 구리 함량은 40% Wt(중량 기준) 미만이고, 바람직하게는 35% Wt 이하이고, 더 바람직하게는 30% Wt 이하이고, 예를 들어 10 내지 20% Wt인, 단계를 포함한다.- A step of depositing a gold-copper layer (13) to form a surface layer having a gold-pink color (Fig. 4k); for example, the copper-gold layer (13) is deposited on the outer surface (19) to a thickness of 0.1 micrometer or more; for example, the copper content of the layer (13) of the gold-copper alloy is less than 40% Wt (by weight), preferably 35% Wt or less, more preferably 30% Wt or less, for example, 10 to 20% Wt.
내부면(18)은 적어도 구리-금 층(13)의 퇴적 동안, 예를 들어 선택적 마스킹에 의해 보호될 수 있다(즉, 면은 구리-금 층(13)에 의해 커버되지 않은 완성된 제품 상에서 가시적이지 않도록 의도됨). 단지 금 층(12) 및/또는 니켈 및/또는 다른 합금층(11)만이 블라인드 홀(14)의 내부면(18)을 커버한다. 따라서, 칩을 연결하기 위한 패키징 프로세스는 표준 프로세스에 비교하여 불변 유지된다.The inner surface (18) can be protected, for example, by selective masking, at least during the deposition of the copper-gold layer (13) (i.e. the surface is intended to be invisible on the finished product when not covered by the copper-gold layer (13). Only the gold layer (12) and/or nickel and/or other alloy layer (11) covers the inner surface (18) of the blind hole (14). Thus, the packaging process for connecting the chips remains unchanged compared to a standard process.
로즈 골드 표면층을 형성하기 위한 금-구리층(13)의 전착은:Electrodeposition of a gold-copper layer (13) to form a rose gold surface layer:
○ 금의 시안화물 착물로서, 예를 들어 금의 시안화물 착물은 KAu(CN)2 또는 KAu(CN)4인, 금의 시안화물 착물○ As a gold cyanide complex, for example, the gold cyanide complex is KAu(CN) 2 or KAu(CN) 4 , a gold cyanide complex
○ 구리의 시안화물 착물로서, 예를 들어 구리의 시안화물 착물은 K3Cu(CN)4인, 구리의 시안화물 착물을 포함하는 전해질의 도금욕과 함께 2성분 합금의 특정 퇴적에 의해 수행되어야 한다.○ As a copper cyanide complex, for example, the copper cyanide complex should be carried out by a specific deposition of a binary alloy together with a plating bath of an electrolyte containing the copper cyanide complex, K 3 Cu(CN) 4 .
예를 들어, 도금욕 내의 금 농도는 리터당 0.6 내지 1.0 그램이고 도금욕 내의 구리 농도는 리터당 0.6 내지 0.8 그램이다. 욕은 11 내지 13의 pH를 갖는다. 욕의 온도는 50 내지 60℃로 제어된다. 캐소드 수율이 5 내지 15 mg/분 정도인 것을 알면, 도금욕 내의 전류 밀도와 테이프의 속도는 목표 두께를 얻기 위해 도금 셀의 이용 가능한 길이의 함수로 조정된다.For example, the gold concentration in the plating bath is 0.6 to 1.0 grams per liter and the copper concentration in the plating bath is 0.6 to 0.8 grams per liter. The bath has a pH of 11 to 13. The temperature of the bath is controlled at 50 to 60°C. Knowing that the cathode yield is about 5 to 15 mg/min, the current density in the plating bath and the speed of the tape are adjusted as a function of the available length of the plating cell to obtain the target thickness.
유리하게는, 구리-금 합금 퇴적 동안, 전착욕은 임의의 다른 금속 화합물(아연, 니켈, 은 또는 다른 것을 기반으로 함)을 포함하지 않는다.Advantageously, during the deposition of the copper-gold alloy, the electrodeposition bath does not contain any other metal compounds (based on zinc, nickel, silver or others).
금의 색상은 일반적으로 특정 옅은 황색으로부터 핑크 골드 합금의 범위인 스위스 표준 "1-5N"에 따라 교정된다. 상기에 개시된 프로세스는 이 범위 외의 핑크 색상, 즉, 5N++일 것인 색상(즉, 더 강렬한 핑크 색상)을 얻는 것을 가능하게 한다. 접촉 패드(6)의 전체 표면은 로즈 골드 색상이다. 대안적으로, 마스크 및/또는 에칭 기술을 사용하는 것은 이 표면의 일부만 채색하는 것을 가능하게 한다(예를 들어, 로고의 경우).The color of gold is typically calibrated according to the Swiss standard "1-5N", which ranges from a specific pale yellow to a pink gold alloy. The process disclosed above allows for obtaining a pink color outside this range, i.e., a color that would be 5N++ (i.e., a more intense pink color). The entire surface of the contact pad (6) is rose gold in color. Alternatively, the use of masking and/or etching techniques allows for coloring only a portion of this surface (e.g., for a logo).
예를 들어, 상기 표의 제2 라인에 대응하는 층 구조(구리 시트(10)/니켈/니켈 합금/금(플래시)/구리-금 합금)에 대해 본 발명에 따른 프로세스로 얻어진 핑크 색상은 이하의 비색 파라미터를 갖는다:For example, the pink color obtained by the process according to the present invention for the layer structure (copper sheet (10)/nickel/nickel alloy/gold (flash)/copper-gold alloy) corresponding to the second line of the above table has the following colorimetric parameters:
- L* = 63±1- L * = 63±1
- a*= 7.1±0.3, 및- a * = 7.1±0.3, and
- b*= 6.9±0.3.- b * = 6.9±0.3.
제품 성능은 이하의 표에 요약될 수 있다:Product performance can be summarized in the table below:
또한, 상기 표에 언급된 기후 테스트 후 금-구리층(13)의 시각적 양태는 상부 표면 보호로 개선될 수 있다. 예를 들어, 이러한 보호는 티올 화합물(예를 들어, 1-도데칸티올)을 함유하는 용액 내의 금속 표면의 침지를 통해 얻어질 수 있다.Additionally, the visual appearance of the gold-copper layer (13) after the climatic tests mentioned in the table above can be improved by top surface protection. For example, such protection can be achieved by immersing the metal surface in a solution containing a thiol compound (e.g., 1-dodecanethiol).
전술된 방법에 대안적으로, 리드 프레임 기술이 테이프를 제조하기 위해 구현될 수 있다. 이어서, 금-구리층(13)은 유전체 기판(4)과 전도층(10)의 공동 적층 전 또는 후에 전도층(10) 상에 도금될 수 있다.Alternatively to the aforementioned method, a lead frame technique may be implemented to manufacture the tape. Subsequently, a gold-copper layer (13) may be plated on the conductive layer (10) before or after co-laminating the dielectric substrate (4) and the conductive layer (10).
Claims (16)
- 가요성 유전체 기판(4),
- 유전체 기판(4)을 적어도 부분적으로 커버하고 구리 포일(10) 내에 절단된 전기 접촉 패드(6)를 포함하는 구리 포일(10)로서, 구리 포일(10)은 유전체 기판(4)에 부착된 내부면(18), 및 내부면(18)에 대향하는 외부면(19)을 갖는, 구리 포일(10),
- 구리 포일(10)의 외부면(19)을 적어도 부분적으로 커버하는 니켈계 층(11)을 적어도 포함하는 중간층을 포함하는, 테이프에 있어서,
금-구리 합금층(13)이 중간층 상에 퇴적되고, 중간층은 15 나노미터 이하의 두께를 갖고 니켈계 층(11)을 적어도 부분적으로 커버하는 얇은 금 층(12)을 포함하고, 금-구리 합금층(13)은 이 얇은 금 층(12)의 상부에 퇴적되고, 금-구리 합금층(13)의 구리 함량은 10% Wt 초과인 것을 특징으로 하는, 테이프.A tape for manufacturing an electric circuit (5) having an electric contact pad (6),
- Flexible dielectric substrate (4),
- A copper foil (10) that at least partially covers a dielectric substrate (4) and includes an electrical contact pad (6) cut within the copper foil (10), wherein the copper foil (10) has an inner surface (18) attached to the dielectric substrate (4) and an outer surface (19) opposite to the inner surface (18),
- In a tape comprising an intermediate layer including at least a nickel-based layer (11) at least partially covering the outer surface (19) of a copper foil (10),
A tape characterized in that a gold-copper alloy layer (13) is deposited on an intermediate layer, the intermediate layer comprises a thin gold layer (12) having a thickness of 15 nanometers or less and at least partially covering the nickel-based layer (11), the gold-copper alloy layer (13) is deposited on top of the thin gold layer (12), and the copper content of the gold-copper alloy layer (13) is greater than 10% Wt.
- 전기 전도성 패드(6)를 지지하는 가요성 유전체 기판(4)을 포함하는 테이프를 제공하는 단계, 및
- 적어도 니켈계 층(11)을 포함하는 중간층으로 패드(6)를 도금하는 단계를 포함하는, 방법에 있어서,
전착 용액으로부터 중간층 상에 금-구리 합금층(13)을 전착하는 단계로서, 중간층은 15 나노미터 이하의 두께를 갖는 얇은 금 층(12)을 포함하는, 금-구리 합금층 전착 단계, 및 니켈계 층(11)을 적어도 부분적으로 커버하는 단계를 더 포함하고, 금-구리 합금층(13)은 이 얇은 금 층(12)의 상부에 퇴적되고, 금-구리 합금층(13)의 구리 함량은 10% Wt 초과인 것을 특징으로 하는, 방법.A method for manufacturing an electric circuit (5),
- a step of providing a tape including a flexible dielectric substrate (4) supporting an electrically conductive pad (6), and
- A method comprising the step of plating a pad (6) with an intermediate layer including at least a nickel-based layer (11),
A method comprising: a step of depositing a gold-copper alloy layer (13) on an intermediate layer from an electrodeposition solution, wherein the intermediate layer comprises a thin gold layer (12) having a thickness of 15 nanometers or less; and a step of at least partially covering a nickel-based layer (11), wherein the gold-copper alloy layer (13) is deposited on top of the thin gold layer (12), and wherein the copper content of the gold-copper alloy layer (13) is greater than 10% Wt.
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP19315157 | 2019-12-03 | ||
| EP19315157.8 | 2019-12-03 | ||
| EP20168312.5A EP3892759B1 (en) | 2020-04-06 | 2020-04-06 | Tape for electrical circuits with rose-gold contact pads and method for manufacturing such a tape |
| EP20168312.5 | 2020-04-06 | ||
| PCT/EP2020/084537 WO2021110872A1 (en) | 2019-12-03 | 2020-12-03 | Tape for electrical circuits with rose-gold contact pads and method for manufacturing such a tape |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20220110247A KR20220110247A (en) | 2022-08-05 |
| KR102860259B1 true KR102860259B1 (en) | 2025-09-17 |
Family
ID=73642909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020227022250A Active KR102860259B1 (en) | 2019-12-03 | 2020-12-03 | Tape for electrical circuits having rose gold contact pads and method for manufacturing such tape |
Country Status (3)
| Country | Link |
|---|---|
| KR (1) | KR102860259B1 (en) |
| CN (1) | CN114746583A (en) |
| WO (1) | WO2021110872A1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230114877A (en) * | 2022-01-26 | 2023-08-02 | 엘지이노텍 주식회사 | Smart ic substrate, smart ic module and ic card including the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014206978A (en) | 2013-04-11 | 2014-10-30 | ジョンソン エレクトリック ソシエテ アノニム | Contact smart card |
| US20160168741A1 (en) | 2013-08-29 | 2016-06-16 | Harting Kgaa | Contact element with gold coating |
| WO2019051712A1 (en) | 2017-09-14 | 2019-03-21 | Apply Card Technology Limited | Methods of manufacturing ic card circuit board substrates and ic cards |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011117023A (en) * | 2009-12-01 | 2011-06-16 | Seiko Epson Corp | Method of manufacturing ornament, ornament and clock |
| CN102098872B (en) * | 2009-12-09 | 2013-09-11 | 联致科技股份有限公司 | Pad structure and its manufacturing method |
| JP5467930B2 (en) * | 2010-05-19 | 2014-04-09 | Jx日鉱日石金属株式会社 | Copper clad laminate |
| FR2997550B1 (en) * | 2012-10-26 | 2016-01-22 | Linxens Holding | ELECTRICAL CIRCUIT, ELECTRONIC MODULE FOR A CHIP CARD COMPRISING ON THIS ELECTRIC CIRCUIT AND METHOD FOR PRODUCING SUCH ELECTRIC CIRCUIT. |
| FR3003722A1 (en) * | 2013-03-19 | 2014-09-26 | Linxens Holding | METHOD FOR MANUFACTURING A FLEXIBLE PRINTED CIRCUIT, FLEXIBLE PRINTED CIRCUIT OBTAINED BY THIS METHOD AND CHIP CARD MODULE COMPRISING SUCH A FLEXIBLE PRINTED CIRCUIT |
| FR3034614A1 (en) * | 2015-04-03 | 2016-10-07 | Linxens Holding | METHOD FOR MANUFACTURING A FLEXIBLE CIRCUIT, FLEXIBLE CIRCUIT OBTAINED BY THIS METHOD AND CHIP CARD COMPRISING SUCH A FLEXIBLE CIRCUIT |
-
2020
- 2020-12-03 WO PCT/EP2020/084537 patent/WO2021110872A1/en not_active Ceased
- 2020-12-03 CN CN202080083794.6A patent/CN114746583A/en active Pending
- 2020-12-03 KR KR1020227022250A patent/KR102860259B1/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014206978A (en) | 2013-04-11 | 2014-10-30 | ジョンソン エレクトリック ソシエテ アノニム | Contact smart card |
| US20160168741A1 (en) | 2013-08-29 | 2016-06-16 | Harting Kgaa | Contact element with gold coating |
| WO2019051712A1 (en) | 2017-09-14 | 2019-03-21 | Apply Card Technology Limited | Methods of manufacturing ic card circuit board substrates and ic cards |
Also Published As
| Publication number | Publication date |
|---|---|
| CN114746583A (en) | 2022-07-12 |
| KR20220110247A (en) | 2022-08-05 |
| WO2021110872A1 (en) | 2021-06-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0105 | International application |
St.27 status event code: A-0-1-A10-A15-nap-PA0105 |
|
| PG1501 | Laying open of application |
St.27 status event code: A-1-1-Q10-Q12-nap-PG1501 |
|
| PA0201 | Request for examination |
St.27 status event code: A-1-2-D10-D11-exm-PA0201 |
|
| D13-X000 | Search requested |
St.27 status event code: A-1-2-D10-D13-srh-X000 |
|
| D14-X000 | Search report completed |
St.27 status event code: A-1-2-D10-D14-srh-X000 |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
St.27 status event code: A-1-2-D10-D21-exm-PE0902 |
|
| P11-X000 | Amendment of application requested |
St.27 status event code: A-2-2-P10-P11-nap-X000 |
|
| PE0701 | Decision of registration |
St.27 status event code: A-1-2-D10-D22-exm-PE0701 |
|
| PG1601 | Publication of registration |
St.27 status event code: A-4-4-Q10-Q13-nap-PG1601 |