KR102862842B1 - Resistive random access memory device and method of manufacturing the same - Google Patents
Resistive random access memory device and method of manufacturing the sameInfo
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Abstract
본 발명은, 고저항 상태 또는 저저항 상태의 산포를 감소시키도록 필라멘트 형성을 용이하게 제어할 수 있는 저항성 메모리 소자 및 그 제조방법을 제공한다. 본 발명의 일실시예에 따른 저항성 메모리 소자는, 기판; 상기 기판 상에 위치한 하부 전극; 상기 하부 전극 상에 위치하고, 상기 하부 전극을 노출하도록 관통하는 비아홀을 구비한 층간 절연층; 상기 하부 전극과 전기적으로 연결되도록 상기 비아홀을 충진하고, 상기 비아홀 내에서 외각부에 비하여 중앙부가 상기 하부 전극을 향하는 방향으로 함몰된 함몰 영역을 가지는 비아 도전층; 상기 비아 도전층 상에 위치하고, 중앙부에 상기 하부 전극을 향하여 돌출된 나노 니들부를 가지고, 인가되는 전압이나 전류에 의존하여 가역적으로 저항이 변하는 가변 저항형 유전층; 및 상기 가변 저항형 유전층 상에 위치한 상부 전극을 포함한다.The present invention provides a resistive memory element capable of easily controlling filament formation to reduce dispersion in a high resistance state or a low resistance state, and a method for manufacturing the same. According to one embodiment of the present invention, the resistive memory element includes: a substrate; a lower electrode positioned on the substrate; an interlayer insulating layer positioned on the lower electrode and having a via hole penetrating therethrough to expose the lower electrode; a via conductive layer filling the via hole so as to be electrically connected to the lower electrode and having a depressed region in which a central portion within the via hole is depressed in a direction toward the lower electrode compared to an outer portion; a variable resistance dielectric layer positioned on the via conductive layer and having a nano needle portion protruding toward the lower electrode in the central portion, the variable resistance dielectric layer having a resistance that reversibly changes depending on an applied voltage or current; and an upper electrode positioned on the variable resistance dielectric layer.
Description
본 발명의 기술적 사상은 반도체 메모리 소자에 관한 것으로서, 보다 상세하게는 저항성 메모리 소자 및 그 제조방법에 관한 것이다.The technical idea of the present invention relates to a semiconductor memory device, and more specifically, to a resistive memory device and a method for manufacturing the same.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치가 제안되고 있다. 최근에는 차세대 뉴로모픽 컴퓨팅(Neuromorphic Computing) 플랫폼 혹은 뉴럴 네트워크(Neural Network)를 형성하는 칩에 저항성 메모리 소자를 적용하는 연구가 진행중이다.With the recent advancements in miniaturization, power savings, performance, and diversification of electronic devices, semiconductor devices capable of storing information are increasingly demanded in various electronic devices, including computers and portable communication devices. Semiconductor devices capable of storing data by switching between different resistance states in response to applied voltage or current have been proposed. Research is currently underway to apply resistive memory elements to chips that form next-generation neuromorphic computing platforms or neural networks.
저항성 메모리 소자(Resistive Random Access Memory, ReRAM)는 저항변화 메모리로 인가 전압에 따라 저항 상태를 변경하여 정보를 저장하는 소자이며, 초소형, 저전력, 고집적 특성으로 인해 기존의 낸드 플래시(NAND Flash) 메모리를 대체할 차세대 메모리로 주목받고 있다. 그러나, 상기 저항성 메모리 소자는 많은 장점을 가짐에 도 불구하고, HRS(고저항 상태, high resistance state), 또는 LRS(저저항 상태, low resistance state)의 넓은 산포에 기인하는 낮은 신뢰성으로 인해 아직까지 상용화 단계에 이르지 못하고 있다. 이와 같이 HRS 또는 LRS의 넓은 산포의 원인은 가변 저항형 유전층 내에 형성되는 필라멘트를 제어하기가 용이하지 않기 때문이다. 따라서, HRS 또는 LRS의 산포를 감소시키도록 필라멘트 형성을 용이하게 제어하는 기술이 요구된다.Resistive Random Access Memory (ReRAM) is a type of resistance-variable memory that stores information by changing its resistance state according to an applied voltage. It is attracting attention as a next-generation memory that will replace the existing NAND Flash memory due to its ultra-small size, low power, and high density characteristics. However, despite its many advantages, the resistive memory device has not yet reached the commercialization stage due to low reliability caused by the wide dispersion of the HRS (high resistance state) or LRS (low resistance state). The reason for this wide dispersion of the HRS or LRS is that it is not easy to control the filaments formed within the variable resistance dielectric layer. Therefore, a technology is required that can easily control the formation of filaments so as to reduce the dispersion of the HRS or LRS.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 HRS 또는 LRS의 산포를 감소시키도록 필라멘트 형성을 용이하게 제어할 수 있는 저항성 메모리 소자 및 그 제조방법을 제공하는 것이다.The technical problem to be achieved by the technical idea of the present invention is to provide a resistive memory device and a method for manufacturing the same, which can easily control filament formation to reduce the dispersion of HRS or LRS.
그러나 이러한 과제는 예시적인 것으로, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.However, these tasks are exemplary and the technical idea of the present invention is not limited thereto.
본 발명의 일 관점에 의하면, 저항성 메모리 소자 및 그 제조방법을 제공한다.According to one aspect of the present invention, a resistive memory device and a method for manufacturing the same are provided.
본 발명의 일 실시예에 의하면, 상기 저항성 메모리 소자는, 기판; 상기 기판 상에 위치한 하부 전극; 상기 하부 전극 상에 위치하고, 상기 하부 전극을 노출하도록 관통하는 비아홀을 구비한 층간 절연층; 상기 하부 전극과 전기적으로 연결되도록 상기 비아홀을 충진하고, 상기 비아홀 내에서 외각부에 비하여 중앙부가 상기 하부 전극을 향하는 방향으로 함몰된 함몰 영역을 가지는 비아 도전층; 상기 비아 도전층 상에 위치하고, 중앙부에 상기 하부 전극을 향하여 돌출된 나노 니들부를 가지고, 인가되는 전압이나 전류에 의존하여 가역적으로 저항이 변하는 가변 저항형 유전층; 및 상기 가변 저항형 유전층 상에 위치한 상부 전극을 포함할 수 있다.According to one embodiment of the present invention, the resistive memory element may include: a substrate; a lower electrode positioned on the substrate; an interlayer insulating layer positioned on the lower electrode and having a via hole penetrating therethrough to expose the lower electrode; a via conductive layer filling the via hole so as to be electrically connected to the lower electrode and having a sunken region in which a central portion within the via hole is sunken in a direction toward the lower electrode compared to an outer portion; a variable resistance dielectric layer positioned on the via conductive layer and having a nano needle portion protruding toward the lower electrode in a central portion, the variable resistance dielectric layer having a resistance that reversibly changes depending on an applied voltage or current; and an upper electrode positioned on the variable resistance dielectric layer.
본 발명의 일 실시예에 의하면, 상기 비아 도전층의 상기 외각부에서 상기 중앙부로 연장된 측면은 상기 비아홀의 측벽에 대하여 10도 내지 45도 범위의 경사각을 가질 수 있다.According to one embodiment of the present invention, the side extending from the outer portion of the via conductive layer to the central portion may have an inclination angle ranging from 10 degrees to 45 degrees with respect to the side wall of the via hole.
본 발명의 일 실시예에 의하면, 상기 제1 비아 도전층은, 제1 도전물을 포함하는 제1 비아 도전층, 및 상기 제1 비아 도전층 상에 배치되고, 상기 제1 도전물과 다른 제2 도전물을 포함하는 제2 비아 도전층을 포함할 수 있다.According to one embodiment of the present invention, the first via conductive layer may include a first via conductive layer including a first conductive material, and a second via conductive layer disposed on the first via conductive layer and including a second conductive material different from the first conductive material.
본 발명의 일 실시예에 의하면, 상기 제1 비아 도전층은 상기 함몰 영역을 가지고, 상기 제2 비아 도전층은 균일한 두께로 상기 제1 비아 도전층 상에 형성될 수 있다.According to one embodiment of the present invention, the first via conductive layer has the sunken area, and the second via conductive layer can be formed on the first via conductive layer with a uniform thickness.
본 발명의 일 실시예에 의하면, 상기 가변 저항형 유전층은, 상기 비아 도전층의 함몰 영역을 따라 형성될 수 있다.According to one embodiment of the present invention, the variable resistance dielectric layer can be formed along a sunken area of the via conductive layer.
본 발명의 일 실시예에 의하면, 상기 가변 저항형 유전층은, 상기 하부 전극을 향하는 제1 방향으로 돌출되고, 상기 제1 방향과는 반대인 제2 방향으로 함몰된 형상을 가질 수 있다.According to one embodiment of the present invention, the variable resistance dielectric layer may have a shape that protrudes in a first direction toward the lower electrode and is sunken in a second direction opposite to the first direction.
본 발명의 일 실시예에 의하면, 상기 가변 저항형 유전층은, 상기 비아홀의 외부에서 상기 층간 절연층의 일부 영역 상에 위치하도록 연장될 수 있다.According to one embodiment of the present invention, the variable resistance dielectric layer may extend so as to be positioned on a portion of the interlayer insulating layer outside the via hole.
본 발명의 일 실시예에 의하면, 상기 하부 전극과 상기 비아 도전층은 동일한 물질을 포함하거나, 또는 서로 다른 물질을 포함할 수 있다.According to one embodiment of the present invention, the lower electrode and the via conductive layer may include the same material or different materials.
본 발명의 일 실시예에 의하면, 상기 하부 전극과 상기 비아 도전층은 일체화될 수 있다.According to one embodiment of the present invention, the lower electrode and the via conductive layer can be integrated.
본 발명의 일 실시예에 의하면, 상기 비아홀의 최소 직경은 0.2 μm일 수 있다.According to one embodiment of the present invention, the minimum diameter of the via hole may be 0.2 μm.
본 발명의 일 실시예에 의하면, 상기 상부 전극은, 상기 비아홀 내의 상기 가변 저항형 유전층의 함몰부를 충진할 수 있다.According to one embodiment of the present invention, the upper electrode can fill a recessed portion of the variable resistance dielectric layer within the via hole.
본 발명의 일 실시예에 의하면, 상기 하부 전극은 제3 방향으로 연장된 라인 형상을 가지고, 상기 상부 전극은 상기 제3 방향과는 일정한 각도를 이루는 제4 방향으로 연장된 라인 형상을 가지고, 상기 하부 전극과 상기 상부 전극은 상기 기판을 기준으로 수직 방향으로 일정 간격으로 이격되어 교차할 수 있다.According to one embodiment of the present invention, the lower electrode has a line shape extending in a third direction, the upper electrode has a line shape extending in a fourth direction at a constant angle with the third direction, and the lower electrode and the upper electrode can intersect each other at a constant interval in the vertical direction based on the substrate.
본 발명의 일 실시예에 의하면, 저항성 메모리 소자의 제조방법은, 기판 상에 하부 전극을 형성하는 단계; 상기 하부 전극 상에 층간 절연층을 형성하는 단계; 상기 층간 절연층의 일부 영역을 관통하도록 제거하여 상기 하부 전극을 노출하는 비아홀을 형성하는 단계; 상기 하부 전극과 전기적으로 연결되도록 상기 비아홀을 충진하고, 상기 비아홀 내에서 외각부에 비하여 중앙부가 상기 하부 전극을 향하는 방향으로 함몰된 함몰 영역을 가지는 비아 도전층을 형성하는 단계; 상기 비아 금속층 상에 중앙부에 상기 하부 전극을 향하여 돌출된 나노 니들부를 가지고, 인가되는 전압이나 전류에 의존하여 가역적으로 저항이 변하는 가변 저항형 유전층을 형성하는 단계; 및 상기 가변 저항형 유전층 상에 상부 전극을 형성하는 단계를 포함할 수 있다.According to one embodiment of the present invention, a method for manufacturing a resistive memory element may include the steps of: forming a lower electrode on a substrate; forming an interlayer insulating layer on the lower electrode; forming a via hole that penetrates a portion of the interlayer insulating layer to expose the lower electrode; forming a via conductive layer that fills the via hole so as to be electrically connected to the lower electrode and has a sunken region in which a central portion is sunken in a direction toward the lower electrode compared to an outer portion within the via hole; forming a variable resistance dielectric layer on the via metal layer, the variable resistance dielectric layer having a nano needle portion protruding toward the lower electrode at a central portion, the variable resistance dielectric layer having a resistance that reversibly changes depending on an applied voltage or current; and forming an upper electrode on the variable resistance dielectric layer.
본 발명의 일 실시예에 의하면, 상기 비아 도전층을 형성하는 단계는, 전해 도금을 이용하여 수행될 수 있다.According to one embodiment of the present invention, the step of forming the via conductive layer can be performed using electrolytic plating.
본 발명의 일 실시예에 의하면, 상기 함몰 영역을 가지는 상기 비아 도전층은, 도금욕에 인가되는 전류 밀도와 도금 시간을 제어하여 이루어질 수 있다.According to one embodiment of the present invention, the via conductive layer having the sunken area can be formed by controlling the current density and plating time applied to the plating bath.
본 발명의 일 실시예에 의하면, 상기 전류 밀도는 5 mA/cm2 내지 2 A/cm2 범위이고, 상기 도금 시간은 10 분 내지 100 분 범위일 수 있다.According to one embodiment of the present invention, the current density may be in the range of 5 mA/cm 2 to 2 A/cm 2 , and the plating time may be in the range of 10 minutes to 100 minutes.
본 발명의 일 실시예에 의하면, 상기 비아 도전층을 형성하는 단계는, 전해 도금을 이용하여 제1 도전물을 포함하는 제1 비아 도전층을 형성하는 단계; 및 상기 제1 비아 도전층 상에 증착법을 이용하여 상기 제1 도전물과는 다른 제2 도전물을 포함하는 제2 비아 도전층을 형성하는 단계를 포함할 수 있다.According to one embodiment of the present invention, the step of forming the via conductive layer may include the step of forming a first via conductive layer including a first conductive material using electrolytic plating; and the step of forming a second via conductive layer including a second conductive material different from the first conductive material using a deposition method on the first via conductive layer.
본 발명의 일 실시예에 의하면, 상기 비아 도전층을 형성하는 단계를 수행한 후에, 상기 층간 절연층의 상부 표면 상에 형성된 상기 비아 도전층을 제거하는 단계를 더 포함할 수 있다.According to one embodiment of the present invention, after performing the step of forming the via conductive layer, the step of removing the via conductive layer formed on the upper surface of the interlayer insulating layer may be further included.
본 발명의 일 실시예에 의하면, 상기 상부 전극을 형성하는 단계는, 상기 가변 저항형 유전층 상에 상부 전극층을 형성하는 단계; 상기 상부 전극층 상에 마스크층을 형성하는 단계; 및 상기 상부 전극층의 상기 마스크층에 의하여 노출된 영역을 제거하여 상기 상부 전극을 형성하는 단계를 포함할 수 있다.According to one embodiment of the present invention, the step of forming the upper electrode may include the step of forming an upper electrode layer on the variable resistance dielectric layer; the step of forming a mask layer on the upper electrode layer; and the step of forming the upper electrode by removing an area of the upper electrode layer exposed by the mask layer.
본 발명의 일 실시예에 의하면, 상기 상부 전극을 형성하는 단계에서, 상기 상부 전극층의 제거되는 영역의 하측에 위치하는 상기 가변 저항형 유전층이 제거될 수 있다.According to one embodiment of the present invention, in the step of forming the upper electrode, the variable resistance dielectric layer located below the area where the upper electrode layer is removed can be removed.
본 발명의 기술적 사상에 의할 경우, 저항성 메모리 소자는 하부 전극을 향하여 돌출된 뾰족한 나노 니들부를 가지는 가변 저항형 유전층을 포함한다. According to the technical idea of the present invention, a resistive memory element includes a variable resistance dielectric layer having sharp nano-needle portions protruding toward a lower electrode.
상기 나노 니들부는 통상적인 패터닝 공정을 수행하지 않고 상기 구리 전해도금 공정을 통해 형성할 수 있다. 또한, 전해 도금 공식인, "Q=It"에 기반하여, 전류 밀도(I) 및 도금 시간(t)을 제어하여 함몰 영역을 가지는 비아 도전층을 형성함에 따라, 상기 나노 니들부의 깊이와 형상을 제어할 수 있다.The above nano-needle portion can be formed through the copper electroplating process without performing a conventional patterning process. Furthermore, based on the electroplating formula, "Q=It," the depth and shape of the nano-needle portion can be controlled by controlling the current density (I) and plating time (t) to form a via conductive layer having a sunken area.
상기 저항성 메모리 소자에 동작 전압이 인가되면, 상기 가변 저항형 유전층의 나노 니들부에 전계가 상대적으로 강하게 인가되며, 상기 나노 니들부의 뾰족한 말단에서 전도성 필라멘트가 집중적으로 형성될 수 있다. 즉, 전계의 집중에 의하여 전도성 필라멘트가 형성되는 영역을 국부적으로 제한할 수 있다. 이에 따라, 필라멘트의 무작위적인 형성을 방지하고 적절하게 제어함에 따라 HRS 또는 LRS의 산포를 감소시킬 수 있다. 또한 상기 저항성 메모리 소자의 스위칭 전류 및 전압이 감소될 수 있고, 스위칭 속도를 증가시킬 수 있다.When an operating voltage is applied to the resistive memory element, a relatively strong electric field is applied to the nano-needle portion of the variable resistance dielectric layer, and conductive filaments can be formed intensively at the sharp ends of the nano-needle portion. That is, the area where conductive filaments are formed can be locally limited by the concentration of the electric field. Accordingly, the random formation of filaments can be prevented and appropriately controlled, thereby reducing the dispersion of HRS or LRS. In addition, the switching current and voltage of the resistive memory element can be reduced, and the switching speed can be increased.
또한, 상기 저항성 메모리 소자는 하부 전극/가변 저항형 유전층/상부 전극의 MIM(금속-절연체-금속) 구조를 비아형 구조로서 구비할 수 있고, 이에 따라 밀도를 증가시켜 어레이의 집적도를 향상시킬 수 있다. In addition, the resistive memory element may have a MIM (metal-insulator-metal) structure of a lower electrode/variable resistive dielectric layer/upper electrode as a via-type structure, thereby increasing the density and improving the integration of the array.
또한, 본 발명에 따른 저항성 메모리 소자는, 층간 절연층의 형성 및 비아홀의 형성을 단순화시키는 등 공정 단계를 획기적으로 감소시킬 수 있고, 이에 따라 높은 수율과 경제성을 구현할 수 있다.In addition, the resistive memory device according to the present invention can drastically reduce process steps, such as simplifying the formation of an interlayer insulating layer and the formation of a via hole, thereby realizing high yield and cost-effectiveness.
상술한 본 발명의 효과들은 예시적으로 기재되었고, 이러한 효과들에 의해 본 발명의 범위가 한정되는 것은 아니다.The effects of the present invention described above are illustrative, and the scope of the present invention is not limited by these effects.
도 1 및 도 2는 본 발명의 일실시예에 따른 저항성 메모리 소자를 도시하는 단면도들이다.
도 3은 본 발명의 일실시예에 따른 저항성 메모리 소자의 하부 전극과 상부 전극의 배치를 도시하는 개략도이다.
도 4 내지 도 10은 본 발명의 일실시예에 따른 저항성 메모리 소자의 제조 방법을 공정별로 도시하는 단면도들이다.
도 11 및 도 12는 본 발명의 일실시예에 따른 저항성 메모리 소자에서, 전해 도금 조건에 따른 비아 도전층의 함몰 영역의 형성 여부를 나타낸다.
도 13은 종래의 저항성 메모리 소자를 도시하는 단면도이다.FIGS. 1 and 2 are cross-sectional views illustrating a resistive memory element according to one embodiment of the present invention.
FIG. 3 is a schematic diagram illustrating the arrangement of a lower electrode and an upper electrode of a resistive memory element according to one embodiment of the present invention.
FIGS. 4 to 10 are cross-sectional views illustrating a method for manufacturing a resistive memory element according to an embodiment of the present invention, step by step.
FIG. 11 and FIG. 12 show whether a sunken area of a via conductive layer is formed according to electrolytic plating conditions in a resistive memory device according to one embodiment of the present invention.
Figure 13 is a cross-sectional view illustrating a conventional resistive memory element.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다. 본 명세서에서 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명의 기술적 사상은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the attached drawings. Embodiments of the present invention are provided to more completely explain the technical idea of the present invention to those skilled in the art. The following embodiments may be modified in various different forms, and the scope of the technical idea of the present invention is not limited to the following embodiments. Rather, these embodiments are provided to more faithfully and completely convey the technical idea of the present invention to those skilled in the art. Like reference numerals throughout this specification denote like elements. Furthermore, various elements and areas in the drawings are schematically drawn. Therefore, the technical idea of the present invention is not limited by the relative sizes or intervals drawn in the attached drawings.
본 명세서에서 "전기적으로 연결"의 의미는 연결되는 구성 요소들이 직접적으로 접촉하여 전기적 연결이 이루어지도록 연결되거나 또는 상기 구성 요소들 사이에 다른 구성요소를 포함하여 직접적으로 접촉하지는 않으나 전기적 연결이 이루어지도록 연결되는 것을 의미한다. 따라서, "전기적으로 연결"의 의미는 물리적으로 연결되는 것을 포함함을 유의한다. As used herein, "electrically connected" means that the components being connected are connected so that an electrical connection is established through direct contact, or that the components are connected so that an electrical connection is established through the inclusion of other components between the components without direct contact. Therefore, it should be noted that "electrically connected" includes being physically connected.
도 1 및 도 2는 본 발명의 일실시예에 따른 저항성 메모리 소자를 도시하는 단면도들이다.FIGS. 1 and 2 are cross-sectional views illustrating a resistive memory element according to one embodiment of the present invention.
도 1을 참조하면, 저항성 메모리 소자(100)는, 기판(110), 하부 전극(120), 층간 절연층(130), 비아 도전층(140), 가변 저항형 유전층(150), 및 상부 전극(160)을 포함할 수 있다.Referring to FIG. 1, a resistive memory element (100) may include a substrate (110), a lower electrode (120), an interlayer insulating layer (130), a via conductive layer (140), a variable resistance dielectric layer (150), and an upper electrode (160).
기판(110)은 반도체 분야에 사용되는 다양한 기판으로 구성될 수 있다. 기판(110)은, 예를 들어 실리콘(Si), 절연체 상의 실리콘(SOI), 실리콘저마늄(SiGe), 저마늄(Ge), 갈륨 비소(GaAs), 인듐 비소(InAs), 납 텔루르 화합물, 인듐 인화물, 안티몬화 인듐, 또는 안티몬화 갈륨 등을 포함하는 반도체 기판일 수 있다. 기판(110)은, SOI(silicon-on-insulator)일 수 있고, 또는 베이스 기판 상에 에피층이 형성된 것일 수 있다. 기판(110)은 요구되는 소정의 하부 구조물(미도시)을 더 포함할 수 있고, 예를 들어 스위칭 회로, 집적 회로 등을 더 포함할 수 있다.The substrate (110) may be composed of various substrates used in the semiconductor field. The substrate (110) may be a semiconductor substrate including, for example, silicon (Si), silicon on insulator (SOI), silicon germanium (SiGe), germanium (Ge), gallium arsenide (GaAs), indium arsenide (InAs), lead telluride, indium phosphide, indium antimonide, or gallium antimonide. The substrate (110) may be silicon-on-insulator (SOI), or may be an epitaxial layer formed on a base substrate. The substrate (110) may further include a predetermined substructure (not shown) as required, for example, a switching circuit, an integrated circuit, etc.
하부 전극(120)은 기판(110) 상에 위치할 수 있다. 하부 전극(120)은 도전물을 포함할 수 있고, 예를 들어 금속 또는 금속 질화물을 포함할 수 있고, 예를 들어 구리(Cu), 알루미늄(Al), 티타늄(Ti), 텅스텐(W), 금(Au), 은(Ag), 백금(Pt), 니켈(Ni), 아연(Zn), 탄탈륨(Ta), 이리듐(Ir), 팔라듐(Pd), 루비듐(Ru), 지르코늄(Zr), 코발트(Co), 크롬(Cr), 주석(Sn), 아연(Zn), 티타늄-텅스텐(TiW), 티타늄 질화물(TiN), 텅스텐 질화물(WN), 이들의 합금, 및 이들의 조합 중 적어도 어느 하나를 포함할 수 있다. The lower electrode (120) may be positioned on the substrate (110). The lower electrode (120) may include a conductive material, for example, a metal or a metal nitride, for example, at least one of copper (Cu), aluminum (Al), titanium (Ti), tungsten (W), gold (Au), silver (Ag), platinum (Pt), nickel (Ni), zinc (Zn), tantalum (Ta), iridium (Ir), palladium (Pd), rubidium (Ru), zirconium (Zr), cobalt (Co), chromium (Cr), tin (Sn), zinc (Zn), titanium-tungsten (TiW), titanium nitride (TiN), tungsten nitride (WN), alloys thereof, and combinations thereof.
층간 절연층(130)은 하부 전극(120) 상에 위치할 수 있다. 층간 절연층(130)은, 예를 들어 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 저유전율(low-k) 물질 중 적어도 어느 하나를 포함할 수 있다. 층간 절연층(130)은, 예를 들어 TEOS(테트라에틸오소 실리케이트, tetraethylortho silicate), BPSG(보로포스포 실리케이트 글라스, borophosphor silicate glass), USG(언돕트 실리케이트 글라스, undoped silicate glass), 및 FSG(플루오린 실리케이트 글라스, fluorine silicate glass) 중 적어도 어느 하나를 포함할 수 있다.The interlayer insulating layer (130) may be positioned on the lower electrode (120). The interlayer insulating layer (130) may include, for example, an oxide, a nitride, or an oxynitride, and may include, for example, at least one of silicon oxide, silicon nitride, silicon oxynitride, and a low-k material. The interlayer insulating layer (130) may include, for example, at least one of TEOS (tetraethylortho silicate), BPSG (borophosphor silicate glass), USG (undoped silicate glass), and FSG (fluorine silicate glass).
층간 절연층(130)은 하부 전극(120)을 노출하도록 관통하는 비아홀(190)을 구비할 수 있다. 비아홀(190)은 하부 전극(120)을 노출하는 깊이를 가지며, 또한 다양한 직경을 가질 수 있다. 비아홀(190)의 최소 직경은, 예를 들어 0.2 μm 일 수 있다. 비아홀(190)의 직경은, 예를 들어 0.2 μm 내지 50 μm 범위일 수 있다.The interlayer insulating layer (130) may have a via hole (190) penetrating therethrough to expose the lower electrode (120). The via hole (190) has a depth that exposes the lower electrode (120) and may also have various diameters. The minimum diameter of the via hole (190) may be, for example, 0.2 μm. The diameter of the via hole (190) may range from, for example, 0.2 μm to 50 μm.
층간 절연층(130)에 의하여 저항성 메모리 소자(100)는 단위 소자로 개별화될 수 있다.The resistive memory element (100) can be individualized into unit elements by the interlayer insulating layer (130).
비아 도전층(140)은 하부 전극(120)과 전기적으로 연결되도록 비아홀(190)을 충진할 수 있다. 비아 도전층(140)은 비아홀(190) 내에서 외각부(148)에 비하여 중앙부(149)가 하부 전극(120)을 향하는 방향으로 함몰된 함몰 영역(147, 도 7 참조)을 가질 수 있다.The via conductive layer (140) can fill the via hole (190) so as to be electrically connected to the lower electrode (120). The via conductive layer (140) can have a recessed region (147, see FIG. 7) in which the central portion (149) is recessed in the direction toward the lower electrode (120) compared to the outer portion (148) within the via hole (190).
비아 도전층(140)의 외각부(148)에서 중앙부(149)로 연장된 측면은 비아홀(190)의 측벽(191)에 대하여 10도 내지 45도 범위의 경사각(A)을 가질 수 있다. 여기에서, 비아홀(190)의 측벽(191)은 하부 전극(120)에 대하여 수직일 수 있다. The side extending from the outer portion (148) of the via conductive layer (140) to the central portion (149) may have an inclination angle (A) ranging from 10 degrees to 45 degrees with respect to the side wall (191) of the via hole (190). Here, the side wall (191) of the via hole (190) may be perpendicular to the lower electrode (120).
비아 도전층(140)은 도전물을 포함할 수 있고, 예를 들어 금속 또는 금속 질화물을 포함할 수 있고, 예를 들어 구리(Cu), 알루미늄(Al), 티타늄(Ti), 텅스텐(W), 금(Au), 은(Ag), 백금(Pt), 니켈(Ni), 아연(Zn), 탄탈륨(Ta), 이리듐(Ir), 팔라듐(Pd), 루비듐(Ru), 지르코늄(Zr), 코발트(Co), 크롬(Cr), 주석(Sn), 아연(Zn), 티타늄텅스텐(TiW), 티타늄 질화물(TiN), 텅스텐 질화물(WN), 이들의 합금, 및 이들의 조합 중 적어도 어느 하나를 포함할 수 있다. The via conductive layer (140) may include a conductive material, for example, a metal or a metal nitride, for example, at least one of copper (Cu), aluminum (Al), titanium (Ti), tungsten (W), gold (Au), silver (Ag), platinum (Pt), nickel (Ni), zinc (Zn), tantalum (Ta), iridium (Ir), palladium (Pd), rubidium (Ru), zirconium (Zr), cobalt (Co), chromium (Cr), tin (Sn), zinc (Zn), titanium tungsten (TiW), titanium nitride (TiN), tungsten nitride (WN), alloys thereof, and combinations thereof.
하부 전극(120)과 비아 도전층(140)은 동일한 물질을 포함하거나 또는 서로 다른 물질을 포함할 수 있다. 하부 전극(120)과 비아 도전층(140)은 일체화될 수 있다.The lower electrode (120) and the via conductive layer (140) may contain the same material or different materials. The lower electrode (120) and the via conductive layer (140) may be integrated.
가변 저항형 유전층(150)은 비아 도전층(140) 상에 위치할 수 있다. 가변 저항형 유전층(150)은 중앙부에 하부 전극(120)을 향햐여 돌출되는 나노 니들부(152)를 가질 수 있다. 가변 저항형 유전층(150)은 인가되는 전압이나 전류에 의존하여 가역적으로 저항이 변할 수 있다.A variable resistance dielectric layer (150) may be positioned on a via conductive layer (140). The variable resistance dielectric layer (150) may have a nano needle portion (152) protruding toward the lower electrode (120) in the central portion. The variable resistance dielectric layer (150) may have a resistance that reversibly changes depending on the applied voltage or current.
가변 저항형 유전층(150)은 비아 도전층(140)의 함몰 영역(147)을 따라 형성될 수 있다. 가변 저항형 유전층(150)은 하부 전극(120)을 향하는 제1 방향으로 돌출되고, 상기 제1 방향과는 반대인 제2 방향으로 함몰된 형상을 가질 수 있다. 즉, 가변 저항형 유전층(150)은 하부 전극(120)을 향하는 방향에 위치한 돌출 영역과 하부 전극(120)과는 반대의 방향에 위치한 함몰 영역(147)을 가질 수 있다. 또한, 가변 저항형 유전층(150)은 균일한 두께를 가질 수 있다. The variable resistance dielectric layer (150) may be formed along the recessed region (147) of the via conductive layer (140). The variable resistance dielectric layer (150) may have a shape that protrudes in a first direction toward the lower electrode (120) and is recessed in a second direction opposite to the first direction. That is, the variable resistance dielectric layer (150) may have a protruding region located in a direction toward the lower electrode (120) and a recessed region (147) located in a direction opposite to the lower electrode (120). In addition, the variable resistance dielectric layer (150) may have a uniform thickness.
나노 니들부(152)는 하부 전극(120)을 향하여 뾰족한 형상을 가질 수 있다. 나노 니들부(152)는 말단에서 나노 미터 범위의 최소 폭을 가질 수 있고, 예를 들어 10 nm 내지 100 nm 범위의 폭을 가질 수 있다.The nano needle portion (152) may have a pointed shape toward the lower electrode (120). The nano needle portion (152) may have a minimum width in the nanometer range at the end, for example, may have a width in the range of 10 nm to 100 nm.
가변 저항형 유전층(150)은 비아홀(190)의 외부에서 층간 절연층(130)의 일부 영역 상에 위치하도록 연장될 수 있다.The variable resistance dielectric layer (150) may extend to be positioned on a portion of the interlayer insulating layer (130) outside the via hole (190).
가변 저항형 유전층(150)은 인가되는 전압이나 전류에 의존하여 가역적으로 저항이 변할 수 있는 2가지 이상의 안정한 저항 상태를 가질 수 있고, 외부 전원이 공급되지 않는 한 그 상태가 유지될 수 있다. 가변 저항형 유전층(150)은 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭 기능을 수행할 수 있다. 가변 저항형 유전층(150)이 고저항 상태에서 저저항 상태로 변하는 동작을 셋(set) 동작으로 지칭할 수 있고, 저저항 상태에서 고저항 상태로 변하는 동작을 리셋(reset) 동작으로 지칭할 수 있다.The variable resistance dielectric layer (150) can have two or more stable resistance states in which the resistance can be reversibly changed depending on the applied voltage or current, and the state can be maintained unless an external power source is supplied. The variable resistance dielectric layer (150) can perform a switching function between different resistance states depending on the applied voltage or current. An operation in which the variable resistance dielectric layer (150) changes from a high resistance state to a low resistance state can be referred to as a set operation, and an operation in which the variable resistance dielectric layer (150) changes from a low resistance state to a high resistance state can be referred to as a reset operation.
가변 저항형 유전층(150)은, 예를 들어 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함할 수 있다.The variable resistance dielectric layer (150) may include, for example, a metal oxide such as a transition metal oxide, a perovskite-based material, a phase change material such as a chalcogenide-based material, a ferroelectric material, a ferromagnetic material, etc.
가변 저항형 유전층(150)은, 예를 들어 하프늄 산화물(HfxOy), 탄탈 산화물(TaxOy), 티타늄 산화물(TixOy), 알루미늄 산화물(AlxOy), 니오븀 산화물(NbxOy), 바나듐 산화물(VxOy), 니켈 산화물(NixOy), 철 산화물(FexOy), 스트론튬 산화물(SrxOy), 지르코늄 산화물(ZrxOy), 아연 산화물(ZnxOy), 구리 산화물(CuxOy), 코발트 산화물(CoxOy), 스트론튬 지르코늄 산화물((SrZr)xOy), 칼슘 망간 산화물((CaMn)xOy), 실리콘 산화물(SixOy), 실리콘 질화물(SixNy) 및 실리콘 산질화물(Six(ON)y) 중 적어도 어느 하나를 포함할 수 있다. 여기에서, "x" 및 "y"는 0 초과 9 이하 범위의 숫자이다. The variable resistance dielectric layer (150) is, for example, at least one of hafnium oxide (Hf x O y ), tantalum oxide (Ta x O y ), titanium oxide (Ti x O y ), aluminum oxide (Al x O y ), niobium oxide (Nb x O y ), vanadium oxide (V x O y ), nickel oxide (Ni x O y ), iron oxide (Fe x O y ), strontium oxide (Sr x O y ), zirconium oxide (Zr x O y ), zinc oxide (Zn x O y ), copper oxide (Cu x O y ), cobalt oxide (Co x O y ), strontium zirconium oxide ((SrZr) x O y ), calcium manganese oxide ((CaMn) x O y ), silicon oxide (Si x O y ), silicon nitride (Si x N y ), and silicon oxynitride (Si x (ON) y ). may contain one. Here, "x" and "y" are numbers in the range of 0 to 9.
저항성 메모리 소자(100)에 동작 전압이 인가되면, 가변 저항형 유전층(150)의 나노 니들부(152)에 형상 효과에 의한 집중에 의하여 전계(electric field)가 상대적으로 강하게 인가되며, 나노 니들부(152)의 뾰족한 말단에 필라멘트 경로(filament path)가 용이하고 집중적으로 형성될 수 있다. 이에 따라, 필라멘트의 무작위적인 형성 경향을 감소시키므로, 산포를 개선시킬 수 있다. 이러한 필라멘트 경로의 집중적인 형성에 의하여, 평평한 하부 전극을 사용하는 경우에 비하여, 저항성 메모리 소자(100)의 스위칭 전류 및 전압이 감소될 수 있다. 여기에서, 필라멘트 경로는 가변 저항형 유전층(150)의 내부에서 물질의 저항 상태의 변화에 의한 도전 경로를 형성하는 것을 의미한다.When an operating voltage is applied to the resistive memory element (100), a relatively strong electric field is applied to the nano-needle portion (152) of the variable resistance type dielectric layer (150) due to the concentration caused by the shape effect, and a filament path can be easily and intensively formed at the sharp end of the nano-needle portion (152). Accordingly, the tendency for random formation of filaments is reduced, so that dispersion can be improved. By the concentrated formation of such a filament path, the switching current and voltage of the resistive memory element (100) can be reduced compared to the case where a flat lower electrode is used. Here, the filament path means forming a conductive path due to a change in the resistance state of a material within the variable resistance type dielectric layer (150).
상부 전극(160)은 가변 저항형 유전층(150) 상에 위치할 수 있다. 또한, 상부 전극(160)은 비아홀(190) 내의 가변 저항형 유전층(150)의 함몰 영역(147)을 충진할 수 있다.The upper electrode (160) may be positioned on the variable resistance dielectric layer (150). In addition, the upper electrode (160) may fill the recessed region (147) of the variable resistance dielectric layer (150) within the via hole (190).
상부 전극(160)은 도전물을 포함할 수 있고, 예를 들어 금속 또는 금속 질화물을 포함할 수 있고, 예를 들어 구리(Cu), 알루미늄(Al), 티타늄(Ti), 텅스텐(W), 금(Au), 은(Ag), 백금(Pt), 니켈(Ni), 아연(Zn), 탄탈륨(Ta), 이리듐(Ir), 팔라듐(Pd), 루비듐(Ru), 지르코늄(Zr), 코발트(Co), 크롬(Cr), 주석(Sn), 아연(Zn), 티타늄텅스텐(TiW), 티타늄 질화물(TiN), 텅스텐 질화물(WN), 이들의 합금, 및 이들의 조합 중 적어도 어느 하나를 포함할 수 있다.The upper electrode (160) may include a conductive material, for example, a metal or a metal nitride, for example, at least one of copper (Cu), aluminum (Al), titanium (Ti), tungsten (W), gold (Au), silver (Ag), platinum (Pt), nickel (Ni), zinc (Zn), tantalum (Ta), iridium (Ir), palladium (Pd), rubidium (Ru), zirconium (Zr), cobalt (Co), chromium (Cr), tin (Sn), zinc (Zn), titanium tungsten (TiW), titanium nitride (TiN), tungsten nitride (WN), alloys thereof, and combinations thereof.
따라서, 하부 전극(120), 비아 도전층(140), 가변 저항형 유전층(150), 및 상부 전극(160)은 하나의 메모리 셀로서 구성될 수 있다. 각각의 메모리 셀에 저항값이 데이터로서 비휘발성으로 저장될 수 있다. Accordingly, the lower electrode (120), the via conductive layer (140), the variable resistance dielectric layer (150), and the upper electrode (160) can be configured as one memory cell. The resistance value can be non-volatilely stored as data in each memory cell.
도 2를 참조하면, 저항성 메모리 소자(100a)는, 기판(110), 하부 전극(120), 층간 절연층(130), 비아 도전층(140), 가변 저항형 유전층(150), 및 상부 전극(160)을 포함할 수 있다.Referring to FIG. 2, the resistive memory element (100a) may include a substrate (110), a lower electrode (120), an interlayer insulating layer (130), a via conductive layer (140), a variable resistance dielectric layer (150), and an upper electrode (160).
비아 도전층(140)은 제1 도전물을 포함하는 제1 비아 도전층(141) 및 제1 비아 도전층(141) 상에 배치되고, 상기 제1 도전물과 다른 제2 도전물을 포함하는 제2 비아 도전층(142)을 포함할 수 있다.The via conductive layer (140) may include a first via conductive layer (141) including a first conductive material and a second via conductive layer (142) disposed on the first via conductive layer (141) and including a second conductive material different from the first conductive material.
제1 비아 도전층(141)은 전해 도금을 이용하여 형성할 수 있고, 이에 따라 비아홀(190)을 용이하게 충진할 수 있다. 제1 비아 도전층(141)은 상기 함몰 영역(147)을 가지도록 형성될 수 있다. 제1 비아 도전층(141)은 전해 도금이 용이한 물질을 포함할 수 있고, 예를 들어 구리를 포함할 수 있다. The first via conductive layer (141) can be formed using electrolytic plating, thereby easily filling the via hole (190). The first via conductive layer (141) can be formed to have the recessed region (147). The first via conductive layer (141) can include a material that is easy to electrolytically plating, and can include, for example, copper.
제2 비아 도전층(142)은 물리기상증착법(PVD), 화학기상증착법(CVD), 또는 원자층 증착법(ALD) 등과 같은 증착법을 이용하여 형성할 수 있고, 이에 따라 균일한 두께로 제1 비아 도전층(141) 상에 형성될 수 있다. 제2 비아 도전층(142)은 구리와는 상이하고 증착이 용이한 물질을 포함할 수 있고, 예를 들어 알루미늄(Al), 티타늄(Ti), 텅스텐(W), 금(Au), 은(Ag), 백금(Pt), 니켈(Ni), 아연(Zn), 탄탈륨(Ta), 이리듐(Ir), 팔라듐(Pd), 루비듐(Ru), 지르코늄(Zr), 코발트(Co), 크롬(Cr), 주석(Sn), 아연(Zn), 티타늄텅스텐(TiW), 티타늄 질화물(TiN), 텅스텐 질화물(WN), 이들의 합금, 및 이들의 조합 중 적어도 어느 하나를 포함할 수 있다.The second via conductive layer (142) can be formed using a deposition method such as physical vapor deposition (PVD), chemical vapor deposition (CVD), or atomic layer deposition (ALD), and thus can be formed on the first via conductive layer (141) with a uniform thickness. The second via conductive layer (142) can include a material that is different from copper and is easy to deposit, and for example, can include at least one of aluminum (Al), titanium (Ti), tungsten (W), gold (Au), silver (Ag), platinum (Pt), nickel (Ni), zinc (Zn), tantalum (Ta), iridium (Ir), palladium (Pd), rubidium (Ru), zirconium (Zr), cobalt (Co), chromium (Cr), tin (Sn), zinc (Zn), titanium tungsten (TiW), titanium nitride (TiN), tungsten nitride (WN), alloys thereof, and combinations thereof.
도 3은 본 발명의 일실시예에 따른 저항성 메모리 소자의 하부 전극과 상부 전극의 배치를 도시하는 개략도이다.FIG. 3 is a schematic diagram illustrating the arrangement of a lower electrode and an upper electrode of a resistive memory element according to one embodiment of the present invention.
도 3을 참조하면, 하부 전극(120)은 제3 방향으로 연장된 라인 형상을 가질 수 있고, 상부 전극(160)은 상기 제3 방향과는 일정한 각도를 이루는, 예를 들어 수직을 이루는 제4 방향으로 연장된 라인 형상을 가질 수 있다. 하부 전극(120)과 상부 전극(160)은 기판(100)을 기준으로수직 방향으로 일정 간격으로 이격되어 서로 교차될 수 있다. 하부 전극(120)과 상부 전극(160)이 교차하는 교차 영역(170)에 비아 도전층(140) 및 가변 저항형 유전층(150)이 형성될 수 있고, 이에 따라 하나의 메모리 셀로서 구성될 수 있다. 예를 들어, 비아 도전층(140) 및 가변 저항형 유전층(150)은 평면 상 아일랜드 형상을 가질 수 있고, 상기 제3 방향 및 제4 방향을 따라 매트릭스 형태로 배열될 수 있다.Referring to FIG. 3, the lower electrode (120) may have a line shape extending in a third direction, and the upper electrode (160) may have a line shape extending in a fourth direction at a constant angle with respect to the third direction, for example, perpendicular to the third direction. The lower electrode (120) and the upper electrode (160) may be spaced apart from each other at a constant interval in the vertical direction with respect to the substrate (100) and may intersect each other. A via conductive layer (140) and a variable resistance dielectric layer (150) may be formed in an intersection area (170) where the lower electrode (120) and the upper electrode (160) intersect, and thus may be configured as one memory cell. For example, the via conductive layer (140) and the variable resistance dielectric layer (150) may have an island shape on a plane and may be arranged in a matrix form along the third direction and the fourth direction.
도 4 내지 도 10은 본 발명의 일실시예에 따른 저항성 메모리 소자의 제조 방법을 공정별로 도시하는 단면도들이다.FIGS. 4 to 10 are cross-sectional views illustrating a method for manufacturing a resistive memory element according to an embodiment of the present invention, step by step.
도 4를 참조하면, 기판(110) 상에 하부 전극(120)을 형성한다. 하부 전극(120)은 다양한 방법으로 형성할 수 있고, 예를 들어 전해 도금, 무전해 도금, 물리기상증착법(PVD), 화학기상증착법(CVD), 또는 원자층 증착법(ALD) 등을 이용하여 형성할 수 있다.Referring to FIG. 4, a lower electrode (120) is formed on a substrate (110). The lower electrode (120) can be formed using various methods, for example, electrolytic plating, electroless plating, physical vapor deposition (PVD), chemical vapor deposition (CVD), or atomic layer deposition (ALD).
도 5를 참조하면, 하부 전극(120) 상에 층간 절연층(130)을 형성한다. 층간 절연층(130)은 물리기상증착법(PVD), 화학기상증착법(CVD), 또는 스핀 코팅(spin coating) 등을 이용하여 형성할 수 있다.Referring to Fig. 5, an interlayer insulating layer (130) is formed on the lower electrode (120). The interlayer insulating layer (130) can be formed using physical vapor deposition (PVD), chemical vapor deposition (CVD), spin coating, or the like.
또한, 층간 절연층(130)의 표면을 평탄화하는 단계를 더 수행할 수 있다. 상기 평탄화는 화학적 기계적 연마(chemical mechanical polishing, CMP) 또는 에치 백(etch back)을 수행하여 이루어질 수 있다.Additionally, a step of planarizing the surface of the interlayer insulating layer (130) can be further performed. The planarization can be achieved by performing chemical mechanical polishing (CMP) or etch back.
도 6을 참조하면, 층간 절연층(130)의 일부 영역을 관통하도록 제거하여 하부 전극(120)을 노출하는 비아홀(190)을 형성한다. 비아홀(190)은 포토 리소그래피 방법을 이용하여 형성할 수 있다. 예를 들어, 층간 절연층(130) 상에 포토 레지스트 패턴을 형성한 후에, 상기 포토 레지스트 패턴에 의하여 노출된 층간 절연층(130)을 습식 식각 또는 건식 방법을 이용하여 제거하여, 비아홀(190)을 형성할 수 있다. Referring to Fig. 6, a via hole (190) is formed by removing a portion of the interlayer insulating layer (130) to expose the lower electrode (120). The via hole (190) can be formed using a photolithography method. For example, after forming a photoresist pattern on the interlayer insulating layer (130), the interlayer insulating layer (130) exposed by the photoresist pattern can be removed using a wet etching or dry method, thereby forming the via hole (190).
도 7을 참조하면, 하부 전극(120)과 전기적으로 연결되도록 비아홀(190)을 충진하고, 비아홀(190) 내에서 외각부(148)에 비하여 중앙부(149)가 하부 전극(120)을 향하는 방향으로 함몰된 함몰 영역(147)을 가지는 비아 도전층(140)을 형성한다. Referring to FIG. 7, a via hole (190) is filled to be electrically connected to a lower electrode (120), and a via conductive layer (140) is formed having a recessed area (147) in which a central portion (149) is recessed in a direction toward the lower electrode (120) compared to an outer portion (148) within the via hole (190).
비아 도전층(140)은, 예를 들어 전해 도금을 이용하여 형성할 수 있다. 그러나, 이는 예시적이며 본 발명의 기술적 사상은 이에 한정하는 것은 아니다.The via conductive layer (140) can be formed, for example, using electrolytic plating. However, this is exemplary and the technical idea of the present invention is not limited thereto.
함몰 영역(147)을 가지는 비아 도전층(140)은, 도금욕에 인가되는 전류 밀도와 도금 시간을 제어하여 이루어질 수 있다. 예를 들어, 전해 도금 공식인, "Q=It"에 기반하여, 전류 밀도(I) 및 도금 시간(t)을 제어할 수 있다. 상기 전류 밀도와 상기 도금 시간은 비아홀의 직경 또는 깊이에 따라 변화될 수 있다. 예를 들어, 상기 전류 밀도는 5 mA/cm2 내지 2 A/cm2 범위이고, 상기 도금 시간은 10 분 내지 100 분 범위일 수 있다. 상기 전류 밀도가 증가되면, 상기 도금 시간이 감소될 수 있다. 상기 전류 밀도와 상기 도금 시간의 선택에 의하여 함몰 영역(147)의 기울기를 제어할 수 있다.The via conductive layer (140) having the recessed area (147) can be formed by controlling the current density and plating time applied to the plating bath. For example, the current density (I) and the plating time (t) can be controlled based on the electrolytic plating formula, "Q=It". The current density and the plating time can vary depending on the diameter or depth of the via hole. For example, the current density can be in the range of 5 mA/cm 2 to 2 A/cm 2 , and the plating time can be in the range of 10 minutes to 100 minutes. As the current density increases, the plating time can be decreased. The slope of the recessed area (147) can be controlled by selecting the current density and the plating time.
또한, 비아 도전층(140)을 형성한 후에, 화학적 기계적 연마(chemical mechanical polishing, CMP) 또는 에치 백(etch back)을 수행하여, 층간 절연층(130) 상에 형성된 비아 도전층(140)을 제거할 수 있다.Additionally, after forming the via conductive layer (140), chemical mechanical polishing (CMP) or etch back can be performed to remove the via conductive layer (140) formed on the interlayer insulating layer (130).
또한, 도 2에 도시된 바와 같이, 비아 도전층(140)은 제1 비아 도전층(141) 및 제2 비아 도전층(142)을 포함할 수 있다. 이 경우에, 상기 비아 도전층을 형성하는 단계는, 전해 도금을 이용하여 제1 도전물을 포함하는 제1 비아 도전층을 형성하는 단계; 및 상기 제1 비아 도전층 상에 물리기상증착법(PVD), 화학기상증착법(CVD), 또는 원자층 증착법(ALD) 등과 같은 증착법을 이용하여 상기 제1 도전물과는 다른 제2 도전물을 포함하는 제2 비아 도전층을 형성하는 단계를 포함할 수 있다.In addition, as illustrated in FIG. 2, the via conductive layer (140) may include a first via conductive layer (141) and a second via conductive layer (142). In this case, the step of forming the via conductive layer may include a step of forming a first via conductive layer including a first conductive material using electrolytic plating; and a step of forming a second via conductive layer including a second conductive material different from the first conductive material on the first via conductive layer using a deposition method such as physical vapor deposition (PVD), chemical vapor deposition (CVD), or atomic layer deposition (ALD).
제1 비아 도전층(141)을 전해 도금을 이용하여 형성함에 따라, 비아홀(190)을 용이하게 충진할 수 있고, 또한 제1 비아 도전층(141)이 함몰 영역(147)을 가지도록 형성할 수 있다. 또한, 제2 비아 도전층(142)을 증착법을 이용하여 형성함에 따라 균일한 두께로 제1 비아 도전층 상(141)에 형성될 수 있다. By forming the first via conductive layer (141) using electrolytic plating, the via hole (190) can be easily filled, and the first via conductive layer (141) can be formed to have a recessed region (147). In addition, by forming the second via conductive layer (142) using a deposition method, it can be formed on the first via conductive layer (141) with a uniform thickness.
비아홀(190)의 직경이 작은 경우에는, 제2 비아 도전층(142)의 증착 두께가 과도하게 두꺼워지면, 비아홀(190)을 완전히 또는 대부분 충진하게 되어, 가변 저항형 유전층(150)의 나노 니들부(152)가 형성되지 않을 수 있다. 따라서, 비아홀(190)의 직경과 제2 비아 도전층(142)의 증착 두께를 최적화할 필요가 있다.In the case where the diameter of the via hole (190) is small, if the deposition thickness of the second via conductive layer (142) becomes excessively thick, the via hole (190) may be completely or mostly filled, and the nano needle portion (152) of the variable resistance dielectric layer (150) may not be formed. Therefore, it is necessary to optimize the diameter of the via hole (190) and the deposition thickness of the second via conductive layer (142).
도 8을 참조하면, 비아 금속층(140) 상에 중앙부에 하부 전극(120)을 향하여 돌출된 나노 니들부(152)를 가지고, 인가되는 전압이나 전류에 의존하여 가역적으로 저항이 변하는 가변 저항형 유전층(150)을 형성한다. 가변 저항형 유전층(150)은 비아 금속층(140)의 표면 및 층간 절연층(130)의 표면에 형성될 수 있다. 가변 저항형 유전층(150)은 전체적으로 균일한 두께를 가지고 형성될 수 있다. 비아 금속층(140) 상에 형성된 가변 저항형 유전층(150)은 비아 금속층(140)에 반대 방향에 함몰부를 가질 수 있다. 가변 저항형 유전층(150)은 다양한 방법으로 형성할 수 있고, 예를 들어 물리기상증착법(PVD), 화학기상증착법(CVD), 또는 원자층 증착법(ALD) 등을 이용하여 형성할 수 있다.Referring to FIG. 8, a variable resistance dielectric layer (150) having a nano needle portion (152) protruding toward the lower electrode (120) in the central portion on a via metal layer (140) and having a resistance that reversibly changes depending on an applied voltage or current is formed. The variable resistance dielectric layer (150) may be formed on the surface of the via metal layer (140) and the surface of the interlayer insulating layer (130). The variable resistance dielectric layer (150) may be formed to have an overall uniform thickness. The variable resistance dielectric layer (150) formed on the via metal layer (140) may have a recessed portion in the opposite direction to the via metal layer (140). The variable resistance dielectric layer (150) may be formed by various methods, and may be formed using, for example, physical vapor deposition (PVD), chemical vapor deposition (CVD), or atomic layer deposition (ALD).
도 9를 참조하면, 가변 저항형 유전층(150) 상에 상부 전극층(162)을 형성한다. 상부 전극층(162)은 가변 저항형 유전층(150)의 함몰부를 충진할 수 있다. 상부 전극층(162)은 다양한 방법으로 형성할 수 있고, 예를 들어 전해 도금, 무전해 도금, 물리기상증착법(PVD), 화학기상증착법(CVD), 또는 원자층 증착법(ALD) 등을 이용하여 형성할 수 있다.Referring to Fig. 9, an upper electrode layer (162) is formed on a variable resistance dielectric layer (150). The upper electrode layer (162) can fill a depression of the variable resistance dielectric layer (150). The upper electrode layer (162) can be formed using various methods, for example, electrolytic plating, electroless plating, physical vapor deposition (PVD), chemical vapor deposition (CVD), or atomic layer deposition (ALD).
도 10을 참조하면, 상부 전극층(162) 상에 마스크층(180)을 형성한다. 마스크층(180)은 포토레지스트 패턴 또는 하드 마스크일 수 있다. 마스크층(180)은 비아 도전층(140)에 대하여 중첩된 상부에 배치될 수 있다.Referring to FIG. 10, a mask layer (180) is formed on the upper electrode layer (162). The mask layer (180) may be a photoresist pattern or a hard mask. The mask layer (180) may be positioned overlapping the via conductive layer (140).
이어서, 마스크층(180)에 의하여 노출된 상부 전극층(162)의 영역을 제거하여, 상부 전극(160)을 형성한다. 상기 제거는 습식 식각 또는 건식 식각을 이용하여 수행될 수 있다. 상기 상부 전극을 형성하는 단계에서, 상부 전극층(162)의 제거되는 영역의 하측에 위치하는 가변 저항형 유전층(150)이 제거될 수 있다. 이에 따라 도 1의 저항성 메모리 소자(100)을 완성한다.Next, the area of the upper electrode layer (162) exposed by the mask layer (180) is removed to form the upper electrode (160). The removal can be performed using wet etching or dry etching. In the step of forming the upper electrode, the variable resistance dielectric layer (150) located below the area of the upper electrode layer (162) to be removed can be removed. Accordingly, the resistive memory element (100) of FIG. 1 is completed.
또는, 상부 전극(160)은 리프트 오프(Lift off) 방식을 이용하여 형성할 수 있다.Alternatively, the upper electrode (160) can be formed using a lift off method.
도 11 및 도 12는 본 발명의 일실시예에 따른 저항성 메모리 소자에서, 전해 도금 조건에 따른 비아 도전층의 함몰 영역의 형성 여부를 나타낸다.FIG. 11 and FIG. 12 show whether a sunken area of a via conductive layer is formed according to electrolytic plating conditions in a resistive memory device according to one embodiment of the present invention.
도 11을 참조하면, 4 mA/cm2의 전류 밀도(current density)로 구리 전해도금을 수행한 경우에는, 30분 내지 210분의 도금 시간에서 비아홀은 구리에 의하여 충진될 뿐이며, 나노 니들부의 형성을 위한 비아 도전층의 함몰 영역을 형성하지 못함을 알 수 있다.Referring to Fig. 11, when copper electroplating is performed at a current density of 4 mA/cm 2 , it can be seen that the via hole is only filled with copper for a plating time of 30 to 210 minutes, and a sunken area of the via conductive layer for forming a nano needle portion is not formed.
도 12를 참조하면, 7 mA/cm2의 전류 밀도(current density)로 구리 전해도금을 수행한 경우에는, 40분, 50분, 및 60분의 도금 시간에서 비아홀은 구리에 의하여 충진되면서 나노 니들부의 형성을 위한 비아 도전층의 함몰 영역(적색 점선 부분)을 형성함을 알 수 있다. Referring to Fig. 12, when copper electroplating was performed at a current density of 7 mA/cm 2 , it can be seen that the via hole was filled with copper at plating times of 40 minutes, 50 minutes, and 60 minutes, forming a sunken area (red dotted line) of the via conductive layer for forming a nano needle portion.
따라서, 전해 도금의 전류 밀도 및 도금 시간을 제어함에 따라 나노 니들부의 형성을 위한 비아 도전층의 함몰 영역을 형성할 수 있다.Therefore, by controlling the current density and plating time of electrolytic plating, a sunken area of the via conductive layer for forming a nano needle portion can be formed.
도 13은 종래의 저항성 메모리 소자(1)를 도시하는 단면도이다. Fig. 13 is a cross-sectional view showing a conventional resistive memory element (1).
도 13을 참조하면, 종래의 저항성 메모리 소자(1)는 하부 전극(10), 하부 전극(10) 상에 위치한 제1 층간 절연층(20), 제1 층간 절연층(20)을 관통하고 하부 전극(10)과 전기적으로 연결된 제1 비아(30), 제1 비아(30)와 전기적으로 연결된 매립 하부 전극(40), 매립 하부 전극(40) 상에 위치한 가변 저항형 유전층(50), 가변 저항형 유전층(50) 상에 위치한 매립 상부 전극(60), 제1 층간 절연층(20) 상에 위치한 제2 층간 절연층(70), 제1 층간 절연층(20)을 관통하고 매립 상부 전극(60)과 전기적으로 연결된 제2 비아(80), 및 제2 비아(80)와 전기적으로 연결된 상부 전극(90)을 포함한다.Referring to FIG. 13, a conventional resistive memory element (1) includes a lower electrode (10), a first interlayer insulating layer (20) positioned on the lower electrode (10), a first via (30) penetrating the first interlayer insulating layer (20) and electrically connected to the lower electrode (10), a buried lower electrode (40) electrically connected to the first via (30), a variable resistance type dielectric layer (50) positioned on the buried lower electrode (40), a buried upper electrode (60) positioned on the variable resistance type dielectric layer (50), a second interlayer insulating layer (70) positioned on the first interlayer insulating layer (20), a second via (80) penetrating the first interlayer insulating layer (20) and electrically connected to the buried upper electrode (60), and an upper electrode (90) electrically connected to the second via (80).
종래의 저항성 메모리 소자는 하기와 같이 약 21 단계의 공정 단계로 형성될 수 있다. 예를 들어, 1) 하부 전극 형성, 2) 제1 층간 절연층 형성, 3) 제1 층간 절연층 평탄화, 4) 제1 비아홀 형성용 포토 리소그래피, 5) 제1 비아홀 형성용 식각, 6) 제1 비아홀 충진, 7) 제1 비아홀 평탄화, 8) 매립 하부 전극 형성, 9) 가변 저항형 유전층 형성, 10) 매립 상부 전극 형성, 11) 매립 하부 전극/가변 저항형 유전층/매립 상부 전극 구조체 포토 리소그래피, 12) 매립 하부 전극/가변 저항형 유전층/매립 상부 전극 구조체 식각, 13) 제2 층간 절연층 형성, 14) 제2 층간 절연층 평탄화, 15) 제2 비아홀 형성용 포토 리소그래피, 16) 제2 비아홀 형성용 식각, 17) 제2 비아홀 충진, 18) 제2 비아홀 평탄화, 19) 상부 전극 형성, 20) 상부 전극 포토 리소그래피, 및 21) 상부 전극 식각을 수행하여 종래의 저항성 메모리 소자를 형성할 수 있다. A conventional resistive memory device can be formed in about 21 process steps as follows. For example, 1) forming a lower electrode, 2) forming a first interlayer insulating layer, 3) planarizing the first interlayer insulating layer, 4) photolithography for forming a first via hole, 5) etching for forming a first via hole, 6) filling the first via hole, 7) planarizing the first via hole, 8) forming a buried lower electrode, 9) forming a variable resistance dielectric layer, 10) forming a buried upper electrode, 11) photolithography for a buried lower electrode/variable resistance dielectric layer/buried upper electrode structure, 12) etching for a buried lower electrode/variable resistance dielectric layer/buried upper electrode structure, 13) forming a second interlayer insulating layer, 14) planarizing the second interlayer insulating layer, 15) photolithography for forming a second via hole, 16) etching for forming a second via hole, 17) filling the second via hole, 18) the second via hole A conventional resistive memory element can be formed by performing 19) planarization, 20) upper electrode formation, 21) upper electrode photolithography, and 22) upper electrode etching.
반면, 본 발명의 따른 저항성 메모리 소자는 하기와 같이 약 11 단계의 공정 단계로 형성될 수 있다. 예를 들어, 1) 하부 전극 형성, 2) 층간 절연층 형성, 3) 층간 절연층 평탄화, 4) 비아홀 형성용 포토 리소그래피, 5) 비아홀 형성용 식각, 6) 비아홀 충진, 7) 비아홀 평탄화, 8) 가변 저항형 유전층 형성, 9) 상부 전극 형성, 10) 상부 전극 포토 리소그래피, 및 11) 상부 전극 식각을 수행하여 본 발명에 따른 저항성 메모리 소자를 형성할 수 있다. On the other hand, the resistive memory element according to the present invention can be formed in about 11 process steps as follows. For example, the resistive memory element according to the present invention can be formed by performing 1) lower electrode formation, 2) interlayer insulating layer formation, 3) interlayer insulating layer planarization, 4) photolithography for via hole formation, 5) etching for via hole formation, 6) via hole filling, 7) via hole planarization, 8) variable resistance dielectric layer formation, 9) upper electrode formation, 10) upper electrode photolithography, and 11) upper electrode etching.
따라서, 본 발명에 따른 저항성 메모리 소자는 공정 단계를 획기적으로 감소시킬 수 있다.Therefore, the resistive memory device according to the present invention can drastically reduce the number of process steps.
이상에서 설명한 본 발명의 기술적 사상이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.It will be apparent to a person skilled in the art to which the technical idea of the present invention pertains that the technical idea of the present invention described above is not limited to the above-described embodiments and the attached drawings, and that various substitutions, modifications, and changes are possible within a scope that does not depart from the technical idea of the present invention.
100: 저항성 메모리 소자,
110: 기판,
120: 하부 전극,
130: 층간 절연층,
140: 비아 도전층,
141: 제1 비아 도전층,
142: 제2 비아 도전층,
147: 함몰 영역,
148: 외각부,
149: 중앙부,
150: 가변 저항형 유전층,
152: 나노 니들부,
160: 상부 전극,
170: 교차 영역,
180: 마스크층,
190: 비아홀,
191: 측벽,
A: 경사각,100: resistive memory device,
110: substrate,
120: Lower electrode,
130: Interlayer insulation layer,
140: Via challenge layer,
141: First via challenge layer,
142: Second via challenge layer,
147: sunken area,
148: Outer part,
149: Central,
150: Variable resistance dielectric layer,
152: Nano needle part,
160: Upper electrode,
170: Cross section,
180: Mask layer,
190: Via Hall,
191: Side wall,
A: Incline angle,
Claims (20)
상기 기판 상에 위치한 하부 전극;
상기 하부 전극 상에 위치하고, 상기 하부 전극을 노출하도록 관통하는 비아홀을 구비한 층간 절연층;
상기 하부 전극과 전기적으로 연결되도록 상기 비아홀을 충진하고, 상기 비아홀 내에서 외각부에 비하여 중앙부가 상기 하부 전극을 향하는 방향으로 함몰된 함몰 영역을 가지는 비아 도전층;
상기 비아 도전층 상에 위치하고, 중앙부에 상기 하부 전극을 향하여 돌출된 나노 니들부를 가지고, 인가되는 전압이나 전류에 의존하여 가역적으로 저항이 변하는 가변 저항형 유전층; 및
상기 가변 저항형 유전층 상에 위치한 상부 전극을 포함하고,
상기 비아 도전층은, 제1 도전물을 포함하는 제1 비아 도전층, 및 상기 제1 비아 도전층 상에 배치되고, 상기 제1 도전물과 다른 제2 도전물을 포함하는 제2 비아 도전층을 포함하고,
상기 제1 비아 도전층은 상기 함몰 영역을 가지고,
상기 제2 비아 도전층은 균일한 두께로 상기 제1 비아 도전층 상에 형성되고,
상기 가변 저항형 유전층은, 상기 비아 도전층의 함몰 영역을 따라 형성되고,
상기 가변 저항형 유전층은, 상기 하부 전극을 향하는 제1 방향으로 돌출되고, 상기 제1 방향과는 반대인 제2 방향으로 함몰된 형상을 가지고,
동작 전압이 인가되면 상기 나노 니들부의 말단에 필라멘트 경로가 형성되는,
저항성 메모리 소자.substrate;
A lower electrode positioned on the substrate;
An interlayer insulating layer positioned on the lower electrode and having a via hole penetrating the lower electrode to expose the lower electrode;
A via conductive layer that fills the via hole so as to be electrically connected to the lower electrode and has a sunken area in which the central portion is sunken in the direction toward the lower electrode compared to the outer portion within the via hole;
A variable resistance dielectric layer positioned on the via conductive layer, having a nano needle portion protruding toward the lower electrode at the center, and having a resistance that reversibly changes depending on the applied voltage or current; and
comprising an upper electrode positioned on the variable resistance dielectric layer;
The above via conductive layer includes a first via conductive layer including a first conductive material, and a second via conductive layer disposed on the first via conductive layer and including a second conductive material different from the first conductive material,
The above first via conductive layer has the above recessed region,
The second via conductive layer is formed on the first via conductive layer with a uniform thickness,
The above variable resistance dielectric layer is formed along the sunken area of the via conductive layer,
The above variable resistance dielectric layer has a shape that protrudes in a first direction toward the lower electrode and is sunken in a second direction opposite to the first direction,
When an operating voltage is applied, a filament path is formed at the end of the nano needle portion.
Resistive memory device.
상기 비아 도전층의 상기 외각부에서 상기 중앙부로 연장된 측면은 상기 비아홀의 측벽에 대하여 10도 내지 45도 범위의 경사각을 가지는,
저항성 메모리 소자.In the first paragraph,
The side extending from the outer portion of the above via conductive layer to the central portion has an inclination angle ranging from 10 degrees to 45 degrees with respect to the side wall of the via hole.
Resistive memory device.
상기 가변 저항형 유전층은,
상기 비아홀의 외부에서 상기 층간 절연층의 일부 영역 상에 위치하도록 연장된,
저항성 메모리 소자.In the first paragraph,
The above variable resistance dielectric layer is,
Extended so as to be positioned on a portion of the interlayer insulating layer outside the above via hole,
Resistive memory device.
상기 하부 전극과 상기 비아 도전층은 동일한 물질을 포함하거나, 또는 서로 다른 물질을 포함하는,
저항성 메모리 소자.In the first paragraph,
The lower electrode and the via conductive layer may contain the same material or different materials.
Resistive memory device.
상기 하부 전극과 상기 비아 도전층은 일체화된,
저항성 메모리 소자.In the first paragraph,
The lower electrode and the via conductive layer are integrated,
Resistive memory device.
상기 비아홀의 최소 직경은 0.2 μm인,
저항성 메모리 소자.In the first paragraph,
The minimum diameter of the above via hole is 0.2 μm,
Resistive memory device.
상기 상부 전극은,
상기 비아홀 내의 상기 가변 저항형 유전층의 함몰부를 충진하는,
저항성 메모리 소자.In the first paragraph,
The upper electrode is,
Filling the recessed portion of the variable resistance dielectric layer within the via hole;
Resistive memory device.
상기 하부 전극은 제3 방향으로 연장된 라인 형상을 가지고,
상기 상부 전극은 상기 제3 방향과는 일정한 각도를 이루는 제4 방향으로 연장된 라인 형상을 가지고,
상기 하부 전극과 상기 상부 전극은 상기 기판을 기준으로 수직 방향으로 일정 간격으로 이격되어 교차하는,
저항성 메모리 소자.In the first paragraph,
The above lower electrode has a line shape extending in the third direction,
The upper electrode has a line shape extending in a fourth direction at a constant angle with the third direction,
The lower electrode and the upper electrode intersect each other at a certain interval in the vertical direction based on the substrate.
Resistive memory device.
상기 하부 전극 상에 층간 절연층을 형성하는 단계;
상기 층간 절연층의 일부 영역을 관통하도록 제거하여 상기 하부 전극을 노출하는 비아홀을 형성하는 단계;
상기 하부 전극과 전기적으로 연결되도록 상기 비아홀을 충진하고, 상기 비아홀 내에서 외각부에 비하여 중앙부가 상기 하부 전극을 향하는 방향으로 함몰된 함몰 영역을 가지는 비아 도전층을 형성하는 단계;
상기 비아 도전층 상에 중앙부에 상기 하부 전극을 향하여 돌출된 나노 니들부를 가지고, 인가되는 전압이나 전류에 의존하여 가역적으로 저항이 변하는 가변 저항형 유전층을 형성하는 단계; 및
상기 가변 저항형 유전층 상에 상부 전극을 형성하는 단계를 포함하고,
상기 비아 도전층을 형성하는 단계는,
전해 도금을 이용하여 제1 도전물을 포함하는 제1 비아 도전층을 형성하는 단계; 및
상기 제1 비아 도전층 상에 증착법을 이용하여 상기 제1 도전물과는 다른 제2 도전물을 포함하는 제2 비아 도전층을 형성하는 단계를 포함하고,
상기 제1 비아 도전층은 상기 함몰 영역을 가지고,
상기 제2 비아 도전층은 균일한 두께로 상기 제1 비아 도전층 상에 형성되고,
상기 가변 저항형 유전층은, 상기 비아 도전층의 함몰 영역을 따라 형성되고,
상기 가변 저항형 유전층은, 상기 하부 전극을 향하는 제1 방향으로 돌출되고, 상기 제1 방향과는 반대인 제2 방향으로 함몰된 형상을 가지고,
동작 전압이 인가되면 상기 나노 니들부의 말단에 필라멘트 경로가 형성된,
저항성 메모리 소자의 제조 방법.A step of forming a lower electrode on a substrate;
A step of forming an interlayer insulating layer on the lower electrode;
A step of forming a via hole exposing the lower electrode by removing a portion of the interlayer insulating layer to penetrate it;
A step of filling the via hole so as to be electrically connected to the lower electrode, and forming a via conductive layer having a sunken area in which the central portion is sunken in the direction toward the lower electrode compared to the outer portion within the via hole;
A step of forming a variable resistance dielectric layer having a nano needle portion protruding toward the lower electrode at the central portion on the via conductive layer, and whose resistance changes reversibly depending on the applied voltage or current; and
comprising a step of forming an upper electrode on the variable resistance dielectric layer,
The step of forming the above via conductive layer is:
A step of forming a first via conductive layer including a first conductive material using electrolytic plating; and
A step of forming a second via conductive layer including a second conductive material different from the first conductive material using a deposition method on the first via conductive layer,
The above first via conductive layer has the above recessed region,
The second via conductive layer is formed on the first via conductive layer with a uniform thickness,
The above variable resistance dielectric layer is formed along the sunken area of the via conductive layer,
The above variable resistance dielectric layer has a shape that protrudes in a first direction toward the lower electrode and is sunken in a second direction opposite to the first direction,
When an operating voltage is applied, a filament path is formed at the end of the nano needle portion.
A method for manufacturing a resistive memory device.
상기 제1 비아 도전층은, 도금욕에 인가되는 전류 밀도와 도금 시간을 제어하여 이루어지는,
저항성 메모리 소자의 제조 방법.In paragraph 13,
The above first via conductive layer is formed by controlling the current density and plating time applied to the plating bath.
A method for manufacturing a resistive memory device.
상기 전류 밀도는 5 mA/cm2 내지 2 A/cm2 범위이고,
상기 도금 시간은 10 분 내지 100 분 범위인,
저항성 메모리 소자의 제조 방법.In paragraph 15,
The current density is in the range of 5 mA/cm 2 to 2 A/cm 2 ,
The above plating time is in the range of 10 to 100 minutes,
A method for manufacturing a resistive memory device.
상기 비아 도전층을 형성하는 단계를 수행한 후에,
상기 층간 절연층의 상부 표면 상에 형성된 상기 비아 도전층을 제거하는 단계를 더 포함하는,
저항성 메모리 소자의 제조 방법.In paragraph 13,
After performing the step of forming the above via conductive layer,
Further comprising the step of removing the via conductive layer formed on the upper surface of the interlayer insulating layer.
A method for manufacturing a resistive memory device.
상기 상부 전극을 형성하는 단계는,
상기 가변 저항형 유전층 상에 상부 전극층을 형성하는 단계;
상기 상부 전극층 상에 마스크층을 형성하는 단계; 및
상기 상부 전극층의 상기 마스크층에 의하여 노출된 영역을 제거하여 상기 상부 전극을 형성하는 단계를 포함하는,
저항성 메모리 소자의 제조 방법.In paragraph 13,
The step of forming the upper electrode is:
A step of forming an upper electrode layer on the variable resistance dielectric layer;
A step of forming a mask layer on the upper electrode layer; and
A step of forming the upper electrode by removing the area exposed by the mask layer of the upper electrode layer,
A method for manufacturing a resistive memory device.
상기 상부 전극을 형성하는 단계에서,
상기 상부 전극층의 제거되는 영역의 하측에 위치하는 상기 가변 저항형 유전층이 제거되는,
저항성 메모리 소자의 제조 방법.
In paragraph 19,
In the step of forming the upper electrode,
The variable resistance dielectric layer located below the area where the upper electrode layer is removed is removed,
A method for manufacturing a resistive memory device.
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| JP2014033094A (en) * | 2012-08-03 | 2014-02-20 | Sharp Corp | Variable resistive element and manufacturing method therefor, and nonvolatile semiconductor memory device |
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