KR19980703104A - 데이터 엔코딩 및 잡음있는 매체를 통한 통신을 위한 방법 및장치 - Google Patents

Abstract

동기 회로 및 방법이 병렬 동기화 및 서브-비트 상관을 활용한 빠르고 정확한 동기화를 신속하게 달성하기 위해 제공된다. 수용된 신호는 디지타이저(41)로 입력되고, 그 출력은 시프트 레지스터(43)에 인가된다. 상기 시프트 레지스터(43)는 16개의 출력을 가지며, 각각의 출력 중 하나는 상관기(42) 중 하나에 인가된다. 시프트 레지스터(43)의 각 출력은 스트링의 디지탈화된 부분을 나타낸다. 이러한 방법으로, 상관기(42)의 뱅크가 스트링(31-38) 상에 상관되는데 사용된다.

Description

데이터 엔코딩 및 잡음있는 매체를 통한 통신을 위한 방법 및 장치

디지탈 데이터 통신 시스템은 일반적으로 멀리 떨어져 있는 전송 위치와 수신 위치 간의 데이터 전송 및/또는 수신을 위해 사용된다. 데이터 통신 시스템의 중추적인 측면은 통신되는 데이터의 신뢰성 및 완전성이다. 이상적으로는, 전송 위치에서 전송한 데이터는 수신 위치에서 수신된 데이터와 동일해야 한다. 그러나, 실제로는 수신 위치에서 수신된 데이터는 전송위치에서 전송한 원래의 데이터에 관해 종종 변질된다. 이러한 데이터 통신 에러는 전송 장치, 전송 매체, 또는 수신 장치 중 하나 이상에서 부분적으로 야기된다. 전송 매체에 있어서, 세 가지 타입의 데이터 에러는 일반적으로 특정 전송 매체에 관련된 이상적인 조건이 만족되지 못할 때 발생한다.

예를 들면, 무선 통신 시스템의 경우에는, 통상 공기가 전송 매체가 되는데, 이 전송 매체는 전송되는 데이터를 불순화시키는 경향이 있는 대기 및 다른 영향을 종종 겪는다. 이러한 비이상적인 몇몇 조건들을 모델화하여 그것들로 인해 초래된 어떤 악영향을 보상하도록 고려함으로써 상기 악영향을 감소시키거나 제거하는 것이 가능하다. 이 점에 있어서, 신호 감쇄는 대기를 통하여 데이터 신호를 전달하는 거리에 대한 함수라는 것이 공지되어 있다. 따라서, 충분히 강건한 데이터 신호를 전송할 수 있는 무선 통신 시스템을 설계하여 이미 알려진 거리에 의존하는 대기 감쇄에도 불구하고 수신 위치에서 올바르고 정확하게 데이터 신호를 수신할 수 있다. 공기 또는 대기 전송 매체와 관련된 다른 타입의 비이상성은 종종 사전에 모델링할 수 없기 때문에 보상이나 제거를 할 수 없는 고도의 예측 불가능한 사건들이다.

상호간을 연결하는 와이어를 통하여 데이터를 전송할 때에도 다소의 잡음과 감쇄 현상을 겪는다. 특히, AC 전력선을 전송 매체로서 사용할 때, 이러한 타입의 시스템에서는 일반적으로 소정 주파수에서의 극심한 감쇄, 전송로를 따른 상변화 및 노치와 불연속 등의 예측 불가능한 전송 특성이 나타난다. 이러한 타입의 시스템은 본 명세서에서 참조로 인용한 미국 특허 번호 제 4,815,106 호에 기재되어 있다. 일반적으로, 가장 일반적인 세가지 모드의 잡음, 즉 가우시안 잡음, 저전압 충격 간섭, 및 고전압 스파이크(spikes)가 있다. 이 세가지 모드 중에서, 저전압 충격 간섭은 데이터 전송 에러의 우세한 근원(source)이 되기 쉽다, 즉 가우시안 잡음이 존재하더라도 데이터 전송을 확실하게 할 수 있다. 고전압 스파이크에 있어서는, 그것들이 상대적으로 드물고, 놓쳐버린 정보를 찾기 위한 최상의 방법으로서 통상적으로 인정되는 에러 검출/재전송(ACK/NACK)으로 반드시 데이터 에러를 발생시킨다. 또한, 상기 선 상의 부하 상태가 변화함에 따라, 예를 들면 다양한 부하가 상기 전류 이송선에 부가 또는 제거됨에 따라 이러한 특성은 상당히 변화할 수 있다. 이와 같은 부하는 산업용 장치, 다수의 장치의 다양한 전기 모터, 제광 장치 회로, 가열기 및 배터리 충전기를 포함한다.

이러한 문제점들을 극복하기 위하여, 데이터 통신 시스템은 종종 에러 검출기와 에러 보정 기구에 의존하고, 그 각각에 의하여 데이터 에러를 검출하고 데이터 오류를 보정한다. 에러 검출의 한 가지 단순한 형태는 특정 블록이 1 비트를 짝수개 포함하는지 혹은 홀수개 포함하는지를 나타내는 각각의 데이터 블록에 관련된 패리티(parity) 비트를 사용하는 것이다. 그러나, 이것은 여러 가지 단점을 갖는 매우 단순한 기구일 뿐이다. 이것은 데이터 블록 당 1비트 에러를 정확하게 검출할 수 있는 에러 검출 기구의 단순한 형태이다. 또한, 패리티 비트를 사용하는 것은 데이터 블록에 2비트 에러가 발생하면 이것은 패리티 위배로 검출되지 않기 때문에 이러한 경우에는 에러를 검출할 수 없다. 또한, 패리티 비트를 사용하는 것은 에러를 검출하기만 할 뿐 보정하지는 못한다. 에러가 검출될 때, 수신 위치에서는 통상 전송 위치에 특정 데이터 블록을 다시 전송해 줄 것을 요구한다.

데이터 통신 시스템에 일반적으로 사용되는 에러 보정 기구의 한 형태는 여분의 데이터 전송 및 수신 위치에서 보우팅(voting) 회로를 사용하는 것이다. 이러한 시스템에 있어서, 전송될 데이터는 여러번, 예를 들어 다섯 번 정도 반복된다. 수신 위치에서, 다섯 번 모두의 데이터 블록이 수신되고, 각각의 데이터 비트의 5개의 수신된 버전을 비교한 보우팅 여론에 의거하여 1 또는 0이 될 비트를 결정하는 보우팅 회로에 의해 처리된다. 이와 같은 시스템이 데이터 에러를 검출하고 정정할 수 있다 하더라도, 각 데이터 블록을 여러번 반복해야 하기 때문에 효과적인 데이터 스루풋(htroughput) 또는 전송 속도 면에서 볼 때 상당한 비용이 요구된다.

상이한 타입의 데이터 전송 형태는 상이한 타입의 감쇄와 왜곡에 의한 영향을 받기 쉽다. 주파수 시프트 키잉(FSK)이나 진폭 시프트 키잉(ASK)과 같은 협대역 전송 형태는 주파수 의존 감쇄에 대한 약간의 면역성이 있기 때문에 이것은 왜곡이 적거나 일어나지 않을 수 있다. 그러나, 협대역 신호의 전체 대역은 감쇄 널(null)로 떨어질 수 있으며 심하게 감쇄될 수 있다. 확산 스펙트럼 등의 광대역 전송 형태는 협대역 감쇄 널에 의해 야기된 신호 열화에 다소 영향을 받기 쉽다. 그러나 확산 스펙트럼 신호에 관련된 더 넓은 대역 때문에, 확산 스펙트럼 신호는 주파수 의존 감쇄에 기인한 왜곡을 더 심하게 겪는다. 따라서, 종래의 협대역으로 신호를 보내는 형태는 감쇄에 의한 영향을 받기 쉬운 반면에 종래의 광대역으로 신호를 보내는 형태는 왜곡에 의한 영향을 받기 쉽다.

데이터 완전성 외에도, 통신 시스템은 전송 및 수신 위치 간의 동기화를 제공해야만 한다. 이것은 수신 위치에서 고유의 비트 타이밍을 유지하기 위하여 매우 중요하다. 동기 시스템에 있어서, 개별적인 비트 클럭 신호는 각 비트 기간의 처음과 끝을 나타내기 위하여 포함된다. 비동기 시스템에서는, 다수의 비트를 갖는 동기 프리엠블이 수신기가 가두어 넣을 수 있도록 각각의 데이터 블록 또는 프레임의 시작에 포함되고, 실재 데이터 비트의 전송 및 수신 전에 전송기의 비트 타이밍과 동기화된다.

위상 시프트 키잉(PSK) 시그널링와 함께 사용되는 종래의 연속적인 동기화 시스템에서는, 수신기가 임의의 점에서 동기 프리엠블의 첫 번째 비트의 표본을 만든 후 기준 정현 신호와 표본이 된 비트를 상관시킨다. 임의로 선택된 샘플링 점이 옳으면, 표본이 된 비트와 비트 기간의 일부분에 걸친 기준 정현 신호간에 최대 상관 관계에 있을 것이다. 즉, 비트 경계가 정확하게 일치하고 수신된 비트는 시간상 어떤 특정한 때에 샘플링될 것이다. 상관 관계가 수용할 수 있는 레벨보다 적다면, 샘플링되는 시점은 비트 기간의 단편에 의해 시간상 시프트되고 이러한 과정은 다시 반복된다. 이러한 프로세스는 최적의 비트 샘플링 시점을 결정할 때까지 반복된다. 연속적으로 동기화하는 시스템은 고유의 동기화를 보장하기 위하여 비트 간격 당 적어도 2개의 반송파 기간 또는 사이클을 갖는 데이터 형태를 사용할 수 있다. 이것은 PSK 시그널링에 왜곡이 있을 때, 수신된 데이터 흐름에 존재하는 위상 변화와 더불어, 수신기에 의해 사용되는 고정된 샘플링 구간이 1비트 또는 0비트 모두를 샘플링하기 위하여 최적으로 위치할 필요는 없다. 샘플링 구간은 전형적으로 전체 반송파 기간에 이른다. 종래의 동기 시스템은 반송파 기간이 시작하는 곳에서 샘플링을 시작하기에 충분할 만큼 정확하지 않기 때문에, 비트 당 2개 이상의 전체 반송파 기간은 적어도 하나의 반송파 기간의 샘플링 구간을 보장하도록 요구되고, 대신에 반송파 기간의 작은 점에서 시작하고, 비트당 2개 이상의 전체 반송파 기간이 적어도 하나의 반송파 기간의 샘플링 구간을 보장하도록 요구된다. 따라서, 샘플링 구간이 적어도 전체 반송파 기간이고 샘플링 구간의 시작은 반송파 기간의 시작에 있지 않을 수 있기 때문에, 정보 비트 당 적어도 2개의 전체 반송파 기간이 필요하다. 이러한 접근은 동기화와 샘플을 개선시키기는 하지만, 효과적인 데이터 스루풋이 두개의 요인(비트당 2개의 반송파 기간) 등에 의해 감소되는 큰 단점이 있다. 이러한 타입의 동기 회로의 다른 주요한 단점은 시간상 긴 기간, 즉 긴 시퀀스 또는 동기 프리엠블이 적절한 동기화를 얻기 위하여 요구된다. 또한, 동기 과정은 시간상 긴 기간 걸쳐 있기 때문에, 그 자체는 동기 순서의 정확성에 영향을 미치는 시변 잡음에 의한 영향을 받기 쉽다.

본 발명은 데이터 통신 시스템 분야에 관한 것으로, 특히 잡음 매체를 통하여 디지탈 데이터와 같은 데이터를 확실하게 전송 및/또는 수신하는 방법 및 장치에 관한 것이다.

첨부된 도면에는 다음에 설명될 실시예가 도시되어 있으며, 이 도면을 참조하면 상기 설명에서 논의된 본 발명의 다른 목적, 특징 및 장점은 더욱 분명하게 이해될 것이다.

도 1은 데이터 프레임을 나타내는 블록 도,

도 2는 동기 프리엠블(preamble)의 파형을 도시한 도면,

도 3은 병렬 동기화를 나타내는 동기 신호를 도시한 도면,

도 4는 계층별 병렬 동기화를 나타내는 동기 신호를 도시한 도면,

도 5는 수신기의 일부분을 나타내는 블록 도,

도 6은 종래의(32,8) 블록 코딩 기법을 도시한 도면,

도 7은 오프셋 선형 연산자를 도시한 도면,

도 8은 교환 선형 연산자를 도시한 도면이다.

본 발명의 목적은 짧은 시간 동안에 더 강한 동기화를 일으키는 새로운 동기화 회로를 사용하여 잡음 매체를 통하여 효율적으로 데이터를 통신할 수 있는 방법 및 장치를 제공하는 것이다.

본 발명의 다른 목적은 좀더 강하고 신뢰할 수 있는 계층별 동기화 회로를 사용하여 데이터를 잡음 매체를 통하여 통신하는 방법 및 장치를 제공하는 것이다.

본 발명의 또다른 목적은 종래의 시스템에 의해 가능한 대역폭 이상으로 주어진 대역폭에 대해 좀 더 빠른 데이터 전송 속도로 잡음 매체를 통하여 통신할 수 있는 방법 및 장치를 제공하는 것이다.

본 발명의 또다른 목적은 개선된 잡음 면역에 따라 데이터를 엔코딩 함으로써 에러 정정 능력을 제공하는 새롭게 개선된 확산 스펙트럼 접근법을 사용하여 데이터를 엔코딩하고 하나 이상의 수학적 연산자를 사용하여 상기 엔코딩된 데이터를 랜덤화 하여 확산 스펙트럼 포맷을 생성하는 방법 및 장치를 제공하는 것이다.

본 발명의 또다른 목적은 하드 및 소프트 에러 정정 모두가 가능하고 정정될 복수의 에러를 동적으로 조정가능한 잡음 매체를 통하여 데이터를 통신하는 방법 및 장치를 제공하는 것이다.

본 발명에 따르면, 잡음 매체를 통과하는 데이터 통신을 위한 새로운 장치 및 방법이 제공된다. 상기 장치는 전송 위치에 위치한 전송 회로와 수신 위치에 위치한 수신 회로 중 하나 또는 양자를 포함한다. 데이터를 엔코딩함으로써 에러 정정이 가능하다. 또한, 엔코딩된 신호는 수학적인 선형 연산을 한 번 이상 수행하여 변경된다. 따라서, 전송 회로는 전송될 데이터에 기초한 광대역 확산 스펙트럼 신호를 생성하는데, 데이터는 상기 신호를 확산시키거나 신호를 확산시키고 데이터의 잡음에 대한 면역을 개선한다. 데이터 신호를 확산시키는데 이용되는 코딩은 데이터 자체의 기능일 수도 있고 아닐 수도 있다. 본 발명의 한 가지 새로운 점은 상기 연산 및 에러 정정 코딩의 효율에 있어서의 결과적인 저하 없이 이 강화된 잡음 면역이 달성된다는 것이다.

데이터는 미리 규정된 형식을 갖는 묶음 또는 프레임 형태로 전송된다. 각 데이터 프레임은 그 뒤에 프레임 정보와 엔코딩된 데이터가 차례로 오는 동기 프리엠블을 포함한다.

수신 위치에서, 처음에 전송된 신호는 전송되는 데이터가 지나는 특정 매체에 따른 종래의 전위단 회로에 의해 수신되고 처리된다. 예를 들어, 라디오 주파수(RF) 전송의 경우에 있어서, 수신기 전위단 회로는 종래의 RF 수신기를 포함한다. 유사하게, AC 전력선을 통하여 전송하는 경우에도, 수신기 전위단 회로는 적절한 파동 보호 및/또는 필터링 회로를 포함한다.

다음으로, 수신된 신호는 데이터 프레임에 포함된 동기화 프리엠블을 사용하는 동기 회로에 입력된다. 한 번 동기화가 이루어지면, 프레임의 데이터 부분은 데이터를 2진수 형태로 변환하는 복조기 회로에 입력된다. 이 시점에서, 데이터의 에러는 아직 검출되거나 정정되지 않는다.

복조기에 의해 출력된 데이터 흐름은 디코더에 입력되어 에러가 정정된다. 그 후 이 정정된 비트 흐름은 이어서 사용가능하다.

도 1은 본 발명과 연관하여 사용될 수 있는 데이터 프레임(10)을 도시한다. 데이터 프레임(10)은 다수의 동기 프리엠블(11)을 포함하며, 이들은 도 2에 상세히 보여져 있다. 동기 프리엠블(11)은 각 데이터 프레임(10)의 선두부분에 포함되어, 수신기로 하여금 송신기에서 사용된 특정 비트 타이밍에 적절히 동기화될 수 있도록 한다. 데이터 프레임(10) 당 동기 프리엠블(11)의 개수는 각 데이터 전송 시스템의 특정 성질 및 요건에 따라 다르다. 또한, 동기 프리엠블(11)의 개수는 시스템내에서도 프레임마다 다를 수 있다. 이는 동기 종료 문자(12)를 사용함으로써 가능하게 된다. 동기 종료 문자(12)는 특별히 동기 프리엠블(11)과 동기 종료 문자(12) 사이의 해밍거리(Hamming distance)가 특정 임계값을 넘도록 선택된다. 즉 동기 프리엠블(11) 및 동기 종료 문자(12)의 개개의 비트 사이에는 충분한 양의 차이가 존재한다. 이러한 방식으로, 개별적인 동기 프리엠블(11)이 서로 다르게 될 수 있음을 고려할 수 있다. 그러나 그러한 차이는 임계 해밍거리보다 작아야만 수신기가 동기 프리엠블을 동기종료 문자(12)와 혼동하지 않을 것이다. 또한 마지막 동기 프리엠블과 동기종료 문자(12) 사이의 차이는 여전히 임계 해밍 거리보다 커야한다.

데이터 프레임(10)의 다음부분은 코드 온/오프 표시기(13) 이며, 이 표시기는 데이터 엔코딩(이에 대해서는 후술된다)이 현재 송신기에 의해 사용되고 있는지 여부를 표시한다. 이 코드 온/오프 표시기(13) 뒤에는 송신기에서 수신기로 전달되는 실제적인 데이터를 포함하는 데이터부(14)가 온다. 데이터 프레임(10)은 또한 순환 여유 검사(CRC) 등의 에러검출 코드일 수 있는 부가적인 요소(15)를 더 포함할 수도 있다.

동기 프리엠블(11)은 도 2에 더욱 상세히 도시되어 있다. 도 2 에 도시된 특정한 시그널링 기법 또는 코딩 기법은 PSK 이다. PSK 에서는 2진 정보가 단일의 주파수의 정현 반송파를 사용하여 전달되어, '1' 비트는 0도의 위상 변화를 가진 정현 반송파(도 2의 기간 21 참조)로 표시되며 '0'비트는 180도 위상차를 갖는 정현 반송파(도 2의 가간 22 참조)로 표시된다. 이와 달리, 차동 PSK 또는 DPSK 가 사용될 수도 있다. DPSK 기법이 사용된 경우, 0 비트는 위상 역전을 전혀 갖지 않으며 1 비트는 정현 반송파의 180도 위상차이에 의해 표시된다. FSK 등의 부가 코딩 기법이 사용될 수도 있다.

이제 도 3을 참조하여 동기화 프로세스가 보다 상세히 설명된다. 도 3에 보인바와 같이 동기 프리엠블(11)은 여러번 샘플링되며 이들은 정현파 주기의 일부분에 의해 시간적으로 오프셋되어 있다. 이 단편적인 오프셋은 클럭 틱(clock tick)이라고도 불린다. 도면 참조 번호 31-38은 동기 프리엠블 표본들의 서로 일정하지않은 시작 시간을 보여준다. 부호 31-38로 표시된 이들 표본 각각은 시간면에 있어 동기 프리엠블의 지속기간에 걸치며 따라서 스트링이라고도 불린다. 도 3에 보인 특정한 예에 있어서, 동기 프리엠블(11)은 8개의 서로 엇갈린 시간에서 시작하여 표본화되어 8개의 스트링을 형성하며, 각 스트링은 시간면에 있어서 정현파 주기의 1/8 만큼씩 서로 오프셋되어 있다. 이와 달리, 대안적으로, 동기 프리엠블은 16개의 서로 엇갈리는 시간에서 시작하여 표본화되어 각 스트링이 정현파 주기의 1/16 만큼씩 시간면에서 서로 오프셋되도록 할 수도 있다. 또 이와 달리, 16개의 샘플들이 정현파 구간의 1/2에 취해져 시간면에서 정현파 주기의 1/32의 오프셋을 갖는 16개의 스트링을 만들수도 있다. 일반적으로, 스트링의 개수가 많을수록 동기화의 정확도는 높아질 것이다. 원하는 특정 응용에 따라 또는 특정 동기 정확도에 따라서 사용될 스트링의 개수는 더 많거나 적어질 수 있음은 물론이다.

도 3에 보인 예에 있어서, 각 스트링(31-38)은 스트링의 일부를 기준 반송파형에 비교시키거나 상관시킴으로써 처리되어 일련의 상관값 또는 표시자(indicator)를 만든다. 각 스트링이 8비트 동기 프리엠블에 기초하며 스트링이 16개 부분(비트당 2부분)으로 나누어 지는 경우, 상관 프로세스는 각 스트링마다 일련의 16개 값을 만들어낼 것이다. 예를 들어 스트링(31)의 경우, 상관이 행해질 첫부분은 31'에서 31''이고, 두 번째 부분은 31''에서 31'''이며 그 다음도 마찬가지 방식일것이다. 이와 유사하게 스트링(32)의 상관될 첫부분은 32' 에서 32''이다. 상관은 아날로그 도메인으로 수행될 수도 있으며, 이와 달리 기준 반송파형의 디지탈화된 표현에 대하여 수행될 수도 있다. 전체적으로 최고의 상관을 가능하게하는 스트링은, 수신된 신호에 대한 적절한 시작위치 즉 동기화를 지시함에따라 선택된다.

각 스트링(31-38)은 동기 프리엠블의 전체 지속기간에 걸쳐 비트당 두 개의 값을 포함한다. 따라서 동기 프리엠블이 8비트라면 각 스트링(31-38)은 총 16개 값을 포함할 것이다. 서로 다른 16개 시작 시간(31-38)에 대응하는 각 16개의 값의 스트링은 이 스트링들(31-38)중에서 즉 서로 다른 시작 시간(31-38)들 중에서 최적의 표본화 위치를 결정하도록 처리된다. 이 스트링들의 처리는 연속적으로 또는 병렬적으로 행해질 수 있다.

동일한 동기 프리엠블로부터 스트링(31-38)을 병렬적으로 생성하는 것의 장점은 시변 잡음의 영향이 감소된다는 것이다. 대안적으로, 시작시간(31)을 가진 스트링이 첫 번째 동기 프리엠블동안 생성된 다음 시작점이 시작 시간(32)으로 옮겨지고 두 번째 동기 프리엠블 동안 두 번째 스트링이 생성되도록 하는 등의 방식을 사용할 수도 있다. 후자의 기법은 직렬동기화(serial synchronization)라 부를 것이다. 그러나 이 후자의 기법은 시변 잡음의 영향을 받기 쉬운데 그 이유는 각 스트링(31-38)이 서로 다른 잡음 특성을 갖는 서로 다른 시구간 동안에 발생되기 때문이다. 또한 직렬 기법은 동기화를 시키는데 상당히 긴 시간이 소요된다. 충분한 시간이 주어진다면 직렬 기법이 정밀한 동기화를 낳을 수도 있을 것이다. 그러나 특정 응용에 따라서는 짧고 유한한 시간동안 동기화가 이루어져야 하기 때문에 대부분의 직렬 기법은 상당히 거친 그래뉼러티(스트링마다 더 큰 시간증분)를 사용하여 적어도 동기화에 허용된 짧은 시간내에 시작시간을 위치시킨다. 이러한 기법을 사용하면 시작점이 종종 임의의 정확도 범위에 들어오지 않으며, 비록 동기화가 달성된다하더라도 상당히 부정확한 것이 된다. 부정확한 동기화의 영향은 데이터 복조 단계에서 드러난다. 동기화가 부정확하기 때문에 즉 데이터 비트의 시작점이 부정확하기 때문에, 각 데이터 비트를 전송하는데 있어서 비트당 더 많은 개수의 반송파 주기가 필요하게 된다. 직렬 동기화의 이러한 단점은 본원 발명의 병렬 동기화를 통해 극복되며 더욱 정확한 동기화가 가능하게 된다. 또한 본 발명에 따른 병렬 동기화는 동기 프리엠블 각 비트의 다중 표본화 및 상관을 용이하게 해준다. 비트당 다중 표본을 사용하는 것은 계층적 동기 과정에서 이용된다.

본 발명에 따른 계층적 동기화 회로 및 동기화 절차는 이하에서 도 4를 참조하여 설명될 것이다. 도 4에 보인 바와 같이, 수신된 신호는 디지타이저(41)에 입력되며 디지타이저의 출력이 시프트 레지스터(43)에 인가된다. 시프트 레지스터(43)은 16개의 출력을 가지며 각 출력은 상관기(42)들중 하나에 인가된다. 시프트 레지스터(43)의 각 출력은 스트링 중 디지탈화된 부분을 표시한다. 따라서 각 출력은 다수의 디지탈화된 값을 포함할 수도 있다. 이러한 방식으로, 일련의 상관기(42)는 스트링(31-38)중 하나를 상관시키는데 사용될 수 있다. 다음 클럭 틱 이후에 시프트 레지스터(43)의 출력은 다음번 스트링을 표시하며 일련의 상관기들이 다음번 스트링을 상관시킨다. 대안적으로, 이러한 과정은 디지타이저(41) 및 시프트 레지스터(43) 대신에 지연 라인(delay lines)을 이용하여 아날로그 도메인으로 수행될 수도 있다. 도 4에 보여진 계층적 동기화 과정은 각 비트가 두 개의 상관값을 생성하는 8비트 동기 프리엠블에 의해 생긴 16개 상관값에 대해 연산된다. 따라서 비트당 2개의 샘플이 존재한다. 동기 프리엠블의 각 비트는 '칩(chip)'이라고도 불린다.

상관기(42)의 출력은 3중 비교기 또는 결정회로(44)에 인가되어, 각각의 상관값이 3가지 가능한 상태중 하나에 할당된다. 이러한 특정 실시예에서, 상관값이 어떤 양의 임계값보다 크다면 1로 지정된다. 이와 반대로 상관값이 어떤 음의 임계값보다 작다면 0으로 지정된다. 상관값이 상기 양의 임계값 및 음의 임계값의 사이에 있게되는 다른 모든 경우는 미지(unknown) 또는 X 값으로 지정된다. 대안적으로, 각 상관값이 할당될 수 있는 상태의 개수는 3보다 클수도 있고 작을 수도 있다. 1의 값 및 0의 값은 이들이 어느정도의 확실성을 가지고 인지되었기에 강한값이라고 생각되기도 하며, 미지의 값 또는 X 값은 확실성의 정도가 떨어지므로 약한값이라고 생각될 수 있을 것이다.

도 4에 보인 바와 같이, 특정 스트링 예를 들어 도 3에 보인 32'-32'' 및 32''-32'''의 동일 비트에 대한 각 쌍의 값은 비교기 또는 결정 회로(46)에서 논리적으로 분석되어 각 비트에 특유의 값 또는 전체적인 값을 할당한다. 도 2에 보인바와 같이, 비트당 유효값의 쌍은 양의 반송파 신호 및 음의 반송파 신호를 모두 포함하여, 전기적으로 일관된 (그리고 유효한) 값의 쌍은 실제 (1,0) 또는 (0,1)이다. 그러나 이들은 논리적으로는 (1,1) 또는 (0,0)에 대응한다, 만약 두 개의 개별값들이 모두 1이거나 모두 0이라면 그 비트는 1 또는 0 으로 할당된다. 이와 달리 그 값들의 쌍이 논리적으로 일치하지 않는 (0,1) 또는 (1,0)이라면 스트링은 그 특정 표본화 위치가 성능을 떨어뜨리기 때문에 더 이상 고려의 대상이 되지 않는다. 더 나아가 임의의 비트에 대한 두 값이 모두 X 라면 그 스트링은 더 이상 고려의 대상이 되지 않는다. 스트링의 한 쌍의 값이 단일 X 값을 포함한다면, 이 스트링은 고려의 대상이 된다. 그러나 X 값이 존재함은 통보가 되고, 후술되는 부가적인 처리에 사용된다. 대안적으로, 전체값(overall value)은 한 개 이상의 비트에 대응할 수 있는 두 개 이상의 값에 기초할 수도 있다. 동기 프리엠블의 국부적 복사본( SYNC 0-7)에 대한 비교는 비교기 또는 결정 회로(46)내에서 서브비트 단위)로(sub-bit basis) 행해질 수도 있고, 혹은 평가 또는 비교회로(48) 내에서 전체 비트 단위로(overall bit basis) 행해질 수도 있다. 대안적으로, 서브비트 값에 기초하여 전체값을 할당하는 단계는 생략하고 스트링의 개별적인 서브비트를 고려하여 스트링을 처리할 수도 있다.

일단 모든 스트링이 처리되면, 고려중인 스트링들(즉 유효값을 포함하고 있는 스트링)은 블록(48) 단위로 더욱 분석되어, 가능한 가장 적합한 스트링을 적절한 표본화 위치로서 허가된다. 제 1의 조건으로서, 허가된 모든 스트링은 반드시 그 X 값의 총 개수가 소정의 최대 임계값보다 적어야한다. 나머지 스트링들 중에서 최소 개수의 X 값을 가진 스트링이 최적의 스트링으로 선택된다. 하나이상의 스트링으로 이루어진 그룹이 동일한 X 값을 가지는 경우에는 그룹안에서 중간에 있는 스트링이 선택된다. 그룹내에 짝수개의 스트링이 있는 경우에는 두 개의 중간 스트링중 어떤 것을 선택해도 무방하다. 그후 적절한 타이밍이 블록(49)에 의해 선택된다.

계층적 동기화 시스템 특히 병렬 시스템의 장점은 종래의 순차적 동기화에 비교하여 주어진 시간동안 더 정확하고 양호한 동기화를 얻을 수 있다는데 있다. 또한 동기화에 있어서의 계층적 측면 즉 동기 프리엠블의 각 비트 마다 두 개의 표본이 사용됨에 의해, 후속되는 데이터 표본화에 있어 그 적절한 표본화 시점을 더 정확하게 선택할 수 있게 된다.

도 5는 본 발명과 관련하여 사용된 수신기 회로(50)의 일부분에 대한 블록도이다. 전술한 동기화 과정은 동기장치 회로(51)에서 수행된다. 동기장치 회로(51)의 정확한 구현에 있어서는 도 3 또는 도 4에 도시된 프로세스를 수행할 수 있는 많은 공지의 회로기술 중 어느것을 사용할 수도 있다. 동기장치(51)의 출력은 적절한 데이터 표본화 시점을 표시한다. 복조기(52)는 이 정보를 이용하여 각 데이터 프레임안에 포함된 디지탈 비트를 뽑아낸다. 일단 동기화가 이루어지면, 데이터 스트림은 동기장치를 통해 직접 복조기고 전달될 수도 있는데, 이는 일단 동기화가 달성되어 더 이상 동기화를 수행할 필요가 없기 때문이다.

송신기 회로에서 사용되는 동기 프리엠블의 국부적 복사본이 수신기 회로(50)에 제공되는 경우는 이러한 과정이 제조 단계에서 이루어질 수도 있으며, 대안적으로 이러한 정보가 원격 또는 온 사이트(on-site) 서비스 절차의 일부로서 제공될 수도 있다. 동기 프리엠블의 국부적 복사본은 수신기(51)에 의해 수신된 동기 프리엠블과 비교된다. 이러한 비교는 정확도를 검사하기 위한 것 뿐 아니라 배선 역전 또는 극성 역전이 있었는 지 여부 즉 양의 신호선 또는 음의 신호선이 역전되었는지 여부를 결정하기 위해 사용된다. 이러한 목적으로, 미리 저장된 동기 프리엠블 SYNC 0-7(도 4의 블록 48)의 보수에 대한 비교 역시 행해진다.

디코더(53)(도 5)는 정정된 출력 데이터 흐름을 만들기 위하여 복조기(52)에 의하여 디지탈 비트 흐름 출력에서 동작한다. 디코더(53)의 상세한 동작은 통상적인 에러 정정 과정을 나타내는 도 6을 참조로 설명될 것이다.

도 6에 도시된 바와같이, 오리지날 데이터(61)의 8비트는 (62)에서 복제 된다. 부가적으로, 상기 오리지날 데이터(61)의 8비트는 에러 검출 코드(EDC)(63)을 만들기 위하여 처리된다. 이것은 특정 코드 구조로 표시된 수학적인 연산을 수행함으로써 실행될 수 있다. 선택적으로, 다양한 EDC는 조사표에서와 같이 개선되어 계산되고 메모리에 저장될 수 있다. 상기 후자의 접근법은 상기 요구된 실시간 계산을 단순화한다. 그러나 이것은 보다 큰 메모리 용량을 요구하는 비용을 치루게 된다.

오리지날 데이터(62)의 각 4비트 부분 및 EDC(63)은 8비트 에러 비트 정정 코드(ECC)을 계산하기 위하여 처리된다. 오리지날 데이터(62) 및 EDC(63)은 4-비트 세그먼트의 전체 4개를 포함하기 때문에, 도 6에 (64-67)의 번호로 표시된 전체 4개의 ECC가 될 것이다. ECC(64-67)의 발생까지 및 발생을 포함하는 모든 것은 엔코더 회로에 의하여 수행된다. 상기 4개의 ECC(64-67)은 엔코더로부터 전송되고 연속하여 디코더에 의하여 수신된다.

상기 디코더는 실질적으로 엔코더로 역처리 수행한다. 디코더에서, 각 8비트 ECC(64-67)은 4개의 비트 워드로 다시 전환한다. 엔코더에서와 같이, 이러한 전환 처리는 계산하여 또는 조사표를 사용하여 수행될 수 있다. 상기 4개의 비트 워드중 2개는 데이터 워드(68)을 포함하고, 한편 다른 2개의 4-비트 워드는 EDC (69)을 포함한다. 상기 에러 정정 코드는 에러 비트의 최대 수보다 적게 차지한 각 수신된 ECC는 오리지날 4개의 비트 워드로 맵해야 하는 즉 의도된 4개의 비트 워드가 되기를 가정하는 가장 가까운 4비트 워드(코드 공간에서)가 ECC를 차지하지 않는다는 사실를 근거로 데이터 전송 에러를 정정하는데 사용된다. 이러한 접근법은 소정 양까지 비트 에러를 정정할 수 있고, 만약 과도한 양의 비트 에러가 있다면, 상기 차지한 ECC는 맵으로 나타날 것이고, 즉 코드 공간에서 가까워지고, 모두 다른 4개의 비트 워드로 나타날 것이다. 에러 정정 과정의 최종 단계는 상응하는 EDC을 조사하여 수신된 데이터(68)을 사용하는 것이고, 그것은 EDC(69)와 정합해야한다. 만약 정합이 없다면, 상기 수신기는 차지된 데이타의 전송을 요구한다.

본 발명은 도 6과같은 데이터 정정 시스템을 이용한다. 그러나, 상기 ECC는 코드의 에러 정정 특성에 해를 끼치지 않고 신호의 스펙트럼을 스프레드하기 위하여 랜덤화된다. 이것은 코딩 능률 및 효율적인 데이터 전송율을 희생하여 더 랜덤화된 코드에서 야기되는 통상적인 비트 스터핑(stuffing) 또는 삽입 접근법과 같은 어떤 불필요한 비트를 도입하지 않고 이룩된다. 상기 특정 에러 정정 코드는 S, Lin D.J 과 코스텔로 2세 의 에러 제어 코딩: 기초 및 응용 (prentice Hall 1983)의 제 5장에 기술된 바와같이 골레이(Golay) 코딩일 수 있고, 상기 내용은 참조로 본 명세서에 삽입된다. 블록 코드인 골레이 코딩은 특정 수학적인 발생 다항식을 사용하여 12비트 데이터 워드를 23비트 데이터 워드로 전환한다. 패리티(parity) 비트가 부가될 수 있고, 그 결과 24비트 코드가 발생된다.

본 발명의 한 특징에 따라서, 상기 24비트 코드는 코드의 에러 코딩 특성에 부가 비트나 부정적인 영향을 끼치지 않고 더 랜덤화된다. 이것은 오프세트 및 치환과같은 어떤 선형 연산을 사용하여 이룩될 수 있다. 효율적으로, 이것은 코드 워드(71) 및 오프셋 워드(72) 사이에 XOR 연산을 수행하여 (73)의 결과를 만들어낸다.

상기 결과(73)은 도 8에 설명된 치환 기능을 사용하여 더 랜덤화된다. 도 8에 도시된 바와같이, 오프셋 기능으로부터의 결과(73)은 한 비트 한비트로 재정렬 되고, 즉 오리지날 비트(73)은 랜덤화된 코드 워드(74)을 만들기 위하여 여러 가지 시퀀스로 재정렬된다. 상기 치환 및 오프셋 기능은 어떤 순서로 수행될 수 있다.

상기 이용가능한 오프셋 워드(72) 및 치환 기능의 조합은 숫자에서 특히 24비트 코드 워드을 사용할 때 과도하게 증가된다. 더욱이, 어떤 조합이 우수한 랜덤 특성을 가질 수 있다. 본 발명은 어떤 특성이 코드 세트 또는 코드 워드 세트에 인가될 때 특정 조합의 랜덤 용량을 평가하는데 사용될 수 있다. 이것은 상기 세트의 각 코드 워드의 선두, 중간 및 끝부분에서의 열에서 0/1들의 갯수; 0들 또는 1들의 최대 및 최소 런 길이 차이; 코드 워드에서의 런 길이 수; 다른 런 길이 수; 반복 패턴의 반복 수를 포함한다.

특히, 각 코드 워드의 선두, 중간 및 끝부분에서의 열에서 0/1들의 최대수를 최소화; 0들 또는 1들의 최대 및 최소 런 길이 사이의 최대 차이, 및 0들 또는 1들의 최대 및 최소 런 길이 사이의 최소 차이 모두다 최소화; 코드 세트에서의 런 길이의 최대수를 최소화; 반복 패턴의 반복수의 최소화하는 것이 바람직하다. 이러한 표준을 근거로, 하나의 바람직한 조합은 C₂비트 다음에 C₃가 따르고 C₂₀가 따른 것과 같이 16진법 010804의 오프셋 및 (2, 3, 20, 19, 8, 18, 12, 4, 1, 5, 6, 10, 13, 11, 22, 16, 14, 7, 9, 0, 17, 21, 15, 23)의 치환이다.

상기언급한 에러 정정은 일차적으로 하드 에러 정정을 언급한다. 하드에러 정정에 부가하여, 본 발명은 소프트 에러 정정을 수행할 수 있다. 이것은 도 5에 기술된다. 각 비트가 복조기(52)에서 처리되는 바와같이, 1, 0 또는 X(알수 없음 또는 삭제됨)중 하나로 할당된다. 처음에 복조기(52)에서 X로 지정된 이러한 비트는 전체 프레임이 디코더(53)에서 처리되기 전에 1 또는 0중 하나로 모두 재할당된다. X비트가 아닌 것으로 정정된 에러의 수가 적게 하는 재할당 X→1 또는 X→0이 선택된다.

골레이 코드는 근본적으로 코드 사이에서 (7)의 해밍 거리를 가지기 때문에, 3개의 하드 에러까지 정정할 수 있다. 패리티 비트를 부가함으로서, 상기 해밍 거리(D)는 (8)로 증가된다. 일반적으로, 정정될 수 있는 하드 H 및 소프트 S에러는 다음과 같다.

2H + S D

H는 하드 에러의 수이고, S는 소프트 에러의 수이고, D는 해밍 거리이다. 그래서 예를들면 1개의 하드 에러와 5개의 소프트 에러, 또는 2개의 하드 에러와 3개의 소프트 에러가 정정될 수 있다.

본 발명은 특정 노이즈 및 왜곡 환경을 근거로 정정될 수 있는 하드 및 소프트 에러 수를 동적으로 조정할 수 있는 능력을 제공한다. 이런 방법으로 정정될 수 있는 에러 비트 수는 최대화될 수 있거나 또는 개선될 수 있다. 이것은 다양한 방법으로 이룩될 수 있다. 예를들면, 만약 전송 요구의 수가 한 주기에 대하여 어떤 임계치를 초과한다면, 하드 및 소프트 에러의 조합이 하드 에러의 수를 증가시키고 소프트 에러 수를 감소시킴으로서 조정된다. 만약 이것이 개선된 수행을 야기시킨다면, 상기 처리는 하드 및 소프트 에러의 조합을 최적화하기 위하여 다시 반복될 수 있다. 역으로, 만약 이것이 수행능력을 감소시키면, 하드 및 소프트 에러의 조합이 하드 및 소프트 에러의 더 나은 조합을 제공하기 위하여 반대 방향으로 조정된다.

대안적으로, 상기 하드 및 소프트 에러의 조합은 약한 값의 수를 분석함으로써 이루질 수 있다. 만약 약한 값의 수가 주어진 비트 수의 임계량을 초과한다면, 소프트 에러 수는 감소하고 하드 에러 수는 증가한다. 이것은 과도한 수의 약한 값 또는 소프트 에러가 있을 때, 상기 시스템은 몇몇 에러만을 정정할 수 있다는 사실에서 기인하고, 정정을 위하여 선택된 이러한 비트가 실재로 에러 비트가 아닐 수 있다는 높은 가능성이 존재한다. 따라서, 이것은 확인된 타겟, 정정용 하드 에러에 더 유용하다.

본 발명이 바람직한 실시예를 참조로 기술되고 나타낼지라도, 당업자는 본 발명의 정신과 범위를 벗어나지 않고 기술적으로 다양한 변화와 세부적인 항목이 만들어질 수 있다는 것을 이해할 것이다.

Claims (37)

1. 적절한 비트 타이밍을 선택하는 동기 프리엠블을 포함하는 데이터 신호 검출 방법에 있어서,

   상기 다수의 갯수 만큼 분할되는 상기 비트 주기에 실질적으로 비례하는, 상기 동기 프리엠블의 비트 주기의 일부분에 의해 각각이 시간적으로 연속하여 오프셋되는, 상기 동기 프리엠블의 다수의 스트링을 발생시키는 단계;

   각 비트부가 상기 비트 주기보다 작게 되는 상태로, 다수의 스트링의 각 비트 주기의 적어도 제1비트부와 제2비트부를 기준 신호에 상관시켜 적어도 제1상관값과 제2상관값을 발생시키는 단계;

   각 비트 주기의 각각의 제1비트부와 제2비트부를 위해, 각각의 비트부 상관값에 기초한 다수의 값 중 하나에 대하여 각각의 비트부의 값을 설정하는 단계; 및

   상기 동기 프리엠블의 다수의 스트링 중 하나의 스트링을 특정값의 가장 작은 수와 소정 패턴에 정합되는 양 중 적어도 하나에 기초한 적절한 비트 타이밍으로 선택하는 단계를 포함하는 것을 특징으로 하는 데이터 신호 검출방법.
2. 제 1항에 있어서,

   상기 설정 단계는,

   각각의 상관값이 제1임계값을 초과하면 각각의 비트부의 값을 1 로 설정하고,

   각각의 상관값이 제2임계값 이하이면 각각의 비트부의 값을 0 으로 설정하고,

   이뢰의 경우에는 각각의 비트부의 값을 미지의 값으로 설정하는 단계를 더욱 포함하는 것을 특징으로 하는 데이터 신호 검출방법.
3. 제 1항에 있어서,

   상기 선택 단계는 적어도 제1비트부 값과 제2비트부 값에 기초한 전체값을 결정하는 단계를 더욱 포함하는 것을 특징으로 하는 데이터 신호 검출방법.
4. 제 1항에 있어서,

   상기 다수의 값은 적어도 하나의 강한 값과 하나의 약한 값을 포함하고, 상기 특정값은 약한 값인 것을 특징으로 하는 데이터 신호 검출방법.
5. 제 4항에 있어서,

   두 개의 약한 값을 포함하는 비트 주기를 구비한 동기 프리엠블 스트링을 버리는 단계를 더욱 포함하는 것을 특징으로 하는 데이터 신호 검출방법.
6. 제 1항에 있어서,

   상기 다수의 스트링은 16개의 스트링을 포함하는 것을 특징으로 하는 데이터 신호 검출방법.
7. 제 1항에 있어서,

   불일치 값을 포함하는 비트 주기를 구비한 동기 프리엠블 스트링을 버리는 단계를 더욱 포함하는 것을 특징으로 하는 데이터 신호 검출방법.
8. 제 7항에 있어서,

   상기 불일치 값은 1 의 제1비트부 값과 0 의 제2비트부 값을 포함하는 것을 특징으로 하는 데이터 신호 검출방법.
9. 제 7항에 있어서,

   상기 불일치 값은 0 의 제1비트부 값과 1 의 제2비트부 값을 포함하는 것을 특징으로 하는 데이터 신호 검출방법.
10. 제 1항에 있어서,

    상기 상관 단계는 병렬로 수행되는 것을 특징으로 하는 데이터 신호 검출방법.
11. 제 1항에 있어서,

    상기 상관 단계는 직렬로 수행되는 것을 특징으로 하는 데이터 신호 검출방법.
12. 제 4항에 있어서,

    상기 선택 단계는 동일한 갯수의 약한 값을 갖는 다수의 동기 프리엠블 스트링 중 매체 동기 프리엠블 스트링을 선택하는 단계를 더욱 포함하는 것을 특징으로 하는 데이터 신호 검출방법.
13. 적당한 비트 타이밍을 선택하는 동기 프리엠블을 포함하는 데이터 신호 검출 회로에 있어서,

    상기 다수의 갯수에 의해 분할되는 상기 비트 주기에 사실상 비례하는, 상기 동기 프리엠블의 비트 주기의 일부분에 의해 각각이 연속하여 시간적으로 오프셋 되는, 상기 동기 프리엠블의 다수의 스트링을 발생시키는 지연 회로;

    각 비트부는 상기 비트 주기 이하인 상태로, 다수의 스트링의 각 비트 주기의 적어도 제1비트부와 제2비트부를 기준 신호에 상관시켜 적어도 제1상관값과 제2상관값을 발생시키는 상관기;

    각 비트 주기의 각각의 제1비트부와 제2비트부를 위해, 각각의 비트부 상관값에 기초한 다수의 값 중 하나에 대한 각각의 비트부의 값을 설정하는 결정 회로; 및

    상기 동기 프리엠블의 다수의 스트링 중에서 하나의 스트링을 특정값의 가장 작은 갯수와 소정 패턴에 정합하는 양 중 적어도 하나에 기초한 적절한 비트 타이밍으로 선택하는 평가 회로를 포함하는 것을 특징으로 하는 데이터 신호 검출회로.
14. 제 13항에 있어서,

    상기 결정 회로는,

    각각의 상관값이 제1임계값을 초월하면 각각의 비트부의 값을 1 로 설정하고,

    각각의 상관값이 제2임계값 이하이면 각각의 비트부의 값을 0 으로 설정하고,

    이외의 경우에는 각각의 비트부의 값을 미지의 값으로 설정하는 특정값을 더욱 포함하는 것을 특징으로 하는 데이터 신호 검출회로.
15. 제 13항에 있어서,

    상기 평가 회로는 적어도 제1비트부 값과 제2비트부 값에 기초한 전체값을 선택하는 회로를 더욱 포함하는 것을 특징으로 하는 데이터 신호 검출 회로.
16. 제 13항에 있어서,

    상기 다수의 값은 적어도 하나의 강한 값과 하나의 약한 값을 포함하고, 상기 특정 값은 약한 값인 것을 특징으로 하는 데이터 신호 검출 회로.
17. 제 16항에 있어서,

    두 개의 약한 값을 포함하는 비트 주기를 구비한 동기 프리엠블 스트링을 버리는 회로를 더욱 포함하는 것을 특징으로 하는 데이터 신호 검출 회로.
18. 제 13항에 있어서,

    상기 다수의 스트링은 16개의 스트링을 포함하는 것을 특징으로 하는 데이터 신호 검출 회로.
19. 제 13항에 있어서,

    불일치 값을 포함하는 비트 주기를 구비한 동기 프리엠블 스트링을 버리는 회로를 더욱 포함하는 것을 특징으로 하는 데이터 신호 검출 회로.
20. 제 19항에 있어서,

    상기 불일치 값은 1 의 제1비트부 값과 0 의 제2비트부 값을 포함하는 것을 특징으로 하는 데이터 신호 검출 회로.
21. 제 19항에 있어서,

    상기 불일치 값은 0 의 제1비트부 값과 1 의 제2비트부 값을 포함하는 것을 특징으로 하는 데이터 신호 검출 회로.
22. 제 13항에 있어서,

    상기 상관기는 병렬 상관기인 것을 특징으로 하는 데이터 신호 검출 회로.
23. 제 13항에 있어서,

    상기 상관기는 직렬 상관기인 것을 특징으로 하는 데이터 신호 검출 회로.
24. 제 16항에 있어서,

    상기 평가 회로는 동일한 수의 약한 값을 갖는 다수의 동기 프리엠블 스트링 중에서 매체 동기 프리엠블 스트링을 선택하는 매체 선택기를 포함하는 것을 특징으로 하는 데이터 신호 검출 회로.
25. 에러 정정 능력과 유효 신호 대역폭을 감소시키지 않고 데이터 신호의 무작위성을 증가시키는 에러 정정 데이터 신호 엔코딩 방법에 있어서,

    적어도 하나의 선형 연산자를 사용하여 에러 정정 데이터 신호를 랜덤화 하는 단계를 포함하는 것을 특징으로 하는 에러 정정 데이터 신호 엔코딩 방법.
26. 제 25항에 있어서,

    상기 적어도 하나의 선형 연산자는 치환 연산자를 포함하는 것을 특징으로 하는 에러 정정 테이터 신호 엔코딩 방법.
27. 제 25항에 있어서,

    상기 적어도 하나의 선형 연산자는 오프셋 연산자를 포함하는 것을 특징으로 하는 에러 정정 데이터 신호 엔코딩 방법.
28. 제 26항에 있어서,

    상기 치환 연산자는 (2, 3, 20, 19, 8, 18, 12, 4, 1, 5, 6, 10, 13, 11, 22, 16, 14, 7, 9, 0, 17, 21, 15, 23)과 같이 규정되는 것을 특징으로 하는 에러 정정 데이터 신호 엔코딩 방법.
29. 제 27항에 있어서,

    상기 오프셋 연산자는 16진수 010804와 같이 규정되는 것을 특징으로 하는 에러 정정 데이터 신호 엔코딩 방법.
30. 에러 정정 데이터 신호를 엔코딩 하는 데이터 엔코더 회로에 있어서,

    에러 정정 능력과 유효 신호 대역폭을 감소시키지 않고 데이터 신호의 무작위성를 증가시키는 상기 데이터 신호에 따라 적어도 하나의 선형 연산을 수행하는 랜덤화기를 포함하는 것을 특징으로 하는 데이터 엔코더 회로.
31. 제 30항에 있어서,

    상기 적어도 하나의 선형 연산자는 치환 연산자를 포함하는 것을 특징으로 하는 데이터 엔코더 회로.
32. 제 30항에 있어서,

    상기 적어도 하나의 선형 연산자는 오프셋 연산자를 포함하는 것을 특징으로 하는 데이터 엔코더 회로.
33. 제 31항에 있어서,

    상기 치환 연산자는 (2, 3, 20, 19, 8, 18, 12, 4, 1, 5, 6, 10, 13, 11, 22, 16, 14, 7, 9, 0, 17, 21, 15, 23)과 같이 규정되는 것을 특징으로 하는 데이터 엔코더 회로.
34. 제 32항에 있어서 상기 오프셋 연산자는 16진수 010804와 같이 규정되는 것을 특징으로 하는 데이터 엔코더 회로.
35. 테이터 통신 방법에 있어서,

    에러 정정 데이터 신호 엔코딩 단계를 포함하고,

    상기 엔코딩 단계는,

    에러 정정 능력과 유효 신호 대역폭을 감소 시키지 않는 데이터신호의 무작위를 증가시키는 적어도 하나의 선형 연산자를 사용하는 에러 정정 데이터 신호를 랜덤화 하는 단계; 및

    적당한 비트 타이밍을 선택하는 동기 프리엠블을 포함하는 데이터 신호를 검출하는 단계를 포함하고,

    상기 동기화 단계는,

    상기 다수의 수에 의해 분할되는 상기 비트 주기와 사실상 등가로 되는, 상기 동기 프리엠블의 비트 주기의 일부분에 의해 각각이 시간적으로 연속하여 오프셋 되는 상기 동기 프리엠블의 다수의 스트링을 발생시키는 단계;

    각각의 비트부는 비트 주기 보다 작게 되는 상태로, 적어도 제1상관값과 제2상관값을 생성하는 기준 신호와 다수의 스트링의 각각의 비트 주기의 적어도 제1비트부와 제2비트부를 상관시키는 단계;

    각 비트 주기의 각각의 제1비트부와 제2비트부를 위하여, 각각의 비트부 상관값에 기초하는 다수의 값 중 하나에 대한 각각의 비트부의 값을 설정하는 단계; 및

    특정값의 가장 작은 수 중 적어도 하나에 기초하고 소정 패턴에 정합하는 적당한 비트 타이밍에 따라 상기 동기 프리엠블의 다수의 스트링 중에서 스트링을 선택하는 단계를 포함하는 것을 특징으로 하는 데이터 통신방법.
36. 데이터 통신 장치에 있어서,

    에러 정정 데이터 신호를 엔코딩 하는 데이터 엔코더 회로; 및

    상기 데이터 엔코더는,

    에러 정정 능력과 유효 대역폭을 감소시키지 않고 데이터 신호의 무작위성을 증가시키는 상기 에러 정정 데이터 신호 상의 적어도 하나의 선형 연산자를 수행하는 랜덤화기를 포함하고:

    적당한 비트 타이밍을 선택하는 동기 프리엠블을 포함하는 데이터 신호 검출회로를 포함하고,

    상기 데이터 신호 검출회로는,

    상기 다수의 수에 의해 분할되는 상기 비트 주기와 사실상 등가로 되는, 상기 동기 프리엠블의 비트 주기의 일부분에 의해 각각이 시간적으로 연속하여 오프셋 되는, 상기 동기 프리엠블의 다수의 스트링을 발생시키는 지연 회로;

    각 비트 주기의 각각의 제1비트부와 제2비트부를 위해, 각각의 비트부의 값을 각각의 비트부 상관값에 기초하는 다수의 값 중 하나로 설정하는 결정회로; 및

    특정값의 가장 작은 수 중 적어도 하나에 기초하고 소정 패턴에 정합하는 적합한 비트 타이밍에 따라 상기 동기 프리엠블의 다수의 스트링 중에서 스트링을 선택하는 평가 회로를 포함하는 것을 특징으로 하는 통신 장치.
37. 정정된 비트 에러의 전체 수를 증가시키기 위해, 데이터 정정 시스템에 의해 데이터 흐름이 수행될 수 있는 하드 및 소프트 에러 정정을 포함하는 에러 정정의 전체 수를 동적으로 조절하는 방법에 있어서,

    a. 소정 주기 동안 데이터 재전송 요구가 소정의 제1임계값을 초월하면 소프트 에러 정정의 수를 증가시키고 하드 에러 정정의 수를 감소시키는 단계;

    b. 소정 주기 동안 데이터 재전송 요구가 소정의 임계값을 초월하면 소프트 에러 정정의 수를 감소시키고 하드 에러 정정의 수를 증가시키는 단계; 및

    c. 약한 비트 값이 소정의 제2임계값을 초월하면 소프트 에러 정정의 수를 감소시키고 하드 에러 정정의 수를 증가시키는 단계 중 적어도 하나를 포함하는 것을 특징으로 하는 방법.