KR20000045071A - Method for isolating elements of semiconductor device - Google Patents
Method for isolating elements of semiconductor device Download PDFInfo
- Publication number
- KR20000045071A KR20000045071A KR1019980061596A KR19980061596A KR20000045071A KR 20000045071 A KR20000045071 A KR 20000045071A KR 1019980061596 A KR1019980061596 A KR 1019980061596A KR 19980061596 A KR19980061596 A KR 19980061596A KR 20000045071 A KR20000045071 A KR 20000045071A
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- material layer
- semiconductor substrate
- forming
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
반도체 장치의 소자 분리 방법에 관하여 개시한다. 이는 트랜치 내벽에 질화막 라이너를 형성한 후 트랜치 내부에 절연물을 채워 소자분리막을 형성함에 있어서, 반도체 기판의 활성영역의 상부면에 산화물로 이루어진 제1 물질층을 형성하고, 제1 물질층의 상부에 질화막 라이너에 대한 증착 특성, 특히 증착 두께가 현저히게 두껍게 증착되는 물질특성을 갖는 물질, 예컨대 질화물 또는 실리콘을 포함하는 물질로 이루어진 제2 물질층을 형성한 후에 상기 제1 물질층과 제2 물질층의 패터한다. 이어서, 반도체 기판에 트랜치 형성하고 트랜치 내벽을 감싸는 질화막 라이너 증착한 후, 질화막 라이너가 증착된 트랜치 내부에 절연물 매립하는 단계로 진행되는 것을 특징으로 한다. 이로써, 반도체 장치를 제조하는 경우, 특히 트랜지스터를 제조하는 경우에 더블 험프 현상이 발생되는 것을 방지할 수 있으며, 트랜지스터의 문턱전압이 변화되는 문제를 해결함으로써 반도체 장치의 소자의 신뢰성이 향상될 수 있다.A device isolation method of a semiconductor device is disclosed. This is to form a nitride film liner on the inner wall of the trench and then to fill the insulator in the trench to form an isolation layer, forming a first material layer made of oxide on the upper surface of the active region of the semiconductor substrate, and forming an upper portion of the first material layer. The first material layer and the second material layer after forming a second material layer made of a material having a deposition property for the nitride film liner, in particular a material having a deposited thickness that is significantly thicker, such as nitride or silicon. Of the pattern. Subsequently, after forming a trench in the semiconductor substrate and depositing a nitride film liner surrounding the trench inner wall, the nitride liner is deposited with an insulating material inside the deposited trench. As a result, when the semiconductor device is manufactured, in particular, when the transistor is manufactured, the double hump phenomenon can be prevented from occurring, and the reliability of the device of the semiconductor device can be improved by solving the problem of changing the threshold voltage of the transistor. .
Description
본 발명은 반도체 장치의 소자 분리 방법에 관한 것으로서, 상세하게는 트랜치 내벽에 질화막 라이너를 형성한 후 트랜치 내부에 절연물을 채워 소자분리막을 형성함에 있어서, 반도체 기판의 활성영역의 상부면에 산화물로 이루어진 제1 물질층을 형성하고, 상기 제1 물질층의 상부에 상기 질화막 라이너에 대한 증착 특성, 특히 증착 두께가 현저히게 두껍게 증착되는 물질특성을 갖는 물질, 예컨대 질화물 또는 실리콘을 포함하는 물질로 이루어진 제2 물질층을 형성한 후에 상기 제1 물질층과 제2 물질층의 패터닝, 상기 반도체 기판에 트랜치 형성, 상기 트랜치 내벽을 감싸는 질화막 라이너 증착, 상기 질화막 라이너가 증착된 트랜치 내부에 절연물 매립 등을 포함하여 진행하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device isolation method of a semiconductor device, and more particularly, to forming a device isolation layer by forming a nitride film liner on an inner wall of a trench and filling an insulator in the trench, whereby an oxide is formed on an upper surface of an active region of a semiconductor substrate. A material comprising a material comprising a first material layer, the material having a deposition property for the nitride film liner, particularly a material with a significantly thicker deposition thickness, deposited on top of the first material layer, such as nitride or silicon Patterning the first material layer and the second material layer after forming the second material layer, forming a trench in the semiconductor substrate, depositing a nitride film liner covering the trench inner wall, embedding an insulation in the trench where the nitride film liner is deposited, and the like. The present invention relates to a device isolation method for a semiconductor device.
반도체 소자의 고집적화에 따라 미세화 기술중의 하나인 소자 분리 기술에 관한 연구 개발이 활발하게 진행되고 있다. 소자 분리 영역의 형성은 모든 제조 공정 단계에 있어서 초기 단계에 진행하는 공정이다. 소자 분리 영역의 형성은 반도체 기판 상의 활성영역의 크기와 후속 단계의 공정 마진을 좌우하게 된다. 소자 분리 영역을 형성하는 소자 분리 기술에는 크게 로코스(LOCOS) 소자 분리 방법과 트랜치 소자 분리 방법이 있다.BACKGROUND With the high integration of semiconductor devices, research and development on device isolation technology, which is one of the miniaturization technologies, is being actively progressed. Formation of the device isolation region is a process that proceeds at an initial stage in all manufacturing process steps. The formation of device isolation regions will depend on the size of the active region on the semiconductor substrate and the processing margin of subsequent steps. Device isolation techniques for forming device isolation regions include LOCOS isolation methods and trench isolation methods.
트랜치 소자 분리 방법의 경우 여러 요인에 의하여 반도체 기판 상부, 특히 활성영역과 소자분리영역의 경계에서 피트(pit)가 발생될 수 있다. 이러한, 피트(pit)가 발생하는 요인으로는 원부자재 문제, 이온주입에 의한 문제, 트랜치 매립 막질의 조밀화 조건, 산화 공정 등 여러 가지를 들 수 있으나, 본 발명에서는 후속 산화 공정에서 발생되는 문제점에 대해 관점을 집중하기로 한다.In the trench isolation method, a pit may be generated on the semiconductor substrate, in particular, at the boundary between the active region and the isolation region due to various factors. Such a pit may be caused by various raw material problems, problems caused by ion implantation, densification conditions of the trench buried film, and oxidation processes. Let's focus on this.
피트(pit) 발생 요인 중 후속 산화 공정들에는 다음과 같은 것들이 있는데, 구조적으로 트랜치 소자분리가 끝난 후, 활성영역의 반도체 기판 내부에 불순물이 도핑된 웰을 형성하기 위하여 진행하는 이온 주입 및 트랜지스터를 제어하기 위한 이온주입시 완충막 역할을 하도록 스크린 산화 공정을 진행하하고 있으며, 게이트 산화막을 성장시키는 게이트 산화막 형성 공정, 그리고 트랜지스터의 소오스와 드레인을 형성하기 위한 이온 주입의 버퍼 역할을 하는 산화 공정 등을 들 수 있다.Subsequent oxidation processes among the pit generation factors include the following: ion implantation and transistors that proceed to form a doped well in the semiconductor substrate of the active region after structural isolation of the trenches. A screen oxidation process is underway to act as a buffer for ion implantation for control, a gate oxide film growth process to grow a gate oxide film, and an oxidation process as a buffer for ion implantation to form a source and a drain of a transistor. Can be mentioned.
이러한 트랜치 소자 분리 형성 후에 진행하는 후속 산화 공정들은 트랜치 측벽의 실리콘 반도체 기판의 산화를 아기시키며, 이러한 트랜치 측벽 산화로 인해 부피 팽창에 의한 스트레스가 발생하게 되어 결국에는 반도체 기판 내에 피트(pit)가 발생하는 중요한 요인으로 작용하게 된다.Subsequent oxidation processes following the trench device isolation formation result in oxidation of the silicon semiconductor substrates in the trench sidewalls, and the trench sidewall oxidation results in stress due to volume expansion, resulting in pits in the semiconductor substrate. This is an important factor.
통상적인 방법으로 트랜치 측벽에 질화막을 형성하면, 반도체 기판의 활성 영역 상부에 형성되어 있는 질화막을 제거할 때, 트랜치 측벽면에 형성된 질화막도 함께 제거되어, 트랜치 측벽이 움푹 패게 된다. 이렇게 트랜치 측벽이 움푹 패이게 되면 트랜지스터의 더블 험프(double hump) 현상이 발생되거나, 트랜지스터의 문턱 전압이 변화될 수 있다.When the nitride film is formed on the trench sidewalls in a conventional manner, when the nitride film formed on the active region of the semiconductor substrate is removed, the nitride film formed on the trench sidewall surface is also removed, so that the trench sidewalls are pitted. When the trench sidewalls are recessed, a double hump phenomenon may occur or the threshold voltage of the transistor may change.
이하에서 반도체 장치의 소자분리방법에 관하여 첨부도면을 참조하여 설명하고 그 문제점을 살펴보기로 한다.Hereinafter, a device isolation method of a semiconductor device will be described with reference to the accompanying drawings and the problems thereof will be described.
첨부도면 도 1 내지 도 4는 반도체 장치의 소자 분리를 위한 종래의 방법을 설명하기 위한 단면도들이다.1 to 4 are cross-sectional views illustrating a conventional method for device isolation of a semiconductor device.
도 1은 반도체 기판(10) 의 비활성영역으로 한정된 부위에 트랜치(25)를 형성하는 것을 설명하기 위한 단면도이다. 반도체 기판(10) 상부에 패드산화막(15)과 실리콘 질화막으로 이루어진 식각방지막(20)을 순차로 적층한 후, 소정의 사진 식각 공정을 진행하여 반도체 기판(10) 내에 트랜치(25)를 형성한다.1 is a cross-sectional view for explaining the formation of the trench 25 in a portion defined as an inactive region of the semiconductor substrate 10. After sequentially stacking the etch stop layer 20 including the pad oxide layer 15 and the silicon nitride layer on the semiconductor substrate 10, a trench 25 is formed in the semiconductor substrate 10 by performing a predetermined photolithography process. .
도 2는 상기 트랜치(25) 측벽을 감싸는 질화막 라이너(30)를 형성하는 것을 설명하기 위한 단면도이다. 트랜치 측벽을 감싸면서, 상기 트랜치를 형성하기 위하여 먼저 패터닝된 두 개의 물질층, 패드산화막 패턴(15)과 식각 방지막 패턴(20)을 감싸도록 형성한다.2 is a cross-sectional view illustrating the formation of the nitride film liner 30 surrounding the sidewalls of the trench 25. In order to surround the trench sidewalls, the two material layers, the pad oxide layer pattern 15 and the etch stop layer pattern 20, which are first patterned, are formed to form the trench.
도 3은 상기 질화막 라이너(도 2의 "30")가 형성된 트랜치(도 2의 "25") 내부에 절연물을 매립한 후, 상기 질화막 라이너(도 2의 "30") 형성된 기판 전면에 대한 평탄화 공정을 진행하여 상기 반도체 기판(10)의 활성영역 상부의 식각방지막 패턴(20a)의 상부면을 노출시키는 것을 설명하기 위한 단면도이다.FIG. 3 is a planarization of the entire surface of the substrate on which the nitride film liner (“30” of FIG. 2) is formed after an insulating material is embedded in the trench (“25” of FIG. 2) on which the nitride film liner (“30” of FIG. 2) is formed. A cross-sectional view illustrating a process of exposing an upper surface of an etch stop layer pattern 20a on an active region of the semiconductor substrate 10 by performing a process.
도 4는 반도체 기판의 활성영역의 상부면을 노출시키는 공정을 설명하기 위한 단면도이다. 이때, 활성영역의 반도체 기판(10)을 노출시키기 위해서 진행된 식각 공정시, 질화막 라이너(도 3의 "30a")가 상기 질화막 패턴(도 3의 "20a")이 제거되면서 동시에 제거되거나 더욱 빨리 제거되면서 활성영역의 반도체 기판 상부면보다도 더 아랫쪽으로 파여진 형태로 제거 되어 결국, 소자분리막(35)과 활성영역의 경계부위에서 홈(40)이 형성될 수 있다. 이러한 홈(40)이 발생된 소자분리영역이 형성된 반도체 기판을 이용하여 반도체 장치를 형성하게 되면 완성된 반도체 장치의 신뢰성이 저하된다. 즉, 예컨대 트랜지스터에서 더블 험프 현상을 일으키는 주요한 원인으로 작용하며, 또한 트랜지스터의 문턱전압이 임의로 변화되기 때문에 반도체 장치의 신뢰성이 크게 저하되는 문제가 발생된다. 따라서, 본 발명은 이러한 종래 기술의 문제점을 해결하기 위한 노력에서 발명된 것임이 자명하다.4 is a cross-sectional view illustrating a process of exposing an upper surface of an active region of a semiconductor substrate. At this time, during the etching process to expose the semiconductor substrate 10 in the active region, the nitride film liner ("30a" of FIG. 3) is removed at the same time as the nitride film pattern ("20a" of FIG. 3) is removed or removed more quickly. As a result, the groove 40 may be formed at the boundary between the device isolation layer 35 and the active region. When the semiconductor device is formed by using the semiconductor substrate having the device isolation region where the groove 40 is formed, the reliability of the completed semiconductor device is degraded. That is, for example, it acts as a major cause of the double hump phenomenon in the transistor, and also causes a problem in that the reliability of the semiconductor device is greatly reduced because the threshold voltage of the transistor is arbitrarily changed. Therefore, it is apparent that the present invention has been invented in an effort to solve the problems of the prior art.
본 발명이 이루고자 하는 기술적 과제는 전술한 종래 기술이 갖는 문제점, 즉 소자분리막을 형성하면서 종래 기술에서 문제점으로 지적되는 홈이 발생되는 것을 최소화함으로써 이를 이용하여 제조되는 반도체 장치의 신뢰성을 향상시키는 것에 있으며, 이러한 상기 기술적 과제를 달성할 수 있는 반도체 장치의 소자 분리 방법을 제공함에 본 발명의 목적이 있다.The technical problem to be achieved by the present invention is to improve the reliability of the semiconductor device manufactured by using the above problems, that is, by minimizing the generation of grooves which are pointed out as problems in the prior art while forming the device isolation film. Another object of the present invention is to provide a device isolation method of a semiconductor device capable of achieving the above technical problem.
도 1 내지 도 4는 반도체 장치의 소자 분리를 위한 종래의 방법을 설명하기 위한 단면도들이다.1 to 4 are cross-sectional views illustrating a conventional method for device isolation of a semiconductor device.
도 5 내지 도 8은 본 발명에 따른 반도체 장치의 소자 분리 방법의 일 실시예를 설명하기 위한 단면도들이다.5 to 8 are cross-sectional views illustrating an example of a device isolation method of a semiconductor device according to the present invention.
전술한 본 발명이 이루고자 하는 기술적 과제를 달성하기 위한 반도체 장치의 소자 분리 방법은, 반도체 기판의 활성영역과 비활성영역의 상부에 산화물로 이루어진 제1 물질층과, 상기 제1 물질층에 증착되는 것에 비하여 상대적으로 작은 두께의 질화물 라이너의 증착 특성을 갖는 물질로 이루어진 제2 물질층을 순차로 형성하는 단계와; 상기 비활성영역의 반도체 기판 상부를 노출하고, 상기 활성영역의 반도체기판 상부를 감싸도록 상기 제1 물질층과 제2 물질층을 순차로 패터닝하는 단계와; 상기 반도체 기판의 비활성영역에 트랜치를 형성하는 단계와; 상기 트랜치 내벽에 질화물 라이너를 형성하는 단계와; 상기 질화물 라이너로 감싸여진 트랜치 내부에 절연물을 채운 후, 이어서 에치백 공정을 진행하는 단계; 및 상기 활성영역의 반도체 기판의 상부면을 노출시키는 단계를 포함하여 진행하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a device isolation method for a semiconductor device in which a first material layer made of an oxide is disposed on an active region and an inactive region of a semiconductor substrate, and the first material layer is deposited on the first material layer. Sequentially forming a second material layer of a material having a deposition characteristic of a nitride liner having a relatively small thickness; Sequentially patterning the first material layer and the second material layer to expose an upper portion of the semiconductor substrate in the inactive region and surround the upper portion of the semiconductor substrate in the active region; Forming a trench in an inactive region of the semiconductor substrate; Forming a nitride liner in the trench inner wall; Filling an insulator in the trench wrapped with the nitride liner, and then performing an etch back process; And exposing an upper surface of the semiconductor substrate in the active region.
이때, 상기 제2 물질층은 질화물 또는 실리콘을 포함하는 물질을 이용하여 형성하는 것이 바람직하다. 한편, 상기 실리콘을 포함하는 물질에는 폴리실리콘이 포함된다.In this case, the second material layer is preferably formed using a material containing nitride or silicon. Meanwhile, the silicon-containing material includes polysilicon.
이하, 본 발명의 실시예들을 첨부한 도면들을 참조하여 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 이하의 도면을 참조한 설명은 본 발명의 실시예들은 본 발명과 관련한 산업기술분야에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면상에서 층이나 영역들의 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한 어떤 층이 다른 층 또는 기판의 "상부"에 있다라고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재되어질 수도 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited to the embodiments described below. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, exemplary embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art related to the present invention. In the drawings, the thicknesses of layers or regions are exaggerated for clarity. In the drawings like reference numerals refer to like elements. In addition, where a layer is described as being "on top" of another layer or substrate, the layer may be present directly on top of the other layer or substrate, with a third layer intervening therebetween.
첨부도면 도 5 내지 도 8은 본 발명에 따른 반도체 장치의 소자 분리 방법의 일 실시예를 설명하기 위한 단면도들이다.5 through 8 are cross-sectional views illustrating an example of a device isolation method of a semiconductor device according to the present invention.
도 5는 반도체 기판의 비활성영역으로 한정된 소정 부위에 트랜치를 형성하는 것을 설명하기 위한 단면도이다. 이는 반도체 기판(110) 상에 패드 산화막(115)과 질화물 또는 실리콘으로 이루어진 식각방지막을 순차로 형성한 후, 패터닝 공정을 진행하여 반도체 기판(110)의 활성영역을 감싸는 식각방지막 패턴(120)과 패드산화막 패턴(115)으로 이루어진 복층의 마스크 패턴층에 의하여 노출된 반도체 기판(110)에 트랜치(125)를 형성한다. 한편, 상기 트랜치(125)를 형성하는 공정은 전술한 방법으로 한정되는 것은 아니며, 비록 도시되지는 않았지만, 포토레지스트를 트랜치 형성을 위한 마스크로 이용할 수도 있으며, 상기 질화막 패턴(120) 상부에 또다른 물질층, 예컨대 산화막이 더 형성된 마스크 패턴을 트랜치 형성을 위한 마스크로 이용할 수도 있다.FIG. 5 is a cross-sectional view for describing the formation of a trench in a predetermined region defined by an inactive region of a semiconductor substrate. The etch stop layer pattern 120 may be formed on the semiconductor substrate 110 to sequentially form an etch stop layer formed of the pad oxide layer 115 and nitride or silicon, and then may be patterned to cover the active region of the semiconductor substrate 110. The trench 125 is formed in the semiconductor substrate 110 exposed by the multilayer mask pattern layer formed of the pad oxide film pattern 115. On the other hand, the process of forming the trench 125 is not limited to the above-described method, although not shown, a photoresist may be used as a mask for forming the trench, and another upper portion of the nitride film pattern 120 may be used. A mask pattern in which a material layer, for example, an oxide film is further formed, may be used as a mask for forming trenches.
도 6은 상기 도 5의 결과물 기판에 실리콘 질화막 라이너(135)를 형성하는 것을 설명하기 위한 단면도이다. 이때, 상기 실리콘 질화막 라이너(135)는 상기 패드산화막 패턴(115)의 노출된 측벽 상에는 상기 반도체 기판(11))의 트랜치(125) 내벽면과 상기 질화막 패턴(120)의 노출면에 비하여 상대적으로 얇은 두께로 형성되며, 극단적으로는 거의 형성되지 않을 수도 있다. 도면에서는 상기 패드산화막 패턴(115)의 측벽면 상에는 상기 실리콘 질화막(135)이 전혀 형성되지 않아 그대로 노출되어 있는 형태로 도시하였다. 이는 본 발명의 핵심적인 요소이며, 본 발명이 제공하는 트랜치 소자 분리 방법은 상기와 같이 상기 패드산화막 패턴(115) 측벽에 상기 실리콘 질화막 라이너(135)가 형성되어 않기 때문에 전술한 종래 기술에서 문제가 되는 트래치와 반도체 기판의 활성영역의 경계부위에서 발생된 홈(dent)의 형성을 방지할 수 있으며, 따라서 이로부터 제조되는 반도체 장치, 예컨대 트랜지스터의 특성이나 게이트 산화막의 특성에서의 열화의 문제를 방지할 수 있는 장점을 가진다. 한편,상기 실리콘 질화막 라이너(135)는 스트레스 발생과 관련하여 그 두께를 얇게, 통상 100 옴스트롱 이하로 형성하는 것이 바람직하다.6 is a cross-sectional view illustrating the formation of the silicon nitride film liner 135 on the resultant substrate of FIG. 5. In this case, the silicon nitride film liner 135 is relatively on the exposed sidewall of the pad oxide pattern 115 than the inner wall surface of the trench 125 of the semiconductor substrate 11 and the exposed surface of the nitride film pattern 120. It is formed in a thin thickness and may be extremely rarely formed. In the drawing, the silicon nitride layer 135 is not formed at all on the sidewall surface of the pad oxide layer pattern 115 and is exposed as it is. This is a key element of the present invention, and the trench device isolation method provided by the present invention has a problem in the aforementioned prior art because the silicon nitride film liner 135 is not formed on the sidewalls of the pad oxide layer pattern 115 as described above. It is possible to prevent the formation of grooves (dents) generated at the boundary between active traces of the semiconductor substrate and the active regions of the semiconductor substrate, thereby preventing deterioration in the characteristics of the semiconductor device manufactured therefrom, for example, the characteristics of the transistor or the gate oxide film. It has the advantage to do it. On the other hand, the silicon nitride film liner 135 is preferably formed to be thinner, usually less than 100 ohms strong in relation to the generation of stress.
도 7은 상기 실리콘 질화막 라이너(135)가 형성된 트랜치(도 6의 "125") 내부에 절연물을 채워 소자분리막(140)을 형성한 후, 기판 전면에 대한 평탄화 공정이 진행된 것을 설명하기 위한 단면도이다. 상기 평탄화 공정은 화학기계적 연마방법(CMP)을 이용하여 진행할 수 있다. 상기 평탄화 공정이 진행되면, 반도체 기판(110)의 활성영역 상부에 형성되어 있는 식각방지막 패턴(120a)의 소정 두께가 제거되어 외부에 노출되도록 한다.FIG. 7 is a cross-sectional view illustrating a planarization process on the entire surface of a substrate after forming an isolation layer 140 by filling an insulating material in a trench (“125” of FIG. 6) in which the silicon nitride film liner 135 is formed. . The planarization process may be performed using a chemical mechanical polishing method (CMP). When the planarization process is performed, a predetermined thickness of the etch stop layer pattern 120a formed on the active region of the semiconductor substrate 110 is removed to be exposed to the outside.
도 8은 반도체 기판(110)의 활성영역의 상부면을 완전히 노출된 상태를 도시한 단면도이다. 이때, 종래 기술에서 발생되던 홈(도 4의 "40"부 참조)이 전혀 발생되지 않고 있음을 참조부호 "145"를 보면 알 수 있다. 이는 종래기술에 비하여 본 발명이 가져오는 현저한 효과를 보여주고 있다.8 is a cross-sectional view illustrating a state in which the upper surface of the active region of the semiconductor substrate 110 is completely exposed. At this time, it can be seen that the reference numeral 145 indicates that the groove (refer to "40" in FIG. 4), which has occurred in the prior art, is not generated at all. This shows the remarkable effect of the present invention compared to the prior art.
이상의 첨부 도면을 참조하여 설명한 본 발명의 실시예들은 최적의 실시예들이다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 상세하게 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용한 것이 아니다.Embodiments of the present invention described with reference to the accompanying drawings are optimal embodiments. Although specific terms have been used herein, they are used only for the purpose of describing the present invention in detail and are not used to limit the scope of the present invention as defined in the meaning or claims.
실리콘 질화막 라이너를 트랜치 내부에 형성한 후, 종래 기술을 이용하는 경우에 후속 식각 공정에서 불가피하게 홈이 발생되는 것을 방지함으로써, 이를 이용하여 반도체 장치를 제조하는 경우, 특히 트랜지스터를 제조하는 경우에 더블 험프 현상이 발생되는 것을 방지할 수 있으며, 트랜지스터의 문턱전압이 변화되는 문제를 해결함으로써 반도체 장치의 소자의 신뢰성이 향상될 수 있다.After the silicon nitride film liner is formed inside the trench, the grooves are inevitably generated in the subsequent etching process using the conventional technique, thereby making double humps in the case of manufacturing a semiconductor device, in particular in the case of manufacturing a transistor. The phenomenon can be prevented from occurring and the reliability of the device of the semiconductor device can be improved by solving the problem of changing the threshold voltage of the transistor.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980061596A KR20000045071A (en) | 1998-12-30 | 1998-12-30 | Method for isolating elements of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980061596A KR20000045071A (en) | 1998-12-30 | 1998-12-30 | Method for isolating elements of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000045071A true KR20000045071A (en) | 2000-07-15 |
Family
ID=19568326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980061596A Withdrawn KR20000045071A (en) | 1998-12-30 | 1998-12-30 | Method for isolating elements of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000045071A (en) |
-
1998
- 1998-12-30 KR KR1019980061596A patent/KR20000045071A/en not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6642125B2 (en) | Integrated circuits having adjacent P-type doped regions having shallow trench isolation structures without liner layers therein therebetween and methods of forming same | |
| US6797579B2 (en) | Semiconductor device having trench isolation structure and method of fabricating the same | |
| US7704892B2 (en) | Semiconductor device having local interconnection layer and etch stopper pattern for preventing leakage of current | |
| US20050085048A1 (en) | Method of fabricating shallow trench isolation with improved smiling effect | |
| US6670250B2 (en) | MOS transistor and method for forming the same | |
| KR100275732B1 (en) | Method for forming a trench type device isolation film uisng an anneling | |
| KR100475048B1 (en) | Trench device isolation method with double layer nitride liner | |
| US6967142B2 (en) | Semiconductor devices and methods of manufacturing the same | |
| KR100475050B1 (en) | Trench element isolation method and structure with nitride liner of thin film protected by spacer | |
| KR20000045071A (en) | Method for isolating elements of semiconductor device | |
| KR100562268B1 (en) | Device isolation film formation method of semiconductor device | |
| US20090286380A1 (en) | Method for Manufacturing Semiconductor Device | |
| KR100344765B1 (en) | Method for isolating semiconductor devices | |
| US20060148149A1 (en) | Method for fabricating semiconductor device | |
| KR100700283B1 (en) | Trench Formation for Device Separation in Semiconductor Devices | |
| KR20000021301A (en) | Method for forming trench isolation | |
| KR100929640B1 (en) | Manufacturing method of semiconductor device | |
| KR20050002389A (en) | Manufacturing method for semiconductor device | |
| KR20030000436A (en) | Method for manufacturing isolation of semiconductor device | |
| KR20040014070A (en) | Method for buring trench in semiconductor device | |
| KR20040089394A (en) | Method for forming element isolation film in semiconductor device | |
| KR20040006491A (en) | Method for fabricating semiconductor device | |
| KR20020054666A (en) | A method for forming a field oxide of semiconductor device | |
| KR20060134320A (en) | Trench isolation film for semiconductor device and manufacturing method | |
| KR20070006012A (en) | Manufacturing Method of Flash Memory Device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19981230 |
|
| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |