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KR20040019366A - 높은 종횡비 피쳐의 다이나믹 펄스 도금 - Google Patents

높은 종횡비 피쳐의 다이나믹 펄스 도금 Download PDF

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KR20040019366A
KR20040019366A KR10-2004-7001141A KR20047001141A KR20040019366A KR 20040019366 A KR20040019366 A KR 20040019366A KR 20047001141 A KR20047001141 A KR 20047001141A KR 20040019366 A KR20040019366 A KR 20040019366A
Authority
KR
South Korea
Prior art keywords
pulse
electroplating
duration
substrate
milliseconds
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
KR10-2004-7001141A
Other languages
English (en)
Inventor
에이치. 피터 더블유. 헤이
에즈디 돌디
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20040019366A publication Critical patent/KR20040019366A/ko
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    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/18Electroplating using modulated, pulsed or reversing current
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00Electroplating characterised by the article coated
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Abstract

기판에 금속을 증착하는 방법이 제공된다. 금속은 전기분해 펄스에 이어서 기판에 순차적으로 전기도금 펄스를 인가함으로써 증착된다. 각각의 전기분해 펄스 이후 및 다음의 전기도금 펄스 이전에, 펄스들 사이의 "오프-시간(off-time)"으로 알려진, 하나 이상의 영(zero) 전압 또는 전류의 간격을 제공한다. 최초의 두개의 전기도금 펄스는 바람직하게 동일한 지속시간을 가져야 한다. 그 후에, 높은 종횡비 피쳐내로 공극이 없고 접합부가 없는 금속 증착을 제공하기 위해, 이어지는 전기도금 펄스의 지속시간을 점차적으로 감소시킨다.

Description

높은 종횡비 피쳐의 다이나믹 펄스 도금{DYNAMIC PULSE PLATING FOR HIGH ASPECT RATIO FEATURES}
4분의 1 미크론 이하의 다층 금속화(multi-level metallization)는 차세대 초고집적(ULSI) 기술의 핵심 기술 중 하나이다. 이러한 기술의 중심에 위치하는 다층 상호접속부는 높은 종횡비(aspect ratio) 개구내에 형성된 접속부, 비아(via), 배선 및 기타 피쳐(feature)를 포함하는 상호 접속 피쳐의 평탄화를 필요로 한다. 이러한 상호 접속부 피쳐를 신뢰할 수 있게 형성하는 것은 ULSI 에 있어서 매우 중요하며 각 기판 및 다이(die)의 품질 및 회로 집적도를 높이기 위한 계속되는 노력에 매우 중요하다.
회로 집적도가 높아짐에 따라, 비아, 접속부 및 기타 피쳐의 폭, 그리고 그들 사이의 유전체 재료의 폭은 250 나노미터까지 감소되는 반면, 유전체 층의 두께는 거의 동일하게 유지되며, 그 결과 피쳐의 종횡비 즉, 높이를 폭으로 나눈 값은 증가된다. 여러 가지 종래의 증착 공정은 종횡비가 4:1 일 때, 특히 종횡비가 10:1을 초과할 때 구조물을 충진하기가 곤란하였다. 따라서, 피쳐 폭에 대한 피쳐 높이의 비율이 4:1 또는 그 이상인 높은 종횡비를 가지고 공극이 없는(void-free)나노미터 크기의 피쳐를 형성하기 위한 계속된 상당한 노력이 있어 왔다. 또한, 피쳐의 폭이 감소됨에 따라, 일정하게 유지되거나 증가되는 소자(device)의 전류는 결과적으로 피쳐내의 전류 밀도의 증대를 초래한다.
기본적인 알루미늄(Al) 및 그 합금은 반도체 공정에서 배선(line) 및 플러그(plug)를 형성하는데 사용된 통상적인 금속인 바, 이는 알루미늄의 낮은 전기 저항, 이산화실리콘(SiO2)에의 우수한 부착성, 용이한 패터닝(pattering), 및 고순도 형태를 얻기가 용이하다는 점 때문이다. 그러나, 알루미늄은 구리와 같은 다른 전도성 금속 보다 전기 저항이 높으며, 또한 알루미늄은 일렉트로마이그레이션(electromigration)이 일어나 전도체내부에 공극(void)을 형성하기가 쉽다.
구리 및 그 합금은 전기 저항이 알루미늄 보다 낮고 알루미늄에 비해 일렉트로마이그레이션에 대한 저항이 상당히 크다. 이러한 특성들은 보다 높은 집적도 및 높은 소자 속도에서 발생되는 보다 높은 전류 밀도를 지원하는데 중요하다. 또한 구리는 양호한 열전도성을 가지고 고순도 상태로 이용가능하다. 따라서, 구리는 반도체 기판상의 4분의 1 미크론 이하의 높은 종횡비 상호 접속부 피쳐의 충진을 위한 선택 금속이 되어 가고 있다.
반도체 소자 제조를 위해 구리를 이용하는 것의 이점에도 불구하고, 4:1 과 같은 매우 높은 종횡비를 가지고 0.35㎛(또는 그 이하) 폭의 비아를 가지는 피쳐내로 구리를 증착하는 제조 방법의 선택은 매우 제한된다. 이러한 공정의 제한에 따라, 종래에 회로 기판상의 배선을 제조하는 것으로 제한되었던 도금(plating)을 이용하여 반도체 소자상의 비아 및 접속부를 충진하는 것이 이제야 사용되고 있다.
금속의 전기도금은 널리 알려져 있으며 여러 가지 기술로 달성될 수 있다. 통상적인 방법은 피쳐 표면 위쪽에 배리어(barrier) 층을 증착하는 단계, 바람직하게는 구리인 전도성 금속 시드(seed) 층을 배리어 층상에 증착하는 단계, 및 구조물/피쳐를 충진하기 위해 시드 층 위에 전도성 금속을 전기도금하는 단계를 포함한다. 증착된 층들 및 유전체 층들은 화학 기계적 연마(CMP) 등에 의해 평탄화되어 전도성 상호 접속부 피쳐를 형성한다.
전기도금 또는 전기화학적 증착은 경제적인 것으로 간주되고, 앞으로의 구리 상호 접속부를 위한 성장할 수 있는(viable) 용액을 필요로 한다. 도 1 은 탱크형 도금기(fountain plater)(10)의 단순화하여 도시한 단면도이다. 일반적으로, 탱크형 도금기(10)는 상단 개구부를 가지는 전해액 수용기(12), 상기 전해액 수용기(12) 위쪽에 배치된 기판 홀더(14), 전해액 수용기(12)의 바닥부에 배치된 양극(16), 및 기판(22)에 접촉하는 접촉 링(20)을 포함한다. 다수의 홈(24)이 기판 홀더(14)의 하부면에 형성된다. 진공 펌프(도시 안 됨)가 기판 홀더(14)에 연결되고 홈(24)과 소통되어 공정중에 기판(22)을 기판 홀더(14)에 고정할 수 있는 진공 상태를 만든다. 접촉 링(20)은 기판(22)의 주변부 주위로 배치되어 중앙 기판 도금 표면을 형성하는 다수의 금속 또는 반금속(semi-metallic) 접촉 핀(26)을 포함한다. 다수의 접촉 핀(26)은 기판(22)의 좁은 주변부에 걸쳐 반경반향 내측으로 연장하고 접촉 핀(26)의 선단부에서 기판(22)의 전도성 시드 층에 접촉한다.전원(30)은 양극(16) 및 핀(26)에 전기적으로 연결되어 기판(22)에 전기적 바이어스(bias)를 제공한다. 기판(22)은 원통형 전해액 수용기(12) 위쪽에 위치되고, 전해액 유동은 셀(10)의 작업중에 기판 도금 표면상에 수직으로 맞닿게 된다.
통상적으로, 전기도금 공정은 기판 도금 표면을 가로질러 일정한 전류 밀도를 인가함으로써 실행된다. 예를 들어, 약 1 내지 약 60 밀리암페어/cm2(mA/cm2), 예를 들어 약 40 mA/cm2의 일정한 전류 밀도가 기판 도금 표면을 가로질러 인가되어 증착을 유도한다. 증착 속도가 일반적으로 기판 도금 표면에 걸쳐 인가된 전류 밀도의 함수이기 때문에, 통상적으로, 전류 밀도는 예를 들어 약 40 mA/cm2이상 증대되어 보다 빠른 증착 및 높은 생산량을 제공한다.
현재의 전기도금 공정에서의 하나의 특별한 문제점은 이러한 전기도금 공정이 높은 종횡비의 구조물의 공극 없는 또는 접합부 없는(seam-free) 충진을 제공할 수 없다는 것이다. 도 2 는 기판(200)상의 높은 종횡비의 피쳐(202)의 통상적인 증착 결과를 도시한 것으로서, 이때 피쳐 또는 구조물(202)의 마우스(mouth)/개구(206)가, 크라우닝(crowning)으로 알려진 바와 같이, 구조물(202)의 마우스/개구(206)에서 구리의 과다한 증착 또는 돌출(overhang)로 인해 폐쇄된다. 증착 금속(210)이 구조물(202)의 마우스 또는 개구(206)에서 보다 빠르게 성장하는 경향이 관찰되며, 결과적으로 구조물(202)의 마우스/개구(206)에서 크라우닝이 발생하고 구조물(202)의 내부의 공극(204) 뿐만 아니라 접합부(208)가 남게 된다. 크라우닝은 전기도금중에 전류 밀도의 증가에 의해 가속되며, 그에따라 보다 큰 공극을 유발한다. 또한, 증착 성장에 의한 입자 부정합(mismatch)으로 인해 상호 접속부 피쳐내에 공극들이 형성된다는 것이 관찰되었다. 또한, 접합부(208)의 존재는 기판 어닐링과 같은 후속 공정중에 공극 형성을 유발하기도 한다.
따라서, 공극이 없고 접합부가 없이 높은 종횡비의 구조물을 충진할 수 있는, 기판상의 높은 종횡비 구조물내로 금속을 전기도금 증착하는 방법이 요구되고 있다.
본 발명은 금속의 전기화학적 증착에 관한 것이다.
도 1 은 본 발명에 따라 전기도금을 실시하기에 적합한 장치를 개략적으로 도시한 단면도이다.
도 2 는 종래 기술을 이용하여 높은 종횡비의 피쳐에 대해 증착한 결과를 개략적으로 도시한 단면도이다.
도 3 은 본 발명을 실시하기 위한 전기 배선도이다.
도 4 는 전기도금 증착을 위한 상이한 파형들을 도시한 도면이다.
도 5 는 본 발명을 포함하는 금속화 공정 절차를 도시한 흐름도이다.
기판상에 금속을 증착하는 방법이 제공된다. 금속은 전기분해 펄스에 이어서 기판에 순차적으로 전기도금 펄스를 인가함으로써 증착된다. 각각의 전기분해 펄스 이후 및 다음의 전기도금 펄스 이전에, 펄스들 사이의 "오프-시간(off-time)"으로 알려진, 하나 이상의 영(zero) 전압 또는 전류의 간격을 제공한다. 최초의 두개의 전기도금 펄스는 바람직하게 동일한 지속시간을 가져야 한다. 그 후에, 높은 종횡비 피쳐내로 공극이 없고 접합부가 없는 금속 증착을 제공하기 위해, 이어지는 전기도금 펄스의 지속시간을 점차적으로 감소시킨다.
본 발명의 사상은 첨부 도면을 참조한 이하의 상세한 설명으로부터 보다 용이하게 이해될 수 있을 것이다.
본 발명은 기판상에 금속을 전기화학적으로 증착하는 방법을 제공하며, 그 방법에 따라 높은 종횡비의 구조물내에 공극이 없고 접합부가 없는 금속 증착을 얻을 수 있다. 금속은 전기분해 펄스에 이어서 기판에 전기도금 펄스를 순차적으로 인가함으로써 증착된다. 각각의 전기분해 펄스 이후 및 다음의 전기도금 펄스 이전에, 펄스들 사이의 "오프-시간(off-time)"으로 알려진, 하나 이상의 영(zero) 전압 또는 전류의 간격을 제공한다. 최초의 두개의 전기도금 펄스는 바람직하게 동일한 지속시간을 가져야 한다. 그 후에, 높은 종횡비 피쳐내로 공극이 없고 접합부가 없는 금속 증착을 제공하기 위해, 이어지는 전기도금 펄스의 지속시간을 점차적으로 감소시킨다.
본 발명은 도 5 에 도시된 바와 같은 금속화 공정 순서내에 포함될 수 있다. 도 5 의 공정 순서(700)는 높은 종횡비의 피쳐내에 금속화 구조물을 형성하는 몇 개의 단계들을 도시하고 있다. 단계(701)에서, 높은 종횡비 피쳐, 예를 들어 트렌치(trench) 또는 비아가 반도체 웨이퍼와 같은 기판상에 형성된다. 트렌치 또는 비아는 통상적인 리소그래피(lithographic) 및 에칭 기술에 의해 웨이퍼상에 이전에 증착된 절연 층내에 형성된다. 단계(703)에서, 배리어 층은 높은 종횡비 피쳐내부에 증착된다. 하부의 기판과 이어서 증착된 금속 층 사이의 바람직하지 못한 확산을 방지하는 배리어 층은 화학증착(CVD) 또는 물리증착(PVD)에 의해 증착될 수 있다. 선택적으로, 배리어 층의 형성에 앞서서, 부착 층이 증착될 수도 있다(도 5 에 도시 안 됨).
이어서, 단계(705)에서, 금속의 시드 층이 CVD 또는 PVD 에 의해 배리어 층에 증착된다. 이러한 금속 시드 층은 통상적으로 얇고, 그리고 단계(707)에서의 후속하는 전기화학적 증착(또는 전기도금)을 용이하게 하는데 사용된다. 시드 금속 층은 단계(707)에서 증착되는 금속과 동일하거나, 또는 금속질화물과 같은 기타 전도성 물질일 수 있다. 예를 들어, 구리 도금에서, 시드 층은 구리일 수 있다. 그러나, 전기도금을 실시하기 위한 적절한 다른 금속 또는 전도성 물질도 사용될 수 있다. 예를 들어, 금, 은, 백금, 팔라듐, 니켈, 알루미늄, 텅스텐, 주석 또는 그 합금과 같은 귀금속 또는 높은 전도성 금속도 적합하다. 텅스텐 질화물과 같은 전도성 질화물이 사용될 때, 질화물 층은 배리어 층으로서도 작용할 수 있다.
단계(707)중에, 적어도 높은 종횡비 피쳐를 실질적으로 충진하기에 충분한 두께로 금속 층을 증착하기 위해 도금 용액을 사용하여 전기화학적 도금을 실시한다. 본 발명의 실시예에 따라, 변조된 파형을 이용하는 펄스 도금 기술에 의해 공극이 없고 접합부가 없는 방식으로 높은 종횡비 피쳐가 금속으로 충진된다. 본 발명의 일 측면에서, 변조된 파형은, 영의 전기적 펄스 시간간격 또는 "오프-시간"과 함께, 반대 극성의 전기적 펄스들을 포함한다. 도금 파형에서의 오프-시간은 높은종횡비 피쳐 주위의 도금 용액내의 여러 가지 화학적 종(species)의 재분포를 허용하여 바람직한 증착 프로파일(profile)을 달성할 수 있게 한다.
전기분해 펄스에 이어서 전기도금 펄스를 기판에 순차적으로 인가함으로써 금속이 증착된다. 각각의 전기분해 펄스 이후 및 다음의 전기도금 펄스 이전에, 펄스들 사이의 "오프-시간(off-time)"으로 알려진, 하나 이상의 영(zero) 전압 또는 전류의 간격을 제공한다. 최초의 두개의 전기도금 펄스는 바람직하게 동일한 지속시간을 가져야 한다. 그 후에, 높은 종횡비 피쳐내로 공극이 없고 접합부가 없는 금속 증착을 제공하기 위해, 이어지는 전기도금 펄스의 지속시간을 점차적으로 감소시킨다.
금속 층을 원하는 두께까지 형성한 후에, 높은 종횡비 피쳐의 외측에 위치하는 금속 층 부분을 제거하기 위해 평탄화 단계(709)를 실시하여, 웨이퍼상의 평탄화된 금속화 구조물을 얻는다. 평탄화는, 예를 들어, 화학 기계적 연마(CMP)에 의해 실시된다.
바람직하게, 본 발명은 미국 캘리포니아 산타 클라라에 소재하는 어플라이드 머티어리얼스 인코포레이티드사로부터 구입할 수 있는 MilleniaTMCu ECP 시스템과 같은 전기화학적 증착 셀을 이용하여 실시된다. 전기화학적 증착 시스템의 상세한 설명은 본 출원인에게 양도되어 계류중이고 본 명세서에 인용되고 있는 "전기-화학적 증착 시스템"이라는 명칭의 1999년 4월 8일자 미국 특허 출원 제 09/289,074 호에 기재되어 있다.
바람직하게, 본 발명의 실시예는 구리 전해액, 그리고 억제제 및 가속제(광택제(brightener)로도 지칭된다)와 같은 첨가제를 포함하는 다수 성분을 가지는 구리 전해액 욕(bath)을 이용하여 실시된다. 전기도금 화학조성, 특히 전해액 및 첨가제의 조성에 관한 상세한 설명은 본 출원인에게 양도되어 계류중이고 본 명세서에 인용되고 있는 "개선된 개구 충진을 위한 전기도금 화학조성"이라는 명칭의 1999년 2월 5일자 미국 특허 출원 제 09/245,780 호에 기재되어 있다.
이러한 예시적인 전기도금욕에서, 구리 전해액은 증착되는 금속 이온을 제공하고, 억제제 및 가속제는 증착 프로파일을 제어한다. 예를 들어, 억제제는 웨이퍼 표면상에 흡착되어 그 억제제가 흡착된 영역에서의 구리 증착을 방해하거나 감소시킨다. 광택제 또는 가속제는 흡착 지점에 대해 억제제 분자와 경쟁하고 그 광택제 또는 가속제가 흡착된 영역에서의 구리 성장을 가속한다.
일 실시예에서, 전해액은 황산구리, 황산 및 염화물 이온을 포함한다. 가속제 또는 촉매는 황산의 존재하에서 구리를 강하게 흡착하는 황화물을 포함한다. 억제제는 글리콜계(glycol-based)일 수 있고, 예를 들어, 폴리에틸 글리콜(PEG)을 포함할 수 있다. 억제제는 염화물 이온의 존재하에서 구리를 흡착하여 부착 필름을 형성한다. 억제제 및 가속제의 활동은 온도, pH 및 전기도금욕내의 염화물 농도와 같은 여러 가지 변수에 의존하며, 이러한 모든 변수들은 이러한 첨가제들의 분극(polarization)에 직접 또는 간접적으로 영향을 미친다.
억제제 및 가속제는 기판이 전기도금욕과 접촉하자 마자 상호 접속부 구조물(즉, 비아 및 트렌치)의 표면에 잔류하는 경향이 있다. 가속제의 분자 크기가 억제제의 분자 크기 보다 상당히 작기 때문에, 가속제는 억제제 보다 신속하게 전해액을 통해 확산할 수 있다. 크라우닝은 금속 증착이 비아 또는 트렌치의 개구 근방의 가속제에 의해 촉진될 때 발생할 것이며, 비아 또는 트렌치의 내부에서 금속 이온이 고갈될 것이다. 본 발명의 실시예에 따라, 도금 파형내의 오프-시간은 가속제, 억제제 및 금속 이온 농도의 재분포를 허용하고, 크라우닝 또는 공극 형성 없이 금속이 증착될 수 있게 보장한다.
높은 종횡비 피쳐(예를 들어, 비아 또는 트렌치)를 가지는 구조물내에 공극이 없게 증착하기 위해, 지형학적 구조물의 상단에서는 전기도금을 억제하고 그 구조물의 내부에서는 가속하는 것이 바람직하다. 이것은 바닥에서의 성장 조건을 촉진할 것이고, 이 경우 높은 종횡비 피쳐의 바닥에서의 증착 속도는 피쳐의 개구쪽 또는 측벽에서의 증착 속도 보다 커서, 공극 또는 접합부가 없는 "우수한 충진(superfill)"을 초래할 것이다. 그에 따라, 금속 층은 바닥으로부터의 성장 방식으로 높은 종횡비 피쳐 또는 비아 구조물내에 증착된다. 비아 구조물의 개구를 향한 과다한 또는 돌출된 증착을 피할 수 있으며, 비아 구조물내의 공극이 없고 접합부가 없는 금속 증착이 달성될 수 있다.
본 발명의 실시예에 따라, 펄스 도금을 위해 여러 가지 전기 파형이 사용되며, 우수한 충진 프로파일과 같은 바람직한 도금 결과가 여러 가지 전기 펄스의 적절한 조절에 의해 달성될 수 있다. 높은 종횡비 피쳐 부근의 금속 이온, 첨가제 또는 억제제의 농도 기울기는 증착 및 분해 펄스의 순서 및 지속시간에 의해 영향을 받는다. 예를 들어, 증착 펄스의 지속시간은 피쳐의 측벽상의 증착을 제어하고, 분해 펄스는 추가적인 금속 이온들을 생성하며, 그에 따라 피쳐 주위의 이러한 이온들의 농도 기울기를 제어하는 것으로 믿어진다. 피쳐의 상단으로부터 일부 증착된 금속을 용해(분해)시킴으로써, 전기분해 펄스(또는 역전 펄스)는 공극 또는 접합부를 형성하지 않는 높은 종횡비 피쳐내의 바닥으로부터의 성장을 위한 충분한 시간을 허용한다. 또한, 증착 및 용해 속도는 각각의 전기 펄스의 크기를 변화시킴으로써 제어될 수 있다.
본 발명자들은 우수한 충진 증착을 달성하기 위해서는 증착 및 용해 반응 모두에 영향을 미치는 촉매 효과가 필요하다는 것을 인지하였다. 따라서, 전기증착 펄스에 앞서서 그리고 전기분해 펄스 이후에 오프-시간을 도입함으로써 가속제의 재흡착을 촉진하는 것이 바람직하다. 통상적으로, 가속제의 재흡착에 필요한 시간은 가속제의 벌크(bulk) 용액 농도에 따라 달라지고, 그리고 오프-시간은 가속제 분자의 확산 시간 상수와 비슷하게 조절된다.
도 4 는 본 발명의 실시예에 따른 전기도금 시스템을 위한 전기 배선을 도시한 개략적인 배선도이다. 전원(402)은 전기도금 시스템의 두개의 전극(404)(예를 들어, 양극) 및 전극(406)(예를 들어, 음극)에 연결된다. 음극(406)은 기판(430)의 도금 표면(408)상의 시드 층(410)에 전기적으로 접속된다. 바람직하게, 전원(402)은 일정 전류 작업 및 일정 전압 작업 사이를 전환(switch)하는 제어 회로(420)를 포함한다. 전원(402)의 제어 회로(420)는 또한 출력의 극성을 제어한다.
바람직하게, 전원(402)은, 제 1 지속시간을 위한 일정 전압 또는 전류 출력,제 2 지속시간을 위한 일정 전압 또는 전류 출력, 및 영의 전압 또는 전류 출력에 상응하는 "오프-시간"의 조합을 포함하는 파형과 같은 다양한 출력 파형을 생성하도록 프로그램된 스위칭 회로(422)를 포함한다. 본 발명은 상기와 같은 출력 파형을 생성할 수 있는 다양한 전원 디자인을 이용하는 것을 고려하고 있으며, 특정 전원 디자인으로 제한하지는 않는다.
본 발명의 실시예에 따라, 펄스 도금은 "오프-시간"의 제공과 조합되어, 높은 종횡비 구조물 부근에서의 금속의 전기증착 및 전기분해를 제어한다. 본 발명의 설명이 높은 종횡비 피쳐 주변에 미치는 영향에 초점을 맞추고 있지만, 오프-시간이 기판의 다른 영역내의 금속 증착 및 용해에도 영향을 미친다는 것을 이해할 수 있을 것이다. 펄스 도금에서, 전기 펄스들(전압 펄스 또는 전류 펄스)은 특정 조합상태로 기판(430)에 인가된다. 이러한 펄스 조합은 금속 증착 또는 금속 용해를 달성하기 위해 서로 상이한 극성의 서로 상이한 펄스 순서를 포함할 수 있다. 이는 금속 증착을 위한 지속 시간동안 기판에 연속적인 전압 또는 전류를 인가하는 직류(DC) 도금과 대비된다.
도 4 는 상이한 극성의 전류 펄스를 가지는 펄스 도금 파형을 도시한다. 이러한 실시예에서, 전류 펄스(511, 513)는 전기증착 펄스에 상당하며, 그 펄스 중에 전해액내의 구리 이온은 음극(406)을 향해 가속되고, 그 결과 구리가 기판(430)상에 도금된다. 음의 전류 펄스(521, 523)는 전기분해 펄스에 상당하며, 그러한 펄스 중에 기판(430)에 증착된 구리는 전해액내의 구리 이온으로 변환되면서 용해된다. 반대 극성의 전기 펄스들의 상이한 조합을 사용함으로써, 구리의 도금이 여러가지 프로파일로 얻어질 수 있다. 높은 종횡비 구조물, 예를 들어 비아 또는 트렌치내의 우수한 충진을 달성하기 위해, 구조물의 상부 보다 바닥이 높은 전류 밀도를 가지는 것이 바람직하다.
일반적으로, 3개의 중요한 펄스 도금 지속시간이 있다. 즉: 1) 전기증착 펄스 지속시간; 2) 전기분해 펄스 지속시간; 3) 오프-시간. 통상적으로, 전기증착 및 전기분해 펄스 지속시간에 대한 특정 선택은 충진될 구조물의 종횡비에 의존하며, 공정 최적화는 예를 들어 전기분해 펄스 지속시간에 대한 전기증착 펄스 지속시간의 비율을 변화시키는 것을 포함한다. 각각의 전기증착 펄스 이후에, 구리 이온의 소모로 인해 비아 내부에 구리 이온의 농도 구배가 생성된다. 만약 전기분해 단계중에 일어나는 첨가제의 농도 구배 및 구리 이온 분포의 균형이 이루어지지 않는다면, 크라우닝 또는 공극 형성이 발생할 수 있다는 것을 발견하였다.
따라서, 오프-시간의 지속시간은 구조물에 인접한 곳에서의 여러 가지 구리 또는 첨가제 종의 재분포, 또는 적절한 농도 구배가 이루어지도록 선택된다. 예를 들어, 오프-시간 지속시간은 특정 대상 종의 확산 시간 상수와 비슷하게 선택된다. 예를 들어, 전해도금욕내의 종들(species) 중 하나의 확산 시간( τ)은 다음식에 의해 개산(槪算;approximated) 될 것이다: 즉, τ= h2/D , 이때 h 는 비아의 깊이이고 D 는 종의 확산계수이다. 일 실시예에서, 전기도금은 깊이가 약 1.6㎛ 인 비아에 대해 실시된다. 이러한 실시예에서 사용되는 전해도금욕의 경우에, 첨가제의 확산계수는 구리의 확산계수와 같은 자리수의 단위 또는 10분의 1 단위가 될 것이다. 1.6㎛ 비아의 경우에, 예를 들어, 첨가제의 확산시간은 약 50 밀리초(ms)가 되도록 설정된다. 따라서, 첨가제의 확산을 위한 충분히 긴 시간을 허용하고 공극이 없고 접합부가 없는 비아의 충진을 위한 적절한 농도 분포를 생성하기 위해, 도금 파형에서 약 100 밀리초의 오프-시간 지속이 선택될 것이다.
또한, 종들의 확산계수가 온도의 함수로서 변화되기 때문에, 특정 욕(bath) 온도도 오프-시간 지속의 선택에 영향을 미칠 것이다. 일반적으로, 촉매 또는 가속제의 분자 크기가 억제제의 분자 크기 보다 작기 때문에, 촉매의 확산 역시 억제제의 확산 보다 빠르다.
도 4 에 도시된 각각의 전기 펄스가 펄스 지속시간 동안 일정한 진폭을 가지지만, 시간의 함수로 변화되는 진폭을 가지는 도금 펄스를 사용할 수도 있다. 또한, 모든 전기증착(또는 전기분해) 펄스가 하나의 도금 파형에서 동일한 진폭을 가질 필요는 없다.
일반적으로, 오프-시간 및 각 펄스의 지속 시간은 서로 다를 수 있으며, 증착 금속의 원하는 특성 또는 프로파일에 따라 조정될 수 있다. 예를 들어, 오프-시간 지속은 약 1 ms 내지 약 500 ms 일 수 있다. 전기증착(음극) 펄스에 대한 펄스 지속시간은 약 500 ms 내지 약 3000 ms 일 수 있고, 전기분해 펄스(양극)의 지속시간은 약 1 ms 내지 약 300 ms 일 수 있다.
이상에서 설명한 실시예에서, 최초의 두개의 전기증착 펄스는 바람직하게 동일한 지속시간을 가진다. 그 후에, 이어지는 전기증착 펄스의 지속시간은 점차적으로 감소되어 높은 종횡비 피쳐내에 공극이 없고 접합부가 없는 금속 증착을 제공한다.
펄스 지속 시간은 피쳐의 폭 및 종횡비 뿐만 아니라 사용되는 전류 밀도에 따라 달라진다. 예를 들어, 통상적으로 작은 피쳐(또는 높은 종횡비)는 작은 전기분해 펄스 지속시간에 대한 전기증착 펄스 지속시간 비율을 필요로 한다. 통상적으로, 전기증착 펄스의 진폭은 약 0.5 Amp 내지 약 10 Amp 이며, 전기분해 펄스의 진폭은 약 3 Amp 내지 약 60 Amp 이다. 증착 및 분해 전류 밀도의 크기는 우수한 충진 프로파일 및 공정 생산량 등과 같은 여러 가지를 고려하여 결정된다.
또한, 오프-시간의 사용은 DC 도금과 조합될 수도 있다. 예를 들어, 두꺼운 금속 층을 제공하기 위해 각각의 오프-시간 지속에 이어서 DC 전기증착 펄스를 이용할 수도 있다. 약 1 내지 약 60 밀리암페어/cm2의 DC 전류 밀도가 사용될 수 있다.
본 발명의 일 실시예에 따라 높은 종횡비의 상호 접속부 피쳐를 가지는 기판상에 구리를 전기도금하는 것이 이하에 설명되어 있다. 전기도금에 앞서서, 당업계에 공지된 공정 변수를 이용하여 약 250Å의 탄탈륨 질화물을 포함하는 배리어 층을 물리적 증착에 의해 기판상에 증착한다. 바람직하게, 배리어 층은 미국 캘리포니아 산타 클라라에 소재하는 어플라이드 머티어리얼스 인코포레이티드사로부터 구입할 수 있는 Vectra IMPTM챔버를 이용하여 증착된다.
예를 들어, 물리 증착의 공지된 공정 변수를 이용하여, 두께가 약 2000Å인구리 시드 층이 배리어 층상에 형성된다. 이어서, 기판은 어플라이드 머티어리얼스 인코포레이티드사로부터 구입할 수 있는 MilleniaTMECP 시스템과 같은 전기도금 셀로 이송된다.
이러한 실시예에서, 전기도금욕은 0.85 M 황산염 구리, 적절한 첨가제(억제제 및 가속제), 및 약 60 내지 약 70 ppm 의 염화물 이온을 포함하고, 그 전기도금욕의 pH 는 약 15℃의 온도에서 약 1.0 이다. 첨가제 즉, 가속제 "X" 및 억제제 "Y"는 SB 첨가제로도 공지된 미국 뉴욕에 소재하는 Lea Ronal(또는 Shipley Ronal)이 공급하는 Electra plate X Rev 1.0 및 Electra plate Y Rev 1.0 이다.
도금 파형은 약 3 Amp 의 진폭 및 약 3초의 지속시간을 가지는 양의 증착 펄스, 약 25 Amp 내지 약 40 Amp, 바람직하게는 약 30 Amp 의 진폭 및 약 100 밀리초의 펄스 지속시간을 가지는 음의 전기분해 펄스, 그리고 전기분해 펄스 이후의 약 100 밀리초의 오프-시간 지속을 포함한다. 약 15 내지 20 사이클(일련의 전기증착, 전기분해 및 오프-시간을 포함)이 사용되어 1.6 ㎛ 깊이, 0.25 ㎛ 이하 비아의 공극 없는 충진이 달성된다. 제 2 사이클 이후에, 각각의 일련의 사이클의 전기증착 펄스 지속시간은 바람직하게 약 5 밀리초 내지 약 50 밀리초 만큼 감소되어 비아내의 바닥에서의 성장을 촉진한다.
또한, 용해 펄스중에 방출되는 수소는 웨이퍼의 비아 내부에 포획될 것이다. 따라서, 일반적으로, 비아로부터 수소가 빠져나올 수 있을 정도로 시간이 긴 분해 펄스 이후의 오프-시간을 포함하는 것이 바람직하다.
본 발명의 사상을 포함하는 몇 개의 바람직한 실시예를 도시하고 상세히 설명하였지만, 당업자는 본 발명의 사상을 포함하는 다른 수 많은 변형 실시예를 용이하게 인지할 수 있을 것이다.

Claims (20)

  1. 기판상에 금속을 전기도금하는 방법으로서:
    (a) 전기분해 펄스 이후에 전기증착 펄스를 인가하는 것을 포함하는 둘 이상의 사이클을 순차적으로 기판에 인가하는 단계로서, 이때 상기 각각의 전기증착 펄스는 지속시간을 가지며, 상기 순차적으로 인가되는 사이클의 각각의 전기증착 펄스의 지속시간은 동일하게 유지되거나 감소되는, 사이클 인가 단계를 포함하는 전기도금 방법.
  2. 제 1 항에 있어서, 영(zero)의 전기 펄스 시간 간격이 각 사이클을 분리하는 전기도금 방법.
  3. 제 2 항에 있어서, 상기 영의 전기 펄스 시간 간격이 약 1 밀리초 내지 약 500 밀리초인 전기도금 방법.
  4. 제 1 항에 있어서, 각각의 상기 전기증착 펄스는 약 0.5 암페어 내지 약 10 암페어의 진폭을 가지는 전기도금 방법.
  5. 제 1 항에 있어서, 각각의 상기 전기증착 펄스는 약 500 밀리초 내지 약 3000 밀리초의 지속시간을 가지는 전기도금 방법.
  6. 제 1 항에 있어서, 각각의 상기 전기분해 펄스는 약 3 암페어 내지 약 60 암페어의 진폭을 가지는 전기도금 방법.
  7. 제 1 항에 있어서, 상기 전기분해 펄스는 약 1 밀리초 내지 약 500 밀리초의 지속시간을 가지는 전기도금 방법.
  8. 제 1 항에 있어서, 상기 순차적으로 인가되는 사이클의 전기증착 펄스의 지속시간은 약 5 밀리초 내지 약 50 밀리초 만큼 감소되는 전기도금 방법.
  9. 제 1 항에 있어서, 상기 단계(a)는 영의 전기 펄스의 시간 간격과 대략적으로 동일한 확산 시간 상수를 가지는 화학물질을 포함하는 전기도금욕내에서 기판에 대해 실시되는 전기도금 방법.
  10. 제 9 항에 있어서, 상기 전기도금욕은 구리 이온을 더 포함하는 전기도금 방법.
  11. 트렌치를 구비하는 기판상에 금속을 전기도금하는 방법으로서:
    (a) 전기분해 펄스 이후에 전기증착 펄스를 인가하는 것을 포함하는 둘 이상의 사이클을 순차적으로 기판에 인가하는 단계로서, 이때 상기 각각의 전기증착 펄스는 지속시간을 가지며, 상기 순차적으로 인가되는 사이클의 각각의 전기증착 펄스의 지속시간은 동일하게 유지되거나 감소되는, 사이클 인가 단계; 및
    (b) 금속을 기판상에 원하는 두께까지 증착하기 위해 상기 기판에 DC 전류를 인가하는 단계를 포함하는 전기도금 방법.
  12. 제 11 항에 있어서, 각 사이클을 분리하는 영(zero)의 전기 펄스 시간 간격을 제공하는 단계를 더 포함하는 전기도금 방법.
  13. 제 12 항에 있어서, 상기 영의 전기 펄스 시간 간격이 약 1 밀리초 내지 약 500 밀리초인 전기도금 방법.
  14. 제 11 항에 있어서, 각각의 상기 전기증착 펄스는 약 0.5 암페어 내지 약 10 암페어의 진폭을 가지는 전기도금 방법.
  15. 제 11 항에 있어서, 각각의 상기 전기증착 펄스는 약 500 밀리초 내지 약 3000 밀리초의 지속시간을 가지는 전기도금 방법.
  16. 제 11 항에 있어서, 각각의 상기 전기분해 펄스는 약 3 암페어 내지 약 60 암페어의 진폭을 가지는 전기도금 방법.
  17. 제 11 항에 있어서, 상기 전기분해 펄스는 약 1 밀리초 내지 약 500 밀리초의 지속시간을 가지는 전기도금 방법.
  18. 제 11 항에 있어서, 상기 순차적으로 인가되는 사이클의 전기증착 펄스의 지속시간은 약 5 밀리초 내지 약 50 밀리초 만큼 감소되는 전기도금 방법.
  19. 제 11 항에 있어서, 상기 단계(a)는 영의 전기 펄스의 시간 간격과 대략적으로 동일한 확산 시간 상수를 가지는 화학물질을 포함하는 전기도금욕내에서 기판에 대해 실시되는 전기도금 방법.
  20. 제 19 항에 있어서, 상기 전기도금욕은 구리 이온을 더 포함하는 전기도금 방법.
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Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7582564B2 (en) * 2001-03-14 2009-09-01 Applied Materials, Inc. Process and composition for conductive material removal by electrochemical mechanical polishing
US7128825B2 (en) 2001-03-14 2006-10-31 Applied Materials, Inc. Method and composition for polishing a substrate
US7323416B2 (en) * 2001-03-14 2008-01-29 Applied Materials, Inc. Method and composition for polishing a substrate
US6899804B2 (en) * 2001-04-10 2005-05-31 Applied Materials, Inc. Electrolyte composition and treatment for electrolytic chemical mechanical polishing
US6811680B2 (en) * 2001-03-14 2004-11-02 Applied Materials Inc. Planarization of substrates using electrochemical mechanical polishing
US20060169597A1 (en) * 2001-03-14 2006-08-03 Applied Materials, Inc. Method and composition for polishing a substrate
JP2003213489A (ja) * 2002-01-15 2003-07-30 Learonal Japan Inc ビアフィリング方法
JP3964263B2 (ja) * 2002-05-17 2007-08-22 株式会社デンソー ブラインドビアホール充填方法及び貫通電極形成方法
DE10223957B4 (de) * 2002-05-31 2006-12-21 Advanced Micro Devices, Inc., Sunnyvale Ein verbessertes Verfahren zum Elektroplattieren von Kupfer auf einer strukturierten dielektrischen Schicht
US20040118691A1 (en) * 2002-12-23 2004-06-24 Shipley Company, L.L.C. Electroplating method
EP1595289A4 (en) * 2003-02-19 2009-04-15 Honeywell Int Inc THERMAL INTERCONNECTION SYSTEMS, METHODS OF PRODUCTION THEREOF AND USES THEREOF
DE10311575B4 (de) * 2003-03-10 2007-03-22 Atotech Deutschland Gmbh Verfahren zum elektrolytischen Metallisieren von Werkstücken mit Bohrungen mit einem hohen Aspektverhältnis
US7390429B2 (en) * 2003-06-06 2008-06-24 Applied Materials, Inc. Method and composition for electrochemical mechanical polishing processing
KR100572825B1 (ko) * 2003-07-31 2006-04-25 동부일렉트로닉스 주식회사 반도체 소자의 금속배선 형성방법
JP4540981B2 (ja) * 2003-12-25 2010-09-08 株式会社荏原製作所 めっき方法
US20050157475A1 (en) * 2004-01-15 2005-07-21 Endicott Interconnect Technologies, Inc. Method of making printed circuit board with electroplated conductive through holes and board resulting therefrom
FI20041525L (fi) * 2004-11-26 2006-03-17 Imbera Electronics Oy Elektroniikkamoduuli ja menetelmä sen valmistamiseksi
US20060219663A1 (en) * 2005-03-31 2006-10-05 Applied Materials, Inc. Metal CMP process on one or more polishing stations using slurries with oxidizers
US20060226014A1 (en) * 2005-04-11 2006-10-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method and process for improved uniformity of electrochemical plating films produced in semiconductor device processing
US20060249395A1 (en) * 2005-05-05 2006-11-09 Applied Material, Inc. Process and composition for electrochemical mechanical polishing
US20060249394A1 (en) * 2005-05-05 2006-11-09 Applied Materials, Inc. Process and composition for electrochemical mechanical polishing
US7425255B2 (en) * 2005-06-07 2008-09-16 Massachusetts Institute Of Technology Method for producing alloy deposits and controlling the nanostructure thereof using negative current pulsing electro-deposition
US7998335B2 (en) * 2005-06-13 2011-08-16 Cabot Microelectronics Corporation Controlled electrochemical polishing method
US7850836B2 (en) * 2005-11-09 2010-12-14 Nanyang Technological University Method of electro-depositing a conductive material in at least one through-hole via of a semiconductor substrate
US7276796B1 (en) * 2006-03-15 2007-10-02 International Business Machines Corporation Formation of oxidation-resistant seed layer for interconnect applications
US20070254485A1 (en) * 2006-04-28 2007-11-01 Daxin Mao Abrasive composition for electrochemical mechanical polishing
US20070256937A1 (en) 2006-05-04 2007-11-08 International Business Machines Corporation Apparatus and method for electrochemical processing of thin films on resistive substrates
US20080063866A1 (en) 2006-05-26 2008-03-13 Georgia Tech Research Corporation Method for Making Electrically Conductive Three-Dimensional Structures
KR100799024B1 (ko) * 2006-06-29 2008-01-28 주식회사 하이닉스반도체 낸드 플래시 메모리 소자의 제조방법
US20080092947A1 (en) * 2006-10-24 2008-04-24 Applied Materials, Inc. Pulse plating of a low stress film on a solar cell substrate
US20080128019A1 (en) * 2006-12-01 2008-06-05 Applied Materials, Inc. Method of metallizing a solar cell substrate
US7704352B2 (en) * 2006-12-01 2010-04-27 Applied Materials, Inc. High-aspect ratio anode and apparatus for high-speed electroplating on a solar cell substrate
US7736928B2 (en) * 2006-12-01 2010-06-15 Applied Materials, Inc. Precision printing electroplating through plating mask on a solar cell substrate
US7799182B2 (en) 2006-12-01 2010-09-21 Applied Materials, Inc. Electroplating on roll-to-roll flexible solar cell substrates
EP2072644A1 (en) 2007-12-21 2009-06-24 ETH Zürich, ETH Transfer Device and method for the electrochemical deposition of chemical compounds and alloys with controlled composition and or stoichiometry
US20100126849A1 (en) * 2008-11-24 2010-05-27 Applied Materials, Inc. Apparatus and method for forming 3d nanostructure electrode for electrochemical battery and capacitor
JP5568250B2 (ja) * 2009-05-18 2014-08-06 公立大学法人大阪府立大学 銅を充填する方法
US9714474B2 (en) * 2010-04-06 2017-07-25 Tel Nexx, Inc. Seed layer deposition in microscale features
US9523155B2 (en) 2012-12-12 2016-12-20 Novellus Systems, Inc. Enhancement of electrolyte hydrodynamics for efficient mass transfer during electroplating
US10094034B2 (en) 2015-08-28 2018-10-09 Lam Research Corporation Edge flow element for electroplating apparatus
US9624592B2 (en) 2010-07-02 2017-04-18 Novellus Systems, Inc. Cross flow manifold for electroplating apparatus
US8795480B2 (en) * 2010-07-02 2014-08-05 Novellus Systems, Inc. Control of electrolyte hydrodynamics for efficient mass transfer during electroplating
US10233556B2 (en) 2010-07-02 2019-03-19 Lam Research Corporation Dynamic modulation of cross flow manifold during electroplating
JP5504147B2 (ja) * 2010-12-21 2014-05-28 株式会社荏原製作所 電気めっき方法
US9776875B2 (en) * 2011-10-24 2017-10-03 Src Corporation Method of manufacturing graphene using metal catalyst
US9449808B2 (en) 2013-05-29 2016-09-20 Novellus Systems, Inc. Apparatus for advanced packaging applications
CN103280426A (zh) * 2013-05-31 2013-09-04 华进半导体封装先导技术研发中心有限公司 一种通过电流编程防止tsv过电镀的方法
CN103484908B (zh) * 2013-09-29 2016-09-21 华进半导体封装先导技术研发中心有限公司 Tsv电化学沉积铜方法
US10253409B2 (en) 2014-04-23 2019-04-09 Src Corporation Method of manufacturing graphene using metal catalyst
US10364505B2 (en) 2016-05-24 2019-07-30 Lam Research Corporation Dynamic modulation of cross flow manifold during elecroplating
US10000860B1 (en) * 2016-12-15 2018-06-19 Applied Materials, Inc. Methods of electrochemical deposition for void-free gap fill
US11001934B2 (en) 2017-08-21 2021-05-11 Lam Research Corporation Methods and apparatus for flow isolation and focusing during electroplating
US10781527B2 (en) 2017-09-18 2020-09-22 Lam Research Corporation Methods and apparatus for controlling delivery of cross flowing and impinging electrolyte during electroplating
US11203816B1 (en) * 2020-10-23 2021-12-21 Applied Materials, Inc. Electroplating seed layer buildup and repair
CN113629006B (zh) * 2021-07-26 2024-04-23 长江存储科技有限责任公司 形成铜结构的方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19545231A1 (de) * 1995-11-21 1997-05-22 Atotech Deutschland Gmbh Verfahren zur elektrolytischen Abscheidung von Metallschichten
US6071398A (en) * 1997-10-06 2000-06-06 Learonal, Inc. Programmed pulse electroplating process
US6261433B1 (en) * 1998-04-21 2001-07-17 Applied Materials, Inc. Electro-chemical deposition system and method of electroplating on substrates
US6004188A (en) 1998-09-10 1999-12-21 Chartered Semiconductor Manufacturing Ltd. Method for forming copper damascene structures by using a dual CMP barrier layer
US6524461B2 (en) * 1998-10-14 2003-02-25 Faraday Technology Marketing Group, Llc Electrodeposition of metals in small recesses using modulated electric fields
TW483102B (en) 1999-04-27 2002-04-11 Taiwan Semiconductor Mfg Manufacturing method of copper damascene
EP1132500A3 (en) * 2000-03-08 2002-01-23 Applied Materials, Inc. Method for electrochemical deposition of metal using modulated waveforms
US6551485B1 (en) * 2000-10-17 2003-04-22 Faraday Technology Marketing Group, Llc Electrodeposition of metals for forming three-dimensional microstructures

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Publication number Publication date
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WO2003010364A3 (en) 2004-11-18
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