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KR20040030947A - 저전압 클래스-ａｂ 출력단 증폭기 - Google Patents

저전압 클래스-ａｂ 출력단 증폭기 Download PDF

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KR20040030947A
KR20040030947A KR10-2004-7001942A KR20047001942A KR20040030947A KR 20040030947 A KR20040030947 A KR 20040030947A KR 20047001942 A KR20047001942 A KR 20047001942A KR 20040030947 A KR20040030947 A KR 20040030947A
Authority
KR
South Korea
Prior art keywords
current
output
mos
voltage
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
KR10-2004-7001942A
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English (en)
Inventor
마네타키스콘스탄티노스
Original Assignee
퀄컴 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 퀄컴 인코포레이티드 filed Critical 퀄컴 인코포레이티드
Publication of KR20040030947A publication Critical patent/KR20040030947A/ko
Withdrawn legal-status Critical Current

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Abstract

약한 반전 상태로 이용되는 MOS 장치를 가진, 프로그램가능한, 레일-대-레일, 저전압, 마이크로-전력 조화-평균 클래스-AB 출력단이 제공된다. 출력단 MOS 장치는, 복수개 MOS 장치가 전원공급기 레일들간에 직렬로 배치되는 것을 방지함으로써, 저전압 동작을 가능하게 하는 트랜스리니어 루프 (translinear loop) 로 정렬된다. 트랜스리니어 루프의 MOS 장치는 조화 평균 함수 x*y=z*(x+y) 를 구현하는데 이용되는데, 여기서, x 및 y 는 출력에 반사되며, 각각 무활동 푸시 및 풀 전류를 나타낸다. 회로의 동작 파라미터는 다양하고 상이한 애플리케이션에 맞춰 변경될 수 있다. 소정의 대기 전류에 대한 공급 전압의 증가는 바람직하게도 최대 전류 부하를 증가시킨다. 소정 공급 전압에 대한 대기 전류의 증가는 바람직하게도 출력단의 왜곡을 낮춘다.

Description

저전압 클래스-ＡＢ 출력단 증폭기 {LOW-VOLTAGE CLASS-AB OUTPUT STAGE AMPLIFIER}
관련 출원
본 출원은 2001년 8월 6일에 출원된, 동일한 명칭 "LOW-VOLTAGE CLASS-AB OUTPUT STAGE AMPLIFIER" 및 동일한 발명자의 미국 가특허출원 제 60/310,747 호에 대해 우선권을 주장한다.
발명의 분야
본 발명은 전자 증폭기에 관한 것으로서, 보다 구체적으로는, 클래스-AB 증폭기에 관한 것이다.
발명의 배경
클래스-AB 증폭기의 출력단은 전류 소스와 전류 싱크를 이용하여 동작한다. 이러한 구성은 흔히, 출력단의 제 1 브랜치가 부하로 전류를 "밀어내거나 (push)" 공급하는 한편, 출력단의 제 2 브랜치는 부하로부터 전류를 "끌어내거나 (pull)" 빼내기 때문에, "푸시-풀 (push-pull)" 구성이라 한다. 클래스-AB 증폭기는 한쪽 출력 브랜치가 턴온일 때 다른쪽 출력 브랜치를 실질적으로 턴오프 상태로 유지함으로써, 클래스-A 증폭기의 높은 전력 소비를 방지한다. 클래스-AB 증폭기의 한쪽 레그 (leg) 가 실질적으로 턴오프되어 있다 하더라도, 그 레그를 통해 흐르는소량의 전류가 존재한다. 클래스-AB 증폭기의 작은 잔류 전류 (small residual current) 는, 전류의 턴온 및 턴오프시에 클래스-B 증폭기에서 발생하는 크로스오버 왜곡 (crossover distortion) 을 방지한다. 따라서, 클래스-AB 증폭기는 낮은 대기 전류 (quiescent current) 를 유지하는 한편, 비교적 높은 전류 출력을 실현할 수 있다. 클래스-AB 증폭기의 전류는, 한쪽 전류가 커질 때 다른쪽 전류가 아주 작아지는 것과 같이, 상반적으로 연관되어 있다. 전류가 작아지면, 바람직하지 못하게도, 이로 인해, 출력 트랜지스터들 중 하나에서 "컷-오프 (cut-off)"가 발생하여, 바람직하지 못한 크로스오버 왜곡이 초래될 수 있다.
증폭기에서의 이러한 문제는, z=x*y/(x+y) 의 식 (여기서, x 및 y 는 각각 푸시 및 풀 전류를 나타내고, z 는 바이어스 전류를 나타낸다) 으로 기술되는 조화 평균 원리 (harmonic mean principle) 를 이용함으로써, 해결되었다. 이 관계식으로부터, (여기에서, 예를 들어, x 로 표시되는) 푸시 전류가 커지면 그에 따른 풀 전류가 작아지지만, 풀 전류가 바이어스 전류보다 작아질 수 없기 때문에, 풀 전류를 전달하는 트랜지스터에 "컷-오프"는 발생하지 않는다. 마찬가지로, 큰 풀 전류에는 작은 푸시 전류가 수반되지만, 이 또한, 바이어스 전류보다 작아질 수 없다.
바이폴라 장치 (bipolar devices) 를 이용하여 클래스-AB 출력단에 조화 평균 원리를 구현하고 있다. 그러나, 바이폴라 트랜지스터로부터 이용가능한 비교적 한정된 베타는 바람직하지 못하게도, 큰 푸시/풀 전류 대 대기 전류비 (push/pull current to quiescent current ratio) 를 요하는 애플리케이션에 대한바이폴라 구현의 적합성을 제한한다.IEEE JSSC29(12):1718 (Dec. 1994), Hogervost, R. 등의 "A compact Power-Efficient 3V CMOS Rail-to-Rail Input/Output Operational Amplifier for VLSI Cell Libraries" 에서 논의된 바와 같은, MOS 장치에 대해 제안된 토폴로지는, 이들이 적어도 2*VGS+ VDS sat의 공급 전압을 요하기 때문에, 낮은 공급 전압을 요하는 애플리케이션에 대해서는 부적합하다.
따라서, 저전압의 전원공급기 (low-voltage power supply) 를 이용하여 동작할 수 있는 높은 이득의 클래스-AB 출력단에 대한 필요성이 존재함을 알 수 있다. 이하의 상세한 설명 및 도면으로부터 알 수 있는 바와 같이, 본 발명은 이러한 이점 및 다른 이점들을 제공한다.
발명의 요약
클래스-AB 출력단을 가진 회로인 본 발명에 의해, 출력단을 가진 종래 회로의 제약점들이 극복된다. 예시적인 실시형태에서는, 복수개의 MOS 트랜지스터 장치가 조화 평균 관계를 갖는 제 1 및 제 2 제어 전류를 발생하는 트랜스리니어 루프 (translinear loop) 를 구성한다. 제 1 출력 회로는 제 1 제어 전류에 기초하여 제 1 출력 전류를 공급하도록, 제 1 전압 공급기 및 출력 노드에 결합된다. 제 2 출력 회로는 제 2 제어 전류에 기초하여 제 2 출력 전류를 공급하도록, 제 2 전압 공급기 및 출력 노드에 결합된다.
본 발명의 일 실시형태에서, 제 1 및 제 2 출력 회로는, 제 1 및 제 2 출력전류 각각이 제 1 및 제 2 제어 전류와 동일한 전류 미러 (current mirrors) 이다.
본 발명의 다른 실시형태에서, MOS 트랜지스터 장치는 약한 반전 모드 (weak inversion mode) 에서 동작하는 NMOS 장치이다.
다른 실시형태에서, 바이어스 전류는 회로의 왜곡 레벨을 낮추기 위해, 선택된 소정 레벨 이상으로 증가될 수 있다.
또 다른 실시형태에서, 공급 전압은 회로의 전류 구동 용량을 증가시키기 위해, 선택된 소정 레벨 이상으로 증가될 수 있다.
도면의 간단한 설명
도 1 은 조화 평균 클래스-AB 출력단의 개략도이다.
도 2 는 도 1 의 출력단을 이용하는 연산 증폭기 (operational amplifier) 의 개략도이다.
도 3 은 오디오 신호를 증폭하는데 이용되는 도 1 의 출력단의 개략도이다.
도 4 는 전력 제어 신호를 증폭하는데 이용되는 도 1 의 출력단의 개략도이다.
바람직한 실시형태의 상세한 설명
본 발명은 바람직한 대기 전류를 유지하며, 넓은 전압 스윙의 출력 전압을 발생할 수 있고, 낮은 전원공급기 전압에서 동작할 수 있는 조화 평균 클래스-AB 출력단을 구현하는 회로 구성에 관한 것이다. 도 1 은 본 발명의 원리에 따라 설계된 조화 평균 클래스-AB 출력단의 개략도이다. 출력단 (100) 은 저전압 전원공급기를 이용하여 동작할 수 있는 기능을 가지면서 200 이상의푸시/풀-전류-대-무활동-전류비를 실현하기 위해, 약한 반전의 MOS 장치를 이용한다.
MOS 장치의 약한 반전 동작은 MOS 장치에서 게이트-대-소스 전압이 임계 전압보다 약간 낮을 경우에 발생한다. MOS 장치의 임계치는 게이트 아래에 채널이 형성되는 전압으로서 정의된다. 약한 반전 동작으로는 채널이 형성되지 않는다. 약한 반전 동작으로 인해, MOS 장치는 드레인 전류가 게이트 전압의 함수로서 지수적으로 증가하는 영역에서 동작하게 된다. 본 발명의 회로 구조는 약한 반전 상태에서 동작하며 트랜스리니어 루프 상태로 구성된 MOS 장치를 이용한다. 트랜스리니어 루프 구성의 트랜지스터 이용은 업계에 널리 공지되어 있다. 트랜스리니어 루프 구성의 동작 특성을 여기에서 상세히 설명할 필요는 없다.
본 발명은 MOS 장치 (101-104) 를 전류 소스 (105) 에 의해 바이어스되는 저전압의 트랜스리니어 루프로 이용함으로써, 조화 평균 함수의 곱셈항들 (x*y 및 z*(x+y)) 을 구현한다. 이하에서 보다 상세히 설명하는 바와 같이, 바이어스 전류 (z) 는 특정 애플리케이션에 대한 회로 응답에 맞도록 변형될 수 있다. 바이어스 전류 (z) 를 발생하는 전류 소스 (105) 는 종래의 트랜지스터 회로를 이용하여 구성될 수 있다. 다른 방법으로, 출력단 (100) 이 집적 회로의 일부이면, 전류 소스 (105) 는 단순히, 전원공급기에 결합되어 있는 저항일 수 있다. 본 실시형태에서, 전류 소스 (105) 는, 사용자가 저항값과 그에 따른 바이어스 전류를 선택할 수 있도록 하기 위해 집적 회로 외부에 존재한다. 본 발명은 전류 소스 (105) 의 구체적인 구현에 의해 제한받지 않는다. 다양한 개개의 MOS 장치에 의해, 다양한 조화 평균 함수의 전류가 발생된다. 구체적으로, MOS 장치 (101) 는 전류 (y) 가 공급되는 전류 미러 (107) 에 결합되어 있는 드레인을 구비한다. 마찬가지로, MOS 장치 (103) 는 전류 (x) 가 공급되는 전류 미러 (108) 에 결합되어 있는 드레인을 구비한다. MOS 장치 (101) 의 게이트는, MOS 장치 (101) 의 게이트와 MOS 장치 (102) 의 게이트 및 드레인에 공통적으로 전류 (x+y) 를 공급하는 전류 미러 (107) 및 전류 미러 (108) 양자에 결합되어 있다. MOS 장치 (101) 의 소스 및 MOS 장치 (104) 의 소스는, MOS 장치 (106) 의 게이트에 인가되는 입력 전압 (Vin) 에 따라 출력단 (100) 을 조절하는 MOS 장치 (106) 의 드레인에 결합되어 있다. 바이어스 전압 (110) 은, 각각 전류 x+y 와 x 를 빼내는 MOS 장치 (102-103) 의 소스에 인가된다. 바이어스 전류 (z) 는 전류 소스 (105) 에 의해 발생되며, MOS 장치 (103) 의 게이트와 MOS 장치 (104) 의 드레인 및 게이트에 인가된다.
MOS 장치가 트랜스리니어 루프내의 전원공급기를 가로질러 직렬로 배치되지 않도록 트랜스리니어 루프를 구성함으로써, 출력단 (100) 의 저전압 동작이 실현된다. 본 발명은 VGS+ 2*VDS sat만큼 낮은 공급 전압으로 동작할 수 있는데, 여기서, VGS는 게이트-대-소스 전압이고, VDS는 포화 (saturation) 시의 드레인-대-소스 전압이다. 이러한 최소 전압은 전류 (y) 를 전달하는 MOS 장치 (101) 및, MOS 장치 (106) 의 게이트에 인가되는 입력 전압에 따라 트랜스리니어 루프를 조절하는 MOS 장치 (106) 에 의해 요구된다.
키르히호프의 전압 법칙을 이용하면, 트랜스리니어 루프의 게이트-대-소스 전압은 VGS(101) - VGS(102) + VGS(103) - VGS(104) 로 표현될 수 있는데, 여기서, MOS 장치 (101) 는 게이트-대-소스 전압 VGS(101) 을 갖고, MOS 장치 (102) 는 게이트-대-소스 전압 VGS(102) 을 가지며, MOS 장치 (103) 는 게이트-대-소스 전압 VGS(103) 을 갖고, MOS 장치 (104) 는 게이트-대-소스 전압 VGS(104) 을 갖는다. 간략화하면, 이 표현은 VGS(101) + VGS(103) = VGS(104) + VGS(102) 이 되는데, 여기서, MOS 장치 (101) 는 전류 y 를 전달하고, MOS 장치 (103) 는 전류 x 를 전달하며, MOS 장치 (102) 는 전류 x+y 를 전달하고, MOS 장치 (104) 는 전류 z 를 전달한다. 따라서, MOS 장치 (101-104) 각각은 상술한 조화 평균식으로부터의 전류들에 대한 하나의 컴포넌트를 전달한다. 전류들은 게이트 전압의 지수 함수이기 때문에, 상술한 바와 같이, 이 전류들은 조화 평균의 곱셈항 (x*y=z*(x+y)) 으로 표현될 수 있다. 대기 전류를 이용하는 연산을 위해서는 조화 평균을 이용하여 전류의 균형을 유지하는 것이 중요하다는 것을 알 수 있다. 즉, 입력 (Vin) 에 신호가 존재하지 않을 경우, 조화 평균 관계를 유지하는 것이 바람직하다. 신호가 존재하며 출력단 (100) 을 통해 중요한 전류가 흐를 경우, 전류의 조화 평균 관계가 유지될 필요는 없다.
도 1 에 화살표로 나타낸 바와 같이, 레일-대-레일 스윙 (rail-to-rail swing) 의 출력 전압을 얻기 위해, 전류 (x 및 y) 는 출력에 반사된다 (mirrored).출력 MOS 장치 (112 및 114) 각각에 의해, 소정의 푸시/풀 전류가 발생된다. 도 1 에 나타낸 바와 같이, 출력 MOS 장치 (112) 는 전류 x 를 발생하는 한편, 출력 MOS 장치 (114) 는 전류 y 를 발생한다. 2 개 MOS 출력 장치들 (112 및 114) 간의 출력 노드 (116) 로부터 출력 전압 (VOUT) 을 취한다. 구현가능한 최대 푸시/풀 전류는 선형 동작 영역으로 진입하는 MOS 출력 장치 (112 및 114) 에 의해 한정된다. MOS 출력 장치 (112 및 114) 의 가로세로비 (즉, 채널의 너비-대-길이비) 를 증가시킴으로써 푸시/풀 전류를 증가시킬 수 있다. 구현가능한 최대 출력 전압은 공급 전압과 MOS 출력 장치 (112 및 114) 의 포화 전압에 의해 결정된다.
회로의 동작 파라미터는 다양하고 상이한 애플리케이션에 적합하게 변경할 수 있다. 예를 들어, 소정의 대기 전류에 대한 공급 전압을 증가시키면 바람직하게도 최대 전류 부하가 증가한다. 증가된 전압은 더 높은 푸시/풀 전류-대-대기 전류비를 제공하지만, 더 높은 전력 소비를 초래한다. 본 일례에서, 회로의 동작 파라미터는 최대 전류 부하를 증가시키도록 변경되었다. 이러한 구성은 전력 애플리케이션에도 바람직하게 이용할 수 있다.
상반되게, 소정 공급 전압에 대해 대기 전류를 증가시키는 것은 바람직하게도 회로의 이득-대역폭의 곱 (gain-bandwidth product) 과 크로스오버 왜곡 성능을 향상시킨다. 당업자가 알고 있는 바와 같이, MOS 트랜지스터는 게이트와 관련하여 고유 용량 (inherent capacitance) 을 갖는다. 대기 전류가 너무 낮으면,게이트 용량이 주파수 응답을 제한한다. 따라서, 오디오 애플리케이션에 대해서도, 대기 전류를 증가시킴으로써, 고유 게이트 용량의 영향을 최소화하고, 출력단 (100) 의 주파수 응답 및 크로스오버 왜곡 성능을 향상시킨다. 증가된 대기 전류는 보다 양호한 주파수 및 크로스오버 왜곡 성능을 제공하지만, 더 낮은 푸시/풀 전류-대-대기 전류비를 발생시킨다. 본 일례에서는, 회로의 동작 파라미터가 출력단 (100) 의 신호 응답 특성을 향상시키도록 변경되었다. 이러한 구성은 바람직하게, 오디오 회로와 같은 애플리케이션에 대한 출력단 (100) 의 증폭 충실도를 증가시키는데 이용될 수도 있다.
도 1 의 회로는 200 nA 값의 전류 z, 1.8 V 의 공급 전압, 및 2.4 ㎂ 의 대기 전류를 이용하는 현대의 0.35-마이크론 CMOS 기술의 프로세스 파라미터를 이용하여, 200 이상의 부하 전류-대-대기 전류비를 실현하도록 시뮬레이션되었다.
도 2 는 연산 증폭기를 형성하기 위해, 통상적인 차동 입력단 (116) 과 결합된 조화 평균 클래스-AB 출력단 (100) 의 예시적인 개략도이다. 도 2 의 차동 입력단 (116) 은 단순히, 동작 환경에 있는 출력단 (100) 의 동작을 나타내기 위한 것이다. 그러나, 본 발명은 출력단 (100) 에 관한 것으로, 입력단의 특정 구성에 의해 한정되지 않는다.
전류 미러 (107 및 108) 는 PMOS 장치의 개별적인 쌍에 의해 도 2 의 회로로 구현된다. 출력단 (110) 의 최소 동작 요구치는 입력 MOS 장치 (106), MOS 장치 (101), 및 전류 소스 (107) 의 트랜지스터에 의해 결정된다. 도 2 에 나타낸 구현에서, 출력단 (110) 을 동작시키기 위해 필요한 최소 전압은 MOS 장치(106) 의 게이트-대-소스 전압 (VGS) 과 MOS 장치 (101) 및 전류 미러 (107) 의 일부인 MOS 장치 (M8) 의 포화 전압 (VDS sat) 에 의해 결정된다. 따라서, 출력단 (100) 의 만족스러운 동작에 필요한 최소 전압은 VGS+ 2*VDS sat이다.
도 2 의 회로 구현에서, 전류 소스 (105) 는 MOS 장치 (M11) 에 의해 구현된다. 그러나, 앞에서 살펴본 바와 같이, 전류 소스 (105) 는 소정의 바이어스 전류를 발생하기 위해 전원공급기에 결합되어 있는 외부의 사용자-선택형 레지스터와 같이, 레지스터에 의해 구현될 수도 있다.
도 2 의 회로 구현에 도시되어 있는 전원공급기는 각각이 0.9 V 레벨을 발생하는 전압 소스 (V4 및 V5) 에 의해 형성되는 바이폴라 공급기이다. 따라서, 1.8 V 의 공급 전압이 ±0.9 V 공급기의 형태로 발생된다. 출력 MOS 장치 (112 및 114) 는 각각 PMOS 및 NMOS 장치로서 도 2 의 회로에 구현된다. 상술한 바와 같이, 출력단 (100) 의 최대 출력 전압은 전원공급기 및 출력 장치 (112 및 114) 의 포화 전압에 의해 결정된다. MOS 출력 장치 (112 및 114) 는 비선형 동작 상태로 유지하는 것이 바람직하다. 이러한 제약 사항은 MOS 출력 장치 (112 및 114) 에 의해 발생되는 최대 출력 전류를 제한함으로써 충족될 수 있다. 다른 방법으로는, 상술한 바와 같이, MOS 출력 장치 (112 및 114) 의 기하학적 구조 (geometry) 를 변경할 수도 있다.
200 nA 의 전류 z 및 1.8 V 의 공급 전압을 가진 도 2 의 회로에 대한 SPICE시뮬레이션은 (차동 입력단을 포함하여) 3.5 ㎂ 의 대기 전류 및 (±300 ㎂ 의 부하 전류를 갖는) 2 ㏀ 부하에 대해 1.2 V 의 출력 전압 스윙을 나타내었다. 또한, 본 시뮬레이션은 150 KHz 의 이득-대역폭의 곱을 나타내었다. 4 pF 밀러 캐패시터 (Miller capacitor) 가 연산 증폭기를 보상하는데 이용된다.
도 1 을 참조하여 상술한 바와 같이, 동일한 대기 전류를 유지하면서 공급 전압을 증가시킴으로써, 부하상의 최대 전류를 증가시킬 수 있고, 대기 전류를 증가시켜 회로의 왜곡을 낮출 수 있다. 회로의 나머지 부분은 변형하지 않으면서 전류 소스 (z) 만을 단순히 변경하여, 대기 전류를 변경시킬 수 있다. 따라서, 연산 증폭기로서 구현된 조화 평균 클래스 AB-출력단 증폭기의 성능을, 바이어스 전류 (z) 및/또는 공급 전압만을 변경하는 것에 의해, 특정 애플리케이션에 맞출 수 있다.
도 3 및 도 4 는 본 발명의 출력단 (100) 에 대한 상이한 애플리케이션을 나타낸다. 도 3 은 오디오 신호를 증폭하는데 이용되는 조화 평균 클래스-AB 출력단 (100) 의 개략도이다. 명료화를 위해, 도 3 및 도 4 에서 출력단 (100) 은 블록 형태로만 표시된다. 도 3 을 참조하면, 오디오 입력 신호 (120) 가 출력단 (100) 에 제공된다. 입력 신호 (120) 는, 예를 들어, 도 2 에 도시되어 있는 차동 입력단 (116) 으로부터 유도될 수 있다. 신호의 소스에 상관없이, 입력 신호 (120) 가 출력단 (100) 에 제공된다. 입력 신호 (120) 는 MOS 장치 (106) 에 인가되는 입력 전압 (Vin) 으로서 인가될 수 있다 (도 1 참조). 출력단 (100) 은 오디오 출력 신호 (122) 를 발생한다. 출력 신호 (122) 는 도 1 의 회로에서의 Vout과 같이, 전압 형태일 수도 있다. 출력 신호 (122) 는 오디오 회로 (124) 에 결합되어 있다. 오디오 회로 (124) 는 스피커와 같은 출력 트랜스듀서, 또는 오디오 전치 증폭기 (preamplifier), 믹서, 전력 증폭기, 음향-효과 회로 등과 같은 부가적인 다른 전자 회로를 구비할 수 있다. 이들 장치 모두는 업계에 공지되어 있으므로 여기에서 상세히 설명할 필요는 없다. 상술한 바와 같이, 본 발명은 많은 형태의 상이한 오디오 회로 (124) 에 결합될 수 있는 신규한 출력단 (100) 에 관한 것이다.
통상적인 오디오 애플리케이션은 1 차적 고려사항으로서 낮은 왜곡을 그리고 2 차적 고려사항으로서 높은 이득을 요한다. 선택된 소정 레벨 이상으로 대기 전류를 증가시키는 것에 의해, 출력단 (100) 의 이득은 감소하지만, 출력단 (100) 의 출력 신호 (122) 는 원래의 입력 신호 (120) 에 더 충실해짐으로써, 청취자의 귀에 더 즐거울 수 있다.
도 4 는 전력 제어 신호를 증폭하는데 이용되는 조화 평균 클래스-AB 출력단 (100) 의 개략도이다. 도 4 에서도 출력단 (100) 은 블록 형태로 도시되어 있다. 전력 제어 입력 신호 (130) 가 출력단 (100) 에 제공된다. 도 3 을 참조하여 상술한 바와 같이, 출력단 (100) 에 제공되는 신호는 임의의 공지 회로로부터 공급되는 것일 수 있다. 도 2 의 개략도에는 차동 입력단 (116) 이 전력 제어 입력 신호 (130) 를 제공하는 회로의 일례가 도시되어 있다. 전력 제어 입력 신호 (130) 는 MOS 장치 (106) 에 인가되는 Vin과 같이, 전압 형태를 취할 수 있다 (도 1 참조). 출력단 (100) 은 전력 제어 출력 신호 (132) 를 발생한다. 예시적인 실시형태에서, 전력 제어 출력 신호 (132) 는 도 1 의 회로에서의 Vout과 같이 전압 형태일 수 있다. 전력 제어 출력 신호 (132) 는 전력 제어 회로 (134) 에 결합된다. 전력 제어 회로 (134) 는, 예를 들어, 전원공급기의 패스 트랜지스터, 서보모터, 스테퍼 (steppper) 모터의 전력 트랜지스터 등을 포함할 수 있다. 이러한 장치의 동작은 업계에 널리 공지되어 있으므로 여기에서는 더 상세히 설명하지 않는다. 상술한 바와 같이, 본 발명은 출력단 (100) 에 관한 것이므로, 임의 형태의 구체적 전력 제어 회로 (134) 에 의해 한정되지 않는다.
통상적인 전력 제어 애플리케이션은 1 차적 고려사항으로서 높은 출력 전류를 그리고 2 차적 고려사항으로서 낮은 왜곡을 요한다. 낮은 주파수 응답과 최소 왜곡은 일반적으로, 전력 애플리케이션에서의 주된 관심사가 아니다. 그러나, 낮은 대기 전류를 유지하며 높은 최대 전류 대 대기 전류비를 갖는 것이 바람직하다. 따라서, 사용자는, 전력 제어 애플리케이션에 대한 대기 전류를 최소화하기 위해, 상술한 방식으로 대기 전류 (z) 를 변경할 수 있다. 공급 전압을 증가시킴으로써, 출력단 (100) 은 증가된 출력 전류를 발생하며, 그에 따라, 전력 제어 출력 신호 (132) 는 다수의 전력 제어 애플리케이션에 적합해진다.
따라서, 본 발명의 출력단 (100) 은 다양하고 상이한 전기 회로 애플리케이션을 위해 용이하게 변경될 수 있다. 변경된 선형 루프 구성은, MOS 장치의 사용으로 높은 출력 전류-대-대기 전류비가 가능하도록 하는 한편, 저전압 동작을 가능하게 한다.
이상의 상세한 설명에서 다양한 실시형태와 본 발명의 이점들을 설명하기는 했지만, 이는 단지 설명을 위한 것이므로, 세부 사항이 변경될 수 있으나, 이 또한 넓은 의미의 본 발명의 원리내이다. 따라서, 본 발명은 첨부된 청구범위에 의해서만 한정되어야 한다.

Claims (22)

  1. 트랜스리니어 루프 (translinear loop) 를 구성하는 제 1, 제 2, 제 3 및 제 4 MOS 트랜지스터 장치;
    제 1 전압 공급기 및 출력 노드에 결합되어 있는 제 1 출력 회로; 및
    제 2 전압 공급기 및 상기 출력 노드에 결합되어 있는 제 2 출력 회로를 구비하고,
    상기 제 1 MOS 장치는 제 1 제어 전류를 전달하고, 상기 제 2 MOS 장치는 제 2 제어 전류를 전달하며, 상기 제 3 MOS 장치는 상기 제 1 및 제 2 제어 전류의 합과 동일한 전류를 전달하고, 상기 제 4 MOS 장치는 바이어스 전류를 전달하며,
    상기 제 1 출력 회로는 상기 제 1 제어 전류에 기초하여 제 1 출력 전류를 공급하고,
    상기 제 2 출력 회로는 상기 제 2 제어 전류에 기초하여 제 2 출력 전류를 공급하는, 클래스-AB 출력단을 가진 회로.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 출력 회로는 전류 미러 (current mirrors) 이고,
    상기 제 1 및 제 2 출력 전류는 상기 제 1 및 제 2 제어 전류와 각각 동일한, 클래스-AB 출력단을 가진 회로.
  3. 제 1 항에 있어서,
    상기 MOS 장치는 NMOS 장치인, 클래스-AB 출력단을 가진 회로.
  4. 제 1 항에 있어서,
    상기 MOS 장치는 약한 반전 모드에서 동작하는, 클래스-AB 출력단을 가진 회로.
  5. 제 1 항에 있어서,
    상기 제 1 전압 공급기에 제공하기 위해, 2*VGS+ VDS sat보다 낮은 전압의 공급 전압을 더 구비하는, 클래스-AB 출력단을 가진 회로.
  6. 제 1 항에 있어서,
    상기 제 1 전압 공급기에 제공하기 위해, VGS+ 2*VDS sat와 동일한 전압의 공급 전압을 더 구비하는, 클래스-AB 출력단을 가진 회로.
  7. 제 1 항에 있어서,
    상기 바이어스 전류는 바이어스 전류의 사용자 선택을 허용하도록 프로그램가능한, 클래스-AB 출력단을 가진 회로.
  8. 제 1 항에 있어서,
    상기 출력단의 대기 전류는 상기 바이어스 제어 전류에 의해 설정되며,
    상기 바이어스 전류는, 상기 회로의 왜곡 레벨을 낮추기 위해, 선택된 소정 레벨 이상으로 증가되는, 클래스-AB 출력단을 가진 회로.
  9. 제 8 항에 있어서,
    오디오 회로를 더 구비하고,
    상기 출력 노드는 상기 오디오 회로에 결합되어 있는, 클래스-AB 출력단을 가진 회로.
  10. 조화 평균 관계를 갖는 제 1 및 제 2 제어 전류를 발생하기 위해, 트랜스리니어 루프를 구성하는 복수개의 MOS 트랜지스터 장치;
    제 1 전압 공급기 및 출력 노드에 결합되어 있는 제 1 출력 회로; 및
    제 2 전압 공급기 및 상기 출력 노드에 결합되어 있는 제 2 출력 회로를 구비하고,
    상기 제 1 출력 회로는 상기 제 1 제어 전류에 기초하여 제 1 출력 전류를 공급하며,
    상기 제 2 출력 회로는 상기 제 2 제어 전류에 기초하여 제 2 출력 전류를 공급하는, 클래스-AB 출력단을 가진 회로.
  11. 제 10 항에 있어서,
    상기 제 1 및 제 2 출력 회로는 전류 미러이고,
    상기 제 1 및 제 2 출력 전류는 상기 제 1 및 제 2 제어 전류와 각각 동일한, 클래스-AB 출력단을 가진 회로.
  12. 제 10 항에 있어서,
    상기 MOS 트랜지스터 장치는 NMOS 장치인, 클래스-AB 출력단을 가진 회로.
  13. 제 10 항에 있어서,
    상기 MOS 장치는 약한 반전 모드에서 동작하는, 클래스-AB 출력단을 가진 회로.
  14. 제 10 항에 있어서,
    상기 제 1 전압 공급기에 제공하기 위해, 2*VGS+ VDS sat보다 낮은 전압의 공급 전압을 더 구비하는, 클래스-AB 출력단을 가진 회로.
  15. 제 10 항에 있어서,
    상기 제 1 전압 공급기에 제공하기 위해, VGS+ 2*VDS sat와 동일한 전압의 공급 전압을 더 구비하는, 클래스-AB 출력단을 가진 회로.
  16. 제 10 항에 있어서,
    상기 제 1 전압 공급기는 1.8 V 이고, 상기 제 2 전압 공급기는 접지 기준인, 클래스-AB 출력단을 가진 회로.
  17. 제 10 항에 있어서,
    상기 제 1 및 제 2 출력 회로는 각각 제 1 및 제 2 출력 MOS 장치를 구비하고,
    상기 출력 노드에서의 최대 출력 전압 범위는 상기 제 1 및 제 2 전압 공급기간의 차이에서 상기 제 1 및 제 2 MOS 출력 장치의 포화 전압을 감산한 것과 실질적으로 동일한, 클래스-AB 출력단을 가진 회로.
  18. 제 10 항에 있어서,
    상기 복수개 MOS 트랜지스터 장치는 제 1, 제 2, 제 3 및 제 4 MOS 트랜지스터 장치를 구비하고,
    상기 제 1 MOS 트랜지스터 장치는 상기 제 1 제어 전류에 결합되어 있고, 상기 제 2 MOS 트랜지스터 장치는 상기 제 1 및 제 2 제어 전류의 합과 동일한 전류에 결합되어 있으며, 상기 제 3 MOS 트랜지스터 장치는 상기 제 2 제어 전류에 결합되어 있고, 상기 제 4 MOS 트랜지스터 장치는 바이어스 제어 전류에 결합되어 있는, 클래스-AB 출력단을 가진 회로.
  19. 제 18 항에 있어서,
    상기 제 2 및 제 3 MOS 장치의 소스는 바이어스 전압에 결합되어 있는, 클래스-AB 출력단을 가진 회로.
  20. 제 10 항에 있어서,
    상기 출력단의 대기 전류는 바이어스 제어 전류에 의해 설정되는, 클래스-AB 출력단을 가진 회로.
  21. 제 20 항에 있어서,
    오디오 회로를 더 구비하고,
    상기 바이어스 전류는 상기 오디오 회로에 이용하기 위한 회로의 왜곡 레벨을 낮추기 위해, 선택된 소정 레벨 이상으로 증가되는, 클래스-AB 출력단을 가진 회로.
  22. 제 20 항에 있어서,
    전력 제어 회로를 더 구비하고,
    상기 출력 노드는 상기 전력 제어 회로에 결합되어 있는, 클래스-AB 출력단을 가진 회로.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5028189B2 (ja) * 2007-08-30 2012-09-19 オンセミコンダクター・トレーディング・リミテッド 増幅回路
US7737784B2 (en) * 2008-10-09 2010-06-15 Maxim Integrated Products, Inc. Self configuring output stages of precision amplifiers
US9438189B2 (en) 2012-07-26 2016-09-06 Qualcomm Incorporated Low voltage multi-stage amplifier
CN114640329B (zh) * 2022-05-18 2022-08-12 深圳市时代速信科技有限公司 一种驱动电路、驱动芯片以及电子设备

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4857861A (en) 1987-09-23 1989-08-15 U. S. Philips Corporation Amplifier arrangement with improved quiescent current control
NL9001966A (nl) 1990-09-06 1992-04-01 Philips Nv Versterkerschakeling.
KR940001816B1 (ko) * 1991-07-26 1994-03-09 삼성전자 주식회사 슬루우레이트 스피드엎 회로
US5486790A (en) * 1994-02-10 1996-01-23 Philips Electronics North America Corporation Multistage amplifier with hybrid nested miller compensation
US5561396A (en) * 1995-04-27 1996-10-01 Philips Electronics North America Corporation Rail-to-rail input stages with gm -control by multiple input pairs
US5631607A (en) * 1995-09-06 1997-05-20 Philips Electronics North America Corporation Compact GM-control for CMOS rail-to-rail input stages by regulating the sum of the gate-source voltages constant
US5880627A (en) * 1995-12-27 1999-03-09 Texas Instruments Incorporated Low power op-amp circuit with boosted bandwidth
US5699015A (en) 1996-03-19 1997-12-16 Motorola, Inc. Low voltage operational amplifier and method
US5734297A (en) * 1996-03-29 1998-03-31 Philips Electronics North America Corporation Rail-to-rail input stages with constant gm and constant common-mode output currents
US5825246A (en) * 1996-08-19 1998-10-20 Motorola, Inc. Low voltage class AB amplifier
US5856749A (en) * 1996-11-01 1999-01-05 Burr-Brown Corporation Stable output bias current circuitry and method for low-impedance CMOS output stage
US6259322B1 (en) * 1999-10-28 2001-07-10 Texas Instruments Incorporated Current efficient, ultra low noise differential gain amplifier architecture
US6556081B2 (en) * 2000-12-15 2003-04-29 Texas Instruments Incorporated Single-ended, ultra low voltage class AB power amplifier architecture having a common-mode feedback quiescent current control circuit
US6414552B1 (en) * 2001-11-16 2002-07-02 Dialog Semiconductor Gmbh Operational transconductance amplifier with a non-linear current mirror for improved slew rate
US6437612B1 (en) * 2001-11-28 2002-08-20 Institute Of Microelectronics Inductor-less RF/IF CMOS buffer for 50Ω off-chip load driving

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US7012465B2 (en) 2006-03-14

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Patent event code: PC12021R01D

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