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KR20040063784A - 반도체장치 - Google Patents

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KR20040063784A
KR20040063784A KR1020030101199A KR20030101199A KR20040063784A KR 20040063784 A KR20040063784 A KR 20040063784A KR 1020030101199 A KR1020030101199 A KR 1020030101199A KR 20030101199 A KR20030101199 A KR 20030101199A KR 20040063784 A KR20040063784 A KR 20040063784A
Authority
KR
South Korea
Prior art keywords
semiconductor device
circuit board
metal plate
circuit
via holes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
KR1020030101199A
Other languages
English (en)
Inventor
이토마코토
세키구치타케시
사와다슈사쿠
Original Assignee
스미토모덴키고교가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스미토모덴키고교가부시키가이샤 filed Critical 스미토모덴키고교가부시키가이샤
Publication of KR20040063784A publication Critical patent/KR20040063784A/ko
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Abstract

본 발명은, 시스템인패키지(SIP)에 있어서의 기능을 손상하는 일없이, 디바이스의 방열을 효과적으로 실시할 수 있는 반도체장치를 제공하는 것을 과제로 한 것이며, 그 해결수단에 있어서, 제 1과 제 2의 면을 금속이 충전된 복수의 비아홀 (6)로 전기적으로 접속된 회로기판(1)과, 제 1의 면(1a)에 탑재된 반도체디바이스 (2)를 구비하고, 제 1의 면(1a)을 반도체디바이스(2)와 함께 수지(4)에 의해 밀봉해서 이루어지는 반도체장치로서, 반도체디바이스(2)를 제 1의 면(1a)에 금속제판 (5)을 개재하여 탑재한다. 금속제판(5)은, 구리판 또는 구리텅스텐판으로 형성하여, 다수의 비아홀(6)에 접촉시켜서 방열시키는 방법을 특징으로 한 것이다.

Description

반도체장치{SEMICONDUCTOR APPARATUS}
본 발명은, 양면을 복수의 비아홀로 전기적으로 접속한 회로기판에 반도체디바이스를 탑재하여, 수지로 밀봉한 반도체장치에 관한 것이다.
lGHz를 초과하게 되는 고주파대역의 신호를 증폭하는 증폭기로서, 예를 들면, 하이브리드 IC로 불리는 형태로 구성하는 것이 알려져 있다(예를 들면, 특허문헌 1참조). 상기 특허문헌 1에서는, 회로기판 위에 트랜지스터 등의 증폭소자와, 콘덴서·저항 등의 능동소자를 일체로 탑재하고, 이 회로기판의 전체를 금속제의 덮개로 가려서, 회로기판을 금속판 등의 위에 얹어 접지전위로 하는 동시에, 상기 금속제의 덮개로 전체를 차폐하고 있다. 증폭기에의 신호, 공급전원 등은, 회로기판의 옆쪽으로 돌출하고 있는 리드핀을 개재하여 실시된다.
이 종류의 하이브리드 IC의 형태에 있어서는, 신호주파수가 높게 되면, 회로기판의 옆쪽으로 돌출하고 있는 리드핀을 신호가 전파하므로, 이 리드핀의 임피던스정합이 문제가 된다. 증폭기 내의 회로배선, 이 증폭기를 탑재하여 증폭기와의 사이에서 신호의 수수를 실시하는 회로판(이하, 머더보드라고 함) 상에서는, 배선패턴의 전송임피던스는 정상적으로 유지할 수 있다. 그러나, 공기 중에 노출상태의 리드핀에서는, 전송임피던스를 규정치로 유지할 수 없어서, 이 리드핀의 개소에서 신호의 반사 등이 발생하여 회로특성에 중대한 영향을 미치게 된다.
또, 최근에는, 시스템인패키지(이하, SIP라고 함)인 반도체회로의 밀봉방법이 제안되어 일부 실용화되기에 이르고 있다(예를 들면, 특허문헌 2참조). 이 방법은, 미리 회로패턴이 형성된 회로기판의 한 면 위에, 베어칩형상의 능동소자, 칩콘덴서, 칩저항, 칩인덕터 등의 수동소자를 미리 표면 실장하고, 이 탑재부분을 수지로 밀봉하여 패키지로 하는 것이다. 표면 실장된 회로소자는, 회로기판에 형성된 비아홀에 의해 회로기판의 이면과 전기적으로 접속되어 있다.
패키지는, 비교적 넓은 면적의 회로기판 위에 동일한 회로패턴을 다수 형성하여, 그 각각에 대해 회로소자를 탑재한 후, 이 회로소자를 가리도록 표면을 수지밀봉하고, 마지막에 개개의 회로패턴에 따라서 회로기판을 분리함으로써, 마치 집적회로를 제조하는 것과 같은 동일한 증폭기를 다량으로 생산할 수 있게 된다. 이 패키지가 탑재되는 머더보드와의 전기적인 접속은, 패키지를 머더보드에 표면 실장함으로써 실현된다.
이 SIP에 있어서는, 예를 들면, 증폭기와 이 증폭기가 탑재되는 머더보드와의 사이의 신호의 수수는, 패키지의 회로기판 중에 형성된 비아홀의 선단부분에 땜납볼을 형성해 두고, 머더보드와의 사이에 표면 실장을 실시함으로써 실현된다. 따라서, 종래의 하이브리드 IC에 있어서의 공기 중에 노출된 리드핀을 개재하여 신호가 전파하는 구성과 비교하면, 그 거리를 짧게 할 수 있을 뿐만아니라, 회로기판의 유전율과 비아홀의 직경, 인접비아홀과의 거리의 관계로부터, 전송임피던스를 규정치로 하는 것도 곤란하지 않다.
[특허문헌 1]
특개평10-70220호 공보
[특허문헌 2]
특개2001-156208호 공보
그러나, 이와 같은 SIP에 의한 방법에는 다음과 같은 문제가 발생한다. 즉, GaAsFET를 사용한 고주파고출력증폭기에 있어서는, 트랜지스터의 소비전력이 수 W에 이르는 경우도 있어서, 반도체디바이스(이하, 간단하게 디바이스라고 함)의 발열을 효과적으로 증폭기 외부로 방출하지 않으면, 디바이스의 동작온도가 소정치 (접합온도 Tj=125℃)를 초과하여 디바이스 파괴에 이르러 버린다. 파괴에 이르지 않아도, 특성이 열화하여, 정상온도 시와 비교해서 증폭기의 성능이 열화해 버리게 된다.
종래의 특허문헌 1에 표시된 바와 같은 하이브리드 IC의 구성에 있어서는, 회로기판의 하부면 전체가 접하는 금속판을 형성하고 있고, 이 금속판에 디바이스로부터의 발열을 확산시킴으로써, 효과적으로 방열을 실시하고 있었다. 그러나, SIP에 있어서는, 디바이스가 비아홀을 가지는 회로기판 위에 탑재하는 것이 필수이기 때문에, 하이브리드 IC와 같은 효과적인 방열대책을 세울 수가 없다.
디바이스 탑재면의 비아홀의 개수를 늘리고, 또, 인접비아홀과의 간격을 좁힘으로써, 비아홀을 방열수단으로서 사용하는 방법이 제안되고 있지만, 디바이스면적과 비아홀직경을 비교하면, 디바이스 탑재면의 바로 밑에 형성할 수 있는 비아홀의 개수에는, 자연히 한계가 있다. 또, 비아홀직경을 가늘게 해서 비아홀수를 증가시키는 것은, 방열대책 상에서는 비아홀의 전체단면적으로 방열효과가 결정되므로 무의미한 대책이 된다.
본 발명은, 상기 설명한 실정에 비추어서 이루어진 것으로서, SIP에 있어서의 기능을 손상시키는 일없이, 디바이스의 방열을 효과적으로 실시할 수 있는 반도체장치의 제공을 과제로 한다.
도 1은, 본 발명에 의한 반도체장치의 실시형태의 개략을 설명하는 도면
도 2는, 본 발명에 의한 반도체디바이스의 탑재형태를 설명하는 도면
도 3은, 본 발명에 사용하는 회로기판의 일예를 표시하는 도면
도 4는, 본 발명의 반도체장치의 방열효과를 검증한 도면
도 5는, 방열효과의 비교예를 검증한 도면
<도면의 주요부분에 대한 부호의 설명>
1: 회로기판 1a: 제 1의 면(상부면)
1b: 제 2의 면(이면) 2: 반도체디바이스(디바이스)
3: 회로소자 4: 밀봉수지
5: 금속제판 6: 비아홀
7: 본딩와이어 8: 회로패턴
9: 땜납범프 10: 머더보드
11: 배선패턴
본 발명에 의한 반도체장치는, 제 1과 제 2의 면을 금속이 충전된 복수의 비아홀로 전기적으로 접속된 회로기판과, 제 1의 면에 탑재된 반도체디바이스를 구비하고, 제 1의 면을 반도체디바이스와 함께 수지에 의해 밀봉하여 이루어지는 반도체장치로서, 반도체디바이스를 제 1의 면에 금속제판을 개재하여 탑재하도록 한 것이다. 또, 금속제판(5)은, 구리판 또는 구리텅스텐판으로 형성하여, 다수의 비아홀 (6)에 접촉시켜 방열시킨다.
(발명의 실시의 형태)
도면에 의해 본 발명의 실시의 형태를 설명한다. 도 1은 SIP에 의해 제조된 반도체장치의 개략을 설명하는 도면, 도 2는 반도체디바이스의 탑재형태를 설명하는 도면, 도 3은 반도체장치의 이면으로부터 본 회로기판의 일예를 표시한 도면이다. 도면 중, (1)은 회로기판, (1a)는 제 1의 면(상부면), (1b)는 제 2의 면 (이면), (2)는 반도체디바이스, (3)은 회로소자, (4)는 밀봉수지, (5)는 금속제판, (6)은 비아홀, (7)은 본딩와이어, (8)은 회로패턴, (9)는 땜납범프, (10)은 머더보드, (11)은 배선패턴을 표시한다.
도 1은, SIP에 의한 최종형태의 반도체장치의 개략을 표시하고, 제 1의 면(1a)(이하, 상부면이라고 함)과 제 2의 면(1b)(이하, 이면이라고 함)을 가지는 회로기판(1)의 상부면(1a)에, 트랜지스터 등의 반도체디바이스(2)(이하, 간단하게 디바이스로 약칭함)를 탑재하고, 이 밖에, 필요에 따라서 칩저항이나 칩콘덴서 등의 회로소자(3)를 탑재하여 구성된다. 디바이스(2)는, 회로기판(1)의 상부면(1a)에 표면 실장에 의해 탑재되고, 디바이스(2)의 상부면의 단자전극과 회로기판(1)의 상부면(la)에 노출하고 있는 비아홀(6)에 본딩와이어(7) 등으로 접속된다. 또, 칩형상의 회로소자(3) 등도 표면 실장으로 접속된다. 도 1에서는, 디바이스(2)로부터의 본딩와이어(7)가 직접 비아홀(6)에 접속하는 예를 표시하고 있지만, 비아홀(6)로부터 길게 뻗는 회로패턴(8)에 접속하도록 해도 된다.
본 발명에 있어서는, 디바이스(2)는, 이후 설명하는 금속제판(5)을 개재하여 회로기판(1)에 탑재된다. 회로기판(1)의 상부면(1a)에는 밀봉수지(4)가 부여되어, 디바이스(2) 및 회로소자(3) 등이 모두 밀봉된다. 도 1에 표시하는 반도체장치는, 큰 회로기판 위에 다수의 디바이스(2), 회로소자(3) 등을 탑재하여 밀봉수지(4)로 밀봉한 후, 각 반도체장치 단위로 밀봉수지(4)와 회로기판(1)을 동시에 분리해서 작성할 수 있다. 이 경우, 회로기판(1)과 밀봉수지(4)의 외형치수는 동일하여, 얇은 직사각형 형상의 외관을 나타낸 것이 된다.
회로기판(1)의 상부면(1a)에는, 디바이스(2) 및 회로소자(3)를 접속함으로써, 예를 들면, 고주파고출력증폭기를 얻게 되는 회로패턴(8)이 형성되어 있다. 또, 도 2에 표시한 바와 같이, 이면(1b)에는, 머더보드(10) 등의 배선패턴(11)과 전기적으로 접속되는 땜납범프(9) 등이 형성되어 있다. 그리고, 회로패턴(8)을 포함한 상부면(1a)쪽과 이면(1b)쪽의 소정 개소는, 내부에 Au 등의 금속도체가 충전된 비아홀(6)에 의해 전기적으로 접속되고 있다.
상기의 반도체장치를 머더보드(10) 위에 표면 실장함으로써, 소정의 회로접속이 얻어져, 머더보드(10) 등의 장치 외부와 반도체장치와의 신호, 전원의 수수는, 회로기판(1)의 이면(1b)에 노출하고 있는 비아홀(6)에 의해 실시된다. 비아홀 (6)의 선단부분에 형성된 땜납범프(9)는, 땜납리플로에 의해 머더보드(10)의 배선패턴(11)과의 사이에서 전기접속을 형성할 수 있다. 반대로 땜납범프(9)는, 머더보드(10)쪽의 배선패턴(11)의 소정 개소에 형성해 두고, 이 땜납범프(9)와 비아홀(6)의 위치를 맞추어 땜납리플로에 의해 접속할 수도 있다.
도 3에 표시한 바와 같이, 회로기판(1)에는, 용도에 맞추어 복수종류의 비아홀(6)을 형성할 수 있다. 예를 들면, 디바이스(2)가 탑재되는 중앙부분의 영역 A에는, 피치 P1(예를 들면, 0.15㎜)의 그리드로 직경 D1(예를 들면, 0.125㎜)의 비아홀(6a)을 조밀하게 형성한다. 그 외의 영역 B에는, 피치 P2(예를 들면, 0.25㎜)의 그리드로 직경 P2(0.15㎜)의 비아홀(6b)을 형성한다.
회로기판(1)의 영역 A의 상부면(1a)에는, 금속제판(5)을 개재하여 디바이스 (2)가 탑재된다. 금속제판(5)이 회로기판(1)의 상부면(1a)에 노출한 비아홀(6) 내의 충전금속과 접촉함으로써, 디바이스(2)로부터의 발열을, 효과적으로 회로기판 외에 방출시킬 수 있다. 또, 이 영역 A의 비아홀(6)을, 도면에 표시한 바와 같이 조밀하게 형성하면, 금속제판(5)이 다수의 비아홀(6)과 접촉하게 되므로, 방열효과를 더 높일 수 있다.
금속제판(5)과 비아홀(6)과의 접속은, 예를 들면, AuSn합금을 사용해도 되지만, 통상의 땜납으로 실시해도 된다. 비아홀(6) 내의 충전금속으로서는, 금 등이 일반적이지만, 열전도성, 전기도전성이 좋은 금속이면 된다. 또, 영역 B에서는, 도3에서는 모든 그리드점에 비아홀(6)을 형성한 예를 표시했지만, 회로기판 1의 상부면(1a)에 형성되는 회로패턴(8)에 대응하여, 한정된 소정의 그리드점에 형성되어 있으면 된다.
회로기판(1)의 재료로서는, 예를 들면, FR4(수지명)가 일반적이지만, 이것에 한정될 필요는 없어서, 일반적인 기판재료를 사용해도 된다. 회로기판(1)의 두께는, 통상 0.5㎜정도이며, 비아홀(6)이 형성되어 있는 영역 이외의 개소에 대해서는, 배선층을 복수 가지는 다층회로기판을 사용하는 것도 가능하다.
또, 밀봉수지(4)로서는, 일반적인 에폭시수지 등을 사용할 수 있다. 밀봉수지(4)의 두께는, 약 0.7㎜정도이다. 밀봉수지(4)의 표면은 평탄하게 되고, 표면에 메이커명, 상품번호 등이 부여된다.
본 발명에 있어서는, 상기 설명한 바와 같이, 디바이스(2)를 회로기판(1)에 금속제판(5)을 개재하여 탑재하고, 디바이스(2)의 발열을 금속제판(5)에 전열하여, 외부에 방열시키도록 하는 것을 특징으로 하고 있다. 금속제판(5)의 면적은, 디바이스(2)보다도 넓은 면적이고 또한, 디바이스 전체가 이 금속제판(2) 위의 탑재되어 있는 것이 바람직하다. 이와 같은 형상에 의해, 디바이스(2)에 의한 발열을 효과적으로 회로기판 외부에 방열시킬 수 있다. 또, 금속제판(5)의 두께는, 0.3㎜정도가 조립 시의 핸들링의 용이성이라는 점에서 바람직하다. 두께가 너무 얇은 경우에는, 핸들링이 곤란해질 뿐만이 아니라, 열저항이 높아져서, 디바이스(2)로부터의 발열을 효과적으로 금속제판 전체에 방열할 수 없게 된다.
금속제판(5)으로서는, 구리판 또는 구리텅스텐판인 것이 바람직하다. 구리(Cu)는 그 열전도율이 높고, 가격적인 면에서도 염가로서, 디바이스의 발열을 효율적으로 방열할 수 있다. 구리텅스텐(CuW)은, Cu만큼은 열전도율은 높지 않지만, 디바이스(2)와의 열팽창율의 차이가 작은 재료이며, 디바이스(2)를 구성하는 주재료인, 예를 들면, CaAs(갈륨비소)나 Si 등의 열팽창율에 근접할 수 있다. 따라서, 디바이스(2)의 발열에 의한 주위온도의 상승이 일어났다고 해도, 열팽창율의 차이에 기인하는 디바이스(2)에서의 기계적 응력을 저감하는 것이 가능해져, 신뢰성이 높은 반도체장치를 얻을 수 있다.
덧붙여서, CaAs의 열팽창율(선팽창율)은, 6.8( ×10-6/K)이며, CuW의 그것은, 5.0 ∼ 8.5( ×10-6/K)이다. 한편, Cu는 약 16( ×10-6/K)과 1자릿수 큰 열팽창율을 표시하고, 에폭시수지 등의 수지에 이르러서는 30 ∼ 200( ×10-6/K)으로 넓은 범위이며, 또한 CaAs에 대해서 1자릿수이상 큰 값을 가지고 있다. 이와 같이 금속제판(5)으로서 Cu를 사용한 경우에는, 그 열전도율특성을 유효하게 이용할 수 있고, CuW를 사용했을 경우에는, 그 열팽창율의 특성을 유효하게 이용할 수 있게 된다.
디바이스(2)의 칩두께는 얇은 것이 바람직하고, 30㎛ ~ 70㎛정도의 얇기로 형성된 것이 바람직하다. 디바이스(2)의 표면쪽에 트랜지스터 등의 디바이스가 제작되고, 이면쪽의 전체면에는, 접합을 위한 두께 1O㎛정도의 금속층(예를 들면, Au층)이 도금되어 있다. 금속제판(5)에는, 예를 들면, AuSn합금을 사용해서 접합된다. 또, 디바이스(2) 내에 이면으로부터 상부면쪽 디바이스의 소정 개소를 향하여관통구멍을 형성하고, 이 관통구멍에 금속층을 형성하여 표면쪽과 이면금속을 직접 접속함으로써, 고주파영역의 전기적 특성이 개선될 뿐만이 아니라, 방열의 면에서도 매우 적합하다.
이상, 본 발명에 의한 반도체장치를, 도면에서는 단체의 디바이스(2)를 탑재한 것으로 설명했지만, 복수개의 디바이스를 집적화한 반도체장치에 대해서도 동일한 구조로 구성할 수 있다. 또한, 회로기판(1)의 중앙부분에 디바이스(2)와 금속제판(5)을 탑재 배치하는 예로 표시했지만, 이 배치에 한정될 필요는 없이, 회로구성 상의 관점에서 임의의 위치에 배치할 수 있다. 또, 복수개의 디바이스(2)를 탑재할 경우에 있어서는, 공통의 넓은 금속제판을 사용해도 되고, 디바이스(2)마다 얹어놓는 금속제판을 이용해도 된다.
도 4 ∼ 도 5는, 본 발명의 방열효과를 검증한 측정결과를 표시하는 도면이다. 도 4(A)는, 금속제판(5)의 면적을 디바이스(2)의 면적의 2배로 한 경우의 온도분포를 표시하는 도면, 도 4(B)는, 금속제판(5)의 면적을 디바이스(2)의 면적의 3배로 한 경우의 온도분포를 표시하는 도면이다. 도 5(A)는 본 발명의 비교예로서, 디바이스(2)를 CuW의 칩캐리어(13)를 개재하여 금속판(12)에 직접 탑재했을 경우의 온도분포를 표시하는 도면, 도 5(B)는 본 발명의 다른 비교예로서, 디바이스(2)를 회로기판(1)에 직접 탑재했을 경우의 온도분포를 표시하는 도면이다. 어느 경우나, 디바이스(2)의 발열부분으로서 6㎛2를 상정하여, 그 영역에 lW의 발열을 일으켰을 때의 각부분의 온도를 표시하고 있다.
도 4에 있어서, 디바이스(2)에는, 고주파영역에서 일반적으로 사용되고 있는 GaAs를 재료로 한 트랜지스터로서, 두께 30㎛, 외형 0.75㎜ × 0.725㎜, 이면 전체에 Au도금한 것을 사용했다. 회로기판(1)에는, 기판재료가 FR4이고, 두께 0.5㎜, 외형 3.5㎜ ×3.5㎜로, 비아홀(6)에 Au충전한 것을 사용했다. 금속제판(5)은, Cu판으로서, 두께 0.5㎜, 면적을 도 4(A)에서는 디바이스(2)의 2배(외형 1.0㎜ × 2.0㎜), 도 4(B)에서는 디바이스(2)의 3배(외형 1.0㎜ ×3.0㎜)로 했다. 디바이스(2)와 금속제판(5)과의 접합, 및, 금속제판(5)과 회로기판(1)의 비아홀(6)과의 접합은, 모두 AuSn합금을 사용하여 실시했다.
도 4(A)는, 금속제판(5)의 면적을 디바이스(2)의 면적의 2배로 한 것이다. 발열부분 근방의 X부분(51℃ ∼), 그 주변의 Y부분(33℃ ∼ 50℃)을 거쳐, Z부분 (28℃ ∼ 32℃)은 금속제판(5)의 거의 전체에 걸쳐서 있었지만, 회로기판(1)의 온도는 30℃이하였다. 또, X부분에서의 최고온도는 61.3℃였다.
도 4(B)는, 금속제판(5)의 면적을 디바이스(2)의 면적의 3배로 한 것이다. 발열부분 근방의 X부분(51℃ ∼), 그 주변의 Y부분(33℃ ∼ 50℃)을 거쳐, Z부분 (28℃ ∼ 32℃)은 금속제판(5)의 디바이스 주변부분만으로 30℃ 전후가 되어 있었지만, 디바이스로부터 분리함에 따라서, 실온에 가까운 온도가 되어 있었다. 또, X부분에서의 최고온도는 60.6℃였다.
도 5에 있어서, 디바이스(2)에는, 도 4와 마찬가지로 고주파영역에서 일반적으로 사용되고 있는 GaAs를 재료로 한 트랜지스터로서, 두께 30㎛, 외형 0.75㎜×0.725㎜, 이면 전체에 Au 도금한 것을 사용했다. 도 5(A)에서는 회로기판을 사용하지 않고, 금속판(12)에 칩캐리어(13)를 사용하여 직접 탑재했다. 이 칩캐리어에는, 두께 0.3㎜으로, 외형 1.0㎜ ×1.0㎜의 CuW를 사용했다. 도 5(B)에서는 금속제판(5)을 사용하지 않고 직접 회로기판(1)에 탑재했다. 이 회로기판은 도 4에 사용한 것과 같은 것을 사용했다. 디바이스(2)와 금속제판(5)과의 접속, 및, 회로기판의 비아홀(6)과의 접속은, 모두 AuSn합금을 사용하여 실시했다.
도 5(A)는, 종래기술의 특허문헌 1에 개시되어 있는 바와 같은 형태를 상정한 것으로서, 넓은 면적의 금속판(12) 위에, CuW의 칩캐리어(13)를 사용하여 디바이스(2)를 탑재하고, 1W의 발열을 시켰을 때의 온도분포를 표시하고 있다. 발열부분 근방의 X부분(51℃ ∼), 그 주변의 Y부분(33℃ ∼ 50℃)에서는, 최고온도가 56.8℃였지만, CuW의 칩캐리어를 사용한 방열대책이 실시되고 있기 때문에, 발열부분 주변 이외는 30℃이하로 억제되어 있었다.
도 5(B)는, 종래기술의 특허문헌 2에 개시되어 있는 바와 같은 형태를 상정한 것으로서, 본 발명에 사용한 회로기판(1) 위에 금속제판(5)을 개재하지 않고 디바이스(2)를 직접 탑재하여, lW의 발열을 시켰을 때의 온도분포를 표시하고 있다. 발열부분 근방의 X부분(51℃ ∼)에서는, 최고온도가 67℃까지 상승하고, 그 주변의 Y부분(33℃ ∼ 50℃)은, 회로기판(2)의 전체에 걸쳐서, 40℃정도까지 상승했다.
이상의 결과에서, 발열이 큰(예를 들면, 1W이상) 디바이스를 사용하여, SIP에 의한 반도체장치를 얻는 경우, 디바이스를 회로기판 위에 직접 탑재하는 구성에서는, 회로기판의 온도상승을 억제하는 것은 어려운 것이 분명하다. 그러나, 도 4(A) 및 도 4(B)의 결과에서, 금속제판을 개재하여, 디바이스를 회로기판 위에 탑재함으로써, 가장 방열효과가 큰 도 5(A)의 대면적의 금속판에 열전도성이 좋은 칩캐리어로 직접 방열시켰을 때의 상태로 접근하는 것이 가능해진다.
그리고, 도 5(A)의 구성에서는 채용할 수 없는 회로기판의 비아홀을 사용한 머더보드에의 표면 실장을, 용이하게 실현할 수 있어서, 반도체장치의 신뢰성을 높인 것으로 할 수 있다. 또, 도 4(A)와 도 4(B)와의 비교에서, 금속제판의 면적을 크게 함으로써, 방열효과를 더욱 더 높이는 것이 가능한 것도 분명해졌다.
상기 설명한 바와 같이, 본 발명에 의하면, 시스템인패키지(SIP)의 기능을 유지하고, 효과적으로 방열할 수 있어서, 신뢰성이 뛰어난 반도체장치를 얻을 수 있다.

Claims (6)

  1. 제 1과 제 2의 면을 금속이 충전된 복수의 비아홀로 전기적으로 접속된 회로기판과, 상기 제 1의 면에 탑재된 반도체디바이스를 구비하고, 상기 제 1의 면을 상기 반도체디바이스와 함께 수지에 의해 밀봉해서 이루어지는 반도체장치로서, 상기 반도체디바이스를 상기 제 1의 면에 금속제판을 개재하여 탑재한 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서, 상기 금속제판은, 상기 반도체디바이스의 탑재면보다도 크고, 상기 반도체디바이스의 탑재면의 전체면이 상기 금속제판에 접하여 탑재되어 있는 것을 특징으로 하는 반도체장치.
  3. 제 1항 또는 제 2항에 있어서, 상기 금속제판은, 상기 제 1의 면의 복수의 상기 비아홀과 접하고 있는 것을 특징으로 하는 반도체장치.
  4. 제 1항 내지 제 3항의 어느 한 항에 있어서, 상기 금속제판은, 구리판인 것을 특징으로 하는 반도체장치.
  5. 제 1항 내지 제 3항의 어느 한 항에 있어서, 상기 금속제판은, 구리텅스텐판인 것을 특징으로 하는 반도체장치.
  6. 제 1항 내지 제 3항의 어느 한 항에 있어서, 상기 회로기판 위에 또 회로소자가 탑재되어 있는 것을 특징으로 하는 반도체장치.
KR1020030101199A 2003-01-06 2003-12-31 반도체장치 Withdrawn KR20040063784A (ko)

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