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KR20040103312A - 반도체 집적회로장치의 제조방법 - Google Patents

반도체 집적회로장치의 제조방법 Download PDF

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KR20040103312A
KR20040103312A KR1020040037143A KR20040037143A KR20040103312A KR 20040103312 A KR20040103312 A KR 20040103312A KR 1020040037143 A KR1020040037143 A KR 1020040037143A KR 20040037143 A KR20040037143 A KR 20040037143A KR 20040103312 A KR20040103312 A KR 20040103312A
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KR
South Korea
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film
wiring
wirings
forming
photomasks
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Withdrawn
Application number
KR1020040037143A
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English (en)
Inventor
자키하라히라쿠
노구치미츠히로
다도코로마사히로
와다나오노리
니시다아키오
Original Assignee
가부시끼가이샤 르네사스 테크놀로지
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 르네사스 테크놀로지 filed Critical 가부시끼가이샤 르네사스 테크놀로지
Publication of KR20040103312A publication Critical patent/KR20040103312A/ko
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Abstract

SRAM의 메모리셀 사이즈를 축소한다.
전송 MISFET(TR1, TR2) 및 구동 MISFET(DR1, DR2)와 그들의 상부에 형성되는 종형 MISFET(SV1, SV2)를 접속하는 중간 도전층이 매립되는 홈(31~35)을 형성할 때, 제1 및 제2의 포토레지스트막을 마스크로 이용한 2회의 에칭으로 홈(32, 33)과 홈(31, 34, 35)을 각각 형성한다. 이것에 의해, 홈(31)과 홈(32, 33)의 최단거리와, 홈(32, 33)과 홈(34)의 최단거리가 노광광의 해상한계보다 작은 경우라도, 모든 홈(31~35)을 정밀도 좋게 형성할 수 있으므로, 동일 메모리셀 내에 배치되는 홈(31~35)의 간격을 노광광의 해상한계 이하까지 축소할 수 있다.

Description

반도체 집적회로장치의 제조방법{A METHOD OF MANUFACTURING A SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은, 반도체 집적회로장치의 제조기술에 관한 것으로, 특히 반도체기판상의 동일 배선층에, 포토리소그래피공정에서 사용하는 노광광의 해상한계 이하의 좁은 간격으로 복수의 배선을 형성하는 공정에 적용하는 유용한 기술에 관한 것이다.
반도체 집적회로의 미세화에 따라, 반도체기판상에 형성되는 전극배선 등의 패턴치수가 포토리소그래피공정에서 사용하는 노광광의 해상한계에 도달해 있기 때문에, 노광광의 해상한계 이하의 패턴치수를 형성할 수 있는 위상시프트기술과, 다중노광기술이 채용되고 있다.
후자의 다중노광기술은, 복수매의 포토마스크를 사용하여 복수회 노광을 반복함으로써 반도체기판상의 포토레지스트막에 노광광의 해상한계 이하의 패턴을 전사하는 기술이며, 예를 들면 문헌1~3 등에 개시되어 있다.
예를 들면 문헌1(일본특허공개 평8-45834호 공보)에는, 차광패턴과 위상 시프트패턴의 서로의 위치를 교체한 제1 및 제2의 포토마스크를 이용하여 포토레지스트막을 중복 노광하고, 다음에, 상기 제1 및 제2의 포토마스크는 패턴의 위치가 다르고, 또 차광패턴과 위상 시프트패턴의 서로의 위치를 교체한 제3 및 제4의 포토마스크를 이용하여 상기 포토레지스트막을 중복 노광함으로써, 노광광의 해상한계 이하의 패턴을 전사하는 4중 노광기술이 개시되어 있다.
(특허문헌1)
일본특허공개 평8-45834호 공보
(특허문헌2)
일본특허공개 2002-134394호 공보
(특허문헌3)
일본특허공개 2002-258462호 공보
동일한 포토레지스트막에 대해서 복수매의 포토마스크를 이용한 복수회 노광을 행하는 상기 다중노광기술은, 포토레지스트막에 전사되는 패턴끼리의 간격이 미세하게 되면, 복수회의 노광에 의한 빛의 상호간섭의 영향에 의해 패턴의 전사 정밀도가 저하한다는 결점이 있다. 즉 종래의 다중노광기술은, 각각의 패턴을 노광광의 해상한계 이하까지 미세화할 수 있어도, 패턴끼리의 간격을 노광광의 해상한계 이하까지 미세화하는 것은 불가능하다.
예컨대, 본 발명자들은 개발중인 SRAM(Static Random Access Memory)은, 메모리셀을 구성하는 6개의 MISFET(Metal Insulator Semiconductor Field Effect Transistor) 중, 2개의 MISFET를 종형구조로 구성하고, 이들 2개의 종형 MISFET를 나머지 4개의 MISFET의 상부에 배치함으로써, 메모리셀 사이즈의 축소를 도모하고 있다.
상기 SRAM은, 본 발명자들이 중간 도전층이라 부르고 있는 8개의 국소배선을 메모리셀 내의 동일 배선층에 형성하고, 이들 중간 도전층의 일부를 통해서 하층의 MISFET와 상층의 MISFET를 접속하는 구조로 되어 있다.
상기와 같은 구조를 가지는 SRAM은, 메모리셀의 사이즈를 축소하려고 한 경우, 동일 배선층에 형성되는 상기 8개의 국소배선의 간격을 노광광의 해상한계 이하까지 축소하는 기술이 요구되지만, 종래의 다중노광기술을 이용해서는, 국소배선끼리의 간격을 노광광의 해상한계 이하까지 축소하는 것이 불가능하다.
본 발명의 목적은, SRAM의 메모리셀 사이즈를 축소하여 고집적화를 추진할 수 있는 기술을 제공하는데 있다.
본 발명의 다른 목적은, 반도체기판상의 동일 배선층에 형성되는 복수의 배선끼리의 간격과, 동일 절연막에 형성되는 복수의 접속구멍끼리의 간격을 축소하는 것에 의해, LSI의 미세화, 고집적화를 추진할 수 있는 기술을 제공하는데 있다.
본 발명의 상기 및 그 이외의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
도1은 본 발명의 일실시형태인 SRAM의 메모리셀의 등가회로도이다.
도2는 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 요부평면도이다.
도3은 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 요부단면도이다.
도4는 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 요부평면도이다.
도5은 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 요부단면도이다.
도6은 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 요부단면도이다.
도7은 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 요부단면도이다.
도8은 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 요부평면도이다.
도9는 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 요부평면도이다.
도10은 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 요부단면도이다.
도11은 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 요부단면도이다.
도12는 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 요부평면도이다.
도13은 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 요부단면도이다.
도14는 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 요부평면도이다.
도15는 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 요부단면도이다.
도16은 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 요부평면도이다.
도17은 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 요부단면도이다.
도18은 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 요부평면도이다.
도19는 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 요부단면도이다.
도20은 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 요부단면도이다.
도21은 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 요부단면도이다.
도22는 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 요부단면도이다.
도23은 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 요부단면도이다.
도24는 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 요부단면도이다.
도25는 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 요부단면도이다.
도26은 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 요부단면도이다.
도27은 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 요부단면도이다.
도28은 본 발명의 다른 실시형태인 SRAM의 제조방법을 나타내는 요부단면도이다.
도29는 본 발명의 다른 실시형태인 SRAM의 제조방법을 나타내는 요부단면도이다.
도30은 본 발명의 다른 실시형태인 SRAM의 제조방법을 나타내는 요부단면도이다.
도31은 본 발명의 다른 실시형태인 SRAM의 제조방법을 나타내는 요부단면도이다.
도32는 본 발명의 다른 실시형태인 SRAM의 제조방법을 나타내는 요부단면도이다.
도33은 본 발명의 다른 실시형태인 SRAM의 제조방법을 나타내는 요부단면도이다.
도34은 본 발명의 다른 실시형태인 SRAM의 제조방법을 나타내는 요부단면도이다.
도35는 본 발명의 다른 실시형태인 SRAM의 제조방법을 나타내는 요부단면도이다.
도36은 본 발명의 다른 실시형태인 SRAM의 제조방법을 나타내는 요부단면도이다.
도37은 본 발명의 다른 실시형태인 SRAM의 제조방법을 나타내는 요부단면도이다.
도38는 본 발명의 다른 실시형태인 SRAM의 제조방법을 나타내는 요부단면도이다.
도39은 본 발명의 다른 실시형태인 SRAM의 제조방법을 나타내는 요부단면도이다.
도40은 본 발명의 다른 실시형태인 SRAM의 제조방법을 나타내는 요부단면도이다.
도41는 본 발명의 다른 실시형태인 SRAM의 제조방법을 나타내는 요부단면도이다.
도42은 본 발명의 다른 실시형태인 SRAM의 제조방법을 나타내는 요부단면도이다.
도43은 본 발명의 다른 실시형태인 메모리 혼재 로직 디바이스의 회로블록을 나타내는 개략 평면도이다.
도44는 본 발명의 다른 실시형태인 배선형성방법을 나타내는 요부단면도이다.
도45는 본 발명의 다른 실시형태인 배선형성방법을 나타내는 요부평면도이다.
도46은 본 발명의 다른 실시형태인 배선형성방법을 나타내는 요부단면도이다.
도47은 본 발명의 다른 실시형태인 배선형성방법을 나타내는 요부평면도이다.
도48은 본 발명의 다른 실시형태인 배선형성방법을 나타내는 요부단면도이다.
도49는 본 발명의 다른 실시형태인 배선형성방법을 나타내는 요부평면도이다.
도50은 본 발명의 다른 실시형태인 배선형성방법을 나타내는 요부단면도이다.
도51은 본 발명의 다른 실시형태인 배선형성방법을 나타내는 요부평면도이다.
도52은 본 발명의 다른 실시형태인 배선형성방법을 나타내는 요부단면도이다.
도53는 본 발명의 다른 실시형태인 배선형성방법을 나타내는 요부평면도이다.
도54는 본 발명의 다른 실시형태인 배선형성방법을 나타내는 요부평면도이다.
도55는 본 발명의 다른 실시형태인 배선형성방법을 나타내는 요부평면도이다.
도56은 본 발명의 다른 실시형태인 배선형성방법을 나타내는 요부단면도이다.
도57의 (a)는 본 발명의 다른 실시형태인 배선형성방법을 나타내는 요부평면도, (b)는 동일한 단면도이다.
도58의 (a)는 본 발명의 다른 실시형태인 배선형성방법을 나타내는 요부평면도, (b)는 동일한 단면도이다.
도59의 (a)는 본 발명의 다른 실시형태인 배선형성방법을 나타내는 요부평면도, (b)는 동일한 단면도이다.
도60은 본 발명의 다른 실시형태인 배선형성방법을 나타내는 요부평면도이다.
도61은 본 발명의 다른 실시형태인 배선형성방법을 나타내는 요부단면도이다.
(부호의 설명)
1 반도체기판
2 소자분리 홈
3 산화실리콘막
4 p형 웰
5 n형 웰
6 게이트 절연막
7A,7B 게이트전극
8 산화실리콘막
9 n-형 반도체영역
10 p-형 반도체영역
13 사이드월스페이서
14 n+형 반도체영역(소스, 드레인)
15 p+형 반도체영역(소스, 드레인)
18 Co실리사이드층
19 질화실리콘막
20 산화실리콘막
21~27 콘택트홀
28 플러그
29 질화실리콘막
30 산화실리콘막
31~37 홈
38,39 포토레지스트막
40 질화실리콘막
41~45 중간 도전층
46,47 제1층 배선
48 베리어층
50 다결정 실리콘막
51a,51b 게이트 인출전극
55 플러그
57 하부 반도체층
58 중간 반도체층
59 상부 반도체층
63 게이트 절연막
66 게이트전극
70 산화실리콘막
71 W막
71A, 71B, 71C 배선
72 질화실리콘막
72a,72b 하드마스크
73a,73b,74 포토레지스트막
75 산화실리콘막
76a,76b 하드마스크
80 플러그
81 질화실리콘막
81a,81b 홀패턴
82,83 포토레지스트막
84,85 콘택트홀
86 플러그
89 제2층 배선
90(Vdd) 전원전압선
100 반도체칩
101 산화실리콘막
102 콘택트홀
103 플러그
104 도전막
105,106 포토레지스트막
107 제1층 배선
108 산화실리콘막
109 콘택트홀
110 플러그
111 제2층 배선
120 질화실리콘막
121,122 포토레지스트막
BLT,BLB 상보성 데이터선
DR1, DR2구동 MISFET
L 활성영역
MC 메모리셀
P1, P2적층체
Qn n채널형 MISFET
Qp p채널형 MISFET
SV1, SV2종형 MISFET
TR1, TR2전송 MISFET
WL 워드선
본원에서 개시되는 발명 중, 대표적인 것의 개요에 대해서 설명하면, 다음과 같다.
본 발명에 의한 반도체 집적회로장치의 제조방법은, 반도체기판상의 동일 배선층에 복수의 배선을 형성할 때,
(a) 상기 복수의 배선을 복수의 그룹으로 분할하고, 상기 복수의 그룹의 각각에 포함되는 배선의 패턴이 형성된 복수매의 포토마스크를 준비하는 공정과,
(b) 상기 복수매의 포토마스크를 이용한 복수회의 포토리소그래피공정에 의해, 상기 복수의 배선을 형성하는 공정을 가지는 것이다.
(발명의 실시형태)
이하, 본 발명의 실시형태를 도면에 의거하여 상세하게 설명한다. 또한 실시형태를 설명하기 위한 전체 도면에서, 동일한 기능을 가지는 부재에는 동일한 부호를 붙여, 그 반복의 설명은 생략한다.
(실시형태1)
도1은, 본 발명의 일실시형태인 SRAM의 메모리셀의 등가회로도이다. 이 SRAM의 메모리셀(MC)은, 한쌍의 상보성 데이터선(BTL, BLB)과 워드선(WL)과의 교차부에 배치된 2개의 전송 MISFET(TR1, TR2), 2개의 구동 MISFET(DR1, DR2) 및 2개의 종형 MISFET(SV1, SV2)에 의해 구성되어 있다.
메모리셀(MC)을 구성하는 상기 6개의 MISFET 중, 2개의 전송 MISFET(TR1, TR2) 및 2개의 구동 MISFET(DR1, DR2)는 n채널형 MISFET로 구성되어 있다. 또 2개의 종형 MISFET(SV1, SV2)는 p채널형 MISFET로 구성되어 있다. 이 종형 MISFET(SV1, SV2)는 주지의 완전 CMOS형 SRAM에서의 부하 MISFET에 상당하는 것이지만, 통상의 부하 MISFET와는 달리, 후술하는 바와 같은 종형구조로 구성되어 있으며, 또 구동 MISFET(DR1, DR2) 및 전송 MISFET(TR1, TR2) 형성영역의 상부에 배치되어 있다.
메모리셀(MC)의 구동 MISFET(DR1) 및 종형 MISFET(SV1)는 제1의 인버터(INV1)를 구성하고, 구동 MISFET(DR2) 및 종형 MISFET(SV2)는 제2 인버터(INV2)를 구성하고 있다. 이들 한쌍의 인버터(INV1, INV2)는 메모리셀(MC) 내에서 교차 결합되어, 1비트의 정보를 기억하는 정보 축적부로서의 플립플롭회로를 구성하고 있다.
즉 구동 MISFET(DR1)의 드레인과, 종형 MISFET(SV1)의 드레인과, 구동 MISFET(DR2)의 게이트와, 종형 MISFET(SV2)의 게이트는 서로 전기적으로 접속되어 메모리셀의 한쪽의 축적노드(A)를 구성한다. 구동 MISFET(DR2)의 드레인과, 종형MISFET(SV2)의 드레인과, 구동 MISFET(DR1)의 게이트와, 종형 MISFET(SV1)의 게이트는 서로 전기적으로 접속되어 메모리셀의 다른쪽의 축적노드(B)를 구성한다.
상기 플립플롭회로의 한쪽의 입출력단자는 전송 MISFET(TR1)의 소스, 드레인의 한쪽에 전기적으로 접속되며, 또 다른 한쪽의 입출력단자는 전송 MISFET(TR2)의 소스, 드레인의 한쪽에 전기적으로 접속되어 있다. 전송 MISFET(TR1)의 소스, 드레인의 다른쪽은 한쌍의 상보성 데이터선 내의 한쪽의 데이터선(BLT)에 전기적으로 접속되고, 전송 MISFET(TR2)의 소스, 드레인의 다른쪽은 한쌍의 상보성 데이터선 내의 다른쪽의 데이터선(BLB)에 전기적으로 접속되어 있다. 또 플립플롭회로의 일단, 즉 2개의 종형 MISFET(SV1, SV2)의 소스는 기준전압(Vss)보다도 전위가 높은 예를 들면 3V의 전원전압(Vdd)을 공급하는 전원전압선(Vdd)에 전기적으로 접속되며, 타단, 즉 2개의 구동 MISFET(DR1, DR2)의 소스는, 예를 들면 0V의 기준전압(Vss)을 공급하는 기준전압선(Vss)에 전기적으로 접속되어 있다. 전송 MISFET(TR1, TR2)의 게이트전극은 워드선(WL)에 전기적으로 접속되어 있다. 상기 메모리셀(MC)은 한쌍의 축적노드(A, B)의 한쪽을 High, 다른쪽을 Low로 하는 것에 의해 정보를 기억한다.
상기 메모리셀(MC)에서의 정보의 유지, 판독 및 기록동작은 주지의 완전 CMOS형 SRAM의 그것과 기본적으로 동일하다. 즉 정보의 판독시에는, 선택된 워드선(WL)에 예를 들면 전원전압(Vdd)을 인가하고, 전송 MISFET(TR1, TR2)를 ON으로 하여 한쌍의 축적노드(A, B)의 전위차를 상보성 데이터선(BLT, BLB)으로 판독한다. 또기록시에는 선택된 워드선(WL)에 예를 들면 전원전압(Vdd)을 인가하여 전송 MISFET(TR1, TR2)를 ON으로 함과 동시에, 상보성 데이터선(BLT, BLB)의 한쪽을 전원전압(Vdd)에 접속하고, 다른쪽을 기준전압(Vss)에 접속하는 것에 의해, 구동 MISFET(DR1, DR2)의 ON, OFF를 반전시킨다.
본 실시형태의 SRAM은, 상기한 메모리셀이 다수 형성된 메모리 어레이와, 이 메모리 어레이의 주변에 형성된 주변회로로 구성되어 있다. SRAM의 주변회로는 각각이 n채널형 MISFET와 p채널형 MISFET로 구성된 X디코더회로, Y디코더회로, 센스앰프회로, 입출력회로, 논리회로 등을 포함하고 있다.
다음에, 상기 SRAM의 제조방법을 도2~도27을 이용하여 설명한다. 또한 SRAM의 제조방법을 나타내는 단면도중, 부호 A, A'를 붙인 부분은 도2(메모리 어레이의 평면도)의 A-A'선에 따른 단면도, 부호 B, B'를 붙인 부분은 도2의 B-B'선에 따른 단면도, 부호 C, C'를 붙인 부분은 도2의 C-C'선에 따른 단면도, 그 이외의 부분은 주변회로의 일부(p채널형 MISFET 형성영역)을 나타내는 단면도이다. 또 SRAM의 제조방법을 설명하는 각 평면도(메모리 어레이의 평면도)에는, 메모리셀을 구성하는 주요한 도전층과 그들의 접속영역만을 나타내며, 도전층 사이에 형성되는 절연막등은 원칙적으로 나타내지 않는다. 또 각 평면도중, 4개의 (+) 표시로 둘러싸인 직사각형의 영역은 메모리셀 1개의 점유영역을 나타내고 있다.
먼저, 도2 및 도3에 나타내는 바와 같이, 예를 들면 p형의 단결정 실리콘으로 이루어지는 기판(1)의 주면의 소자분리영역에 소자분리 홈(2)을 형성한다. 소자분리 홈(2)을 형성하기 위해서는, 예를 들면 기판(1)의 주면을 드라이 에칭하여 홈을 형성하고, 이어서 이 홈의 내부를 포함하는 기판(1)상에 CVD법으로 산화실리콘막(3) 등의 절연막을 퇴적한 후, 홈의 외부의 불필요한 산화실리콘막(3)을 화학적기계연마(Chemical Mechanical Polishing;CMP)법으로 연마, 제거함으로써, 홈의 내부에 산화실리콘막(3)을 남긴다. 이 소자분리 홈(2)을 형성함으로써 메모리 어레이의 기판(1)의 주면에는 소자분리 홈(2)에 의해 주위를 규정된 섬모양의 활성영역(L)이 형성된다.
다음에, 예를 들면 기판(1)의 일부에 인(P)을 이온주입하고, 다른 일부에 붕소(B)를 이온주입한 후, 기판(1)을 열처리하여 이들의 불순물을 기판(1)중에 확산시키는 것에 의해, 기판(1)의 주면에 p형 웰(4) 및 n형 웰(5)을 형성한다. 동 도면에 나타내는 바와 같이, 메모리 어레이의 기판(1)에는, p형 웰(4)만이 형성되며, n형 웰(5)은 형성되지 않는다. 한편, 주변회로영역의 기판(1)에는 n형 웰(5)과 도시하지 않은 p형 웰이 형성된다.
다음에, 기판(1)을 열산화하여 p형 웰(4) 및 n형 웰(5)의 각각의 표면에, 예를 들면 산화실리콘으로 이루어지는 게이트 절연막(6)을 형성한다.
다음에, 도4 및 도5에 나타내는 바와 같이, 메모리 어레이의 p형 웰(4)상에 도전막으로서, 예를 들면 n형 다결정 실리콘막으로 이루어지는 게이트전극(7A, 7B)을 형성하고, 주변회로영역의 n형 웰(5)상에 도전막으로서, 예를 들면 p형 다결정 실리콘막으로 이루어지는 게이트전극(7C)을 형성한다. 도시는 하지 않지만, 주변회로영역의 p형 웰상에는 도전막으로서, 예를 들면 n형 다결정 실리콘막으로 이루어지는 게이트전극을 형성한다.
메모리 어레이에 형성된 게이트전극(7A)은 전송 MISFET(TR1, TR2)의 게이트전극을 구성하고, 게이트전극(7B)은 구동 MISFET(DR1, DR2)의 게이트전극을 구성한다. 또 주변회로영역에 형성된 게이트전극(7C)은 주변회로의 p채널형 MISFET의 게이트전극을 구성한다. 도4에 나타내는 바와 같이, 메모리 어레이에 형성된 게이트전극(7A, 7B)은 동 도면의 X방향으로 연장하는 직사각형의 평면패턴을 가지고 있다.
게이트전극(7A, 7B, 7C)을 형성하기 위해서는, 예를 들면 p형 웰(4)의 게이트 절연막(6)상에 n형 다결정 실리콘막을 형성하고, n형 웰(5)의 게이트 절연막(6)상에 p형 다결정 실리콘막을 형성한 후, n형 다결정 실리콘막 및 p형 다결정 실리콘막의 각각의 상부에 캡절연막으로, 예를 들면 CVD법으로 산화실리콘막(8)을 퇴적한다. n형 다결정 실리콘막 및 p형 다결정 실리콘막을 형성하기 위해서는, 예를 들면 게이트 절연막(6)상에 CVD법으로 논도프(non dope)의 다결정 실리콘막(또는 아모르퍼스 실리콘막)을 퇴적한 후, p형 웰(4)상의 논도프 다결정 실리콘막(또는 아모르퍼스 실리콘막)에 인(또는 비소)을 이온주입하고, n형 웰(5)상의 논도프 다결정 실리콘막(또는 아모르퍼스 실리콘막)에 붕소를 이온주입한다.
다음에, 포토레지스트막을 마스크로 한 드라이 에칭에서 산화실리콘막(8)을 게이트전극(7A, 7B, 7C)과 동일한 평면형상이 되도록 패터닝하고, 계속해서, 패터닝한 산화실리콘막(8)을 마스크로 하여 n형 다결정 실리콘막 및 p형 다결정 실리콘막을 드라이 에칭한다.
다음에, 도6에 나타내는 바와 같이, 예를 들면 p형 웰(4)에 n형 불순물(인 또는 비소)을 이온주입함으로써, 비교적 저농도의 n-형 반도체영역(9)을 형성하고, n형 웰(5)에 p형 불순물(붕소)을 이온주입함으로써, 비교적 저농도의 p-형 반도체영역(10)을 형성한다. n-형 반도체영역(9)은 전송 MISFET(TR1, TR2), 구동 MISFET(DR1, DR2) 및 주변회로의 n채널형 MISFET의 각각의 소스, 드레인을 LDD(lightly doped drain)구조로 하기 위해 형성하고, p-형 반도체영역(10)은 주변회로의 p채널형 MISFET의 소스, 드레인을 LDD구조로 하기 위해 형성한다.
다음에, 게이트전극(7A, 7B, 7C)의 각각의 측벽에 절연막으로 이루어지는 사이드월스페이서(13)를 형성한다. 사이드월스페이서(13)를 형성하기 위해서는, 예를 들면 기판(1)상에 CVD법으로 산화실리콘막 및 질화실리콘막을 퇴적한 후, 이 질화실리콘막과 산화실리콘막을 이방성 에칭한다. 이때, 게이트전극(7A, 7B, 7C)의 각각의 상면을 덮는 산화실리콘막(8) 및 기판(1) 표면의 산화실리콘막(게이트 절연막6)을 에칭하는 것에 의해, 게이트전극(7A, 7B, 7C)의 각각의 표면 및 n-형 반도체영역(9), p-형 반도체영역(10)의 각각의 표면을 노출시킨다.
다음에, 도7에 나타내는 바와 같이, p형 웰(4)에 n형 불순물(인 또는 비소)을 이온주입함으로써, 비교적 고농도의 n+형 반도체영역(14)을 형성하고, n형 웰(5)에 p형 불순물(붕소)를 이온주입함으로써, 비교적 고농도의 p+형 반도체영역(15)을 형성한다. 메모리 어레이의 p형 웰(4)에 형성된 n+형 반도체영역(14)은 전송 MISFET(TR1, TR2) 및 구동 MISFET(DR1, DR2)의 각각의 소스, 드레인을 구성하고, 주변회로영역의 n형 웰(5)에 형성된 p+형 반도체영역(15)은 p채널형 MISFET의 소스, 드레인을 구성한다. 또 주변회로영역의 도시하지 않은 p형 웰에는 n형의 불순물로서 인 또는 비소를 이온주입하고, n채널형 MISFET의 소스, 드레인을 구성하는 비교적 고농도의 n+형 반도체영역을 형성한다.
다음에, 게이트전극(7A, 7B, 7C)의 표면 및 소스, 드레인(n+형 반도체영역14, p+형 반도체영역15)의 표면에 각각 Co실리사이드층(18)을 형성한다. Co실리사이드층(18)을 형성하기 위해서는, 예를 들면 기판(1)상에 스퍼터링법으로 코발트(Co)막을 퇴적하고, 계속해서, 기판(1)을 열처리하여 Co막과 게이트전극(7A, 7B, 7C)과의 계면 및 Co막과 기판(1)과의 계면에 실리사이드 반응을 일으킨 후, 미반응의 Co막을 에칭으로 제거한다. 여기까지의 공정에 의해, 메모리 어레이에 n채널형의 전송 MISFET(TR1, TR2) 및 구동 MISFET(DR1, DR2)가 형성되고, 주변회로영역에 p채널형 MISFET(Qp) 및 도시하지 않은 n채널형 MISFET가 형성된다.
도8에 나타내는 바와 같이, 한쪽의 전송 MISFET(TR1) 및 구동 MISFET(DR1)와, 다른쪽의 전송 MISFET(TR2) 및 구동 MISFET(DR2)는 소자분리부를 통해서 도면의 횡방향(X방향)으로 이격(離隔)하여 배치되고, 또 메모리셀 형성영역의 중심점에 대해서 점대칭으로 배치된다. 또 구동 MISFET(DR2) 및 구동 MISFET(DR1)의 게이트전극(7B)은 도면의 횡방향(X방향)으로 연장하도록 배치되고, X방향에서 한쪽의 전송MISFET(TR1) 및 구동 MISFET(DR1)와, 다른쪽의 전송 MISFET(TR2) 및 구동 MISFET(DR2)와의 사이의 소자분리부 상에서 그 일단이 종단하고, 그 일단부 상에 후술하는 종형 MISFET(SV1, SV2)가 형성된다.
다음에, 도9 및 도10에 나타내는 바와 같이, MISFET(TR1, TR2, DR1, DR2, Qp)를 덮는 절연막으로서, 예를 들면 CVD법으로 질화실리콘막(19) 및 산화실리콘막(20)을 퇴적하고, 계속해서 화학적기계연마법으로 산화실리콘막(20)의 표면을 평탄화한다.
다음에, 포토레지스트막을 마스크로 하여 상기 산화실리콘막(20) 및 질화실리콘막(19)을 드라이 에칭하는 것에 의해, 전송 MISFET(TR1, TR2)의 게이트전극(7A) 상부에 콘택트홀(21)을 형성하고, 구동 MISFET(DR1, DR2)의 게이트전극(7B) 상부에 콘택트홀(22)을 형성한다. 또 전송 MISFET(TR1, TR2) 및 구동 MISFET(DR1, DR2)의 각각의 소스, 드레인(n+형 반도체영역14)의 상부에 콘택트홀(23, 24, 25)을 형성하고, 주변회로영역의 p채널형 MISFET(Qp)의 게이트전극(7C) 및 소스, 드레인(p+형 반도체영역15)의 각각의 상부에 콘택트홀(26, 27)을 형성한다.
다음에, 도11에 나타내는 바와 같이, 콘택트홀(21~27)의 내부에 플러그(28)를 형성한 후, 기판(1)상에 CVD법으로 질화실리콘막(29) 및 산화실리콘막(30)을 퇴적한다. 플러그(28)를 형성하기 위해서는, 예를 들면 콘택트홀(21~27)의 내부를 포함하는 산화실리콘막(20) 상에 스퍼터링법으로 티탄(Ti)막 및 질화티탄(TiN)막을퇴적하고, 계속해서 CVD법으로 TiN막 및 금속막으로서 텅스텐(W)막을 퇴적한 후, 콘택트홀(21~27)의 외부의 W막, TiN막 및 Ti막을 화학적기계연마법에 의해 제거한다. 또한 산화실리콘막(30)의 하층의 질화실리콘막(29)은 다음의 공정에서 산화실리콘막(30)을 에칭할 때의 스톱퍼막으로서 사용된다.
다음에, 도12 및 도13에 나타내는 바와 같이, 포토레지스트막을 마스크로 하여 질화실리콘막(29) 및 산화실리콘막(30)을 드라이 에칭함으로써, 상기 콘택트홀(21~27)의 각각의 상부에 홈(31~37)을 형성한다. 이들 홈(31~37)중, 메모리 어레이에 형성되는 홈(32, 33)의 각각은 콘택트홀(22, 23)의 한쪽에서 다른쪽으로 연장하는 평면패턴을 가지고 있다.
또 메모리 어레이에 형성되는 홈(31~35)중, 도12에 나타내는 홈(31)과 홈(32)의 최단거리(Da) 및 홈(31)과 홈(33)의 최단거리(Da)는, 예를 들면 0.14㎛이며, 홈(32)과 홈(34)의 최단거리(Db) 및 홈(33)과 홈(34)의 최단거리(Db)는, 예를 들면 0.11㎛이다.
이때, 예를 들면 파장이 0.193㎛의 KrF(불화크립톤)을 광원으로 하는 노광장치를 사용하여 포토레지스트막에 홈(31~37)의 패턴을 전사하려고 하면, 상기의 최단거리(Da), (Db)가 노광광의 해상한계 이하의 길이가 되므로, 노광광의 간섭에 의해 홈(31)의 패턴과 홈(32, 33)의 패턴, 및 홈(32, 33)의 패턴과 홈(34)의 패턴이 서로 분리되지 않고 연결되어 버린다. 즉 이 경우는, 홈(31~34)을 서로 분리할 수 없다. 그래서, 본 실시형태에서는, 다음과 같은 방법을 이용하여 홈(31~37)을 형성한다.
도14는, 기판(1)상에 질화실리콘막(29) 및 산화실리콘막(30)을 퇴적한 단계(도11에 나타내는 공정)에서의 메모리 어레이의 평면도이며, 메모리셀 약 4개분의 영역을 나타내고 있다. 또 도15는, 도14의 D-D'선에 따른 단면도이다.
먼저, 도16 및 도17에 나타내는 바와 같이, 산화실리콘막(30)의 상부에 제1의 포토레지스트막(38)을 형성하고, 이 포토레지스트막(38)을 마스크로 하여 산화실리콘막(30) 및 질화실리콘막(29)을 드라이 에칭함으로써, 홈(31~35)의 일부, 예를 들면 홈(32) 및 홈(33)을 형성한다. 즉 이 공정에서는, 홈(32, 33)의 패턴이 형성된 제1의 포토마스크(도시하지 않음)를 사용하여 포토레지스트막(38)에 홈(32, 33)의 패턴을 전사하고, 다음에 이 포토레지스트막(38)을 마스크로 한 드라이 에칭으로 산화실리콘막(30) 및 질화실리콘막(29)에 홈(32, 33)을 형성한다. 이와 같이 하면, 동일 메모리셀 내에 형성되는 2개의 홈(32, 33)의 간격은 최단부분에서도 노광광의 해상한계(KrF를 광원으로 한 경우는, 0.193㎛)보다 크므로, 포토레지스트막(38)에 홈(32, 33)의 패턴을 정밀도 좋게 전사할 수 있으며, 따라서, 산화실리콘막(30) 및 질화실리콘막(29)에 정밀도 좋게 홈(32, 33)을 형성할 수 있다.
다음에, 포토레지스트막(38)을 제거한 후, 도18 및 도19에 나타내는 바와 같이, 산화실리콘막(30)의 상부에 제2의 포토레지스트막(39)을 형성하고, 이 포토레지스트막(39)을 마스크로 하여 산화실리콘막(30) 및 질화실리콘막(29)을 드라이 에칭함으로써, 예를 들면 홈(31), 홈(34) 및 홈(35)을 형성한다. 즉 이 공정에서는, 홈(31, 34, 35)의 패턴이 형성된 제2의 포토마스크(도시하지 않음)를 사용하여 포토레지스트막(39)에 홈(31, 34, 35)의 패턴을 전사하고, 다음에, 이 포토레지스트막(39)을 마스크로 한 드라이 에칭으로 산화실리콘막(30) 및 질화실리콘막(29)에 홈(31, 34, 35)을 형성한다. 이와 같이 하면, 동일 메모리셀 내에 형성되는 홈(31, 34, 35)의 상호의 간격은 최단부분에서도 노광광의 해상한계보다 크므로, 포토레지스트막(39)에 홈(31, 34, 35)의 패턴을 정밀도 좋게 전사할 수 있으며, 따라서, 산화실리콘막(30) 및 질화실리콘막(29)에 정밀도 좋게 홈(31, 34, 35)을 형성할 수 있다.
이와 같이, 본 실시형태에서는, 포토레지스트막을 마스크로 이용한 드라이 에칭으로, 동일 메모리셀 내에 서로 거리가 근접한 홈(31~35)을 형성할 때, 먼저, 서로의 간격이 노광광의 해상한계보다도 큰 2개의 홈(32, 33)의 패턴을 전사한 제1의 포토레지스트막(38)을 사용하여 홈(32, 33)을 형성하고, 다음에, 서로의 간격이 노광광의 해상한계보다도 큰 3개의 홈(31, 34, 35)의 패턴을 전사한 제2의 포토레지스트막(39)을 사용하여 홈(31, 34, 35)을 형성한다. 또는 최초로 포토레지스트막(39)을 사용하여 홈(31, 34, 35)을 형성하고, 다음에 포토레지스트막(38)을 사용하여 홈(32, 33)을 형성해도 된다.
이것에 의해, 동일 메모리셀 내에 형성되는 홈(31~35)중, 예를 들면 홈(31)과 홈(32, 33)의 최단거리(Da)와, 홈(32, 33)과 홈(34)의 최단거리(Db)가 노광광의 해상한계보다 작은 경우라도, 모든 홈(31~35)을 정밀도 좋게 형성할 수 있다.
또한 일반적으로 주변회로영역에 형성되는 홈(36, 37)은, 그들이 1개의 MISFET에 접속되는 경우라도, 메모리 어레이에 형성되는 홈(31~35)에 비해 서로의 간격이 넓다. 따라서, 제1의 포토레지스트막(38)을 마스크로 한 드라이 에칭으로메모리 어레이에 홈(32, 33)을 형성할 때, 또는 제2의 포토레지스트막(39)을 마스크로 한 드라이 에칭으로 메모리 어레이에 홈(31, 34, 35)을 형성할 때, 주변회로영역의 홈(36, 37)을 동시에 형성할 수 있다. 단, 주변회로영역에 형성되는 홈(36, 37)의 간격을 노광광의 해상한계보다도 좁게 하고 싶은 경우는, 제1의 포토레지스트막(38)을 마스크로 한 드라이 에칭으로 메모리 에러이에 홈(32, 33)을 형성할 때, 홈(36, 37)의 어느 한쪽을 형성하고, 제2의 포토레지스트막(39)을 마스크로 한 드라이 에칭으로 메모리 어레이에 홈(31, 34, 35)을 형성할 때, 홈(36, 37)의 다른쪽을 형성하면 된다.
상기 홈(31~35)은, 다음과 같은 방법에 의해 형성할 수도 있다. 먼저, 도20에 나타내는 바와 같이, 기판(1)상에 질화실리콘막(29) 및 산화실리콘막(30)을 퇴적한 후, 산화실리콘막(30)의 상부에 질화실리콘막(40)을 퇴적한다. 최상층의 질화실리콘막(40)은 그 하층의 산화실리콘막(30)을 에칭할 때의 하드마스크로서 사용된다.
다음에, 도21에 나타내는 바와 같이, 질화실리콘막(40)의 상부에 형성한 제1의 포토레지스트막(38)에 홈(32, 33)의 패턴을 전사한 후, 이 포토레지스트막(38)을 마스크로 하여 질화실리콘막(40)을 드라이 에칭한다.
다음에, 포토레지스트막(38)을 제거한 후, 도22에 나타내는 바와 같이, 질화실리콘막(40)의 상부에 형성한 제2의 포토레지스트막(39)에 홈(31, 34, 35)의 패턴을 전사하고, 이 포토레지스트막(39)을 마스크로 하여 질화실리콘막(40)을 드라이 에칭한다.
이와 같이, 먼저 서로의 간격이 노광광의 해상한계보다도 큰 2개의 홈(32, 33)의 패턴을 전사한 제1의 포토레지스트막(38)을 사용하여 질화실리콘막(40)에 홈(32, 33)을 형성하고, 다음에, 서로의 간격이 노광광의 해상한계보다도 큰 3개의 홈(31, 34, 35)의 패턴을 전사한 제2의 포토레지스트막(39)을 사용하여 질화실리콘막(40)에 홈(31, 34, 35)을 형성한다. 이것에 의해, 질화실리콘막(40)에 홈(31~35)의 패턴을 정밀도 좋게 형성할 수 있다.
다음에, 포토레지스트막(39)을 제거한 후, 도23에 나타내는 바와 같이, 질화실리콘막(40)을 마스크로 하여 산화실리콘막(30)을 드라이 에칭하는 것에 의해, 산화실리콘막(30)에 홈(31, 33) 및 도시하지 않은 홈(32, 34, 35)을 형성한다. 이때, 하층의 질화실리콘막(29)의 표면이 노출한 단계에서 에칭을 정지하고, 홈(31~35)의 하방의 산화실리콘막(20)이 에칭되지 않도록 한다.
다음에, 도24에 나타내는 바와 같이, 홈(31~35)의 외부의 산화실리콘막(30) 상에 남은 질화실리콘막(40)과, 홈(31~35)의 저부에 노출한 질화실리콘막(29)을 동시에 에칭함으로써, 홈(31~35)을 완성한다.
상기한 홈(31~35)의 형성방법은, 질화실리콘막(40)의 상부에 제2의 포토레지스트막(39)을 형성할 때(도22 참조), 베이스의 단차(질화실리콘막(40)의 표면과 산화실리콘막(30)의 표면과의 단차)가 작으므로, 제2의 포토레지스트막(39)에 높은 정밀도로 홈(31, 34, 35)의 패턴을 전사할 수 있는 이점이 있다. 다른쪽, 상기 도16~도19에 나타낸 홈(31~35)의 형성방법은, 제2의 포토레지스트막(39)을 노광하여 홈(31, 34, 35)의 패턴을 전사할 때(도19 참조), 베이스의 단차(산화실리콘막(30)의 표면과 산화실리콘막(20)의 표면과의 단차)가 크므로, 제2의 방법에 비하면, 홈(31, 34, 35)의 패턴을 전사하는 정밀도가 약간 저하한다.
다음에, 도25에 나타내는 바와 같이, 메모리 어레이에 형성된 홈(31~35)의 각각의 내부에 중간 도전층(41~45)을 형성하고, 주변회로영역에 형성된 홈(36, 37)의 각각의 내부에 제1층 배선(46, 47)을 형성한다. 중간 도전층(41~45) 및 제1층 배선(46, 47)을 형성하기 위해서는, 예를 들면 홈(31~37)의 내부를 포함하는 산화실리콘막(30) 상에 스퍼터링법으로 TiN막을 퇴적하고, 계속해서 금속막으로서 CVD법으로 W막을 퇴적한 후, 홈(31~37) 외부의 W막 및 TiN막을 화학적기계연마법에 의해 제거한다.
다음에, 도26에 나타내는 바와 같이, 구동 MISFET(DR2)의 게이트전극(7B)의 일단부 상에 종형 MISFET(SV1)를 형성하고, 구동 MISFET(DR1)의 게이트전극(7B)의 일단부 상에 종형 MISFET(SV2)를 형성한다.
종형 MISFET(SV1)는 하부 반도체층(드레인)(57), 중간 반도체층(58), 상부 반도체층(소스)(59)을 적층한 사각기둥 모양의 적층체(P1)와, 이 적층체(P1)의 측벽에 게이트 절연막(63)을 통해서 형성된 게이트전극(66)에 의해 구성된다. 종형 MISFET(SV1)의 하부 반도체층(드레인)(57)은 그 하부에 형성된 플러그(55) 및 베리어층(48)을 통해서 상기 중간 도전층(42)에 접속되며, 또 이 중간 도전층(42) 및 그 하부의 상기 플러그(28, 28)를 통해서 상기 전송 MISFET(TR1)의 소스, 드레인의한쪽 및 구동 MISFET(DR1)의 드레인인 n+형 반도체영역(14)과, 구동 MISFET(DR2)의 게이트전극(7B)에 전기적으로 접속된다.
종형 MISFET(SV2)는 하부 반도체층(드레인)(57), 중간 반도체층(58), 상부 반도체층(소스)(59)을 적층한 사각기둥 모양의 적층체(P2)와, 이 적층체(P2)의 측벽에 게이트 절연막(63)을 통해서 형성된 게이트전극(66)에 의해 구성된다. 종형 MISFET(SV2)의 하부 반도체층(드레인)(57)은 그 하부에 형성된 플러그(55) 및 베리어층(48)을 통해서 상기 중간 도전층(43)에 접속되며, 또 이 중간 도전층(43) 및 그 하부의 상기 플러그(28, 28)를 통해서 상기 전송 MISFET(TR2)의 소스, 드레인의 한쪽 및 구동 MISFET(DR2)의 소스인 n+형 반도체영역(14)과, 구동 MISFET(DR1)의 게이트전극(7B)에 전기적으로 접속된다.
종형 MISFET(SV1, SV2)는 하부 반도체층(57)이 드레인을 구성하고, 중간 반도체층(58)이 기판(채널영영)을 구성하며, 상부 반도체층(59)이 소스를 구성하고 있다. 하부 반도체층(57), 중간 반도체층(58), 상부 반도체층(59)의 각각은 실리콘막으로 구성되며, 하부 반도체층(57) 및 상부 반도체층(59)은 p형으로 도프되어 p형 실리콘막으로 구성된다. 즉 종형 MISFET(SV1, SV2)는 실리콘막으로 형성된 p채널형 MISFET로 구성된다.
다음에, 도27에 나타내는 바와 같이, 종형 MISFET(SV1, SV2)의 상부에 플러그(80), 전원전압선(Vdd)(90), 상보성 데이터선(BLT, BLB) 및 주변회로의 제2층 배선(89)을 형성한다. 전원전압선(Vdd)(90), 상보성 데이터선(BLT, BLB) 및 제2층 배선(89)은 동(Cu)을 주체로 하는 금속막으로 구성된다.
종형 MISFET(SV1)의 게이트전극(66)은 게이트 인출전극(51b), 플러그(80), 중간 도전층(43) 및 그 하부의 플러그(28, 28)를 통해서 전송 MISFET(TR2)의 소스, 드레인의 한쪽 및 구동 MISFET(DR2)의 드레인인 n+형 반도체영역(14)과, 구동 MISFET(DR1)의 게이트전극(7B)에 전기적으로 접속된다. 종형 MISFET(SV2)의 게이트전극(66)은 게이트 인출전극(51a), 플러그(80), 중간 도전층(42) 및 그 하부의 플러그(28, 28)를 통해서 전송 MISFET(TR1)의 소스, 드레인의 한쪽 및 구동 MISFET(DR2)의 드레인인 n+형 반도체영역(14)과, 구동 MISFET(DR2)의 게이트전극(7B)에 전기적으로 접속된다.
전원전압선(Vdd)(90)은 종형 MISFET(SV1)의 상부 반도체층(소스)(59) 및 종형 MISFET(SV2)의 상부 반도체층(소스)(59)과 전기적으로 접속된다.
상보성 데이터선(BLT)은 전송 MISFET(TR1)의 소스, 드레인(n+형 반도체영역14)의 다른쪽과 전기적으로 접속되며, 상보성 데이터선(BLB)은 전송 MISFET(TR2)의 소스, 드레인(n+형 반도체영역14)의 다른쪽과 전기적으로 접속된다.
전원전압선(Vdd)(90) 및 상보성 데이터선(BLT, BLB)의 상층에는 도시하지 않은 워드선(WL) 및 기준전압선(Vss)이 형성된다. 워드선(WL)은 전송 MISFET(TR1,TR2)의 게이트전극(7A)과 전기적으로 접속되며, 기준전압선(Vss)는 구동 MISFET(DR1, DR2)의 n+형 반도체영역(소스)(14)과 전기적으로 접속된다. 워드선(WL) 및 기준전압선(Vss)은, 예를 들면 동(Cu)을 주체로 하는 금속막으로 구성된다.
여기까지의 공정에 의해, 2개의 전송 MISFET(TR1, TR2), 2개의 구동 MISFET(DR1, DR2) 및 2개의 종형 MISFET(SV1, SV2)에 의해 구성되는 메모리셀(MC)이 거의 완성된다. 또한 상기 메모리셀(MC)의 구조 및 제조방법에 대해서는, 일본특허출원 2002-224254호에 상세한 설명이 있다.
이와 같이 본 실시형태에서는, 전송 MISFET(TR1, TR2) 및 구동 MISFET(DR1, DR2)와 그들의 상부에 형성되는 종형 MISFET(SV1, SV2)를 접속하는 중간 도전층(41~45)이 매립되는 홈(31~35)을 형성할 때, 제1 및 제2의 포토레지스트막(38, 39)을 마스크로 이용한 2회의 에칭으로 홈(32, 33)과 홈(31, 34, 35)을 각각 형성한다.
이것에 의해, 예를 들면 홈(31)과 홈(32, 33)의 최단거리(Da)와, 홈(32, 33)과 홈(34)의 최단거리(Db)를 노광광의 해상한계보다 작게 한 경우라도, 모든 홈(31~35)을 정밀도 좋게 형성할 수 있으므로, 동일 메모리셀 내에 배치되는 홈(31~35)의 간격을 축소하는 것이 가능하게 되며, SRAM의 메모리셀 사이즈를 축소할 수 있다. 또 이것에 의해, SRAM의 대용량화 혹은 SRAM의 칩사이즈의 축소를 도모할 수 있다.
본 실시형태에 의하면, 고가인 위상 시프트 마스크를 사용하지 않아도, SRAM의 메모리셀 사이즈를 축소하는 것이 가능하게 된다. 또 본 실시형태에서 개시된 기술과 위상 시프트 기술을 조합하면, 메모리셀 사이즈를 더 축소하는 것이 가능하게 된다.
(실시형태 2)
본 실시형태는, 동일 배선층에 노광광의 해상한계보다도 작은 간격으로 복수의 배선을 형성하는 방법에 적용한 것이다.
먼저, 도28에 나타내는 바와 같이, 기판(1)상에 산화실리콘막(70)을 형성한 후, 산화실리콘막(70) 상에 스퍼터링법으로 W막(71)을 퇴적하고, 이어서 W막(71)상에 질화실리콘막(72)을 퇴적한다. 여기서, 배선재료인 W막(71)은 Al합금막과 같은 다른 금속막으로 치환해도 된다. 또 질화실리콘막(72)은 그 하층의 배선재료를 에칭할 때의 하드마스크로서 사용한다.
다음에, 도29에 나타내는 바와 같이, 질화실리콘막(72)의 상부에 제1의 포토레지스트막(73a, 73b)을 형성하고, 이 포토레지스트막(73a, 73b)을 마스크로 하여 질화실리콘막(72)을 드라이 에칭함으로써, 배선과 동일한 형상을 가지는 2개의 하드마스크(72a, 72b)를 형성한다. 이때, 도면에 나타내는 2개의 포토레지스트막(73a, 73b)의 간격을 노광광의 해상한계보다 크게 함으로써, 2개의 하드마스크(72a, 72b)를 정밀도 좋게 형성할 수 있다.
다음에, 포토레지스트막(73a, 73b)을 제거한 후, 도30에 나타내는 바와 같이, W막(71)상에 남은 2개의 하드마스크(72a, 72b)의 사이에 배선과 동일한 형상을가지는 제2의 포토레지스트막(74)을 형성한다. 이때, 제2의 포토레지스트막(74)과 하드마스크(72a)와의 간격(Sa), 및 제2의 포토레지스트막(74)과 하드마스크(72b)와의 간격(Sb)은 모두 노광광의 해상한계보다 작다.
다음에, 도31에 나타내는 바와 같이, 하드마스크(72a, 72b)와 포토레지스트막(74)을 마스크로 하여 W막(71)을 드라이 에칭하는 것에 의해, 배선(71A, 71B, 71C)을 형성한다.
상기한 방법에 의하면, 노광광의 해상한계보다도 작은 간격(Sa, Sb)을 가지는 복수의 배선(71A, 71B, 71C)을 정밀도 좋게 형성할 수 있다.
상기 배선(71A, 71B, 71C)은, 다음과 같은 방법에 의해 형성할 수도 있다. 먼저, 도32에 나타내는 바와 같이, 산화실리콘막(70) 상에 W막(71)을 퇴적하고, 이어서 W막(71)상에 질화실리콘막(72)을 퇴적한 후, 질화실리콘막(72) 상에 산화실리콘막(75)을 퇴적한다. 질화실리콘막(72) 및 산화실리콘막(75)은 하층의 배선재료(W막71)를 에칭할 때의 하드마스크로서 사용한다.
다음에, 도33에 나타내는 바와 같이, 산화실리콘막(75) 상부에 배선과 동일한 형상을 가지는 제1의 포토레지스트막(73a, 73b)을 형성하고, 이 포토레지스트막(73a, 73b)을 마스크로 하여 산화실리콘막(75)을 드라이 에칭한다. 이때, 2개의 포토레지스트막(73a, 73b)의 간격은 노광광의 해상한계보다 크다.
다음에, 포토레지스트막(73a, 73b)을 제거한 후, 도34에 나타내는 바와 같이, 배선과 동일한 형상으로 패터닝된 2개의 질화실리콘막(72)의 사이에 배선과 동일한 형상을 가지는 제2의 포토레지스트막(74)을 형성하고, 이 포토레지스트막(74)과 산화실리콘막(75)을 마스크로 한 드라이 에칭으로 질화실리콘막(72)을 배선과 동일한 형상으로 패터닝한다. 이때, 제2의 포토레지스트막(74)과 산화실리콘막(75)과의 간격은 노광광의 해상한계보다 작다.
다음에, 포토레지스트막(74)을 제거하면, 도35에 나타내는 바와 같이, W막(71)의 상부에는 질화실리콘막(72)과 산화실리콘막(75)과의 적층막으로 이루어지는 제1의 하드마스크(76a) 및 질화실리콘막(72)으로 이루어지는 제2의 하드마스크(76b)가 형성된다.
다음에, 도36에 나타내는 바와 같이, 상기 하드마스크(76a, 76b)를 마스크로 하여 W막(71)을 드라이 에칭함으로써, 노광광의 해상한계보다도 작은 간격을 가지는 복수의 배선(71A, 71B, 71C)을 형성한다. 또 W막(71)을 드라이 에칭할 때, 혹은 W막(71)을 드라이 에칭한 후, 하드마스크(76a)의 일부를 구성하는 산화실리콘막(75)을 에칭하는 것에 의해, 배선(71A, 71B, 71C)의 각각의 상부에 질화실리콘막(72)만을 남길 수 있다. 이것에 의해, 후 공정에서 배선(71A, 71B, 71C)의 상부의 층간절연막을 에칭하여 배선(71A, 71B, 71C)의 표면에 도달하는 쓰루홀을 형성하는 작업이 용이하게 된다.
(실시형태 3)
본 실시형태는, 동일 절연막에 노광광의 해상한계보다도 작은 간격으로 복수의 콘택트홀을 형성하는 방법에 적용한 것이다.
먼저, 도37에 나타내는 바와 같이, 기판(1)상에 게이트전극(7C)과 n+형 반도체영역(14)을 포함하는 n채널형 MISFET(Qn)를 형성한 후, n채널형 MISFET(Qn)의 상부에 질화실리콘막(19), 산화실리콘막(20) 및 질화실리콘막(81)을 퇴적한다. 질화실리콘막(81)은 그 하층의 산화실리콘막(20)을 에칭할 때의 하드마스크로서 사용한다.
다음에, 도38에 나타내는 바와 같이, 질화실리콘막(81)의 상부에 제1의 포토레지스트막(82)을 형성하고, 이 포토레지스트막(82)을 마스크로 하여 게이트전극(7C)의 상부의 질화실리콘막(81)을 드라이 에칭한다. 이것에 의해, 게이트전극(7C)의 상부의 질화실리콘막(81)에는 콘택트홀과 동일한 형상을 가지는 홀패턴(81a)이 형성된다.
다음에, 포토레지스트막(82)을 제거한 후, 도39에 나타내는 바와 같이, 질화실리콘막(81)의 상부에 제2의 포토레지스트(83)을 형성하고, 이 포토레지스트막(83)을 마스크로 하여 n+형 반도체영역(14)의 상부의 질화실리콘막(81)을 드라이 에칭한다. 이것에 의해, n+형 반도체영역(14)의 상부의 질화실리콘막(81)에는 콘택트홀과 동일한 형상을 가지는 홀패턴(81b)이 형성된다.
다음에, 포토레지스트막(83)을 제거한 후, 도40에 나타내는 바와 같이, 홀패턴(81a, 81b)이 형성된 질화실리콘막(81)을 마스크로 한 드라이 에칭으로 게이트전극(7C)의 상부의 산화실리콘막(20)에 콘택트홀(84)을 형성하고, n+형 반도체영역(14)의 상부의 산화실리콘막(20)에 콘택트홀(85)을 형성한다.
다음에, 도41에 나타내는 바와 같이, 산화실리콘막(20) 상에 남은 질화실리콘막(81)과, 콘택트홀(84, 85)의 저부에 노출한 질화실리콘막(19)을 동시에 에칭함으로써, 콘택트홀(84, 85)을 완성한다. 그후, 도42에 나타내는 바와 같이, 콘택트홀(84, 85)의 내부에 플러그(86)를 형성한다.
이와 같이, 본 실시형태에서는, 홀패턴(81a, 81b)이 형성된 질화실리콘막(81)을 마스크로 하여 산화실리콘막(20)에 콘택트홀(84, 85)을 형성할 때, 제1 및 제2의 포토레지스트막(82, 83)을 마스크로 이용한 2회의 에칭으로 홀패턴(81a)과 홀패턴(81b)을 각각 형성한다.
이것에 의해, 홀패턴(81a)과 홀패턴(81b)의 거리를 노광광의 해상한계보다도 작게 할 수 있으므로, 게이트전극(7C)의 상부의 콘택트홀(84)과 n+형 반도체영역(14)의 상부의 콘택트홀(85)의 거리를 노광광의 해상한계보다도 작게 할 수 있으며, MISFET의 미세화를 도모할 수 있다.
(실시형태 4)
본 실시형태는, 예를 들면 도43에 나타내는 바와 같은 1개의 반도체칩(100)의 주면에, 중앙연산처리장치(CPU), 아날로그회로(ANALOG CIRCUIT), 입출력회로(I/O), 메모리회로(RAM, ROM) 등을 집적한 메모리 혼재 로직 디바이스의 배선형성방법에 적용한 것이다.
먼저, 도44에 나타내는 바와 같이, 반도체칩(100)을 구성하는 기판(1)의 일부(예를 들면 CPU 형성영역, 메모리회로 형성영역, 아날로그회로 형성영역 또는 입출력회로 형성영역)에 n채널형 MISFET(Qn)(및 도시하지 않은 p채널형 MISFET)를 형성하고, 이어서 이들 MISFET를 덮는 절연막인 산화실리콘막(101)에 콘택트홀(102)을 형성하여 그 내부에 도전막인 플러그(103)를 매립한 후, 산화실리콘막(101)의 상부에 제1층 배선용의 도전막(104)을 퇴적한다. 도전막(104)은, 예를 들면 스퍼터링법으로 퇴적한 TiN막, Al합금막 및 TiN막의 3층막으로 이루어진다.
다음에, 도45(평면도) 및 도46(도45의 E-E'선에 따른 단면도)에 나타내는 바와 같이, 도전막(104)의 상부에 형성한 제1의 포토레지스트막(105)을 마스크로 한 드라이 에칭으로 도전막(104)을 패터닝한다. 이때, 도45에 나타내는 바와 같이, 도전막(104)을 그 평면패턴이 도면의 좌우방향(X방향)을 따라 띠모양으로 연장하도록 패터닝한다.
도45중의 파선으로 나타내는 격자모양의 라인은, 도면을 알기쉽게 하기 위해 배선이 배치되는 채널을 나타낸 것으로, 이중, 도면의 좌우방향(X방향)으로 연장하는 파선은 제1층 배선이 형성되는 채널, 상하방향(Y방향)으로 연장하는 파선은 제2층 배선이 형성되는 채널을 각각 나타내고 있다. 즉 상기 도전막(104)은, 먼저 제1층 배선의 연장방향(채널방향)을 따라 패터닝된다. 또한 특히 한정은 되지 않지만, 본 실시형태에서 X방향 및 Y방향의 채널의 간격(S)은 동일하게 구성된다.
다음에, 포토레지스트막(105)을 제거한 후, 도47 및 도48에 나타내는 바와 같이, 에칭으로, 예를 들면 제2의 포토레지스트막(106)을 마스크로 한 드라이 에칭으로 도전막(104)을 패터닝한다. 이때, 도전막(104)은 제1층 배선의 채널방향(X방향)과 직교하는 방향(Y방향)으로 패터닝되며, 이것에 의해, 도전막(104)으로 이루어지는 제1층 배선(107)이 완성된다. 제1층 배선(107)은 도전막(104)을 채널방향과 직교하는 방향(Y방향)을 따라 패터닝하고, 그후, 채널방향(X방향)을 따라 패터닝함으로써 형성할 수도 있다.
상기한 제1층 배선(107)의 형성방법은, 2장의 포토마스크를 사용한 2회의 에칭으로 도전막(104)을 패터닝하므로, 노광광의 간섭의 영향이 없어진다. 즉 복수매의 포토레지스트 마스크를 이용한 복수회 포토리소그래피공정을 이용하여, 복수의 도전막(104)을 형성한다. 이 결과, 제1층 배선(107)의 양단부의 곡면이 적게 되므로, 제1층 배선(107)의 양단부가 내측으로 후퇴하는 양을 줄일 수 있다.
이것에 의해, 제1층 배선의 채널방향(X방향)에 있어서, 제1층 배선(107)의 단부와 채널과의 폭(도47에 나타내는 스페이스=c)을 작게 할 수 있다. 따라서, 제1층 배선의 채널방향(X방향)에 있어서, 서로 인접하는 채널 교차점 상에 제1층 배선(107)이 배치되는 경우라도, 제1층 배선(107)의 단부와 채널과의 폭(도47에 나타내는 스페이스=c) 및 제1층 배선(107, 107)의 스페이스(도47에 나타내는 스페이스=a)를 좁게 할 수 있으므로, 제1층 배선의 채널방향(X방향)에 있어서, 채널의 간격(S)을 축소하여 배선밀도를 향상시키는 것이 가능하게 된다.
다음에, 도49 및 도50에 나타내는 바와 같이, 제1층 배선(107)의 상부에 층간절연막으로서, 예를 들면 산화실리콘막(108)을 퇴적한 후, 예를 들면 CMP(화학적기계연마)법 등의 연마를 이용하여 층간절연막의 표면을 편탄화하고, 그후, 산화실리콘막(108)에 콘택트홀(109)을 형성하여 그 내부에 플러그(110)를 매립한다. 도49에 나타내는 바와 같이, 콘택트홀(109)은 제1층 배선(107)이 형성된 채널과 제2층 배선이 형성되는 채널과의 교점에 배치된다.
다음에, 도51 및 도52에 나타내는 바와 같이, 산화실리콘막(108)의 상부에 퇴적한 제2층 배선용의 도전막을 상기 도전막(104)과 동일한 방법으로 패터닝함으로써 제2층 배선(111)을 형성하고, 상기 콘택트홀(109) 내의 플러그(110)를 통해제2층 배선(111)과 제1층 배선(107)을 전기적으로 접속한다.
상기한 제2층 배선(111)의 형성방법은, 상기 도전막(104)과 동일한 방법으로 2장의 포토마스크를 사용한 2회의 에칭으로 도전막을 패터닝하므로, 노광광의 간섭의 영향이 없어진다. 즉 복수매의 포토레지스트 마스크를 이용한 복수회 포토리소그래피공정을 이용하여, 복수의 도전막을 형성한다. 이 결과, 제2층 배선(111)의 양단부의 곡면이 적게 되므로, 제2층 배선(111)의 양단부가 내측으로 후퇴하는 양을 줄일 수 있다. 이것에 의해, 제2층 배선의 채널방향(Y방향)에 있어서, 제2층 배선(111)의 단부와 채널과의 폭(도51에 나타내는 스페이스=c)을 작게 할 수 있다.
이와 같이, 본 실시형태의 배선형성방법에 의하면, 2장의 포토마스크를 사용한 2회의 에칭으로 배선용의 도전막(104)을 패터닝하는 것에 의해, 제1층 배선(107)의 양단부가 내측으로 후퇴하는 양을 줄일 수 있다.
이것에 의해, 제1층 배선의 채널방향(X방향)에 있어서, 제1층 배선(107)의 단부와 채널과의 폭(도47에 나타내는 스페이스=c)을 작게 할 수 있다. 따라서, 제1층 배선의 채널방향(X방향)에 있어서, 서로 인접하는 채널교차점 상에 제1층 배선(107)이 배치되는 경우라도, 제1층 배선(107)의 단부와 채널과의 폭(도47에 나타내는 스페이스=c) 및 제1층 배선(107, 107)의 스페이스(도47에 나타내는 스페이스=a)를 좁게 할 수 있으므로, 제1층 배선의 채널방향(X방향)에 있어서, 채널의 간격(S)을 축소하여 배선밀도를 향상시키는 것이 가능하게 된다.
또 제1층 배선(107)의 단부와 그 상부에 형성되는 콘택트홀(109)과의 어긋남량(도51에 나타내는 어긋남량=b)을 작게 할 수 있다. 즉 내측으로 후퇴하는 양, 맞춤 여유 및 리저버 등을 고려한 어긋남량(도51에 나타내는 어긋남량=b)을 작게 할 수 있다. 따라서, 서로에 인접하는 채널교차점 상에 콘택트홀(109, 109)이 배치되는 경우라도, 제1층 배선(107, 107)의 스페이스(도51에 나타내는 스페이스=a)를 좁게 할 수 있으므로, 채널의 간격(S)을 축소하여 배선밀도를 향상시키는 것이 가능하게 된다.
다른 한편, 1장의 포토마스크를 사용한 1회의 에칭으로 배선용의 도전막(104)을 패터닝하는 경우는, 제1층 배선(107)의 양단부가 내측으로 후퇴하는 양이 크게 된다. 따라서, 제1층 배선(107)과 콘택트홀(109) 내의 플러그(110)를 확실하게 접속시키기 위해서는, 제1층 배선(107)의 단부와 그 상부에 형성되는 콘택트홀(109)과의 어긋남량(b)을 크게 확보하여 둘 필요가 있으므로, 채널의 간격(S)을 축소하여 배선밀도를 향상시키는 것이 곤란하게 된다. 즉 채널의 간격(S)을 크게 할 필요가 있어 배선밀도를 향상시키는 것이 곤란하게 된다.
또 2장의 포토마스크를 사용한 2회의 에칭으로 배선용의 도전막을 패터닝함으로써, 제2층 배선(111)의 양단부가 내측으로 후퇴하는 양을 줄일 수 있다. 이것에 의해, 제2층 배선의 채널방향(Y방향)에 있어서, 제2층 배선(111)의 단부와 채널과의 폭(도51에 나타내는 스페이스=c)을 작게 할 수 있다. 또 제1층 배선(107)과 마찬가지로, 제2층 배선(111, 111)의 스페이스(도51에 나타내는 스페이스=a)를 좁게 할 수 있으므로, 채널의 간격(S)을 축소하여 배선밀도를 향상시키는 것이 가능하게 된다.
또 2장의 포토마스크를 사용한 2회의 에칭으로 배선용의 도전막을 패터닝함으로써, 제1층 배선(107) 및 제2층 배선(111)의 양단부가 내측으로 후퇴하는 양을 줄일 수 있다. 이것에 의해, 배선(107, 111)의 단부와 채널과의 폭(도47 및 도51에 나타내는 스페이스=c), 제1층 배선(107, 107)의 스페이스 및 제2층 배선(111, 111)의 스페이스(도51에 나타내는 스페이스=a)를 좁게 할 수 있으므로, 채널의 간격(S)을 축소하여 배선밀도를 향상시키는 것이 가능하게 된다.
또한 도시하지 않지만, 제3층 배선 이후도, 제1층 배선(107) 및 제2층 배선(111)과 마찬가지로 형성해도 되는 것은 물론이다.
또 제1층 배선(107)(또는 제2층 배선111)은, 다음과 같은 방법으로 형성할 수도 있다. 먼저, 도53에 나타내는 바와 같이, 제1의 포토레지스트막(도시하지 않음)을 마스크로 한 드라이 에칭으로 도전막(104)을 패터닝한다. 이때, 도전막(104)은 그 평면패턴이 도면의 좌우방향을 따라 띠모양으로 연장하도록 패터닝되지만, 동일 채널 상에 배치되는 제1층 배선(107)중 서로의 스페이스가 넓은 개소는 이 공정에서 분리하여 둔다.
다음에, 도54에 나타내는 바와 같이, 제2의 포토레지스트막(도시하지 않음)을 마스크로 한 드라이 에칭으로 도전막(104)을 패터닝하고, 동일채널 상에 배치되는 제1층 배선(107)중, 서로의 스페이스가 좁은 개소만을 분리하는 것에 의해, 제1층 배선(107)이 완성된다. 그후, 도55에 나타내는 바와 같이, 제1층 배선(107)이 형성된 채널과, 후에 제2층 배선이 형성되는 채널과의 교점에 콘택트홀(109)을 형성한다.
상기의 배선형성방법에 의하면, 동일채널 상에 배치되는 복수의 제1층 배선(107)중, 서로의 스페이스가 좁은 개소는 그들 단부가 내측으로 후퇴하는 양을 줄일 수 있다. 이것에 의해, 제1층 배선의 채널방향(X방향)에 있어서, 제1층 배선(107)의 단부와 채널과의 폭(도47에 나타내는 스페이스=c)을 작게 할 수 있다. 또 제1층 배선(107, 107)의 스페이스(a)를 좁게 할 수 있으므로, 채널의 간격(S)을 축소하여 배선밀도를 향상시키는 것이 가능하다.
또 일반적으로, 서로 인접하는 채널교차점 상에 콘택트홀(109, 109)이 배치되는 확률은 낮으므로, 상기의 배선형성방법에 의하면, 2장째의 포토마스크에 형성하는 패턴의 데이터량이 적게 된다. 이것에 의해, 2장째의 포토마스크의 제조에 필요한 시간을 단축할 수 있다.
2장의 포토마스크를 사용한 2회의 에칭으로 배선용의 도전막(104)을 패터닝하는 경우, 노광광원으로서 KrF와 그것보다도 파장이 짧은 ArF(불화아르곤)을 조합하여 사용할 수도 있다. 즉 KrF를 노광광원으로 하는 리소그래피공정에서 서로의 스페이스가 넓은 개소만을 패터닝하고, 다음에, ArF를 노광광원으로 하는 리소그래피공정에서 서로의 스페이스가 좁은 개소를 패터닝함으로써 제1층 배선(107) 또는 제2층 배선(111)을 형성해도 된다. 이 경우는, ArF를 노광광원으로 하는 2회의 리소그래피공정에서 제1층 배선(107) 또는 제2층 배선(111)을 형성하는 경우에 비해, 값이 비싼 ArF용 포토레지스트막의 사용량을 줄일 수 있으므로, 메모리 혼재 로직 디바이스의 제조비용을 저감할 수 있다.
제1층 배선(107) 또는 제2층 배선(111)은, 도20~도24와 마찬가지로, 하드마스크를 이용한 방법으로 형성할 수도 있다. 즉 도56에 나타내는 바와 같이, 도20~도24와 마찬가지로, 2장의 포토레지스트 마스크를 사용한 2회의 에칭으로 먼저 하드마스크(질화실리콘막120)를 패터닝한 후, 포토레지스트 마스크를 제거하고, 그후 하드마스크(질화실리콘막120)를 마스크로 한 에칭에 의해, 제1층 배선(107) 또는 제2층 배선(111)을 형성한다. 이와 같이, 복수매의 포토레지스트 마스크를 이용한 복수회 포토리소그래피공정을 이용하여, 복수의 하드마스크(질화실리콘막120)를 형성하고, 상기 복수의 하드마스크를 이용한 에칭에 의해 상기 복수의 제1층 배선(107) 또는 제2층 배선(111)을 형성한다. 이 결과, 얇은 하드마스크를 포토레지스트 마스크로 패터닝하므로 포토레지스트 마스크의 막두께를 얇게 할 수 있으며, 가공정밀도를 향상할 수 있고, 보다 미세한 가공이 가능하게 된다. 또한 더 설명하면, 먼저 도56에 나타내는 바와 같이, MISFET를 덮는 산화실리콘막(101)의 상부에 제1층 배선용의 도전막(104)을 퇴적한 후, 도전막(104)의 상부에 CVD법으로 질화실리콘막(120)을 퇴적한다. 이 질화실리콘막(120)은 도전막(104)을 패터닝하기 위한 하드마스크로서 사용된다. 이 경우, 하드마스크(질화실리콘막120)는 질화실리콘막에 한정되지 않고 SION막으로 구성해도 되는 것은 물론이다.
다음에, 도57(a) 및 동 도면(b) (도57(a)의 F-F'선에 따른 단면도)에 나타내는 바와 같이, 질화실리콘막(120)의 상부에 형성한 제1의 포토레지스트막(121)을 마스크로 한 드라이 에칭으로 질화실리콘막(120)을 패터닝한다. 이때, 질화실리콘막(120)은 서로의 스페이스가 넓은 개소만이 패터닝된다.
다음에, 포토레지스트막(121)을 제거한 후, 도58에 나타내는 바와 같이, 제2의 포토레지스트막(122)을 마스크로 한 드라이 에칭으로 질화실리콘막(120)을 패터닝한다. 이때, 질화실리콘막(120)은 서로의 스페이스가 좁은 개소가 패터닝된다.
이와 같이, 2장의 포토마스크를 사용한 2회의 에칭으로 질화실리콘막(120)을 패터닝하는 것에 의해, 서로의 스페이스가 좁은 개소를 정밀도 좋게 분리할 수 있다.
다음에, 포토레지스트막(122)을 제거한 후, 도59에 나타내는 바와 같이, 질화실리콘막(120)을 마스크로 한 드라이 에칭으로 도전막(104)을 패터닝하는 것에 의해, 제1층 배선(107)이 완성된다. 그후, 도60에 나타내는 바와 같이 제1층 배선(107)의 단부에 복수의 콘택트홀(109)을 형성한다.
상기의 배선형성방법에 의하면, 포토레지스트막에 비해 도전막(104)에 대한 에칭 선택비가 큰 질화실리콘막(120)을 마스크로 이용하므로, 제1층 배선(107)을 보다 높은 정밀도로 패터닝할 수 있다. 이것에 의해, 서로 인접하는 제1층 배선(107, 107)의 단부의 스페이스를 축소할 수 있음과 동시에, 제1층 배선(107)의 단부에 복수의 콘택트홀(109)을 높은 밀도로 배치할 수 있다.
상기한 본 실시형태의 배선형성방법은, 예를 들면 도61에 나타내는 바와 같이, 대머신방식에 의해 제1층 배선(107)을 형성하는 경우에도 적용할 수 있다. 이 경우도, 2장의 포토마스크를 사용한 2회의 에칭으로 제1층 배선(107)을 형성하는 것에 의해, 제1층 배선(107)끼리의 스페이스를 좁게 할 수 있으므로, 채널의 간격을 축소하여 배선밀도를 향상시키는 것이 가능하게 된다.
상기한 본 실시형태의 배선형성방법에 의하면, 복수매의 포토레지스트 마스크를 이용한 복수회 포토리소그래피공정을 이용하여, 복수의 도전막을 형성한다.
또 복수매의 포토레지스트 마스크를 이용한 복수회 포토리소그래피공정을 이용하여 복수의 하드마스크(질화실리콘막120)를 형성하고, 상기 복수의 하드마스크를 이용한 에칭에 의해 상기 복수의 제1층 배선(107) 또는 제2층 배선(111)을 형성한다.
또 도전막을 KrF용 포토레지스트 마스크막을 이용한 포토리소그래피공정을 이용하여, 스트레이트 패턴모양의 복수의 배선패턴을 형성하고, 상기 스트레이트 패턴모양의 복수의 배선패턴을 ArF용 포토레지스트 마스크막을 이용한 포토리소그래피공정을 이용하여 인접하는 복수의 배선패턴을 형성한다. 또한 KrF용 포토레지스트막을 이용한 포토리소그래피공정을 이용한 배선패턴 형성공정과, ArF용 포토레지스트막을 이용한 포토리소그래피공정을 이용한 배선패턴 형성공정과의 순서를 교체해도 되는 것은 물론이다.
이상, 본 발명에 의해 행해진 발명을 상기 실시형태에 의거하여 구체적으로 설명했으나, 본 발명은 상기 실시형태에 한정되는 것이 아니라, 그 요지를 이탈하지 않는 범위에서 여러가지 변경가능한 것은 말할 필요도 없다.
예를 들면 실시형태1~3에 나타내는 SRAM의 메모리셀을, 실시형태4에 나타내는 메모리 혼재 로직 디바이스의 메모리에 이용해도 되는 것은 물론이다. 또 실시형태1~3에 나타내는 SRAM의 주변회로에서 CPU 등의 논리회로를 구성해도 되는 것은 물론이다. 또 실시형태4에 나타내는 메모리 혼재 로직 디바이스는 로직 디바이스 단체(單體) 또는 메모리 단체로 구성해도 되는 것은 물론이다. 또 실시형태4에 나타내는 배선의 형성방법을 실시형태1~3에 나타내는 SRAM의 메모리셀 및 그 주변회로에 적용해도 되는 것은 물론이다.
본원에 의해 개시되는 실시형태 중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면, 이하와 같다.
동일 메모리셀 내의 동일 배선층에 형성되는 복수의 중간 도전층의 간격을 노광광의 해상한계 이하까지 축소할 수 있으므로, 배선 또는 메모리셀 사이즈를 축소할 수 있다.
또 SRAM의 메모리셀 사이즈를 축소하여 고집적화를 추진할 수 있다.
또 반도체기판상의 동일 배선층에 형성되는 복수의 배선끼리의 간격과, 동일 절연막에 형성되는 복수의 접속구멍끼리의 간격을 축소하는 것에 의해, LSI의 미세화, 고집적화를 추진할 수 있다.
본원에 의해 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면, 이하와 같다.
반도체 집적회로장치의 고집적화를 추진할 수 있다.

Claims (16)

  1. 반도체기판상의 동일 배선층에 복수의 배선을 형성할 때,
    (a) 상기 복수의 배선을 복수의 그룹으로 분할하고, 상기 복수의 그룹의 각각에 포함되는 배선의 패턴이 형성된 복수매의 포토마스크를 준비하는 공정과,
    (b) 상기 복수매의 포토마스크를 이용한 복수회의 포토리소그래피공정에 의해, 상기 복수의 배선을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 (b) 공정은,
    (b-1) 상기 배선층상에 배선용 도전막을 형성하는 공정과,
    (b-2) 상기 배선용 도전막상에 마스크용 절연막을 형성하고, 상기 마스크용 절연막상에 포토레지스트막을 형성하는 공정과,
    (b-3) 상기 복수매의 포토마스크를 이용한 복수회의 포토리소그래피공정에 의해, 상기 마스크용 절연막에 상기 복수의 배선의 패턴을 전사하는 공정과,
    (b-4) 상기 복수 배선의 패턴이 전사된 상기 마스크용 절연막을 마스크로 한 에칭으로 상기 배선용 도전막을 패터닝하는 것에 의해, 상기 복수의 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  3. 제 1 항에 있어서,
    상기 복수의 배선은, 동일 메모리셀 내의 동일 배선층에 형성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  4. 제 1 항에 있어서,
    상기 복수의 배선은, 서로의 간격이 상기 포토리소그래피공정에서 사용되는 노광광의 해상한계 이하인 복수의 배선을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  5. 제 1 항에 있어서,
    상기 (b) 공정은,
    (b-1) 상기 반도체기판상에 절연막, 마스크용 절연막 및 포토레지스트막을 이 순서대로 형성하는 공정과,
    (b-2) 상기 복수매의 포토마스크를 이용한 복수회의 포토리소그래피공정에 의해, 상기 마스크용 절연막에 상기 복수의 배선의 패턴을 전사하는 공정과,
    (b-3) 상기 복수의 배선의 패턴이 전사된 상기 마스크용 절연막을 마스크로 한 에칭으로 상기 절연막에 복수의 배선 홈을 형성하는 공정과,
    (b-4) 상기 복수의 배선 홈의 내부에 배선용 도전막을 매립하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  6. 반도체기판상의 동일 절연층에 복수의 접속구멍을 형성할 때,
    (a) 상기 복수의 접속구멍을 복수의 그룹으로 분할하고, 상기 복수 그룹의 각각에 포함되는 접속구멍의 패턴이 형성된 복수매의 포토마스크를 준비하는 공정과,
    (b) 상기 복수매의 포토마스크를 이용한 복수회의 포토리소그래피공정에 의해, 상기 복수의 접속구멍을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  7. 제 6 항에 있어서,
    상기 (b) 공정은,
    (b-1) 상기 반도체기판상에 절연막, 마스크용 절연막 및 포토레지스트막을 이 순서대로 형성하는 공정과,
    (b-2) 상기 복수매의 포토마스크를 이용한 복수회의 포토리소그래피공정에 의해, 상기 마스크용 절연막에 상기 복수의 접속구멍의 패턴을 전사하는 공정과,
    (b-3) 상기 복수의 접속구멍의 패턴이 전사된 상기 마스크용 절연막을 마스크로 한 에칭으로 상기 절연막에 상기 복수의 접속구멍을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  8. 제 6 항에 있어서,
    상기 복수의 접속구멍은, 동일 반도체 소자내의 다른 도전층상에 형성되는것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  9. 제 6 항에 있어서,
    상기 복수의 접속구멍은, 서로의 간격이 상기 포토리소그래피공정에서 사용되는 노광광의 해상한계 이하인 복수의 접속구멍을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  10. 메모리셀과 주변회로를 가지는 반도체 집적회로장치의 제조방법으로서, 반도체기판상의 하나의 메모리셀을 구성하는 동일 배선층에 복수의 도전막을 형성할 때,
    (a) 상기 복수의 동전막을 복수의 그룹으로 분할하고, 상기 동일 배선층의 각각에 포함되는 도전막의 패턴이 형성된 복수매의 포토마스크를 준비하는 공정과,
    (b) 상기 복수매의 포토마스크를 이용한 복수회의 포토리소그래피공정을 이용하여 상기 복수의 도전막을 형성하는 공정을 가지며,
    상기 (a) 공정에서, 주변회로용의 배선의 패턴은 상기 복수의 그룹중 하나의 그룹에 포함되고,
    상기 (b) 공정에서, 주변회로용의 배선이 형성되는 것을 특징으로 반도체 집적회로장치의 제조방법.
  11. 반도체 집적회로장치의 제조방법으로서,
    (a) 동일한 제1 배선층에 형성되는 복수의 제1 배선을 복수의 그룹으로 분할하고, 상기 복수의 그룹의 각각에 포함되는 제1 배선의 패턴이 형성된 복수매의 제1 포토마스크를 준비하는 공정과,
    (b) 상기 복수매의 제1 포토마스크를 이용한 복수회의 포토리소그래피공정을 이용하여 상기 복수의 제1 배선을 형성하는 공정과,
    (c) 상기 복수의 제1 배선상에 층간절연막을 형성하는 공정과,
    (d) 상기 층간절연막상의 동일한 제2 배선층에 형성되는 복수의 제2 배선을 복수의 그룹으로 분할하여, 상기 복수의 그룹의 각각에 포함되는 제2 배선의 패턴이 형성된 복수매의 제2 포토마스크를 준비하는 공정과,
    (e) 상기 복수매의 제2 포토마스크를 이용한 복수회의 포토리소그래피공정을 이용하여, 상기 복수의 제2 배선을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  12. 제 11 항에 있어서,
    상기 복수의 제1 배선은, 상기 복수의 제2 배선에 대해서 교차하는 방향으로 연장하여 구성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  13. 메모리셀을 가지는 반도체 집적회로장치의 제조방법으로서, 하나의 메모리셀을 구성하는 동일 배선층에 복수의 도전막을 형성할 때,
    (a) 상기 복수의 도전막을 복수의 그룹으로 분할하고, 상기 동일 배선층의각각에 포함되는 도전막의 패턴이 형성된 복수매의 포토마스크를 준비하는 공정과,
    (b) 상기 복수매의 포토마스크를 이용한 복수회의 포토리소그래피공정을 이용하여, 복수의 하드마스크를 형성하고, 상기 복수의 하드마스크를 이용한 에칭에 의해 상기 복수의 도전막을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  14. 반도체기판상의 동일 배선층에 복수의 배선을 형성할 때,
    (a) 상기 복수의 배선을 복수의 그룹으로 분할하고, 상기 복수 그룹의 각각에 포함되는 배선의 패턴이 형성된 복수매의 포토마스크를 준비하는 공정과,
    (b) 상기 복수매의 포토마스크를 이용한 복수회의 포토리소그래피공정을 이용하여, 복수의 하드마스크를 형성하고, 상기 복수의 하드마스크를 이용한 에칭에 의해 상기 복수의 배선을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  15. (a) 도전막을 KrF용 포토마스크를 이용한 포토리소그래피공정을 이용하여, 스트레이트 패턴모양의 복수의 배선패턴을 형성하는 공정과,
    (b) 상기 스트레이트 패턴모양의 복수의 배선패턴을, ArF용 포토마스크를 이용한 포토리소그래피공정을 이용하여 인접하는 복수의 배선패턴을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  16. 제 15 항에 있어서,
    상기 복수의 배선패턴은, 동일 메모리셀 내의 동일 배선층에 형성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
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