KR20050032837A - 에피택셜 웨이퍼의 제조방법 - Google Patents
에피택셜 웨이퍼의 제조방법 Download PDFInfo
- Publication number
- KR20050032837A KR20050032837A KR1020030068813A KR20030068813A KR20050032837A KR 20050032837 A KR20050032837 A KR 20050032837A KR 1020030068813 A KR1020030068813 A KR 1020030068813A KR 20030068813 A KR20030068813 A KR 20030068813A KR 20050032837 A KR20050032837 A KR 20050032837A
- Authority
- KR
- South Korea
- Prior art keywords
- wafer
- protective film
- epitaxial
- film
- back surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 238000000034 method Methods 0.000 claims abstract description 32
- 238000007517 polishing process Methods 0.000 claims abstract description 14
- 230000001681 protective effect Effects 0.000 claims description 39
- 238000000151 deposition Methods 0.000 claims description 33
- 238000005498 polishing Methods 0.000 claims description 20
- 230000008569 process Effects 0.000 claims description 18
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 12
- 238000005137 deposition process Methods 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 5
- 230000007547 defect Effects 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 230000008021 deposition Effects 0.000 abstract description 27
- 230000002159 abnormal effect Effects 0.000 abstract description 24
- 235000012431 wafers Nutrition 0.000 description 91
- 239000010408 film Substances 0.000 description 43
- 239000010410 layer Substances 0.000 description 26
- 238000010586 diagram Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 8
- 230000008859 change Effects 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 101000891649 Homo sapiens Transcription elongation factor A protein-like 1 Proteins 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 102100040250 Transcription elongation factor A protein-like 1 Human genes 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000001815 facial effect Effects 0.000 description 1
- 239000010419 fine particle Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
- H01L21/02005—Preparing bulk and homogeneous wafers
- H01L21/02008—Multistep processes
- H01L21/0201—Specific process step
- H01L21/02024—Mirror polishing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
본 발명은 에피택셜 웨이퍼의 제조방법에 대한 것이다. 본 발명의 제조방법은, 웨이퍼의 경면 연마후 그 배면이 서셉터에 놓여지게 하여 상기 경면에 결함이 극도로 적은 에피층(Epitaxial layer)를 성장시키는 에피택셜 웨이퍼의 제조방법에 있어서, 경면연마를 하기 이전에 상기 웨이퍼의 배면에 상기 웨이퍼와 다른 성분으로 구성된 보호막질을 증착시키는 막질 증착과정과; 상기 막질이 증착된 웨이퍼의 경면을 연마하는 경면연마과정과; 상기 경면연마가 종료된 웨이퍼의 표면에 상기 에피층을 성장시키는 과정과; 상기 배면에 증착된 막질을 제거하는 막질제거과정을 포함하여 구성되는 것을 특징으로 한다.
Description
본 발명은 에피택셜 웨이퍼의 제조방법에 대한 것으로, 더욱 상세하게는 웨이퍼의 배면에 웨이퍼의 표면과 다른 물질의 막질을 증착시키고 경면연마된 경면에 에피층을 성장시킴으로서 웨이퍼 배면에 이상증착을 방지하는 에피택셜 웨이퍼의 제조방법에 대한 것이다.
반도체 제조공정의 회로선폭(design rule)의 감소에 따라, 공정에 사용하는 반도체 웨이퍼의 평탄도가 우수하지 않을 경우, 이를 재료로 사용한 반도체 제품의 수율도 크게 낮아지는데, 회로선폭의 극미세화가 필요한 경우에 반도체 제품의 수율은 더 낮아진다.
일반적으로 웨이퍼의 평탄도는 회로가 설계되는 앞면이 큰 영향을 주고 있었으나, 최근 회로선폭의 감소로 인해 고평탄도 웨이퍼가 필요하게 되었고, 이와 같은 고평탄도의 웨이퍼에는 회로가 설계되지 않는 배면도 웨이퍼의 평탄도에 경면 못지 않은 영향을 미치게 된다. 또한 이것은 고품질을 요구하는 에피택셜 웨이퍼 경우에는 더욱 영향을 미친다.
도 1은 종래의 에피택셜 웨이퍼의 제조방법을 예시한 공정흐름도이고, 도 2는 웨이퍼의 배면에 이상증착이 나타난 상태를 보여주는 배면도이고, 도 3a와 도 3b는 각각 경면과 배면의 표면상태를 예시한 그래프이다. 그리고, 도 4는 이상증착에 의한 STIR값의 변화를 나타내는 도표이다.
도시된 바의 에피택셜 웨이퍼(10) 경우는, 경면연마과정에 의해 연마된 웨이퍼(11) 경면에 결함이 극도로 적은 에피층(13)을 형성시키는 공정이 추가되며, 이 에피층(13)에는 반도체 소자의 제작시 회로가 설계되게 된다.
에피층(13) 성장을 위한 공정은 일반적으로 서셉터(susceptor)(15)라 불리는 원형판 위에 웨이퍼(11)의 배면이 밀착되게 위치시키고, 고온에서 웨이퍼(11) 표면이 TCS(SiCl3H)나 SiH4에 노출되게 하여 진행한다.
그러나, 상기한 바와 같은 공정에 의하는 경우에는 웨이퍼(11)가 1100℃ 이상의 고온에 노출되게 되고, 웨이퍼(11)는 열반응에 의해 일정 방향으로 휘게 된다.
웨이퍼(11)가 휘게 되면서 웨이퍼 배면이 TCS(SiCl3H)나 SiH4에 노출되게 되고, 서셉터(15) 표면 등과 열화학반응을 일으키게 되어, 웨이퍼 배면에는 도 2와 같이 링형의 이상증착이 발생하게 된다.
이와 같은 웨이퍼(11) 배면의 이상증착은 도 3a와 3b에서처럼 웨이퍼(11)의 배면의 표면거칠기를 급격히 증가시키는 요소로 작용하게 된다.
또한, 웨이퍼(11) 배면에 에피층(13)의 성장 전후의 웨이퍼(11)의 평탄도를 Surface Charge Profiler로 측정하면, 도 4에서 보여지듯이 에피층(13) 성장과정이 수행된 후에는 이상증착이 일어난 링형상 주변의 STIR(Site Total Indicator Reading)의 값이 몹시 큰 것으로 나타나 에피택셜 웨이퍼(10)의 평탄도를 해하는 요소로 작용하고 있음을 알 수 있다.
이와 같은 고품질의 에피택셜 웨이퍼(10)에 있어서는 경면 뿐만 아니라, 배면상의 평탄도가 나쁜 경우에도, 에피택셜 웨이퍼(10) 그 자체와 그에 의해 제조되는 반도체소자의 불량률을 크게 높이는 요소로 작용하게 된다.
도 5는 다른 에피택셜 웨이퍼의 제조장치를 예시한 단면도인데, 도시된 바에 의하면, 서셉터의 구조를 변경하여 서셉터의 에지를 계단구조로 만들어 웨이퍼의 끝부분만을 서셉터에 접촉할 수 있도록 하고 있다.
그러나, 이 경우는 웨이퍼 배면 전체가 서셉터에 접촉하는 방식과 비교할 때, 배면에 이상증착은 미약하게 발생하나, 웨이퍼의 에지에는 하중 및 충격이 집중되기 때문에, 장착/제거할 때에 웨이퍼의 에지에는 도 6a, 6b에 도시된 바와 같이 심각한 손상이 발생하여 웨이퍼 불량률을 높인다.
본 발명의 목적은, 에피층의 성장과정에서 웨이퍼의 배면에 이상증착이 일어나는 것을 방지하여 고도의 평탄도를 가지도록 하는 에피택셜 웨이퍼의 제조방법을 구현하는 것이다.
상기 목적을 달성하기 위한 본 발명에 의한 에피택셜 웨이퍼의 제조방법은, 웨이퍼의 경면 연마 후 그 배면이 서셉터에 놓여지게 하여 상기 경면에 결함이 극도로 적은 에피층(Epitaxial layer)을 성장시키는 에피택셜 웨이퍼의 제조방법에 있어서, 경면연마를 하기 이전에 상기 웨이퍼의 배면에 상기 웨이퍼와 다른 성분으로 구성된 보호막질을 증착시키는 막질 증착과정과; 상기 막질이 증착된 웨이퍼의 표면을 연마하는 연마과정과; 상기 연마과정을 거친 웨이퍼의 표면에 상기 에피층을 성장시키는 과정과; 상기 에피층이 성장된 웨이퍼의 배면에 상기 막질 증착과정에서 증착된 막질을 제거하는 막질제거과정을 포함하여 구성되는 것을 특징으로 한다.
보호막질은 웨이퍼를 이루는 주요성분 물질의 산화물로 이루어진 산화막인 것을 특징으로 한다.
보호막질은 웨이퍼를 이루는 주요성분 물질의 질화물로 이루어진 질화막인 것을 특징으로 한다.
보호막질은 그 두께의 최대한이 5000Å 으로 증착되는 것을 특징으로 한다.
웨이퍼의 배면에 상기 보호막질을 증착하기 이전에 묽은 불산이나 SC1 용액에 의한 웨이퍼 표면에 세정이 이루어지는 것을 특징으로 한다.
막질증착과정이 수행된 후에 상기 연마과정에서는 에지에칭과 에지연마 및 경면 연마가 이루어지는 것을 특징으로 한다.
막질증착 과정은 에피층의 최소한의 두께가 10um이상이 되도록 성장시키는 경우에 대해 수행하는 것을 특징으로 한다.
상기 보호막질의 잔류하는 부분의 제거는 습식식각에 의하는 것을 특징으로 한다.
습식식각은 묽은 불산이나 SC1 용액에 의해 수행되는 것을 특징으로 한다.
서셉터와 상기 웨이퍼의 배면은 최소한 웨이퍼 면적의 50%가 서로 접촉하는 것을 특징으로 한다.
에피층의 성장은 TCS나 SiH4 의 분위기에서 수행되는 것을 특징으로 한다.
본 발명은 상기와 같은 구성에 의해, 에피층의 성장과정에서 웨이퍼의 배면에 이상증착이 발생하는 것을 방지할 수 있고, 고도의 평탄도를 가진 웨이퍼의 제작이 가능하게 한다.
이하 상기와 같은 구성을 가지는 본 발명에 의한 에피택셜 웨이퍼의 제조방법의 바람직한 실시예의 구성을 첨부된 도면을 참조하여 상세하게 설명한다.
도 7a는 본 발명의 실시예의 에피택셜 웨이퍼 제조장치를 예시한 단면도이고, 도 7b는 본 발명에 의한 에피택셜 웨이퍼 제조방법의 바람직한 실시예의 구성을 예시한 공정흐름도이다.
도 8a는 보호막질의 두께에 따른 이상증착의 유무를 보여주는 예시 도표이고, 도 8b는 본 실시예에 의한 효과를 보여주는 예시 도표이다.
도 7a, 7b에 도시된 바에 의하면, 본 실시예의 에피택셜 웨이퍼(20)의 제조에 있어서는 에피층(21)의 성장시 서셉터(23)와 접촉하는 웨이퍼 배면에 웨이퍼 표면과 다른 물질인 보호막질(25)을 증착시켜 웨이퍼 배면에서 열화학반응에 의해 이상증착이 발생하는 것을 방지하고 있다.
본 실시예에서는 경면연마를 하기 이전에 상기 웨이퍼의 배면에 상기 웨이퍼와 다른 성분으로 구성된 보호막질(25)을 증착시키는 막질 증착과정이 수행되게 된다. 그리고, 보호막질(25)의 증착 이전에 오염물질에 의해 웨이퍼표면이 오염되는 것을 방지하기 위해, 웨이퍼의 표면을 묽은 불산이나 SC1용액으로 세정하는 과정을 수행하게 된다.
연마과정이 모두 종료된 후에 보호막질(25)을 증착시키게 되면, 보호막질(25)에 의해 표면의 거칠기와 평탄도를 해할 수 있기 때문에, 본 실시예에서는 웨이퍼의 평탄도를 높이기 위해 수행되는 연마과정 이전에 보호막질(25)을 증착하는 과정이 수행되게 된다.
본 실시예의 경우, 실리콘 웨이퍼 제조공정이기 때문에, 보호막질(25)은 실리콘의 산화물이나 질화물로 이루어지며, 웨이퍼의 표면과 그 물성이 상이하기 때문에, SiH4나 TCS 등의 분위기에서 고온 가열이 이루어지는 경우에도, 서셉터(23) 표면의 SiC 등과 결합이 없게 되어, 이상증착이 발생하지 않게 된다.
이 경우 보호막질(25)의 두께는 평균 50Å 이상이 합당한데, 이 보호막질(25)은 추후에 제거되어야 하는 것이고, 보호막질(25)이 잔류하는 것을 수요자가 원치 않을 수 있기 때문에, 5000 Å 이하로 유지될 수 있도록 하는 것이 바람직하다.
도 8a에 도시된 바와 같이, 웨이퍼 배면에 증착되는 상기 보호막질(25)의 두께 변화에 따라 에피층(21)의 성장과정에서 웨이퍼의 배면에 이상증착은 달리 나타남을 알 수 있다.
보호막질(25)의 두께를 각각 3280, 940, 7, 0 Å의 두께로 구간을 나누어 에피층(23)을 성장시킨 결과, 보호막질(25)이 없는 경우에는 기존과 동일하게 이상증착이 발생하였고, 이에 의해 STIR(Site Total Indicator Reading)의 값이 높게 나타났다.
즉, 보호막질(LTO)(25)을 증착시키지 않은 경우에는 에피층(21)의 성장과정 전에는 STIR이 0.09um이었으나 에피층(21)의 성장과정 종료후에는 0.4 내지 0.5um으로 STIR의 값이 웨이퍼 배면의 이상증착으로 인해 증가하였다.
보호막질(25)의 두께를 6.93 으로 얇게 증착시킨 경우에는, SIIR의 값이 에피층(21) 성장과정 이후에 0.3um정도 증가하였으나, 이 경우에는 이상증착이 발생하는 위치는 외곽방향으로 이동하여 웨이퍼의 외곽에서 1cm의 원주를 따라 이상증착에 의한 링이 형성되었다.
이 경우에도, 웨이퍼 중앙부에는 보호막질(25)이 외곽에 비해 상대적으로 두껍고 외곽은 얇기 때문에, 경면연마와 에지 연마과정 등에서 보호막질(25)이 제거된데 따르는 것으로 추측할 수 있다.
보호막질(25)의 두께가 일정이상이 되는 경우에는 웨이퍼 배면에는 이상증착이 나타나지 않게 되어, 고도의 평탄도를 구비한 에피택셜 웨이퍼(20)의 제작을 가능하게 한다.
한편, 상술한 바와 같은 보호막질(25) 증착과정이 종료된 웨이퍼는 연마과정에 놓여지게 되며, 본 실시예의 연마과정은 경면 연마과정에 한정되는 것이 아니고, 에지에칭, 에지연마 및 이에 후속되는 SC1용액에 의한 세정과정을 포함하는 것이다.
에지에칭 및 에지연마 및 그에 후속하는 SC1 세정이 수행된 이후에 웨이퍼의 경면을 연마하는 경면연마공정이 후속되며, 연마가 종료되면, 웨이퍼의 표면은 세정액에 의해 세정되어 연마과정에서 발생한 미세입자와 연마입자 등에 의해 웨이퍼의 표면에 오염이 발생하는 것을 방지한다.
본 실시예에서는 상술한 바와 같은 연마과정을 거친 웨이퍼의 표면에 상기 에피층(21)을 성장시키게 되는데, 보호막질(25)이 증착된 웨이퍼의 배면이 서셉터(23)와 접촉된 상태에 놓여지게 되며, 본 실시예에서는 웨이퍼 배면의 50% 이상이 서셉터와 접촉하게 된다.
또한, 경면은 서셉터(23)의 상방을 향하게 되며, 고온상태에서 TCS 또는 SiH4 분위기에 노출되어 경면에는 고도의 무결함층인 에피층(21)이 성장하게 된다.
에피층(21)의 성장과정이 종료된 후에는 이상증착을 방지하기 위해 증착시킨 보호막질(25)을 제거하는 공정이 수행되게 된다. 이 보호막질(25)의 제거는 에칭공정에 의해 수행되는데, 본 실시예에서는 SC1 용액이나 묽은 불산 등에 침지시켜 수행하는 습식식각 방법에 의하고 있다.
이와 같은 방법에 의해 보호막질(25)을 증착시킨 후 경면 연마과정을 거쳐 에피층(21)을 성장시키는 경우에는, 에피층(21)의 성장이 완료되어 보호막질(25)을 제거한 후의 STIR은 도 8b에서와 같이 0.18 um 정도로 낮게 나타나, 평탄도가 크게 향상되었음을 알 수 있다.
그리고, 본 실시예의 에피택셜 웨이퍼(20)에 의한 수율은 개선전의 20.5%에 비하여 개선후에는 100%로 크게 향상되었음을 알 수 있다.
본 발명의 권리범위는 상기 실시예에 한정되는 것이 아니라, 특허청구범위에 기재된 사항에 의해 정해지며, 특허청구범위에 기재된 사항과 동일성 범위에서 당업자가 행한 다양한 변형과 개작을 포함함은 자명하다.
본 발명은 경면연마과정 이후에 경면에 에피층을 성장시키는 과정에서 웨이퍼의 배면에 보호막질이 형성되기 때문에, 웨이퍼의 배면 실리콘층이 고온상태에서 TCS나 SiH4나 서셉터와 접촉되는 것을 방지할 수 있다.
또한 웨이퍼의 배면 실리콘층이 TCS 또는 SiH4 및 서셉터의 고온상태 접촉에 의해 열화학작용이 일어나 웨이퍼 배면에 이상증착이 발생하는 것을 방지할 수 있게 된다.
따라서, 이상증착 때문에 웨이퍼의 STIR값의 커져서, 평탄도가 불량한 웨이퍼가 양산되는 것을 방지할 수 있게 된다. 또한 이에 의한 반도체 소자의 제작시에 그 수율을 높이는 것이 가능하게 됨과 동시에, 평탄도의 향상에 의해 고품질의 반도체 소자를 얻는 것이 가능하게 된다.
도 1은 종래의 에피택셜 웨이퍼의 제조방법을 예시한 공정흐름도.
도 2는 웨이퍼의 배면에 이상증착이 나타난 상태를 보여주는 배면도.
도 3a와 도 3b는 각각 경면과 배면의 표면상태를 예시한 그래프.
도 4는 이상증착에 의한 STIR 값의 변화를 나타내는 도표.
도 5는 종래의 다른 에피택셜 웨이퍼의 제조장치를 예시한 단면도.
도 6a, 도 6b는 도 5의 제조장치에 의하는 경우 웨이퍼의 손상상태를 예시한 배면도.
도 7a는 본 발명의 실시예의 에피택셜 웨이퍼 제조장치를 예시한 단면도.
도 7b는 본 발명에 의한 에피택셜 웨이퍼 제조방법의 바람직한 실시예의 구성을 예시한 공정흐름도.
도 8a는 보호막질의 두께에 따른 이상증착의 유무를 보여주는 예시 도표.
도 8b는 본 실시예에 의한 효과를 보여주는 예시 도표.
*도면의 주요부분에 대한 부호의 설명*
20.........에피택셜 웨이퍼 21..........에피층
23.........서셉터 25..........보호막질
Claims (10)
- 웨이퍼의 경면 연마후 그 배면이 서셉터에 놓여지게 하여 상기 경면에 결함이 극도로 적은 에피층(Epitaxial layer)를 성장시키는 에피택셜 웨이퍼의 제조방법에 있어서,경면연마를 하기 이전에 상기 웨이퍼의 배면에 상기 웨이퍼와 다른 성분으로 구성된 보호막질을 증착시키는 막질 증착과정과;상기 보호막질이 증착된 웨이퍼의 경면을 연마하는 경면연마과정과;상기 경면연마가 종료된 웨이퍼의 표면에 상기 에피층을 성장시키는 과정과;상기 배면에 증착된 막질을 제거하는 막질제거과정을 포함하여 구성되는 것을 특징으로 하는 에피택셜 웨이퍼의 제조방법.
- 청구항 1에 있어서, 상기 보호막질은 상기 웨이퍼를 이루는 주요성분 물질의 산화물로 이루어진 산화막인 것을 특징으로 하는 에피택셜 웨이퍼의 제조방법.
- 청구항 1에 있어서, 상기 보호막질은 상기 웨이퍼를 이루는 주요성분 물질의 질화물로 이루어진 질화막인 것을 특징으로 하는 에피택셜 웨이퍼의 제조방법.
- 청구항 1에 있어서, 상기 보호막질은 최대한의 두께가 5000Å 으로 증착되는 것을 특징으로 하는 에피택셜 웨이퍼의 제조방법.
- 청구항 1에 있어서, 상기 웨이퍼의 배면에 상기 보호막질을 증착하기 이전에 묽은 불산이나 SC1 용액에 의한 웨이퍼 표면에 세정이 이루어지는 것을 특징으로 하는 에피택셜 웨이퍼의 제조방법.
- 청구항 1 내지 5 중 어느 하나의 청구항에 있어서, 상기 보호막질이 증착된 후에 에지에칭과 에지연마 및 경면 연마가 이루어지는 것을 특징으로 하는 에피택셜 웨이퍼의 제조방법.
- 청구항 1에 있어서, 상기 막질증착 과정은 에피층의 최소한의 두께가 10um이 되도록 성장시키는 경우에 대해 수행하는 것을 특징으로 하는 에피택셜 웨이퍼의 제조방법.
- 청구항 1 내지 5, 7 중 어느 하나의 청구항에 있어서, 상기 잔류막질의 제거는 습식식각에 의하는 것을 특징으로 하는 에피택셜 웨이퍼의 제조방법.
- 청구항 8에 있어서, 상기 습식식각은 묽은 불산이나 SC1 용액에 의해 수행되는 것을 특징으로 하는 에피택셜 웨이퍼의 제조방법.
- 청구항 1 내지 5, 7 중 어느 하나의 청구항에 있어서, 상기 서셉터와 상기 웨이퍼의 배면은 최소한 50%가 서로 접촉하는 것을 특징으로 하는 에피택셜 웨이퍼의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030068813A KR20050032837A (ko) | 2003-10-02 | 2003-10-02 | 에피택셜 웨이퍼의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030068813A KR20050032837A (ko) | 2003-10-02 | 2003-10-02 | 에피택셜 웨이퍼의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050032837A true KR20050032837A (ko) | 2005-04-08 |
Family
ID=37237203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030068813A Ceased KR20050032837A (ko) | 2003-10-02 | 2003-10-02 | 에피택셜 웨이퍼의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050032837A (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100790725B1 (ko) * | 2006-12-20 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조방법 |
| KR100903725B1 (ko) * | 2006-03-22 | 2009-06-19 | 도쿄엘렉트론가부시키가이샤 | 기판 처리 방법 및 기억 매체 |
| KR100931195B1 (ko) * | 2007-07-12 | 2009-12-10 | 주식회사 실트론 | 웨이퍼의 표면처리방법 |
| US7985699B2 (en) | 2006-03-22 | 2011-07-26 | Tokyo Electron Limited | Substrate processing method and storage medium |
-
2003
- 2003-10-02 KR KR1020030068813A patent/KR20050032837A/ko not_active Ceased
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100903725B1 (ko) * | 2006-03-22 | 2009-06-19 | 도쿄엘렉트론가부시키가이샤 | 기판 처리 방법 및 기억 매체 |
| US7985699B2 (en) | 2006-03-22 | 2011-07-26 | Tokyo Electron Limited | Substrate processing method and storage medium |
| KR100790725B1 (ko) * | 2006-12-20 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조방법 |
| KR100931195B1 (ko) * | 2007-07-12 | 2009-12-10 | 주식회사 실트론 | 웨이퍼의 표면처리방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8530353B2 (en) | SiC substrate and method of manufacturing the same | |
| JP4877628B2 (ja) | エピタキシャルシリコンウェハの製造方法 | |
| JP4723446B2 (ja) | エピタキシャルシリコンウェハおよびエピタキシャルシリコンウェハの製造方法 | |
| US6376335B1 (en) | Semiconductor wafer manufacturing process | |
| KR20100022479A (ko) | Ｓｏｉ 웨이퍼의 제조방법 | |
| JPH03295235A (ja) | エピタキシャルウェーハの製造方法 | |
| JP2006190703A (ja) | エピタキシャルウェーハの製造方法及びエピタキシャルウェーハ | |
| JP3496508B2 (ja) | 張り合わせシリコンウェーハおよびその製造方法 | |
| TWI435377B (zh) | Epitaxial silicon wafers and their manufacturing methods | |
| JP4492293B2 (ja) | 半導体基板の製造方法 | |
| JP2759594B2 (ja) | エピタキシャル基板の製造方法 | |
| CN114792622A (zh) | 硅片加工方法及硅片 | |
| KR20050032837A (ko) | 에피택셜 웨이퍼의 제조방법 | |
| US5970365A (en) | Silicon wafer including amorphous silicon layer formed by PCVD and method of manufacturing wafer | |
| JP3787485B2 (ja) | 薄板の加工方法 | |
| JP2012174935A (ja) | エピタキシャルウェーハの製造方法 | |
| JP2000077372A (ja) | 気相成長用半導体ウェーハの製造方法 | |
| JP2010171330A (ja) | エピタキシャルウェハの製造方法、欠陥除去方法およびエピタキシャルウェハ | |
| JP2020123676A (ja) | エッチング方法 | |
| JPH1116844A (ja) | エピタキシャルシリコンウェーハの製造方法と素材用ウェーハ | |
| JPH10172976A (ja) | Ｅｇ層付きエピタキシャルウェーハの製造方法 | |
| TWI833732B (zh) | 降低半導體基材之表面不均勻度的方法 | |
| US6576501B1 (en) | Double side polished wafers having external gettering sites, and method of producing same | |
| JP2001338899A (ja) | 半導体ウエーハの製造方法及び半導体ウエーハ | |
| KR100830997B1 (ko) | 평탄도가 개선된 실리콘 에피택셜 웨이퍼 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20031002 |
|
| PA0201 | Request for examination | ||
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20050929 Patent event code: PE09021S01D |
|
| E601 | Decision to refuse application | ||
| PE0601 | Decision on rejection of patent |
Patent event date: 20060215 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20050929 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |