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KR20050065899A - 쇼트키 장벽 관통 트랜지스터 및 그 제조방법 - Google Patents

쇼트키 장벽 관통 트랜지스터 및 그 제조방법 Download PDF

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KR20050065899A
KR20050065899A KR1020030097061A KR20030097061A KR20050065899A KR 20050065899 A KR20050065899 A KR 20050065899A KR 1020030097061 A KR1020030097061 A KR 1020030097061A KR 20030097061 A KR20030097061 A KR 20030097061A KR 20050065899 A KR20050065899 A KR 20050065899A
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Abstract

본 발명은 SOI 기판을 이용한 쇼트키 장벽 관통 트랜지스터 및 그 제조방법으로, 종래의 불순물을 주입하여 소스 및 드래인 영역을 구성하는 방식의 전계효과 트랜지스터 대신에 소스 및 드레인을 실리콘과 금속의 반응 물질인 실리사이드로 대체하여 금속-반도체간에 형성되는 쇼트키 장벽을 이용하여 제작하는 쇼트키 장벽 관통 트랜지스터를 제공한다.

Description

쇼트키 장벽 관통 트랜지스터 및 그 제조방법{Schottky barrier Tunnel Transsitor And Fabricating Method Thereof}
본 발명은 SOI 기판을 이용한 쇼트키 장벽 관통 트랜지스터 및 그 제조방법에 관한 것으로, 소스 및 드레인을 실리콘과 금속의 반응 물질인 실리사이드로 대체하여 금속-반도체간에 형성되는 쇼트키 장벽을 이용하여 트랜지스터를 구현한 방식을 제공한다.
최근의 반도체 소자를 제조하는 기술은 100nm이하의 단채널을 가지는 트랜지스터를 제조하기에 이르고 있다. 그러나 소자의 크기가 미세화 됨에 따라 새로운 현상이 수반되어 소자의 동작특성을 오히려 악화시키게 된다. 특히, 100nm이하의 채널 길이를 가지는 트랜지스터에서는 단채널 효과에 의한 누설전류가 매우 커지며, 이에 대한 적절한 제어가 매우 중요하다.
이하에서는 종래기술에 의한 전계효과 트랜지스터를 설명한다. 도 1은 종래 기술에 의하여 제조된 전계효과 트랜지스터의 단면도이다.
도 1을 참조하면, 전계효과 트랜지스터는 상기 산화막(5) 상부에 불순물 확산에 의하여 형성된 소스/드레인 영역(2), 실리콘 채널 영역(4), 게이트 절연막(3) 및 폴리실리콘 게이트(1)를 포함하여 구성된다.
이와 같이 제작된 전계효과 트랜지스터는 불순물이 채널방향으로 확산되는 특성을 매우 정밀하게 제어하여야 하며, 채널의 길이가 짧아질수록 단채널 효과가 급격히 증가하여, 소스와 드레인 사이의 에너지 장벽의 높이가 줄어들어서 누설전류를 제어하기가 매우 어려운 문제점이 있다.
만약 단채널 효과를 억제하려면 소스 및 드레인의 접합 깊이가 채널 길이의 1/3 -1/4 수준이 되어야 한다. 현재의 이온 주입법을 낮은 가속 전압으로 시도하여 보고 있지만, 접합 깊이를 30nm이하로 매우 얕고 균일하게 제어하기는 거의 불가능한 상황이다.
급속 열처리(RTA) 또는 레이져 열처리(Laser Annealing)와 고체상태 확산 (SPD: Solid Phase Diffusion)을 결합한 방법이 대안으로 제시되고 있으나, 이 역시 아직 불투명하고, 특히 10nm 이하로 축소시키기는 어려운 상황이다.
이러한 문제점들을 극복하게 위한 다양한 연구가 진행되고 있으며, 쇼트키 장벽 관통 트랜지스터 제조 기술에 관한 기술도 트랜지스터의 축소화(scaling)에 따라 야기되는 단채널 효과(short channel effect)를 억제하기 위한 기술로 연구되어 오고 있다. 즉, 쇼트키 장벽 관통 트랜지스터의 핵심 요소 기술인 소스 드레인 전극과 채널간의 얕은 접합문제와 더불어 게이트 산화막 문제도 부수적으로 해결할 수 있는 가능성을 지니고 있다.
쇼트키 장벽 관통 트랜지스터를 제조하는 종래의 기술은 주로 벌크 실리콘이나, 벌크 화합물 반도체 기판상에서 이루어졌다. 그러나 반도체와 금속 접합시 반도체내에 많은 결함들이 제조 과정상 존재하게 되고, 이는 소자의 누설전류에 악영향을 미치게 되는 문제점이 있었다.
또한, 현재 고유전율의 희토류 산화막으로 실리콘 산화막을 대체하기 위한 연구가 세계적으로 활발히 진행되고 있다. 그러나 희토류 산화막의 열적 안정 특성상 실리콘 산화막에 비하여 고온 처리를 할 수 없는 것으로 알려져 있다. 따라서, 보다 저온 공정에서 전계효과 트랜지스터를 제작할 필요성이 대두되고 있다.
상술한 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 누설전류를 최소화하고 포화전류를 향상시키기 위해 소스와 드레인의 게이트 중첩을 고려한 쇼트키 장벽 관통 트랜지스터를 제조하여, 동작특성을 개선하고자 하는데 있다.
종래에는 쇼트키 장벽 관통 트랜지스터의 제조 및 동작특성에 대한 연구는 주로 벌크 실리콘 기판상에서 이루어 졌다. 그러나 벌크 실리콘을 사용할 경우, 실리사이드로 형성된 소스 및 드레인을 구성할 때, 많은 실리콘 원자들이 실리사이드 내부로 확산하게 되며, 이에 따라서 결정으로 구성되어 있던 벌크 실리콘 내부에는 많은 공동(vacancy)들이 존재하게 된다. 이렇게 형성된 공동은 주로 공간전하영역에 많이 밀집되게 되며, 이는 계면 불순물로 작용하여 누설전류를 유발하게 된다. 따라서 본 발명의 주된 특징 중 하나는 이를 방지하기 위한 방안으로 SOI기판을 이용하여 쇼트키 장벽 관통 트랜지스터를 제조하는 것이다.
상술한 목적을 달성하기 위한 기술적 수단으로서 본 발명의 일측면은 SOI 기판; 상기 SOI 기판의 최상층인 반도체층으로 이루어지며, 채널층과 소스/드레인 영역으로 분리되어 있으며, 상기 소스/드레인 영역의 적어도 일부분은 금속으로 실리사이드화되어 상기 채널 영역과 쇼트키 접합을 구성하는 반도체층; 상기 반도체층 상부에 정의된 게이트 절연막; 및 상기 게이트 절연막 상부에 형성된 게이트 전극을 포함하는 쇼트키 장벽 관통 트랜지스터를 제공한다.
본 발명의 다른 측면은 SOI 기판의 최상층인 반도체층을 패터닝하여 채널영역, 소스/드레인 영역을 정의하는 단계; 상기 전체 구조상에 게이트 절연막 및 실리콘층을 형성하여 패터닝하여 게이트 전극을 정의하는 단계; 상기 게이트 절연막 측벽에 스페이서를 형성하는 단계; 상기 스페이서를 마스크로 상기 반도체층의 소스/드레인 영역을 과도 식각하는 단계; 상기 전체 구조상에 금속막을 형성하고 이를 선택적으로 패터닝하여 상기 소스/드레인 영역 및 상기 게이트 전극에 잔류시키는 단계; 및 상기 잔류한 금속막의 상부를 실리사이드화하는 단계를 포함하는 쇼트키 장벽 관통 트랜지스터의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 바람직한 실시예에 따른 쇼트키 장벽 관통 트랜지스터의 단면도이다.
쇼트키 장벽 관통 트랜지스터는 예컨대 SOI 기판에 형성된다. SOI기판 이라함은 주로 실리콘층으로 이루어진 기판(16)과 그 상부의 절연층(15), 그리고 최상층에 형성된 실리콘층(20)으로 구성된다. 예컨대 실리콘층은 N형 또는 P형 실리콘 일 수 있다. 절연층(15)은 실리콘 산화막 등을 이용할 수 있다.
쇼트키 장벽 관통 트랜지스터에는 특히 SOI 기판의 최상층인 실리콘층(20)의 두께를 100nm 이하로 얇게 하여 소자를 제작하는 것이 바람직하다. 이와 같이 구성함으로써 게이트가 제어하는 채널 영역의 두께가 줄어들어서, 반전층의 형성을 매우 용이하게 조절할 수 있고, 결과적으로 트랜지스터의 소스와 드레인간의 누설전류가 줄어들게 된다.
한편, SOI기판의 절연층(15)은 100 - 200nm 정도가 바람직하다. 이 범위인 경우 누설전류를 비교적 작게 할 수 있는 효과가 있다.
쇼트키 장벽 관통 트랜지스터의 소스/드레인(20)은 실리콘층과 금속의 화합물인 실리사이드층으로 형성되며, 채널 영역(14)과는 쇼트키 장벽을 형성한다. 폴리실리콘층(11)과 실리사이드화된 금속(19)으로 게이트 전극은 구성된다. 또한 소스와 게이트, 드레인과 게이트간의 절연을 위해 게이트의 측벽에 스페이서(18)가 형성될 수 있다.
게이트 전극(19)은 TiN, W, ErSi, PtSi, PdSi등의 금속으로 구성될 수 있다.
이하, 도 3 내지 6을 참조하여 본 발명의 바람직한 실시예에 따른 쇼트키 장벽 관통 트랜지스터의 제작과정을 상세히 설명한다.
도 3을 참조하면, SOI기판은 최하부에 실리콘 기판(16), 그 상부에 절연층(15), 그리고 절연층(15) 상부에 수 nm 내지 수백 nm정도의 두께를 갖는 실리콘층(14)으로 구성되어 있다. 소정의 식각 마스크를 이용하여 채널, 소스 및 드레인을 형성할 영역을 잔류시키고 실리콘층(14)을 패터닝한다. 한편, 제작된 쇼트키 장벽 관통 트랜지스터는 실리콘층(14)의 채널영역의 두께에 따라서 특성변화가 있으며, 얇은 두께, 100nm 이하, 를 갖는 것 일수록 특성이 우수함은 전술한 바와 같다.
도 4를 참조하면, 절연층(15)과 실리콘층(14)의 상부 전체에 게이트 절연막(13)을 10 내지 30 nm 정도로 형성한다. 게이트 절연막(3)은 실리콘 산화막, 알루미늄 산화막, 하프늄 산화막등이 사용될 수 있다. 그런 다음, 폴리실리콘층(11)을 120 내지 180nm 정도의 두께로 형성한다. 그리고, 포토레지스트 등의 식각 마스크를 이용하여 패터닝한 후, 건식 식각을 진행하여 폴리실리콘층(11)과 게이트 절연막(13)을 식각한다.
도 5를 참조하면, 게이트 절연막(13)과 폴리실리콘층(11)의 측벽에 스페이서(18)를 형성한다. 스페이서(18)는 산소분위기에서 열처리하여 실리콘 산화막을 형성시킨 후, 건식 식각을 하여 형성한다. 이 경우 열처리 조건은 약 900℃에서 7-10분 동안 실시한다. 스페이서의 형성은 이방성 건식 식각 방식을 이용하여 수행할 수 있다.
이 때, 포화 전류의 향상을 위해 소스와 드레인이 형성될 영역은 나중에 형성될 실리사이드와 게이트의 오버랩을 향상시키기 위해 적당량 과도식각을 수행하는 것이 바람직하다. 예컨대 식각 조건은 Cl2 + Ar 또는 CF4 + Ar 식각가스를 이용하여 RIE(Reactive Ion Etching), ICP(Inductively Coupled Plasma) RIE를 이용한다.
도 6을 참조하면, 노출된 실리콘층(14)을 금속으로 실리사이드화하여 소스(20)와 드레인(20)을 형성하고, 동시에 게이트 전극을 형성한다. 이 경우 증착되는 금속막의 두께는 과도 식각된 소스와 드레인의 두께에 따라 달리 증착할 수 있으며 잔류한 소스, 드레인 두께의 1 내지 1.5배 정도로 형성하는 것이 바람직하다.
실리사이드의 형성은 Er, Pt, Pd, Ir, TiN, W 등의 금속을 증착시킨 후, 급속열처리 장치에 의해 반응시켜 형성할 수 있다. N - MOS의 경우 Er, P -MOS의 경우 Pt, Pd, Ir등의 금속을 이용한 실리사이드를 통한 쇼트키 장벽 형성 및 게이트 전극 형성을 특징 이 경우 급속 열처리 조건은 500℃에서 1-10분 동안 수행할 수 있다. 한편, 소스, 드레인, 게이트 전극 이외의 영역에는 포토레지스트를 증착하고 선택적으로 식각하되 황산과 과산화수가 1:1로 혼합된 용액에 의해 제거된다.
종래의 이온 확산에 의한 소스-드레인 확장 영역(SDE: Source Drain Extension)을 포함한 소스와 드레인의 기생저항 성분은 접합 깊이가 축소될수록 증가하여 1E19 cm-3의 도핑농도와 10nm 깊이를 가정할 경우 면저항값이 500 Ohm/sq.를 상회하게 된다. 이 값은 ITRS에서 제시한 약 300 Ohm/sq.을 초과하는 값으로 신호지연등의 문제를 야기한다. 따라서, 상술한 바와 같이 쇼트키 트랜지스터의 소스와 드레인을 금속막으로 대치하게 되면 종래 기술의 면저항 값보다 적어도 1/10 - 1/50 수준으로 줄일 수 있게 된다. 이는 소자의 동작속도를 향상시킬 수 있는 중요한 요소이다.
도 7은 본 발명의 쇼트키 장벽 관통 트랜지스터의 실제 제작 예의 SEM사진이다. 본 제작에서는 Er을 증착한 후, 급속열처리 공정을 통해 Er-실리사이드(ErSi1.7)를 소오드와 드레인에 형성한 N - MOS를 나타냈으며, 채널 길이(L)는 50nm정도로 형성되어 있다.
쇼트키 장벽 관통 트랜지스터는 기판에 불순물을 확산시켜 소스, 드레인을 형성하는 기존의 전계효과 트랜지스터와는 달리 열처리 온도에 많은 융통성을 제공하므로 게이트 스페이서를 형성하기 위해 매우 간단한 열처리 공정이 활용된다.
따라서, 소스와 드레인을 금속 또는 실리사이드로 대체하는 쇼트키 장벽 관통 트랜지스터가 채널길이 35nm 이하로 줄일 수 있는 대안으로 떠오르고 있으며, 구현될 경우 집적도가 테라급으로 전환되는 핵심기술로 자리잡을 수 있다.
본 발명은 두께가 비교적 얇은 SOI 기판상에 소스 및 드레인을 실리사이드로 형성하고, 게이트 전극을 실리사이드화하여 기존의 전계 효과 트랜지스터의 고저항 문제점을 해결할 수 있으며, 가장 중요한 게이트 길이 감소에 따른 단채널 효과를 효율적으로 극복해 낼 수 있는 효과가 있다.
얕은 접합과 더불어 또 하나의 해결해야 할 문제로 남아있는 얇은 게이트 산화막 문제를 쇼트키 장벽 관통 트랜지스터를 통하여 해결할 수 있는 가능성이 있다.
따라서 현재 반도체 공정의 열처리 온도를 현저하게 낮추어야 하는데 쇼트키 장벽 관통 트랜지스터가 구현될 경우, 도핑 활성화 및 결정 손상 회복을 위한 열처리가 필요없기 때문에 고유전율 게이트 산화막을 사용하는 소자의 공정과 양립할 수 있는 중요한 기술로서 주목받고 있다. 게이트 전극 물질로서 현재는 주로 폴리 실리콘을 사용하고 있으나, 이 경우 전극과 산화막 사이의 공핍 효과에 의하여 유효 산화막 두께가 증가되는 효과를 야기하고 있다.
장래 2005년 이후 50nm 세대 이후, 1.5nm 이하의 산화막의 유효 두께가 요구되는 시점에서는 해결해야 할 문제로 지적되고 있다. 쇼트키 장벽 관통 트랜지스터는 상기와 같이 현재에 비하여 열 공정에 대한 많은 융통성을 수반하므로 게이트 전극을 금속으로 사용하는 공정과 양립하는 기술로서 중요한 기술이다.
또한, 쇼트키 장벽 관통 트랜지스터는 이온 주입에 의한 도핑 방법을 사용하지 않기 때문에 이에 수반한 여러 공정을 생략 가능하게 하며, 이에 따른 원가 절감 효과가 기대되는 기술이며, 동작원리가 양자역학적인 물리법칙을 따르기 때문에 향후 양자소자로의 응용이 매우 용이한 소자이다.
도 1은 종래 기술에 의하여 제조된 전계효과 트랜지스터의 단면도이다.
도 2는 본 발명의 바람직한 실시예에 따른 쇼트키 장벽 관통 트랜지스터의 단면도이다.
도 3 내지 5는 본 발명의 바람직한 실시예에 따른 쇼트키 장벽 관통 트랜지스터의 제작과정의 단면도들이다.
도 7은 본 발명의 쇼트키 장벽 관통 트랜지스터의 실제 제작예의 SEM사진이다.

Claims (13)

  1. SOI 기판;
    상기 SOI 기판의 최상층인 반도체층으로 이루어지며, 채널층과 소스/드레인 영역으로 분리되어 있으며, 상기 소스/드레인 영역의 적어도 일부분은 금속으로 실리사이드화되어 상기 채널 영역과 쇼트키 접합을 구성하는 반도체층;
    상기 반도체층 상부에 정의된 게이트 절연막; 및
    상기 게이트 절연막 상부에 형성된 게이트 전극을 포함하는 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터.
  2. 제 1 항에 있어서,
    상기 게이트 절연막 측벽에 스페이서를 추가로 포함하는 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터.
  3. 제 1 항에 있어서,
    상기 반도체층은 1 내지 100nm의 두께를 갖는 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터.
  4. 제 1 항에 있어서,
    상기 실리사이드화하는 금속은 N 트랜지스터의 경우 Er, P 트랜지스터의 경우 Pt, Pd, Ir인 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터.
  5. 제 1 항에 있어서,
    상기 게이트 전극은 TiN, W, ErSi, PtSi 또는 PdSi으로 구성된 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터.
  6. 제 1 항에 있어서,
    게이트 절연막은 실리콘 산화막, 알루미늄 산화막 또는 하프늄 산화막인 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터.
  7. 제 1 항에 있어서,
    SOI기판의 절연층은 100 - 200nm 인 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터.
  8. SOI 기판의 최상층인 반도체층을 패터닝하여 채널영역, 소스/드레인 영역을 정의하는 단계;
    상기 전체 구조상에 게이트 절연막 및 실리콘층을 형성하여 패터닝하여 게이트 전극을 정의하는 단계;
    상기 게이트 절연막 측벽에 스페이서를 형성하는 단계;
    상기 스페이서를 마스크로 상기 반도체층의 소스/드레인 영역을 과도 식각하는 단계;
    상기 전체 구조상에 금속막을 형성하고 이를 선택적으로 패터닝하여 상기 소스/드레인 영역 및 상기 게이트 전극에 잔류시키는 단계; 및
    상기 잔류한 금속막의 상부를 실리사이드화하는 단계를 포함하는 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터의 제조방법.
  9. 제 8 항에 있어서,
    상기 소스/드레인 영역을 과도 식각하는 단계는 Cl2 + Ar 또는 CF4 + Ar 식각가스를 이용하여 RIE(Reactive Ion Etching), ICP(Inductively Coupled Plasma) RIE를 이용하는 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터의 제조방법.
  10. 제 8 항에 있어서,
    상기 실리사이드화하는 단계는 500℃에서 1-10분 동안 급속열처리를 수행하는 것을 특징으로 하는 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터의 제조방법.
  11. 제 8 항에 있어서,
    상기 금속막의 두께는 과도 식각된 소스/드레인의 두께의 1 내지 1.5배 정도로 형성하는 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터의 제조방법.
  12. 제 8 항에 있어서,
    상기 스페이서는 산소분위기에서 900℃에서 7-10분 동안 열처리하여 실리콘 산화막을 형성시킨 후 건식 식각하여 형성하는 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터의 제조방법.
  13. 제 8 항에 있어서,
    상기 반도체층은 1 내지 100nm의 두께로 형성하는 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터의 제조방법.
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