KR20050079574A

KR20050079574A - Output circuit device for charge transfer image element

Info

Publication number: KR20050079574A
Application number: KR1020040008066A
Authority: KR
Inventors: 노재섭
Original assignee: 삼성전자주식회사
Priority date: 2004-02-06
Filing date: 2004-02-06
Publication date: 2005-08-10

Abstract

전하 전송 이미지 소자의 출력회로가 제공된다. 본 발명에 따른 전하 전송 이미지 소자의 출력 회로는, 전하 전송 이미지 소자로부터 신호 전하를 인가받아 상기 신호 전하를 다단 증폭하여 신호 전압으로 출력하는 구동 트랜지스터들과, 상기 구동 트랜지스터들에 흐르는 전류량을 결정하는 로드트랜지스터들을 포함하는 다단 증폭부 및 초기 구동시 상기 구동 트랜지스터들 중 출력단 구동 트랜지스터의 게이트와 소스간의 과도한 순간적인 전압차를 완화시키는 전압 안정화부를 포함하여 이루어진다.An output circuit of a charge transfer image element is provided. The output circuit of the charge transfer image device according to the present invention includes driving transistors that receive signal charges from the charge transfer image device and multiply amplify the signal charges to output the signal voltages, and determine the amount of current flowing through the drive transistors. A multi-stage amplifier including load transistors and a voltage stabilizer which mitigates an excessive instantaneous voltage difference between a gate and a source of an output stage driving transistor among the driving transistors during initial driving.

Description

Output circuit device for charge transfer image element

본 발명은 전하 전송 이미지 소자의 출력 회로에 관한 것으로, 더욱 상세하게는 전하 전송 이미지 소자의 전하 전송부로부터 전송된 신호 전하를 검출하여 신호 전압으로 변화시키는 전하 전송 이미지 소자의 출력 회로에 관한 것이다. The present invention relates to an output circuit of a charge transfer image element, and more particularly, to an output circuit of a charge transfer image element that detects a signal charge transferred from a charge transfer unit of a charge transfer image element and converts it into a signal voltage.

일반적으로, 전하 전송 이미지 소자의 출력 회로는 신호의 열화 없이 신호 전하(signal charge)를 신호 전압(signal voltage)으로 효과적으로 변환시켜 어두운 곳에서도 잡음이 없는 깨끗한 화면을 구현할 수 있는 능력이 요구된다. In general, an output circuit of a charge transfer image device is required to effectively convert a signal charge into a signal voltage without deterioration of a signal, thereby realizing a clean, noiseless screen even in a dark place.

이러한 높은 감도의 전하 전송 이미지 소자의 출력 회로를 구현하기 위해서는 전압 이득이 높아야 하고, 잡음 특성이 우수해야 하며, 적은 입력 용량 및 높은 동작 전압에서도 견딜 수 있는 신뢰성이 요구된다. To implement the output circuit of such a high-sensitivity charge transfer image device, the voltage gain must be high, the noise characteristic must be excellent, and the input capacity and reliability to withstand high operating voltage are required.

이러한 특성을 구현하기 위하여 일반적으로 3단 소스 팔로워가 주로 사용된다. Generally three stage source followers are commonly used to implement this feature.

또한, 전하 전송 이미지 소자는 통상적으로 15V의 높은 동작 전압을 사용하기 때문에 그의 출력 회로에 사용되는 모스 트랜지스터의 게이트 산화막을 두껍게하여 사용하고 있다. In addition, since the charge transfer image device typically uses a high operating voltage of 15 V, the gate oxide film of the MOS transistor used in the output circuit thereof is thickened.

이로 인해 높은 전하 전송 효율(charge conversion efficiency)과 넓은 대역폭을 갖는 회로를 구현하기 어렵고, 입력에 대한 출력의 전압이득은 작아 전하 전송 이미지 자의 감도가 작아지는 등의 동작상의 한계도 가지고 있다.As a result, it is difficult to realize a circuit having a high charge conversion efficiency and a wide bandwidth, and there is also an operational limitation such that the voltage gain of the output to the input is small and the sensitivity of the charge transfer imager is reduced.

이를 보완하기 위해 다단 소스팔로워의 구동 트랜지스터의 산화막 두께를 얇게 하여 전압 이득을 향상시키는 방법도 사용하고 있다.To compensate for this, a method of improving the voltage gain by reducing the thickness of the oxide layer of the driving transistor of the multi-stage source follower is also used.

한편, 전하 전송 이미지 소자의 최초 구동시 다단 소스팔로워 회로에 VDD(15V)가 인가되면 마지막 출력단의 구동 트랜지스터는 큰 로딩 캐패시터를 구동해야 하므로 출력단 전압의 회복 속도는 느려지게 된다.On the other hand, if VDD (15V) is applied to the multi-stage source follower circuit during the initial driving of the charge transfer image device, the driving transistor of the last output stage needs to drive a large loading capacitor, so that the recovery speed of the output stage voltage becomes slow.

이에 따라, 상기 출력단 구동 트랜지스터의 게이트단과 소스단 사이에 과도한 순간적인 전압차가 발생하게 된다. Accordingly, an excessive instantaneous voltage difference occurs between the gate terminal and the source terminal of the output terminal driving transistor.

이는 상기 출력단 구동 트랜지스터의 게이트에 순간적인 전압 충격을 주게되어 게이트 산화막이 파괴될 수 있는 문제점이 있었다.This causes a momentary voltage shock on the gate of the output stage driving transistor, which may cause the gate oxide layer to be destroyed.

본 발명이 이루고자 하는 기술적 과제는 회로 초기 구동시 출력단의 전압 회복 지연을 완화할 수 있는 전하 전송 이미지 소자의 출력 회로를 제공하는데 있다. SUMMARY OF THE INVENTION The present invention has been made in an effort to provide an output circuit of a charge transfer image device capable of alleviating a voltage recovery delay of an output terminal during initial driving of a circuit.

본 발명이 이루고자 하는 다른 기술적 과제는 출력단 구동 트랜지스터의 게이트 소스간 초기 전압 차이를 최소화하는 전하 전송 이미지 소자의 출력 회로를 제공하는데 있다.Another object of the present invention is to provide an output circuit of a charge transfer image device which minimizes an initial voltage difference between gate sources of an output driving transistor.

상기한 기술적 과제들을 달성하기 위한 본 발명에 따른 전하 전송 이미지 소자의 출력 회로는, 전하 전송 이미지 소자로부터 신호 전하를 인가받아 상기 신호 전하를 다단 증폭하여 신호 전압으로 출력하는 구동 트랜지스터들과, 상기 구동 트랜지스터들에 흐르는 전류량을 결정하는 로드트랜지스터들을 포함하는 다단 증폭부 및 초기 구동시 상기 구동 트랜지스터들 중 출력단 구동 트랜지스터의 게이트와 소스간의 과도한 순간적인 전압차를 완화시키는 전압 안정화부를 포함하여 이루어진다.The output circuit of the charge transfer image device according to the present invention for achieving the above technical problem, the driving transistor for receiving the signal charge from the charge transfer image device and amplify the signal charge in multiple stages and outputs the signal voltage, and the drive It includes a multi-stage amplifier including load transistors for determining the amount of current flowing through the transistors and a voltage stabilizer to mitigate excessive instantaneous voltage difference between the gate and the source of the output driving transistor of the driving transistor during the initial driving.

여기서, 상기 다단 증폭부는 상기 신호 전하를 인가받는 제1 구동 트랜지스터와, 게이트가 상기 제1 구동 트랜지스터의 소스와 연결된 제2 구동 트랜지스터와, 게이트가 상기 제2 구동 트랜지스터의 소스와 연결된 제3 구동 트랜지스터와, 상기 제1 구동 트랜지스터에 흐르는 전류량을 결정하는 제1 로드 트랜지스터와, 상기 제2 구동 트랜지스터에 흐르는 전류량을 결정하는 제2 로드 트랜지스터 및 상기 제3 구동 트랜지스터에 흐르는 전류량을 결정하는 제3 로드 트랜지스터를 포함하는 것이 바람직하다. The multi-stage amplifier may include a first driving transistor to receive the signal charge, a second driving transistor having a gate connected to a source of the first driving transistor, and a third driving transistor having a gate connected to a source of the second driving transistor. And a first load transistor that determines the amount of current flowing through the first driving transistor, a second load transistor that determines the amount of current flowing through the second driving transistor, and a third load transistor that determines the amount of current flowing through the third driving transistor. It is preferable to include.

이때, 상기 전압 안정화부는, 애노드가 상기 제3 구동 트랜지스터의 소스단에 연결되고 캐소드가 상기 제3 구동 트랜지스터의 드레인단에 연결된 제너 다이오드를 포함할 수 있다. In this case, the voltage stabilizer may include a Zener diode having an anode connected to a source terminal of the third driving transistor and a cathode connected to a drain terminal of the third driving transistor.

또한, 상기 전압 안정화부는, 상기 제3 구동 트랜지스터의 소스단 및 드레인단 사이에 연결된 다수의 다이오드를 포함할 수 있다. The voltage stabilizer may include a plurality of diodes connected between the source terminal and the drain terminal of the third driving transistor.

또, 상기 전압 안정화부는, 상기 제3 구동 트랜지스터의 소스단 및 드레인단 사이에 연결된 다이오드와 전압 디바이더를 포함할 수 있다.The voltage stabilizer may include a diode and a voltage divider connected between the source terminal and the drain terminal of the third driving transistor.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Specific details of other embodiments are included in the detailed description and the drawings.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention and methods for achieving them will be apparent with reference to the embodiments described below in detail with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms. It is provided to fully convey the scope of the invention to those skilled in the art, and the present invention is defined only by the scope of the claims. Like reference numerals refer to like elements throughout.

먼저, 도 1을 참조하여 본 발명의 제1 실시예에 따른 전하 전송 이미지 소자의 출력 회로의 구조를 설명한다.First, the structure of the output circuit of the charge transfer image device according to the first embodiment of the present invention will be described with reference to FIG. 1.

도 1은 본 발명의 제1 실시예에 따른 전하 전송 이미지 소자의 출력 회로를 나타낸 회로도이다.1 is a circuit diagram showing an output circuit of a charge transfer image device according to a first embodiment of the present invention.

도 1에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 전하 전송 이미지 소자의 출력 회로는As shown in FIG. 1, the output circuit of the charge transfer image device according to the first embodiment of the present invention is

전하 검출부(120), 다단 증폭부(130), 전압 안정화부(140)를 포함하여 구성된다.The charge detector 120, the multi-stage amplifier 130, and the voltage stabilizer 140 are configured to be included.

전하 검출부(120)는 캐패시터(C)를 포함하여 이루어지며, 전하 전송 이미지 소자(CCD)의 전하 전송부(110)로부터 전송되어져 오는 신호 전하를 검출하여 상기 다단 증폭부(130)의 제1 구동 트랜지스터(Qd1)의 게이트단에 인가한다.The charge detector 120 includes a capacitor C. The charge detector 120 detects signal charges transmitted from the charge transfer unit 110 of the charge transfer image element CCD and drives the first stage of the multi-stage amplifier 130. It is applied to the gate terminal of the transistor Qd1.

여기서, 상기 신호 전하는 상기 캐패시터(C)에 일시 저장된 후에 전압 형태로 변환되어 일정 주기마다 제1 구동 트랜지스터(Qd1)의 게이트단에 전달된다.Here, the signal charge is temporarily stored in the capacitor C, converted into a voltage form, and transferred to the gate terminal of the first driving transistor Qd1 at regular intervals.

다단 증폭부(130)는 전하 전송 이미지 소자로부터 신호 전하를 인가받아 상기 신호 전하를 다단 증폭하여 신호 전압으로 출력하는 제1 내지 제3 구동 트랜지스터(Qd1, Qd2, Qd3)와, 상기 제1 내지 제3 구동 트랜지스터(Qd1, Qd2, Qd3)에 흐르는 전류량을 각각 결정하는 제1 내지 제3 로드 트랜지스터(Ql1, Ql2, Ql3)를 포함한다.The multi-stage amplifier 130 receives first and third driving transistors Qd 1, Qd 2, and Qd 3 to receive a signal charge from a charge transfer image device and multiply amplify the signal charge to output a signal voltage. The first to third load transistors Q11, Ql2, and Ql3 respectively determine the amount of current flowing through the three driving transistors Qd1, Qd2, and Qd3.

여기서, 상기 제1 구동 트랜지스터(Qd1)는 첫번째 단(stage)인 입력단에 배치되고, 상기 제2 구동 트랜지스터(d2)는 두번째 단에 배치되며, 상기 제3 구동 트랜지스터(Qd3)는 마지막 세번째 단인 출력단에 배치된다. Here, the first driving transistor Qd1 is disposed at an input terminal which is a first stage, the second driving transistor d2 is disposed at a second stage, and the third driving transistor Qd3 is an output terminal which is a final third stage. Is placed on.

한편, 상기 제1 구동 트랜지스터(Qd1)는 증가형(enhancement) 모스 트랜지스터이고, 나머지인 제2 및 제3 구동 트랜지스터(Qd2, Qd3)와 제1 내지 제3 로드 트랜지스터(Ql1, Ql2, Ql3)는 모드 공핍형(depletion) 모스 트랜지스터이다. Meanwhile, the first driving transistor Qd1 is an enhancement MOS transistor, and the remaining second and third driving transistors Qd2 and Qd3 and the first to third load transistors Ql1, Ql2, and Ql3 are respectively. It is a mode depletion MOS transistor.

그러나 경우에 따라서 입력단에 배치되는 제1 구동 트랜지스터(Qd1)로서 공핍형 모스 트랜지스터를 사용하는 것도 무방하며, 또한 제1 내지 제3 로드 트랜지스터(Ql1, Ql2, Ql3) 중 어느 것도 증가형 모스 트랜지스터일 수도 있다.However, in some cases, a depletion type MOS transistor may be used as the first driving transistor Qd1 disposed at the input terminal, and any of the first to third load transistors Q1, Ql2, and Ql3 may be an increased MOS transistor. It may be.

상기 제1 내지 제3 구동 트랜지스터(Qd1, Qd2, Qd3)는 3단의 소스팔로워(Source follower) 회로를 구성한다. The first to third driving transistors Qd1, Qd2, and Qd3 form a source follower circuit having three stages.

구체적으로, 상기 제1 내지 제3 구동 트랜지스터(Qd1, Qd2, Qd3)의 각 드레인단은 전원전압(VDD)이 인가되도록 구성된다.Specifically, each of the drain terminals of the first to third driving transistors Qd1, Qd2, and Qd3 is configured to apply a power supply voltage VDD.

또한, 상기 제1 구동 트랜지스터(Qd1)의 게이트단은 일단이 접지된 상기 캐패시터(C)의 타단에 연결되고, 소스단은 상기 제2 구동 트랜지스터(Qd2)의 게이트단에 연결된다. In addition, a gate terminal of the first driving transistor Qd1 is connected to the other end of the capacitor C having one end grounded, and a source terminal of the first driving transistor Qd1 is connected to the gate terminal of the second driving transistor Qd2.

또, 상기 제2 구동 트랜지스터(Qd2)의 소스단은 상기 제3 구동 트랜지스터(Qd3)의 게이트단에 연결되고, 상기 제3 구동 트랜지스터(Qd3)의 소스단은 출력단이 된다.The source terminal of the second driving transistor Qd2 is connected to the gate terminal of the third driving transistor Qd3, and the source terminal of the third driving transistor Qd3 is an output terminal.

이때, 상기 출력단에 인가된 신호 전압은 외부 부하(예를 들어 로딩 캐패시터C(Load))에 인가된다. In this case, the signal voltage applied to the output terminal is applied to an external load (for example, loading capacitor C (Load)).

상기 제1 로드 트랜지스터(Ql1)는 첫번째 단에 배치되고, 상기 제2 로드 트랜지스터(Ql2)는 두번째 단에 배치되며, 상기 제3 로드 트랜지스터(Ql3)는 세번째 단에 배치된다.The first load transistor Ql1 is disposed at the first stage, the second load transistor Ql2 is disposed at the second stage, and the third load transistor Ql3 is disposed at the third stage.

상기 제1 내지 제3 로드 트랜지스터(Ql1, Ql2, Ql3)의 게이트단은 소정의 게이트 전압(Vgg)이 인가되도록 연결된다. Gate terminals of the first to third load transistors Q11, Ql2, and Ql3 are connected to apply a predetermined gate voltage Vgg.

또한, 제1 로드 트랜지스터(Ql1)의 드레인단은 상기 제1 구동 트랜지스터(Qd1)의 소스단에 연결되고, 소스단은 제1 저항(R1) 성분을 통해 접지된다.In addition, the drain terminal of the first load transistor Q11 is connected to the source terminal of the first driving transistor Qd1, and the source terminal is grounded through the first resistor R1 component.

같은 방식으로, 제2 로드 트랜지스터(Ql2)의 드레인단은 상기 제2 구동 트랜지스터(Qd2)의 소스단에 연결되고, 소스단은 제2 저항(R2) 성분을 통해 접지된다. 또, 제3 로드 트랜지스터(Ql3)의 드레인단은 상기 제3 구동 트랜지스터(Qd3)의 소스단에 연결되고, 소스단은 제3 저항(R3) 성분을 통해 접지된다.In the same way, the drain terminal of the second load transistor Ql2 is connected to the source terminal of the second driving transistor Qd2, and the source terminal is grounded through the second resistor R2 component. In addition, the drain terminal of the third load transistor Ql3 is connected to the source terminal of the third driving transistor Qd3, and the source terminal is grounded through the third resistor R3.

상기 전압 안정화부(140)는 회로의 초기 구동시에 발생될 수 있는 출력단의 전압 지연과, 상기 제3 구동 트랜지스터(Qd3)의 게이트와 소스간의 과도한 순간적인 전압차를 완화시키도록 구성된다. The voltage stabilizer 140 is configured to mitigate a voltage delay at an output terminal that may occur during initial driving of the circuit, and an excessive instantaneous voltage difference between the gate and the source of the third driving transistor Qd3.

이때, 상기 전압 안정화부(140)는 애노드(anode)가 상기 제3 구동 트랜지스터(Qd3)의 소스단에 연결되고, 캐소드(cathode)가 상기 제3 구동 트랜지스터(Qd3)의 드레인단에 연결되는 제너 다이오드(ZD)를 포함한다. In this case, the voltage stabilizer 140 has an anode connected to a source terminal of the third driving transistor Qd3 and a cathode connected to a drain terminal of the third driving transistor Qd3. And a diode ZD.

그러면, 상기한 본 발명의 제1 실시예에 따른 전하 전송 이미지 소자의 출력 회로의 동작을 설명한다. Next, the operation of the output circuit of the charge transfer image device according to the first embodiment of the present invention will be described.

먼저, 전송되는 신호 전하들은 상기 캐패시터(C)에 일시 저장된 후에 전압 형태로 변환되어 일정 주기마다 상기 제1 구동 트랜지스터(Qd1)의 게이트단에 전달된다. First, the transmitted signal charges are temporarily stored in the capacitor C and then converted into a voltage form and transferred to the gate terminal of the first driving transistor Qd1 at regular intervals.

이에 따라, 상기 제1 구동 트랜지스터(Qd1)가 도통되어 상기 제1 구동 트랜지스터(Qd1)의 소스단에 인가된 전압은 상기 제2 구동 트랜지스터(Qd2)의 게이트단에 인가된다. Accordingly, the first driving transistor Qd1 is turned on so that the voltage applied to the source terminal of the first driving transistor Qd1 is applied to the gate terminal of the second driving transistor Qd2.

같은 방식으로, 상기 제2 구동 트랜지스터(Qd2)가 도통되어 상기 제2 구동 트랜지스터(Qd2)의 소스단에 인가된 전압은 상기 제3 구동 트랜지스터(Qd3)의 게이트단에 인가된다.In the same manner, the second driving transistor Qd2 is turned on so that the voltage applied to the source terminal of the second driving transistor Qd2 is applied to the gate terminal of the third driving transistor Qd3.

이에 따라, 상기 제3 구동 트랜지스터(Qd3)가 도통되어 상기 제3 구동 트랜지스터(Qd3)의 소스단에 연결된 출력단자로 출력 전압(Vout)이 인가된다.Accordingly, the third driving transistor Qd3 is turned on so that the output voltage Vout is applied to the output terminal connected to the source terminal of the third driving transistor Qd3.

이때, 상기 제1 내지 제3 로드 트랜지스터(Ql1, Ql2, Ql3)는 상기 과정에서 전류원의 역할을 수행한다. In this case, the first to third load transistors Ql1, Ql2, and Ql3 serve as current sources in the process.

구체적으로, 상기 제1 구동 트랜지스터(Qd1)가 도통되는 동안, 상기 제1 구동 트랜지스터(Qd1)의 드레인-소스단 사이에 흐르는 전류량은 제1 로드 트랜지스터(Ql1)에 의해 결정된다. 같은 방식으로, 상기 제2 및 제3 구동 트랜지스터(Qd2, Qd3)가 도통되는 동안, 상기 제2 및 제3 구동 트랜지스터(Qd2, Qd3)의 드레인-소스단 사이에 흐르는 전류량은 각각 제2 및 제3 로드 트랜지스터(Ql2, Ql3)에 의해 결정된다. In detail, while the first driving transistor Qd1 is conducting, the amount of current flowing between the drain and source terminals of the first driving transistor Qd1 is determined by the first load transistor Q1. In the same manner, while the second and third driving transistors Qd2 and Qd3 are turned on, the amount of current flowing between the drain and source terminals of the second and third driving transistors Qd2 and Qd3 is respectively increased by the second and third driving transistors. It is determined by three load transistors Ql2 and Ql3.

여기서, 상기 제1 구동 트랜지스터(Qd1)의 드레인-소스단 사이에 흐르는 전류량보다 상기 제2 구동 트랜지스터(Qd2)의 드레인-소스단 사이에 흐르는 전류량이 더 많다. 또한, 상기 제2 구동 트랜지스터(Qd2)의 드레인-소스단 사이에 흐르는 전류량보다 상기 제3 구동 트랜지스터(Qd3)의 드레인-소스단 사이에 흐르는 전류량이 더 많다.Here, the amount of current flowing between the drain and source terminals of the second driving transistor Qd2 is greater than the amount of current flowing between the drain and source terminals of the first driving transistor Qd1. In addition, the amount of current flowing between the drain and source terminals of the third driving transistor Qd3 is greater than the amount of current flowing between the drain and source terminals of the second driving transistor Qd2.

이에 따라, 전송된 신호 전하는 상기 1단부터 3단에 이르기까지 전류 증폭이 이루어지게 된다.Accordingly, the transmitted signal charge is amplified from the first stage to the third stage.

한편, 상기 제1 내지 제3 구동 트랜지스터(Qd1, Qd2, Qd3)와, 상기 제1 내지 제3 로드 트랜지스터(Ql1, Ql2, Ql3)의 각각의 게이트 폭/길이비는 드레인-소스단에 흐르는 전류량이 많을수록 커져야 하므로, 상기 제1 구동 트랜지스터(Qd1) 및 제1 로드 트랜지스터(Ql1)의 게이트 폭/길이비가 제일 작고, 상기 제3 구동 트랜지스터(Qd3) 및 제3 로드 트랜지스터(Ql3)의 게이트 폭/길이비가 제일 큰 것이 바람직하다. Meanwhile, the gate width / length ratios of the first to third driving transistors Qd1, Qd2, and Qd3 and the first to third load transistors Ql1, Ql2, and Ql3 correspond to amounts of current flowing through the drain-source terminal. The larger the number is, the larger the gate width / length ratio of the first driving transistor Qd1 and the first load transistor Ql1 is, and the gate width / length of the third driving transistor Qd3 and the third load transistor Ql3 is the smallest. It is preferable that the length ratio is the largest.

또한, 소스팔로워를 구성하는 제1 내지 제3 구동 트랜지스터(Qd1, Qd2, Qd3)의 게이트 산화막 두께를 얇게 하여 전압 이득을 향상시킬 수 있다. In addition, the voltage gain can be improved by reducing the thickness of the gate oxide film of the first to third driving transistors Qd1, Qd2, and Qd3 constituting the source follower.

이때, 제1 내지 제3 구동 트랜지스터(Qd1, Qd2, Qd3)의 게이트 산화막 두께는 상기 제1 내지 제3 로드 트랜지스터(Ql1, Ql2, Ql3))의 게이트 산화막 두께보다 더 얇은 것이 바람직하다. In this case, the gate oxide film thicknesses of the first to third driving transistors Qd1, Qd2, and Qd3 may be thinner than the gate oxide film thicknesses of the first to third load transistors Q11, Ql2, and Ql3.

또한, 상기 제1 내지 제3 구동 트랜지스터(Qd1, Qd2, Qd3))의 게이트 산화막 두께는 모두 동일할 수 있으며, 노이즈 특성을 고려하여 제1 구동 트랜지스터(Qd1)의 산화막 두께가 가장 얇은 것이 바람직하다. In addition, the gate oxide film thicknesses of the first to third driving transistors Qd1, Qd2, and Qd3 may be the same, and it is preferable that the oxide film thickness of the first driving transistor Qd1 is the thinnest in consideration of noise characteristics. .

한편, 상기 신호 전하가 인가되는 회로의 초기 구동시에는, 출력단인 상기 제3 구동 트랜지스터(Qd3)가 비교적 큰 로딩 캐패시터(C(Load))를 구동하여야 하므로 인가되는 출력단의 전압 회복 속도는 느려질 수 있다.On the other hand, in the initial driving of the circuit to which the signal charge is applied, the voltage recovery speed of the applied output terminal may be slowed because the third driving transistor Qd3, which is an output terminal, must drive a relatively large loading capacitor C (Load). have.

이에 따라, 상기 제3 구동 트랜지스터(Qd3)의 게이트단과 소스단 사이에 과도한 순간적인 전압차가 발생되는데, 전압 안정화부(140)의 상기 제너 다이오드(ZD)의 항복 전압(VDD-Vz) 만큼 게이트와 소스 사이의 전압차를 줄일 수 있어, 제3 구동 트랜지스터(Qd3)의 게이트에 인가되는 순간 전압 충격을 완화시킬 수 있다.Accordingly, an excessive instantaneous voltage difference is generated between the gate terminal and the source terminal of the third driving transistor Qd3. The gate voltage and the breakdown voltage VDD-Vz of the zener diode ZD of the voltage stabilizing unit 140 are generated. Since the voltage difference between the sources can be reduced, an instantaneous voltage shock applied to the gate of the third driving transistor Qd3 can be alleviated.

도 2는 회로의 초기 구동시, 전압 안정화부의 유무에 따른 출력단에 나타나는 전압 레벨을 그래프로 표시한 도이다.FIG. 2 is a graph illustrating a voltage level displayed at an output terminal according to whether a voltage stabilizer is present during initial driving of a circuit.

도 2에서, a는 전압 안정화부가 없을 때 출력단에 인가되는 전압 레벨을 시간 경과에 따라 나타낸 것이고, b는 전압 안정화부의 동작에 따라 출력단에 인가되는 전압 레벨을 시간 경과에 따라 나타낸 것이다.In FIG. 2, a represents a voltage level applied to the output terminal when the voltage stabilizer is absent over time, and b represents a voltage level applied to the output terminal according to the operation of the voltage stabilizer over time.

즉, 도 2에서와 같이, 구동 초기시에 출력단인 제3 구동 트랜지스터의 소스단과 게이트단의 전압차는 VDD-Vz 만큼 줄일 수 있으며, 출력단이 안정화되는 시간도 줄일 수 있다. That is, as shown in FIG. 2, the voltage difference between the source terminal and the gate terminal of the third driving transistor, which is an output terminal at the initial stage of driving, may be reduced by VDD-Vz, and the time for which the output terminal is stabilized may be reduced.

또한, 충분한 지연시간이 지난 후 출력단이 안정화되면 상기 제너 다이오드(ZD)는 역바이어스가 걸리게 되어, 실질적으로 오프상태에 놓이게 되므로 더 이상 회로에 영향을 미치지 않는다. In addition, if the output stage is stabilized after a sufficient delay time, the zener diode (ZD) is reverse biased and is substantially turned off so that the circuit is no longer affected.

따라서, 본 발명의 제1 실시예에 따른 전하 전송 이미지 소자의 출력 회로에서, 전원전압(VDD)과 출력단(Vout) 사이에 제너 다이오드(ZD)를 역바이어스가 걸기게 사용하여, 구동초기시 출력단 구동 트랜지스터(Qd3) 게이트의 순간 전압 충격을 완화시킬 수 있다. Therefore, in the output circuit of the charge transfer image device according to the first embodiment of the present invention, the reverse bias is applied to the zener diode ZD between the power supply voltage VDD and the output terminal Vout, so that the output stage is initially driven. The instantaneous voltage shock at the gate of the driving transistor Qd3 can be alleviated.

다음은, 도 3을 참조하여 본 발명의 제2 실시예에 따른 전하 전송 이미지 소자의 출력 회로의 구조를 설명한다.Next, the structure of the output circuit of the charge transfer image device according to the second embodiment of the present invention will be described with reference to FIG.

도 3은 본 발명의 제2 실시예에 따른 전하 전송 이미지 소자의 출력 회로를 나타낸 회로도이다.3 is a circuit diagram illustrating an output circuit of a charge transfer image device according to a second exemplary embodiment of the present invention.

도 2에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 전하 전송 이미지 소자의 출력 회로는, 전하 검출부(120), 다단 증폭부(130), 전압 안정화부(140)를 포함하여 구성된다.As shown in FIG. 2, the output circuit of the charge transfer image device according to the second embodiment of the present invention includes a charge detector 120, a multi-stage amplifier 130, and a voltage stabilizer 140. .

이때, 상기 안정화부(140)를 제외한 모든 구성이 상술한 본 발명의 제1 실시예와 동일하다. At this time, all configurations except the stabilization unit 140 is the same as the first embodiment of the present invention described above.

이때, 상기 전압 안정화부(140)는 상기 제3 구동 트랜지스터(Qd3)의 드레인단과 소스단 사이에 다수개의 다이오드(D)가 직렬 연결되어 구성된다. In this case, the voltage stabilizing unit 140 includes a plurality of diodes D connected in series between the drain terminal and the source terminal of the third driving transistor Qd3.

여기서, 상기 다이오드(D)는 모스 트랜지스터(MOS-FET)의 게이트단과 드레인단을 연결하여 사용한 것이다.Here, the diode D is used by connecting the gate terminal and the drain terminal of the MOS transistor (MOS-FET).

상기 다이오드(D)가 n개만큼 직렬 연결되어 있고, 각 다이오드(D)의 문턱전압이 Vt이면, 상기 출력단의 초기 전압은 VDD-nVt가되어, 제3 구동 트랜지스터(Q3)의 게이트와 소스간 전압차를 VDD-nVt만큼 줄일 수 있다. When n diodes D are connected in series and the threshold voltage of each diode D is Vt, the initial voltage of the output terminal is VDD-nVt, so that the gate and the source of the third driving transistor Q3 are The voltage difference can be reduced by VDD-nVt.

또한, 출력단 전압이 정상화되어 VDD-nVt보다 높은 전압이 되면, 상기 전압 안정화부(140)는 더 이상 출력단에 영향을 미치지 않는다.In addition, when the output terminal voltage is normalized to a voltage higher than VDD-nVt, the voltage stabilizer 140 no longer affects the output terminal.

따라서, 본 발명의 제2 실시예는 상기한 본 발명의 제1 실시예와 유사한 효과를 갖는다.Therefore, the second embodiment of the present invention has an effect similar to that of the first embodiment of the present invention described above.

다음은, 도 4를 참조하여 본 발명의 제3 실시예에 따른 전하 전송 이미지 소자의 출력 회로의 구조를 설명한다.Next, the structure of the output circuit of the charge transfer image device according to the third embodiment of the present invention will be described with reference to FIG.

도 4는 본 발명의 제3 실시예에 따른 전하 전송 이미지 소자의 출력 회로를 나타낸 회로도이다.4 is a circuit diagram illustrating an output circuit of a charge transfer image device according to a third exemplary embodiment of the present invention.

도 4에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 전하 전송 이미지 소자의 출력 회로는, 전하 검출부(120), 다단 증폭부(130), 전압 안정화부(140)를 포함하여 구성된다.As shown in FIG. 4, the output circuit of the charge transfer image device according to the third exemplary embodiment includes a charge detector 120, a multi-stage amplifier 130, and a voltage stabilizer 140. .

이때, 상기 전압 안정화부(140)는 상기 제3 구동 트랜지스터(Qd3)의 드레인단과 소스단 사이에 다이오드(D)와 전압 디바이더(Vlim)가 직렬 연결되어 구성된다. In this case, the voltage stabilizer 140 is configured such that a diode D and a voltage divider Vlim are connected in series between a drain terminal and a source terminal of the third driving transistor Qd3.

상기 전압 디바이더(Vlim)의 분압된 전압이 Vd이고, 상기 다이오드(D)의 문턱전압이 Vtd이면, 상기 출력단의 초기 전압은 VDD-(Vd+Vtd)가 되어, 제3 구동 트랜지스터(Qd3)의 게이트와 소스간 전압차를 VDD-(Vd+Vtd)만큼 줄일 수 있다.When the divided voltage of the voltage divider Vlim is Vd and the threshold voltage of the diode D is Vtd, the initial voltage of the output terminal is VDD− (Vd + Vtd), so that the third driving transistor Qd3 The voltage difference between the gate and the source can be reduced by VDD- (Vd + Vtd).

또한, 출력단 전압이 정상화되어 VDD-(Vlim+Vtd)보다 높은 전압이 되면, 상기 전압 안정화부(140)는 더 이상 출력단에 영향을 미치지 않는다.In addition, when the output terminal voltage is normalized to become a voltage higher than VDD− (Vlim + Vtd), the voltage stabilizer 140 no longer affects the output terminal.

따라서, 본 발명의 제3 실시예는 상기한 본 발명의 제1 실시예와 유사한 효과를 갖는다.Therefore, the third embodiment of the present invention has an effect similar to that of the first embodiment of the present invention described above.

한편, 본 발명의 제1 내지 제3 실시예에서 상기 다단 증폭부(130)는 3단의 소스팔로워 회로를 예로 들어 설명하였으나, 3단 이상의 소스팔로워 회로를 구성할 수 있음은 물론이다. Meanwhile, in the first to third embodiments of the present invention, the multi-stage amplifying unit 130 has been described using three source follower circuits as an example, but it is a matter of course that three or more source follower circuits can be configured.

이상, 본 발명을 바람직한 실시예를 들어 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.As mentioned above, although the present invention has been described with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the scope of the technical idea of the present invention.

상술한 바와 같이 본 발명에 따르면, 전하 전송 이미지 소자의 출력 회로에서 출력단에 인가되는 전압의 지연 시간을 최소화 할 수 있다. 또한, 출력단 구동 트랜지스터의 게이트 소스간 초기 전압 차이를 최소화하여 게이트 산화막을 보호할 수 있다. As described above, according to the present invention, it is possible to minimize the delay time of the voltage applied to the output terminal in the output circuit of the charge transfer image device. In addition, the gate oxide layer may be protected by minimizing an initial voltage difference between gate sources of the output driving transistor.

Claims

A multi-stage amplifying unit including driving transistors receiving a signal charge from a charge transfer image device and amplifying the signal charges in multiple stages and outputting the signal voltage as a signal voltage; and load transistors for determining an amount of current flowing through the driving transistors; And

And a voltage stabilizer configured to mitigate an excessive instantaneous voltage difference between a gate and a source of an output stage driving transistor during initial driving.

In claim 1,

The multi-stage amplification unit,

A first driving transistor to receive the signal charge;

A second driving transistor having a gate connected to a source of the first driving transistor;

A third driving transistor having a gate connected to the source of the second driving transistor;

A first load transistor configured to determine an amount of current flowing through the first driving transistor;

A second load transistor configured to determine an amount of current flowing in the second driving transistor; And

And a third load transistor configured to determine an amount of current flowing in the third driving transistor.

In claim 2,

The voltage stabilization unit,

And a zener diode having an anode connected to the source terminal of the third driving transistor and a cathode connected to the drain terminal of the third driving transistor.

In claim 2,

The voltage stabilization unit,

And a plurality of diodes connected between the source terminal and the drain terminal of the third driving transistor.

In claim 2,

The voltage stabilization unit,

And a voltage divider and a diode connected between the source terminal and the drain terminal of the third driving transistor.

The method of claim 4 or 5,

The diode is an output circuit of a charge transfer image device, characterized in that the gate terminal and the drain terminal of the MOS transistor is connected.