KR20050084587A

KR20050084587A - 비트 라인 크로스토크 에러들을 저감하는 비휘발성 메모리및 그 방법

Info

Publication number: KR20050084587A
Application number: KR1020057005120A
Authority: KR
Inventors: 라울- 아드리안 세르네아; 안 리
Original assignee: 쌘디스크 코포레이션
Priority date: 2002-09-24
Filing date: 2003-09-18
Publication date: 2005-08-26
Anticipated expiration: 2023-09-18
Also published as: AU2003278899A1; TW200414221A; WO2004029975A1; US7443757B2; CN1701383A; JP4898117B2; EP1543521A1; KR101030955B1; EP1543521B1; CN1701383B; US20040057318A1; TWI330849B; JP2006500727A

Abstract

메모리 장치 및 그 방법은 비트라인에서 비트라인으로의 크로스토크에 의한 에러들을 최소화하는 한편 병렬로 다수의 메모리 셀들을 감지하는 것을 허용한다. 기본적으로, 다수의 메모리 셀들에 결합된 다수의 비트라인의 비트라인 전압들은 이를테면 이들의 도통전류들이 감지되는 동안 각각의 인접한 한 쌍의 비트라인들간 전압차가 실질적으로 시간에 무관하게 되게 제어한다. 이 조건이 부과될 때, 다양한 비트라인의 용량에 기인한 모든 변위전류들은 이들 모두가 시변 전압차에 의존하기 때문에 없어진다. 또 다른 면에서, 메모리 셀의 도통전류는 센스 증폭기에 공급된 제공 캐패시터를 방전하는 레이트에 유의함으로써 달성된다.

Description

비트 라인 크로스토크 에러들을 저감하는 비휘발성 메모리 및 그 방법{NON-VOLATILE MEMORY AND METHOD WITH REDUCED BIT LINE CROSSTALK ERRORS}

이 발명은 일반적으로 전기적으로 소거가능한 프로그래머블 판독전용 메모리(EEPROM) 및 플래시 EEPROM과 같은 비휘발성 반도체 메모리, 및 특히 향상된 센싱 회로들을 구비한 것들에 관한 것이다.

전하를 비휘발성으로 저장할 수 있는, 특히 소형 폼 팩터 카드로서 패키지되는 EEPROM 및 플래시 EEPROM 형태의 고체상태 메모리는 최근에 다양한 이동 및 휴대 디바이스들, 특히 정보기기 및 소비자 전자제품들에서 특상의 기억장치가 되었다. RAM(random access memory)은 고체상태 메모리이기도 하지는 이와는 달리, 플래시 메모리는 비휘발성이고 전원이 턴 오프 된 되에도 이의 저장된 데이터를 보존한다. 높은 비용에도 불구하고, 플래시 메모리는 점점 더 대량 저장응용들에 사용되고 있다. 하드 드라이브들 및 플로피 디스크들과 같은 회전하는 자기 매체에 기초한, 종래의 대량 저장장치는 이동 및 휴대 환경엔 적합하지 않다. 이것은 디스크 드라이브들이 부피가 커지기 쉽고, 기계적 고장이 나기 쉬우며 큰 레이턴시 및 큰 전력요건을 갖기 때문이다. 이들 바람직하지 못한 속성들로 인해서 디스크 기반의 저장장치는 대부분의 이동 및 휴대 응용들에서 실현되지 못한다. 반면, 내장형이면서도 착탈가능한 카드 형태인 플래시 메모리는 이의 소형 크기, 저 전력 소비, 고속 및 고 신뢰도 특징으로 인해 이동 및 휴대 환경에서 이상적으로 적합하다.

EEPROM 및 전기적으로 프로그램가능한 판독전용 메모리(EPROM)는, 소거될 수 있고 새로운 데이터를 이들의 메모리 셀들에 기입 혹은 "프로그램"시킬 수 있는 비휘발성 메모리이다. 이들은, 전계효과 트랜지스터 구조에서, 소스영역과 드레인 영역 사이에 반도체 기판 내 채널영역 위에 배치된 플로팅(비접속의) 도전성 게이트를 이용한다. 이때 제어 게이트는 플로팅 게이트 위에 설치된다. 트랜지스터의 임계전압 특성은 플로팅 게이트 상에 보존되는 전하량에 의해 제어된다. 즉, 플로팅 게이트 상에 주어진 레벨의 전하에 대해서, 소스영역과 드레인 영역간에 도통이 되게 트랜지스터가 턴 온이 되기 전에 제어 게이트에 인가되어야 하는 대응하는 전압(임계)이 있다.

플로팅 게이트는 일 범위의 전하들을 보존할 수 있고 따라서 임계 전압 윈도우 내의 어떤 임계 전압 레벨로 프로그램될 수 있다. 임계 전압 윈도우의 크기는 디바이스의 최소 및 최대 임계 레벨들에 의해 그 경계가 정해지고, 이는 플로팅 게이트로 프로그램될 수 있는 일 범위의 전하들에 대응한다. 임계 윈도우는 일반적으로 메모리 디바이스의 특성들, 동작조건들 및 이력에 따른다. 윈도우 내의 각각의 서로 구별되고 확정가능한 임계전압 레벨의 범위는 셀의 명확한 메모리 상태를 나타내는데 사용될 수 있다.

통상, 메모리 셀로서 작용하는 트랜지스터는 두 가지 메커니즘들 중 한 메커니즘에 의해 "프로그램된" 상태로 프로그램된다. "핫 전자 주입"에서, 드레인에 인가되는 하이(high) 전압은 기판 채널 영역을 지나는 전자들을 가속시킨다. 이와 동시에, 제어 게이트에 인가되는 하이 전압은 핫 전자들을 얇은 게이트 유전체를 거쳐 플로팅 게이트로 끌어낸다. "터널링 주입"에서, 하이 전압이 기판에 관하여 제어 게이트에 인가된다. 이렇게 하여, 기판으로부터 전자들이 개재된 플로팅 게이트로 유입된다.

메모리 디바이스는 많은 메커니즘들에 의해 소거될 수 있다. EPROM에 있어서, 메모리는 자외 방사에 의해 플로팅 게이트로부터 전하를 제거함으로써 전체적으로 소거가 될 수 있다. EEPROM에 있어서, 메모리 셀은 플로팅 게이트 내 전자들을 얇은 산화막을 통과하여 기판 채널 영역으로 터널링되게 하기 위해서(즉, 파울러-노다임 터널링) 제어 게이트에 관하여 기판에 하이 전압을 인가함으로써 전기적으로 소거될 수 있다. 통상, EEPROM은 한 바이트씩 소거될 수 있다. 플래시 EEPROM에 있어서, 메모리는 한꺼번에 혹은 한번에 하나 혹은 그 이상의 블록들로 전기적으로 소거될 수 있고, 여기서 한 블록은 메모리의 512바이트 혹은 그 이상으로 구성될 수 있다.

비휘발성 메모리 셀들의 예

메모리 디바이스들은 통상 카드 상에 실장될 수 있는 하나 혹은 그 이상의 메모리 칩들을 포함한다. 각 메모리 칩은 디코더들 및 소거, 기입 판독 회로들과 같은 주변회로들에 의해 지원되는 메모리 셀 어레이를 포함한다. 보다 정교한 메모리 디바이스들은 처리능력이 있고 보다 높은 레벨의 메모리 동작들 및 인터페이싱을 수행하는 제어기가 구비된다. 최근에 사용되는 많은 상업적으로 성공한 비휘발성 고체상태 메모리 디바이스들이 있다. 이들 메모리 디바이스들은 각 유형이 하나 혹은 그 이상의 전하 저장요소를 구비하는, 서로 다른 유형들의 메모리 셀들을 채용할 수 있다.

도 1a-1e는 비휘발성 메모리 셀들의 서로 다른 예들을 개략적으로 도시한 것이다.

도 1a는 전하를 저장하기 위한 플로팅 게이트를 구비한 EEPROM 셀 형태의 비휘발성 메모리를 개략적으로 도시한 것이다. 전기적으로 소거가능하고 프로그램가능한 판독전용 메모리(EEPROM)는 EPROM과 유사한 구조를 갖고 있으나, UV 방사에 노출시킬 필요없이 적합한 전압들을 인가하였을 때 플로팅 게이트로부터 전기적으로 전하를 로딩 및 제거하는 메커니즘을 추가로 제공한다. 이러한 셀들 및 이들을 제조하는 예들이 미국특허 5,595,924에 있다.

도 1b는 선택 게이트 및 제어 혹은 스티어링(steering) 게이트를 모두 갖춘 플래시 EEPROM 셀을 개략적으로 도시한 것이다. 메모리 셀(10)은 소스(14) 확산영역과 드레인(16) 확산영역 사이에 "스플릿(split)-채널"(12)을 구비한다. 셀은 실제로 직렬의 두 개의 트랜지스터들(T1, T2)로 형성된다. T1은 플로팅 게이트(20) 및 제어 게이트(30)를 구비한 메모리 트랜지스터로서 작용한다. 플로팅 게이트는 선택가능한 량의 전하를 저장할 수 있다. 채널의 T1의 부분을 흐를 수 있는 전류량은 제어 게이트(30) 상의 전압 및 개재된 플로팅 게이트(20) 상에 있는 전하량에 따른다. T2는 선택 게이트(40)를 구비한 선택 트랜지스터로서 작용한다. T2가 선택 게이트(40)에서의 전압에 의해 턴 온 될 때, 이에 의해 채널의 T1의 부분의 전류가 소스와 드레인 간에 흐르게 된다. 선택 트랜지스터는 제어 게이트의 전압에 관계없이 소스-드레인 채널을 따른 스위치를 제공한다. 한 이점은 셀들의 플로팅 게이트들에서의 전하 고갈(포지티브)에 기인하여 제로 제어 게이트 전압에서도 여전히 도통하여 있는 이들 셀들을 턴 오프 시키는데 사용될 수 있다는 것이다. 다른 이점은 소스측 주입 프로그래밍이 보다 쉽게 구현될 수 있게 한다는 것이다.

스플릿 채널 메모리 셀의 한 간단한 실시예는 선택 게이트 및 제어 게이트가 도 1b에 도시된 점선으로 개략적으로 나타낸 바와 같이 동일 워드라인에 접속되는 경우이다. 이것은 전하 저장 요소(플로팅 게이트)를 채널의 일 부분 상에 배치하고 제어 게이트 구조(워드라인의 일부)를 다른 채널 부분 및 채널 저장 요소 상에 배치시킴으로써 달성된다. 이것은 직렬의 두 개의 트랜지스터들을 구비한 셀을 효과적으로 형성하며, 하나는(메모리 트랜지스터) 전하 저장요소의 전하량과 채널 부분을 통해 흐를 수 있는 전류량을 제어하는 워드라인의 전압과의 조합을 가지며, 다른 하나는(선택 트랜지스터) 이의 게이트로서 작용하는 워드라인만을 구비한다. 이러한 셀들의 예들, 메모리 시스템들에서 이들의 사용들 및 이들을 제조하는 방법들은 미국특허 5,070,032, 5,095,344, 5,315,541, 5,343,063, 및 5,661,053에 있다.

도 1b에 도시된 스플릿 채널 셀의 보다 정교한 실시예는 선택 게이트 및 제어 게이트가 독립적이고 점선에 의해 이들 간에 접속되지 않을 때이다. 일 구현은 셀 어레이 내 한 열(column)의 제어 게이트를, 워드라인에 수직한 제어(혹은 스티어링) 라인에 접속하는 것이다. 효과는 워드라인이, 선택된 셀을 판독 혹은 프로그램할 때 동시에 두 기능들을 수행해야 하는 것에서 면하게 하는 것이다. 이들 두 기능들은 (1) 선택 트랜지스터의 게이트로서 작용하여, 이에 따라 선택 트랜지스터를 턴 온 및 오프 시키기 위한 적합한 전압을 요하는 것이며, (2) 워드라인과 전하 저장 요소간의 전계(용량성) 커플링을 통해 전하 저장 요소의 전압을 원하는 레벨로 구동시키는 것이다. 이들 기능들을 단일의 전압으로 최적으로 수행하는 것은 대부분 어렵다. 제어 게이트 및 선택 게이트를 개별적으로 제어함으로써, 워드라인은 기능 (1)만을 수행하는 것이 필요하게 되고, 부가된 제어라인이 기능 (2)를 수행한다. 이 능력은 프로그래밍 전압을 타겟의 데이터에 맞게 하는 고 성능의 프로그래밍을 설계할 수 있게 하여 준다. 플래시 EEPROM 어레이에서 개별적인 제어(혹은 스티어링) 게이트들의 사용은 예를 들면 미국특허들 5,313,421 및 6,222,762에 기재되어 있다.

도 1c는 이중 플로팅 게이트들 및 독립적인 선택 및 제어 게이트들을 구비한 또 다른 플래시 EEPROM을 개략적으로 도시한 것이다. 메모리 셀(10)은 실제로 직렬의 3개의 트랜지스터들을 구비한 것을 제외하곤 도 1b와 유사하다. 이러한 유형의 셀에서, 두 개의 저장 요소들(즉 T1-좌측 및 T1-우측의 요소)은 소스 확산영역과 드레인 확산영역 사이에 선택 트랜지스터(T1)를 구비하고 이들 확산영역 사이에 채널 상에 포함된다. 메모리 트랜지스터들은 플로팅 게이트들(20, 20'), 및 제어 게이트들(30, 30')을 각각 구비한다. 선택 트랜지스터(T2)는 선택 게이트(40)에 의해 제어된다. 언제든 한번에, 한 쌍의 메모리 트랜지스터들 중 단지 하나만이 판독 혹은 기입에 액세스된다. 저장유닛(T1-좌측)이 액세스되고 있을 때, T2 및 T1-우측 모두 턴 온이 되어 채널의 T1-좌측 부분의 전류가 소스와 드레인 간에 흐르게 된다. 유사하게, 저장유닛(T1-우측)이 액세스되고 있을 때, T2 및 T1-좌측이 턴 온 된다. 소거는 선택 게이트 다결정 부분을 플로팅 게이트에 근접시키고 플로팅 게이트 내 저장된 전자들이 선택 게이트 다결정에 터널링 될 수 있게 선택 게이트에 상당크기의 정(positive) 전압(예를 들면 20V)를 인가함으로써 달성된다.

도 1d는 NAND 셀로 구성된 일렬의 메모리 셀들을 개략적으로 도시한 것이다. NAND 셀(50)은 소스들 및 드레인들을 데이지 체인 접속의 일련의 메모리 트랜지스터들(M1, M2,...Mn (n= 4, 8, 16 혹은 그 이상)로 구성된다. 한 쌍의 선택 트랜지스터들(S1, S2)은 NAND 셀의 소스 단자(54) 및 드레인 단자(56)를 통해 외부와의 메모리 트랜지스터들의 체인 접속을 제어한다. 메모리 어레이에서, 소스 선택 트랜지스터(S1)가 턴 온 되었을 때, 소스 단자는 소스 라인에 결합된다. 마찬가지로, 드레인 선택 트랜지스터(S2)가 턴 온 되었을 때, NAND 셀의 드레인 단자는 메모리 셀의 비트 라인에 결합된다. 체인 내 각 메모리 트랜지스터는 의도하는 메모리 상태를 나타내기 위해서 주어진 전하량을 전하 저장 요소에 저장한다. 각각의 메모리 트랜지스터의 제어 게이트는 판독 및 기입 동작들을 통해 제어를 제공한다. 각각의 선택 트랜지스터들(S1, S2)의 제어 게이트는 소스 터미널(54) 및 드레인 터미널(56)을 통하여 NAND 셀에 대한 제어 액세스를 제공한다.

NAND 셀 내의 어드레스된 메모리 트랜지스터가 프로그래밍 동안에 판독되어 검증될 때, 이 트랜지스터의 제어 게이트엔 적합한 전압이 공급된다. 동시에, NAND 셀(50) 내의 어드레스 지정이 안 된 나머지 트랜지스터들은 이들의 제어 게이트들에 충분한 전압을 인가함으로써 완전히 턴 온 된다. 이에 따라, 개개의 메모리 트랜지스터의 소스에서 NAND 셀의 소스 단자(54)로 마찬가지로 개개의 메모리 트랜지스터의 드레인에 대해 셀의 드레인 단자(56)로의 도전경로가 유효하게 만들어진다. 이러한 NAND 셀 구조들을 갖는 메모리 디바이스들은 미국특허들 5,570,315, 5,903,495 및 6,046,935에 기재되어 있다.

도 1e는 전하를 저장하기 위한 유전층을 구비한 비휘발성 메모리를 개략적으로 도시한 것이다. 앞서 기술된 도전성 플로팅 게이트 요소들 대신에, 유전층이 사용된다. 유전성 저장요소를 이용하는 이러한 메모리 디바이스들은 Eitan 등의 "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545 에 기재되어 있다. ONO 유전층은 소스 확산영역과 드레인 확산영역 사이의 채널을 가로질러 확장하여 있다. 한 데이터 비트용의 전하는 드레인에 인접한 유전층에 모이고 다른 데이터 비트용의 전하는 소스에 인접한 유전층에 모인다. 예를 들면, 미국특허 5,768,192 및 6,011,725는 두 개의 이산화실리콘층들 사이에 개재된 트랩 유전층을 구비한 비휘발성 메모리 셀을 개시하고 있다. 복수 상태 데이터 저장은 유전층 내 공간적으로 분리된 전하 저장 영역들의 2진 상태들을 개별적으로 읽어냄으로써 구현된다.

메모리 어레이

통상적으로 메모리 디바이스는 행들 및 열들로 배열되고 워드라인들 및 비트라인들에 의해 어드레스될 수 있는 2차원 메모리 셀 어레이로 구성된다. 어레이는 NOR 유형 혹은 NAND 유형 구조에 따라 형성될 수 있다.

NOR 어레이

도 2는 메모리 셀들의 NOR 어레이의 예를 도시한 것이다. NOR형 구조를 구비한 메모리 디바이스들은 도 1b 혹은 도 1c에 도시된 유형의 셀들로 구현되었다. 메모리 셀들의 각 행은 이들의 소스들 및 드레인들에 의해 데이터 체인 형식으로 접속된다. 이 설계는 가상접지 설계라고도 한다. 각 메모리 셀(10)은 소스(14), 드레인(16), 제어 게이트(30) 및 선택 게이트(40)를 구비한다. 행 내 셀들은 이들 선택 게이트들이 워드라인(42)에 접속되어 있다. 열의 셀들은 이들의 소스들 및 드레인들이 각각, 선택된 비트라인들(34, 36)에 접속된다. 메모리 셀들의 제어 게이트 및 선택 게이트가 독자적으로 제어되는 일부 실시예들에서, 스티어링 라인(36)은 열의 셀들의 제어 게이트들을 또한 접속한다. 많은 플래시 EEPROM 디바이스들은 각각이 이의 제어 게이트 및 선택 게이트를 함께 접속하여 형성된 메모리 셀들로 구현된다. 이 경우, 스티어링 라인들에 대한 필요성은 없으며 워드라인은 간단히 각 행을 따라 셀들의 제어 게이트들 및 선택 게이트들 모두와 접속한다. 이들 설계들의 예들은 미국특허 5,172,338 및 5,418,752에 기재되어 있다. 이들 설계들에서, 워드라인은 근본적으로 두 가지 기능들, 즉 행 선택과, 판독 혹은 프로그래밍을 위해 행 내 모든 셀들에 제어 게이트 전압을 공급하는 것을 수행하였다.

NAND 어레이

도 3은 도 1d에 도시된 것과 같은, 메모리 셀들의 NAND 어레이의 예를 도시한 것이다. 각 열의 NAND 셀들을 따라, 비트라인이 각 NAND 셀의 드레인 단자(56)에 결합되어 있다. 각 행의 NAND 셀들을 따라, 소스라인은 이들의 모든 소스 단자들(54)을 접속할 수도 있다. 또한, 한 행을 따라 NAND 셀들의 제어 게이트들은 일련의 대응하는 워드라인들에 접속된다. 전체 행의 NAND 셀들은 접속된 워드라인들을 통해 이들의 제어 게이트들에 적합한 전압들로 한 쌍의 선택 트랜지스터들(도 1d 참조)을 턴 온 함으로써 어드레스될 수 있다. 한 체인의 NAND 셀 내의 한 메모리 트랜지스터가 판독되고 있을 때, 체인 내 나머지 메모리 트랜지스터들은 이들의 연관된 워드 라인들을 통해 겨우 턴 온 되므로 체인을 통해 흐르는 전류는 근본적으로 판독중의 셀 내 저장된 전하의 레벨에 달려있다. 메모리 시스템의 일부로서 NAND 구조 어레이 및 이의 동작의 예는 미국특허들 5, 570,315, 5,774,397 및 6,046,935에 있다.

블록 소거

전하 저장 메모리 디바이스들의 프로그래밍은 이미 전하 저장 요소들에 더 많은 전하를 부가하는 것이 될 수 있을 뿐이다. 그러므로, 프로그램 동작에 앞서, 전하 저장 요소 내 이미 있는 전하는 제거(혹은 소거)되어야 한다. 소거 회로들(도시생략)은 메모리 셀들의 하나 혹은 그 이상의 블록들을 소거하기 위해 제공된다. EEPROM과 같은 비휘발성 메모리는 셀들의 전체 어레이, 혹은 어레이의 셀들의 상당량의 그룹들이 함께 전기적으로 소거될 때(즉, 플래시로) "플래시" EEPROM이라 한다. 일단 소거되면, 일 그룹의 셀들은 다시 프로그램될 수 있다. 함께 소거가능한 일 그룹의 셀들은 하나 혹은 그 이상의 어드레스가능한 소거 유닛으로 구성될 수 있다. 소거 유닛 혹은 블록은 통상, 하나 혹은 그 이상의 페이지- 페이지는 프로그래밍 및 판독 유닛- 의 데이터를 저장하나, 한 페이지 이상이 단일의 동작으로 프로그램 혹은 판독될 수도 있다. 각각의 페이지는 통상적으로 하나 혹은 그 이상의 데이터 섹터들을 저장하며, 섹터의 크기는 호스트 시스템에 의해 정의된다. 예는 자기 디스크 드라이브에 대해 제정된 규격에 따라, 사용자 데이터의 512바이트 섹터이며, 이에 더하여 사용자 데이터 및/또는 이 내의 블록에 관한 몇 바이트의 오버헤드가 저장된다.

판독/기입 회로들

통상의 2상태 EEPROM에서는, 도통 윈도우를 두 영역들로 분할하기 위해서 적어도 한 전류 구분점 레벨을 정한다. 소정의, 고정된 전압들을 인가함으로써 셀이 판독될 때, 이 셀의 소스/드레인 전류는 구분점 레벨(혹은 기준 전류 I_REF)과 비교함으로써 메모리 상태로 결정된다. 읽혀진 전류가 구분점 레벨 혹은 I_REF보다 크다면, 셀은 한 논리 상태(예를 들면 "제로" 상태)에 있는 것으로 판정된다. 반면, 전류가 구분점 레벨보다 낮다면, 셀은 다른 논리 상태(예를 들면, "1" 상태)인 것으로 판정된다. 이에 따라, 이러한 2-상태 셀은 1비트의 디지털 정보를 저장한다. 외부에서 프로그램될 수 있는 기준 전류원은 흔히 구분점 레벨 전류를 발생하기 위해 메모리 시스템의 일부로서 흔히 제공된다. 메모리 용량을 증가시키기 위해서, 플래시 EEPROM 디바이스들은 반도체 기술 상태가 진보함에 따라 점점 더 고 밀도로 제조되고 있다. 저장용량을 증가시키는 또 다른 방법은 각 메모리 셀에 2상태 이상을 저장하는 것이다.

복수상태 혹은 복수 레벨 EEPROM 메모리 셀에 있어서, 도통 윈도우는 각 셀이 한 비트 데이터 이상을 저장할 수 있게 하나 이상의 구분점에 의해 2이상의 영역들로 분할된다. 이에 따라 주어진 EEPROM 어레이가 저장할 수 있는 정보는 각 셀이 저장할 수 있는 상태들의 수로 증가된다. 복수 상태 혹은 복수 레벨의 메모리 셀들을 구비한 EEPROM 혹은 플래시 EEPROM은 미국특허 5,172,338에 기재되어 있다.

실제로, 셀의 메모리 상태는 통상적으로 기준전압이 제어 게이트에 인가되었을 때 셀의 소스전극 및 드레인 전극을 지나는 도통 전류를 감지함으로써 읽혀진다. 이에 따라, 셀의 플로팅 게이트 상의 각각의 주어진 전하에 대해서, 고정된 기준 제어 게이트 전압에 관한 대응하는 도통 전류가 검출될 수 있다. 유사하게, 플로팅 게이트에 프로그램될 수 있는 일 범위의 전하는 대응하는 임계 전압 윈도우 혹은 대응하는 도통 전류 윈도우를 정의한다.

이에 택일적으로, 분할된 전류 윈도우 중에서 도통전류를 검출하는 대신에, 제어 게이트에 테스트 하의 주어진 메모리 상태에 대해 임계전압을 설정하고 도통전류가 임계전류보다 낮거나 높은지를 검출하는 것이 가능하다. 일 구현에서 임계전류에 관한 도통전류의 검출은 도통전류가 비트라인의 용량을 통해 방전하는 레이트를 조사함으로써 달성된다.

도 4는 임의의 한 시각에 플로팅 게이트가 선택적으로 저장할 수 있을 4개의 서로 다른 전하들(Q1-Q4)에 대해 소스-드레인 전류 I_D와 제어 게이트 전압(V_CG)간의 관계를 도시한 것이다. 4개의 실선의 V_CG 대 I_D 곡선들은 각각이 4개의 가능한 메모리 상태들에 대응하는 것인 메모리 셀의 플로팅 게이트에 프로그램될 수 있는 4개의 가능한 전하 레벨들을 나타낸다. 예로서, 일단의 셀들의 임계 전압 윈도우는 0.5V 내지 3.5V의 범위일 수 있다. 임계 윈도우를 각각 0.5V의 간격으로 5개의 영역들로 분할함으로써 6개의 메모리 상태들이 구별될 수 있다. 예를 들면, 기준전류로서 2㎂의 I_REF가 도시된 바와 같이 사용된다면, Q1에 프로그램된 셀은 V_CG =0.5V 및 1.0V에 의해 구별되는 임계 윈도우의 영역에서 곡선이 I_REF와 교차하기 때문에 메모리 상태 "1"에 있는 것으로 간주될 수 있다. 유사하게, Q4는 메모리 상태 "5"에 있다.

전술한 바로부터 알 수 있듯이, 메모리 셀에 보다 많은 상태들이 저장되게 만들어질수록, 임계 윈도우는 더욱 미세하게 분할된다. 이것은 요구되는 분해능을 달성할 수 있기 위해서 프로그래밍 및 판독 동작들에 보다 큰 정밀도를 요할 것이다.

미국특허 4,357,685는 셀이 주어진 상태로 프로그램될 때, 매번 증분 전하가 플로팅 게이트에 더해지는 것으로 연속적인 프로그래밍 전압펄스들이 가해지는, 2상태 EPROM 프로그램 방법을 개시한다. 펄스들 사이에서, 구분점 레벨에 관하여 셀의 소스-드레인 전류를 판정하기 위해서 셀이 다시 읽혀지거나 검증된다. 프로그래밍은 전류 상태가 원하는 상태에 도달한 것으로 검증되었을 때 중지한다. 사용되는 프로그래밍 펄스열은 증가하는 기간 혹은 진폭을 가질 수 있다.

종래 기술의 프로그래밍 회로들은 목표 상태에 도달할 때까지 소거된 혹은 접지 상태부터 임계 윈도우를 단계별로 나아가기 위해 단순히 프로그래밍 펄스들을 인가한다. 실제로, 적절한 분해능이 가능하기 위해선, 각각의 분할된 혹은 구분되는 영역은 적어도 약 5 프로그래밍 단계들을 거쳐야 할 것이다. 2상태 메모리 셀들에 있어선 수행은 수락가능하다. 그러나, 복수상태 셀들에 있어선, 요구되는 단계들의 수는 분할 수에 따라 증가하므로, 프로그래밍 정밀도 혹은 분해능이 증가해야 한다. 예를 들면, 16상태 셀은 목표 상태로 프로그램하기 위해 평균으로 적어도 40 프로그래밍 펄스들을 요할 수 있다.

도 5는 행 디코더(130) 및 열 디코더(160)를 통해 판독/기입 회로들(170)에 의해 액세스될 수 있는 메모리 어레이(100)의 전형적인 구성을 가진 메모리 디바이스를 개략적으로 도시한 것이다. 도 2 및 도 3에 관련하여 기술된 바와 같이, 메모리 어레이(100) 내 메모리 셀의 메모리 트랜지스터는 한 세트의 선택된 워드라인(들) 및 비트라인(들)을 통해 어드레스될 수 있다. 어드레스된 메모리 트랜지스터의 각각의 게이트들에 적합한 전압들을 인가하기 위해서 행 디코더(130)는 하나 혹은 그 이상의 워드라인들을 선택하며 열 디코더(160)는 하나 혹은 그 이상의 비트라인들을 선택한다. 어드레스된 메모리 트랜지스터들의 메모리 상태들을 판독 혹은 기입(프로그램)하기 위해 판독/기입 회로들(170)이 설치된다. 판독/기입 회로들(170)은 비트라인들을 통해 어레이 내 메모리 요소들에 접속될 수 있는 다수의 판독/기입 모듈들을 포함한다.

판독/기입 수행 및 정확도에 영향을 미치는 요인들

판독 및 프로그램 수행을 향상시키기 위해서, 어레이 내 복수의 전하 저장 요소들 혹은 메모리 트랜지스터들은 병렬로 판독 또는 프로그램된다. 이에 따라, 메모리 요소들의 논리적 "페이지"가 함께 판독 혹은 프로그램된다. 기존의 메모리 구조에서, 통상적으로 행은 몇 개의 인터리브된 페이지들을 포함한다. 한 페이지의 모든 메모리 요소들은 함께 판독 혹은 프로그램될 것이다. 열 디코더는 인터리브된 페이지들 각각을 대응하는 수의 판독/기입 모듈들에 선택적으로 접속할 것이다. 예를 들면, 일 구현에서, 메모리 어레이는 532 바이트(512 바이트에 20바이트의 오버헤드를 더한 것)의 페이지 크기를 갖도록 설계된다. 각 열이 드레인 비트라인을 포함하고 행 당 두 개의 인터리브된 페이지들이 있다면, 이는 각 페이지가 4256 열들에 연관되어 총 8512 열들이 된다. 우수 비트라인들 혹은 기수 비트라인들 전부를 병렬로 판독 혹은 기입하기 위해 접속가능한 센스 모듈들은 4256가 될 것이다. 따라서, 4256비트(즉, 532 바이트) 데이터의 한 페이지가 병렬로 메모리 요소들의 한 페이지로부터 판독되거나 이에 프로그램된다. 판독/기입 회로들(170)을 형성하는 판독/기입 모듈들은 여러 가지 구조들로 구성될 수 있다.

전술한 바와 같이, 종래의 메모리 디바이스들은 대량으로 병렬방식으로 조작함으로써 판독/기입 동작들을 향상시킨다. 이 방식은 수행을 향상시키나, 판독 및 기입동작들의 정확도에 영향을 미치지 않는다.

한가지 문제는 소스 라인 바이어스 오류이다. 이것은 상당수의 메모리 셀들이 이들의 소스들을 함께 하나의 소스 라인으로 접지에 묶은 메모리 구조에선 특히 심하다. 공통의 소스로 이들 메모리 셀들을 병렬로 감지함에 따라 상당량의 전류가 소스라인에 흐르게 된다. 소스라인의 유한한 저항 때문에, 이로 인해 실제 접지와 각 메모리의 셀의 소스 전극 간엔 상당크기의 전위차가 야기된다. 감지 동안, 각 메모리 셀의 제어 게이트에 공급되는 임계전압은 이의 소스전극에 관련되나 시스템 전원은 실제 접지에 관련된다. 이에 따라, 감지는 소스 라인 바이어스 오류의 존재에 기인하여 부정확하게 될 수 있다.

또 다른 문제는 비트라인간 커플링 혹은 크로스토크를 처리해야 한다. 이 문제는 밀접하게 이격되어 있는 비트라인들을 병렬로 감지할 때 더욱 심해진다. 비트라인간 크로스토크를 회피하는 종래의 해결책은 다른 비트라인들은 접지시켜두고 모든 우수 혹은 모든 기수 비트라인들을 한번에 감지하는 것이다. 두 개의 인터리브된 페이지들로 구성된 한 행의 이러한 구조는 비트라인 크로스토크를 회피하게 할 뿐만 아니라 판독/기입 회로들의 페이지를 밀집되게 맞추어 넣는 문제를 완화시키는데 도움을 줄 것이다. 페이지 디코더는 한 세트의 판독/기입 모듈들을 우수 페이지 혹은 기수 페이지로 멀티플렉싱하는데 사용된다. 이에 따라, 한 세트의 비트라인들이 판독 혹은 프로그램될 때마다, 인터리빙 세트를 접지해 둘 수 있어 기수 비트라인과 우수 비트라인간의 크로스토크를 제거할 수 있는데, 그러나 기수라인들간에 혹은 우수라인들간엔 그렇지 않다.

그러나, 인터리빙 페이지 구조는 적어도 3가지 면에서 불리하다. 첫째, 추가의 멀티플렉싱 회로를 필요로 한다. 두 번째로, 수행이 느리다. 워드라인 혹은 접속된 혹은 한 행의 메모리 셀들의 판독 혹은 프로그램을 완료하기 위해서, 두 번의 판독동작 혹은 두 번의 프로그램 동작이 필요하다. 세 번째로, 두 개의 이웃한 전하 저장 요소들이 이를테면 개별적으로 기수 페이지 및 우수 페이지로 서로 다른 시간에 프로그램될 때 플로팅 게이트 레벨에서 이들 이웃하는 요소들간의 필드 커플링과 같은 다른 교란 영향들을 해소하는 데에는 최적이 아니다.

인접 필드 커플링의 문제는 메모리 트랜지스터들간 간격이 더 밀접한 경우에 두드러지게 된다. 메모리 트랜지스터에서, 전하 저장 요소는 채널영역과 제어 게이트 사이에 개재된다. 채널 영역에서 흐르는 전류는 제어 게이트와 전하 저장요소에서의 전계에 의해 기여된 합성 전계의 함수이다. 밀도가 증가함에 따라서, 메모리 트랜지스터들은 더욱 서로 밀접하여 형성된다. 인접 전하 요소들로부터의 전계는 영향받는 셀의 합성 전계에의 현저한 기여자가 된다. 인접 전계는 이웃한 전하 저장 요소들에 프로그램되는 전하에 따른다. 이 교란 전계는 인접한 요소들의 프로그램된 상태들에 따라 변하기 때문에 사실상 동적이다. 이에 따라, 영향받는 셀은 인접 요소들의 변하는 상태들에 따라 다른 시각에 다르게 판독될 수도 있다.

인터리빙 페이지의 종래의 구조는 인접 플로팅 게이트 커플링에 의해 야기되는 오류를 악화시킨다. 우수 페이지 및 기수 페이지는 서로 간에 독립적으로 프로그램되고 판독되기 때문에, 어떤 페이지는 한 세트의 조건 하에서 프로그램될 수도 있으나 완전히 다른 세트의 조건 하에서는 중도에, 개재된 페이지에 어떤 일이 일어나는가에 따라, 다시 판독될 수도 있다. 판독 오류들은 밀도가 증가함에 따라 더욱 심각하게 될 것이고, 따라서 보다 정확한 판독동작과 복수 상태 구현을 위한 임계 윈도우를 보다 크게 분할해야 할 것이다. 성능은 나빠질 것이고 복수 상태 구현에서 가능한 용량은 제한된다.

그러므로, 고성능 및 고용량 비휘발성 메모리에 대한 일반적인 필요성이 있다. 특히, 전술한 문제들을 효과적으로 처리하는 판독 및 프로그램 성능이 향상된 고용량 비휘발성 메모리를 구비할 필요가 있다.

<발명의 요약>

고용량 및 고성능 비휘발성 메모리 디바이스에 대한 이러한 필요성은 대응하는 한 페이지의 메모리 셀들을 병렬로 판독 및 기입하기 위해 큰 페이지의 판독/기입 회로들을 갖춤으로써 충족된다. 특히, 판독 및 프로그래밍할 때 오류들을 야기할 수 있는, 고밀도 칩 집적에 본연의 교란 효과들은 제거 혹은 최소화된다.

소스 라인 바이어스는 판독/기입 회로들의 접지 루프에 제로가 아닌 저항에 의해 야기되는 오류이다. 오류는 전류가 흐를 때 저항에 걸리는 전압에 의해 야기된다. 본 발명의 일면에 따라서, 소스 라인 바이어스를 감소시키는 방법은 복수 패스 감지를 위한 특징들 및 기술들을 갖춘 판독/기입 회로들에 의해 달성된다. 한 페이지의 메모리 셀들이 병렬로 감지될 때, 각 패스는 주어진 구분 전류값보다 큰 도통전류를 가진 메모리 셀들을 확인하여 차단시키는데 도움을 준다. 확인된 메모리 셀들은 이들의 연관된 비트라인들을 접지로 되게 함으로써 차단된다.

일 구현에서, 주어진 구분 전류값은 종래의 단일 패스 감지를 위한 구분점 전류값보다 높다. 혹은, 주어진 구분 전류값은 종래의 단일 패스 감지에 대한 구분점 전류값에 점진적으로 수렴한다. 따라서, 후속 패스들에서의 감지는 높은 전류의 셀들로부터의 기여들을 제거함으로써 총 전류량이 현격히 감소되기 때문에 소스 라인 바이어스에 의해 덜 영향을 받게 될 것이다.

한 바람직한 실시예에 따라서, 전류 상태들은 이들의 도통전류들 각각을 주어진 구분 전류값과 비교함으로써 제1 패스에서 확인된다.

또 다른 바람직한 실시예에 따라서, 높은 전류 상태들은 제어된 전류원으로 각 비트라인을 프리차지함으로써 제1 패스에서 확인된다. 이것은 구분 전류값으로 한정된 공급전류를 갖는 제어된 전류원으로서 작용하는 프리차지 회로에 의해 달성된다. 따라서, 구분 전류값을 초과하는 도통전류들을 갖는 메모리 셀들은 이들의 연관된 비트라인들을 프리차지 회로가 완전히 충전할 수 있는 것보다 빠르게 전류를 방출할 것이다. 이에 따라, 이들 높은 전류의 메모리 셀들은 이들의 비트라인들이 완전히 충전될 수 없기 때문에 식별이 되고 후속의 패스들에 관계되는 것으로부터 제거된다.

또 다른 바람직한 실시예에 따라서, 높은 전류 상태들은 주어진 구분 전류값과의 비교와 제어된 프리차지를 포함하는 복수 패스들에 의해 식별된다.

또 다른 오류는 비트라인들 간 용량성 커플링에 의해 야기된다. 본 발명의 또 다른 면에 따라서, 메모리 디바이스 및 이의 방법은 비트라인간 커플링 혹은 크로스토크에 야기되는 오류들을 최소화하면서 복수의 메모리 셀들을 병렬로 감지할 수 있게 한다. 근본적으로, 병렬로 감지되는 복수의 비트라인은 이들의 도통전류들이 감지되는 동안 각각의 인접한 한 쌍의 비트라인들간 전압차가 실질적으로 시간에 무관하게 되게 비트라인 전압들이 제어된다. 이 조건이 부과될 때, 다양한 비트라인의 용량에 기인한 모든 변위전류들은 이들 모두가 시변 전압차에 의존하기 때문에 없어진다.

바람직한 실시예에서 이것은 어떤 인접한 한 쌍의 접속된 비트라인들 상의 전위차가 확실히 시불변되게 하는 병렬 감지회로들에 의해 달성된다.

종래 기술의 감지는 비트라인 용량에 기인한 등가 캐패시터를 방전하는 도통전류의 레이트를 판정하는 것을 포함한다. 이것은 클램프된 비트라인 전압에서 감지하는 본 발명의 특징과는 반대가 될 것이다.

본 발명의 또 다른 면에 따라서, 감지회로 및 방법은 비트라인에 무관하게 주어진 캐패시터를 방전 혹은 충전시키는 레이트에 유의함으로써 메모리 셀의 도통전류를 판정할 수 있게 한다. 이것은 최적의 감지회로 및 방법이 사용될 수 있게 할 것이며, 이들은 메모리 어레이의 구조와는 무관하다(즉, 비트라인 용량에 관계가 없다). 더욱 중요하게는, 비트라인 크로스토크를 회피하기 위해서 감지동안에 비트라인 전압들이 클램프될 수 있게 하여준다.

고밀도 집적회로로서 형성된 비휘발성 메모리에 본연의 오류는 이웃한 전하 저장요소들로부터의 필드의 커플링에 기인한다. 개개의 메모리 셀들은 이들 자신의 저장요소로부터의 필드에 의해 영향을 받을 뿐만 아니라 이웃 셀들의 필드로부터도 영향을 받는다. 본 발명의 또 다른 면에 따라서, 외래의 인접 필드들에 기인한 오류들은 프로그래밍과 판독간에 각 셀의 필드 환경의 변화를 최소화함으로써 최소로 된다. 이것은 페이지 내 모든 이웃한 메모리 셀들을 함께 프로그래밍함으로써 달성된다. 개개의 메모리 셀들 및 이들의 인접 셀들이 함께 프로그램되기 때문에, 셀들이 프로그램되는 때부터 이들이 판독되는 때까지 개개의 셀들에서 본 필드 환경에 최소 변화가 보장될 것이다. 이에 따라, 프로그램 검증동안 발생하는 오류는 판독시 유사한 오류에 의해 상쇄되고, 오류가 감소되며 데이터에 덜 의존적인 것이 된다.

본 발명의 추가의 특징들 및 이점들은 첨부한 도면에 관련하여 설명이 취해지는, 바람직한 실시예들의 다음 설명으로부터 이해될 것이다.

도 2는 메모리 셀들의 NOR 어레이의 예를 도시한 것이다.

도 3은 도 1d에 도시된 바와 같은, 메모리 셀들의 NAND 어레이의 예를 도시한 것이다.

도 4는 임의의 한 시각에 플로팅 게이트가 저장할 수 있을 4개의 서로 다른 전하들(Q1-Q4)에 대해 소스-드레인 전류와 제어 게이트 전압간의 관계를 도시한 것이다.

도 5는 행 디코더와 열 디코더를 통해 판독/기입 회로들에 의해 액세스될 수 있는 메모리 어레이의 전형적인 구성을 개략적으로 도시한 것이다.

도 6a는 본 발명의 일 실시예에 따라, 한 페이지의 메모리 셀들을 병렬로 판독 및 기입하기 위한 판독/기입 회로들을 구비한 메모리 디바이스를 개략적으로 도시한 것이다.

도 6b는 도 6a에 도시된 메모리 디바이스의 바람직한 구성을 도시한 것이다.

도 7a는 접지간에 유한 저항을 갖는 소스라인에 전류흐름에 기인한 소스 전압 오류의 문제를 도시한 것이다.

도 7b는 소스 라인 전압 강하에 의해 야기되는 메모리 셀의 임계 전압 레벨에서의 오류를 도시한 것이다.

도 8은 4상태 메모리에 대한 한 페이지의 메모리 셀들의 예로서의 분포집단을 도시한 것이다.

도 9는 본 발명의 일 실시예에 따라, 소스 라인 바이어스를 감소시키는 복수 패스 감지 방법을 도시한 흐름도이다.

도 10은 본 발명의 바람직한 실시예에 다른, 복수 패스 감지 모듈을 도시한 개략도이다.

도 11은 도 10의 복수 패스 감지 모듈의 동작을 도시한 흐름도이다.

도 12는 3개의 인접한 비트라인과 이들 간에 용량성 커플링들의 영향을 도시한 것이다.

도 13a는 비트라인간 커플링을 감소시키면서 감지하는 방법을 도시한 흐름도이다.

도 13b는 도 13a에 도시된 감지 단계의 보다 상세한 실시예를 도시한 흐름도이다.

도 14는 본 발명의 여러 가지 면들을 구현하는 바람직한 감지 모듈을 도시한 것이다.

도 15(A)-15(K)는 도 14에 도시한 감지 모듈에 대한 타이밍도??.

도 16a는 인접 플로팅 게이트 커플링에 기인한 오류들을 감소시키는 프로그래밍 및 판독방법을 도시한 흐름도이다.

도 16b는 도 16a에 도시된 발명 단계의 바람직한 실시예를 도시한 흐름도이다.

도 17은 구조에서 각 행의 메모리 셀들이 메모리 셀들의 좌측 페이지들과 우측 페이지로 구성된 것을 제외하곤, 도 6a 및 도 6b에 도시된 것과 유사한 메모리 어레이를 도시한 것이다.

도 6a는 본 발명의 일 실시예에 따라, 한 페이지의 메모리 셀들을 병렬로 판독 및 기입하기 위한 판독/기입 회로들을 구비한 메모리 디바이스를 개략적으로 도시한 것이다. 메모리 디바이스는 메모리 셀들(300)의 2차원 어레이, 제어 회로(310), 및 판독/기입 회로들(370)을 포함한다. 메모리 어레이(300)는 행 디코더(330)를 통해 워드라인들에 의해서 그리고 열 디코더(360)를 통해 비트라인들에 의해 어드레스될 수 있다. 판독/기입 회로들(370)은 복수의 감지 모듈들(380)을 포함하여, 한 페이지의 메모리 셀들을 병렬로 판독 혹은 프로그램되게 한다. 한 행의 메모리 셀들이 복수의 페이지들로 분할되는 일 실시예에서, 판독/기입 회로들(370)을 개개의 페이지들로 멀티플렉스하기 위해 페이지 멀티플렉서(350)가 제공된다. 제어회로(310)는 메모리 어레이(300)에서 메모리 동작들을 수행하기 위해 판독/기입 회로들(370)과 협동한다. 제어회로(310)는 상태 머신(312), 온-칩 어드레스 디코더(314) 및 전력제어 모듈(316)을 포함한다. 상태 머신(312)은 메모리 동작들의 칩 레벨 제어를 제공한다. 온-칩 어드레스 디코더(314)는 호스트 혹은 메모리 제어기에 의해 사용되는 것과 디코더들(330, 370)에 의해 사용되는 하드웨어 어드레스간 어드레스 인터페이스를 제공한다. 전력 제어 모듈(316)은 메모리 동작들 동안에 워드라인들 및 비트라인들에 공급되는 전력 및 전압들을 제어한다.

도 6b는 도 6a에 도시된 콤팩트한 메모리 디바이스의 바람직한 구성을 도시한 것이다. 여러 가지 주변회로들에 의한 메모리 어레이(300)에의 액세스는 어레이의 서로 대향하는 양측에서 대칭 형태로 구현되고, 따라서 각 측에 액세스 라인들 및 회로의 밀도들이 반으로 감소된다. 이에 따라, 행 디코더는 행 디코더들(330A, 330B)로 분할되고 열 디코더는 열 디코더들(360A, 360B)로 분할된다. 한 행의 메모리 셀들이 복수의 페이지들로 분할되는 실시예에서, 페이지 멀티플렉서(350)는 멀티플렉서들(350A, 350B)로 분할된다. 마찬가지로, 판독/기입 회로들은 어레이(300)의 하부로부터 비트라인들에 접속하는 판독/기입 회로들(370A)과 어레이(300)의 상부로부터 비트라인들에 접속하는 판독/기입 회로들(370B)로 분할된다. 그러므로, 판독/기입 모듈들의 밀도, 따라서 감지 모듈들(380)의 밀도가 근본적으로 반만큼 감소된다.

소스 라인 오류 처리

메모리 셀들을 감지하는데 있어 한 가능한 문제는 소스 라인 바이어스이다. 상당수의 메모리 셀들이 병렬로 감지될 때, 이들의 조합된 전류들로 인해, 유한한 저항을 가진 접지 루프에 상당 크기의 전압이 걸릴 수 있게 된다. 이것은 임계 전압 감지를 채용하는 판독동작에서 오류를 야기하는 소스라인 바이어스로 된다.

도 7a는 접지간에 유한 저항을 갖는 소스라인에 전류흐름에 기인한 소스 전압 오류의 문제를 도시한 것이다. 판독/기입 회로들(370)은 한 페이지의 메모리 셀들에 동시에 동작한다. 판독/기입 회로들 내 각 감지 모듈들(380)은 비트라인(36)을 통해 대응하는 셀에 결합된다. 예를 들면, 센스 모듈(380)은 메모리 셀(10)의 도통전류(i₁)(소스-드레인 전류)를 감지한다. 도통 전류는 비트라인(36)을 통해 감지모듈로부터 메모리 셀(10)의 드레인으로 흘러 소스(14)로부터 밖으로 소스라인(34)을 통해 접지로 흐른다. 집적회로 칩에서, 메모리 어레이 내 셀들의 소스들은 메모리 칩의 어떤 외부 접지 패드(예를 들면, Vss 패드)에 접속된 소스라인(34)의 복수의 브랜치들로서 모두 함께 묶여있다. 소스라인의 저항을 줄이기 위해서 금속 스트랩핑이 사용되어도, 메모리 셀의 소스전극과 접지 패드 간에 유한한 저항 R이 잔존한다. 통상, 접지 루프 저항 R은 대략 50오옴이다.

전체 페이지의 메모리가 병렬로 감지되는 메모리에 있어서, 소스라인(34)을 흐르는 총 전류는 모든 도통전류들의 합, 즉, i_TOT= i₁ + i₁₂ +..., + i_p이다. 일반적으로, 각 메모리 셀은 이의 전하 저장 요소에 프로그램되는 전하량에 따른 도통전류를 갖는다. 메모리 셀의 주어진 제어 게이트 전압에 대해서, 소량의 전하로도 비교적 높은 도통전류가 야기될 것이다(도 4 참조). 메모리 셀의 소스전극과 접지 패드 간에 유한한 저항이 존재할 때, 이 저항에 걸리는 전압은 V_DROP =i_TOT R 에 의해 주어진다.

예를 들면, 각 비트라인이 1㎂의 전류를 갖고, 4256 비트라인들이 동시에 방전된다면, 소스라인 전압강하는 4000 라인 x 1㎂/line x 50오옴 ~ 0.2볼트가 될 것이다. 이 소스라인 바이어스는 메모리 셀들의 임계전압들이 감지될 때 0.2볼트의 감지 오류에 기여할 것이다.

도 7b는 소스 라인 전압 강하에 의해 야기되는 메모리 셀의 임계 전압 레벨에서의 오류를 도시한 것이다. 메모리 셀(10)의 제어 게이트(30)에 공급되는 임계전압 V_T는 GND에 대한 것이다. 그러나, 메모리 셀에서 본 유효 V_T는 이 셀의 제어 게이트(30)와 소스(14)간 전압차이다. 공급된 전압과 유효 V_T 간에 대략 V_drop의 차가 있다(소스(14)로부터 소스라인으로의 소량의 전압강하 기여는 무시함). 이 V_drop혹은 소스 라인 바이어스는 메모리 셀들의 임계전압들이 감지될 때 예를 들면 0.2볼트의 감지 오류에 기여할 것이다. 이 바이어스는 이것이 데이터 의존성일 때, 즉 페이지의 메모리 셀들의 메모리 상태들에 의존할 때 쉽게 제거될 수 없다.

본 발명의 일 면에 따라서, 소스 라인 바이어스를 감소시키는 방법은 복수 패스(pass) 감지를 위한 특징들 및 기술들을 갖춘 판독/기입 회로들에 의해 달성된다. 각 패스는 도통전류가 소정의 경계 전류값보다 큰 메모리 셀들을 확인하여 차단하는데 도움을 준다. 통상적으로, 각 패스에서, 소정의 경계 전류값은 통상의 단일 패스 감지를 위한 구분점 전류값에 점진적으로 수렴한다. 이에 따라, 후속의 패스들에서 감지는 보다 큰 전류 셀들이 차단되었기 때문에 소스 라인 바이어스에 의해 덜 영향을 받게 될 것이다.

도 8은 4상태 메모리에 대한 한 페이지의 메모리 셀들의 예로서의 집단 분포를 도시한 것이다. 메모리 상태의 각 집단(cluster)은 서로간에 명확히 분리된, 도통전류들(I_SD)의 일 범위 내에서 프로그램된다. 예를 들면, 구분점(381)은 각각을 "1" 메모리 상태와 "2" 메모리 상태로 나타낸 두 집단 간을 구분하는 전류값이다. 통상의 단일 패스 감지에서, "2" 메모리 상태에 대해 필요한 조건은 구분점(381)보다 낮은 도통 전류를 갖는 것일 것이다. 도 8에서, 소스 라인 바이어스가 없었다면, 공급된 임계전압(VT)에 관한 집단 분포는 실선 곡선으로 주어질 것이다. 그러나, 소스 라인 바이어스 오류 때문에, 제어 게이트에서의 메모리 셀들 각각의 임계 전압은 소스 라인 바이어스만큼 증가된다. 이것은 바이어스를 보상하기 위해서 보다 높은 제어 게이트 전압이 인가될 필요가 있음을 의미한다. 도 8에서, 소스 라인 바이어스로 인해서 분포는 보다 높은 공급 V_T쪽으로 옮겨지게 된다(점선). 이러한 이동은 더 많은 메모리 상태들에선(보다 낮은 전류) 더 할 것이다. 소스 라인 오류가 없는 경우에 대해 구분점(381)이 설계된다면, 소스 라인 오류의 존재는 구분점(381)보다 높음을 의미하는, 비도통 영역에서 나타나는 도통전류들을 갖는 어떤 "1" 후미의 상태들을 갖게 될 것이다. 이것은 "1" 상태들의 일부가 "2" 상태들로서(덜 도통되는) 잘못 구별되는 것이 될 것이다.

예를 들면, 본 복수 패스 감지는 두 패스들(j=1 내지 2)로 구현될 수 있다. 제1 패스 후에, 구분점(381)보다 큰 도통전류들을 갖는 메모리 셀들이 식별되고 이들의 도통전류를 턴 오프 시킴으로써 제거된다. 이들의 도통전류들을 턴 오프 하는 바람직한 방법은 비트라인들 상의 이들의 드레인 전압들을 접지로 설정하는 것이다. 도 7a를 참조하면, 이것은 구분점(381)에 의해 구분된 보다 높은 모든 전류상태들을 유효하게 제거할 것이며, 이에 따라 i_TOT는 훨씬 더 감소하게 되고 따라서 V_DROP가 훨씬 더 감소하게 된다. 제2 패스(j=2)에서, 소스 라인 바이어스에 기여하는 높은 전류 상태들의 제거로 인해, 점선으로 나타낸 분포는 실선으로 나타낸 것에 가깝게 된다. 이에 따라, 구분 전류값으로서 구분점(381)을 사용한 감지로, "1" 상태들을 "2" 상태들로 잘못 감지하진 않게 될 것이다.

통상의 1-패스 방식에 비교해 볼 때, 본 2-패스 방법은 "1" 셀들의 일부를 "2" 혹은 그 이상의 셀들로 잘못 식별할 가능성을 실질적으로 감소시킨다. 2 이상의 패스들도 생각되나, 패스들의 수의 증가로 돌아오는 것은 감소하게 될 것이다. 또한 각각의 패스는 동일 구분 전류를 취할 수도 있고, 혹은 각각의 연속된 패스에서, 사용되는 구분전류는 종래의 단일 패스 감지에서 통상 사용되는 구분점의 것으로 수렴한다.

단계 400: 한 페이지의 메모리 셀들에 대해서, 먼저, 한 세트의 동작 메모리 셀들을 한 페이지의 메모리 셀들과 동일하게 설정한다.

단계 410: 복수 패스 j=1 내지 N을 시작한다.

단계 420: 구분 전류값 I₀(j)을 설정한다. 여기서 j>1의 제1 패스 후에, I₀(j)는 이전 패스 j-1의 것의 이하이다. 즉 I₀(j) <= I₀(j-1).

단계 430: 구분 전류값 I₀(j)보다 큰 도통전류를 갖는 메모리 셀들을 본 동작 세트 중에서 판정한다.

단계 440: 구분 전류값 I₀(j)보다 큰 도통전류를 갖는 메모리 셀들에 더 이상의 전류가 흐르지 않게 한다.

단계 450: 본 동작 세트의 메모리 셀들을, 도통전류들이 금지되지 않은 나머지 메모리 셀들과 같게 설정한다. j<N이면, 단계 410으로 되돌아가고, 아니면 단계 460으로 진행한다.

단계 460: 한 페이지의 메모리 셀들의 상태들을 판독한다.

단계 470: 종료.

도 10은 본 발명의 바람직한 실시예에 따른, 복수 패스 감지 모듈을 도시한 개략도이다. 복수 패스 감지 모듈(380)은 결합된 비트라인(36)을 통해 메모리 셀(10)의 도통전류를 감지한다. 이것은 다수의 구성요소들에 선택적으로 접속될 수 있는 감지 노드(381)를 갖는다. 먼저, 분리(isolation) 트랜지스터(482)는 BLS에 의해 인에이블되었을 때, 감지 노드(381)에 비트라인을 접속한다. 프리차지 회로(484)는 감지 노드(481)에 결합된다. 프리차지 회로(484)가 인에이블되었을 때, 이는 비트라인 전압을 감지에 적합한 소정의 드레인 전압으로 가져간다. 동시에, 메모리 셀의 제어 게이트는 고찰 중의 소정의 메모리 상태에 대해 소정의 임계전압 V_T(i)로 설정된다. 이것은 소스-드레인 도통전류가 메모리 셀(10)에 흐르게 할 것이며, 이는 결합된 비트라인(36)으로부터 감지될 수 있다. 도통전류는 메모리 셀에 프로그램된 전하와, 메모리 셀의 소스와 드레인간의 근소한(nominal) 전압차가 존재할 때 인가 V_T(i)와의 함수이다.

이어서, 메모리 셀(10) 내 도통전류를 감지하기 위해 감지노드에 센스 증폭기(390)가 접속된다. 셀 전류 판별기(394)는 전류 레벨들의 판별기 혹은 비교기로서 작용한다. 이는 도통전류가 주어진 구분 전류값 I₀(j)보다 큰지 아니면 낮은지를 판정한다. 크다면, 래치(396)는 소정의 상태로 설정된다. 풀-다운 회로(486)는 래치(396)가 소정의 상태로 설정되는 것에 응하여, 예를 들면 INV가 HIGH로 되었을 때 활성화된다. 이것은 감지노드(481)를 풀 다운 할 것이므로 접속된 비트라인(36)은 접지전압이 된다. 이것은 소스와 드레인 간에 전압차가 없을 것이기 때문에 제어 게이트 전압에 관계없이 메모리 셀(10)에 도통전류가 흐르지 않게 할 것이다.

일반적으로, 대응하는 수의 복수 패스 감지 모듈들(38)에 의해 동작되는 한 페이지의 메모리 셀들이 있을 것이다. 페이지 제어기(498)는 제어 및 타이밍 신호들을 감지 모듈들 각각에 공급한다. 일 실시예에서, 페이지 제어기(498)는 도 6a에 도시된 제어회로(310)에서 상태 머신(312)의 일부로서 구현된다. 또 다른 실시예에서, 페이지 제어기는 판독/기입 회로들(370)의 일부이다. 페이지 제어기(498)는 소정 회수의 패스들(j=1 내지 N)을 통해 복수 패스 감지 모듈(380)의 각각을 순환하여 각 패스마다 소정의 구분 전류값 I₀(j)을 공급한다. 나중에 도 13에 관련하여 알게 되는 바와 같이, 구분 전류값은 감지를 위한 기간으로서 구현될 수도 있다. 마지막 패스 후에, 페이지 제어기(498)는 신호(NCO)로 전송 게이트(488)를 활성화시켜 감지 노드(481)의 상태를 감지된 데이터로서 판독(readout) 버스(499)에 읽어내게 한다. 결국, 한 페이지의 감지 데이터는 모든 복수 패스 모듈들(380)로부터 판독될 것이다.

단계 400: 각 셀이 이에 결합된 비트라인을 갖는 한 페이지의 메모리 셀들에 대해서, 먼저, 한 세트의 동작 메모리 셀들을 한 페이지의 메모리 셀들과 같게 설정한다.

단계 402: 한 세트의 동작 메모리 셀들의 개개의 비트라인들을 소정의 전압 범위 내에서 충전한다.

단계 410: 복수 패스 j=1 내지 N을 시작한다.

단계 412: 소정의 전압범위 내의 전압의 한 세트의 동작 메모리 셀들의 개개의 비트라인들부터 시작한다.

단계 452: 본 동작 세트의 메모리 셀들을, 비트라인들이 래치되지 않았고 접지되지 않은 나머지 메모리 셀들과 같게 설정한다. j<N이면, 단계 410으로 되돌아가고, 아니면 단계 460으로 진행한다.

단계 460: 한 페이지의 메모리 셀들의 상태들을 판독한다.

단계 470: 종료.

비트라인간 커플레링의 제어에 의한 감지

도 12는 3개의 인접한 비트라인과 이들 간에 용량성 커플링들의 영향을 도시한 것이다. 메모리 셀(10-0)은 두 개의 이웃한 메모리 셀들(10-1, 102)을 갖는다. 유사하게, 3개의 메모리 셀들에는 각각 3개의 이웃한 비트라인들(36-0, 36-1, 36-2)이 결합된다. 비트라인들 각각은 자신의 용량(C_BL0, C_BL1, C_BL2)를 각각 갖는다. 한 쌍의 인접한 비트라인들(36-0, 36-1)은 상호용량(C_BL02)를 갖는다.

여러 용량들에 기인해서 전류흐름의 여러 브랜치들이 있을 수 있음을 알 수 있다. 특히, 각 비트라인 자체 용량에 기인한 전류들은 다음과 같게 될 것이다.

i_BLC0 = C_BL0 d/dt V_BL0,

i_BLC1 = C_BL1 d/dt V_BL1,

i_BLC2 = C_BL2 d/dt V_BL2,

유사하게, 한 쌍의 인접 비트라인들(36-0, 36-1)에 기인한 교차 전류는 다음과 같다.

i_BLC01 = C_BL01 d/dt (V_BL0 -V_BL1)

i_BLC02 = C_BL02 d/dt (V_BL0 -V_BL2)

메모리 셀(10-0)에 대해서, 셀의 도통전류는 다음과 같다.

i_CELL ~ i_BLO + [i_BLC00 + i_BLC01 + i_BLC02]

위에 주어진 셀 전류는 인접 비트라인들로부터의 기여들만을 포함하기 때문에 근사치이다. 일반적으로, 비트라인 BL0에 대해서, 좌측에 비 인접 비트라인들에 기인한 용량(C_BL03)과 우측에 비 인접 비트라인들에 기인한 용량(C_BL04)도 있을 것이다. 유사하게, 비 인접 비트라인들(BL1, BL2) 간에 상호 용량(C_BL12)이 있을 것이다. 이들 용량은 각 캐패시터에 걸리는 가변하는 전압에 따라 변위 전류에 기여할 것이다. 비 인접 비트라인들로부터의 기여들은 인접 비트라인들로부터의 기여의 약 10퍼센트에 이르는 것으로 추정되었다.

또한, 감지 모듈(380)은 비트라인에 결합되기 때문에(도 10 참조), 이것이 검출한 전류는 I_BLO이고, 이는 다양한 비트라인 용량들로부터의 현 기여들 때문에 I_CELL과는 같지 않다.

한 종래의 해결책은 인접 셀들의 비트라인들을 접지해 두고 메모리 셀을 감지하는 것이다. 메모리 셀 내 도통전류는 결합된 비트라인의 용량을 통한 방전률에 유의함으로써 감지된다. 이에 따라, 도통전류는 비트라인 전압의 변화율로부터 도출될 수 있다. 도 12를 참조하면, 이는 비트라인 BLO 36-0 의 도통전류가 감지되는 중에, 인접 비트라인 BL1 36-1의 전압(V_BL1) 및 인접 비트라인 BL2 36-2의 전압(V_BL2)은 제로로 설정됨을 의미한다. 인접 비트라인들의 전류들을 차단함으로써, 인접 비트라인들 간 크로스토그가 제거된다. 그러나, 이 종래의 감지는 시변으로 되기 때문에(V_BLO = V_BLO(t)), 그리고 위에 주어진 식들에 의해서, 접지에 관한 BLO의 자체 용량은 C_BLOO + C_BLO1 + C_BLO2이 된다. 이 종래 기술의 감지는 또한 C_BLO3, C_BLO4, C_BL12에 연관된 것들과 같은 비 인접 비트라인들로부터 기여된 변위 전류들을 제거하지 못한다. 이들 전류들은 크기는 작으나 그럼에도 감지될 수 있는 크기이다.

본 발명의 또 다른 면에 따라서, 메모리 디바이스 및 이의 방법은 비트라인간 커플링에 의해 야기되는 오류들을 최소화하면서 복수의 메모리 셀들을 병렬로 감지하는 것을 제공한다. 근본적으로, 복수의 메모리 셀들에 결합된 복수의 비트라인의 비트라인 전압들은 각각의 인접한 한 쌍의 비트라인들 간 전압차가 이들의 도통전류들이 감지되는 중에서도 시간에 실질적으로 무관하게 되도록 제어된다. 이러한 조건이 부과되었을 때, 여러 비트라인 용량에 기인한 모든 전류들은 이들 모두가 시변 전압차에 의존하기 때문에 제외하였다. 이에 따라, 위의 식으로부터, [i_BLCOO + i_BLCO1 + i_BLCO2] = 0이기 때문에, 비트라인으로부터 감지된 전류는 셀의 전류와 동일하다. 즉 i_BLO = i_CELL이다.

단계 500: 한 페이지의 메모리 셀들의 도통전류들을 감지하기 위해서 이들 각각에 비트라인을 결합한다.

단계 510: 각 비트라인을 소정 전압 범위내의 비트라인 전압으로 충전한다.

단계 520: 각각의 인접한 한 쌍의 비트라인들간 전압차가 실질적으로 시간에 무관하게 되도록 각 비트라인의 비트라인 전압을 제어한다.

단계 530: 비트라인들이 제어 중에 있을 때, 각 비트라인을 통해 도통전류를 감지한다.

단계 540: 종료.

본 발명의 또 다른 면에 따라서, 일정한 전압상태에도 불구하고, 감지 회로 및 방법은 주어진 캐패시터의 전압 변화율에 유의함으로써 메모리 셀의 도통전류를 판정할 수 있게 한다.

도 13b는 도 13a에 도시된 감지 단계 530의 보다 상세한 실시예를 도시한 흐름도이다.

단계 532: 비트라인이 제어 중에 있는 동안, 각 비트라인을 통하는 도통전류를 사용하여 주어진 캐패시터에 걸리는 전압을 변경함으로써 이 전류를 감지한다.

단계 534: 주어진 캐패시터에 걸리는 전압의 변화율에 의해 도통전류를 판정한다.

도 14는 본 발명의 여러 가지 면들을 구현하는 바람직한 감지 모듈을 도시한 것이다. 감지 모듈(480)은 비트라인 분리(isolation) 트랜지스터(482), 비트라인 풀 다운 회로(486), 비트라인 전압 클램프(610), 판독(readout) 버스 전송 게이트(488) 및 센스 증폭기(600)를 포함한다.

감지 모듈(480)은 비트라인 분리 트랜지스터(482)가 신호(BLS)에 의해 인에이블되었을 때 메모리 셀(10)의 비트라인(36)에 접속될 수 있다. 감지 모듈(480)은 센스 증폭기(600)에 의해 메모리 셀(10)의 도통전류를 감지하고 판독한 결과를 감지 노드(481)에 디지털 전압 레벨(SEN2)로서 래치하고 판독 버스(499)에 이를 출력한다.

센스 증폭기(600)는 제2 전압 클램프(620), 프리차지 회로(640), 판별기 혹은 비교 회로(650) 및 래치(650)를 필수로 포함한다. 판별기 회로(650)는 전용의 캐패시터(652)를 포함한다.

감지 모듈(480)은 도 10에 도시된 복수 패스 감지 모듈(380)과 유사하다. 그러나, 도 14에서, 프리차지 회로(640)는 후술하는 바와 같이 위크(weak) 풀-업 특징으로 구현된다. 이것은 보다 큰 전류들을 가진 셀들을 소스 라인 바이어스 오류를 감소할 목적으로 턴 오프 시키기 위해 이들 셀들을 식별하는 또 다른 방법으로서 작용한다.

감지 모듈(480)은 또한 비트라인간 커플링을 감소시키는 추가의 특징들을 갖는다. 이것은 감지동안 비트라인 전압을 시불변으로 유지함으로써 구현된다. 이것은 비트라인 전압 클램프(610)에 의해 달성된다. 후술하는 바와 같이, 제2 전압 클램프(620)는 모든 감지 조건들 하에서 비트라인 전압 클램프(610)의 적합한 기능을 보증한다. 또한 감지는 도통전류에 기인한 비트라인의 용량의 방전률에 유의하는 종래 기술의 방법에 의해 행해지는 것이 아니나 센스 증폭기(600)에 의해 제공되는 전용 캐패시터(652)의 방전률에 의해 행해진다.

감지 모듈(480)의 한 특징은 비트라인간 커플링을 피하기 위해서 감지동안에 비트라인에 정전압 공급을 사용하는 것이다. 이것은 비트라인 전압 클램프(610)에 의해 바람직하게 구현된다. 비트라인 전압 클램프(610)는 비트라인(36)과 직렬의 트랜지스터(612)를 가진 다이오드 클램프처럼 동작한다. 이의 게이트는 임계전압(V_T) 이상의 원하는 비트라인 전압(V_BL)과 동일한 정전압(BLC)으로 바이어스된다. 이에 따라, 이것은 비트라인을 감지 노드(481)에서 분리시키고 비트라인에 대해 정전압 레벨, 이를테면 V_BL=0.5 내지 0.7볼트를 설정한다. 일반적으로, 비트라인 전압 레벨은 긴 프리차지 시간을 피할 만큼 충분히 낮으면서도 접지 잡음 및 그 외 다른 요인들을 피할 만큼 충분히 크게 한 레벨로 설정된다.

센스 증폭기(600)는 감지 노드(481)를 통하는 도통전류를 감지하여, 이 도통전류가 소정의 값 이상인지 아니면 미만인지를 판정한다. 센스 증폭기는 감지된 결과를 디지털 형태로 감지 노드(481)에 신호(SEN2)로서 판독 버스(499)로 출력한다.

신호(SEN2)의 반전된 상태인 디지털 제어신호(INV)는 또한, 풀다운 회로(486)를 제어하기 위해 출력된다. 감지된 도통전류가 소정의 값보다 클 때, INV는 하이가 될 것이며 SEN2는 로우가 될 것이다. 이 결과는 풀다운 회로(486)에 의해 보강된다. 풀다운 회로(486)는 제어 신호(INV)에 의해 제어되는 n-트랜지스터(487)를 포함한다.

감지 모듈(480)의 동작 및 타이밍을 도 14와 타이밍도인 도 15(A)-15(K)를 참조하여 기술한다. 도 15(A)-15(K)는 단계들(1)-(9)로 나뉘어진다.

단계 (0): 셋업

감지 모듈(480)은 인에이블링 신호(BLS)를 통해 비트라인(36)에 접속된다(도 15(A)(0). 전압 클램프는 BLC에 의해 인에이블된다(도 15(B)(0). 프리차지 회로(640)는 제어신호(FLT)에 의해, 유한 전류원으로서 인에이블된다(도 15(C)(0).

단계(1): 제어된 프리차지

센스 증폭기(600)는 트랜지스터(658)를 통해 신호(INV)를 접지로 되게 할 리셋 신호(RST)에 의해 초기화된다(도 15(D)(1)). 이에 따라 리셋시, INV는 로우로 설정된다. 동시에, p-트랜지스터(663)는 상보 신호(LAT)를 Vdd 혹은 하이로 되게 한다(도 15(F)(1)).

분리 게이트(630)는 신호(LAT)에 의해 제어되는 n-트랜지스터(634)에 의해 형성된다. 이에 따라, 리셋 후에, 분리 게이트는 감지 노드(481)를 센스 증폭기의 내부 감지 노드(631)에 접속하도록 인에이블되고, 신호(SEN2)는 내부 감지 노드(631)의 신호(SEN)와 동일하게 될 것이다.

프리차지 회로(640)는 내부 감지 노드(631) 및 감지 노드(481)를 통해 소정의 기간동안 비트라인(36)을 프리차지한다. 이것은 비트라인을 이의 도통을 감지하기 위한 최적의 전압으로 가져갈 것이다.

프리차지 회로(640)는 제어 신호(FLT)("FLOAT")에 의해 제어되는 풀업 p-트랜지스터(642)를 포함한다. 비트라인(610)은 비트라인 전압 클램프(610)에 의해 설정된 원하는 비트라인 전압을 향하여 풀업될 것이다. 풀업 되는 레이트는 비트라인(36)의 도통전류에 좌우될 것이다. 도통전류가 작을수록, 풀업은 더 신속해진다.

도 14(H1)-15(H4)는 700nA, 400nA, 220nA 및 40nA의 도통전류들을 갖는 메모리 셀들의 비트라인 전압들을 각각 도시한 것이다.

도 7-11에 관련하여 앞에서, 소스 라인 바이어스에 기인한 감지 오류들은 소정의 값보다 큰 도통전류들을 가진 이들 메모리 셀들이 턴 오프 된다면 최소화되어 소스 라인 바이어스에의 이들의 기여들이 제거됨을 기술하였다.

본 발명의 또 다른 면에 따라서, 프리차지 회로(640)는 두 기능들을 행하도록 구현된다. 하나는 비트라인을 최적의 감지 전압으로 프리차지 하는 것이다. 다른 하나는 D.C.(직류전류) 감지에 대해 소정의 값보다 큰 도통전류들을 가진 메모리 셀들이 소스 라인 바이어스에 기여하는 것으로 제거될 수 있게 이들 메모리 셀들을 식별할 수 있게 하여 주는 것이다.

D.C. 감지는 비트라인에 소정의 전류를 공급하기 위한 전류원처럼 행동하는 프리차지 회로를 제공함으로써 달성된다. p-트랜지스터(642)를 제어하는 신호(FLT)는 소정의 전류가 프리차지 회로(640)를 통해 흐르도록 "프로그램"하게 하는 신호이다. 예로서, FLT 신호는 500nA로 설정된 기준전류에 의해 전류미러로부터 생성될 수 있다. p-트랜지스터(642)가 전류미러의 미러구성의 레그(leg)를 형성한다면, 이에 같은 500nA를 가하는 것이 될 것이다.

도 15(I1)-15(I4)는 각각 700nA, 400nA, 220nA 및 40nA의 도통전류들을 가진 메모리 셀들에 접속된 4개의 예로서의 비트라인들 상의 전압들을 도시한 것이다. 프리차지 회로(640)가 예를 들면, 500nA의 한계를 가진 전류원일 때, 500nA를 넘는 도통전류를 갖는 메모리 셀은 이의 비트라인 상의 전하들을, 축적할 수 있는 것보다 빠르게 배출하게 될 것이다. 결국, 도통전류 700nA의 비트라인의 경우, 내부 감지 노드(631)에서의 그의 전압 혹은 신호(SEN)는 0V에 가까운 상태에 있게 될 것이다(도 15(I1)(1)). 반면, 메모리 셀의 도통전류가 500nA 미만이라면, 프리차지 회로(640)는 비트라인을 충전하기 시작할 것이며 이의 전압은 클램프된 비트라인 전압(예를 들면 전압 클램프(610)에 의해 설정된 0.5V)로 상승하기 시작할 것이다(도 15(I2)(1)-15(I4)(1)). 대응하여, 내부 감지 노드(631)는 OV에 가깝게 머물러 있거나 혹은 Vdd로 풀업될 것이다(도 15(G)). 일반적으로, 도통전류가 작을수록, 비트라인 전압은 클램프된 비트라인 전압으로 더 신속하게 충전될 것이다. 이에 따라, 제어된 프리차지 단계 이후에 비트라인 상의 전압을 조사함으로써, 접속된 메모리 셀이 소정의 레벨보다 크거나 낮은 도통전류를 갖는지를 확인하는 것이 가능하다.

단계 (2): 후속의 감지로부터 고 전류 셀들을 래치 및 제거

제어된 프리차지 단계 이후에, 신호(SEN)가 판별기 회로(650)에 의해 감지되는 초기의, D.C. 고 전류 감지 단계가 시작된다. 감지는 소정의 레벨보다 큰 도통전류들을 가진 메모리 셀들을 식별한다. 판별기 회로(650)는 직렬구성의 두 개의 p-트랜지스터들(654, 656)을 포함하고, 이들은 신호(INV)에 일치하게 노드(657)를 풀업시킨다. p-트랜지스터(654)는 로우로 가는 판독 스트로브 신호(STB)에 의해 인에이블되고 p-트랜지스터(656)는 로우로 가는 내부 감지 노드(631)의 SEN 신호에 의해 인에이블된다. 앞에서 설명된 바와 같이, 고 전류 셀들은 OV에 가까운, 혹은 이의 비트라인들이, 적어도, p-트랜지스터(656)를 턴 오프 할 만큼 충분히 높게 프리차지 될 수 없는 신호(SEN)를 갖는다. 예를 들면, 위크(weak) 풀업이 500nA의 전류로 제한된다면, 700nA의 도통전류를 가진 셀을 풀업하지 못할 것이다(도 16(G1)(2)). STB가 로우로 스트로브하여 래치할 때, 노드(657)의 INV는 Vdd로 풀업된다. 이것은 래치회로(660)를 IVN를 하이로 LAT를 로우로 설정할 것이다(도 15(H1)(2)).

INV가 하이이고 LAT이 로우일 때, 분리 게이트(630)는 디저블되고 감지 노드(481)는 내부 감지 노드(631)로부터 차단된다. 동시에, 비트라인(36)은 풀다운 회로(486)에 의해 접지로 된다(도 15(I1)(2)). 이것은 비트라인내 어떠한 도통전류든 효과적으로 턴 오프 시킬 것이며, 따라서 이 전류가 소스 라인 바이어스에 기여하는 것을 제거할 것이다.

이에 따라, 감지 모듈(480)의 한 바람직한 구현에서, 유한 전류원 프리차지 회로가 채용된다. 이것은 고 전류들을 흘리는 비트라인들을 식별하고 이들을 턴 오프 시켜 후속의 감지에서 소스 라인 바이어스를 최소화시키는 추가의 혹은 또다른 방법(D.C. 감지)을 제공한다.

또 다른 실시예에서, 프리차지 회로는 고 전류 비트라인을 식별하는데 도움을 주도록 구체적으로 구성되지 않으나 메모리 시스템에 사용가능한 초대 전류 허용범위 내에서 가능한한 빠르게 비트라인을 풀업하여 프리차지하도록 최적화된다.

단계 (3): 복원/프리차지

이전에 풀다운되지 않은 비트라인(36)과 같은 비트라인의 도통전류를 감지하기에 앞서, 프리차지 회로는 내부 감지노드(6310를 Vdd로 프리차지하도록 신호(FLT)에 의해 활성화된다(도 15(C) (3) 및 도 15(I2)(3)-15(14)(3)).

단계 (4) : 제1 A.C. 감지

이제부터의 동작은 감지 노드가 플로팅되고 이의 전압이 전류감지 동안에 변하는 점에서(A.C. 혹은 교류 전류 감지) 도 10-11에 관련하여 기술된 복수 패스 감지와 유사하다. 도 14에서 향상된 점은 감지가 비트라인간 커플링을 피하게 비트라인 전압이 일정하게 유지되어 수행된다는 것이다.

바람직한 실시예에서, A.C.(교류전류) 감지는 플로팅된 내부 감지노드(631)의 전압강하를 판정함으로써 수행된다. 이것은 내부 감지 노드(631)에 결합된 캐패시터 CSA(652)를 채용하는 판별기 혹은 비교 회로(650)에 의해서, 아울러 도통전류가 이를 방전하는 방전률을 고려하여 달성된다. 집적회로 환경에서, 캐패시터(652)는 통상 트랜지스터로 구현된다. 이것은 최적의 전류 판정을 위해 선택될 수 있는 소정의 용량, 예를 들면, 30fF를 갖는다. 통상 100-1000nA 범위의 구분 전류값이 방전기간의 적절한 조정에 의해 설정될 수 있다.

판별기 회로(650)는 내부 감지 노드(631)에 신호(SEN)를 감지한다. 각각의 감지에 앞서, 내부 감지 노드(631)의 신호(SEN)는 프리차지 회로(640)에 의해 Vdd로 풀업된다. 이것은 초기에는 캐패시터(652)에 걸리는 전압을 제로로 설정할 것이다.

센스 증폭기(600)가 감지할 준비가 되었을 때, 프리차지 회로(640)는 하이로 가는 FLT에 의해 디저블된다(도 15(C)(4)). 제1 감지기간(T1)은 스트로브 신호(STB)의 설정에 의해 설정된다. 감지기간 동안, 도통중의 메모리 셀에 의해 야기되는 도통전류는 캐패시터를 방전시킬 것이다. SEN은 캐패시터(652)가 비트라인(36)의 도통전류의 배출 작용을 통해 방전함에 따라 Vdd로부터 감소될 것이다. 도 15(G2)-15(G4)는 400nA, 220nA 및 40nA의 도통전류들을 가진 메모리 셀들에 각각 접속된 나머지 3개의 예의 비트라인들에 대응하는 SEN 신호를 각각 도시한 것이다. 감소는 보다 큰 도통전류를 가진 것들에 비해 더 빠르다.

단계 (5) : 제1 A.C. 래치 및 후속 감지로부터 높은 전류의 셀들의 제거

제1 소정의 감지기간 끝에서, SEN은 비트라인(36)의 도통전류에 따라 어떤 전압으로 감소하여 있을 것이다((도 15(G2)(4)-15(G4)(4)). 예로서, 이 제1 단계에서 구분전류는 300nA에 있는 것으로 설정된다. 캐패시터(C_SA)(652), 감지기간(T1) 및 p-트랜지스터(656)의 임계 전압은 구분전류(예를 들면 300nA)보다 높은 도통전류에 대응하는 신호(SEN)가 판별기 회로(650) 내 트랜지스터를 턴 온 할 만큼 충분히 낮게 강하시키게 할 값들이다. 래칭 신호 STB가 로우로 스트로브할 때, 출력신호 INV는 하이로 풀업될 것이며, 래치(660)에 의해 래치될 것이다(도 15(E)(5) 및 도 15(H2)). 반면, 구분전류 미만의 도통전류에 대응하는 신호(SEN)는 트랜지스터(656)를 턴 온 시킬 수 없는 신호(SEN)를 생성할 것이다. 이 경우, 래치(660)는 그대로 있게 될 것이고, 이 경우 LAT는 하이 상태에 있게 된다(도 15(H3) 및 15(H4)). 이에 따라, 판별기 회로(650)는 감지기간에 의해 설정된 기준전류에 대한 비트라인(36)의 도통전류의 크기를 효과적으로 결정한다는 것을 알 수 있다.

센스 증폭기(600)는 전압 클램프(610)가 올바르게 기능하게 하기 위해서 트랜지스터(612)의 드레인의 전압을 충분히 높게 유지하는 것이 목적인 제2 전압 클램프(620)를 또한 포함한다. 앞서 기술된 바와 같이, 비트라인 전압 클램프(610)는 비트라인 전압을 소정의 V_BL, 예를 들면 0.5v로 클램프한다. 이것은 트랜지스터(612)의 게이트 전압 BLC이 V_BL+V_T(V_T는 트랜지스터(612)의 임계전압)로 설정될 것과 감지 노드(481)에 접속된 드레인이 소스보다 클 것, 즉, 신호 SEN2 > V_BL일 것을 요할 것이다. 특히, 전압 클램프들(610, 620)의 구성들 하에서, SEN2는 (LAT-V_T) 혹은 (BLX-V_T) 중 작은 것보다도 더 크지 않아야 하며, SEN는 그보다 낮지 않아야 한다. 감지 동안에, 분리 게이트(630)는 통과(패스-스루) 모드에 있다. 그러나, 감지동안에 내부 감지 노드(631)의 신호(SEN)는 Vdd로부터 감소하는 전압을 갖는다. 제2 전압 클램프(620)는 SEN이 (LAT-V_T) 혹은 (BLX-V_T) 중 낮은 어느 것으로 강하하지 않게 한다. 이것은 신호(BLX)에 의해 제어되는 n-트랜지스터(612)에 의해 달성되며, BLX는 ≥ V_BL+ 2V_T이다(도 15(F)). 이에 따라, 전압 클램프들(610, 620)의 동작들을 통해서, 비트라인 전압(V_BL)은 감지동안 일정하게, 예를 들면 ~0.5v로 유지된다.

종래 기술의 비트라인 용량을 사용하는 대신에 전용 캐패시터(652)를 사용하여 전류를 측정하는 것은 몇가지 면에서 이점이 있다. 먼저, 이것은 비트라인에 일정한 전압원을 가능하게 하여 이에 의해 비트라인간 크로스토크가 회피된다. 두 번째로, 전용 캐패시터(652)에 의해서 감지에 최적인 용량이 선택가능하게 된다. 예를 들면, 약 2pF의 비트라인 용량에 비해 약 30fF의 용량을 취할 수 있다. 보다 작은 용량은 보다 빠르게 방전하기 때문에 감지속도를 증가시킬 수 있다. 마지막으로, 비트라인의 용량을 사용하는 종래 기술의 방법에 비해 전용 용량에 관한 감지는 감지 회로들을 메모리 구조에 독립적이게 한다.

또 다른 실시예에서, 전류 결정은 기준전류와의 비교에 의해 달성되는데, 이는 기준 메모리 셀의 도통전류에 의해 제공될 수도 있다. 이것은 전류미러의 일부로서 비교전류에 의해 구현될 수도 있을 것이다.

전류 결정의 출력(LAT)은 래치 회로(660)에 의해 래치된다. 래치 회로는 트랜지스터들(666, 668)과 함께 트랜지스터들(661, 662, 663, 664)에 의해 셋/리셋 래치로서 형성된다. p-트랜지스터(686)은 신호 RST(RESET)에 의해 제어되고 n-트랜지스터(668)은 신호 STB(STROBE 혹은 SET*)에 의해 제어된다.

일반적으로, 대응하는 수의 복수-패스 감지 모듈들(480)에 의해 동작되는 한 페이지의 메모리 셀들이 있을 것이다. 제1 구분전류 레벨보다 큰 도통전류를 갖는 메모리 셀들에 대해서, 이들의 LAT 신호는 로우로 래치할 것이다. 그러면, 이것은 비트라인 풀다운 회로(486)를 활성화시키게 되어 대응하는 비트라인들을 접지로 되게 함으로써 이들의 전류들을 턴 오프 시킨다.

단계 (6): 복원/프리차지

이전에 풀다운되지 않았던 비트라인(36)과 같은 비트라인의 도통전류를 이어 감지하기에 앞서, 프리차지 회로는 신호(FLT)에 의해 활성화됨으로써 내부 감지노드(631)를 Vdd로 프리차지한다(도 15(C)(6) 및 도 15(I3)(6) -15(I4)(6)).

단계 (7): 제2 감지

센스 증폭기(600)가 감지할 준비가 되었을 때, 프리차지 회로(642)는 하이로 가는 FLT에 의해 디저블된다(도 15(C)(7)). 제2 감지기간(T2)은 스트로브 신호(STB)의 설정에 의해 수립된다. 감지기간 동안에, 도통전류는, 있기만 한다면, 캐패시터를 방전할 것이다. SEN은 캐패시터(652)가 비트라인(36)의 도통전류의 방출 작용을 통해 방전함에 따라 Vdd로부터 감소할 것이다.

전의 예에 따라서, 300nA보다 큰 도통전류들을 갖는 메모리 셀들은 이전 단계들에서 이미 확인되어 차단되었다. 도 15(G3)(7) 및 15(G4)(7)는 200nA 및 40nA의 도통전류들을 가진 메모리 셀들에 각각 접속된 두 예의 비트라인들에 대응하는 SEN 신호를 각각 도시한 것이다.

단계 (8): 판독을 위한 제2 래칭

제2 소정의 감지기간(T2) 끝에서, SEN은 비트라인(36)의 도통전류에 따라 어떤 전압으로 감소되어 있을 것이다(도 15(G3)(7) -15(G4)(7)). 예로서, 이 제2 단계에서 구분전류는 100nA에 있게 설정된다. 이 경우, 220nA의 도통전류를 가진 메모리 셀은 이의 LAT을 로우로 래치되게 하여(도 15(H3)(7)) 이어서 이의 비트라인을 접지로 되게 할 것이다(도 15(I3)(7)). 반면, 40nA의 도통전류를 가진 메모리 셀은 LAT 하이로 프리셋되어 있는 래치의 상태에 아무 영향도 미치지 않을 것이다.

단계 (9): 버스로의 판독

마지막으로, 판독 단계에서, 전송 게이트(488)에 제어신호(NCO)는 래치된 신호(SEN2)이 판독 버스(499)로 판독될 수 있게 한다(도 15(J) 및 15(K)).

도 10에도 도시된 페이지 제어기(398) 같은 페이지 제어기는 감지 모듈들 각각에 제어 및 타이밍 신호들을 공급한다.

도 15(I1)-15(I4)로부터 알 수 있듯이, 비트라인 전압은 각각의 감지기간동안 일정한 상태에 있다. 이에 따라, 앞서 논한 바로부터, 용량성 비트라인간 커플링이 제거된다.

도 14에 도시된 감지 모드(480)는 감지가 3 패스들로 수행되는 한 바람직한 실시예이다. 제1 두 패스들은 높은 전류 메모리 셀들을 식별하여 차단하도록 구현된다. 소스 라인 바이어스에 높은 전류 기여들이 제거됨에 따라, 최종 패스는 낮은 범위의 도통전류들을 가진 셀들을 보다 정확하게 감지할 수 있다.

다른 실시예들에서, 감지 동작들은 D.C. 및 A.C. 패스들의 서로 다른 조합으로 구현된다. 일부는 단지 둘 혹은 그 이상의 A.C. 패스들만을 사용하기도 한다. 서로 다른 패스들에 있어서, 사용되는 구분 전류값은 매번 같을 수도 있고 혹은 최종 패스에서 사용되는 구분 전류측으로 점진적으로 수렴할 수도 있다.

인접 플로팅 게이트 커플링에 의해 유발되는 오류들의 처리

고밀도 집적회로, 비휘발성 메모리 디바이스에 내재하는 또 다른 오류는 앞서 기술된 바와 같이, 인접 플로팅 게이트 커플링에 기인한다. 메모리 셀들이 서로 밀접하게 가까이 있음으로 해서 이웃 셀들의 전하 요소들로부터 필드 교란들이 야기된다. 본 발명의 또 다른 면에 따라서, 교란들에 기인한 오류들은 프로그래밍과 판독간에 각 셀의 필드 환경의 변화를 최소화함으로써 최소로 된다. 이것은 페이지 내 모든 이웃한 메모리 셀들을 함께 프로그래밍함으로써 달성된다. 개개의 메모리 셀들 및 이들의 인접 셀들이 함께 프로그램되기 때문에, 셀들이 프로그램되는 때부터 이들이 판독되는 때까지 개개의 셀들에서 본 필드 환경에 최소 변화가 보장될 것이다.

이것은 우수 페이지 및 기수 페이지를 독립적으로 프로그래밍하는 종래 기술의 경우와는 반대이다. 이 경우, 우수 페이지의 메모리 셀들이 프로그램된 후에, 기수 페이지 내 이들의 이웃한 메모리 셀들에 의해 기여되는 필드는 기수 페이지가 다른 세트의 데이터로 프로그램될 때 급진적으로 변경되었을 수도 있다.

전술한 바와 같이, 동시에 프로그램 혹은 판독되는 "페이지" 내 메모리 셀들의 수는 호스트 시스템에 의해 보내진 혹은 요청된 데이터의 크기에 따라 달라질 수 있다. 이에 따라, 단일 워드라인에 결합된 메모리 셀들을 프로그램하는 방법들로서, 이를테면 (1) 상측 페이지 프로그래밍 및 하측 페이지 프로그래밍을 포함할 수 있는 우수 비트라인들 및 기수 비트라인들을 개별적으로 프로그램하는 것, (2) 모든 비트라인들을 프로그래밍하는 것("전 비트 라인 프로그래밍", 혹은 (3) 우측 페이지 프로그래밍 및 좌측 페이지를 포함할 수 있는, 좌측 혹은 우측 페이지 내 모든 비트라인들을 개별적으로 프로그래밍하는 것, 등 몇 가지가 있다.

현존의 비휘발성 메모리 디바이스들에서, 동일 워드라인들에 의해 결속된 한 행의 메모리 셀들은 두 개의 인터리빙 페이지들로 구성된다. 한 페이지는 우수 열들의 메모리 셀들로 구성되며 다른 페이지는 기수 열들의 메모리 셀들로 구성된다. 우수 혹은 기수 페이지들은 개별적으로 감지되고 프로그램된다. 전술한 바와 같이, 이것은 비트라인간 커플링을 제어할 필요성에 의해 필요로 된다. 이에 따라, 판독/기입 동작들을 다른 세트의 비트라인들에 수행되는 동안 번갈아 비트라인들을 접지시키는 것이 바람직하다.

그러나, 전술한 바와 같이, 인터리빙 페이지 구조는 적어도 3가지 면에서 불리하다. 먼저, 추가의 멀티플렉싱 회로를 필요로 한다. 두 번째로, 수행이 느리다. 워드라인에 의해 접속된 혹은 한 행의 메모리 셀들의 판독 혹은 프로그래밍을 완료하기 위해서, 두 번의 판독동작 혹은 두 번의 프로그래밍 동작이 필요하다. 세 번째로, 이웃한 전하 저장 요소들로부터 필드 커플링과 같은 다른 교란 영향들을 감소시키는데 최적이 아니다.

전 비트라인 프로그래밍

도 12-15에 관련하여 기술된 바와 같이, 비트라인간 커플링을 제어하는 것이 본 발명에 의해 가능하다. 이에 따라, 감지 혹은 프로그램 검증 동안 번갈아 비트라인들을 접지시킬 필요가 없고, 그럼으로써 인접하지 않은 메모리 셀들로 우수 혹은 기수 페이지들을 조작할 요건이 완화되어 검증동작들이 가속된다.

본 발명의 또 다른 면에 따라서, 인접 페이지의 메모리 셀들은 비트라인간 커플링이 제어되는 가운데 병렬로 프로그래밍된다. 이것은 이웃 플로팅 게이트들로부터의 외래 필드 영향들을 최소화할 것이다.

도 6a, 도 10 및 도 14에 도시된 감지 모듈은 전 비트라인 감지를 수행하게 구성된 메모리 구조에서 구현되는 것이 바람직하다. 즉, 한 행 내 인접한 메모리 셀들은 병렬로 감지를 수행하게 각각이 감지 모듈에 접속될 수 있다. 이러한 메모리 구조는 RaulL-Adrina Cernea의 2002년 9월 24일 출원된 "Highly Compact Non-Volatile Memory And Method Thereof" 명칭의 본 출원인의 미국특허출원 10/254,483에 개시되어 있다. 이 특허출원의 전 개시된 것을 참조로 여기 포함시킨다.

단계 700: 마지막 프로그램 검증 및 이에 이은 판독 동안 개개의 메모리 셀들에 가해지는 유효 전계의 차가 최소로 되도록 한 페이지의 메모리 셀들을 병렬로 프로그램 및 검증한다.

단계 710 : 종료

단계 730: 한 페이지의 인접 메모리 셀들을 형성한다.

단계 740: 한 페이지의 메모리 셀들을 병렬로 프로그램 및 검증한다.

단계 750: 이어서, 한 페이지의 메모리 셀들을 판독한다.

단계 760: 종료.

좌측 페이지 및 우측 페이지 프로그래밍

도 17은 구조에서 각 행의 메모리 셀들이 메모리 셀들의 좌측 페이지들(301)과 우측 페이지(302)로 구성된 것을 제외하곤, 도 6a 및 도 6b에 도시된 것과 유사한 메모리 어레이를 도시한 것이다. 예를 들면, 각 페이지는 4,256 셀들을 구비할 수 있다. 바람직한 실시예에서, 프로그래밍은 좌측 페이지 및 우측 페이지에 개별적으로 수행된다. 두 독립적인 페이지들간 상호작용을 최소화하기 위해서, 한 페이지가 프로그램되고 있는 중에, 다른 페이지는 이의 모든 비트라인들을 접지시킨다. 다시, 각 페이지를 인접하게 함으로써, 프로그램하는 동안 인접 플로팅 게이트 커플링이 감소된다.

본 발명의 여러 가지 면들이 임의의 실시예들에 관하여 기술되었으나, 본 발명은 첨부된 청구항들의 전 범위 내에서 보호되게 한 것임을 알 것이다.

Claims

비트 라인의 세트에 커플링된 다수의 메모리 셀;

상기 다수의 메모리 셀을 병렬로 감지하기 위한 것으로, 그 내에 프로그래밍된 메모리 상태를 결정하기 위해서 전도 전류를 감지하도록 비트 라인을 통하여 메모리 셀에 커플링된 다수의 감지 회로;

전압을 상기 다수의 비트 라인에 인가하여 전도 전류가 감지되는 동안 인접한 각 쌍의 비트 라인간의 전압차가 실질적으로 시간과 무관하게 하기 위한 전원;을 포함하여,

용량성 커플링으로 인한 인접 쌍의 비트 라인들간의 전류 흐름을 방지하기 위해서 인접 쌍의 비트 라인들간에 실질적으로 제로 변위 전류 상태를 야기하는 것을 특징으로 하는 메모리 디바이스.
제 1 항에 있어서, 상기 전원은 상기 다수의 비트 라인 각각을 소정의 일정한 비트 라인 전압으로 클램핑하기 위한 제 1 전압 클램프를 포함하는 것을 특징으로 하는 메모리 디바이스.
제 2 항에 있어서, 상기 제 1 전압 클램프는:

클램프되는 비트 라인과 직렬의 제 1 소스 및 제 1 드레인을 구비하는 제 1 트랜지스터; 및

제 1 소정의 게이트 전압이 공급되는 제 1 게이트를 구비하는 상기의 제 1 트랜지스터;

를 포함하는 것을 특징으로 하는 메모리 디바이스.
제 3 항에 있어서, 제 1 소정의 게이트 전압은 상기 소정의 일정한 비트 라인 전압과 상기 제 1 트랜지스터의 제 1 임계 전압을 더하여 제공되는 것을 특징으로 하는 메모리 디바이스.
제 2 항에 있어서, 감지 작동중 상기 제 1 트랜지스터의 제 1 드레인의 전압을 제 1 소스의 전압보다 높게 유지시키기 위한 제 2 전압 클램프을 더 포함하는 것을 특징으로 하는 메모리 디바이스.
제 5 항에 있어서, 상기 제 2 전압 클램프는:

전압원;

상기 제 1 트랜지스터의 제 1 드레인에 커플링된 제 2 소스 및 상기 전압원에 커플링된 제 2 드레인을 구비하는 제 2 트랜지스터; 및

제 2 소정의 게이트 전압이 제공되는 제 2 게이트를 구비하는 상기의 제 2 트랜지스터;

를 구비하는 것을 특징으로 하는 메모리 디바이스.
제 6 항에 있어서, 상기 제 2 소정의 게이트 전압은 적어도 상기 소정의 일정한 비트 라인과 상기 제 1 트랜지스터의 제 1 임계 전압 및 상기 제 2 트랜지스터의 제 2 임계 전압을 더하여 제공되는 것을 특징으로 하는 메모리 디바이스.
병렬로 감지되는 다수의 메모리 셀을 구비하는 메모리 디바이스에서, 감지 시스템은:

상기 다수의 메모리 셀을 병렬로 감지하기 위한 것으로, 그 내에 프로그래밍된 메모리 상태를 결정하기 위해서 전도 전류를 감지하도록 비트 라인을 통하여 메모리 셀에 커플링된 다수의 감지 회로; 및

전도 전류가 감지되는 동안 각 인접 쌍의 비트 라인간의 전압차가 실질적으로 시간과 무관하게 유지하기 위한 수단;을 포함하여,

용량성 커플링으로 인한 인접 쌍의 비트 라인간에 전류 유동을 방지하기 위해서 인접 쌍의 비트 라인간에 실질적으로 제로 변위 전류 상태를 야기하는 것을 특징으로 하는 메모리 디바이스.
제 8 항에 있어서, 상기 유지 수단은 감지 작동중 상기 다수의 비트 라인의 각각을 소정의 일정한 비트 라인에 클램핑하기 위한 수단을 포함하는 것을 특징으로 하는 메모리 디바이스.
제 1 내지 9 항중 어느 한 항에 있어서, 상기 다수의 메모리 셀은 비-휘발성 메모리인 것을 특징으로 하는 메모리 디바이스.
제 1 내지 9 항중 어느 한 항에 있어서, 상기 다수의 메모리 셀은 플래시 EEPROM인 것을 특징으로 하는 메모리 디바이스.
제 1 내지 9 항중 어느 한 항에 있어서, 각 메모리 셀은 1 비트의 데이터를 저장하는 것을 특징으로 하는 메모리 디바이스.
제 1 내지 9 항중 어느 한 항에 있어서, 메모리 셀은 1 비트 이상의 데이터를 저장하는 것을 특징으로 하는 메모리 디바이스.
제 1 항에 있어서, 상기 각 감지 회로는:

상기 전도 전류를 통하여 방전하도록 커플링된 캐패시터; 및

소정의 방전 시간 주기 이후 소정의 전압 레벨에 대해 상기 캐패시터에 전개되는 전압을 비교하여, 상기 전도 전류의 크기를 상기 캐패시터의 방전 비율의 함수로서 결정하기 위한 전압 비교기;

를 더 포함하는 것을 특징으로 하는 메모리 디바이스.
제 14 항에 있어서, 상기 각 감지 회로는 소정의 전류 레벨에 대해 상기 전도 전류를 비교하기 위한 전류 비교기를 더 포함하는 것을 특징으로 하는 메모리 디바이스.
제 14 항에 있어서, 상기 각 감지 회로는 소정의 전류 레벨에 대해 상기 전도 전류를 비교하기 위한 수단을 더 포함하는 것을 특징으로 하는 메모리 디바이스.
제 14 내지 16 항중 어느 한 항에 있어서, 상기 다수의 메모리 셀이 비-휘발성 메모리인 것을 특징으로 하는 메모리 디바이스.
제 14 내지 16 항중 어느 한 항에 있어서, 상기 다수의 메모리 셀이 플래시 EEPROM인 것을 특징으로 하는 메모리 디바이스.
제 14 내지 16 항중 어느 한 항에 있어서, 각 메모리 셀은 1 비트의 데이터를 저장하는 것을 특징으로 하는 메모리 디바이스.
제 14 내지 16 항중 어는 한 항에 있어서, 각 메모리 셀은 1 비트 이상의 데이터를 저장하는 것을 특징으로 하는 메모리 디바이스.
다수의 비트 라인을 통하여 감지되는 전도 전류를 가짐으로써 병렬로 판독되는 다수의 메모리 셀을 구비하는 메모리 디바이스에서, 판독 작동중 비트-라인 대 비트-라인 커플링을 감소시키는 방법은:

비트 라인 전압을 다수의 비트 라인 각각에 제공하는 단계;

각 인접 쌍의 비트 라인간의 전압차가 실질적으로 시간과 무관하도록 다수의 비트 라인에 제공됨으로써, 용량성 커플링으로 인한 인접 쌍의 비트 라인간의 전류 유동을 방지하기 위해서 인접 쌍의 비트 라인간에 실질적으로 제로 변위 전류 상태를 야기하는 비트 라인 전압을 제어하는 단계; 및

전도 전류를 병렬로 감지하여 다수의 메모리 셀을 판독하는 단계;

를 포함하는 것을 특징으로 하는 방법.
제 21 항에 있어서, 상기 비트 라인 전압을 제어하는 단계는 일정 전압에 대한 개별 비트 라인을 포함하는 것을 특징으로 하는 방법.
제 21 항에 있어서, 상기 감지 단계는 감지된 전도 전류를 레퍼런스 전류와 비교하는 단계를 포함하는 것을 특징으로 하는 방법.
제 21 항에 있어서, 상기 감지 단계는:

전용 캐패시터를 제공하는 단계;

상기 전용 캐패시터를 감지된 전도 전류로 방전하는 단계; 및

방전율을 감지된 전도 전류의 크기의 함수로서 결정하는 단계;

를 포함하는 것을 특징으로 하는 방법.
제 22 항에 있어서, 상기 감지 단계는:

전용 캐패시터를 제공하는 단계;

상기 전용 캐패시터를 감지된 전도 전류로 방전하는 단계; 및

방전율을 감지된 전도 전류의 크기의 함수로서 결정하는 단계;

를 포함하는 것을 특징으로 하는 방법.
제 23 항에 있어서, 상기 감지 단계는:

전용 캐패시터를 제공하는 단계;

상기 전용 캐패시터를 감지된 전도 전류로 방전하는 단계; 및

방전율을 감지된 전도 전류의 크기의 함수로서 결정하는 단계;

를 포함하는 것을 특징으로 하는 방법.
제 21 내지 26 항중 어느 한 항에 있어서, 상기 다수의 메모리 셀이 비-휘발성 메모리인 것을 특징으로 하는 방법.
제 21 내지 26 항중 어느 한 항에 있어서, 상기 다수의 메모리 셀이 플래시 EEPROM인 것을 특징으로 하는 방법.
제 21 내지 26 항중 어느 한 항에 있어서, 각 메모리 셀은 1 비트 데이터를 저장하는 것을 특징으로 하는 방법.
제 21 내지 26 항중 어느 한 항에 있어서, 각 메모리 셀은 1 비트 이상의 데이터를 저장하는 것을 특징으로 하는 방법.