KR20050092554A - Thin film of a semiconductor device, method for forming the thin film and method for forming a semiconductor device using the method for forming the thin film - Google Patents
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Abstract
반도체 장치의 박막과 이의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법이 개시된다. 기판에 엔-모오스 트랜지스터와 피-모오스 트랜지스터를 형성한 후, 상기 기판의 엔-모오스 트랜지스터 영역 상에 장력이 가해지는 제1박막을 형성하고, 상기 기판의 피-모오스 트랜지스터 영역 상에 압축력이 가해지는 제2박막을 형성한다. 이는, 박막에 압축력이 가해질 경우에는 피-모오스 트랜지스터의 특성은 좋아지고, 박막에 장력이 가해지는 경우에는 엔-모오스 트랜지스터의 특성이 좋아지기 때문이다.A thin film of a semiconductor device, a method of manufacturing the same, and a method of manufacturing the semiconductor device using the same are disclosed. After the N-MOS transistor and the P-MOS transistor are formed on the substrate, a first thin film is applied to the N-MOS transistor region of the substrate, and a compressive force is applied on the P-MOS transistor region of the substrate. The paper forms a second thin film. This is because, when the compressive force is applied to the thin film, the characteristics of the P-MOS transistor are improved, and when the tension is applied to the thin film, the characteristics of the N-MOS transistor are improved.
Description
본 발명은 반도체 장치의 박막과 이의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 엔-모오스(NMOS) 트랜지스터와 피-모오스(PMOS) 트랜지스터가 마련된 기판 상에 적용하기 위한 박막과 이의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film of a semiconductor device, a method of manufacturing the same, and a method of manufacturing the semiconductor device using the same. The present invention relates to a thin film, a method for manufacturing the same, and a method for manufacturing a semiconductor device using the same.
일반적으로, 엔-모오스 트랜지스터와 피-모오스 트랜지스터를 하나의 기판 상에 구현하기 위한 씨-모오스(CMOS) 트랜지스터의 제조에서, 보더리스 콘택 방식은 액티브 영역과 필드 영역을 동시에 오픈하여 콘택홀을 형성하는 방법이다. 그러나, 상기 보더리스 콘택 방식으로 콘택홀을 형성하면 액티브 영역과 필드 영역의 경계 부분인 소자 분리막의 측벽이 손실되는 상황이 빈번하게 발생한다. 따라서, 최근에는 엔-모오스 트랜지스터와 피-모오스 트랜지스터가 형성된 결과물 상에 질화막을 형성한 후, 보더리스 콘택 방식의 콘택홀을 형성하고 있다. 즉, 상기 질화막을 식각 저지막으로 적용함으로서, 상기 질화막에 의해 소자 분리막의 측벽이 식각되는 것을 방지하는 것이다.In general, in the manufacture of a C-MOS transistor for implementing an N-MOS transistor and a P-MOS transistor on one substrate, a borderless contact method simultaneously opens an active region and a field region to form a contact hole. That's how. However, when the contact hole is formed by the borderless contact method, a situation in which sidewalls of the device isolation layer, which is a boundary between the active region and the field region, is frequently lost. Therefore, in recent years, a nitride film is formed on a product in which an N-MOS transistor and a P-MOS transistor are formed, and then a contactless contact hole is formed. That is, by applying the nitride film as an etch stop layer, the sidewall of the device isolation layer is prevented from being etched by the nitride film.
여기서, 상기 질화막에 가해지는 스트레스는 반도체 장치의 전기적 특성에 큰 영향을 끼친다. 아울러, 상기 질화막에 가해지는 스트레스는 장력(tensile force)과 압축력(compressive force)이 있다. 만약, 상기 질화막에 압축력이 가해질 경우에는 피-모오스 트랜지스터의 특성은 좋아지지만, 엔-모오스 트랜지스터의 특성을 악화된다.Here, the stress applied to the nitride film has a great influence on the electrical characteristics of the semiconductor device. In addition, the stress applied to the nitride film includes a tensile force and a compressive force. If a compressive force is applied to the nitride film, the characteristics of the P-MOS transistor are improved, but the characteristics of the N-MOS transistor are deteriorated.
그러나, 종래에는 질화막 등과 같은 박막의 형성에서 박막이 갖는 특성을 충분히 고려하지 않는 상태에서 형성하고 있는 실정이다.However, conventionally, the formation of a thin film such as a nitride film is performed in a state in which the characteristics of the thin film are not sufficiently considered.
본 발명의 제1목적은 특성이 충분하게 고려된 반도체 장치의 박막을 제공하는데 있다.It is a first object of the present invention to provide a thin film of a semiconductor device whose characteristics are sufficiently considered.
본 발명의 제2목적은 특성이 충분하게 고려된 반도체 장치의 박막을 제조하는 방법을 제공하는데 있다.A second object of the present invention is to provide a method for manufacturing a thin film of a semiconductor device in which characteristics are sufficiently considered.
본 발명의 제3목적은 특성이 충분하게 고려된 박막을 적용한 반도체 장치의 제조 방법을 제공하는데 있다.It is a third object of the present invention to provide a method for manufacturing a semiconductor device to which a thin film having sufficiently considered characteristics is applied.
상기 제1목적을 달성하기 위한 본 발명의 반도체 장치의 박막은,The thin film of the semiconductor device of the present invention for achieving the first object,
기판의 엔-모오스 트랜지스터 영역 상에 형성되고, 장력이 가해지는 제1박막; 및A first thin film formed on the N-MOS transistor region of the substrate and subjected to tension; And
상기 기판의 피-모오스 트랜지스터 영역 상에 형성되고, 압축력이 가해지는 제2박막을 포함한다.And a second thin film formed on the P-MOS transistor region of the substrate and subjected to a compressive force.
상기 제2목적을 달성하기 위한 본 발명의 반도체 장치의 박막 형성 방법은,The thin film forming method of the semiconductor device of the present invention for achieving the second object,
기판에 엔-모오스 트랜지스터와 피-모오스 트랜지스터를 형성하는 단계;Forming an N-MOS transistor and a P-MOS transistor on the substrate;
상기 기판의 엔-모오스 트랜지스터 영역 상에 장력이 가해지는 제1박막을 형성하는 단계; 및Forming a first thin film on which the tension is applied on the N-MOS transistor region of the substrate; And
상기 기판의 피-모오스 트랜지스터 영역 상에 압축력이 가해지는 제2박막을 형성하는 단계를 포함한다.And forming a second thin film to which compressive force is applied on the P-MOS transistor region of the substrate.
상기 제3목적을 달성하기 위한 본 발명의 반도체 장치의 제조 방법은,The semiconductor device manufacturing method of the present invention for achieving the third object is,
기판에 소자 분리막을 형성하는 단계;Forming an isolation layer on the substrate;
상기 기판에 피-타입의 웰을 형성하는 단계;Forming a well of the p-type on the substrate;
상기 기판에 엔-타입의 웰을 형성하는 단계;Forming an N-type well on the substrate;
상기 기판의 피-타입의 웰 영역에 피-모오스 트랜지스터를 형성하는 단계;Forming a P-MOS transistor in a P-type well region of the substrate;
상기 기판의 엔-타입의 웰 영역에 엔-모오스 트랜지스터를 형성하는 단계;Forming an N-MOS transistor in an N-type well region of the substrate;
상기 피-모오스 트랜지스터의 게이트 전극 상부 표면과 소스/드레인 전극의 기판 표면과, 상기 엔-모오스 트랜지스터의 게이트 전극 상부 표면과 소스/드레인 전극의 기판 표면 상에 살리사이드막을 형성하는 단계;Forming a salicide film on the gate electrode upper surface of the P-MOS transistor and the substrate surface of the source / drain electrode, and the gate electrode upper surface of the N-MOS transistor and the substrate surface of the source / drain electrode;
상기 기판의 결과물 상에 장력을 갖는 제1박막을 연속적으로 형성하는 단계; 및Continuously forming a first thin film having a tension on the resultant of the substrate; And
상기 피-모오스 트랜지스터 영역 상에 형성된 제1박막에 불순물을 주입함으로서 상기 장력이 가해지는 제1박막을 압축력이 가해지는 제2박막으로 형성하는 단계를 포함한다.And implanting an impurity into the first thin film formed on the P-MOS transistor region to form the first thin film under tension as a second thin film under compressive force.
이와 같이, 본 발명에서는 엔-모오스 트랜지스터 영역 상에는 장력이 가해지는 제1박막을 형성하고, 피-모오스 트랜지스터 영역 상에는 압축력이 가해지는 제2박막을 형성한다. 이는, 박막에 압축력이 가해질 경우에는 피-모오스 트랜지스터의 특성은 좋아지고, 박막에 장력이 가해지는 경우에는 엔-모오스 트랜지스터의 특성이 좋아지기 때문이다. 따라서, 본 발명의 박막을 반도체 장치에 적용할 경우, 양호한 전기적 특성을 갖는 반도체 장치의 제공이 가능하다.As described above, in the present invention, a first thin film to which tension is applied is formed on the N-MOS transistor region, and a second thin film to which compressive force is applied is formed on the N-MOS transistor region. This is because, when the compressive force is applied to the thin film, the characteristics of the P-MOS transistor are improved, and when the tension is applied to the thin film, the characteristics of the N-MOS transistor are improved. Therefore, when the thin film of the present invention is applied to a semiconductor device, it is possible to provide a semiconductor device having good electrical characteristics.
이하, 본 발명에 대하여 상세하게 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, this invention is demonstrated in detail.
기판에 엔-모오스 트랜지스터와 피-모오스 트랜지스터를 형성한다. 상기 엔-모오스 트랜지스터와 피-모오스 트랜지스터는 통상이 방법에 의해 형성한다.An N-MOS transistor and a P-MOS transistor are formed on the substrate. The N-MOS transistor and the P-MOS transistor are usually formed by this method.
이어서, 상기 기판의 엔-모오스 트랜지스터 영역 상에 장력이 가해지는 제1박막을 형성하고, 상기 기판의 피-모오스 트랜지스터 영역 상에 압축력이 가해지는 제2박막을 형성한다. 즉, 상기 엔-모오스 트랜지스터와 피-모오스 트랜지스터가 형성된 결과물 상에 제1박막을 형성한 후, 피-모오스 트랜지스터 영역 상에 형성된 제1박막에만 불순물을 주입하여 피-모오스 트랜지스터 영역 상에 형성된 제1박막을 제2박막으로 변환시키는 것이다.Subsequently, a first thin film is applied to the N-MOS transistor region of the substrate, and a second thin film is applied to the P-MOS transistor region of the substrate. That is, after the first thin film is formed on the resultant product on which the N-MOS transistor and the P-MOS transistor are formed, an impurity is injected only into the first thin film formed on the P-MOS transistor region, thereby forming the first thin film formed on the P-MOS transistor region. One thin film is converted into a second thin film.
따라서, 상기 제1박막과 제2박막은 연속적으로 형성되어 있는 것이 바람직하다. 특히, 질화막의 경우 그것에 가해지는 스트레스가 반도체 장치의 특성에 큰 영향을 끼치기 때문에 상기 제1박막과 제2박막은 질화막인 것이 바람직하다. 아울러, 상기 질화막은 화학기상증착에 의해 형성하는 것이 바람직하다.Therefore, it is preferable that the said 1st thin film and the 2nd thin film are formed continuously. In particular, in the case of the nitride film, the stress applied to the semiconductor film greatly affects the characteristics of the semiconductor device, and the first thin film and the second thin film are preferably nitride films. In addition, the nitride film is preferably formed by chemical vapor deposition.
특히, 상기 질화막의 경우에는 보더리스 콘택 방식의 콘택을 형성할 때 식각 저지막으로 주로 적용한다. 따라서, 식각 저지막으로서의 질화막을 형성할 경우에는 플라즈마 증대-화학기상증착(PE-CVD) 또는 열-화학기상증착(thermal-CVD)을 적용하는 것이 바람직하다.In particular, in the case of forming the nitride film, the nitride film is mainly used as an etch stop layer when forming a contact of a borderless contact method. Therefore, when forming a nitride film as an etch stop film, it is preferable to apply plasma enhanced-chemical vapor deposition (PE-CVD) or thermal-chemical vapor deposition (thermal-CVD).
상기 플라즈마 증대-화학기상증착을 통하여 질화막을 형성할 경우에는 약 100 내지 400Watt의 파워를 사용하는 공정 조건으로 조절하는 것이 바람직하다. 아울러, 약 100 내지 400Watt의 파워를 사용하는 공정 조건의 플라즈마 증대-화학기상증착을 적용하여 질화막을 형성할 경우에는 약 5E8 내지 7E9 파스칼의 장력을 갖도록 형성할 수 있다. 아울러, 열-화학기상증착을 통하여 질화막을 형성할 경우에는 약 600 내지 800℃의 온도 조건에서 NH3 가스와 SiH4 가스를 사용하는 공정 조건으로 조절하는 것이 바람직하다. 또한, 상기 질화막은 150 내지 500Å의 두께를 갖도록 형성하는 것이 바람직하다.When the nitride film is formed through the plasma enhanced-chemical vapor deposition, it is preferable to adjust the process conditions using a power of about 100 to 400 Watts. In addition, when the nitride film is formed by applying plasma enhanced-chemical vapor deposition under process conditions using a power of about 100 to 400 Watt, it may be formed to have a tension of about 5E8 to 7E9 Pascal. In addition, when the nitride film is formed through thermo-chemical vapor deposition, it is preferable to adjust the process conditions using NH 3 gas and SiH 4 gas at a temperature condition of about 600 to 800 ° C. In addition, the nitride film is preferably formed to have a thickness of 150 to 500 kPa.
그리고, 상기 제2박막을 형성하기 위한 불순물의 주입에서는 포토레지스트 패턴을 이온 마스크로 사용한다. 즉, 피-모오스 트랜지스터가 형성된 영역을 노출시키는 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 이온 마스크로 사용하여 불순물을 주입하는 것이다. 이와 같이, 상기 불순물의 주입을 통하여 피-모오스 트랜지스터가 형성된 영역에 제2박막을 형성하는 것이다. 상기 불순물의 예로서는 아르곤, 게르마늄 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하지만, 둘을 함께 사용할 수도 있다. 또한, 상기 불순물의 주입을 위한 에너지는 상기 제1박막에만 주입되도록 조절하는 것이 바람직하다. 따라서, 상기 제1박막을 약 300Å의 두께를 갖도록 형성한 경우에는 상기 에너지를 12KeV 이하로 조절한 상태에서 상기 불순물의 주입을 실시하는 것이 바람직하다. 그러나, 상기 불순물이 불활성일 경우에는 상기 제1박막 아래의 구조물에 주입되어도 무방하다. 즉, 상기 불활성의 불순물은 반도체 장치의 전기적 특성에 크게 영향을 끼치지 않기 때문이다. 그리고, 상기 제1박막이 장력이 가해지는 질화막인 것이 바람직하기 때문에 상기 제2박막은 압축력이 가해지는 질화막인 것이 바람직하다.In the implantation of the impurity for forming the second thin film, a photoresist pattern is used as an ion mask. That is, after forming a photoresist pattern exposing a region where the P-MOS transistor is formed, impurities are implanted using the photoresist pattern as an ion mask. As described above, the second thin film is formed in the region where the P-MOS transistor is formed by implanting the impurity. Argon, germanium, etc. are mentioned as an example of the said impurity. These are preferably used alone, but they may be used together. In addition, the energy for implanting the impurities is preferably adjusted to be implanted only in the first thin film. Therefore, when the first thin film is formed to have a thickness of about 300 GPa, it is preferable to inject the impurities in a state in which the energy is adjusted to 12 KeV or less. However, when the impurity is inert, it may be injected into the structure under the first thin film. In other words, the inert impurities do not significantly affect the electrical characteristics of the semiconductor device. In addition, since the first thin film is preferably a nitride film to which tension is applied, the second thin film is preferably a nitride film to which compressive force is applied.
이와 같이, 엔-모오스 트랜지스터 영역 상에는 장력이 가해지는 제1박막을 형성하고, 피-모오스 트랜지스터 영역 상에는 압축력이 가해지는 제2박막을 형성함으로서 전기적 특성이 우수한 반도체 장치를 얻을 수 있다. 특히, 전술한 방법을 보더리스 콘택의 형성에서 식각 저지막인 질화막의 형성에 적용할 경우 우수한 전기적 특성을 갖는 씨-모오스 반도체 장치의 제조가 가능하다.As described above, a semiconductor device having excellent electrical characteristics can be obtained by forming a first thin film to which tension is applied on the N-MOS transistor region and a second thin film to which compressive force is applied to the P-MOS transistor region. In particular, when the above-described method is applied to the formation of a nitride film which is an etch stop layer in the formation of a borderless contact, it is possible to manufacture a C-MOS semiconductor device having excellent electrical properties.
(실시예)(Example)
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in more detail with reference to the accompanying drawings.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 1a를 참조하면, 기판(10) 상에 소자 분리막(12)을 형성한다. 이때, 소자 분리막(12)은 트렌치 소자 분리막을 형성한다. 이어서, 포토레지스트 패턴을 마스크로 사용한 불순물 주입을 번갈아 수행함으로서 엔-모오스 트랜지스터를 형성할 영역에 피-타입의 웰(14a)을 형성하고, 피-모오스 트랜지스터를 형성할 영역에 엔-타입의 웰(14b)을 형성한다. 계속해서, 기판(10) 상에 게이트 산화막, 게이트 폴리 실리콘막 등을 적층한 후, 패터닝하여 게이트 산화막 패턴, 게이트 폴리 실리콘막 패턴 등으로 이루어지는 게이트 패턴들(15a, 15b)을 형성한다. 그리고, 엔-모오스 트랜지스터를 형성할 영역만 노출시키는 포토레지스트 패턴을 형성한 후, 엔-모오스 트랜지스터 영역 상에 형성된 게이트 패턴(15a)을 마스크로 사용하여 n+ 타입의 불순물을 주입시킨다. 이어서, 상기 포토레지스트 패턴을 제거한다. 계속해서, 피-모오스 트랜지스터를 형성할 영역만 노출시키는 포토레지스트 패턴을 형성한 후, 피-모오스 트랜지스터 영역 상에 형성된 게이트 패턴(15b)을 마스크로 사용하여 p+ 타입의 불순물을 주입시킨다. 이어서, 상기 포토레지스트 패턴을 제거한다. 그리고, 게이트 패턴들(15a, 15b)을 갖는 결과물 상에 스페이서 질화막을 형성한 후, 전면 식각을 실시한다. 이에 따라, 게이트 패턴들(15a, 15b)의 측벽에만 질화막이 잔류하는 스페이서(16a, 16b)가 형성된다. 이어서, 엔-모오스 트랜지스터를 형성할 영역만 노출시키는 포토레지스트 패턴을 형성한 후, 엔-모오스 트랜지스터 영역 상에 형성된 게이트 패턴(15a)과 스페이서(16a)를 마스크로 사용하여 n+ 타입의 불순물을 주입시킨다. 이어서, 상기 포토레지스트 패턴을 제거한다. 이에 따라, 엔-모오스 트랜지스터의 엘디디(LDD) 구조를 갖는 소스/드레인 전극(18a)이 형성된다. 계속해서, 피-모오스 트랜지스터를 형성할 영역만 노출시키는 포토레지스트 패턴을 형성한 후, 피-모오스 트랜지스터 영역 상에 형성된 게이트 패턴(15b)과 스페이서(16b)를 마스크로 사용하여 p+ 타입의 불순물을 주입시킨다. 이어서, 상기 포토레지스트 패턴을 제거한다. 이에 따라, 피-모오스 트랜지스터의 엘디디 구조를 갖는 소스/드레인 전극(18b)이 형성된다.Referring to FIG. 1A, an isolation layer 12 is formed on a substrate 10. In this case, the device isolation layer 12 forms a trench device isolation layer. Subsequently, impurity implantation using the photoresist pattern as a mask is alternately performed to form the p-type well 14a in the region where the N-MOS transistor is to be formed, and the n-type well in the region where the P-MOS transistor is to be formed. 14b is formed. Subsequently, a gate oxide film, a gate polysilicon film, or the like is laminated on the substrate 10, and then patterned to form gate patterns 15a and 15b including a gate oxide film pattern, a gate polysilicon film pattern, and the like. Then, after forming a photoresist pattern exposing only the region where the N-MOS transistor is to be formed, an n + type impurity is implanted using the gate pattern 15a formed on the N-MOS transistor region as a mask. Subsequently, the photoresist pattern is removed. Subsequently, after forming a photoresist pattern exposing only a region where a P-MOS transistor is to be formed, a p + type impurity is implanted using the gate pattern 15b formed on the P-MOS transistor region as a mask. Subsequently, the photoresist pattern is removed. After the spacer nitride film is formed on the resultant product having the gate patterns 15a and 15b, the entire surface is etched. Accordingly, spacers 16a and 16b in which the nitride film remains only on sidewalls of the gate patterns 15a and 15b are formed. Subsequently, after forming a photoresist pattern exposing only a region where the N-MOS transistor is to be formed, an n + type impurity is implanted using the gate pattern 15a and the spacer 16a formed on the N-MOS transistor region as a mask. Let's do it. Subsequently, the photoresist pattern is removed. As a result, a source / drain electrode 18a having an LDD structure of the N-MOS transistor is formed. Subsequently, after forming a photoresist pattern exposing only a region where a P-MOS transistor is to be formed, a p + type impurity is formed by using the gate pattern 15b and the spacer 16b formed on the P-MOS transistor region as a mask. Inject. Subsequently, the photoresist pattern is removed. As a result, a source / drain electrode 18b having an LED structure of the P-MOS transistor is formed.
즉, 기판(10) 상에는 엔-모오스 트랜지스터와 피-모오스 트랜지스터가 형성된다. 이어서, 엔-모오스 트랜지스터와 피-모오스 트랜지스터가 형성된 결과물 상에 실리사이드막을 형성한 후, 통상의 열처리 공정을 실시함으로서 부분적으로 살리사이드막(22)을 형성한다. 즉, 게이트 패턴들(15a, 15b)의 상부 표면과 소스/드레인 전극들(18a, 18b)이 형성된 기판 표면 상에 살리사이드막을 형성하는 것이다. That is, the N-MOS transistor and the P-MOS transistor are formed on the substrate 10. Subsequently, after the silicide film is formed on the resultant product of the N-MOS transistor and the P-MOS transistor, the salicide film 22 is partially formed by performing a normal heat treatment process. That is, the salicide layer is formed on the upper surface of the gate patterns 15a and 15b and the substrate surface on which the source / drain electrodes 18a and 18b are formed.
도 1b를 참조하면, 상기 엔-모오스 트랜지스터와 피-모오스 트랜지스터가 형성된 결과물 상에 약 300Å의 두께를 갖는 질화막(22)을 형성한다. 질화막(22)은 약 200Watt의 파워가 인가되는 조건의 플라즈마 증대-화학기상증착에 의해 형성한다. 따라서, 질화막(22)에는 약 6E9 파스칼의 장력이 가해진다.Referring to FIG. 1B, a nitride film 22 having a thickness of about 300 μs is formed on a resultant product of the N-MOS transistor and the P-MOS transistor. The nitride film 22 is formed by plasma enhancement-chemical vapor deposition under a condition that a power of about 200 Watt is applied. Accordingly, the nitride film 22 is subjected to a tension of about 6E9 Pascals.
도 1c를 참조하면, 상기 질화막(22)을 갖는 기판(10) 상에 포토레지스트막을 형성한 후, 사진 식각 공정을 통하여 상기 포토레지스트막을 피-모오스 트랜지스터가 형성된 영역을 노출시키는 포토레지스트 패턴(23)으로 형성한다. 그리고, 포토레지스트 패턴(23)을 마스크로 사용한 불순물의 주입을 실시한다. 이때, 상기 불순물은 Ar을 선택하고, 불순물을 주입시키는 에너지는 약 12KeV로 조절한다. 따라서, 상기 피-모오스 트랜지스터가 형성된 영역의 질화막(22)에만 Ar이 주입된다.Referring to FIG. 1C, after forming a photoresist film on the substrate 10 having the nitride film 22, the photoresist pattern 23 exposing the photoresist film to a region where a P-MOS transistor is formed through a photolithography process. To form). Then, impurities are implanted using the photoresist pattern 23 as a mask. In this case, the impurity is selected from Ar, and the energy for injecting the impurity is adjusted to about 12 KeV. Therefore, Ar is implanted only into the nitride film 22 in the region where the P-MOS transistor is formed.
이에 따라, 도 1d에 도시된 바와 같이, 상기 피-모오스 트랜지스터가 형성된 영역에는 압축력이 가해지는 질화막(24)이 형성된다. 즉, 장력이 가해지는 질화막(22)에 Ar과 같은 불순물을 주입함으로서 압축력이 가해지는 질화막(24)으로 변환시키는 것이다.Accordingly, as illustrated in FIG. 1D, the nitride film 24 to which the compressive force is applied is formed in the region where the P-MOS transistor is formed. In other words, an impurity such as Ar is injected into the nitride film 22 to which tension is applied to convert the nitride film 24 to which compressive force is applied.
따라서, 상기 엔-모오스 트랜지스터가 형성된 영역에는 장력이 가해지는 질화막(22)이 형성되고, 상기 피-모오스 트랜지스터가 형성된 영역에는 압축력이 가해지는 질화막(24)이 형성된다. 이는, 압축력이 가해지는 질화막(24)이 피-모오스 트랜지스터의 특성을 향상시키고, 장력이 가해지는 질화막(22)이 엔-모오스 트랜지스터의 특성을 향상시키기 때문이다.Accordingly, a nitride film 22 to which tension is applied is formed in a region where the N-MOS transistor is formed, and a nitride film 24 to which compressive force is applied is formed in a region where the P-MOS transistor is formed. This is because the nitride film 24 to which the compressive force is applied improves the characteristics of the P-MOS transistor, and the nitride film 22 to which tension is applied improves the characteristics of the N-MOS transistor.
이어서, 상기 질화막(22, 24)을 갖는 결과물 상에 층간 절연막을 형성한 후, 통상의 보드리스 콘택을 형성하기 위한 공정을 실시한다. 이때, 상기 질화막(22, 24)은 식각 저지막으로서 액티브 영역과 필드 영역의 경계 부분인 소자 분리막(12)이 손실되는 것을 저지한다.Subsequently, an interlayer insulating film is formed on the resultant having the nitride films 22 and 24, and then a step for forming a normal boardless contact is performed. In this case, the nitride layers 22 and 24 serve as an etch stop layer to prevent the device isolation layer 12, which is a boundary between the active region and the field region, from being lost.
이와 같이, 본 발명에 의하면 엔-모오스 트랜지스터 영역 상에는 장력이 가해지는 박막을 형성하고, 피-모오스 트랜지스터 영역 상에는 압축력이 가해지는 박막을 형성한다. 즉, 특성이 충분하게 고려된 박막을 형성하는 것이다. 따라서, 본 발명은 반도체 장치의 전기적 신뢰도를 향상시킬 수 있는 효과가 있다. As described above, according to the present invention, a thin film to which tension is applied is formed on the N-MOS transistor region, and a thin film to which compressive force is applied is formed on the P-MOS transistor region. In other words, it is to form a thin film with sufficient characteristics. Therefore, the present invention has the effect of improving the electrical reliability of the semiconductor device.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the present invention without departing from the spirit and scope of the invention described in the claims below. I can understand that you can.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
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