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KR20070027598A - 전력 관리 - Google Patents

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KR20070027598A
KR20070027598A KR1020067026664A KR20067026664A KR20070027598A KR 20070027598 A KR20070027598 A KR 20070027598A KR 1020067026664 A KR1020067026664 A KR 1020067026664A KR 20067026664 A KR20067026664 A KR 20067026664A KR 20070027598 A KR20070027598 A KR 20070027598A
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KR
South Korea
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processor
frequency
data vector
simd
architecture
Prior art date
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Withdrawn
Application number
KR1020067026664A
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English (en)
Inventor
안테네 에이. 애보
비샬 츄드해리
Original Assignee
코닌클리케 필립스 일렉트로닉스 엔.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 코닌클리케 필립스 일렉트로닉스 엔.브이. filed Critical 코닌클리케 필립스 일렉트로닉스 엔.브이.
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Abstract

데이터 벡터 스트림을 처리하기 위한 SIMD 프로세서 아키첵쳐(2)가 제공되는데, 이 아키텍쳐는 복수의 프로세서(PE(0),...,PE(N))를 포함하는 프로세서 어레이(4)로서, 각 프로세서(PE(0),...,PE(N))가 각 벡터 내에서 데이터 요소를 처리하도록 적응되고, 프로세서 어레이(4)의 동작이 제1 주파수를 갖는 로컬 클록 신호에 의해 제어되는, 프로세서 어레이(4); SIMD 프로세서 아키텍쳐(2)의 동작을 제어하도록 그리고 프로세서 어레이(4)의 동작을 데이터 벡터 스트림과 동기화하기 위해 동기화 신호를 생성하도록 적응된 제어 프로세서(16)로서, 제어 프로세서(16)의 동작이 제2 주파수를 갖는 로컬 클록 신호에 의해 제어되는, 제어 프로세서(16); 및 제어 프로세서(16)에 의해 생성된 동기화 신호에 응답해서 로컬 클록 신호의 주파수를 조정하고, 이에 따라 SIMD 프로세서 아키텍쳐(2)의 전력 소비를 최소화하기 위한 전력 관리 수단(30)을 포함한다.

Description

전력 관리{POWER MANAGEMENT}
본 발명은 전자 회로 분야에 대한 것이며, 특히 전자 회로 내에서 전력 소비를 관리하기 위한 방법 및 장치에 대한 것이다.
휴대용의 배터리-작동 전자 디바이스에서의 에너지 효율적인 시스템 설계가 점진적으로 중요해지고 있는데, 그 이유는 에너지 소비가 휴대용 시스템의 배터리 수명을 나타내며 이는 소비자 시장에서 임의의 제품의 성공에 대한 중대한 성능 측정 기준이다. 따라서, 전력 관리가 시스템 인프라스트럭쳐의 필수불가결한 부분이 되고 있다.
동적 전력 관리(DPM)는 에너지 또는 전력 효율적인 계산을 위한 시스템의 재구성 또는 동적 구성을 가능하게 하는 설계 방법론이다. L. Benini, A. Bogliolo 및 G. de Micheli에 의한 "A Survey of Design Techniques for System-Level Dynamic Power Management" 제3 권, 제3 호, 2000년 6월 판에, 몇 가지 DMP 기법이 논의되어 있다. 이 기법은 시스템의 스위치 오프 또는 '슬로우 다운' 휴지 부분, 및 에너지 효율을 위한 동적 트레이드 시스템 성능을 수반한다. DMP 기법은 개별적인 시스템 구성요소의 성능을 가변 워크로드에 일치시킴으로써 시스템 전력을 최적화 하는 방식 및 제어하는 방식을 제공한다.
동적 가변 워크로드를 구비하는 시스템에서, 즉 모든 시간을 피크 또는 최대 성능을 전달할 필요가 없는 시스템에서, 전압 및 클록 주파수는 시스템의 전력 소비를 최적화하도록 제어될 수 있다. 이는 동적 전압 및 주파수 스케일링(DVFS)으로 알려져 있다.
주로 성능 요건에 따라 전압 및 주파수를 스케일링하는 다수의 기법이 이러한 시스템에 대한 참고문헌에서 제안되어 왔다. 예컨대, D. Son, C. Yu 및 H. Kim에 의한 "Dynamic Voltage Scaling on MPEG Decoding"에, 애플리케이션 기반 기법이 제안되어 있는데, 전압 및 주파수는 애플리케이션의 디코딩 성능에 따라 조정된다.
시스템이 이미지 데이터 스트림과 같은 높은 패럴리즘 정도를 갖는 데이터 스트림을 처리하기 위해 사용되는 경우, 단일-지시어 다수-데이터(SIMD) 프로세서가 사용될 수 있다. 이 SIMD 프로세서는 동일한 데이터 스트림에 대해 작동하는 단일-지시어, 단일-데이터 프로세서에 대해 더 낮은 전력 소실로 변환하는, 더 낮은 작동 주파수 및 메모리 로컬화를 허용하도록 데이터 스트림 내에서 패럴리즘을 사용한다.
SIMD 프로세서가 단일-지시어, 단일 데이터 프로세서보다 더 적은 전력을 필요로 하나, 추가적인 전력 절약이 바람직하다.
따라서, 본 발명의 목적은 전력 소비를 추가적으로 감소시키는 단일-지시어, 다수-데이터(SIMD) 프로세서 전력 관리 기술을 제공하는 것이다.
본 발명의 제1 측면에 따라, 데이터 벡터 스트림을 처리하기 위한 SIMD 프로세서 아키텍쳐가 제공되는데, 이 아키텍쳐는 복수의 프로세서를 포함하는 프로세서 어레이로서, 각 프로세서가 각 벡터 내에서 데이터 요소를 처리하도록 적응되고, 프로세서 어레이의 동작이 제1 주파수를 갖는 로컬 클록 신호에 의해 제어되는, 프로세서 어레이; SIMD 프로세서 아키텍쳐의 동작을 제어하도록 그리고 프로세서 어레이의 동작을 데이터 벡터 스트림과 동기화하기 위해 동기화 신호를 생성하도록 적응된 제어 프로세서로서, 제어 프로세서의 동작이 제2 주파수를 갖는 로컬 클록 신호에 의해 제어되는, 제어 프로세서; 및 제어 프로세서에 의해 생성된 동기화 신호에 응답해서 로컬 클록 신호의 주파수를 조정하고, 이에 따라 SIMD 프로세서 아키텍쳐의 전력 소비를 최소화하기 위한 전력 관리 수단을 포함한다.
본 발명의 제2 측면에 따라, SIMD 프로세서 아키텍쳐의 전력 소비를 최소화하는 방법이 제공되는데, SIMD 프로세서 아키텍쳐는 데이터 벡터 스트림을 처리하는데 적합하며, 복수의 프로세서를 구비하는 프로세서 어레이로서, 각 프로세서가 각 데이터 벡터 내에서 데이터 요소를 처리하도록 적응되고, 프로세서 어레이의 동작이 제1 주파수를 갖는 로컬 클록 신호에 의해 제어되는, 프로세서 어레이; 및 SIMD 프로세서 아키텍쳐의 동작을 제어하도록 그리고 프로세서 어레이의 동작을 데이터 벡터 스트림과 동기화하기 위해 동기화 신호를 생성하도록 적응된 제어 프로세서로서, 제어 프로세서의 동작이 제2 주파수를 갖는 로컬 클록 신호에 의해 제어되는, 제어 프로세서를 포함하고, 이 방법은, 제어 프로세서에 의해 생성된 동기화 신호에 응답해서 로컬 클록 신호의 주파수를 조정하는 단계를 포함한다.
본 발명의 더 나은 이해를 위해, 그리고 본 발명이 어떻게 수행될 수 있는지를 더욱 명료하게 나타내기 위해, 다음과 같은 도면에 대한 예를 통해 논의될 것이다.
도 1은 본 발명에 따른 단일-지시어, 다수-데이터 프로세서 아키텍쳐의 블록도.
도 2는 활성 처리 기간과 휴지 처리 기간 사이의 관계를 예시하는 타이밍도.
도 3은 본 발명에 따른 프로세서 전력 관리 블록의 기능도.
도 4는 벡터 레이트 변화 검출 블록의 기능도.
도 5는 태스크 변화 검출 블록의 기능도.
도 6은 본 발명에 따른 각 클러스터 내에서 전압과 주파수를 조정하기 위한 회로의 블록도.
도 7은 본 발명에 따른 프로세서 아키텍쳐에서 사용하기 위한 주파수 합성기의 일 구현예를 도시하는 도면.
도 8은 본 발명에 따른 프로세서 아키텍쳐에서 사용하기 위한 주파수 합성기의 대안적인 구현예를 도시하는 도면.
위에서 언급된 바와 같이, 단일-지시어 다수-데이터 프로세서의 일 사용은 벡터 기반의 신호 처리 애플리케이션(예컨대 비디오 스트림 처리)에서이다. SIMD 프로세서 아키텍쳐는 저-레벨 픽셀 처리에 효율적이라고 알려져 있다. SIMD 프로세 서가 클록 게이팅으로 인해 양호한 전력 소실을 가지나, 내재적인 병렬 처리 이점으로부터, 프로세서 아키텍쳐에서의 전압 및 주파수를 지능적으로 제어함으로써 상당한 전력 절감이 추가적으로 달성될 수 있다.
도 1은 본 발명에 따른 SIMD 프로세서 아키텍쳐(2)를 도시한다. 프로세서 아키텍쳐(2)는 N+1 처리 요소(PE)를 구비하는 선형 프로세서 어레이(4)를 포함한다. 프로세서 아키텍쳐(2)로 입력된 데이터 스트림이 데이터를 수집하고 적당한 벡터 포맷으로 전-처리하며, 이를 입력 벡터 버퍼(8)에 로드하는 입력 프리-프로세서(6)를 통과한다. 버퍼(8)에 저장된 벡터는 동시에 프로세서 어레이(4)로 판독 출력된다.
일단 벡터가 프로세서 어레이(4)에 의해 처리되는 경우, 벡터는 작업 벡터 메모리(10)에 전달된다. 처리 알고리즘에 의해 필요한 경우, 작업 벡터 메모리(10)는 추가적인 처리를 위해 벡터 데이터를 어레이(4)에 다시 전달할 수 있다.
일단 벡터가 어레이(4)에 의해 전적으로 처리되는 경우, 벡터는 동시에 출력 벡터 버퍼(12)에 로드된다. 출력 후프로세서(14)가 처리된 벡터 데이터를 판독하고 벡터 데이터를 아키텍쳐(2)로부터 보내는데 적합한 데이터 스트림으로 처리한다.
SIMD 프로세서에서의 계산은 통상 벡터 (라인) 레벨로 파이프라인되는데 즉, 입력 프리-프로세서(6)가 '그 다음' 벡터의 데이터 개체를 수집하고 프리-처리하는 동안, 선형 프로세서 어레이(4)는 '현재' 벡터에 대해 작업한다. 한편, 출력 포스트-프로세서(14)가 내보내기 위해 '이전' 벡터의 데이터 개체를 처리한다.
프로세서 아키텍쳐(2) 내의 블록 사이의 동기화를 제어하기 위해 전역 제어 프로세서(16)가 제공된다. 입력 프리-프로세서(6)가 새로운 벡터의 도착에 대해 전역 제어 프로세서(16)에 알리는 것이 필요하며, 전역 제어 프로세서(16)는 벡터 처리의 완료에 대해 출력 후프로세서(14)에 알린다.
도 2는 통상의 신호 처리 태스크의 타이밍을 도시하는 타이밍도이다. 입력 벡터의 도착(in_ready/new_vector)이 알고리즘 실행의 시작을 발신한다. 처리 완료(out_ready)가 출력 포스트-프로세서(14)에게 출력 스트리밍을 재개할 것을 명한다. wait 신호는 선형 프로세서 어레이(4)가 휴지상태인 기간을 나타낸다.
종래의 SIMD 프로세서에서와 같이, 전역 제어 프로세서(16)는 프로그램 메모리(18)로부터 지시어 또는 프로그램을 불러와서 디코딩하고 이 지시어를 선형 프로세서 어레이(4)로 보낼 책임이 있다. 전역 제어 프로세서(16)는 선형 프로세서 어레이(4) 내의 태스크의 처리를 동기화할 책임이 있는 동기화 블록(20)을 포함한다.
예시의 용이함을 위해, 전역 제어 프로세서(16)와 입력 프리-프로세서(6) 사이의 연결 및, 선형 프로세서 어레이(4)와 출력 포스트-프로세서(14) 사이의 연결이 생략되었다는 것이 주목되어야 한다.
본 발명에 따라, 프로세서 아키텍쳐(2)의 구성요소를 클러스터로 그룹화함으로써, 그리고 프로세서 아키텍쳐 내에서 생성된 동기화 신호에 응답해서 각 클러스터의 전압과 주파수를 별개로 제어함으로써 전력 절감이 달성된다.
4개의 클러스터가 도 1에 도시되어 있다. 프로세서 아키텍쳐(2)가 4개 보다 더 많거나 더 적은 클러스터로 클러스터링될 수 있으며 아키텍쳐(2)의 상이한 구성요소가 각 클러스터 내에 포함될 수 있다는 것이 인식될 것이다.
제1 클러스터(22)는 입력 프리-프로세서(6) 및 입력 벡터 버퍼(8)를 포함한다. 이 클러스터가 프로세서 아키텍쳐(2)의 외부 환경에 연결됨에 따라, 환경은 클러스터의 클록 주파수, 그리고 이에 따라 전압을 제어한다.
제2 클러스터(24)는 출력 포스트-프로세서(14) 및 출력 벡터 버퍼(12)를 포함한다. 다시, 이 클러스터가 프로세서 아키텍쳐(2)의 외부 환경에 연결됨에 따라, 환경은 클러스터의 클록 주파수, 그리고 이에 따라 전압을 제어한다.
제3 클러스터(26)는 선형 프로세서 어레이(4) 및 작업 벡터 메모리(10)를 포함하고, 제4 클러스터(28)는 전역 제어 프로세서(16) 및 프로그램 메모리(18)를 포함한다.
대안적으로, 선형 프로세서 어레이(4), 작업 벡터 메모리(10), 전역 제어 프로세서(16) 및 프로그램 메모리(18)는 별개의 클러스터에 배치될 수 있다.
이제 SIMD 처리 엔진(선형 처리 어레이 4)이 프로세서 아키텍쳐(2)의 외부 환경으로부터 연결해제됨에 따라, 선형 처리 어레이(4)가 전력 관리를 촉진하도록 제어될 수 있다. 특히, 전력 최적 실행을 달성하기 위해, 제3 및 제4 클러스터(26, 28) 내의 구성요소가 환경에 대해 상이한 클록 주파수로 작동될 수 있고, 서로에 대해 상이한 클록 주파수로 작동될 수 있다.
각각의 제어가능한 클러스터(즉, 본 예시적인 실시예에서, 제3 및 제4 클러스터(26, 28))에 각각을 위해 적당한 클록 주파수를 결정하기 위해 그리고 각각의 클록 주파수 및 전압을 그에 따라 조정하기 위해 전력 관리 회로(30)가 전역 제어 프로세서(16) 내에 제공된다.
본 발명의 바람직한 실시예에 따라, 그리고 전력 관리 방식을 SIMD 프로세서 아키텍쳐로 구현하기 위해 필요한 추가적인 하드웨어를 감소시키기 위해, 전역 제어 프로세서(16)에 내재적인 태스크 동기화가 사용되어 전력 관리 회로(30)에 의해 필요한 정보를 생성한다.
동기화 회로(20)는 벡터 전송 레이트에 대해 애플리케이션 코드의 다이내믹(dynamics)이 식별되게 함으로써 4개의 클러스터(22, 24, 26 및 28)의 독립적인 동작을 촉진시키고 이에 따라 동적 전압 및 주파수 스케일링(DVFS)에 대한 메트릭이 도출되게 한다.
본 발명에 따른 동적 전압 및 주파수 스케일링(DVFS) 방식은 기본적으로 프로세서 아키텍쳐(2)의 성능에 영향을 미치지 않지만 전력 소실을 감소시키면서 시간에 따라 애플리케이션 로드의 분배를 가능하게 한다.
예컨대, 본 발명에 따른 DVFS 방식은 도 2에 도시된 처리 사이클에서 휴지 시간을 감소시킬 수 있다.
도 3은 본 발명에 따른 프로세서 전력 관리 회로(30)의 기능도를 도시한다.
전력 관리 블록(30)은 처리 사이클의 휴지 부분의 평균 길이를 계산하기 위한 계산 블록(32), 벡터가 프로세서 아키텍쳐(2)에 제공되는 레이트에서의 변화를 검출하기 위한 검출 블록(34) 및 특정 클러스터에 대한 새로운 전압 및 주파수 설정을 계산하기 위한 제2 계산 블록(36)을 포함한다.
제1 계산 블록(32)은 wait 신호(도 2에 도시된 바와 같음) 및 프로세서 아키텍쳐(2)로의 새로운 벡터의 진입을 나타내는 신호를 수신한다. 블록(32)은 이때 N 개의 벡터 기간에 걸쳐 휴지 부분의 평균 길이를 계산한다. 수학적으로, 이는
Figure 112006093633532-PCT00001
로 표시될 수 있다.
블록(32)의 출력, N개의 벡터 기간에 걸친 휴지 부분의 평균 길이는 제2 계산 블록(36)에 제공된다.
검출 블록(34)은 또한 프로세서 아키텍쳐(2)로의 새로운 벡터의 진입을 나타내는 신호를 수신하고 벡터 레이트가 증가했는지 또는 감소했는지를 결정한다. 검출 블록(34)의 출력은 벡터 레이트 증가 또는 감소량을 나타내는 신호이고, 이는 제2 계산 블록(36)에 제공된다.
제2 계산 블록(36)은 제1 계산 블록(32)의 출력, 검출 블록(34)의 출력, 프로세서 아키텍쳐(2)에 의해 수행되는 태스크에서의 변화를 나타내는 신호 및 클러스터에 대한 디폴트 설정을 수신한다.
이러한 예시적인 실시예에서, 전압은 클록 주파수의 함수로서 고려된다. 실제 시스템에서 전압을 결정하는 다른 인자들이 존재할 수 있다는 것이 인식될 것이다.
여기서, 클러스터에 대한 디폴트 설정은 클록 주파수가 최대 값에 있을 때이다:
Figure 112006093633532-PCT00002
여기서, g()는 함수이다.
제2 계산 블록(36)은 이때 tavidle로부터 그리고 아래에 나타낸 바와 같은 벡터 평균 길이(tvectorperiod)로부터 새로운 작동 조건을 계산한다:
Figure 112006093633532-PCT00003
여기서, h()는 함수이다.
새로운 작동 클록 주파수 및 전압은 블록(36)에 의해 출력된다.
task_change 신호가 프로세서 아키텍쳐(2)에 의해 수행된 태스크에서 변화가 존재한다고 나타내는 경우, 제2 계산 블록은 디폴트 값으로 작동 조건을 재설정해야 한다:
Figure 112006093633532-PCT00004
벡터가 시스템에 의해 처리되고 있는 레이트가 변했다고 검출 블록(34)의 출력이 나타내는 경우, 클러스터의 클록 주파수는 그에 따라 조정되어야 한다:
Figure 112006093633532-PCT00005
여기서, Δ는 벡터 레이트 변화의 크기를 나타낸다.
도 4는 벡터 레이트 변화 검출 블록(34)의 기능도를 도시한다. 블록(34)은 연속적인 in_ready/new_vector 이벤트 사이의 간격을 측정하기 위한 유닛(38, 이 간격은 B로 표시됨), 지연 유닛(40), 이전 벡터 간격을 저장하기 위한 래치(42, 이 간격은 A로 표시됨), 벡터 레이트에서 변화가 존재하는지를 결정하기 위해 A와 B를 비교하기 위한 유닛(44)을 포함한다.
B < A 인 경우, 벡터 레이트는 증가하고, rate_change 신호에서의 플래그 C는 이것을 나타낸다. B > A 인 경우, 벡터는 감소하고, rate_change 신호에서의 플래그 D는 이것을 나타낸다.
태스크 변화는 벡터 당 알고리즘의 완료 순간을 모니터링함으로써 자동으로 검출될 수 있는데, 그 이유는 연속적인 in-ready/new_vector와 wait vector 이벤트 사이의 사이클 카운트가 알고리즘의 복잡도에 직접 관련되기 때문이다. 사이클 카운트를 이전 평균값과 비교하는 것은 태스크 변화가 발생했는지를 나타낸다.
도 5는 태스크 변화 검출 블록의 기능도를 도시한다. 블록은 태스크를 완료하기 위해 취해진 사이클 수 또는 시간을 측정하기 위한 유닛(46)을 포함하는데, 이 사이클 수 또는 시간은 wait_vector 신호와 그 다음의 new_vector 신호를 수신하는 것 사이의 사이클의 수 또는 시간과 동일하다. 이 시간은 F로 표시된다. 블록은 나아가 E로 표시된 이전 태스크 시간을 저장하기 위한 래치(48)를 포함한다. 유닛(50)은 E와 F 사이의 차이의 크기(G로 표시됨)를 임계값(T)과 비교한다. E와 F 사이의 차이의 크기가 임계(T)를 초과하는 경우 즉, 태스크 중 하나가 다른 태스크보다 완료하기에 충분히 더 길게 걸리는 경우, 태스크 변화가 발생할 것이 결정되고, 신호(G, task_change)가 이것을 나타낸다.
위에서 설명된 예외(즉, 태스크 및 벡터 레이트 변화)는 통상, 애플리케이션이 이벤트에 응답할 때 발생한다. 예컨대, 관심 객체가 시야 내에 있을 때 반-휴지 모드 동안 더 낮은 데이터 레이트에서 간단한 태스크를 실행하는 카메라가 더 높은 데이터 레이트에 있는 복잡한 태스크로 스위칭한다. 태스크 복잡도는 객체의 유형 및 수와 함께 변할 수 있다.
본 명세서에서 제안된 전력 관리 기법은 전력-크리티컬한 애플리케이션 예컨대, 이동성 비디오, 오디오 또는 그래픽 처리 플랫폼에서 사용될 수 있다. 이동성 디바이스 내의 동일한 SIMD 프로세서가 비디오-전화 기능 예컨대, 프론트-엔드 센서 데이터 처리 및 디스플레이-관련 처리, 또는 게임 기능 예컨대, 그래픽 처리를 제공할 수 있다.
비디오-전화 및 게임 기능을 위해 실행되는 실제 알고리즘은 환경 조건 및 선택된 기능에 따라 동적으로 변할 수 있다. 애플리케이션 요구와 매칭하도록 프로세서의 작동 조건(즉, 전압 및 클록 주파수)을 적응시킴으로써, 더 효율적인 배터리 이용이 달성될 수 있다.
도 6은 본 발명에 따라 각 클러스터 내에서 전압 및 주파수를 조정하기 위한 회로의 블록도이다.
회로는 기준 클록 신호[fr], 주파수 설정(N, M) 및 공급 전압(Vs)을 수신하는 주파수 합성기(52)를 포함한다. 주파수 설정(N, M)을 사용해서, 주파수 합성기(52)는 클러스터용 클록 신호(fc)를 기준 클록 신호[fr]로부터 생성한다.
회로는 또한 공급 전압(Vs) 및 전압 설정을 수신하는 전압 조절기(54)를 포함한다. (DC/DC 변환기인) 이 전압 조절기(54)는 허용가능한 범위 내에서 전압을 생성하는데, 수용가능한 잡음-한계에 의해 설정되는 제한이 더 낮을수록, 선택된 IC 프로세스에 의해 설정되는 제한이 더 높다. 전압 조절기(54)의 출력은 클러스터에 대한 전압(Vc)이다.
도 7은 본 발명에 따른 프로세서 아키텍쳐에서 사용하기 위한 제어가능한 주파수 합성기(52)의 일 구현예를 도시한다. 이 제어가능한 주파수 합성기는 전통적인 위상/주파수 동기 루프(PLL/FLL)을 기초로 한다. 이 합성기는 제1 및 제2 주파수 분배기(56 및 58), 위상/주파수 검출기(60), 저역통과 필터(62) 및 전압-제어 발진기(64)를 포함한다.
제1 주파수 분배기(56)는 클록 기준 신호[fr]를 주파수 설정(M)으로 나누고 이 분배기의 출력을 위상/주파수 검출기(60)에 제공한다. 제2 주파수 분배기(58)는 클러스터 클록 신호[fc]를 주파수 설정(N)으로 나누고 이 분배기의 출력을 위상/주파수 검출기(60)에 제공한다.
위상/주파수 검출기(60), 저역 통과 필터(62) 및 전압제어 발진기(64)가 종래의 위상-동기 루프에서처럼 함께 연결된다. 전압-제어 발진기(64)의 출력은 클러스터 클록 신호[fc]이다.
원칙적으로, 클러스터 클록 신호[fc]를 생성하는 것으로의 이러한 접근법은 저역-통과 필터(62) 및 전압-제어 발진기(64)가 아날로그 회로를 사용해서 구현될 때의 세밀한 주파수 분해능을 제공할 수 있다. 그러나, 오프-칩 구성요소에 대한 필요성 및 PLL 다이내믹이 이것을 덜 매력적인 접근법으로 만든다.
도 8은 본 발명에 따른 프로세서 아키텍쳐에서 사용하기 위한 주파수 합성기의 대안적인 구현예를 도시한다. 이러한 합성기는 오픈-루프 주파수 합성(OLFS) 기법을 사용하는데, 이 기법은 도 7에 도시된 주파수 합성기와 연관된 다수의 단점을 극복한다.
이 합성기는 기간 카운터(68)에 연결된 링 발진기(66) 및 펄스 생성기(70)를 포함한다. 이 기간 카운터(68)는 기간 신호(P)를 생성하기 위해 링 발진기(66)에 의해 생성된 주파수[fo] 및 클록 기준 신호[fr]를 수신한다. 이 펄스 생성기(68)는 [fo], P 및 주파수 설정(M 및 N)을 수신하고, 원하는 클러스터 주파수[fc]의 두 배에서 신호를 생성한다. 듀티 사이클 정정기(72)가 클러스터 주파수[fc]를 제공하기 위해 펄스 생성기(70)에 의해 생성된 신호를 정정한다.
주파수 합성기는 프로세서 아키텍쳐(2)의 동작에 대해 다음의 가정을 이용한다: 우선, 동적 전력 관리를 위한 주파수 적응이 높은 분해능을 가질 필요가 없고, 태스크가 시간상 완료되게 하는 클록 신호를 제어되는 처리 엔진이 얻는 것으로 충분한데, 마지막 MHz/kHz로 최적화함으로써 달성되는 전력에서의 여분의 절감이 필요하지 않으며 둘째, 처리 엔진이 알려진 최대 성능으로 설계되기 때문에, 링-발진기 주파수가 이 최대치로 설정될 수 있으며 전력 관리 동안에 필요한 모든 것은 더 낮은 주파수 클러스터 클록을 생성하기 위한 주파수 분배기이다.
기간 카운트(68)는 기준 클록 신호[fr]와 클러스터 클록 신호[fc] 사이의 관계를 생성하는 것을 돕는다. SIMD 아키텍쳐에서, 기준 클록 신호[fr]는 외부 환경에 링크되는 입력/출력 클록 신호일 수 있다.
따라서, 종래 기술의 프로세서 아키텍쳐와 비교해서 전력 소비를 감소시키는 단일-지시어, 다수-데이터(SIMD) 프로세서 아키텍쳐에 전력 관리 기술을 제공한다.
위에서 언급된 실시예는 본 발명을 제한하기보다는 예시하는 것이며 당업자는 첨부된 청구항에 의해 한정된 바와 같은 본 발명의 범위를 이탈하지 않고도 다 수의 대안적인 실시예를 설계할 수 있다는 것이 주목되어야 한다. 청구항에서, 괄호 사이에 위치된 임의의 참조 부호는 청구항을 제한하는 것으로 해석되지 않을 것이다. "포함하는"이라는 단어는 임의의 청구항 또는 전체로서의 명세서에 나열된 요소 또는 단계 이외의 요소 또는 단계의 존재를 배제하지 않는다. 단수 요소의 참조는 복수의 이러한 요소의 참조를 배제하지 않으며 그 반대도 마찬가지이다. 본 발명은 수 개의 별개의 요소를 포함하는 하드웨어를 이용해, 그리고 적절하게 프로그래밍된 컴퓨터를 이용해 구현될 수 있다. 수개의 수단을 열거하는 청구항에서, 수개의 이러한 수단이 하나의 하드웨어 항목으로 구현될 수 있다. 일정 수단이 상호 상이한 종속항에 언급되어 있다는 단순한 사실은 이 수단의 조합이 유리하게 이용될 수 없다는 것을 나타내지 않는다.
본 발명은 전자 회로 분야에 이용가능하며, 특히 전자 회로 내에서 전력 소비를 관리하기 위한 방법 및 장치에 이용가능하다.

Claims (19)

  1. 데이터 벡터 스트림을 처리하기 위한 SIMD 프로세서 아키텍쳐로서,
    복수의 프로세서를 포함하는 프로세서 어레이로서, 각 프로세서가 각 벡터 내에서 데이터 요소를 처리하도록 적응되고, 프로세서 어레이의 동작이 제1 주파수를 갖는 로컬 클록 신호에 의해 제어되는, 프로세서 어레이;
    SIMD 프로세서 아키텍쳐의 동작을 제어하도록 그리고 프로세서 어레이의 동작을 데이터 벡터 스트림과 동기화하기 위해 동기화 신호를 생성하도록 적응된 제어프로세서로서, 제어 프로세서의 동작이 제2 주파수를 갖는 로컬 클록 신호에 의해 제어되는, 제어 프로세서; 및
    제어 프로세서에 의해 생성된 동기화 신호에 응답해서 로컬 클록 신호의 주파수를 조정하고, 이에 따라 SIMD 프로세서 아키텍쳐의 전력 소비를 최소화하기 위한 전력 관리 수단
    을 포함하는, 데이터 벡터 스트림을 처리하기 위한 SIMD 프로세서 아키텍쳐.
  2. 제1 항에 있어서,
    프로세서 어레이 및 제어 프로세서에 의해 필요한 전압은 각각의 로컬 클록 신호의 주파수에 의존하는, 데이터 벡터 스트림을 처리하기 위한 SIMD 프로세서 아키텍쳐.
  3. 제1 항 또는 제2 항에 있어서,
    전력 관리 수단은 로컬 클록 신호의 제1 및 제2 주파수를 별개로 조정하도록 록 적응되는, 데이터 벡터 스트림을 처리하기 위한 SIMD 프로세서 아키텍쳐.
  4. 제1 항 내지 제3 항 중 어느 한 항에 있어서,
    복수의 전자 구성요소를 더 포함하되, 복수의 전자 구성요소 중 적어도 하나는 프로세서 어레이 또는 제어 프로세서와 함께 클러스터링되어, 적어도 하나의 구성요소의 동작이 함께 클러스터링되는 프로세서 어레이 또는 제어 프로세서의 각각의 로컬 클록 주파수에 의해 제어되게 하는, 데이터 벡터 스트림을 처리하기 위한 SIMD 프로세서 아키텍쳐.
  5. 제4 항에 있어서,
    복수의 전자 구성요소 중 하나는 작업(working) 벡터 메모리이고, 작업 벡터 메모리는 프로세서 어레이와 함께 클러스터링되는, 데이터 벡터 스트림을 처리하기 위한 SIMD 프로세서 아키텍쳐.
  6. 제4 항 또는 제5 항에 있어서,
    복수의 전자 구성요소 중 하나는 프로그램 메모리이고, 프로그램 메모리는 제어 프로세서와 함께 클러스터링되는, 데이터 벡터 스트림을 처리하기 위한 SIMD 프로세서 아키텍쳐.
  7. 제4 항, 또는 제5 항 또는 제6 항 중 어느 한 항에 있어서,
    복수의 전자 구성요소 중 적어도 하나의 다른 전자 구성요소는 제3 주파수를 갖는 클록 신호에 의해 제어되는, 데이터 벡터 스트림을 처리하기 위한 SIMD 프로세서 아키텍쳐.
  8. 제7 항에 있어서,
    제3 주파수는 SIMD 프로세서 아키텍쳐가 함께 연결되는 환경에서 클록 신호의 주파수와 동일한, 데이터 벡터 스트림을 처리하기 위한 SIMD 프로세서 아키텍쳐.
  9. 제8 항에 있어서,
    적어도 하나의 다른 구성요소는 환경으로부터 데이터 벡터를 수신하기 위한 입력 프리-프로세서 및 출력 데이터 벡터를 환경에 제공하기 위한 출력 포스트-프로세서인, 데이터 벡터 스트림을 처리하기 위한 SIMD 프로세서 아키텍쳐.
  10. 제7 항에 있어서,
    제3 주파수는 제어 프로세서에 의해 생성된 동기화 신호에 응답해서 조정되는, 데이터 벡터 스트림을 처리하기 위한 SIMD 프로세서 아키텍쳐.
  11. 제10 항에 있어서,
    적어도 하나의 다른 전자 구성요소는 추가적인 적어도 하나의 다른 전자 구성요소와 함께 클러스터링되는, 데이터 벡터 스트림을 처리하기 위한 SIMD 프로세서 아키텍쳐.
  12. 제1 항 내지 제11 항 중 어느 한 항에 있어서,
    데이터 벡터가 SIMD 프로세서 아키텍쳐에 도달하는 레이트는 시간에 따라 변하는, 데이터 벡터 스트림을 처리하기 위한 SIMD 프로세서 아키텍쳐.
  13. 제12 항에 있어서,
    클록 신호의 주파수는 프로세서 어레이가 휴지상태인 시간을 감소시키도록 조정되는, 데이터 벡터 스트림을 처리하기 위한 SIMD 프로세서 아키텍쳐.
  14. 제13 항에 있어서,
    전력 관리 수단은 동기화 신호로부터의 각각의 처리 사이클 동안 프로세서 어레이가 휴지상태인 평균 시간 길이를 계산하도록 적응되는, 데이터 벡터 스트림을 처리하기 위한 SIMD 프로세서 아키텍쳐.
  15. 제14 항에 있어서,
    전력 관리 수단은 데이터 벡터가 동기화 신호로부터의 환경에서 수신되는 레 이트에서의 변화를 검출하도록 더 적응되는, 데이터 벡터 스트림을 처리하기 위한 SIMD 프로세서 아키텍쳐.
  16. 제15 항에 있어서,
    전력 관리 수단은 프로세서 어레이가 각각의 처리 사이클 동안 휴지상태인 계산된 평균 시간 길이 및/또는 데이터 벡터가 환경에서 수신되는 레이트에서의 검출된 변화를 사용해서 클록 신호의 주파수 값을 계산하도록 더 적응되는, 데이터 벡터 스트림을 처리하기 위한 SIMD 프로세서 아키텍쳐.
  17. SIMD 프로세서 아키텍쳐의 전력 소비를 최소화하는 방법으로서, SIMD 프로세서 아키텍쳐는 데이터 벡터 스트림을 처리하는데 적합하며,
    복수의 프로세서를 구비하는 프로세서 어레이로서, 각 프로세서가 각 데이터벡터 내에서 데이터 요소를 처리하도록 적응되고, 프로세서 어레이의 동작이 제1 주파수를 갖는 로컬 클록 신호에 의해 제어되는, 프로세서 어레이; 및
    SIMD 프로세서 아키텍쳐의 동작을 제어하도록 그리고 프로세서 어레이의 동작을 데이터 벡터 스트림과 동기화하기 위해 동기화 신호를 생성하도록 적응된 제어프로세서로서, 제어 프로세서의 동작이 제2 주파수를 갖는 로컬 클록 신호에 의해 제어되는, 제어 프로세서를 포함하고, 상기 방법은,
    제어 프로세서에 의해 생성된 동기화 신호에 응답해서 로컬 클록 신호의 주파수를 조정하는 단계를 포함하는, SIMD 프로세서 아키텍쳐의 전력 소비를 최소화 하는 방법.
  18. 제17 항에 있어서,
    동기화 신호로부터의 각각의 처리 사이클 동안 프로세서 어레이가 휴지 상태인 평균 시간 길이를 계산하는 단계를 더 포함하는, SIMD 프로세서 아키텍쳐의 전력 소비를 최소화하는 방법.
  19. 제17 항 또는 제18 항에 있어서,
    SIMD 프로세서 아키텍쳐가 동기화 신호로부터 연결되는 환경에서 데이터 벡터가 수신되는 레이트에서의 변화를 검출하는 단계를 더 포함하는, SIMD 프로세서 아키텍쳐의 전력 소비를 최소화하는 방법.
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