KR20090022779A - Semiconductor device - Google Patents
Semiconductor device Download PDFInfo
- Publication number
- KR20090022779A KR20090022779A KR1020070088398A KR20070088398A KR20090022779A KR 20090022779 A KR20090022779 A KR 20090022779A KR 1020070088398 A KR1020070088398 A KR 1020070088398A KR 20070088398 A KR20070088398 A KR 20070088398A KR 20090022779 A KR20090022779 A KR 20090022779A
- Authority
- KR
- South Korea
- Prior art keywords
- transistor
- pmos
- nmos
- sense amplifier
- pmos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 229910044991 metal oxide Inorganic materials 0.000 abstract 2
- 150000004706 metal oxides Chemical class 0.000 abstract 2
- 238000005468 ion implantation Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 101001092930 Homo sapiens Prosaposin Proteins 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 102100039201 Constitutive coactivator of peroxisome proliferator-activated receptor gamma Human genes 0.000 description 1
- 102100023794 ETS domain-containing protein Elk-3 Human genes 0.000 description 1
- 102100023792 ETS domain-containing protein Elk-4 Human genes 0.000 description 1
- 101000884714 Homo sapiens Beta-defensin 4A Proteins 0.000 description 1
- 101000813317 Homo sapiens Constitutive coactivator of peroxisome proliferator-activated receptor gamma Proteins 0.000 description 1
- 101001048720 Homo sapiens ETS domain-containing protein Elk-3 Proteins 0.000 description 1
- 101001048716 Homo sapiens ETS domain-containing protein Elk-4 Proteins 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000010485 coping Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는, 센스앰프의 오프-셋 특성을 개선시킬 수 있는 반도체 소자에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a semiconductor device capable of improving the off-set characteristics of a sense amplifier.
디램(DRAM)에서 센스앰프(sense amplifier)의 특성은 셀(cell)의 특성만큼이나 소자적으로 중요한 이슈(issue)가 되고 있다. 그 이유는, 상기 센스앰프의 특성이 개선되면 칩(chip)의 특성이 전체적으로 개선되는 효과를 얻을 수 있기 때문이다.The characteristics of a sense amplifier in a DRAM are as important as a cell as the characteristics of a cell. The reason for this is that when the characteristics of the sense amplifier are improved, the characteristics of the chip are improved as a whole.
즉, 상기 센스앰프의 특성이 좋다면 셀의 저장 용량이 적거나, 소자의 리프레쉬(refresh) 특성이 좋지 않아도, 칩의 특성을 개선시킬 수 있다.That is, if the characteristics of the sense amplifier are good, the characteristics of the chip can be improved even if the cell storage capacity is low or the refresh characteristics of the device are not good.
그런데, 반도체 소자의 고집적화로 인하여 셀의 크기가 감소 됨에 따라, 그에 대응하여, 센스앰프도 같은 비율로 그 크기가 감소되고 있다.However, as the size of the cell is reduced due to the high integration of the semiconductor device, the corresponding size of the sense amplifier is also reduced in proportion.
한편, 셀 트랜지스터는 게이트(gate)의 구조를 변경하거나, 캐패시터(capacitor)의 구조와 물질을 변경하여 셀 저장 용량을 늘리는 방식으로 반도체 소자의 고집적화에 대처해왔다.On the other hand, the cell transistor has been coping with high integration of semiconductor devices by changing the structure of a gate or changing the structure and material of a capacitor to increase cell storage capacity.
그러나, 센스앰프는 구조적인 변화가 크지 않은 상태로 크기만 줄어들게 되 어 고집적화된 반도체 소자에서 원하는 구동 능력을 구현하는데 큰 어려움을 갖고 있다.However, the sense amplifier has a great difficulty in implementing a desired driving capability in a highly integrated semiconductor device because the size of the sense amplifier is reduced in size without significant structural change.
자세하게는, 엔모스(NMOS) 트랜지스터와 피모스(PMOS) 트랜지스터로 이루어진 센스앰프의 가장 중요한 이슈는 두 개의 엔모스 트랜지스터와 두 개의 피모스 트랜지스터끼리 완전히 문턱전압이 같아야 한다는데 있다. 그러나, 실제 두 트랜지스터 간에는 문턱전압의 차이가 발생하고 있고, 이로 인해, 센스앰프의 오프-셋이 발생되어 특정 데이타에 취약한 특성이 나타나고 있다.In detail, the most important issue of a sense amplifier consisting of an NMOS transistor and a PMOS transistor is that two NMOS transistors and two PMOS transistors must have the same threshold voltage. However, in practice, there is a difference in threshold voltage between the two transistors, which causes off-set of the sense amplifier, which is vulnerable to certain data.
상기와 같이, 두 트랜지스터 간의 문턱전압 차이로 인하여 센스앰프의 오프-셋 현상이 발생되는 원인으로는, 트랜지스터에 이온주입시 도펀트가 기대하는 것과 다르게 트랜지스터에 도핑되는 것으로 센스앰프의 특정 트랜지스터의 문턱전압이 높아지는 것으로 보고 있다.As described above, the cause of the off-set phenomenon of the sense amplifier due to the difference between the threshold voltages between the two transistors is that when the dopant is implanted into the transistor differently than expected, the threshold voltage of a specific transistor of the sense amplifier is I see this rising.
구체적으로, 도 1은 종래 기술에 따른 센스앰프의 엔모스 트랜지스터 및 피모스 트랜지스터의 이온주입을 설명하기 위한 단면도이다.Specifically, Figure 1 is a cross-sectional view for explaining the ion implantation of the NMOS transistor and PMOS transistor of the sense amplifier according to the prior art.
도시된 바와 같이, 상기 엔모스 트랜지스터와 피모스 트랜지스터 각각에 선택적인 이온주입시 틸트(tilt)를 주면서 수행하고 있는데, 이때, 상기 엔모스 트랜지스터의 제1센싱 인에이블라인(SAN1) 부분은 감광막패턴(120)에 반사되어 나오는 도펀트(dopant)에 의해 상기 엔모스 트랜지스터의 제2센싱 인에이블라인(SAN2) 보다 문턱전압이 상승하게 된다. As shown in the drawing, the NMOS transistor and the PMOS transistor are provided with a tilt during selective ion implantation, wherein the first sensing enable line SAN1 of the NMOS transistor is formed on the photoresist pattern. Due to the dopant reflected from the 120, the threshold voltage is higher than the second sensing enable line SAN2 of the NMOS transistor.
마찬가지로, 상기 피모스 트랜지스터 부분에 이온주입시에도 상기 피모스 트랜지스터의 제1센싱 인에이블라인(SAP1) 부분이 피모스 트랜지스터의 제2센싱 인에 이블라인(SAP2) 보다 문턱전압이 상승하게 된다. Similarly, when the ion is implanted into the PMOS transistor portion, the threshold voltage of the first sensing enable line SAP1 of the PMOS transistor is higher than the enable line SAP2 of the second sensing enable of the PMOS transistor.
이러한 현상이 발생되는 원인은, 도 2에 도시된 바와 같이, 상기 센스앰프의 엔모스 트랜지스터(S/A NMOS)와 피모스 트랜지스터(S/A PMOS)가 위치상 가깝게 배치되어있기 때문이다.This phenomenon occurs because, as shown in Figure 2, the NMOS transistor (S / A NMOS) and the PMOS transistor (S / A PMOS) of the sense amplifier is disposed close to each other in position.
도 2는 센스앰프와 Yi 트랜지스터(Yi Tr)가 배치된 구조의 반도체 소자를 설명하기 위한 레이-아웃도이다.2 is a layout view illustrating a semiconductor device having a structure in which a sense amplifier and a Yi transistor (Yi Tr) are disposed.
본 발명은 칩 사이즈의 증가 없이 센스앰프의 엔모스 트랜지스터와 피모스 트랜지스터 간의 거리를 증가시킬 수 있는 반도체 소자를 제공함에 그 목적이 있다.It is an object of the present invention to provide a semiconductor device capable of increasing the distance between an NMOS transistor and a PMOS transistor of a sense amplifier without increasing the chip size.
본 발명은, 엔모스 트랜지스터와 피모스 트랜지스터로 이루어진 센스앰프가 배치되며, 상기 센스앰프에 인접한 곳에 Yi 트랜지스터가 배치되는 것을 포함하는 반도체 소자에 있어서, 상기 Yi 트랜지스터는 상기 엔모스 트랜지스터와 피모스 트랜지스터 사이에 배치되는 것을 포함하는 반도체 소자를 제공한다.The present invention provides a semiconductor device comprising a sense amplifier comprising an NMOS transistor and a PMOS transistor, wherein a Yi transistor is disposed adjacent to the sense amplifier, wherein the Yi transistor comprises the NMOS transistor and the PMOS transistor. It provides a semiconductor device comprising a disposed between.
여기서, 상기 피모스 트랜지스터가 배치되는 영역에 Yi 트랜지스터가 배치되며, 상기 Yi 트랜지스터가 배치되는 영역에 피모스 트랜지스터가 배치되는 것을 포함한다.Here, the Yi transistor is disposed in a region where the PMOS transistor is disposed, and the PMOS transistor is disposed in a region where the Yi transistor is disposed.
본 발명은, 엔모스 트랜지스터와 피모스 트랜지스터 사이에 Yi 트랜지스터를 배치함으로써, 칩 크기를 증가시키지 않으면서 엔모스 트랜지스터와 피모스 트랜지스터 간의 간격을 증가시킬 수 있다.According to the present invention, by disposing a Yi transistor between the NMOS transistor and the PMOS transistor, the distance between the NMOS transistor and the PMOS transistor can be increased without increasing the chip size.
따라서, 본 발명은 엔모스 트랜지스터및 피모스 트랜지스터에 이온주입시 인접 트랜지스터에 영향을 주지 않게 되므로, 엔모스 트랜지스터및 피모스 트랜지스터의 각 트랜지스터 간에는 문턱전압 차이가 발생되지 않고, 그래서, 센스앰프의 오프-셋 특성을 개선시킬 수 있다.Therefore, the present invention does not affect adjacent transistors when ions are implanted into the NMOS transistor and the PMOS transistor, so that a threshold voltage difference does not occur between the transistors of the NMOS transistor and the PMOS transistor, so that the sense amplifier is turned off. Can improve set characteristics
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명은, 엔모스 트랜지스터와 피모스 트랜지스터로 이루어진 센스앰프의 상기 엔모스 트랜지스터 및 피모스 트랜지스터 사이에 Yi 트랜지스터가 배치되도록 한다.According to the present invention, a Yi transistor is disposed between the NMOS transistor and the PMOS transistor of the sense amplifier including the NMOS transistor and the PMOS transistor.
이처럼, 본 발명은 엔모스 트랜지스터 및 피모스 트랜지스터 사이에 Yi 트랜지스터를 배치함에 따라 칩 사이즈를 크게 하지 않고도 상기 엔모스 트랜지스터와 피모스 트랜지스터 간의 간격을 증가시킬 수 있다.As such, according to the present invention, since the Yi transistor is disposed between the NMOS transistor and the PMOS transistor, the distance between the NMOS transistor and the PMOS transistor can be increased without increasing the chip size.
구체적으로, 종래에서는 엔모스 트랜지스터와 피모스 트랜지스터로 이루어진 센스앰프의 상기 엔모스 트랜지스터와 피모스 트랜지스터는 위치상 가까운 곳에 배치되어 있음에 따라, 각 트랜지스터 내에 이온주입시 서로 영향을 받게 되었고, 이로 인해, 각 트랜지스터의 특정 트랜지스터에서 문턱전압이 상승하는 현상이 발생 되었다.Specifically, in the related art, since the NMOS transistor and the PMOS transistor of the sense amplifier including the NMOS transistor and the PMOS transistor are disposed close to each other in position, they are influenced by each other when implanting ions into each transistor. In this case, the threshold voltage increases in a specific transistor of each transistor.
이에, 본 발명에서는 엔모스 및 피모스 트랜지스터 내에 이온주입시 인접 트랜지스터에 대한 영향 없이 안정적인 이온주입을 수행할 수 있도록 상기 엔모스 트랜지스터와 피모스 트랜지스터 간의 간격을 증가시켰다.Therefore, in the present invention, the interval between the NMOS transistor and the PMOS transistor is increased to perform stable ion implantation without affecting adjacent transistors when implanting ions into the NMOS and PMOS transistors.
즉, 본 발명은 상기 피모스 트랜지스터와 Yi 트랜지스터가 배치되는 영역을 서로 변경하면서 형성함으로써, 상기 피모스 트랜지스터와 엔모스 트랜지스터 간의 간격을 증가시킬 수 있는 것이다.That is, the present invention can increase the spacing between the PMOS transistor and the NMOS transistor by changing the region where the PMOS transistor and the Yi transistor are arranged while changing each other.
이렇게 하면, 칩 사이즈의 증가 없이 엔모스 트랜지스터와 피모스 트랜지스터 간의 간격을 증가시킬 수 있게 되고, 그래서, 엔모스 트랜지스터 및 피모스 트랜지스터 내에 이온주입시 인접 트랜지스터, 즉, 상기 엔모스 트랜지스터는 피모스 트랜지스터의 영향 없이, 상기 피모스 트랜지스터는 상기 엔모스 트랜지스터의 영향 없이 안정적으로 수행할 수 있게 된다.This makes it possible to increase the distance between the NMOS transistor and the PMOS transistor without increasing the chip size, so that when the ion is implanted into the NMOS transistor and the PMOS transistor, that is, the NMOS transistor is a PMOS transistor. Without affecting, the PMOS transistor can be stably performed without the influence of the NMOS transistor.
그러므로, 본 발명은 엔모스 트랜지스터 및 피모스 트랜지스터의 특정 트랜지스터에서 문턱전압이 상승하는 현상을 방지할 수 있고, 그래서, 엔모스 트랜지스터의 오프-셋 특성을 개선시킬 수 있다.Therefore, the present invention can prevent a phenomenon in which the threshold voltage rises in specific transistors of the NMOS transistor and the PMOS transistor, so that the off-set characteristics of the NMOS transistor can be improved.
자세하게, 도 3은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 레이-아웃도로서, 이를 참조하여 설명하면 다음과 같다.In detail, FIG. 3 is a layout view illustrating a semiconductor device according to an embodiment of the present invention, which will be described below with reference to the drawings.
도시된 바와 같이, 본 발명의 실시예에 따른 반도체 소자는 엔모스 트랜지스터(S/A NMOS)와 피모스 트랜지스터(S/A PMOS)로 이루어진 센스앰프가 배치되며, 상기 센스앰프에 인접한 곳에 Yi 트랜지스터(Yi Tr)가 배치된 구조를 갖되, 상기 Yi 트랜지스터(Yi Tr)는 엔모스 트랜지스터(S/A NMOS)와 피모스 트랜지스터(S/A PMOS) 사이에 배치되도록 한다.As shown, in the semiconductor device according to the embodiment of the present invention, a sense amplifier including an NMOS transistor (S / A NMOS) and a PMOS transistor (S / A PMOS) is disposed, and a Yi transistor adjacent to the sense amplifier. (Yi Tr) is arranged, the Yi transistor (Yi Tr) is arranged between the NMOS transistor (S / A NMOS) and the PMOS transistor (S / A PMOS).
다시말하면, 종래의 기술에서 상기 피모스 트랜지스터(S/A PMOS)가 배치되는 영역에 Yi 트랜지스터(Yi Tr)가 배치되도록 하며, 상기 Yi 트랜지스터(Yi Tr)가 배치되는 영역에 피모스 트랜지스터(S/A PMOS)가 배치되도록 한다.In other words, in the related art, the Yi transistor Yi Tr is disposed in an area where the PMOS transistor S / A PMOS is disposed, and the PMOS transistor S is located in an area where the Yi transistor Yi Tr is disposed. / A PMOS) to be deployed.
이처럼, 본 발명은 피모스 트랜지스터(S/A PMOS)와 Yi 트랜지스터(Yi Tr)가 배치되는 영역을 서로 바꾸어서 배치함으로써, 칩 사이즈의 증가 없이 센스앰프의 엔모스 트랜지스터(S/A NMOS)와 피모스 트랜지스터(S/A PMOS) 간의 간격을 증가시킬 수 있다.As described above, according to the present invention, the PMOS transistor (S / A PMOS) and the region where the Yi transistor (Yi Tr) are disposed are alternately arranged so that the S / A NMOS of the sense amplifier and the PMOS transistor are not increased. The distance between the MOS transistors (S / A PMOS) may be increased.
물론, 이 경우에 Yi 트랜지스터(Yi Tr)와 피모스 트랜지스터(S/A PMOS) 간의 관계는 종래와 동일해서 Yi 트랜지스터(Yi Tr)의 특정 트랜지스터와 피모스 트랜지스터(S/A PMOS)의 특정 트랜지스터의 문턱전압이 상승하는 문제가 남는 것처럼 볼 수 있다.Of course, in this case, the relationship between the Yi transistor (Yi Tr) and the PMOS transistor (S / A PMOS) is the same as the conventional one, so that the specific transistor of the Yi transistor (Yi Tr) and the specific transistor of the PMOS transistor (S / A PMOS) It can be seen that the problem of rising the threshold voltage remains.
그러나, 트랜지스터의 중요도가 달라서 어떤 트랜지스터는 문턱전압의 변화량(variation)이 커도 동작상 큰 문제를 야기하지 않는데 반해 어떤 트랜지스터는 문턱전압의 변화량이 작아도 치명적일 수 있다.However, because the importance of transistors is different, some transistors do not cause a big problem in operation even when the variation in threshold voltage is large, while some transistors may be fatal even when the variation in threshold voltage is small.
그렇게 때문에, 본 발명의 개선 방향을 이런 맥락에서 이해한다면, 상기 엔모스 트랜지스터(S/A NMOS)의 전압은 문턱전압의 작은 변화량에도 페일(fail)을 유발하기 때문에 Yi 트랜지스터(Yi Tr) 보다 더 중요하게 관리되어야 한다.Therefore, if the improvement direction of the present invention is understood in this context, the voltage of the NMOS transistor (S / A NMOS) is more than that of the Yi transistor (Ti Tr) because it causes a failure even with a small amount of change in the threshold voltage. Important care should be taken.
따라서, 본 발명은 상기 피모스 트랜지스터(S/A PMOS)와 Yi 트랜지스터(Yi Tr) 간의 위치가 서로 변경되어도 센스앰프의 특성만큼 이나 치명적이지 않아서 문제되지 않으므로, 본 발명은 센스앰프의 오프-셋 특성, 즉, 센스앰프의 엔모스 트랜지스터(S/A NMOS)의 오프-셋 특성을 개선시키는 것에 중점을 두고 있다.Therefore, the present invention is not as critical as the characteristics of the sense amplifier even if the position between the PMOS transistor (S / A PMOS) and the Yi transistor (Yi Tr) is changed from each other, so the present invention is not problematic. The focus is on improving the characteristics, that is, the off-set characteristics of the SMOS amplifier NMOS transistors.
결과적으로, 본 발명은 칩 사이즈의 증가 없이 엔모스 트랜지스터(S/A NMOS)와 피모스 트랜지스터(S/A PMOS) 간의 간격을 증가시킬 수 있게 되어, 인접 트랜지스터의 영향 없이 각 트랜지스터 내에 이온주입을 안정적으로 수행할 수 있게 되므로, 이를 통해, 특정 트랜지스터의 문턱전압이 높아지는 현상을 방지할 수 있고, 그래서, 센스앰프의 오프-셋 특성, 바람직하게는, 센스앰프의 엔모스 트랜지스터(S/A NMOS) 오프-셋 특성을 개선 시킬 수 있다.As a result, the present invention can increase the spacing between the NMOS transistor (S / A NMOS) and the PMOS transistor (S / A PMOS) without increasing the chip size, thereby allowing ion implantation into each transistor without the influence of adjacent transistors. Since it can be stably performed, it is possible to prevent the phenomenon that the threshold voltage of a specific transistor is increased, so that the off-set characteristic of the sense amplifier, preferably, the NMOS transistor of the sense amplifier (S / A NMOS) ) Off-set characteristics can be improved.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.
도 1은 종래 기술에 따른 센스앰프의 엔모스 트랜지스터 및 피모스 트랜지스터의 이온주입을 설명하기 위한 단면도.1 is a cross-sectional view illustrating ion implantation of an NMOS transistor and a PMOS transistor of a sense amplifier according to the prior art.
도 2는 종래 기술에 따른 센스앰프와 Yi 트랜지스터가 배치된 구조의 반도체 소자를 설명하기 위한 레이-아웃도.2 is a layout diagram illustrating a semiconductor device having a structure in which a sense amplifier and a Yi transistor according to the related art are disposed.
도 3은 본 발명의 실시예에 따른 센스앰프와 Yi 트랜지스터가 배치된 구조의 반도체 소자를 설명하기 위한 레이-아웃도.3 is a layout view illustrating a semiconductor device having a structure in which a sense amplifier and a Yi transistor are disposed according to an embodiment of the present invention.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070088398A KR20090022779A (en) | 2007-08-31 | 2007-08-31 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070088398A KR20090022779A (en) | 2007-08-31 | 2007-08-31 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20090022779A true KR20090022779A (en) | 2009-03-04 |
Family
ID=40692595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070088398A Withdrawn KR20090022779A (en) | 2007-08-31 | 2007-08-31 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20090022779A (en) |
-
2007
- 2007-08-31 KR KR1020070088398A patent/KR20090022779A/en not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4507119B2 (en) | Semiconductor device and manufacturing method thereof | |
| US20090184350A1 (en) | Non-volatile semiconductor memory device | |
| US8248875B2 (en) | Semiconductor memory device having floating body type NMOS transistor | |
| KR960000964B1 (en) | Semiconductor integrated circuit device | |
| US7227781B2 (en) | Semiconductor device provided with NAND strings and select gates having different gate lengths | |
| US9780106B2 (en) | Two-transistor non-volatile memory cell and related program and read methods | |
| US8723265B2 (en) | Semiconductor structure with dummy polysilicon lines | |
| US8737124B2 (en) | Semiconductor device | |
| US9437736B2 (en) | Non-volatile semiconductor memory device | |
| US20120087170A1 (en) | Single Polysilicon Non-Volatile Memory | |
| US9059032B2 (en) | SRAM cell parameter optimization | |
| US8411522B2 (en) | Semiconductor device | |
| JP2009076566A (en) | Nonvolatile semiconductor memory device | |
| US20240196591A1 (en) | Memory device using semiconductor element | |
| US8134213B2 (en) | Static random access memory and method for manufacturing the same | |
| KR20090022779A (en) | Semiconductor device | |
| US20080049515A1 (en) | Semiconductor memory device | |
| JP4264022B2 (en) | Semiconductor integrated circuit device and manufacturing method thereof | |
| CN101908546B (en) | Disposable programmable memory as well as manufacturing and programming read method | |
| CN101908547B (en) | One time programmable memory and making, programming and reading method | |
| US20060092719A1 (en) | Semiconductor memory device | |
| KR20080061931A (en) | Manufacturing Method of Semiconductor Memory Device | |
| US12424269B2 (en) | Semiconductor memory device capable of adaptively controlling bias and method of operating the same | |
| US7800143B2 (en) | Dynamic random access memory with an amplified capacitor | |
| Li et al. | Improve DRAM Leakage Issue During RAS Operational Phase Through TCAD Simulation |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20070831 |
|
| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |