[go: up one dir, main page]

KR20090041756A - 접착층을 갖는 프린트 배선 기판 및 이를 이용한 반도체패키지 - Google Patents

접착층을 갖는 프린트 배선 기판 및 이를 이용한 반도체패키지 Download PDF

Info

Publication number
KR20090041756A
KR20090041756A KR1020070107418A KR20070107418A KR20090041756A KR 20090041756 A KR20090041756 A KR 20090041756A KR 1020070107418 A KR1020070107418 A KR 1020070107418A KR 20070107418 A KR20070107418 A KR 20070107418A KR 20090041756 A KR20090041756 A KR 20090041756A
Authority
KR
South Korea
Prior art keywords
adhesive layer
opening
body substrate
wiring board
printed wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
KR1020070107418A
Other languages
English (en)
Inventor
박성규
강인구
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070107418A priority Critical patent/KR20090041756A/ko
Priority to US12/145,770 priority patent/US20090107701A1/en
Priority to CNA2008101729193A priority patent/CN101425499A/zh
Publication of KR20090041756A publication Critical patent/KR20090041756A/ko
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
    • H05K3/305—Affixing by adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/741—Apparatus for manufacturing means for bonding, e.g. connectors
    • H01L24/743—Apparatus for manufacturing layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205—Shape
    • H01L2224/32057—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009—Pre-treatment of the layer connector or the bonding area
    • H01L2224/83051—Forming additional members, e.g. dam structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/0989—Coating free areas, e.g. areas other than pads or lands free of solder resist
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/049—Wire bonding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3452—Solder masks
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

프린트 배선 기판 및 이를 이용한 반도체 패키지를 제공한다. 본 발명의 프린트 배선 기판은 바디 기판과, 바디 기판의 일부를 오픈하는 개방부를 갖는 솔더 레지스트층과, 개방부 내의 바디 기판 상에 형성된 접착층을 포함하여 이루어질 수 있다. 접착층은 고상의 다이 어태치 필름 또는 액상의 접착제로 구성될 수 있다. 접착층 상에는 반도체 칩이 부착되고, 반도체 칩 및 프린트 배선 기판은 봉지재로 몰딩되어 있다.

Description

접착층을 갖는 프린트 배선 기판 및 이를 이용한 반도체 패키지{Printed circuit board having adhesive layer and semiconductor package using the same}
본 발명은 프린트 배선 기판(printed circuit board, PCB) 및 이를 이용한 반도체 패키지에 관한 것으로, 보다 상세하게는 반도체 칩을 신뢰성 있게 부착할 수 있는 프린트 배선 기판 및 이를 이용한 반도체 패키지에 관한 것이다.
일반적으로, 반도체 패키지는 그 내부에 반도체 칩을 비롯한 고밀도의 회로를 내장하게 되는 관계로 외부 환경으로부터 회로를 보호할 필요가 있다. 이를 위해, 반도체 패키지는 회로 패턴이 형성된 프린트 배선 기판(printed circuit board, PCB) 상에 반도체 칩을 어태치(attach, 위치)하여 부착하고, 반도체 칩과 프린트 배선 기판을 와이어 또는 범프를 이용하여 연결하고, 봉지 수단, 예컨대 수지를 이용하여 몰딩 공정을 수행한다.
전자 기기의 고성능화와 더불어 휴대용화가 진행됨에 따라 전자기기에 사용되는 반도체 패키지 또한 초경량화, 소형화 및 박형화되어야 한다. 이에 따라, 반도체 패키지의 전체 두께를 낮추어야만 한다. 반도체 패키지의 전체 두께를 낮추기 위하여는 반도체 칩의 두께를 낮추어야만 하는데, 반도체 칩의 두께를 낮추는 것은 한계가 있어 다른 방법을 강구할 필요가 있다.
특히, 반도체 패키지를 제조할 때, 프린트 배선 기판과 반도체 칩간의 접착성을 향상시키는 것이 중요하다. 아울러서, 반도체 패키지를 제조할 때, 패키징 공정의 수를 줄이는 것이 필요하다. 프린트 배선 기판과 반도체 칩간의 접착성이 떨어지면 반도체 패키지의 신뢰성도 떨어지게 된다. 특히, 반도체 패키지를 제조할 때, 프린트 배선 기판과 반도체 칩간의 접착 신뢰성을 향상시키는 것이 중요하다.
본 발명이 이루고자 하는 과제는 반도체 칩과의 접착 신뢰성을 향상시킬 수 있는 프린트 배선 기판을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 과제는 상술한 프린트 배선 기판을 이용하여 전체 두께가 낮고 반도체 칩과 접착 신뢰성도 향상된 반도체 패키지를 제공하는데 있다.
상술한 과제를 달성하기 위하여, 본 발명의 프린트 배선 기판(PCB)은 바디 기판과, 바디 기판의 일부를 오픈하는 개방부를 갖는 솔더 레지스트층과, 개방부 내의 바디 기판 상에 형성된 접착층을 포함하여 이루어질 수 있다. 접착층은 고상의 다이 어태치 필름 또는 액상의 접착제로 구성될 수 있다.
접착층의 폭은 개방부의 폭보다 작게 구성하여 접착층의 양단부는 솔더 레지스트층의 일단부와 떨어져 있게 구성할 수 있다. 접착층이 형성되었을 때 접착층의 양단에 바디 기판을 노출하는 에지 개방부를 갖고, 에지 개방부로 인해 구조적으로 로킹 효과에 의해 접착층의 박리를 억제할 수 있다.
바디 기판의 상면 및 개방부 내에는 복수개의 배선 패턴들이 더 형성되어 있을 수 있다. 접착층은 개방부 내의 배선 패턴들 및 바디 기판 상에 형성되어 있을 수 있다. 배선 패턴들은 서로 떨어져 있고, 접착층은 개방부 내에 서로 떨어져 있는 배선 패턴들의 사이 및 바디 기판 상에 형성되고, 접착층과 상기 배선 패턴들간에는 보이드 없이 치밀하게 형성되어 있을 수 있다.
접착층은 개방부 내에 서로 떨어져 있는 배선 패턴들의 사이를 포함하여 개방부 내의 바디 기판 상에 전체적으로 형성되어 구조적으로 로킹 효과에 의해 박리를 억제할 수 있다. 개방부는 바디 기판의 중앙 부분에 형성되고, 개방부 주위의 상기 바디 기판 상에는 솔더 레지스트층이 형성되어 있을 수 있다. 접착층의 상부 표면이 상기 솔더 레지스트층의 상부 표면보다 높게 형성되어 있고, 접착층의 표면은 평탄하게 형성되어 있을 수 있다.
상술한 다른 과제를 달성하기 위하여, 본 발명의 일 예에 의하면, 본 발명은 바디 기판과, 바디 기판을 오픈하는 개방부를 갖는 솔더 레지스트층과, 개방부 내의 바디 기판 상에 형성된 접착층을 포함하여 구성되는 프린트 배선 기판을 포함한다. 프린트 배선 기판의 접착층 상에는 반도체 칩이 형성되어 있다. 프린트 배선 기판 및 반도체 칩은 봉지재로 몰딩되어 있다. 접착층은 고상의 다이 어태치 필름 또는 액상의 접착제로 구성될 수 있다.
접착층의 폭은 개방부의 폭보다 작게 구성하여 상기 접착층이 형성되었을 때 접착층의 양단에 에지 개방부를 갖고, 에지 개방부로 인해 구조적으로 로킹 효과에 의해 접착층 및 반도체 칩의 박리를 억제할 수 있다. 접착층의 폭은 반도체 칩의 폭과 다르게 구성하여 구조적으로 로킹 효과에 의해 접착층 및 반도체 칩의 박리를 억제할 수 있다.
접착층의 폭은 반도체 칩의 폭보다 작게 구성하여 구조적으로 로킹 효과에 의해 접착층 및 반도체 칩의 박리를 억제할 수 있다. 바디 기판의 상면 및 개방부 내에는 복수개의 배선 패턴들이 더 형성되어 있고, 바디 기판의 하면에는 솔더볼이 형성되어 있을 수 있다. 접착층은 개방부 내의 배선 패턴들의 사이 및 바디 기판 상에 형성되어, 구조적으로 로킹 효과에 의해 접착층 및 반도체 칩의 박리를 억제할 수 있다.
또한, 본 발명의 다른 예에 의하면, 본 발명은 바디 기판과, 상기 바디 기판 상에 형성되어 있는 복수개의 배선 패턴들과, 상기 배선 패턴들의 중앙 부분에 상기 바디 기판 및 배선 패턴들을 오픈하는 개방부를 갖는 솔더 레지스트층과, 상기 개방부 내에서 상기 솔더 레지스트층의 일단부와 떨어져서 상기 배선 패턴들 사이 및 상기 바디 기판 상에 보이드 없이 치밀하게 형성된 접착층을 포함하여 구성되는 프린트 배선 기판을 포함한다. 프린트 배선 기판의 접착층 상에 반도체 칩이 부착되어 있다. 프린트 배선 기판 및 반도체 칩을 봉지재로 몰딩되어 있다.
접착층이 형성되었을 때 접착층의 양단에 에지 개방부를 갖고, 에지 개방부로 인해 구조적으로 로킹 효과에 의해 접착층 및 반도체 칩의 박리를 억제할 수 있다. 접착층의 폭은 반도체 칩의 폭과 다르게 구성하거나, 작게 구성하여 구조적으 로 로킹 효과에 의해 접착층 및 반도체 칩의 박리를 억제할 수 있다.
본 발명의 프린트 배선 기판은 바디 기판 상의 솔더 레지스트층을 사진식각공정을 이용하여 마련된 개방부를 구비하고, 개방부 내에 접착층을 형성한다. 이에 따라, 본 발명의 프린트 배선 기판은 접착층과 바디 기판과의 접착 신뢰성을 크게 향상시킬 수 있다.
본 발명의 프린트 배선 기판은 개방부보다 폭이 작게 접착층을 형성하여 개방부의 양단부에 에지 개방부를 구비하여 접착층이 형성되었을 경우 박리 전달 경로를 길게 하여 로킹 효과를 얻을 수 있다. 따라서, 본 발명의 프린트 배선 기판은 로킹 효과에 의하여 접착층의 박리를 억제할 수 있다.
본 발명의 프린트 배선 기판은 개방부 내에 접착층을 형성하기 때문에, 프린트 배선 기판의 두께를 낮출 수 있다.
그리고, 본 발명의 반도체 패키지는 위와 같은 프린트 배선 기판의 접착층 상에 반도체 칩을 부착하여 형성한다. 따라서, 본 발명의 반도체 패키지는 접착층 및 반도체 칩의 박리를 방지할 수 있고, 박형화가 가능하다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니고, 서로 다른 다양한 형태로 구현될 수 있다. 본 발명의 실시예는 당 업계에서 평균적인 지식 을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 이하의 도면들에서, 동일한 참조번호는 동일한 부재를 나타낸다.
도 1은 본 발명에 의한 프린트 배선 기판을 도시한 단면도이다.
구체적으로, 도 1은 편의상 넓은 면적의 프린트 배선 기판(100)중 하나의 단면을 도시한 것이다. 다시 말해, 도 1의 프린트 배선 기판(100)은 후에 설명되지만 하나의 반도체 칩(미도시)이 부착될 하나의 단면을 도시한 것이다. 본 발명의 프린트 배선 기판(100)은 바디 기판(10) 상에 복수개의 배선 패턴들(12)이 형성되어 있다. 도 1의 배선 패턴은 편의상 바디 기판(10) 상면에만 형성되어 있는 것으로 도시되어 있으나, 바디 기판(10)의 배면에도 형성되어 있을 수 있다.
바디 기판(10)의 상면에는 배선 패턴들(12)중 일부 및 바디 기판(10)의 일부를 오픈하는 개방부(open portion, 14)를 갖는 솔더 레지스트층(16, solder resist layer)이 형성되어 있다. 도 1에서는, 개방부(14) 내에 배선 패턴들(12)이 형성되어 있으나, 필요에 따라 형성하지 않을 수 도 있다. 개방부(14)는 바디 기판(10)의 상면에서 배선 패턴들(12)의 중앙 부분, 즉 바디 기판(10)의 중앙 부분에 형성되어 있고, W3의 폭(또는 길이)을 갖는다. 개방부(14) 주위의 배선 패턴들(12) 및 바디 기판(10) 상에는 솔더 레지스트층(16)이 형성되어 있다. 개방부(14) 내의 배선 패턴들(12)은 바디 기판(10) 상에서 서로 떨어져 형성되어 있다. 솔더 레지스트층(16)은 배선 패턴들(12)간의 절연을 위하여 형성한다. 솔더 레지스트층(16)은 바디 기판(10)의 하면에도 형성되어 있다. 바디 기판(10) 내에도 배선 패턴들이 형성되어 있으나, 편의상 생략한다.
개방부(14) 내의 배선 패턴들(12) 및 바디 기판(10) 상에 접착층(18, adhesive layer)이 형성되어 있다. 개방부(14) 내에 접착층(18)을 형성할 경우, 바디 기판(10)과 접착층(18)간의 접착 신뢰성을 향상시킬 수 있다. 접착층(18)은 반도체 칩이 부착될 부분으로써, 프린트 배선 기판(100)과 일체형으로 형성되어 있다. 다시 말해, 접착층(18)은 프린트 배선 기판의 제조시 포함된다. 접착층(18)은 고상의 다이 어태치 필름(die attach film) 또는 액상의 접착제로 구성될 수 있다. 다이 어태치 필름은 다이, 즉 반도체 칩이 부착되는 접착용 필름을 의미한다. 다이 어태치 필름은 폴리이미드 재질의 베이스층과 베이스층의 상면 및 하면에 부착되는 접착제로 구성된다. 액상의 접착제는 반도체 칩을 부착할 수 있는 에폭시 접착제, 예컨대 은 에폭시(Ag epoxy)로 구성할 수 있다. 도 1에서는 편의상 다이 어태치 필름을 도시한다.
접착층(18)의 폭(W2)은 개방부(14)의 폭(W3)보다 작게 구성한다. 이에 따라, 접착층(18)의 양단부는 솔더 레지스트층(16)의 일단부와 떨어져 있고, 개방부(14)는 접착층(18)이 형성되었을 때 바디 기판(10)을 노출시키는 에지 개방부(14a)를 갖는다. 에지 개방부(14a)로 인하여, 접착층(18)은 구조적으로 로킹 효과에 의해 박리를 억제시킬 수 있다. 즉, 접착층(18)이 손상을 받거나 습기가 침투했을 때, 내부 또는 외부로부터 화살표 방향과 같은 박리 전달 경로(11)로 박리가 된다. 그런데, 본 발명의 프린트 배선 기판은 에지 개방부(14a)로 인하여 박리 전달 경로(11)가 길어져 구조적으로 로킹 효과(locking effect)가 발생한다. 즉, 에지 개방부(14a)로 인하여 박리 전달 경로(11)가 굴곡지기 때문에 박리 전달 경로(11) 가 길어진다. 따라서, 본 발명의 프린트 배선 기판(100)은 접착층(18)이 잘 박리되지 않아 접착층(18)과 바디 기판(10)과의 접착 신뢰성을 크게 향상시킬 수 있다.
개방부(14) 내의 배선 패턴들(12)은 서로 떨어져 있고, 접착층(18)은 개방부(14) 내의 배선 패턴들(12)의 사이 및 바디 기판(10) 상에 형성되어 있다. 그리고, 개방부 내(14)의 접착층(18)과 배선 패턴들(12)간에는 참조번호 20으로 도시한 바와 같이 보이드 없이 치밀하게 형성되어 있다.
접착층(18)은 개방부(14) 내에 서로 떨어져 있는 배선 패턴들(12)의 사이를 포함하여 개방부(14) 내의 바디 기판(10) 상에 전체적으로 형성되어 있다. 접착층(18)이 개방부(14) 내의 배선 패턴들(12)의 사이에 형성되기 때문에, 앞서 설명한 박리 전달 경로가 길어져 구조적으로 로킹 효과에 의해 구조적으로 접착층(18)의 박리가 잘 일어나지 않는다.
반도체 칩이 부착되는 접착층(18)의 표면은 평탄하게 형성되어 있다. 접착층(18)의 상부 표면이 솔더 레지스트층(16)의 상부 표면보다 높게 형성되어 있다. 이에 따라, 접착층(18) 상에 반도체 칩을 용이하게 부착할 수 있다.
도 2는 도 1과 비교를 위한 비교예의 프린트 배선 기판을 도시한 단면도이다.
구체적으로, 도 2에서, 도 1과 동일한 참조번호는 동일한 부재를 나타낸다. 도 2의 비교예의 프린트 배선 기판(110)은 바디 기판(10)의 상면에 서로 떨어진 복수개의 배선 패턴들(12)이 형성되어 있고, 배선 패턴들(12) 상에 굴곡을 갖는 솔더 레지스트층(16)이 형성되어 있다. 그리고, 굴곡을 갖는 솔더 레지스트층(16) 상에 바로 접착층(18)이 형성되어 있다. 이에 따라, 접착층(18)과 배선 패턴들(12)간에는 참조번호 22로 도시한 바와 같이 보이드가 형성되어 있다.
이렇게 접착층(18)과 배선 패턴들(12)간에 보이드가 형성될 경우 접착층(18)과 배선 패턴들(12)간이 치밀하지 않아 박리가 잘 발생한다. 물론, 박리 전달 경로(11a)도 화살표로 표시한 바와 같이 단순하고 짧아 박리가 잘 발생한다.
더하여, 도 2의 프린트 배선 기판(110)의 솔더 레지스트층의 상면부터 접착층의 상면까지의 거리(h4)는 도 1의 거리(h3)보다 크게 된다. 다시 말해, 도 1의 접착층(18)은 개방부(14) 내에 형성되기 때문에, 솔더 레지스트층(16)의 상면부터 접착층(18)의 상면까지의 거리(h3)는 도 2의 거리(h4)보다 낮게 된다. 따라서, 도 1의 본 발명의 프린트 배선 기판(100)은 도 2의 프린트 배선 기판(110)과 비교하여 전체적인 두께를 낮출 수 있다. 이렇게 본 발명의 프린트 배선 기판(100)의 전체 두께를 낮출 경우, 반도체 패키지의 두께도 낮출 수 있다.
도 3 내지 도 6은 본 발명의 일 예에 의한 프린트 배선 기판의 제조방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 바디 기판(10)의 상면 및 하면에 배선 패턴(12) 및 솔더 레지스트층이 형성되어 있는 원자재용 프린트 배선 기판(100a)을 준비한다. 도 3에서는, 편의상 바디 기판(10)의 하면에는 배선 패턴을 도시하지 않았다. 바디 기판(10)의 상면의 솔더 레지스트층(16) 상에 사진공정을 이용하여 솔더 마스크층(17)을 형성한다. 솔더 마스크층(17)에 의해 바디 기판(10)의 중앙부의 솔더 레지스트층(16)의 표면이 노출된다.
도 4를 참조하면, 솔더 마스크층(17)을 마스크로 솔더 레지스트층(16)을 식각하여 배선 패턴(12) 및 바디 기판(10)을 노출하는 개방부(14)를 형성한다. 개방부(14)는 통상의 프린트 배선 기판 제조시 본딩 핑거(본드 핑거용 배선 패턴, 도 12의 12a)를 오픈하기 위한 사진식각공정시 수행할 수 있어, 별도의 제조 공정이 추가되지 않는다. 개방부(14) 내에 배선 패턴(12)이 형성되어 있으나, 원자재용 프린트 배선 기판의 제조시 배선 패턴이 없을 경우는 배선 패턴(12)이 형성되지 않는다.
도 5 및 도 6을 참조하면, 솔더 마스크층(17)을 제거한다. 이어서, 개방부(14) 내의 서로 떨어져 있는 배선 패턴들(12)의 사이를 포함하여 개방부(14) 내의 바디 기판(10) 상에 전체적으로 접착층(18)을 형성한다. 접착층(18)은 고상의 다이 어태치 필름(die attach film)으로 형성한다. 접착층(18)은 개방부(14) 내에 부착한 후, 적당한 온도 및 압력으로 롤러(19)를 이용하여 화살표 방향으로 롤링(rolling)하여 바디 기판(10) 및 배선 패턴(12) 상에 열 압착시킨다. 이러한 롤링 공정은 신뢰성 있게 보이드 없이 접착층(18)을 바디 기판(10) 상에 압착시킬 수 있다.
접착층(18)은 개방부(14) 내에 서로 떨어져 있는 배선 패턴들(12)의 사이 및 바디 기판(10) 상에 형성된다. 접착층(18)은 롤러를 이용하여 형성하기 때문에, 접착층과 배선 패턴들간에 보이드 없이 치밀하게 형성된다. 접착층(18)의 폭은 개방부보다 작기 때문에, 접착층(18)이 형성되었을 때 접착층(18)의 양단부에 에지 개방부(14a)가 형성된다. 이와 같은 제조 공정을 통하여 최종적으로 프린트 배선 기 판(100)이 완성된다.
도 7은 본 발명의 다른 예에 의한 프린트 배선 기판의 제조방법을 설명하기 위한 단면도이다.
구체적으로, 도 3 및 도 4에 도시한 바와 같은 동일한 공정을 이용하여 원자재용 프린트 배선 기판(100a) 상에 개방부(14)를 형성한다. 이어서, 개방부(14) 내에 접착층(18)을 형성한다. 접착층(18)은 액상의 접착제, 예컨대 에폭시 접착제, 예컨대 은 에폭시(Ag epoxy)를 도포하여 형성한다. 도 7의 접착층(18)도 개방부의 폭보다 작게 형성하여 접착층(18)이 형성되었을 때 접착층(18)의 양단부에 에지 개방부(14a)가 형성된다. 이와 같은 제조 공정을 통하여 최종적으로 프린트 배선 기판(100)이 완성된다.
도 8 및 도 9는 본 발명에 의한 반도체 패키지를 도시한 단면도이고, 도 10은 도 9와 비교를 위한 비교예의 반도체 패키지를 도시한 단면도이고, 도 11은 도 9의 일단면을 확대하여 도시한 것으로 봉지재를 포함한 확대도이다. 도 11에서, 참조번호 34는 봉지재를 나타낸다.
구체적으로, 도 8은 도 7의 프린트 배선 기판(100) 상에 반도체 칩(30)을 부착한 상태를 나타낸다. 도 8에서는 반도체 칩(30)이 부착되어 개방부(14) 내에 접착층(18)이 펼쳐져 채워진 상태를 나타낸다. 이렇게 구성하게 되면, 접착층(18)이 바디 기판(10)에 완전히 밀착되어 바디 기판(10)과 접착층(18)간의 접착 신뢰성을 크게 향상시킬 수 있다. 물론, 필요에 따라, 접착층(18)이 바디 기판(10)의 개방부(14) 내를 완전히 채우게 하지 않을 수 도 있다.
도 9는 도 6의 프린트 배선 기판(100) 상에 반도체 칩(30)을 부착한 상태를 나타낸다. 도 9에서는 반도체 칩(30)이 부착되어도 개방부(14) 내에 접착층(18)이 채워지지 않고 에지 개방부(14a)가 형성된 상태이다. 다시 말해, 접착층의 폭은 개방부의 폭보다 작게 구성하여 상기 접착층이 형성되었을 때 접착층의 양단에 에지 개방부가 형성된다. 도 11에 도시한 바와 같이 에지 개방부로 인해 참조번호 42 내의 박리 전달 경로가 길어져 구조적으로 로킹 효과에 의해 접착층 및 반도체 칩의 박리를 억제할 수 있다.
도 9의 반도체 패키지(200)는 접착층(18)의 폭(W2)을 반도체 칩(30)의 폭(W1)과 다르게 구성한다. 이렇게 되면, 도 11의 참조번호 42 내에서 수직 방향의 박리 전달 경로(11b)가 길어져 구조적으로 로킹 효과에 의해 접착층(18) 및 반도체 칩(30)의 박리를 억제할 수 있다. 예컨대, 도 9에서는, 접착층(18)의 폭(W2)을 상기 반도체 칩(30)의 폭(W1)보다 작게 구성하였다. 도 9의 접착층(18)은 개방부 내의 배선 패턴(12)들의 사이 및 바디 기판(10) 상에 수직 방향의 박리 전달 경로(11)가 길어져 구조적으로 로킹 효과에 의해 접착층(18) 및 반도체 칩(30)의 박리를 억제한다. 도 9의 반도체 패키지(200)는 도 1의 프린트 배선 기판(100)을 이용하기 때문에 도 1의 프린트 배선 기판(100)을 이용한 효과는 그대로 향유한다.
그리고, 도 9의 반도체 패키지(200)는 솔더 레지스트층(16)의 상부 표면부터 반도체 칩까지의 거리(h1)가 도 10의 거리(h2)보다 낮다. 이는 도 9의 접착층(18)이 개방부(14) 내에 형성되어 솔더 레지스트층(16)의 높이 만큼 작아지기 때문이다. 이에 따라, 본 발명의 반도체 패키지(200)는 비교예의 반도체 패키지(210)보다 두께를 얇게 가져갈 수 있어 박형화에 유리하다.
도 12는 본 발명에 의해 최종적으로 완성된 반도체 패키지의 일 예를 설명하기 위한 단면도이다.
구체적으로, 도 12의 반도체 패키지(200)의 반도체 칩(30)을 프린트 배선 기판(10)의 본딩 핑거(12a)와 와이어 본딩하고, 프린트 배선 기판(100) 및 반도체 칩(30)을 봉지재(34)로 몰딩한 상태를 나타낸다. 바디 기판(10)의 배면은 솔더볼(36)을 부착하기 위하여 볼 랜드(12b)가 오픈되어 있다. 그리고, 볼 랜드(12b) 상에 솔더볼(36)을 부착한다. 도 12의 본 발명의 반도체 패키지(200)는 단층의 반도체 칩(30)을 갖는 패키지로 도시되어 있으나, 다층의 반도체 칩을 가질 수 도 있다. 그리고, 도 12는 프린트 배선 기판(100) 상에 형성된 복수개의 반도체 패키지들중 하나를 절단한 단위 반도체 패키지를 도시한 것이다.
도 1은 본 발명에 의한 프린트 배선 기판을 도시한 단면도이다.
도 2는 도 1과 비교를 위한 비교예의 프린트 배선 기판을 도시한 단면도이다.
도 3 내지 도 6은 본 발명의 일 예에 의한 프린트 배선 기판의 제조방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 다른 예에 의한 프린트 배선 기판의 제조방법을 설명하기 위한 단면도이다.
도 8 및 도 9는 본 발명에 의한 반도체 패키지를 도시한 단면도이다.
도 10은 도 9와 비교를 위한 비교예의 반도체 패키지를 도시한 단면도이다.
도 11은 도 9의 일단면을 확대하여 도시한 것으로 봉지재(34)를 포함한 확대도이다.
도 12는 본 발명에 의해 최종적으로 완성된 반도체 패키지의 일 예를 설명하기 위한 단면도이다.

Claims (20)

  1. 바디 기판;
    상기 바디 기판의 일부를 오픈하는 개방부를 갖는 솔더 레지스트층; 및
    상기 개방부 내의 상기 바디 기판 상에 형성된 접착층을 포함하여 이루어지는 것을 특징으로 하는 프린트 배선 기판.
  2. 제1항에 있어서, 상기 접착층은 고상의 다이 어태치 필름 또는 액상의 접착제로 구성되는 것을 특징으로 하는 프린트 배선 기판.
  3. 제1항에 있어서, 상기 접착층의 폭은 상기 개방부의 폭보다 작게 구성하여 상기 접착층의 양단부는 상기 솔더 레지스트층의 일단부와 떨어져 있는 것을 특징으로 하는 프린트 배선 기판.
  4. 제1항에 있어서, 상기 접착층이 형성되었을 때 상기 접착층의 양단에 상기 바디 기판을 노출하는 에지 개방부를 갖고, 상기 에지 개방부로 인해 구조적으로 로킹 효과에 의해 상기 접착층의 박리를 억제하는 것을 특징으로 하는 프린트 배선 기판.
  5. 제1항에 있어서, 상기 바디 기판의 상면 및 상기 개방부 내에는 복수개의 배 선 패턴들이 더 형성되어 있는 것을 특징으로 하는 프린트 배선 기판.
  6. 제5항에 있어서, 상기 접착층은 상기 개방부 내의 배선 패턴들 및 상기 바디 기판 상에 형성되어 있는 것을 특징으로 하는 프린트 배선 기판.
  7. 제5항에 있어서, 상기 배선 패턴들은 서로 떨어져 있고, 상기 접착층은 상기 개방부 내에 서로 떨어져 있는 배선 패턴들의 사이 및 상기 바디 기판 상에 형성되고, 상기 접착층과 상기 배선 패턴들간에는 보이드 없이 치밀하게 형성되어 있는 것을 특징으로 하는 프린트 배선 기판.
  8. 제7항에 있어서, 상기 접착층은 상기 개방부 내에 서로 떨어져 있는 배선 패턴들의 사이를 포함하여 상기 개방부 내의 상기 바디 기판 상에 전체적으로 형성되어 구조적으로 로킹 효과에 의해 박리를 억제하는 것을 특징으로 하는 프린트 배선 기판.
  9. 제1항에 있어서, 상기 개방부는 상기 바디 기판의 중앙 부분에 형성되고, 상기 개방부 주위의 상기 바디 기판 상에는 상기 솔더 레지스트층이 형성되어 있는 것을 특징으로 하는 프린트 배선 기판.
  10. 제1항에 있어서, 상기 접착층의 상부 표면이 상기 솔더 레지스트층의 상부 표면보다 높게 형성되어 있고, 상기 접착층의 표면은 평탄하게 형성되어 있는 것을 특징으로 하는 프린트 배선 기판.
  11. 바디 기판과, 상기 바디 기판을 오픈하는 개방부를 갖는 솔더 레지스트층과, 상기 개방부 내의 상기 바디 기판 상에 형성된 접착층을 포함하여 구성되는 프린트 배선 기판;
    상기 프린트 배선 기판의 접착층 상에 형성된 반도체 칩; 및
    상기 프린트 배선 기판 및 반도체 칩을 몰딩하는 봉지재를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지.
  12. 제11항에 있어서, 상기 접착층은 고상의 다이 어태치 필름 또는 액상의 접착제로 구성되는 것을 특징으로 하는 반도체 패키지.
  13. 제11항에 있어서, 상기 접착층의 폭은 상기 개방부의 폭보다 작게 구성하여 상기 접착층이 형성되었을 때 상기 접착층의 양단에 에지 개방부를 갖고, 상기 에지 개방부로 인해 구조적으로 로킹 효과에 의해 상기 접착층 및 상기 반도체 칩의 박리를 억제하는 것을 특징으로 하는 반도체 패키지.
  14. 제11항에 있어서, 상기 접착층의 폭은 상기 반도체 칩의 폭과 다르게 구성하여 구조적으로 로킹 효과에 의해 상기 접착층 및 상기 반도체 칩의 박리를 억제하 는 것을 특징으로 하는 반도체 패키지.
  15. 제11항에 있어서, 상기 접착층의 폭은 상기 반도체 칩의 폭보다 작게 구성하여 구조적으로 로킹 효과에 의해 상기 접착층 및 상기 반도체 칩의 박리를 억제하는 것을 특징으로 하는 반도체 패키지.
  16. 제11항에 있어서, 상기 바디 기판의 상면 및 상기 개방부 내에는 복수개의 배선 패턴들이 더 형성되어 있고, 상기 바디 기판의 하면에는 솔더볼이 형성되어 있는 것을 특징으로 하는 반도체 패키지.
  17. 제16항에 있어서, 상기 접착층은 상기 개방부 내의 배선 패턴들의 사이 및 상기 바디 기판 상에 형성되어, 구조적으로 로킹 효과에 의해 상기 접착층 및 반도체 칩의 박리를 억제하는 것을 특징으로 하는 반도체 패키지.
  18. 바디 기판과, 상기 바디 기판 상에 형성되어 있는 복수개의 배선 패턴들과, 상기 배선 패턴들의 중앙 부분에 상기 바디 기판 및 배선 패턴들을 오픈하는 개방부를 갖는 솔더 레지스트층과, 상기 개방부 내에서 상기 솔더 레지스트층의 일단부와 떨어져서 상기 배선 패턴들 사이 및 상기 바디 기판 상에 보이드 없이 치밀하게 형성된 접착층을 포함하여 구성되는 프린트 배선 기판;
    상기 프린트 배선 기판의 상기 접착층 상에 부착된 반도체 칩; 및
    상기 프린트 배선 기판 및 반도체 칩을 몰딩하는 봉지재를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지.
  19. 제18항에 있어서, 상기 접착층이 형성되었을 때 상기 접착층의 양단에 에지 개방부를 갖고, 상기 에지 개방부로 인해 구조적으로 로킹 효과에 의해 상기 접착층 및 상기 반도체 칩의 박리를 억제하는 것을 특징으로 하는 반도체 패키지.
  20. 제18항에 있어서, 상기 접착층의 폭은 상기 반도체 칩의 폭과 다르게 구성하거나, 작게 구성하여 구조적으로 로킹 효과에 의해 상기 접착층 및 상기 반도체 칩의 박리를 억제하는 것을 특징으로 하는 반도체 패키지.
KR1020070107418A 2007-10-24 2007-10-24 접착층을 갖는 프린트 배선 기판 및 이를 이용한 반도체패키지 Withdrawn KR20090041756A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020070107418A KR20090041756A (ko) 2007-10-24 2007-10-24 접착층을 갖는 프린트 배선 기판 및 이를 이용한 반도체패키지
US12/145,770 US20090107701A1 (en) 2007-10-24 2008-06-25 Printed circuit board having adhesive layer and semiconductor package using the same
CNA2008101729193A CN101425499A (zh) 2007-10-24 2008-10-24 具有粘附层的印刷电路板和利用其的半导体封装

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070107418A KR20090041756A (ko) 2007-10-24 2007-10-24 접착층을 갖는 프린트 배선 기판 및 이를 이용한 반도체패키지

Publications (1)

Publication Number Publication Date
KR20090041756A true KR20090041756A (ko) 2009-04-29

Family

ID=40581351

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070107418A Withdrawn KR20090041756A (ko) 2007-10-24 2007-10-24 접착층을 갖는 프린트 배선 기판 및 이를 이용한 반도체패키지

Country Status (3)

Country Link
US (1) US20090107701A1 (ko)
KR (1) KR20090041756A (ko)
CN (1) CN101425499A (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9130252B2 (en) * 2013-02-26 2015-09-08 Raytheon Company Symmetric baluns and isolation techniques
JP6111832B2 (ja) * 2013-05-06 2017-04-12 株式会社デンソー 多層基板およびこれを用いた電子装置、電子装置の製造方法
JP6500812B2 (ja) * 2016-03-03 2019-04-17 株式会社デンソー カメラ装置
WO2018070329A1 (ja) * 2016-10-12 2018-04-19 住友電工プリントサーキット株式会社 プリント配線板及びその製造方法
KR102595293B1 (ko) * 2018-02-12 2023-10-30 삼성전자주식회사 인쇄 회로 기판 및 이를 포함하는 반도체 패키지

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5808873A (en) * 1997-05-30 1998-09-15 Motorola, Inc. Electronic component assembly having an encapsulation material and method of forming the same
EP0993039B1 (en) * 1997-06-26 2006-08-30 Hitachi Chemical Company, Ltd. Substrate for mounting semiconductor chips
US6303878B1 (en) * 1997-07-24 2001-10-16 Denso Corporation Mounting structure of electronic component on substrate board
JP3692935B2 (ja) * 1998-07-01 2005-09-07 セイコーエプソン株式会社 半導体装置の製造方法
JP2001267463A (ja) * 2000-03-17 2001-09-28 Nec Yamaguchi Ltd 半導体装置基板及び半導体装置の製造方法
JP3488888B2 (ja) * 2000-06-19 2004-01-19 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ用回路基板の製造方法及びそれを用いた半導体パッケージ用回路基板
JP3916854B2 (ja) * 2000-06-28 2007-05-23 シャープ株式会社 配線基板、半導体装置およびパッケージスタック半導体装置
JP4626919B2 (ja) * 2001-03-27 2011-02-09 ルネサスエレクトロニクス株式会社 半導体装置
US6753482B1 (en) * 2002-05-06 2004-06-22 Micron Technology, Inc. Semiconductor component with adjustment circuitry
JP3897749B2 (ja) * 2003-10-31 2007-03-28 沖電気工業株式会社 半導体装置
JP4651359B2 (ja) * 2004-10-29 2011-03-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8031484B2 (en) * 2006-06-16 2011-10-04 Hong Kong Applied Science And Technology Research Institute Co., Ltd. IC packages with internal heat dissipation structures
JP2008085089A (ja) * 2006-09-28 2008-04-10 Matsushita Electric Ind Co Ltd 樹脂配線基板および半導体装置

Also Published As

Publication number Publication date
CN101425499A (zh) 2009-05-06
US20090107701A1 (en) 2009-04-30

Similar Documents

Publication Publication Date Title
TWI425896B (zh) 具有內埋式導電線路之電路板及其製造方法
JP3546131B2 (ja) 半導体チップパッケージ
US20080111224A1 (en) Multi stack package and method of fabricating the same
KR100510556B1 (ko) 초박형 반도체 패키지 및 그 제조방법
US20080182398A1 (en) Varied Solder Mask Opening Diameters Within a Ball Grid Array Substrate
US20120307445A1 (en) Printed circuit board (pcb) including a wire pattern, semiconductor package including the pcb, electrical and electronic apparatus including the semiconductor package, method of fabricating the pcb, and method of fabricating the semiconductor package
JP2006222164A (ja) 半導体装置及びその製造方法
US8187922B2 (en) Low cost flexible substrate
US7432601B2 (en) Semiconductor package and fabrication process thereof
KR20100009941A (ko) 단차를 갖는 몰딩수지에 도전성 비아를 포함하는 반도체패키지, 그 형성방법 및 이를 이용한 적층 반도체 패키지
JP2008252016A (ja) 基板およびその製造方法、回路装置およびその製造方法
US8063313B2 (en) Printed circuit board and semiconductor package including the same
KR20090041756A (ko) 접착층을 갖는 프린트 배선 기판 및 이를 이용한 반도체패키지
KR20050096851A (ko) 회로 장치 및 그 제조 방법
CN109427725B (zh) 中介基板及其制法
KR100608610B1 (ko) 인쇄회로기판과, 그의 제조 방법 및 그를 이용한 반도체패키지
US20010010947A1 (en) Film ball grid array (BGA) semiconductor package
US9318354B2 (en) Semiconductor package and fabrication method thereof
CN101656246A (zh) 具有开口的基板的芯片堆叠封装结构及其封装方法
JP3915226B2 (ja) 半導体パッケ−ジ用チップ支持基板及び半導体パッケ−ジ
JP4549693B2 (ja) 配線基板の製造方法
JP2005026636A (ja) 半導体装置及びその製造方法
KR20010058579A (ko) 반도체패키지 및 이를 위한 웨이퍼의 상호 접착방법
US20090309208A1 (en) Semiconductor device and method of manufacturing the same
JP2007019275A (ja) 半導体装置、基板及び半導体装置の製造方法

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20071024

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid