KR20100085508A - Trench insulated gate bipolar trangistor - Google Patents
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Abstract
Description
최근 IT산업의 급격한 발전과 함께 에너지 효율성문제가 대두되면서 전력산업은 그 중요성이 더욱 커지고 있다. 전력 산업은 실리콘을 중심으로 한 반도체 기술임은 자명하다. 따라서 전력용 반도체 소자 중 IGBT는 MOSFET과 BJT의 장점을 취합한 전력용 스위칭 소자로서 BJT의 복잡한 전류제어회로와 느린 스위칭 스피드의 문제, MOSFET의 낮은 항복특성과 빈약한 전류제어능력을 극복할 수 있는 대체 소자로서 주목 받고 있다. 하지만 IGBT는 수평(Planar) 게이트 IGBT(도2)의 경우, JFET(10)영역에 의한 순방향 전압강하 문제와 턴-오프(Turn-off)시 정공전류에 의한 시간 지연 등의 개선되어야 할 많은 문제점들이 있고, 수직(Trench) 게이트 IGBT(도3)은 수평(Planar) 게이트 IGBT(도2)와는 달리 JFET(10)영역이 존재하지 않아 더 낮은 순방향 전압강하를 얻을 수 있으며, 특히 단위 셀의 크기를 수평(Planar) 게이트 IGBT(도2)보다 반이하로 줄일 수 있어 모듈의 소형화에 유리하다. 하지만 수직형(Trench) IGBT(도3)의 경우 게이트(Gate)(29)의 모서리(Edge)(37)에서 전계집중에 의한 항복특성이 다소 감소 할 수 있다. 따라서 IGBT의 턴-오프(Turn-off)시간을 줄이기 위한 방법으로 방사선 조사에 의한 정공의 수명시간을 줄이는 기술과 N-Buffer(31)층이 사용된 PT-IGBT(Punch Through IGBT)등이 사용되었고, 최근에는 구조적 개선을 통해 턴-오프(Turn-off)시간을 줄이기 위해 컬렉터(Collector)구조를 변경하여 N+(31)/P+(32)가 단락 된 컬렉터(Collector)구조 등이 제안되고 있다. 그러나 턴-오프(Turn-off) 시간의 감소를 위한 IGBT 소자의 구조적 변경은 트레이드-오프(Trade-off)관계에 있는 순방향 전압강하를 증가시킬 수 있다. 따라서 본 발명에서는 일반적인 TIGBT(Trench Insulated Gate Bipolar Transistor)가 갖는 구조적 한계를 극복하고 좀 더 나아가 기존 IGBT 성능지표를 만족하면서 새로운 구조의 TIGBT의 구조적 변경으로 인한 내압특성의 향상과 순방향 전압강하, 턴-오프 시간의 트레이드-오프 관계를 개선하는데 그 목적이 있다.Recently, with the rapid development of the IT industry, the energy efficiency problem has emerged, the power industry is becoming more important. It is clear that the power industry is a semiconductor technology centered on silicon. Therefore, IGBT is a power switching device that combines the advantages of MOSFET and BJT. It can overcome the problems of BJT's complex current control circuit, slow switching speed, low breakdown and poor current control capability of MOSFET. It is attracting attention as an alternative element. However, in the case of the horizontal gate IGBT (FIG. 2), the IGBT has many problems that need to be improved such as a forward voltage drop caused by the
본 발명은 TIGBT(도6) 구조로서 순방향 전압강하, 항복특성, 그리고 턴-오프의 전기적 특성을 개선한 TIGBT에 관한 것이다.The present invention relates to a TIGBT having a TIGBT (FIG. 6) structure having improved forward voltage drop, breakdown characteristics, and electrical characteristics of turn-off.
일반적인 IGBT(Insulated Gate Bipolar Transistor)는 MOS-Gate 사이리스터의 구조와 동일하나 기생 사이리스터(PNPN)의 구조가 턴-온 되지 않도록 동작된다는 점에서 다른 특성을 가지고 있다. 또한 IGBT는 평면 셀룰라(Cellular) 또는 스트라이프(Stripe), 토폴로지(Topology)로 구현 가능하며 이들 디비이스는 진성 JFET를 구 비한다. JFET는 디바이스 온-저항(On-resistance)을 증가시킴으로 순방향 전압 강하(Vce,sat)을 증가시킨다. The general Insulated Gate Bipolar Transistor (IGBT) has the same characteristics as that of MOS-Gate thyristors, but has different characteristics in that the structure of parasitic thyristor (PNPN) is operated so as not to turn on. In addition, IGBTs can be implemented in planar cellular, stripe, or topology, and these devices have intrinsic JFETs. JFETs increase the forward voltage drop (Vce, sat) by increasing device on-resistance.
IGBT(도2)는 수평형(Planar) IGBT로써 게이트(Gate)(29)하단에 있는 P-base(12)와 P+(13) 사이의 공핍층(Depletion layer) 확산에 의한 JFET(Junction Field Effect Transistor)(10)영역을 구비한 구조이다. 그러나 JFET는 디바이스 온-저항(On-resistance)을 증가시킴으로 순방향 전압 강하(Vce,sat)을 증가 시키는 문제점이 있다. 또한 수평형 IGBT(도2)는 턴-오프 시 정공전류에 의한 턴-오프 시간지연 등의 문제점이 있다. The IGBT (Fig. 2) is a planar IGBT, which is a junction field effect due to diffusion of a depletion layer between the P-
TIGBT(도3)은 수평형(Planar) IGBT(도2)와는 단리 JFET(10)영역이 존재하지 않아 더 낮은 순방향 전압강하를 얻을 수 있으며, 특히 N+(28)과 Gate(29) 사이 채널(Channel) 길이를 줄일 수 있어 셀 크기를 수평형(Planar) IGBT(도2)보다 반 이하로 줄일 수 있어 모듈의 소형화에 유리하다. 하지만 게이트(Gate)(29)하단 모서리(Edge)(37)에서의 전계집중에 의해 항복특성이 다소 감소하는 문제점이 있다. TIGBT (FIG. 3) has no
따라서 수평형(Planar) IGBT(도2)에서 발생하는 낮은 항복특성과 느린 턴-오프 시간및 TIGBT(도3)에서 발생하는 전계집중에 의한 항복특성의 개선이 필요하다.Therefore, it is necessary to improve the breakdown characteristics due to low yield and slow turn-off time in the planar IGBT (FIG. 2) and the field concentration occurring in the TIGBT (FIG. 3).
본 발명에 따르면, 기존 TIGBT(도3) 하단에 P+컬렉터(Collector)(15) 영역을 산화막(sio2)(33)으로 고립시킴으로서 N-드리프트(drift)(11) 층으로의 정공 주입효율을 극대화하여 기존 TIGBT(도3)보다 더 낮은 순방향 전압강하를 특징으로 하는 TIGBT(도4)의 구조와 P-base(26)영역 하단에 깊은 확산 층을 볼록(34)하게 도입함으로서 양 게이트(Gate)(29) 쪽으로 집중되는 전계의 일부를 접합부 쪽으로 유도하여 기존 TIGBT(도3)보다 높은 항복전압, 빠른 턴-오프 시간을 갖는 TIGBT(도5) 구조를 하나의 구조로 결합한 TIGBT(도6)구조이다. 따라서 본 발명은 TIGBT 도면4와 도면5의 두 구조가 갖는 우수한 전기적 특성을 모두 갖도록 결합한 TIGBT(도6)의 구조로서 순방향 전압강하, 항복특성, 그리고 턴-오프(Turn-off)특성을 모두 개선시킬 수 있다.According to the present invention, the hole injection efficiency into the N-
본 발명은 TIGBT에서 N-드리프트(drift)영역(11) 층으로의 정공 주입효율을 극대화하여 순방향 전압을 감소시킬 수 있으며, 게이트(Gate) 모서리(Edge)(37) 쪽 으로 집중되는 전계의 일부를 접합부 쪽으로 유도시킴으로서 항복전압을 높일 수 있다. 또한 턴-오프(Turn-off) 시 정공의 흐름을 개선함으로 턴-오프(Turn-off) 시간을 낮출 수 있다.The present invention can reduce the forward voltage by maximizing the hole injection efficiency from the TIGBT to the N-drift region (11) layer, the portion of the electric field concentrated toward the gate edge (37) The breakdown voltage can be increased by inducing to the junction. In addition, the turn-off time can be lowered by improving the flow of holes during turn-off.
본 발명에서는 IGBT의 전기적 특성개선을 위한 TIGBT(도면4,5,6)의 구조로 TIGBT(도3)을 이용하여 농도의 변화 없이 낮은 순방향 전압강하 특성을 얻기 위해 소자 하단의 P+ 컬렉터(Collector)(32) 부분을 산화막(Sio2)(33)으로 고립시킴으로 순방향 전압강하에 따라 트레이드 오프(Trade-off) 관계에 있는 턴 오프(Turn-off) 손실의 영향을 줄이기 위해 P+컬렉터(Collector)(32) 양쪽에 산화막(Sio2)(33)을 경계로 하여 N+확산 영역(31)을 형성한 TIGBT의 구조(도4)와 기존 TIGBT(도3)을 이용, 농도의 변화 없이 높은 항복특성을 얻기 위해 게이트(Gate)(29) 사이의 P-베이스(base)(26) 영역을 볼록(34)하게 설계함으로서 게이트(Gate) 모서리(Edge)(37)쪽에 집중되는 전계의 일부를 완화시켜 게이트(Gate) 모서리(Edge)(37)쪽에서 먼저 항복이 일어나는 기존 TIGBT(도3)보다 더욱 우수한 항복특성을 얻을 수 있으며, 턴-오프(Turn-off)시 볼록(34)한 P-베이스(Base)영역(26)의 영향으로 기존 TIGBT(도3)보다 이미터(Emitter)(30)로 빠져나가는 정공전류의 흐름이 분산되어 더 빠른 턴 오프(Turn-off)특성을 갖는다. 또한 도면6의 TIGBT구조는 도면 4의 TIGBT 구조의전기적 특징과 도면 5의 TIGBT 구조의 전기적 특징을 고려한 구조로 N-드리프트(drift)층(11)으로 정공 주입효율을 극대화하여 순방향 전압을 감소시킬 수 있고, 게이트(Gate) 모서리(Edge)영역(37)쪽으로 집중되는 전계의 일부를 접합부 쪽으로 유도시킴으로서 항복전압을 높일 수 있다. 또한 턴-오프(Turn-off) 시 정공의 흐름을 개선함으로 턴-오프(Turn-off) 시간을 낮출 수 있다.In the present invention, the structure of TIGBT (Figs. 4, 5, 6) for improving the electrical characteristics of the IGBT, using the TIGBT (Fig. 3) to obtain a low forward voltage drop without changing the concentration of the P + collector (Collector) at the bottom of the device The P + collector (32) is isolated to isolate the portion of the (32) portion from the oxide film (Sio2) 33 so as to reduce the effect of the turn-off loss in the trade-off relationship according to the forward voltage drop. In order to obtain a high yielding characteristic without changing the concentration by using the structure of TIGBT (Fig. 4) and the existing TIGBT (Fig. 3) in which the N +
본 발명으로 구현화되는 반도체장치는, 컬렉터(Collector)전극(16)과, 컬렉터(Collector)영역군(31,32)과, 절연층(33)과 드리프트(drift) 영역(11)과, 베이스(base) 영역(26)과, 이미터(emitter) 영역(27,28)과, 게이트(gate) 전극(29)과, 이미터(emitter) 전극(30)을 가지고 있다. 컬렉터(Collector) 영역군(31)은 , 컬렉터(Collector) 전극(16)상에 절연체(33)으로 인해 분산 배치 되어 있고, 제 1도전형이다. 절연층(33)은 컬렉터(Collector) 전극(16)상의 컬렉터(Collector) 영역(32)과 N+영역(31)사이 간격에 형성 되어 있다. 드리프트(drift) 영역(11)은, 컬렉터(Collector) 영역(32)과 N+영역(31) 그리고 절연층(33)에 접하고 있고, 제 2 도전형이다. 베이스(base) 영역(26)은, 드리프트(drift) 영영(11)에 따라서 컬렉터 (Collector)영역(32)으로 부터 떨어져 있고, 제1 도전형이다. 이미터(emitter) 영역(27,28)은 , 베이스(base) 영역(26)에 따라서 드리프트(drift) 영역(11)으로부터 떨어져 있고, 제2 도전형이다. 게이트(gate)전극(29)은 이미터(emitter) 영역(28)과 베이스(Base) 영역(26)에 접촉되어 있으며 또한 드리프트(drift) 영역(11)에 접촉하여 있다. 게이트(gate) 전극(29)의 형상은 특별히 한정되지 않고, 예를 들면 플레나(Planar) 게이트형이나 트렌치(trench) 게이트형 등을 적합히 채용할 수 있다. The semiconductor device embodied in the present invention includes a
상기의 반도체 장치가 온(on)한 때의 동작을 설명한다. 게이트(gate) 전극(29)에 소정의 온(on) 전압이 인가된다면, 이미터(emitter) 영역(27,28)과 드리프트(drift) 영역(11)을 사이에 두고 있는 베이스(base) 영역 (26)에 반전층이 형성되고, 제2도전형 캐리어(carrier)는 반전층을 경유하여 드리프트(drift) 영역(11)에 공급된다. 제2도전형 캐리어(carrier)는 드리프트(drift) 영역을 거쳐 컬렉터(Collector) 전극 측(11)에 유동한다. 컬렉터(collector) 전극상에 국소적에 형성 되어 있는 절역막(33)이 존재하기 때문에, 제2 도전형 캐리어(carrier)는 드리프트(drift) 영역(11)으로부터 컬렉터(collector) 전극(16)에 직접적으로 이동할 수 없고, 컬렉터(collector) 영역(32)을 경유하고 컬렉터(Collector)전극(16)으로 이동한다. 또, 상기의 반도체구조에서는, 컬렉터(Collector) 영역(32)이 컬렉터(Collector) 전극(16)상에 분산 배치 되어 있다. 종래의 반도체구조(도3)에서는, 컬렉터(collector) 전극(16)전면에 컬렉터(collector)영역(32)이 형성 되어 있는 것에 대하여 상기의 반도체 구조에서는 컬렉터(collector)영역(32)에 형성 되어 있다. 따라서 컬렉터(Collector) 전극(16)상에 분산 배치 되어 있는 컬렉터(Collector) 영역에는 , 제 2 도전형 캐리어(Carrier)가 집중하는 것이 된다. 제2 도전형 캐리어(carrier)가 집중한다면, 그것에 호응하고 컬렉터(collector) 전극으로부터 컬렉터(collector) 영역에 공급되는 제1 도전형 캐리어(carrier)가 증대한다. 그 결과 드리프트(drift) 영역의 전도도 변조가 활동적으로 되고, 반도체장치의 온 전압은 감소한다. The operation when the semiconductor device is on will be described. If a predetermined on voltage is applied to the
(1) 실시형태 1(1) Embodiment 1
본 발명의 실시 형태 1에 의한 반도체 장치에 포함되는 TIGBT에 관해서, 단면 구조를 도면4를 이용하고 이하에 설명한다. 우선 TIGBT에 있어서 낮은 온(on) 전압화를 실현하기 위해서는, 셀(Cell)의 충전 밀도 효율을 고려한 트렌치(Trench) 게이트(Gate) 폭이 넓은 쪽이 바람직하다. 트렌치(Trench) 게이트(Gate) 폭이 넓은 것으로, P형 베이스(base)층 26의 면적이 축소된다. 이것에 의해, P+형 반도체인 컬렉터(Collector)(32)으로 부터 높은 저항 N형 반도체 층인 N-드리프트(drift) 영역(11)에 주입되는 정공의 배출 효과가 약해지고, 전하 중성 조건에 따르고 보충하도록 이미터(Emitter)층인 30으로부터 전자의 주입이 촉진되고, 높은저항 N형 반도체층인 N-드리프트(drift) 영역(11)에 보다 효과적으로 전도 때 변조하기 때문이다. The TIGBT included in the semiconductor device according to the first embodiment of the present invention will be described below with reference to FIG. 4. First, in order to realize a low on-voltage increase in TIGBT, it is preferable that the trench gate width is wider in consideration of the charge density efficiency of the cell. The trench gate is wide and the area of the P-type base layer 26 is reduced. This weakens the effect of the holes injected from the collector 32, which is a P + type semiconductor, into the N-
(2) 실시형태 2(2) Embodiment 2
본 발명의 실시 형태 2에 의한 반도체 장치에 포함되는 트렌치(Trench) 게이트형 IGBT에 관해서, 단면 구조를 도면5를 이용하고 이하에 설명한다. A trench gate type IGBT included in the semiconductor device according to the second embodiment of the present invention will be described below with reference to FIG. 5.
(3) 실시형태 3(3) Embodiment 3
본 발명의 실시 형태 3에 의한 반도체 장치에 포함되는 트렌치(Trench) 게이트형 IGBT에 관해서, 단면 구조를 도면6를 이용하고 이하에 설명한다.A trench gate type IGBT included in the semiconductor device according to Embodiment 3 of the present invention will be described below with reference to FIG. 6.
도면1.는 IGBT의 내부 구동 회로도이다.1 is an internal drive circuit diagram of the IGBT.
도면2.는 기존 구조의 수평형(Planar) IGBT 구조의 단면도이다.2 is a cross-sectional view of a planar IGBT structure of the existing structure.
도면3.는 기존 구조의 TIGBT 구조의 단면도이다.3 is a cross-sectional view of the TIGBT structure of the existing structure.
도면4.는 본 발명에 의한 낮은 순방향 전압강하를 위한 TIGBT 구조의 단면도이다. 4 is a cross-sectional view of a TIGBT structure for low forward voltage drop according to the present invention.
도면5.는 본 발명에 의한 높은 항복전압과 빠른 턴-오프 시간을 위한 수직형TIGBT 구조의 단면도이다.5 is a cross-sectional view of a vertical TIGBT structure for high breakdown voltage and fast turn-off time according to the present invention.
도면6.는 본 발명에 의한 낮은 순방향 전압강하와 높은 항복전압 빠른 턴-오프 시간을 위한 TIGBT 구조의 단면도이다.Figure 6 is a cross-sectional view of a TIGBT structure for low forward voltage drop and high breakdown voltage fast turn-off time in accordance with the present invention.
10 JFET(Junction Field Effect Transistor) 영역10 Junction Field Effect Transistor (JFET) area
11 N형 반도체 층11 N-type semiconductor layer
12 P형 베이스(Base)층 12 P type base layer
13 P형 래치(Leach)13 P-Latch
14 N형 이미터(Emitter)14 N-type emitter
15 P형 반도체 기판15 P-type semiconductor substrate
16 컬렉터(Collector) 전극16 Collector Electrode
17 게이트(Gate) 전극17 Gate Electrode
18 이미터(Emitter) 전극18 emitter electrode
26 P형 베이스(Base)층 26 P-type base layer
27 P형 이미터(Emitter) 영역27 P-type emitter area
28 N형 이미터(Emitter) 영역28 N-type emitter area
29 게이트(Gate) 영역29 Gate Area
30 이미터(Emitter) 전극30 emitter electrodes
31 N형 불순물 확산층31 N-type impurity diffusion layer
32 P형 커렉터(Collector) 영역32 P-type collector area
33 산화막(Sio2)33 Oxide (Sio2)
34 P형 베이스(Base) 확산층34 P-type base diffusion layer
37 게이트(Gate) 모서리(Edge) 영역37 Gate Edge Area
38 게이트(Gate) 산화막38 gate oxide
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020090004828A KR20100085508A (en) | 2009-01-21 | 2009-01-21 | Trench insulated gate bipolar trangistor |
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| Application Number | Title | Priority Date | Filing Date |
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| KR (1) | KR20100085508A (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102832240A (en) * | 2012-09-11 | 2012-12-19 | 电子科技大学 | Insulated gate bipolar transistor with dielectric layer at collector terminal |
| KR101352766B1 (en) * | 2011-12-08 | 2014-01-15 | 서강대학교산학협력단 | The planar gate IGBT with nMOS |
| CN103872110A (en) * | 2012-12-07 | 2014-06-18 | 中国科学院微电子研究所 | Back structure of reverse conducting IGBT and preparation method thereof |
| CN106298897A (en) * | 2015-05-15 | 2017-01-04 | 国网智能电网研究院 | A kind of planar gate IGBT with separate type colelctor electrode and preparation method thereof |
| CN114220854A (en) * | 2021-12-20 | 2022-03-22 | 珠海零边界集成电路有限公司 | A reverse-conducting insulated gate bipolar transistor and method of making the same |
| WO2023155585A1 (en) * | 2022-02-21 | 2023-08-24 | 珠海零边界集成电路有限公司 | Insulated gate bipolar transistor and manufacturing method therefor, electronic device and storage medium |
| WO2023155584A1 (en) * | 2022-02-21 | 2023-08-24 | 珠海零边界集成电路有限公司 | Insulated gate bipolar transistor, manufacturing method, electronic device, and storage medium |
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101352766B1 (en) * | 2011-12-08 | 2014-01-15 | 서강대학교산학협력단 | The planar gate IGBT with nMOS |
| CN102832240A (en) * | 2012-09-11 | 2012-12-19 | 电子科技大学 | Insulated gate bipolar transistor with dielectric layer at collector terminal |
| CN103872110A (en) * | 2012-12-07 | 2014-06-18 | 中国科学院微电子研究所 | Back structure of reverse conducting IGBT and preparation method thereof |
| CN106298897A (en) * | 2015-05-15 | 2017-01-04 | 国网智能电网研究院 | A kind of planar gate IGBT with separate type colelctor electrode and preparation method thereof |
| CN114220854A (en) * | 2021-12-20 | 2022-03-22 | 珠海零边界集成电路有限公司 | A reverse-conducting insulated gate bipolar transistor and method of making the same |
| WO2023155585A1 (en) * | 2022-02-21 | 2023-08-24 | 珠海零边界集成电路有限公司 | Insulated gate bipolar transistor and manufacturing method therefor, electronic device and storage medium |
| WO2023155584A1 (en) * | 2022-02-21 | 2023-08-24 | 珠海零边界集成电路有限公司 | Insulated gate bipolar transistor, manufacturing method, electronic device, and storage medium |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20090121 |
|
| PA0201 | Request for examination | ||
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20101001 Patent event code: PE09021S01D |
|
| E601 | Decision to refuse application | ||
| PE0601 | Decision on rejection of patent |
Patent event date: 20110531 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20101001 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |
|
| E601 | Decision to refuse application | ||
| PE0601 | Decision on rejection of patent |
Patent event date: 20110624 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20101001 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |