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KR20100110631A - Method manufacturing of pcram device - Google Patents

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KR20100110631A
KR20100110631A KR1020090029065A KR20090029065A KR20100110631A KR 20100110631 A KR20100110631 A KR 20100110631A KR 1020090029065 A KR1020090029065 A KR 1020090029065A KR 20090029065 A KR20090029065 A KR 20090029065A KR 20100110631 A KR20100110631 A KR 20100110631A
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KR
South Korea
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pattern
phase change
lower electrode
insulating pattern
insulating
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Withdrawn
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KR1020090029065A
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Korean (ko)
Inventor
김민석
윤효섭
Original Assignee
주식회사 하이닉스반도체
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Publication date
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Abstract

본 발명은 상변화 기억 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 하부전극이 형성된 반도체기판 상에 제1절연막을 형성하는 단계와, 상기 제1절연막을 식각하여 상기 하부전극 부분을 노출시키면서 일정한 간격으로 이격하는 라인 타입의 제1절연패턴을 형성하는 단계와, 상기 라인 타입의 제1절연패턴들 사이에 라인 타입의 제2절연패턴을 형성하는 단계와, 상기 제1절연패턴 및 제2절연패턴 상에 제1절연패턴과 수직한 방향에 따라 상기 하부전극 부분을 노출시키면서 일정한 간격으로 이격하는 라인 타입의 마스크패턴을 형성하는 단계와, 상기 라인 타입의 마스크패턴에 의해 노출된 제2절연패턴 부분을 선택적으로 식각하여 상기 하부전극 부분을 노출시키는 홀을 형성하는 단계와, 상기 마스크패턴을 제거하는 단계 및 상기 홀 내에 상변화 물질을 매립하는 단계를 포함한다.The present invention discloses a method of manufacturing a phase change memory device. The disclosed method may include forming a first insulating layer on a semiconductor substrate on which a lower electrode is formed, and etching the first insulating layer to expose the lower electrode portion and spaced apart at regular intervals to form a first insulating pattern. Forming a second insulating pattern between the first insulating patterns of the line type, a direction perpendicular to the first insulating pattern on the first insulating pattern and the second insulating pattern; Forming a mask pattern of a line type spaced at regular intervals while exposing the lower electrode part, and selectively etching the second insulating pattern part exposed by the line type mask pattern to form the lower electrode part; Forming a hole for exposing, removing the mask pattern, and embedding a phase change material in the hole.

Description

상변화 기억 소자의 제조방법{Method manufacturing of PCRAM device}Method of manufacturing phase change memory device {Method manufacturing of PCRAM device}

본 발명은 상변화 기억 소자의 제조방법에 관한 것으로, 보다 상세하게는, 안정적인 상변화막을 형성할 수 있는 상변화 기억 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a phase change memory device, and more particularly, to a method for manufacturing a phase change memory device capable of forming a stable phase change film.

현재, 비휘발성 기억 소자의 특성을 가지면서 고집적화가 가능하며, 구조의 단순함을 갖는 상변화 기억 소자(Phase Change RAM: PCRAM)에 대한 연구가 활발히 진행되고 있다.At present, research on phase change RAM (PCRAM), which is highly integrated with characteristics of nonvolatile memory devices and has a simple structure, is being actively conducted.

상기 상변화 기억 소자는, 하부전극과 상부전극 사이의 전류 흐름을 통해서 상기 전극들 사이에 개재된 상변화막이 결정 상태에서 비정질 상태로 상변화가 일어나는 것으로부터 두 개의 상 차이가 전기적인 저항 변화로 표현되어 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보가 '1'인지 또는 '0'인지 판별하는 기억 소자이다.In the phase change memory device, the phase change film interposed between the electrodes through the current flow between the lower electrode and the upper electrode from the crystalline state to the amorphous state from the two phase difference between the electrical resistance change It is a memory device that is expressed and determines whether information stored in a cell is '1' or '0' by using resistance difference between crystalline and amorphous.

일반적으로, 상기 상변화 기억 소자의 상변화막은 하부전극과 상부전극과 콘택되게 형성되며, 상부전극과 동일하게 라인 타입으로 형성된다.In general, the phase change film of the phase change memory device is formed in contact with the lower electrode and the upper electrode, and is formed in the same line type as the upper electrode.

한편, 반도체 소자의 고집적화로 인하여 상변화 소자의 크기가 점점 작아짐에 따라 상기 상변화막의 크기 또한 작아지고 있다. 이처럼, 상변화막의 크기가 점 점 작아지게 되면서 상변화막의 패터닝을 위한 공정에 한계가 발생하게 되고, 이로 인해, 소망하는 상변화막을 얻기가 매우 힘들다.On the other hand, as the size of the phase change device is gradually reduced due to the high integration of the semiconductor device, the size of the phase change film is also reduced. As such, as the size of the phase change film becomes smaller and smaller, a limitation occurs in the process for patterning the phase change film, and thus, it is very difficult to obtain a desired phase change film.

본 발명은 안정적인 상변화막을 형성할 수 있는 상변화 기억 소자의 제조방법을 제공함에 그 목적이 있다.It is an object of the present invention to provide a method for manufacturing a phase change memory device capable of forming a stable phase change film.

본 발명은, 하부전극이 형성된 반도체기판 상에 제1절연막을 형성하는 단계; 상기 제1절연막을 식각하여 상기 하부전극 부분을 노출시키면서 일정한 간격으로 이격하는 라인 타입의 제1절연패턴을 형성하는 단계; 상기 라인 타입의 제1절연패턴들 사이에 라인 타입의 제2절연패턴을 형성하는 단계; 상기 제1절연패턴 및 제2절연패턴 상에 제1절연패턴과 수직한 방향에 따라 상기 하부전극 부분을 노출시키면서 일정한 간격으로 이격하는 라인 타입의 마스크패턴을 형성하는 단계; 상기 라인 타입의 마스크패턴에 의해 노출된 제2절연패턴 부분을 선택적으로 식각하여 상기 하부전극 부분을 노출시키는 홀을 형성하는 단계; 상기 마스크패턴을 제거하는 단계; 및 상기 홀 내에 상변화 물질을 매립하는 단계;를 포함하는 상변화 기억 소자의 제조방법을 제공한다.The present invention includes forming a first insulating film on a semiconductor substrate on which a lower electrode is formed; Etching the first insulating layer to form a first insulating pattern of a line type spaced apart at regular intervals while exposing the lower electrode portion; Forming a second insulating pattern of a line type between the first insulating patterns of the line type; Forming a mask pattern of a line type on the first insulating pattern and the second insulating pattern and exposing the lower electrode portion at regular intervals while exposing the lower electrode portion in a direction perpendicular to the first insulating pattern; Selectively etching a portion of the second insulating pattern exposed by the line type mask pattern to form a hole exposing the lower electrode portion; Removing the mask pattern; And filling a phase change material in the hole.

여기서, 상기 하부전극은 홀 내에 링 타입으로 형성하는 것을 특징으로 한다.Herein, the lower electrode may be formed in a ring type in a hole.

상기 하부전극은 홀 내에 매립된 형태로 형성하는 것을 특징으로 한다.The lower electrode may be formed to be embedded in a hole.

상기 제1절연패턴은 질화막 계열의 막으로 형성하는 것을 특징으로 한다.The first insulating pattern may be formed of a nitride film-based film.

상기 제1절연패턴은 500∼1000Å 두께로 형성하는 것을 특징으로 한다.The first insulating pattern is formed to a thickness of 500 ~ 1000Å.

상기 제2절연패턴은 HDP막, BPSG막, SOD막 및 PE-TEOS막 중 선택되는 어느 하나의 산화막으로 형성하는 것을 특징으로 한다.The second insulating pattern may be formed of any one oxide film selected from an HDP film, a BPSG film, an SOD film, and a PE-TEOS film.

상기 제1절연패턴은 500∼1000Å 두께로 형성하는 것을 특징으로 한다.The first insulating pattern is formed to a thickness of 500 ~ 1000Å.

상기 상변화 물질을 매립하는 단계 후, 상기 상변화 물질 상에 상부전극과 하드마스크패턴의 적층패턴을 형성하는 단계;를 더 포함하는 것을 특징으로 한다.After the filling of the phase change material, forming a stacked pattern of an upper electrode and a hard mask pattern on the phase change material;

상기 하드마스크패턴은 질화막으로 형성하는 것을 특징으로 한다.The hard mask pattern may be formed of a nitride film.

본 발명은 라인 타입의 절연패턴 및 마스크패턴을 사용하여 상변화막 형성 공정을 수행함으로써, 각각의 하부전극과 콘택하는 상변화막을 형성할 수 있다.According to the present invention, a phase change film forming process may be performed using a line type insulating pattern and a mask pattern to form a phase change film contacting each lower electrode.

따라서, 본 발명은 라인 타입의 상변화막을 형성하는 경우에 비해 오정렬 현상을 억제할 수 있고, 그래서, 상변화 기억 소자의 전류 특성 향상을 기대할 수 있다.Therefore, the present invention can suppress the misalignment phenomenon as compared with the case of forming the line type phase change film, and therefore, it is expected to improve the current characteristics of the phase change memory element.

또한, 본 발명은 패터닝 공정으로 상변화막 형성 공정을 수행함으로써, 노광 공정의 한계 없이 작은 크기의 상변화 패턴을 형성할 수 있다.In addition, the present invention can form a phase change pattern of a small size without the limitation of the exposure process by performing a phase change film forming process by a patterning process.

본 발명은 라인 타입의 패터닝 공정을 통하여 상변화막이 형성되는 홀 영역을 형성한 후, 상기 홀 내에 상변화막을 형성한다.The present invention forms a hole region in which a phase change film is formed through a line type patterning process, and then forms a phase change film in the hole.

바람직하게는, 라인 타입의 제1절연패턴과 제2절연패턴을 형성하고, 상기 제 1절연패턴과 수직한 방향에 따라 마스크패턴을 형성한 후, 상기 홀 영역에 형성된 제2절연패턴 부분을 선택적으로 식각하여, 이를 통해, 안정적인 홀을 형성하고, 상기 홀 내에 상변화막을 형성한다.Preferably, the first insulating pattern and the second insulating pattern of a line type are formed, and a mask pattern is formed in a direction perpendicular to the first insulating pattern, and then the second insulating pattern portion formed in the hole region is selectively selected. By etching, through this, to form a stable hole, to form a phase change film in the hole.

상기의 방법에 의하면, 각각의 하부전극과 콘택하는 각각의 상변화막을 형성할 수 있게 되어 하부전극과 상변화막간의 오정렬을 억제할 수 있고, 이를 통해, 하부전극과 상변화막 간의 안정적인 콘택을 확보할 수 있다.According to the above method, it is possible to form a respective phase change film in contact with each of the bottom electrodes, thereby suppressing misalignment between the bottom electrode and the phase change film, thereby providing a stable contact between the bottom electrode and the phase change film. It can be secured.

또한, 본 발명은 소자의 고집적화로 인하여 홀의 크기가 점점 작아지게 되더라도 라인 타입의 패터닝 공정을 통하여 소망하는 크기의 상변화막을 형성할 수 있다.In addition, the present invention can form a phase change film of a desired size through a line type patterning process even if the size of the hole becomes smaller due to the higher integration of the device.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1g는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 평면도이고, 도 2a 내지 도 2g는 도 1a 내지 도 1g의 X-X'선을 따라 절단한 공정별 단면도로서, 이를 참조하여 설명하도록 한다.1A to 1G are plan views illustrating processes of manufacturing a phase change memory device according to an exemplary embodiment of the present invention, and FIGS. 2A to 2G are cut along the line X-X ′ of FIGS. 1A to 1G. As a cross-sectional view by process, it will be described with reference to this.

도 1a 및 도 2a를 참조하면, 활성영역(110)을 포함하는 반도체기판(100) 상에 산화막(120)을 형성한 후, 상기 산화막(120)을 식각하여 상기 반도체기판의 활성영역(110) 표면 부분을 노출시키는 홀을 형성한다. 그런다음, 상기 홀이 형성된 반도체기판에 SEG 공정 및 이온주입 공정을 수행하여 상기 홀 내에 스위칭 소자인 수직 PN 다이오드(130)를 형성한다. 1A and 2A, after an oxide film 120 is formed on a semiconductor substrate 100 including an active region 110, the oxide film 120 is etched to form an active region 110 of the semiconductor substrate. Form a hole exposing the surface portion. Then, a SEG process and an ion implantation process are performed on the hole-formed semiconductor substrate to form a vertical PN diode 130 as a switching element in the hole.

다음으로, 상기 수직 PN 다이오드(130)의 표면 상에 콘택 저항 감소를 위한 금속실리사이드막(131)을 형성한 후, 상기 금속실리사이드막(131)을 포함한 산화막 (120)상에 제1질화막(141)을 형성한다. 이어서, 상기 제1질화막(141)을 식각하여 금속실리사이드막(131)의 표면 부분을 노출시키는 콘택홀을 형성한 후, 상기 콘택홀 내에 히터 역할을 하는 하부전극(150)을 형성한다. 상기 하부전극(150)은 콘택홀 내에 링 타입으로 형성하거나, 콘택홀 내에 매립된 형태로 형성한다. 바람직하게는, 도 1a에 도시된 바와 같이, 상기 하부전극(150)은 콘택홀 내에 링 타입으로 형성한다. 상기 링 타입의 하부전극(150)을 절연시키기 위해 콘택홀 내에 제2질화막(142)을 형성한다.Next, after the metal silicide layer 131 is formed on the surface of the vertical PN diode 130 to reduce contact resistance, the first nitride layer 141 is formed on the oxide layer 120 including the metal silicide layer 131. ). Subsequently, the first nitride layer 141 is etched to form a contact hole exposing a surface portion of the metal silicide layer 131, and then a lower electrode 150 is formed in the contact hole. The lower electrode 150 may be formed in a ring type in the contact hole or may be embedded in the contact hole. Preferably, as shown in FIG. 1A, the lower electrode 150 is formed in a contact hole in a ring type. A second nitride film 142 is formed in the contact hole to insulate the ring type lower electrode 150.

도 1b 및 도 2b를 참조하면, 상기 하부전극(150)을 포함한 제1질화막(141) 및 제2질화막(142) 상에 제1절연막을 증착한 후, 상기 제1절연막을 식각하여 상기 하부전극(150) 부분을 노출시키면서 일정한 간격으로 이격하는 라인 타입의 제1절연패턴(161)을 500∼1000Å 두께로 형형성한다. 바람직하게는, 상기 제1절연패턴(161)은 질화막 계열의 막을 사용하고, 상기 활성영역(110)의 수직한 방향에 따라 라인 타입으로 형성한다.1B and 2B, after depositing a first insulating layer on the first nitride layer 141 and the second nitride layer 142 including the lower electrode 150, the first insulating layer is etched to etch the lower electrode. The first insulating pattern 161 of the line type spaced apart at regular intervals while exposing the portion 150 is formed to have a thickness of 500 to 1000 Å. Preferably, the first insulating pattern 161 is formed of a nitride film-based film, and is formed in a line type in a vertical direction of the active region 110.

도 1c 및 도 2c를 참조하면, 상기 제1절연패턴(161)에 의해 노출된 하부전극(150) 부분이 매립되도록 제1절연패턴(161) 상에 제2절연막을 증착한 후, 상기 제1절연패턴(161)이 노출될 때까지 상기 제2절연막에 평탄화 공정을 수행하여 상기 라인 타입의 제1절연패턴(161)들 사이에 라인 타입의 제2절연패턴(162)을 500∼1000Å 두께로 형성한다. 상기 제2절연패턴(162)은 HDP막, BPSG막, SOD막 및 PE-TEOS막 중 선택되는 어느 하나의 산화막으로 형성한다. 1C and 2C, after depositing a second insulating layer on the first insulating pattern 161 to fill a portion of the lower electrode 150 exposed by the first insulating pattern 161, the first insulating pattern 161 is deposited. The planarization process is performed on the second insulating layer until the insulating pattern 161 is exposed, so that the line type second insulating pattern 162 is 500-1000 Å thick between the line-type first insulating patterns 161. Form. The second insulating pattern 162 is formed of any one oxide film selected from an HDP film, a BPSG film, an SOD film, and a PE-TEOS film.

도 1d 및 도 2d를 참조하면, 상기 제1절연패턴(161) 및 제2절연패턴(162) 상에 제1절연패턴(161)과 수직한 방향에 따라 상기 하부전극(150) 부분을 노출시키면서 일정한 간격으로 이격하는 라인 타입의 마스크패턴(170)을 형성한다. 바람직하게, 상기 마스크패턴(170)은 상기 반도체기판의 활성영역(110) 방향에 따라 상기 활성영역 이외의 영역 부분을 가리는 라인 타입으로 형성한다. 1D and 2D, the lower electrode 150 is exposed on the first insulating pattern 161 and the second insulating pattern 162 in a direction perpendicular to the first insulating pattern 161. A line type mask pattern 170 spaced at regular intervals is formed. Preferably, the mask pattern 170 is formed in a line type to cover regions other than the active region in the direction of the active region 110 of the semiconductor substrate.

도 1e 및 도 2e를 참조하면, 상기 라인 타입의 마스크패턴(170)에 의해 노출된 제2절연패턴(162) 부분을 선택적으로 식각하여 상기 하부전극(150) 부분을 노출시키는 홀을 형성한다. 그런다음, 상기 마스크패턴을 제거한다.1E and 2E, a portion of the second insulating pattern 162 exposed by the line type mask pattern 170 is selectively etched to form a hole exposing a portion of the lower electrode 150. Then, the mask pattern is removed.

여기서, 상기 식각 공정시 질화막 계열의 막으로 구성된 제1절연패턴(161)과 산화막 계열의 막으로 구성된 제2절연패턴(162) 간의 식각 선택비에 의해 상기 제2절연패턴(162) 부분만 선택적으로 식각이 이루어지게 되고, 그래서, 상기 하부전극 부분을 노출시키는 홀이 형성된다, 상기 홀은 후속의 상변화막이 형성되는 영역이다.Here, in the etching process, only a portion of the second insulating pattern 162 is selectively selected by an etching selectivity between the first insulating pattern 161 including the nitride film and the second insulating pattern 162 including the oxide film. Etching is performed, so that a hole for exposing the lower electrode portion is formed. The hole is a region where a subsequent phase change film is formed.

도 1f 및 도 2f를 참조하면, 상기 홀 내에 상변화물질을 매립시킨 후, 상기 상변화물질을 평탄화시켜 상기 홀 내에 상변화막(180)을 형성한다. 1F and 2F, after filling a phase change material in the hole, the phase change material is planarized to form a phase change layer 180 in the hole.

여기서, 상기 상변화막(180)은 홀 내에 매립된 형태로 형성됨으로써, 라인 타입이 아닌 홀 타입으로 형성하게 되므로, 이로 인해, 상변화막들의 크기는 모두 균일하다. 또한, 상변화막을 하부전극 상부에 오정렬 현상없이 형성할 수 있다. In this case, the phase change layer 180 is formed in a hole to form a hole type, not a line type, and thus, the size of the phase change layers is all uniform. In addition, the phase change film may be formed on the lower electrode without misalignment.

도 1g 및 도 2g를 참조하면, 상기 상변화막(180)이 형성된 기판 전면 상에 상부전극 물질인 티타늄질화막을 증착한 후, 상기 상부전극 물질 상에 질화막 계열 의 하드마스크패턴(192)을 형성한다. 그런다음, 상기 하드마스크패턴(192)을 이용하여 상기 상부전극 물질을 식각하여 상기 상변화막(180)과 콘택하는 상부전극(191)을 형성한다.Referring to FIGS. 1G and 2G, a titanium nitride film, which is an upper electrode material, is deposited on the entire surface of the substrate on which the phase change film 180 is formed, and then a hard mask pattern 192 is formed on the upper electrode material. do. Then, the upper electrode material is etched using the hard mask pattern 192 to form an upper electrode 191 in contact with the phase change layer 180.

이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 실시예에 따른 상변화 기억 소자를 제조한다.Subsequently, although not shown, a series of subsequent known processes are sequentially performed to manufacture a phase change memory device according to an exemplary embodiment of the present invention.

전술한 바와 같이, 본 발명은 제1절연패턴과 제2절연패턴 및 마스크패턴을 사용하여 상변화막 형성 공정을 수행함으로써, 안정적인 상변화막을 형성할 수 있다.As described above, the present invention may form a stable phase change film by performing a phase change film forming process using the first insulating pattern, the second insulating pattern, and the mask pattern.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다. As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1a 내지 도 1g는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 평면도.1A to 1G are process plan views illustrating a method of manufacturing a phase change memory device according to an exemplary embodiment of the present invention.

도 2a 내지 도 2g는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.2A to 2G are cross-sectional views illustrating processes for manufacturing a phase change memory device according to an exemplary embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100: 반도체기판 110: 활성영역100: semiconductor substrate 110: active region

120: 산화막 130: 수직 PN 다이오드120: oxide film 130: vertical PN diode

141: 제1질화막 142: 제2질화막141: first nitride film 142: second nitride film

150: 하부전극 161: 제1절연패턴150: lower electrode 161: first insulating pattern

162: 제2절연패턴 170: 마스크패턴162: second insulating pattern 170: mask pattern

180: 상변화막 191: 상부전극180: phase change film 191: upper electrode

192: 하드마스크패턴192: hard mask pattern

Claims (9)

하부전극이 형성된 반도체기판 상에 제1절연막을 형성하는 단계;Forming a first insulating layer on the semiconductor substrate on which the lower electrode is formed; 상기 제1절연막을 식각하여 상기 하부전극 부분을 노출시키면서 일정한 간격으로 이격하는 라인 타입의 제1절연패턴을 형성하는 단계;Etching the first insulating layer to form a first insulating pattern of a line type spaced apart at regular intervals while exposing the lower electrode portion; 상기 라인 타입의 제1절연패턴들 사이에 라인 타입의 제2절연패턴을 형성하는 단계;Forming a second insulating pattern of a line type between the first insulating patterns of the line type; 상기 제1절연패턴 및 제2절연패턴 상에 제1절연패턴과 수직한 방향에 따라 상기 하부전극 부분을 노출시키면서 일정한 간격으로 이격하는 라인 타입의 마스크패턴을 형성하는 단계;Forming a mask pattern of a line type on the first insulating pattern and the second insulating pattern and exposing the lower electrode portion at regular intervals while exposing the lower electrode portion in a direction perpendicular to the first insulating pattern; 상기 라인 타입의 마스크패턴에 의해 노출된 제2절연패턴 부분을 선택적으로 식각하여 상기 하부전극 부분을 노출시키는 홀을 형성하는 단계;Selectively etching a portion of the second insulating pattern exposed by the line type mask pattern to form a hole exposing the lower electrode portion; 상기 마스크패턴을 제거하는 단계; 및Removing the mask pattern; And 상기 홀 내에 상변화 물질을 매립하는 단계;Embedding a phase change material in the hole; 를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.Method of manufacturing a phase change memory device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 하부전극은 홀 내에 링 타입으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.And the lower electrode is formed in a hole in a ring type. 제 1 항에 있어서,The method of claim 1, 상기 하부전극은 홀 내에 매립된 형태로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.And the lower electrode is formed in a form buried in the hole. 제 1 항에 있어서,The method of claim 1, 상기 제1절연패턴은 질화막 계열의 막으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.And the first insulating pattern is formed of a nitride film-based film. 제 1 항에 있어서,The method of claim 1, 상기 제1절연패턴은 500∼1000Å 두께로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.And the first insulating pattern is formed to a thickness of 500 to 1000 kHz. 제 1 항에 있어서,The method of claim 1, 상기 제2절연패턴은 HDP막, BPSG막, SOD막 및 PE-TEOS막 중 선택되는 어느 하나의 산화막으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.And the second insulating pattern is formed of any one of an oxide film selected from an HDP film, a BPSG film, a SOD film, and a PE-TEOS film. 제 1 항에 있어서,The method of claim 1, 상기 제1절연패턴은 500∼1000Å 두께로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.And the first insulating pattern is formed to a thickness of 500 to 1000 kHz. 제 1 항에 있어서,The method of claim 1, 상기 상변화 물질을 매립하는 단계 후,After filling the phase change material, 상기 상변화 물질 상에 상부전극과 하드마스크패턴의 적층패턴을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.And forming a stacked pattern of an upper electrode and a hard mask pattern on the phase change material. 제 8 항에 있어서,The method of claim 8, 상기 하드마스크패턴은 질화막으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.And the hard mask pattern is formed of a nitride film.
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