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KR20100118884A - Semiconductor package for embedding semiconductor chip and the method for manufacturing the same - Google Patents

Semiconductor package for embedding semiconductor chip and the method for manufacturing the same Download PDF

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KR20100118884A
KR20100118884A KR1020090037816A KR20090037816A KR20100118884A KR 20100118884 A KR20100118884 A KR 20100118884A KR 1020090037816 A KR1020090037816 A KR 1020090037816A KR 20090037816 A KR20090037816 A KR 20090037816A KR 20100118884 A KR20100118884 A KR 20100118884A
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KR
South Korea
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semiconductor chip
circuit pattern
pattern layer
metal sheet
sheet
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KR1020090037816A
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Korean (ko)
Inventor
홍성택
이진우
Original Assignee
삼성테크윈 주식회사
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Publication date
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Abstract

반도체 칩을 내장하는 반도체 패키지와, 이를 제조하는 방법을 개시한다. 본 발명은 (a) 내부 회로 패턴층이 형성된 코어재상에 반도체 칩을 플립칩 본딩하는 단계;와, (b) 코어재상에 본딩 쉬트를 레이업하는 단계;와 (c) 회로 패턴층에 범프를 가지는 금속 쉬트를 라미네이팅하는 단계;와, (d) 범프를 가지는 금속 쉬트를 패턴화하여 금속 쉬트에 외부 회로 패턴층을 형성하는 단계;를 포함하는 것으로서, 코어재와 반도체 칩을 먼저 플립칩 기술을 이용하여서 접합하여 임베딩하여, 반도체 칩의 인풋/아웃풋 패드(I/O pad) 및 피치 사이즈에 영항을 받지 않으며, 저온 저압 및 라미네이팅 공법을 적용할 수 있는 본딩 쉬트와 같은 접착 물질을 이용하여 반도체 칩의 손상을 최소화하는 공정으로 진행할 수 있다. Disclosed are a semiconductor package containing a semiconductor chip and a method of manufacturing the same. The present invention provides a method for fabricating a semiconductor chip comprising: (a) flip chip bonding a semiconductor chip on a core material having an internal circuit pattern layer; (b) laying up a bonding sheet on the core material; and (c) bumping the circuit pattern layer. Laminating the metal sheet having the bumps; and (d) patterning the metal sheet having the bumps to form an external circuit pattern layer on the metal sheet, wherein the core material and the semiconductor chip are first subjected to flip chip technology. It is bonded and embedded by using, and is not affected by the input / output pad (I / O pad) and the pitch size of the semiconductor chip, and the semiconductor chip using an adhesive material such as a bonding sheet to which low temperature low pressure and laminating method can be applied May proceed to a process to minimize damage.

Description

반도체 칩을 내장하는 반도체 패키지와, 이를 제조하는 방법{Semiconductor package for embedding semiconductor chip and the method for manufacturing the same}Semiconductor package for embedding semiconductor chip and method for manufacturing the same

본 발명은 반도체 칩을 내장하는 반도체 칩에 관한 것으로서, 보다 상세하게는 본딩 쉬트와, 범프를 가지는 쉬트를 이용하여 반도체 칩을 내장하여서 반도체 칩의 손상을 방지한 반도체 칩을 내장하는 반도체 패키지와, 이를 제조하는 방법에 관한 것이다. The present invention relates to a semiconductor chip incorporating a semiconductor chip, and more particularly, to a semiconductor package incorporating a semiconductor chip using a bonding sheet, a sheet having a bump, and preventing damage to the semiconductor chip. It relates to a method of manufacturing the same.

통상적으로 반도체 칩을 임베딩(embedding)하는 것은 인쇄회로기판의 고밀도 실장하기 위한 기술로서, 인쇄회로기판을 다층 구조로 함과 동시에, 그 내부에 반도체 칩을 내장하는 기술로 잘 알려져 있다.In general, embedding a semiconductor chip is a technique for high-density mounting of a printed circuit board, and is well known as a technique for embedding a semiconductor chip inside the multilayered structure of the printed circuit board.

액티브 소자로서 반도체 칩을 임베딩한 회로 기판은 빠른 응답 속도를 구현, 전기적 성능의 향상으로 반도체 패키지의 제품군의 고성능 구현이 가능하다. 이는 고밀도 실장 구조를 가지는 기판의 부품 집적도를 향상시키고, 보다 빠른 응답 속도 구현으로 고속 클럭 주파수 영역대를 가지는 전자 기기의 기판으로도 적용가능하다. 전자 기기의 멀티미디어화, 디지털 컨버어젼스화가 진행됨에 따라 대용량의 정보를 빠르게 처리하기 위해서 시스템내의 클럭 주파수는 날로 증가하고 있다. Circuit boards incorporating semiconductor chips as active devices can achieve high response speeds and improve electrical performance, enabling high-performance implementations of the family of semiconductor packages. This improves component integration of a substrate having a high density mounting structure, and is applicable to a substrate of an electronic device having a high clock frequency range due to a faster response speed. As multimedia and digital convergence of electronic devices are progressing, clock frequencies in a system are increasing day by day to rapidly process large amounts of information.

종래의 반도체 칩을 내장하는 반도체 패키지의 제조 방법은 마이크로 드릴을 이용하여 코어재를 펀칭하고, 반도체 칩을 코어재 내부에 임베딩한 다음 RCC(resin coated Cu foil)와 같은 소재를 라미네이팅하게 된다. In the conventional method of manufacturing a semiconductor package incorporating a semiconductor chip, the core material is punched using a micro drill, the semiconductor chip is embedded in the core material, and then a material such as a resin coated Cu foil (LAC) is laminated.

이와는 다른 방법으로는 인쇄회로기판에 내장한 반도체 칩의 패드 전극을 노출시키는 방법이 있으며, 이는 접착제를 이용하여 반도체 칩을 기판에 접착한 후에 레이저 가공에 의하여 패드 전극의 바로 위에 비아 홀(via hole)을 형성하여 임베딩하는 방식이다. Another method is to expose a pad electrode of a semiconductor chip embedded in a printed circuit board, which is a via hole directly on the pad electrode by laser processing after the semiconductor chip is bonded to the substrate using an adhesive. ) And embedding them.

또 다른 방법으로는 플립칩 본딩 기술을 이용하여 반도체 칩을 코어재에 먼저 접합한 후에 절연체를 라미네이팅하여 내부에 임베딩한다. 이후, 레이저 드릴과, 메탈라이제이션(metallization)을 이용하여 내장된 반도체 칩 패드와 외부 패턴을 연결하는 방식이다.In another method, a semiconductor chip is first bonded to a core material by using a flip chip bonding technique, and then an insulator is laminated and embedded therein. Subsequently, a laser drill and a metallization method are used to connect the embedded semiconductor chip pad and an external pattern.

그런데, 종래의 액티브 반도체 칩 내장형 기판을 제조함에 있어, 반도체 칩을 기판에 임베딩한 이후에 외부 전극을 형성하기 위하여 레이저 드릴 프로세스를 이용하였다. 이러한 레이저 드릴 프로세스는 자외선 레이저로 구리박을 제거하고, 이후에 CO2 레이저를 이용하여 임베딩된 절연체 수지를 드릴하는 것이다. However, in manufacturing a conventional active semiconductor chip embedded substrate, a laser drill process is used to form an external electrode after embedding the semiconductor chip on the substrate. This laser drill process involves removing copper foil with an ultraviolet laser and then drilling the embedded insulator resin using a CO 2 laser.

이러한 레이저 드릴 프로세스의 가장 큰 단점은 장치의 경박단소화 추세 에 따른 Input/Output 패드가 미세 패턴 및 미세 피치일 경우 정확한 정렬을 하기가 어렵고, 또한, 레이저 드릴시 반도체 칩의 전극부 패드가 손상을 입어 반도체 패키 지의 신뢰성에 악영향을 미칠 우려가 있지만, 플립칩 본딩(flip chip bonding) 기술을 이용한 액티브 반도체 칩 내장형 기판은 반도체 칩에 대한 비아 드릴(via drill)은 없지만, 외부 패턴과, 내부 칩 패드의 인터커넥션을 위하여 기판에 레이저 드릴과, 메탈라이제이션을 사용하는데, 이는 복잡한 공정을 거쳐야 하고, 비용 및 시간이 소요되는 도금 공정이 요구되는 단점이 있다. The biggest drawback of this laser drill process is that it is difficult to align correctly when the input / output pads have a fine pattern and a fine pitch according to the trend of light and short reduction of the device. Although there is a risk of adversely affecting the reliability of the semiconductor package, the active semiconductor chip embedded substrate using flip chip bonding technology has no via drill on the semiconductor chip, but there are external patterns and internal chip pads. A laser drill and metallization are used for the substrate for interconnection of the substrate, which requires a complicated process and requires a costly and time-consuming plating process.

또한, 범프를 이용한 기판 제조시 사용되는 프리프레그(prepreg)는 약 100℃ 이상의 고온과, 10kgf 이상의 고압을 요구하게 된다. 이것은 액티브 반도체 칩 내장형 기판을 제작함에 있어서, 고온 고압 및 핫 프레스 공정을 거치게 되고, 반도체 칩의 손상 및 일괄 적층에 따른 공정 소요 시간이 많이 소요된다. In addition, the prepreg used when manufacturing a substrate using bumps requires a high temperature of about 100 ° C. or more and a high pressure of 10 kgf or more. In order to manufacture an active semiconductor chip embedded substrate, high temperature, high pressure, and hot pressing processes are required, and the process takes a long time due to damage and batch stacking of the semiconductor chip.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 반도체 기판과 기판을 플립칩 본딩을 이용하여 미리 접합하여 임베딩하고, 본딩 쉬트를 사용하여 반도체 칩 패키지의 손상을 최소화시키도록 구조와, 이에 따른 방법이 개선된 반도체 칩을 내장하는 반도체 패키지와, 이를 제조하는 방법을 제공하는 것을 주된 과제로 한다. SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and the structure and method according to the method to minimize the damage of the semiconductor chip package by bonding and embedding the semiconductor substrate and the substrate in advance by using flip chip bonding, and using a bonding sheet It is a main problem to provide a semiconductor package containing this improved semiconductor chip and a method of manufacturing the same.

상기와 같은 과제를 달성하기 위하여 본 발명의 일 측면에 따른 반도체 칩을을 내장하는 반도체 패키지의 제조 방법은,In order to achieve the above object, a method of manufacturing a semiconductor package containing a semiconductor chip according to an aspect of the present invention,

(a) 내부 회로 패턴층이 형성된 코어재상에 반도체 칩을 플립칩 본딩하는 단계; (a) flip chip bonding a semiconductor chip on a core material on which an internal circuit pattern layer is formed;

(b) 상기 코어재상에 본딩 쉬트를 레이업하는 단계;(b) laying up a bonding sheet on the core material;

(c) 상기 회로 패턴층에 범프를 가지는 금속 쉬트를 라미네이팅하는 단계; 및(c) laminating a metal sheet having bumps on the circuit pattern layer; And

(d) 상기 범프를 가지는 금속 쉬트를 패턴화하여 상기 금속 쉬트에 외부 회로 패턴층을 형성하는 단계;를 포함한다.(d) patterning the metal sheet having the bumps to form an external circuit pattern layer on the metal sheet.

또한, (a) 단계에서는,In step (a),

베이스 필름의 일면 또는 양면에 금속 호일을 적층하는 단계;Laminating metal foil on one or both sides of the base film;

상기 금속 호일을 패턴화시켜서 내부 회로 패턴층을 형성하는 단계; 및Patterning the metal foil to form an internal circuit pattern layer; And

상기 내부 회로 패턴층상에 반도체 칩을 실장하는 단계;를 포함한다.And mounting a semiconductor chip on the internal circuit pattern layer.

아울러, (c) 단계에서는,In addition, in step (c),

상기 본딩 쉬트의 바깥쪽으로 범프를 가지는 금속 쉬트를 배치하는 단계; Placing a bumpy metal sheet out of the bonding sheet;

상기 본딩 쉬트를 사이에 두고 상기 코어재상에 범프를 가지는 금속 쉬트를 라미네이팅하는 단계; 및Laminating a metal sheet having bumps on the core material with the bonding sheet interposed therebetween; And

상기 본딩 쉬트를 경화시켜서 상기 범프가 상기 내부 회로 패턴층에 연결되는 단계;를 포함한다.Hardening the bonding sheet to connect the bumps to the internal circuit pattern layer.

게다가, 상기 범프를 가지는 금속 쉬트는,In addition, the metal sheet having the bumps,

금속 쉬트를 준비하는 단계;Preparing a metal sheet;

상기 금속 쉬트상에 포토 레지스터층을 패턴화시키는 단계;Patterning a photoresist layer on the metal sheet;

상기 포토 레지스터층 사이에 형성된 패턴공에 도전성 페이스트를 형성시키는 단계;Forming a conductive paste in the pattern hole formed between the photoresist layers;

상기 도전성 페이스트를 소결하는 단계; 및Sintering the conductive paste; And

상기 포토 레지스터층을 박리하는 것에 의하여 금속 쉬트상에 범프를 형성하는 단계;를 포함한다.And forming a bump on the metal sheet by peeling the photoresist layer.

또한, (c) 단계에서는,In step (c),

상기 금속 쉬트를 패턴화하여 외부 회로 패턴층을 형성하고,Patterning the metal sheet to form an external circuit pattern layer,

상기 외부 회로 패턴층은 상기 범프를 통하여 상기 내부 회로 패턴층과 전기적으로 연결된 것을 특징으로 한다.The external circuit pattern layer may be electrically connected to the internal circuit pattern layer through the bumps.

본 발명의 다른 측면에 따른 반도체 칩을 내장하는 반도체 패키지는,A semiconductor package containing a semiconductor chip according to another aspect of the present invention,

베이스 필름과, 상기 베이스 필름상에 부착되며, 내부 회로 패턴층이 형성된 금속 호일을 가지는 코어재;A core material attached to the base film and having a metal foil having an inner circuit pattern layer formed thereon;

상기 내부 회로 패턴층에 플립칩 본딩된 반도체 칩;A semiconductor chip flip-chip bonded to the internal circuit pattern layer;

상기 코어재의 일면 또는 양면에 형성되며, 반도체 칩을 매립하는 본딩 쉬트; 및Bonding sheets formed on one surface or both surfaces of the core material and filling semiconductor chips; And

상기 본딩 쉬트상에 부착되며, 상기 내부 회로 패턴층과 연결된 외부 회로 패턴층을 가지는 금속 쉬트;를 포함한다.And a metal sheet attached to the bonding sheet and having an outer circuit pattern layer connected to the inner circuit pattern layer.

또한, 상기 본딩 쉬트는 열경화성 수지나, 열가소성 수지나, 열경화성+열가소성 혼합수지중 선택된 어느 하나의 고분자 수지를 반경화시킨 절연성의 소재인 것을 특징으로 한다.The bonding sheet may be an insulating material obtained by semi-curing a thermosetting resin, a thermoplastic resin, or any one polymer resin selected from a thermosetting and thermoplastic mixed resin.

더욱이, 상기 금속 쉬트는 외부 회로 패턴층이 형성된 금속 쉬트와, 상기 금속 쉬트상에 형성된 범프를 가지며, Furthermore, the metal sheet has a metal sheet on which an external circuit pattern layer is formed, and bumps formed on the metal sheet,

상기 범프는 외부 회로 패턴층과 전기적으로 연결되며, 본딩 쉬트를 통하여 내부 회로 패턴층과 전기적으로 연결된 것을 특징으로 한다.The bump is electrically connected to the external circuit pattern layer, and is electrically connected to the internal circuit pattern layer through a bonding sheet.

이상의 설명에서와 같이, 본 발명의 반도체 칩을 내장하는 반도체 패키지와, 이를 제조하는 방법은 코어재와 반도체 칩을 먼저 플립칩 기술을 이용하여서 접합하여 임베딩하여, 반도체 칩의 인풋/아웃풋 패드(I/O pad) 및 피치 사이즈에 영항을 받지 않으며, 저온 저압 및 라미네이팅 공법을 적용할 수 있는 본딩 쉬트와 같은 접착 물질을 이용하여 반도체 칩의 손상을 최소화하는 공정으로 진행할 수 있 다. As described above, the semiconductor package containing the semiconductor chip of the present invention, and a method of manufacturing the same, the core material and the semiconductor chip are first bonded and embedded by using a flip chip technology, the input / output pad (I) of the semiconductor chip (I) / O pad) and the pitch size is not affected, it can proceed to the process of minimizing damage to the semiconductor chip by using an adhesive material such as a bonding sheet that can be applied to low temperature low pressure and laminating method.

둘째, 레이저 드릴 프로세스를 이용하지 않으므로, 반도체 칩 외부에 노출되어 있는 인풋/아웃풋 패드의 손상의 우려가 전혀 없고, 범프를 이용하 내부 회로 패턴층과, 외부 회로 패턴층의 인터커넥션 방법으로 드릴 및 적층에 대한 우려를 해결할 수 있다.Second, since the laser drill process is not used, there is no fear of damage to the input / output pads exposed to the outside of the semiconductor chip, and the bumps are drilled and stacked by the interconnection method between the internal circuit pattern layer and the external circuit pattern layer. You can solve your concerns.

셋째, 유연성을 가지는 코어재를 적용한 임베딩 구조로 인하여 두께를 줄일 수 있고, 벤딩성의 용이함으로 3D 디자인을 가지는 반도체 패키지에 적용가능하다.Third, due to the embedding structure applying the flexible core material, the thickness can be reduced, and it is applicable to a semiconductor package having a 3D design due to the ease of bending.

이하, 바람직한 실시예를 첨부 도면에 의거하여 상세히 설명하고자 한다.Hereinafter, preferred embodiments will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 반도체 칩을 내장하는 반도체 패키지의 제조 방법을 각 제조 단계 이후별로 순차적으로 도시한 것이다.1A to 1G sequentially illustrate a method of manufacturing a semiconductor package incorporating a semiconductor chip according to an exemplary embodiment of the present invention after each manufacturing step.

도 1a를 참조하면, 코어재(101)가 마련된다. 상기 코어재(101)는 베이스 필름(102)과, 상기 베이스 필름(101)의 상하부에 형성되는 제 1 금속 호일(103)과, 제 2금속 호일(104)을 포함한다.Referring to FIG. 1A, a core material 101 is provided. The core material 101 includes a base film 102, a first metal foil 103 formed above and below the base film 101, and a second metal foil 104.

상기 베이스 필름(102)은 유연성을 가진 고분자 소재, 예컨대, 폴리이미드 필름이다.상기 제 1 금속 호일(103)과, 제 2 금속 호일(104)은 도전성을 가지는 소재, 예컨대, 구리 호일이다. 상기 제 1 금속 호일(103)은 상기 베이스 필름(101)의 제 1 면에 부착되며, 상기 제 2 금속 호일(103)은 제 1 면과 반대되는 상기 베이스 필름(101)의 제 2 면에 부착된다. The base film 102 is a flexible polymer material, for example, a polyimide film. The first metal foil 103 and the second metal foil 104 are conductive materials, for example, copper foil. The first metal foil 103 is attached to the first side of the base film 101, and the second metal foil 103 is attached to the second side of the base film 101 opposite to the first side. do.

상기 베이스 필름(102)의 양 면에 제 1 금속 호일(103)과, 제 2 금속 호일(104)이 부착된 다음에는 도 1b에 도시된 바와 같이 상기 제 1 금속 호일(103)과, 제 2 금속 호일(104)을 패턴화시키는 것에 의하여 상기 코어재(101)에 내부 회로 패턴층을 형성시키게 된다. After the first metal foil 103 and the second metal foil 104 are attached to both sides of the base film 102, the first metal foil 103 and the second metal foil 103 are shown in FIG. 1B. By patterning the metal foil 104, an internal circuit pattern layer is formed on the core material 101.

이어서, 도 1c에 도시된 바와 같이, 상기 코어재(101) 상에 반도체 칩(105)을 플립칩(flip chip) 본딩시키게 된다. 즉, 상기 코어재(101) 상에 반도체 칩(105)을 정렬한 다음에, 상기 제 1 금속 호일(103)의 패턴화된 전극 패드(106)와, 반도체 칩(105)의 칩 패드(107)을 서로 본딩시키는 것에 의하여 내부 회로 패턴층에 반도체 칩(105)의 실장을 완료하게 된다. Subsequently, as illustrated in FIG. 1C, the semiconductor chip 105 is flip chip bonded onto the core material 101. That is, after the semiconductor chip 105 is aligned on the core material 101, the patterned electrode pad 106 of the first metal foil 103 and the chip pad 107 of the semiconductor chip 105 are aligned. ) Is bonded to each other to complete the mounting of the semiconductor chip 105 on the internal circuit pattern layer.

반도체 칩(105)의 실장이 완료된 다음에는 도 1d에 도시된 바와 같이, 코어재(101) 상에 본딩 쉬트(108,109)를 레이업(lay-up)을 수행한다. 즉, 패턴화된 제 1 금속 호일(103)의 상부쪽에 제 1 본딩 쉬트(108)가 배치되고, 패턴화된 제 1 금속 호일(104)의 하부쪽에 제 2 본딩 쉬트(109)가 배치된다. 상기 제 1 본딩 쉬트(108)와, 제 2 본딩 쉬트(109)는 열경화성 수지나, 열가소성 수지나, 열경화성+열가소성 혼합수지중 선택된 어느 하나의 고분자 수지를 반경화시킨 절연성의 소재이다.After mounting of the semiconductor chip 105 is completed, as shown in FIG. 1D, the bonding sheets 108 and 109 are layed up on the core material 101. That is, the first bonding sheet 108 is disposed on the upper side of the patterned first metal foil 103, and the second bonding sheet 109 is disposed on the lower side of the patterned first metal foil 104. The first bonding sheet 108 and the second bonding sheet 109 are insulating materials obtained by semi-curing a polymer resin selected from a thermosetting resin, a thermoplastic resin, and a thermosetting + thermoplastic mixed resin.

다음으로, 도 1e에 도시된 바와 같이, 상기 제 1 본딩 쉬트(108)의 바깥쪽으로 제 1 범프(112)를 가지는 제 1 금속 쉬트(110)를 배치하고, 상기 제 2 본딩 쉬트(109)의 바깥쪽으로 제 2 범프(113)를 가지는 제 2 금속 쉬트(111)를 배치하게 된다. 상기 제 1 범프(112)를 가지는 제 1 금속 쉬트(110)와, 제 2 범프(113)를 가 지는 제 2 금속 쉬트(111)에 관해서는 추후 도 2a 내지 도 2b를 참조하여 상세하게 설명될 것이다.Next, as shown in FIG. 1E, the first metal sheet 110 having the first bumps 112 is disposed outside the first bonding sheet 108, and the second bonding sheet 109 is disposed. The second metal sheet 111 having the second bumps 113 is disposed outward. The first metal sheet 110 having the first bumps 112 and the second metal sheet 111 having the second bumps 113 will be described in detail later with reference to FIGS. 2A to 2B. will be.

이어서, 도 1f에 도시된 바와 같이, 상기 코어재(101)의 양면에 대하여 제 1 본딩 쉬트(108)와, 제 2 본딩 쉬트(109)를 사이에 두고, 제 1 범프(112)를 가지는 제 1 금속 쉬트(110)와, 제 2 범프(113)를 가지는 제 2 금속 쉬트(111)를 라미네이팅하게 된다. Subsequently, as illustrated in FIG. 1F, the first bonding sheet 108 and the second bonding sheet 109 are interposed with respect to both surfaces of the core material 101, and the first bump 112 has a first bump 112. The first metal sheet 110 and the second metal sheet 111 having the second bumps 113 are laminated.

즉, 코어재(101), 제 1 본딩 쉬트(108), 제 2 본딩 쉬트(109), 제 1 범프(112)를 가지는 제 1 금속 쉬트(110), 제 2 범프(113)를 가지는 제 2 금속 쉬트(111)를 적층한 상태에서 복수의 라미네이션 롤러를 통과시키면서 진공 압착시키게 된다. That is, the second metal having the first metal sheet 110 and the second bump 113 having the core material 101, the first bonding sheet 108, the second bonding sheet 109, and the first bump 112. In the state where the metal sheets 111 are stacked, vacuum lamination is performed while passing through a plurality of lamination rollers.

이어서, 상기 제 1 본딩 쉬트(108)와, 제 2 본딩 쉬트(109)를 경화 공정을 수행하는 것에 의하여 적층을 완료시키게 된다. 이때, 상기 제 1 본딩 쉬트(108)와, 제 2 본딩 쉬트(109)는 100℃ 이하의 저온에서 경화가 되는 소재로 이루어지는 것이 바람직하다. 또한, 상기 제 1 본딩 쉬트(108)와, 제 2 본딩 쉬트(109)는 10kgf 이하의 저압 경화압력이 인가된다.Subsequently, lamination is completed by performing a curing process on the first bonding sheet 108 and the second bonding sheet 109. At this time, the first bonding sheet 108 and the second bonding sheet 109 is preferably made of a material that is cured at a low temperature of 100 ℃ or less. In addition, a low pressure curing pressure of 10 kgf or less is applied to the first bonding sheet 108 and the second bonding sheet 109.

이처럼, 상기 제 1 본딩 시트(108)와, 제 2 본딩 쉬트(109)를 경화시켜서, 상기 제 1 범프(112)와, 제 2 범프(113)를 패턴화된 제 1 금속 호일(103)과, 제 2 금속 호일(104)을 전기적으로 연결시키게 된다.As such, the first bonding sheet 108 and the second bonding sheet 109 are cured to form the first bump 112 and the second bump 113 with the patterned first metal foil 103. The second metal foil 104 is electrically connected.

다음으로, 도 1g에 도시된 바와 같이, 상기 제 1 범프(112)를 가지는 제 1 금속 쉬트(110)와, 제 2 범프(113)를 가지는 제 2 금속 쉬트(111)를 가공하는 것에 의하여 외부 회로 패턴층을 형성하게 된다. Next, as illustrated in FIG. 1G, the outside is formed by processing the first metal sheet 110 having the first bumps 112 and the second metal sheet 111 having the second bumps 113. The circuit pattern layer is formed.

이에 따라, 패턴화된 제 1 금속 호일(103)은 제 1 범프(112)와 연결되고, 상기 제 1 범프(112)는 패턴화된 제 1 금속 쉬트(110)와 연결되어 있다. 또한, 패턴화된 제 2 금속 호일(104)은 제 2 범프(113)와 연결되고, 상기 제 2 범프(113)는 패턴화된 제 2 금속 쉬트(111)와 연결되어 있다.Accordingly, the patterned first metal foil 103 is connected to the first bump 112, and the first bump 112 is connected to the patterned first metal sheet 110. In addition, the patterned second metal foil 104 is connected to the second bump 113, and the second bump 113 is connected to the patterned second metal sheet 111.

도 2a 내지 도 2d는 상기 제 1 범프(112)를 가지는 제 1 금속 쉬트(110)를 제조하기 위한 과정을 단계별로 도시한 것이다.2A through 2D illustrate a step by step process for manufacturing the first metal sheet 110 having the first bumps 112.

이때, 제 2 범프(113)를 가지는 제 2 금속 쉬트(111)를 제조하기 위한 과정은 상기 제 1 범프(112)를 가지는 제 1 금속 쉬트(110)를 제조하는 과정과 동일하므로, 여기서는 생략하기로 한다. In this case, the process for manufacturing the second metal sheet 111 having the second bumps 113 is the same as the process of manufacturing the first metal sheet 110 having the first bumps 112. Shall be.

도 2a를 참조하면, 제 1 금속 쉬트(111)를 마련하게 된다. 상기 제 1 금속 쉬트(111)는 전도성이 우수한 소재, 이를테면, 구리 호일이 바람직하다. Referring to FIG. 2A, a first metal sheet 111 is prepared. The first metal sheet 111 is a material having excellent conductivity, such as copper foil.

제 1 금속 쉬트(111)가 마련된 다음에는 도 2b에 도시된 바와 같이 포토 레지스터층(114)을 패턴화시킨다. 상기 포토 레지스터층(114)이 패턴화된 다음에는 패턴공내에 구리, 금, 은과 같이 도전성 페이스트(115)을 인쇄하게 된다. 이어서, 도 2c에 도시된 바와 같이, 상기 도전성 페이스트(115)를 소정 온도에서 소결하게 된다. 상기 도전성 페이스트(115)이 소정 온도에서 소결된 다음에는 도 2에 도시된 바와 같이, 포토 레지스터층(114)을 박리하게 되면, 상기 제 1 금속 쉬트(110)의 표면에는 제 1 범프(112)가 형성된다. 이에 따라, 상기 제 1 범프(112)는 도 1g에 도시된 바와 같이 패턴화된 제 1 금속 호일(103)과, 패턴화된 제 1 금속 쉬트(110) 이 서로 전기적으로 연결되는 영역에 형성가능하다. 상기 제 1 금속 쉬트(110)상에 제 1 범프(112)를 형성시키는 방법은 이외에도 에칭이나, 증착등 다양한 방법이 있다. After the first metal sheet 111 is provided, the photoresist layer 114 is patterned as shown in FIG. 2B. After the photoresist layer 114 is patterned, the conductive paste 115 is printed in the pattern hole such as copper, gold, and silver. Subsequently, as shown in FIG. 2C, the conductive paste 115 is sintered at a predetermined temperature. After the conductive paste 115 is sintered at a predetermined temperature, as shown in FIG. 2, when the photoresist layer 114 is peeled off, the first bumps 112 may be formed on the surface of the first metal sheet 110. Is formed. Accordingly, the first bump 112 may be formed in a region in which the patterned first metal foil 103 and the patterned first metal sheet 110 are electrically connected to each other, as shown in FIG. 1G. Do. In addition to the method of forming the first bumps 112 on the first metal sheet 110, there are various methods such as etching and deposition.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

도 1a 내지 도 1b는 본 발명의 일 실시예에 따른 반도체 칩을 내장하는 반도체 패키지의 제조 방법을 순차적으로 도시한 것으로서, 1A to 1B sequentially illustrate a method of manufacturing a semiconductor package including a semiconductor chip according to an embodiment of the present invention.

도 1a는 본 발명의 일 실시예에 따른 코어재를 마련한 이후의 상태를 도시한 단면도,Figure 1a is a cross-sectional view showing a state after providing a core material according to an embodiment of the present invention,

도 1b는 도 1a의 금속 호일을 패턴화시킨 이후의 상태를 도시한 단면도,FIG. 1B is a cross-sectional view showing a state after patterning the metal foil of FIG. 1A;

도 1c는 도 1b의 코어재상에 반도체 칩을 플립칩 본딩시킨 이후의 상태를 도시한 단면도, 1C is a cross-sectional view illustrating a state after flip chip bonding a semiconductor chip onto the core material of FIG. 1B;

도 1d는 도 1c의 코어재상에 본딩 쉬트를 레이업한 이후의 상태를 도시한 단면도,1D is a cross-sectional view showing a state after laying up a bonding sheet on the core member of FIG. 1C;

도 1e는 도 1d의 본딩 쉬트의 바깥쪽으로 범프를 가지는 금속 쉬트를 레이업한 이후의 상태를 도시한 단면도,FIG. 1E is a cross-sectional view illustrating a state after laying up a metal sheet having bumps to the outside of the bonding sheet of FIG. 1D;

도 1f는 도 1e의 코어재, 본딩 쉬트, 금속 쉬트를 라미네이팅한 이후의 상태를 도시한 단면도, 1F is a cross-sectional view showing a state after laminating the core material, the bonding sheet, and the metal sheet of FIG. 1E;

도 1g는 도 1f의 금속 쉬트를 가공하여 외부 회로 패턴층을 형성한 이후의 상태를 도시한 단면도,1G is a cross-sectional view showing a state after forming the external circuit pattern layer by processing the metal sheet of FIG. 1F;

도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 제 1 범프를 가지는 제 1 금속 쉬트를 제조하기 위한 과정을 순차적으로 도시한 단면도,2A to 2D are cross-sectional views sequentially illustrating a process for manufacturing a first metal sheet having a first bump according to an embodiment of the present invention;

도 2a는 본 발명의 제 1 금속 쉬트를 마련한 이후의 상태를 도시한 단면도,2A is a cross-sectional view showing a state after providing a first metal sheet of the present invention;

도 2b는 도 2a의 제 1 금속 쉬트상에 포토 레지스터층을 패턴화하고, 도전성 페이스트를 인쇄한 이후의 상태를 도시한 단면도,2B is a cross-sectional view showing a state after patterning a photoresist layer on the first metal sheet of FIG. 2A and printing a conductive paste;

도 2c는 도 2b의 도전성 페이스트를 소결한 이후의 상태를 도시한 단면도,2C is a cross-sectional view showing a state after sintering the conductive paste of FIG. 2B;

도 2d는 도 2c의 제 1 금속 쉬트의 표면에 제 1 범프가 형성된 이후의 상태를 도시한 단면도.FIG. 2D is a cross-sectional view illustrating a state after a first bump is formed on a surface of the first metal sheet of FIG. 2C. FIG.

<도면의 주요 부호에 대한 간단한 설명><Brief description of the major symbols in the drawings>

101...코어재 102...베이스 필름101 core material 102 base film

103...제 1 금속 호일 104...제 2 금속 호일103 ... first metal foil 104 ... second metal foil

105...반도체 칩 108...제 1 본딩 쉬트105 ... Semiconductor Chip 108 ... First Bonding Sheet

109...제 2 본딩 쉬트 110...제 1 금속 쉬트109 ... 2nd bonding sheet 110 ... 1st metal sheet

111...제 2 금속 쉬트 112...제 1 범프111 ... 2nd metal sheet 112 ... 1st bump

113...제 2 범프113 ... 2nd bump

Claims (15)

(a) 내부 회로 패턴층이 형성된 코어재상에 반도체 칩을 플립칩 본딩하는 단계;(a) flip chip bonding a semiconductor chip on a core material on which an internal circuit pattern layer is formed; (b) 상기 코어재상에 본딩 쉬트를 레이업하는 단계;(b) laying up a bonding sheet on the core material; (c) 상기 회로 패턴층에 범프를 가지는 금속 쉬트를 라미네이팅하는 단계; 및(c) laminating a metal sheet having bumps on the circuit pattern layer; And (d) 상기 범프를 가지는 금속 쉬트를 패턴화하여 상기 금속 쉬트에 외부 회로 패턴층을 형성하는 단계;를 포함하는 반도체 칩을 내장하는 반도체 패키지의 제조 방법.(D) patterning the metal sheet having the bumps to form an external circuit pattern layer on the metal sheet; manufacturing method of a semiconductor package containing a semiconductor chip. 제 1 항에 있어서,The method of claim 1, (a) 단계에서는,In step (a), 베이스 필름의 일면 또는 양면에 금속 호일을 적층하는 단계;Laminating metal foil on one or both sides of the base film; 상기 금속 호일을 패턴화시켜서 내부 회로 패턴층을 형성하는 단계; 및Patterning the metal foil to form an internal circuit pattern layer; And 상기 내부 회로 패턴층상에 반도체 칩을 실장하는 단계;를 포함하는 반도체 칩을 내장하는 반도체 패키지의 제조 방법.And mounting a semiconductor chip on the internal circuit pattern layer. 제 2 항에 있어서,The method of claim 2, 상기 베이스 필름은 유연성을 가지는 고분자 필름인 것을 특징으로 하는 반 도체 칩을 내장하는 반도체 패키지의 제조 방법.The base film is a method of manufacturing a semiconductor package containing a semiconductor chip, characterized in that the flexible polymer film. 제 2 항에 있어서,The method of claim 2, 상기 금속 호일은 구리 호일인 것을 특징으로 하는 반도체 칩을 내장하는 반도체 패키지의 제조 방법.The metal foil is a copper foil manufacturing method of a semiconductor package containing a semiconductor chip, characterized in that. 제 1 항에 있어서,The method of claim 1, (b) 단계에서는, In step (b), 상기 본딩 쉬트는 열경화성 수지나, 열가소성 수지나, 열경화성+열가소성 혼합수지중 선택된 어느 하나의 고분자 수지를 반경화시킨 절연성의 소재인 것을 특징으로 하는 반도체 칩을 내장하는 반도체 패키지의 제조 방법.The bonding sheet is a method for manufacturing a semiconductor package containing a semiconductor chip, characterized in that the insulating material obtained by semi-curing any one selected from a thermosetting resin, a thermoplastic resin, and a thermosetting + thermoplastic mixed resin. 제 1 항에 있어서,The method of claim 1, (c) 단계에서는,In step (c), 상기 본딩 쉬트의 바깥쪽으로 범프를 가지는 금속 쉬트를 배치하는 단계; Placing a bumpy metal sheet out of the bonding sheet; 상기 본딩 쉬트를 사이에 두고 상기 코어재상에 범프를 가지는 금속 쉬트를 라미네이팅하는 단계; 및Laminating a metal sheet having bumps on the core material with the bonding sheet interposed therebetween; And 상기 본딩 쉬트를 경화시켜서 상기 범프가 상기 내부 회로 패턴층에 연결되는 단계;를 포함하는 반도체 칩을 내장하는 반도체 패키지의 제조 방법.Hardening the bonding sheet to connect the bumps to the internal circuit pattern layer. 제 6 항에 있어서,The method of claim 6, 상기 본딩 쉬트는 100℃ 이하에서 저온 경화되는 것을 특징으로 하는 반도체 칩을 내장하는 반도체 패키지의 제조 방법.The bonding sheet is a low-temperature curing at 100 ℃ or less manufacturing method of a semiconductor package containing a semiconductor chip. 제 6 항에 있어서,The method of claim 6, 상기 본딩 쉬트는 10kgf 이하의 저압력이 인가되는 것을 특징으로 하는 반도체 칩을 내장하는 반도체 패키지의 제조 방법.The bonding sheet is a manufacturing method of a semiconductor package containing a semiconductor chip, characterized in that a low pressure of 10kgf or less is applied. 제 1 항에 있어서,The method of claim 1, 상기 범프를 가지는 금속 쉬트는,The metal sheet having the bumps, 금속 쉬트를 준비하는 단계;Preparing a metal sheet; 상기 금속 쉬트상에 포토 레지스터층을 패턴화시키는 단계;Patterning a photoresist layer on the metal sheet; 상기 포토 레지스터층 사이에 형성된 패턴공에 도전성 페이스트를 형성시키는 단계;Forming a conductive paste in the pattern hole formed between the photoresist layers; 상기 도전성 페이스트를 소결하는 단계; 및Sintering the conductive paste; And 상기 포토 레지스터층을 박리하는 것에 의하여 금속 쉬트상에 범프를 형성하는 단계;를 포함하는 반도체 칩을 내장하는 회로 기판의 제조 방법.Forming a bump on a metal sheet by peeling the photoresist layer. 제 1 항에 있어서,The method of claim 1, (c) 단계에서는,In step (c), 상기 금속 쉬트를 패턴화하여 외부 회로 패턴층을 형성하고,Patterning the metal sheet to form an external circuit pattern layer, 상기 외부 회로 패턴층은 상기 범프를 통하여 상기 내부 회로 패턴층과 전기적으로 연결된 것을 특징으로 하는 반도체 칩을 내장하는 회로 기판의 제조 방법.And the external circuit pattern layer is electrically connected to the internal circuit pattern layer through the bumps. 베이스 필름과, 상기 베이스 필름상에 부착되며, 내부 회로 패턴층이 형성된 금속 호일을 가지는 코어재;A core material attached to the base film and having a metal foil having an inner circuit pattern layer formed thereon; 상기 내부 회로 패턴층에 플립칩 본딩된 반도체 칩;A semiconductor chip flip-chip bonded to the internal circuit pattern layer; 상기 코어재의 일면 또는 양면에 형성되며, 반도체 칩을 매립하는 본딩 쉬트; 및Bonding sheets formed on one surface or both surfaces of the core material and filling semiconductor chips; And 상기 본딩 쉬트상에 부착되며, 상기 내부 회로 패턴층과 연결된 외부 회로 패턴층을 가지는 금속 쉬트;를 포함하는 반도체 칩을 내장하는 반도체 패키지.And a metal sheet attached to the bonding sheet and having an external circuit pattern layer connected to the internal circuit pattern layer. 제 11 항에 있어서,The method of claim 11, 상기 본딩 쉬트는 열경화성 수지나, 열가소성 수지나, 열경화성+열가소성 혼합수지중 선택된 어느 하나의 고분자 수지를 반경화시킨 절연성의 소재인 것을 특징으로 하는 반도체 칩을 내장하는 반도체 패키지.The bonding sheet is a semiconductor package containing a semiconductor chip, characterized in that the insulating material obtained by semi-curing any one selected from a thermosetting resin, a thermoplastic resin, or a thermosetting + thermoplastic mixed resin. 제 12 항에 있어서,13. The method of claim 12, 상기 본딩 쉬트는 100℃ 이하의 경화 온도를 가지는 것을 특징으로 하는 반도체 칩을 내장하는 반도체 패키지.The bonding sheet is a semiconductor package containing a semiconductor chip, characterized in that having a curing temperature of less than 100 ℃. 제 12 항에 있어서,13. The method of claim 12, 상기 본딩 쉬트는 10kgf 이하의 경화 압력을 가지는 것을 특징으로 하는 반도체 칩을 내장하는 반도체 패키지.The bonding sheet is a semiconductor package containing a semiconductor chip, characterized in that having a curing pressure of less than 10kgf. 제 11 항에 있어서,The method of claim 11, 상기 금속 쉬트는 외부 회로 패턴층이 형성된 금속 쉬트와, 상기 금속 쉬트상에 형성된 범프를 가지며, The metal sheet has a metal sheet on which an external circuit pattern layer is formed and a bump formed on the metal sheet, 상기 범프는 외부 회로 패턴층과 전기적으로 연결되며, 본딩 쉬트를 통하여 내부 회로 패턴층과 전기적으로 연결된 것을 특징으로 하는 반도체 칩을 내장하는 반도체 패키지. And the bumps are electrically connected to the external circuit pattern layer and electrically connected to the internal circuit pattern layer through a bonding sheet.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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