[go: up one dir, main page]

KR20110001586A - Pattern formation method of semiconductor device - Google Patents

Pattern formation method of semiconductor device Download PDF

Info

Publication number
KR20110001586A
KR20110001586A KR1020090059162A KR20090059162A KR20110001586A KR 20110001586 A KR20110001586 A KR 20110001586A KR 1020090059162 A KR1020090059162 A KR 1020090059162A KR 20090059162 A KR20090059162 A KR 20090059162A KR 20110001586 A KR20110001586 A KR 20110001586A
Authority
KR
South Korea
Prior art keywords
metal
film
pattern
damascene pattern
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
KR1020090059162A
Other languages
Korean (ko)
Inventor
권현율
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090059162A priority Critical patent/KR20110001586A/en
Publication of KR20110001586A publication Critical patent/KR20110001586A/en
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 다마신 패턴의 종횡비 증가에 따른 보이드 또는 심의 형성을 방지할 수 있는 반도체 소자의 패턴 형성방법에 관한 것이다.The present invention relates to a method of forming a pattern of a semiconductor device capable of preventing the formation of voids or seams due to an increase in the aspect ratio of the damascene pattern.

본 발명은 다마신 패턴을 포함하는 절연막의 상부에 금속 이온을 주입한 후 이를 산화시켜 금속 성장 방지막을 형성함으로써, 후속 공정에서 다마신 패턴 내부를 매립하는 과정에서 오버행(overhang)이 발생하는 현상을 방지할 수 있다. 이에 따라 본 발명은 다마신 패턴 내부에 금속막을 형성하더라도 다마신 패턴 내부에 보이드 또는 심이 발생하는 현상을 개선할 수 있으므로 반도체 소자의 신뢰성 및 수율을 개선할 수 있다.According to the present invention, a metal growth prevention layer is formed by injecting metal ions into an upper portion of an insulating film including a damascene pattern and then oxidizing the same, thereby overhanging the damascene pattern in a subsequent process. It can prevent. Accordingly, the present invention can improve the phenomenon in which voids or seams are generated in the damascene pattern even when the metal film is formed in the damascene pattern, thereby improving the reliability and yield of the semiconductor device.

보이드, 심, 금속 성장 방지막, 이온 주입, 산화 Void, seam, metal growth barrier, ion implantation, oxidation

Description

반도체 소자의 패턴 형성방법{Manufacturing method of pattern in semiconductor device}Manufacturing method of pattern in semiconductor device

본 발명은 반도체 소자의 패턴 형성방법에 관한 것으로, 특히 다마신(damascene) 방법을 이용한 반도체 소자의 패턴 형성방법에 관한 것이다.The present invention relates to a method of forming a pattern of a semiconductor device, and more particularly to a method of forming a pattern of a semiconductor device using a damascene method.

반도체 소자의 패턴을 형성함에 있어서 다마신(damascene) 방법을 이용하는 방안이 제안된 바 있다,In forming a pattern of a semiconductor device, a method using a damascene method has been proposed.

다마신 방법에 의하면, 반도체 소자의 패턴은 소정 두께의 절연막을 형성한 후 절연막을 식각하여 다수의 콘택홀 또는 트렌치를 포함하는 다마신 패턴을 형성하는 공정, 다마신 패턴 내부를 도전성 물질로 매립하는 공정, 및 도전성 물질 및 절연막을 평탄화하는 공정을 순차적으로 실시함으로써 형성된다. 여기서, 다마신 패턴은 반도체 소자의 패턴이 형성될 영역을 정의한다.According to the damascene method, a pattern of a semiconductor device is formed by forming an insulating film having a predetermined thickness, and then etching the insulating film to form a damascene pattern including a plurality of contact holes or trenches, and filling the interior of the damascene pattern with a conductive material. It is formed by sequentially carrying out the steps and the steps of planarizing the conductive material and the insulating film. Here, the damascene pattern defines a region in which the pattern of the semiconductor device is to be formed.

한편, 반도체 소자의 집적도가 증가함에 따라 반도체 소자의 디자인 룰(design rule)이 감소하고 있다. 이에 따라 반도체 소자의 게이트 라인 및 비트 라인등을 포함하는 다수의 신호 배선들의 폭이 감소하고 있다. 그리고, 특정 신호 배선과 그 하부 구조(예를 들어, 비트 라인과 접합 영역)를 전기적으로 연결시키기 위해 특성 신호 배선과 하부 구조 사이에 형성된 절연막을 관통하는 콘택 플러그의 폭 또한 감소하고 있다. 이와 같이 신호 배선 및 콘택 플러그들을 포함하는 도전성 패턴의 폭을 줄이면, 저항이 증가하므로 이를 해결하기 위해 도전성 패턴의 높이를 증가시키고 있다. On the other hand, as the degree of integration of semiconductor devices increases, design rules of the semiconductor devices decrease. Accordingly, the width of the plurality of signal wires including the gate line and the bit line of the semiconductor device is reduced. In addition, the width of the contact plug penetrating the insulating film formed between the characteristic signal wiring and the substructure in order to electrically connect the specific signal wiring and the substructure thereof (for example, the bit line and the junction region) is also reduced. As such, when the width of the conductive pattern including the signal wires and the contact plugs is reduced, the resistance is increased, and thus the height of the conductive pattern is increased to solve the problem.

상술한 바와 같이 도전성 패턴의 폭을 줄이는 반면, 도전성 패턴의 높이를 증가시키려면 도전성 패턴이 형성될 영역을 정의하는 다마신 패턴(콘택홀 또는 트렌치)의 폭을 줄이고 깊이를 증가시켜야 한다. 즉, 다마신 패턴의 종횡비(aspect ratio)를 증가시켜야 한다.While reducing the width of the conductive pattern as described above, to increase the height of the conductive pattern, it is necessary to reduce the width and increase the depth of the damascene pattern (contact hole or trench) that defines the region in which the conductive pattern is to be formed. In other words, the aspect ratio of the damascene pattern must be increased.

다마신 패턴의 종횡비가 증가하게 되면, 다마신 패턴을 도전성 물질로 매립하는 과정에서 다마신 패턴의 상부 즉, 다마신 패턴의 입구에 오버행(overhang)이 발생하게 된다. 다마신 패턴을 도전성 물질로 매립하는 과정에서 오버행이 커지면서 다마신 패턴의 내부가 완전히 매립되기 전에 다마신 패턴의 입구가 도전성 물질로 막혀 다마신 패턴 내부에 보이드(void) 또는 심(seam)이 발생하게 된다.When the aspect ratio of the damascene pattern is increased, an overhang occurs in the upper portion of the damascene pattern, that is, the inlet of the damascene pattern in the process of embedding the damascene pattern with the conductive material. As the overhang increases in the process of embedding the damascene pattern with the conductive material, the inlet of the damascene pattern is blocked with the conductive material before the inside of the damascene pattern is completely embedded, thereby causing voids or seams inside the damascene pattern. Done.

다마신 패턴 내부에 형성되는 보이드나 심은 반도체 소자의 전기적 특성을 열화시키고 후속 공정에서 불순물의 침투를 용이하게 하여 소자가 오염되는 원인이 되는 등 반도체 소자의 신뢰성 및 수율 저하를 야기한다. 따라서, 소자의 집적도를 지속적으로 증가시키기 위해서는 다마신 패턴의 종횡비 증가에 따른 보이드 또는 심 형성을 방지할 수 있는 기술 개발이 요구된다.Voids or seams formed in the damascene pattern deteriorate the electrical characteristics of the semiconductor device and facilitate the penetration of impurities in subsequent processes, resulting in contamination of the device, leading to a decrease in reliability and yield of the semiconductor device. Therefore, in order to continuously increase the degree of integration of the device, it is required to develop a technology capable of preventing voids or seams due to an increase in the aspect ratio of the damascene pattern.

본 발명은 다마신 패턴의 종횡비 증가에 따른 보이드 또는 심의 형성을 방지할 수 있는 반도체 소자의 패턴 형성방법을 제공한다.The present invention provides a method of forming a pattern of a semiconductor device capable of preventing the formation of voids or seams due to an increase in the aspect ratio of the damascene pattern.

본 발명에 따른 반도체 소자의 패턴 형성방법은 반도체 기판 상에 절연막을 형성하는 단계, 상기 절연막을 식각하여 콘택홀 또는 트렌치를 포함하는 다마신 패턴을 형성하는 단계, 상기 다마신 패턴 및 상기 절연막의 표면에 베리어 메탈을 형성하는 단계, 상기 절연막의 상부에 금속 이온을 주입하여 상기 절연막에 금속 이온 주입부를 형성하는 단계, 상기 금속 이온 주입부 및 상기 금속 이온 주입부 상의 상기 베리어 메탈을 산화시켜 금속 성장 방지막을 형성하는 단계, 상기 다마신 패턴 내부에 금속막을 형성하는 단계, 및 상기 금속막을 포함한 상기 절연막의 표면을 평탄화하는 단계를 포함한다.In the method for forming a pattern of a semiconductor device according to the present invention, forming an insulating film on a semiconductor substrate, etching the insulating film to form a damascene pattern including a contact hole or a trench, the surface of the damascene pattern and the insulating film Forming a barrier metal on the upper surface of the insulating film, forming a metal ion implantation portion on the insulating layer, and oxidizing the barrier metal on the metal ion implantation portion and the metal ion implantation portion Forming a metal film; forming a metal film inside the damascene pattern; and planarizing a surface of the insulating film including the metal film.

상기 베리어 메탈은 티타늄(Ti) 및 티타늄 질화막(TiN)의 적층 구조로 형성된다.The barrier metal is formed of a stacked structure of titanium (Ti) and titanium nitride film (TiN).

상기 금속 이온은 상기 반도체 기판에 대해 기울어진 각으로 주입된다.The metal ions are implanted at an inclined angle with respect to the semiconductor substrate.

상기 금속 이온은 티타늄(Ti) 이온을 포함한다.The metal ions include titanium (Ti) ions.

상기 금속 성장 방지막은 티타늄 산화막을 포함한다.The metal growth prevention film includes a titanium oxide film.

상기 금속 성장 방지막은 티타늄 산화막 및 티타늄 산화 질화막의 적층 구조 로 형성된다.The metal growth prevention film is formed of a laminated structure of a titanium oxide film and a titanium oxynitride film.

상기 다마신 패턴 내부에 금속막을 형성하는 단계에서, 상기 금속막은 상기 금속 성장 방지막의 하부까지 상기 다마신 패턴 내부를 매립하도록 형성된다.In the forming of the metal film inside the damascene pattern, the metal film is formed to fill the damascene pattern to the bottom of the metal growth prevention film.

상기 금속막은 텅스텐을 이용하여 형성한다.The metal film is formed using tungsten.

상기 금속막을 포함한 상기 절연막의 표면을 평탄화하는 단계에서 상기 금속 성장 방지막이 제거된다.The metal growth prevention film is removed in the planarization of the surface of the insulating film including the metal film.

본 발명은 다마신 패턴을 포함하는 절연막의 상부에 금속 이온을 주입한 후 이를 산화시켜 금속 성장 방지막을 형성함으로써, 후속 공정에서 다마신 패턴 내부를 매립하는 과정에서 오버행(overhang)이 발생하는 현상을 방지할 수 있다. 이에 따라 본 발명은 다마신 패턴 내부에 금속막을 형성하더라도 다마신 패턴 내부에 보이드 또는 심이 발생하는 현상을 개선할 수 있으므로 반도체 소자의 신뢰성 및 수율을 개선할 수 있다.According to the present invention, a metal growth prevention layer is formed by injecting metal ions into an upper portion of an insulating film including a damascene pattern and then oxidizing the same, thereby overhanging the damascene pattern in a subsequent process. You can prevent it. Accordingly, the present invention can improve the phenomenon in which voids or seams are generated in the damascene pattern even when the metal film is formed in the damascene pattern, thereby improving the reliability and yield of the semiconductor device.

본 발명은 금속 성장 방지막을 별도의 증착 공정을 통해 형성하는 것이 아니라, 금속 이온을 주입한 후 이를 산화시켜서 형성하므로 금속 성장 방지막에 의해 다마신 패턴에 오버행이 발생하는 현상을 방지할 수 있다. 그 결과, 본 발명은 금속 성장 방지막 형성 후 금속 성장 방지막에 의해 보이드 및 심이 발생하는 현상을 개선할 수 있다.The present invention does not form the metal growth prevention film through a separate deposition process, but is formed by injecting metal ions and then oxidizing the metal growth prevention film, thereby preventing overhangs in the damascene pattern by the metal growth prevention film. As a result, the present invention can improve the phenomenon that voids and seams are generated by the metal growth prevention film after the metal growth prevention film is formed.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 패턴 형성방법을 단계적으로 나타내는 단면도들이다.1A to 1G are cross-sectional views illustrating a method of forming a pattern of a semiconductor device in accordance with the present invention.

도 1a를 참조하면, 반도체 기판(101)상에 절연막(103)을 형성한다.Referring to FIG. 1A, an insulating film 103 is formed on a semiconductor substrate 101.

반도체 기판(101)에는 웰(well) 및 문턱 전압 조절용 이온이 주입되고, 소스 및 드레인을 포함하는 접합 영역(미도시)이 형성된 상태일 수 있다. 한편, 도면에 도시하진 않았으나, 반도체 기판(101)과 절연막(103) 사이에는 다수의 게이트 패턴(미도시)을 포함하는 하부 구조가 형성될 수 있다.Wells and threshold voltage ions may be implanted into the semiconductor substrate 101, and a junction region (not shown) including a source and a drain may be formed. Although not shown in the drawings, a lower structure including a plurality of gate patterns (not shown) may be formed between the semiconductor substrate 101 and the insulating layer 103.

절연막(103)은 하부 구조를 절연시키기 위한 것으로 산화막을 이용하여 형성할 수 있으며, 제1 높이로 형성된다.The insulating film 103 is used to insulate the lower structure, and may be formed using an oxide film, and formed at a first height.

절연막(103) 형성 후, 포토레지스트 패턴 또는 포토레지스트 패턴을 이용하여 패터닝한 하드 마스크 패턴을 식각 베리어로 이용한 식각 공정으로 절연막(103)을 식각하여 다수의 다마신 패턴(105)을 형성한다. 식각 베리어로 이용된 하드 마스크 패턴 또는 포토레지스트 패턴은 절연막(103)을 식각하는 과정에서 제거되거나, 다마신 패턴(105) 형성 후 별도의 식각 공정을 통해 제거될 수 있다.After the insulating film 103 is formed, a plurality of damascene patterns 105 are formed by etching the insulating film 103 by an etching process using a photoresist pattern or a hard mask pattern patterned using the photoresist pattern as an etching barrier. The hard mask pattern or the photoresist pattern used as the etching barrier may be removed in the process of etching the insulating film 103, or may be removed through a separate etching process after the damascene pattern 105 is formed.

다마신 패턴(105)은 반도체 기판(101)에 미리 형성된 접합영역 또는 하부 구조를 노출시키기 위해 형성되는 콘택홀이거나, 비트 라인 등의 신호 배선이 형성될 영역을 정의하는 트렌치일 수 있다. The damascene pattern 105 may be a contact hole formed to expose a junction region or a lower structure previously formed in the semiconductor substrate 101, or a trench defining a region in which signal wirings such as bit lines are to be formed.

도 1b를 참조하면, 다마신 패턴(105) 형성 후 다마신 패턴(105)을 포함하는 절연막(103)의 표면에 베리어 메탈(107)을 형성한다. 베리어 메탈(107)은 후속 공정에서 형성되는 금속막의 접촉저항을 줄이기 위해 형성되는 막으로서, 티타늄(Ti) 및 티타늄 질화막(TiN)의 적층 구조로 형성될 수 있다.Referring to FIG. 1B, the barrier metal 107 is formed on the surface of the insulating film 103 including the damascene pattern 105 after the damascene pattern 105 is formed. The barrier metal 107 is a film formed to reduce the contact resistance of the metal film formed in a subsequent process, and may be formed in a stacked structure of titanium (Ti) and titanium nitride (TiN).

도 1c를 참조하면, 절연막(103)의 상부에 금속 이온을 주입하여 절연막(103)에 금속 이온 주입부(109)를 형성한다. 금속 이온 주입부(109)는 절연막(103)의 상부 표면에만 형성되는 것이 바람직하며, 이를 위하여 금속 이온은 반도체 기판(101)에 대해 기울어진 각으로 주입되는 것이 바람직하다. 예를 들어, 반도체 기판(101)에 대해 60°로 기울어진 각으로 금속 이온을 주입하면, 금속 이온 주입부(109)의 깊이는 절연막(103)의 상부 표면으로부터 280Å인 지점까지 제한될 수 있다.Referring to FIG. 1C, a metal ion implantation unit 109 is formed in the insulation layer 103 by implanting metal ions on the insulation layer 103. The metal ion implantation unit 109 is preferably formed only on the upper surface of the insulating film 103. For this purpose, the metal ion is preferably implanted at an inclined angle with respect to the semiconductor substrate 101. For example, when metal ions are implanted at an angle that is inclined at 60 ° with respect to the semiconductor substrate 101, the depth of the metal ion implantation unit 109 may be limited to a point that is 280 mm from the upper surface of the insulating film 103. .

금속 이온 주입부(109)을 형성하기 위해 주입되는 금속 이온으로는 티타늄(Ti) 이온을 이용할 수 있다.Titanium (Ti) ions may be used as the metal ions implanted to form the metal ion implantation unit 109.

도 1d를 참조하면, 금속 이온 주입부(도 1c의 109) 및 금속 이온 주입부 상의 베리어 메탈(도 1c의 103)을 산화시켜 금속 성장 방지막(111)을 형성한다.Referring to FIG. 1D, a metal growth prevention layer 111 is formed by oxidizing a metal ion implantation unit (109 of FIG. 1C) and a barrier metal (103 of FIG. 1C) on the metal ion implantation unit.

금속 성장 방지막(111)은 산소 가스를 주입하여 열처리를 실시하는 산화 공정을 통해 형성된다. 이 때, 산소는 상술한 금속 주입 공정을 통해 불안정한 결합 을 이루고 있는 금속 이온 주입부 및 그 상부의 베리어 메탈과 결합한다. 이로써 금속 성장 방지막(111)은 절연막(103)의 상부 표면으로부터 일정 깊이까지 제한되어 형성될 수 있다.The metal growth prevention film 111 is formed through an oxidation process in which oxygen gas is injected to perform heat treatment. At this time, the oxygen is bonded to the metal ion implantation unit and the barrier metal on the upper portion of which the unstable bond is formed through the metal implantation process described above. As a result, the metal growth prevention film 111 may be formed to be limited to a predetermined depth from the upper surface of the insulating film 103.

금속 이온 주입부에 주입된 금속이 티타늄인 경우, 금속 성장 방지막(111)은 티타늄 산화막(TiOx)을(111a)을 포함한다. 또한, 금속 이온 주입부에 주입된 금속이 티타늄이고, 베리어 메탈(107)이 티타늄 및 티타늄 질화막의 적층 구조로 형성된 경우, 금속 성장 방지막(111)은 티타늄 산화막(TiOx)을(111a) 및 티타늄 산화질화막(TiOy-Nz)의 적층 구조로 형성될 수 있다.When the metal injected into the metal ion implantation part is titanium, the metal growth prevention film 111 includes a titanium oxide film TiOx 111a. In addition, when the metal injected into the metal ion implantation part is titanium, and the barrier metal 107 is formed of a stacked structure of titanium and titanium nitride film, the metal growth prevention film 111 may form a titanium oxide film TiOx 111a and titanium oxide. It may be formed in a stacked structure of a nitride film (TiOy-Nz).

상술한 금속 성장 방지막(111)은 산화막으로서, 후속 공정에서 금속막이 증착되기 위한 증착핵의 형성을 방지하여 금속막의 증착 속도를 늦춰줌으로써 금속막이 도면에 도시된 화살표 방향으로 성장할 수 있도록 제한할 수 있다.As described above, the metal growth prevention film 111 may be an oxide film, which may limit the metal film to grow in the direction of the arrow shown in the figure by preventing the formation of a deposition nucleus for depositing the metal film in a subsequent process to slow down the deposition rate of the metal film. .

또한 본 발명에 따른 금속 성장 방지막(111)은 별도의 산화막 증착 공정을 통해 형성되는 것이 아니라, 금속 이온이 주입부 및 그 상부의 베리어 메탈을 산화시켜 형성된다. 이에 따라 본 발명에 따른 금속 성장 방지막(111)은 다마신 패턴(도 1b의 105)의 상부 즉, 다마신 패턴의 입구 폭을 좁히는 오버행(overhang)을 형성시키지 않는다.In addition, the metal growth prevention film 111 according to the present invention is not formed through a separate oxide film deposition process, but is formed by oxidizing metal ions in the injection portion and the barrier metal thereon. Accordingly, the metal growth preventing film 111 according to the present invention does not form an overhang that narrows the entrance width of the damascene pattern (ie, 105 in FIG. 1B).

도 1e를 참조하면, 금속 성장 방지막(111) 형성 후 잔여하는 베리어 메탈(107) 상에 금속막(113)을 형성한다. 금속막(113)은 텅스텐(W)을 이용하여 형성할 수 있다.Referring to FIG. 1E, the metal film 113 is formed on the barrier metal 107 remaining after the metal growth prevention film 111 is formed. The metal film 113 may be formed using tungsten (W).

금속막(113) 형성시, 베리어 메탈(107)은 시드(seed)층 역할을 한다. 이에 따라 금속막(113)을 형성하는 경우, 베리어 메탈(107)이 잔여하는 다마신 패턴(도 1b의 105)의 바닥 및 하부 측벽에는 금속막(113)을 형성하기 위한 증착핵이 원활하게 형성되는 반면, 금속 성장 방지막(111)이 형성된 다마신 패턴의 상부 측벽에는 금속막(113)을 형성하기 위한 증착핵이 원활하게 형성되지 않는다. 이에 따라 금속막(113)을 형성하는 과정에서 다마신 패턴의 상부 즉, 다마신 패턴의 입구에 오버행이 형성되지 않는다.When forming the metal layer 113, the barrier metal 107 serves as a seed layer. Accordingly, when the metal film 113 is formed, deposition nuclei for forming the metal film 113 are smoothly formed on the bottom and lower sidewalls of the damascene pattern (105 in FIG. 1B) where the barrier metal 107 remains. On the other hand, the deposition nucleus for forming the metal film 113 is not smoothly formed on the upper sidewall of the damascene pattern on which the metal growth prevention film 111 is formed. Accordingly, in the process of forming the metal layer 113, an overhang is not formed on the upper portion of the damascene pattern, that is, the entrance of the damascene pattern.

도 1f를 참조하면, 금속막(113)은 금속 성장 방지막(111)을 통해 다마신 패턴의 입구에 오버행을 형성시키지 않으면서, 평탄화의 경계선(CMP line)보다 높은 높이로 다마신 패턴(도 1b의 105)을 채우도록 형성된다.Referring to FIG. 1F, the metal film 113 has a damascene pattern higher than the CMP line without forming an overhang at the inlet of the damascene pattern through the metal growth prevention film 111 (FIG. 1B). 105) is formed to fill.

본 발명은 다마신 패턴 내부에 금속막(113)을 형성하는 과정에서 금속 성장 방지막(111)을 이용하여 다마신 패턴의 입구에 오버행이 형성되는 것을 방지할 수 있으므로 다마신 패턴 내부에 보이드(void) 및 심(seam)이 형성되는 것을 방지할 수 있다.According to the present invention, an overhang is formed in the inlet of the damascene pattern by using the metal growth prevention layer 111 in the process of forming the metal layer 113 in the damascene pattern. ) And seam can be prevented.

도 1g를 참조하면, 금속막(113)을 포함한 절연막(103)의 표면을 평탄화한다. 평탄화 공정은 화학적 기계적 연마(CMP : Chemical Mechanical Polishing) 방법으로 실시될 수 있다. 또한 평탄화 공정을 통해 절연막(103)의 높이는 제1 높이보다 낮은 제2 높이가 되고, 금속 성장 방지막(도 1f의 111)은 제거되며, 다마신 패턴 내부에는 반도체 소자의 패턴으로 이용될 도전성 패턴(113a)이 형성된다.Referring to FIG. 1G, the surface of the insulating film 103 including the metal film 113 is planarized. The planarization process may be performed by a chemical mechanical polishing (CMP) method. In addition, through the planarization process, the height of the insulating layer 103 becomes a second height lower than the first height, and the metal growth prevention film 111 of FIG. 113a) is formed.

예를 들어 절연막(103)을 도 1a에서 상술한 공정을 통해 7000Å의 제1 높이로 형성한 경우, 평탄화 공정으로 절연막(103)을 1000Å의 두께만큼 연마하여 평탄 화 공정 후 절연막(103)은 6000Å의 제2 높이만큼 잔여할 수 있다.For example, when the insulating film 103 is formed to a first height of 7000 kV through the process described above with reference to FIG. 1A, the insulating film 103 is polished to a thickness of 1000 kPa by the flattening process, and the insulating film 103 is 6000 kV after the flattening process. May remain by a second height of.

상술한 평탄화 공정 후 형성되는 도전헝 패턴(113a)는 콘택 플러그이거나, 비트 라인등의 신호 라인일 수 있다.The conductive pattern 113a formed after the above planarization process may be a contact plug or a signal line such as a bit line.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 패턴 형성방법을 단계적으로 나타내는 단면도들.1A to 1G are cross-sectional views illustrating a method of forming a pattern of a semiconductor device in accordance with the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

101 : 반도체 기판 103 : 절연막101 semiconductor substrate 103 insulating film

105 : 다마신 패턴 107 : 베리어 메탈105: damascene pattern 107: barrier metal

109 : 금속 이온 주입부 111 : 금속 성장 방지막109: metal ion implantation portion 111: metal growth prevention film

113 : 금속막113: metal film

Claims (9)

반도체 기판 상에 절연막을 형성하는 단계;Forming an insulating film on the semiconductor substrate; 상기 절연막을 식각하여 콘택홀 또는 트렌치를 포함하는 다마신 패턴을 형성하는 단계;Etching the insulating layer to form a damascene pattern including a contact hole or a trench; 상기 다마신 패턴 및 상기 절연막의 표면에 베리어 메탈을 형성하는 단계;Forming a barrier metal on a surface of the damascene pattern and the insulating layer; 상기 절연막의 상부에 금속 이온을 주입하여 상기 절연막에 금속 이온 주입부를 형성하는 단계;Implanting metal ions into the insulating film to form a metal ion implantation part in the insulating film; 상기 금속 이온 주입부 및 상기 금속 이온 주입부 상의 상기 베리어 메탈을 산화시켜 금속 성장 방지막을 형성하는 단계;Oxidizing the barrier metal on the metal ion implantation unit and the metal ion implantation unit to form a metal growth prevention layer; 상기 다마신 패턴 내부에 금속막을 형성하는 단계; 및Forming a metal film inside the damascene pattern; And 상기 금속막을 포함한 상기 절연막의 표면을 평탄화하는 단계를 포함하는 반도체 소자의 패턴 형성방법.And planarizing the surface of the insulating film including the metal film. 제 1 항에 있어서,The method of claim 1, 상기 베리어 메탈은 티타늄(Ti) 및 티타늄 질화막(TiN)의 적층 구조로 형성되는 반도체 소자의 패턴 형성방법.The barrier metal is a pattern forming method of a semiconductor device formed of a laminated structure of titanium (Ti) and titanium nitride film (TiN). 제 1 항에 있어서,The method of claim 1, 상기 금속 이온은 상기 반도체 기판에 대해 기울어진 각으로 주입되는 반도 체 소자의 패턴 형성방법.And the metal ions are implanted at an inclined angle with respect to the semiconductor substrate. 제 1 항에 있어서,The method of claim 1, 상기 금속 이온은 티타늄(Ti) 이온을 포함하는 반도체 소자의 패턴 형성방법.The metal ion is a pattern forming method of a semiconductor device containing titanium (Ti) ions. 제 1 항에 있어서,The method of claim 1, 상기 금속 성장 방지막은 티타늄 산화막을 포함하는 반도체 소자의 패턴 형성방법.The metal growth prevention film is a pattern forming method of a semiconductor device comprising a titanium oxide film. 제 1 항에 있어서,The method of claim 1, 상기 금속 성장 방지막은 티타늄 산화막 및 티타늄 산화 질화막의 적층 구조로 형성되는 반도체 소자의 패턴 형성방법.The metal growth prevention film is a pattern forming method of a semiconductor device formed of a laminated structure of a titanium oxide film and a titanium oxynitride film. 제 1 항에 있어서,The method of claim 1, 상기 다마신 패턴 내부에 금속막을 형성하는 단계에서,In the step of forming a metal film inside the damascene pattern, 상기 금속막은 상기 금속 성장 방지막의 하부까지 상기 다마신 패턴 내부를 매립하도록 형성되는 반도체 소자의 패턴 형성방법.And the metal layer is formed to fill the damascene pattern to the lower portion of the metal growth prevention layer. 제 1 항에 있어서,The method of claim 1, 상기 금속막은 텅스텐을 이용하여 형성하는 반도체 소자의 패턴 형성방법.And the metal film is formed using tungsten. 제 1 항에 있어서,The method of claim 1, 상기 금속막을 포함한 상기 절연막의 표면을 평탄화하는 단계에서 상기 금속 성장 방지막이 제거되는 반도체 소자의 패턴 형성방법.And patterning the surface of the insulating film including the metal film, wherein the metal growth prevention film is removed.
KR1020090059162A 2009-06-30 2009-06-30 Pattern formation method of semiconductor device Withdrawn KR20110001586A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090059162A KR20110001586A (en) 2009-06-30 2009-06-30 Pattern formation method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090059162A KR20110001586A (en) 2009-06-30 2009-06-30 Pattern formation method of semiconductor device

Publications (1)

Publication Number Publication Date
KR20110001586A true KR20110001586A (en) 2011-01-06

Family

ID=43610133

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090059162A Withdrawn KR20110001586A (en) 2009-06-30 2009-06-30 Pattern formation method of semiconductor device

Country Status (1)

Country Link
KR (1) KR20110001586A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013163081A1 (en) * 2012-04-26 2013-10-31 Applied Materials, Inc. Methods for filling high aspect ratio features on substrates

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013163081A1 (en) * 2012-04-26 2013-10-31 Applied Materials, Inc. Methods for filling high aspect ratio features on substrates

Similar Documents

Publication Publication Date Title
KR101116361B1 (en) Method for fabricating semiconductor device
TW201013779A (en) Semiconductor device, and manufacturing method thereof
KR101135766B1 (en) Method of forming metal line for semiconductor device
JP2011204750A (en) Method of manufacturing semiconductor device
KR100823395B1 (en) Semiconductor device and manufacturing method thereof
KR20050055210A (en) Method of manufacturing a nand flash device
JP2010056227A (en) Semiconductor device and method of manufacturing the same
KR100800680B1 (en) Method of forming interlayer insulating film of semiconductor device
KR100691492B1 (en) Metal wiring formation method of flash memory device
KR20140008121A (en) Semiconductor device having metal line and the method for fabricating of the same
KR100941865B1 (en) Manufacturing method of semiconductor device
US6794304B1 (en) Method and apparatus for reducing microtrenching for borderless vias created in a dual damascene process
KR100772722B1 (en) Device Separation Method of Flash Memory Devices
KR100830591B1 (en) Method of Forming Semiconductor Device Including Openings
JP2008010551A (en) Semiconductor device and manufacturing method thereof
KR100434187B1 (en) Method of performing insulate pattern in semiconductor device
KR101744072B1 (en) Method for manufacturing semiconductor device
KR20110001586A (en) Pattern formation method of semiconductor device
KR101024771B1 (en) Semiconductor device having buried word line and manufacturing method thereof
KR100702785B1 (en) Method of manufacturing transistor of semiconductor device
KR100315454B1 (en) Inter-metal dielectric layer planarization method of semiconductor devices
KR100977975B1 (en) Manufacturing method of semiconductor device
KR100483845B1 (en) Method for forming metal wiring of dual damascene structure
KR100960445B1 (en) Vertical semiconductor device and its formation method
KR101143631B1 (en) Method of fabricating semiconductor device comprsing isolation layer and for the same

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20090630

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid