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KR20110002559A - Command Control Circuit of Semiconductor Integrated Device - Google Patents

Command Control Circuit of Semiconductor Integrated Device Download PDF

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KR20110002559A
KR20110002559A KR1020090060075A KR20090060075A KR20110002559A KR 20110002559 A KR20110002559 A KR 20110002559A KR 1020090060075 A KR1020090060075 A KR 1020090060075A KR 20090060075 A KR20090060075 A KR 20090060075A KR 20110002559 A KR20110002559 A KR 20110002559A
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KR
South Korea
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signal
output
latch
input
latches
Prior art date
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Withdrawn
Application number
KR1020090060075A
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Korean (ko)
Inventor
윤현수
이종천
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090060075A priority Critical patent/KR20110002559A/en
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Abstract

본 발명은 커맨드신호를 클럭신호에 동기시켜서 출력할 때, 입력과 출력을 모두 제어 가능하도록 한 반도체 집적장치의 커맨드제어회로에 관한 것이다. 본 발명은 커맨드신호를 각각 입력하고, 순차적으로 연결된 복수개의 래치와; 상기 복수개의 래치에 각각 입력되는 커맨드신호를 공급/차단시키는 복수개의 입력선택스위치; 상기 복수개의 래치의 출력신호를 공급/차단시키는 복수개의 출력선택스위치를 포함하여 구성되는 것을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a command control circuit of a semiconductor integrated device which makes it possible to control both input and output when a command signal is output in synchronization with a clock signal. The present invention provides a plurality of latches, each of which receives a command signal and is sequentially connected; A plurality of input selection switches for supplying / blocking command signals respectively input to the plurality of latches; And a plurality of output selection switches for supplying / blocking output signals of the plurality of latches.

반도체, 집적장치, 커맨드신호, 클럭신호, 지연 Semiconductor, integrated device, command signal, clock signal, delay

Description

반도체 집적장치의 커맨드 제어회로{COMMAND CONTROL CIRCUIT FOR SEMICONDUCTOR INTEGRATED DEVICE}Command control circuit of semiconductor integrated device {COMMAND CONTROL CIRCUIT FOR SEMICONDUCTOR INTEGRATED DEVICE}

본 발명은 반도체 집적장치에 관한 것으로, 더욱 상세하게는 커맨드신호를 클럭에 동기시켜서 출력하는 커맨드 제어회로에 관한 것이다.The present invention relates to a semiconductor integrated device, and more particularly, to a command control circuit for outputting a command signal in synchronization with a clock.

현대 사회에서 대부분의 전자 제품에서는 반도체 집적장치(회로)를 사용하고 있다. 가령, 개인용 컴퓨터(PC), 텔레비전, 오디오 기기, 통신 기기 등 많은 전자 제품에 반도체 집적장치가 사용된다. 이와 같이 다양한 분야에서 사용되는 반도체 집적장치는 다른 전자 소자들 또는 전자 기기들로부터 데이터를 수신하여 저장하고, 저장된 데이터를 요구에 의해 다른 전자 소자들 또는 전자 기기들로 제공한다. In today's society, most electronic products use semiconductor integrated devices (circuits). For example, semiconductor integrated devices are used in many electronic products such as personal computers (PCs), televisions, audio devices, and communication devices. As described above, semiconductor integrated devices used in various fields receive and store data from other electronic devices or electronic devices, and provide the stored data to other electronic devices or electronic devices on demand.

이러한 반도체 집적장치는, 외부 메모리 컨트롤러에서 발생하는 커맨드 및 어드레스 명령에 의해서 모든 동작이 발생되어진다. 이때 집적장치 내부에서 커맨드 및 어드레스 명령을 클럭에 동기화시켜서 제어하게 된다. 따라서 반도체 집적장치는, 입력신호를 클럭신호에 동기시키기 위한 작업을 집적장치 내부에서 수행하 게 된다. In such a semiconductor integrated device, all operations are generated by commands and address commands generated by an external memory controller. At this time, the command and address command in the integrated device is synchronized to the clock to control. Therefore, the semiconductor integrated device performs a task inside the integrated device to synchronize the input signal with the clock signal.

도 1은 종래 반도체 집적장치에서 이용되고 있는 커맨드 제어회로의 일 실시예이다.1 is an embodiment of a command control circuit used in a conventional semiconductor integrated device.

도시하고 있는 바와 같이, 종래 커맨드 제어회로는, 복수개의 래치(10~18)를 이용해서 커맨드 입력신호(CMD)를 클럭신호(CLOCK)에 동기시킬 수 있도록 구성하고 있다. 즉, 복수개의 래치(10~18)가 포함되고, 상기 래치의 클럭단자에는 클럭신호가 입력된다. 그리고 최초 래치(10)의 입력단자(D)에 커맨드신호(CMD)가 입력되고, 다음 단의 래치(12~18)는, 앞단 래치의 출력신호(Q)를 입력으로 하여 순차적으로 복수개의 래치를 통과하도록 구성하고 있다. As shown in the drawing, the conventional command control circuit is configured to synchronize the command input signal CMD with the clock signal CLOCK using a plurality of latches 10 to 18. That is, a plurality of latches 10 to 18 are included, and a clock signal is input to the clock terminal of the latch. The command signal CMD is input to the input terminal D of the first latch 10, and the latches 12 to 18 of the next stage are inputted with the output signal Q of the previous latch, and the plurality of latches are sequentially provided. It is configured to pass through.

또한 각 래치(10~18)의 출력단(Q)은 다음 단 래치의 입력단(D)으로 연결됨과 동시에 선택스위치(20~28)를 통해서 출력단(OUT)으로 연결되고 있다. 상기 선택스위치(20~28)는 도시하지 않은 제어부의 선택제어신호(SELECT<0>~SELECT<4>)의 제어를 받도록 구성되어진다.In addition, the output terminal Q of each latch 10 to 18 is connected to the input terminal D of the next stage latch and is connected to the output terminal OUT through the selection switches 20 to 28. The selection switches 20 to 28 are configured to be controlled by the selection control signals SELECT <0> to SELECT <4> of a controller (not shown).

도 2는 도 1에 도시되고 있는 래치(10~18)의 상세 구성도이다. 즉, 종래 래치(10~18)는, 두개의 3상태 인버터(50,52)로 구성되고, 상기 3상태 인버터는 입출력단자를 서로 연결하고 있다. 그리고 입력신호(D)는 클럭신호(CLOCK)가 로우논리상태에 있는 인에이블구간동안 상기 3상태 인버터(50,52)를 통과하고, 인버터(60)에서 반전되어져서 출력된다. FIG. 2 is a detailed configuration diagram of the latches 10 to 18 shown in FIG. 1. That is, the conventional latches 10 to 18 are composed of two three-state inverters 50 and 52, and the three-state inverters connect input / output terminals to each other. The input signal D passes through the three-state inverters 50 and 52 during the enable period in which the clock signal CLOCK is in the low logic state, and is inverted and output from the inverter 60.

즉, 상기와 같이 구성되는 종래 커맨드 제어회로는, 커맨드가 맨 앞단의 래치(10)에 입력되어 클럭신호에 의해 동기된 후, 두번째 래치(12)로 전달된다. 이 와 같은 과정으로 마지막 래치(18)까지 클럭신호에 동기된 커맨드가 순차적으로 통과된다.That is, in the conventional command control circuit configured as described above, the command is inputted to the latch 10 at the front end and synchronized with the clock signal, and then transferred to the second latch 12. In this manner, the command synchronized with the clock signal is sequentially passed up to the last latch 18.

한편, 도시하지 않은 제어부는, 상기 복수개의 래치(10~18)의 출력신호들 중에서 원하는 클럭수만큼 지연된 래치의 출력신호만이 출력될 수 있도록 해당 래치의 출력단자에 연결되고 있는 선택 스위치를 인에이블시킨다. 상기 동작으로 선택스위치를 통과한 출력신호가 출력단자(OUT)를 통해서 출력되어진다.On the other hand, the control unit (not shown) is connected to the select switch connected to the output terminal of the latch so that only the output signal of the latch delayed by the desired clock number among the output signals of the plurality of latches (10 to 18) is output. Enable it. In this operation, the output signal passing through the selection switch is output through the output terminal OUT.

이와 같이 동작하는 종래 반도체 집적장치의 커맨드 제어회로는, 커맨드신호가 맨 처음 래치에만 입력으로 주어져서 클럭신호에 의해 동기되어 순차적으로 래치를 통과하도록 구성되기 때문에, 이미 설정되어 출력되는 지연 클럭수를 조절하기 어려운 문제점이 있다. Since the command control circuit of the conventional semiconductor integrated device operating as described above is configured so that the command signal is first input only to the latch and sequentially passes through the latch in synchronization with the clock signal, the number of delayed clocks already set and output is adjusted. There is a problem that is difficult to do.

따라서 본 발명은 상기 문제점을 해결하기 위한 것으로, 커맨드신호를 클럭신호에 동기시켜서 출력할 때, 입력과 출력을 모두 제어 가능하도록 한 반도체 집적장치의 커맨드제어회로를 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a command control circuit of a semiconductor integrated device which can control both an input and an output when a command signal is output in synchronization with a clock signal.

상기 목적을 달성하기 위한 본 발명에 따른 반도체 집적장치의 커맨드제어회로는, 커맨드신호를 각각 입력하고, 순차적으로 연결된 복수개의 래치와; 상기 복수개의 래치에 각각 입력되는 커맨드신호를 공급/차단시키는 복수개의 입력선택스위치; 상기 복수개의 래치의 출력신호를 공급/차단시키는 복수개의 출력선택스위치를 포함하여 구성되는 것을 특징으로 한다.A command control circuit of a semiconductor integrated device according to the present invention for achieving the above object comprises: a plurality of latches each inputting a command signal and sequentially connected; A plurality of input selection switches for supplying / blocking command signals respectively input to the plurality of latches; And a plurality of output selection switches for supplying / blocking output signals of the plurality of latches.

본 발명은 커맨드신호를 소정만큼 지연시켜서 원하는 클럭지연된 신호를 얻는다. 이때 본 발명은 클럭지연을 위한 복수개 래치의 입력을 제어하여 제 1 단계로 클럭지연된 신호를 얻는 것이 가능하다. 또한 본 발명은 상기 제 1 단계에 의해서 얻은 클럭지연된 신호로부터 다시 복수개 래치의 출력을 제어하여 제 2 단계로 클럭지연된 신호를 얻는 것이 가능한 효과가 있다.The present invention delays the command signal by a predetermined amount to obtain a desired clock delayed signal. In this case, the present invention may control the input of the plurality of latches for the clock delay to obtain a clock delayed signal in the first step. In addition, the present invention has the effect that it is possible to obtain the clock delayed signal in the second step by controlling the output of the plurality of latches again from the clock delayed signal obtained in the first step.

이하, 본 발명의 실시예들을 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시 예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 또한, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The following embodiments are provided as examples to sufficiently convey the spirit of the present invention to those skilled in the art. Accordingly, the present invention is not limited to the embodiments described below and may be embodied in other forms. In addition, in the drawings, the size and thickness of the device may be exaggerated for convenience. Like numbers refer to like elements throughout.

도 3은 본 발명의 일 실시예에 따른 반도체 집적장치의 커맨드제어회로 구성도이다.3 is a configuration diagram of a command control circuit of a semiconductor integrated device according to an exemplary embodiment of the present invention.

본 발명은, 도시하고 있는 바와 같이, 복수개의 래치 모드에 커맨드신호를 입력으로 제공하는 것을 특징으로 한다. 또한 본 발명은 복수개의 래치에 입력되는 커맨드신호를 제어 가능한 것을 특징으로 한다. 더불어 본 발명은 복수개의 래치의 출력신호를 제어 가능한 것을 특징으로 한다. 이러한 특징에 따르면 본 발명은 입력과 출력을 모두 조절 가능하도록 하여, 환경변화에 따라서 출력 제어를 보다 효율적으로 한다. 이와 같은 본 발명의 특징에 대해서 실시예를 참조하여 보다 상세하게 살펴보기로 한다.As shown, the present invention is characterized by providing a command signal as input to a plurality of latch modes. In addition, the present invention is characterized in that the command signal input to the plurality of latches can be controlled. In addition, the present invention is characterized in that it is possible to control the output signal of the plurality of latches. According to this feature, the present invention allows both input and output to be adjusted, thereby making output control more efficient according to environmental changes. Such features of the present invention will be described in more detail with reference to the embodiments.

본 발명은 복수개의 래치(30~38)를 포함하고 있다. 상기 각각의 래치(30~38)의 입력단(D)에는 커맨드신호(CMD)가 모두 제공되도록 구성되어진다. 그러나 상기 커맨드신호가 상기 각각의 래치(30~38)로 공급되는 것은, 도시하지 않은 제어부의 제어를 받도록 구성한다. 즉, 제어부에서 제공되는 선택제어신호(SELECT1<0>~SELECT1<4>)가 선택스위치(40~44)를 제어하여, 커맨드신호가 각각의 래치로 공급되는 것을 제어한다. 따라서 상기 선택스위치(40~44)는, 각 래치에 입력되는 커맨드신호를 조절하기 위한 스위치이다.The present invention includes a plurality of latches (30 to 38). The input terminal D of each of the latches 30 to 38 is configured to provide all of the command signals CMD. However, the command signal supplied to each of the latches 30 to 38 is configured to be controlled by a controller (not shown). That is, the selection control signals SELECT1 <0> to SELECT1 <4> provided by the control unit control the selection switches 40 to 44 to control the command signals supplied to the respective latches. Therefore, the selection switches 40 to 44 are switches for adjusting command signals input to the latches.

그리고 상기 복수의 래치(30~38)들은, 순차적으로 연결되어 있고, 앞단 출력단(Q)이 다음 단 래치의 입력단(D1)과 연결되도록 구성되어진다. 그리고 마지막 래치(38)의 출력단(Q)은 출력노드(OUT)에 연결된다. 그리고 각 래치(30~38)의 출력단(Q)은, 상기 출력노드(OUT)에도 연결된다. 그리고 각 래치(30~38)의 출력단(Q)과 출력노드(OUT) 사이에는 래치의 출력을 출력노드로 전달되는 것을 가능하도록 하거나 차단시키기 위한 선택스위치(45~49)가 연결되고 있다. 따라서 상기 선택스위치(45~49)는 각 래치에서 출력되는 커맨드신호를 조절하기 위한 스위치이다.The plurality of latches 30 to 38 are sequentially connected, and the front end output Q is configured to be connected to the input end D1 of the next stage latch. The output terminal Q of the last latch 38 is connected to the output node OUT. The output terminal Q of each latch 30 to 38 is also connected to the output node OUT. A selector switch 45 to 49 is connected between the output terminal Q and the output node OUT of each of the latches 30 to 38 to enable or block the output of the latch to the output node. Therefore, the selection switches 45 to 49 are switches for adjusting command signals output from each latch.

그리고 복수의 래치(30~38)의 클럭단은 클럭신호(CLOCK)를 입력한다.The clock terminals of the plurality of latches 30 to 38 input the clock signal CLOCK.

도 4는 본 발명의 실시예에 따른 래치의 상세 구성도이다. 즉, 본 발명의 래치(30~38)는, 커맨드신호(CMD)를 입력하는 입력단자(D)와, 앞단 래치의 출력신호(Q)를 입력하는 입력단자(D1)로 구성된다. 상기 입력단자(D)를 통해서 입력된 커맨드신호는 인버터(62)를 경유하여 반전되어 상기 입력신호(D1)와 낸드게이트(70)에서 낸드연산된다. 상기 낸드게이트(70)의 출력신호는 인버터(64)를 경유한 후, 3상태 인버터(54,56) 두개로 구성된 래치부를 통과한 후, 인버터(66)를 통 해서 출력된다. 상기 래치부는, 두개의 3상태 인버터(54,56)로 구성되고, 상기 3상태 인버터는 입출력단자를 서로 연결하고 있다. 그리고 인버터(64)를 통과한 입력신호는 클럭신호(CLOCK)가 로우논리상태에 있는 인에이블구간동안 상기 3상태 인버터(54,56)를 통과하고, 래치신호를 출력한다.4 is a detailed block diagram of a latch according to an embodiment of the present invention. That is, the latches 30 to 38 of the present invention are composed of an input terminal D for inputting the command signal CMD and an input terminal D1 for inputting the output signal Q of the front end latch. The command signal input through the input terminal D is inverted via the inverter 62 and NAND-operated at the input signal D1 and the NAND gate 70. The output signal of the NAND gate 70 passes through the inverter 64, passes through the latch unit composed of two three-state inverters 54 and 56, and then is output through the inverter 66. The latch unit is composed of two three-state inverters 54 and 56, and the three-state inverter connects input / output terminals with each other. The input signal passing through the inverter 64 passes through the three-state inverters 54 and 56 during the enable period in which the clock signal CLOCK is in a low logic state, and outputs a latch signal.

상기 구성으로 이루어진 본 발명에 따른 반도체 집적장치의 커맨드제어회로의 동작을 살펴보면 다음과 같다.The operation of the command control circuit of the semiconductor integrated device according to the present invention having the above configuration will be described below.

본 발명은 도시하는 바와 같이, 커맨드신호(CMD)가 모든 래치에 입력되어진다. 즉, 커맨드신호가 연결된 복수의 래치에 모두 입력으로 주어지고, 도시하지 않은 제어부에서 상기 복수의 커맨드 입력 중에서 원하는 지연 클럭 수 만큼 앞의 래치에만 입력을 인에이블시킨다. As shown in the present invention, the command signal CMD is input to all the latches. That is, all of the plurality of latches to which the command signal is connected are given as inputs, and the control unit (not shown) enables the input only to the latch which is the same as the desired delay clock number among the plurality of command inputs.

만약, 도시하지 않은 제어부에서 두번째 래치(32)의 커맨드입력신호를 선택하는 선택스위치(41)를 인에이블시켰을 때, 커맨드입력신호가 래치(32)에 입력되어 클럭신호에 동기되어 출력된다. 이때 래치(32)에 입력된 커맨드신호는, 낸드게이트(70)와 인버터(64)의 조합으로 새로운 펄스신호로 변환된다. 상기 발생된 펄스신호는 2개의 3상태 인버터(54,56)로 구성되어진 래치부에 입력된다. 상기 래치부는, 클럭신호(CLOCK)가 로우레벨상태구간에서 인에이블되어, 상기 입력된 펄스신호를 래치시킨다. 상기 래치부의 출력은 인버터(66)에서 반전되어 출력된다. If the control unit (not shown) enables the selection switch 41 for selecting the command input signal of the second latch 32, the command input signal is input to the latch 32 and output in synchronization with the clock signal. At this time, the command signal input to the latch 32 is converted into a new pulse signal by the combination of the NAND gate 70 and the inverter 64. The generated pulse signal is input to a latch portion composed of two three-state inverters 54 and 56. The latch unit enables the clock signal CLOCK to be activated in a low level state section to latch the input pulse signal. The output of the latch unit is inverted and output from the inverter 66.

상기 출력신호는 다음 단의 래치(34)에 전달된다. 즉, 커맨드신호가 인에이블된 스위치(41)를 통해 래치(32)에 입력되어 클럭신호에 의해 동기된 후, 다음 래 치(34)로 전달된다. 상기 래치(34)로 전달된 신호는 다시 클럭신호에 동기되는 과정을 통해서 클럭만큼 지연되어 출력되고, 이와 같은 과정으로 마지막 래치(38)까지 클럭신호에 동기된 커맨드가 순차적으로 통과된다. 그리고 마지막 래치(38)를 통과한 신호가 출력단자(OUT)를 통해서 출력되면서, 원하는 클럭 수만큼 지연된 커맨드신호가 출력되어진다.The output signal is transmitted to the latch 34 of the next stage. That is, the command signal is input to the latch 32 through the enabled switch 41 and synchronized with the clock signal, and then transferred to the next latch 34. The signal transmitted to the latch 34 is delayed and output as much as the clock through the process of synchronizing with the clock signal again. In this process, the command synchronized with the clock signal is sequentially passed up to the last latch 38. The signal passing through the last latch 38 is output through the output terminal OUT, and a command signal delayed by a desired number of clocks is output.

결과적으로 상기 두번째 래치(32)에서부터 마지막 래치(38)까지 클럭 지연된 신호는, 각 래치(32)의 출력단의 출력부하에 의한 지연없이 최종 출력단자(OUT)를 통해서 출력되어진다. 이것은 상기 최종 신호 출력은 각 래치의 출력단과 연결없이 마지막 래치(38)에만 연결되고 있기 때문이다.As a result, the clock delayed signal from the second latch 32 to the last latch 38 is output through the final output terminal OUT without being delayed by the output load of the output terminal of each latch 32. This is because the final signal output is only connected to the last latch 38 without being connected to the output terminal of each latch.

즉, 한번의 클럭 지연을 요구할 때는, 최종 출력단(OUT)에 연결된 래치(38)에 입력되는 커맨드신호를 인에이블시키고, 두번의 클럭 지연을 요구할 때는, 최종 출력단(OUT)에서부터 두개 앞단에 위치한 래치(36)에 입력되는 커맨드신호를 인에이블시킨다. 이와 같이 본 발명은 상기 복수개의 래치(30~38)의 출력신호들 중에서 원하는 클럭수만큼 지연된 래치의 출력신호만이 출력될 수 있도록 해당 래치의 출력단자에 연결되고 있는 선택 스위치를 인에이블시킨다. 상기 동작으로 선택스위치를 통과한 출력신호가 출력단자(OUT)를 통해서 출력되어진다. That is, when one clock delay is requested, the command signal input to the latch 38 connected to the final output terminal OUT is enabled. When two clock delays are required, the latches located at the two leading ends from the final output terminal OUT are required. The command signal input to 36 is enabled. As described above, the present invention enables the select switch connected to the output terminal of the latch so that only the output signal of the latch delayed by a desired clock number among the output signals of the plurality of latches 30 to 38 can be output. In this operation, the output signal passing through the selection switch is output through the output terminal OUT.

한편, 래치(30~38)에 입력되는 커맨드신호가 이미 기설정되어 있는 경우, 즉 선택스위치(40~44)의 선택값이 이미 설정되어 있는 경우에, 시스템의 환경 변화에 따라서 이미 설정된 클럭 지연값을 변경할 필요가 발생될 수 있다. On the other hand, when the command signal input to the latches 30 to 38 is already set, that is, when the selection value of the selection switches 40 to 44 is already set, the clock delay set in accordance with the change of the environment of the system is already set. The need to change the value may arise.

이 경우 상기 래치(30~38)의 출력신호를 조절한다. 즉, 래치(30~38)와 출력노드(OUT) 사이에 연결되고 있는 선택스위치(45~49)의 동작을 제어하여, 출력신호를 조절한다.In this case, the output signals of the latches 30 to 38 are adjusted. That is, the operation of the selection switches 45 to 49 connected between the latches 30 to 38 and the output node OUT is controlled to adjust the output signal.

반대로 래치(30~38)의 출력신호가 이미 기설정되어 있는 경우, 즉 선택스위치(45~49)의 선택값이 이미 설정되어 있는 경우에, 시스템의 환경 변화에 따라서 이미 설정된 클럭 지연값을 변경할 필요가 발생될 수 있다. On the contrary, when the output signals of the latches 30 to 38 are already set, that is, when the selection values of the selection switches 45 to 49 are already set, the already set clock delay value is changed in accordance with the change of the environment of the system. Need may arise.

이 경우 상기 래치(30~38)의 입력신호를 조절한다. 즉, 래치(30~38)와 입력단자 사이에 연결되고 있는 선택스위치(40~44)의 동작을 제어하여, 인에이블 동작되는 래치를 조절한다.In this case, the input signals of the latches 30 to 38 are adjusted. That is, by controlling the operation of the select switches 40 to 44 connected between the latches 30 to 38 and the input terminals, the latches for enabling the operation are adjusted.

이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 커맨드신호를 클럭 지연할 때, 입출력을 조절하여 출력되는 신호를 효율적으로 제어하는 경우에 적용될 수 있다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다. The above-described preferred embodiment of the present invention has been disclosed for the purpose of illustration, and can be applied to the case of efficiently controlling the output signal by adjusting the input / output when the clock signal is delayed. Therefore, those skilled in the art will be able to improve, change, substitute or add other embodiments within the technical spirit and scope of the present invention disclosed in the appended claims.

도 1은 종래 기술에 따른 커맨드 제어회로도,1 is a command control circuit diagram according to the prior art;

도 2는 종래 래치의 상세 구성도,2 is a detailed configuration diagram of a conventional latch;

도 3은 본 발명의 일 실시예에 따른 반도체 집적장치의 커맨드 제어회로도,3 is a command control circuit diagram of a semiconductor integrated device according to an embodiment of the present invention;

도 4는 본 발명의 래치의 일 예시도.4 is an exemplary view of a latch of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

30~38 : 래치 40~49 : 선택스위치30 ~ 38: Latch 40 ~ 49: Selection switch

62,64,66 : 인버터 54,56 : 3상태 인버터62,64,66: Inverter 54,56: Three-state Inverter

70 : 낸드게이트70: NAND GATE

Claims (6)

커맨드신호를 각각 입력하고, 순차적으로 연결된 복수개의 래치와;A plurality of latches each inputting a command signal and sequentially connected to each other; 상기 복수개의 래치에 각각 입력되는 커맨드신호를 공급/차단시키는 복수개의 입력선택스위치;A plurality of input selection switches for supplying / blocking command signals respectively input to the plurality of latches; 상기 복수개의 래치의 출력신호를 공급/차단시키는 복수개의 출력선택스위치를 포함하여 구성되는 것을 특징으로 하는 반도체 집적장치의 커맨드 제어회로.And a plurality of output selection switches for supplying / blocking output signals of the plurality of latches. 제 1 항에 있어서,The method of claim 1, 상기 복수개의 래치는, 커맨드신호를 제 1 입력신호로 입력하고, 제 2 입력신호는 앞 단 래치의 출력신호를 입력하는 것을 특징으로 하는 반도체 집적장치의 커맨드 제어회로.And the plurality of latches input a command signal as a first input signal, and the second input signal inputs an output signal of a previous latch. 제 2 항에 있어서,The method of claim 2, 상기 래치는, 커맨드신호를 이용하여 새로운 펄스신호를 생성하는 펄스생성부;The latch may include a pulse generator configured to generate a new pulse signal using a command signal; 상기 생성된 펄스를 래치시키는 래치부;A latch unit for latching the generated pulse; 상기 래치부의 래치신호를 출력하는 출력부를 포함하는 것을 특징으로 하는 반도체 집적장치의 커맨드 제어회로.And an output unit for outputting a latch signal of the latch unit. 제 3 항에 있어서,The method of claim 3, wherein 상기 펄스생성부는, 제 1,2 입력신호를 조합하여 소정크기의 펄스신호를 생성하는 연산소자들로 구성되는 것을 특징으로 하는 반도체 집적장치의 커맨드 제어회로.And the pulse generator comprises a plurality of arithmetic elements for combining the first and second input signals to generate a pulse signal having a predetermined size. 제 3 항에 있어서,The method of claim 3, wherein 상기 래치부는, 두개의 3상태 인버터로 구성되고, 상기 인버터는 클럭신호에 의해서 인에이블되는 것을 특징으로 하는 반도체 집적장치의 커맨드 제어회로.And said latch portion comprises two three-state inverters, said inverter being enabled by a clock signal. 제 3 항에 있어서,The method of claim 3, wherein 상기 출력부는, 인버터로 이루어지는 것을 특징으로 하는 반도체 집적장치의 커맨드 제어회로.And the output unit comprises an inverter.
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