KR20110036045A - 비휘발성 저장을 위해 전류 제한을 갖는 반전 세트 - Google Patents
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Abstract
저장 시스템은 기판, 기판 상의 제어 회로, 복수의 반전가능한 저항-스위칭 소자들을 포함하는 3차원 메모리 어레이(상기 기판 상의), 그리고 반전가능한 저항-스위칭 소자들에 대해 SET 전류를 제한하는 회로를 포함한다. 메모리 셀은 역 바이어스 방식으로 SET 된다.
Description
본 출원은 2008년 6월 27일자로 출원된 미국 가출원(61/076,553)의 우선권을 주장한다.
본 발명은 데이터 저장을 위한 기술에 관한 것이다.
다양한 물질들이 반전가능한 저항 스위칭(reversible resistance-switching) 성질을 나타낸다. 이들 물질들은 칼코겐의 이원화합물(chalcogenide), 탄소 중합체(carbon polymer), 페로브스카이트(perovskite), 소정의 금속 산화물들 및 질화물들을 포함한다. 특히, 오직 하나의 금속만을 포함하며 신뢰성 있는 저항 스위칭 성질을 나타내는 금속 산화물들 및 질화물들이 존재한다. 이 그룹은 예컨대, NiO, Nb2O5, TiO2, HfO2, Al2O3, MgOx, CrO2, VO, BN 및 AiN을 포함하는바, 이는 Pagnia와 Sotnick에 의한 "Bistable Switching in Electroformed Metal-Insulator-Metal Device," Phys. Stat. Sol. (A) 108, 11-65 (1988)에 개시된 바와 같다. 이들 물질들 중 하나의 물질의 층은 초기 상태, 예를 들면, 상대적으로 낮은-저항(저-저항) 상태 로 형성될 수 있다. 충분한 전압이 인가되면, 상기 물질은 안정한 높은-저항 상태(고-저항 상태)로 스위치한다. 이러한 저항 스위칭은 반전가능하며, 따라서 적절한 전류 혹은 전압이 후속으로 인가되면 상기 저항-스위칭 물질을 안정한 저-저항 상태로 되돌릴 수 있다. 이러한 역전은 여러 번 반복될 수 있다. 몇몇 물질들의 경우, 초기 상태는 저-저항 상태가 아니라 고-저항 상태이다.
이들 반전가능한 저항-스위칭 물질들은 비휘발성 메모리 어레이 분야에서 각광을 받고 있다. 하나의 저항 상태는 예컨대, 데이터 "0"에 해당할 수 있으며, 반면에 다른 하나의 저항 상태는 데이터 "1"에 해당할 수 있다. 이들 물질들 중 일부는 2개 이상의 안정한 저항 상태들을 가질 수도 있다.
반전가능한 저항-스위칭 소자로 구성된 비휘발성 메모리들이 알려져 있다. 예를 들면, 2005년 5월 9일자로 출원된 "REWRITEABLE MEMORY CELL COMPRISING A DIODE AND A RESISTANCE-SWITCHING MATERIAL" 라는 명칭의 미국 출원(미국출원공개번호 2006/0250836)에는, 가령, 금속 산화물 혹은 금속 질화물과 같은 반전가능한 저항-스위칭 물질과 직렬로 접속된 다이오드를 포함하는 재기록가능한 비휘발성 메모리 셀이 개시되어 있으며, 상기 미국출원은 본 발명에 대한 참조로서 그 전체 내용이 본 명세서에 통합된다.
하지만, 반전가능한 저항-스위칭 물질을 채용하는 메모리 디바이스들을 동작시키는 것은 매우 어려운 일이다.
반전가능한 저항-스위칭 소자들을 이용하는 저장 시스템이 개시된다. 반전가능한 저항-스위칭 소자들에 대해 저항의 셋팅(setting) 및 리셋팅(resetting)을 제어하기 위한 다양한 회로들 및 방법들이 개시된다.
일실시예는 기판, 기판 상의 제어 회로, 복수의 반전가능한 저항-스위칭 소자들을 포함하는 3차원 메모리 어레이(상기 기판 상의) 그리고 반전가능한 저항-스위칭 소자들에 대해 SET 전류를 제한하는 회로를 포함한다. 메모리 셀은 역 바이어스 방식으로 SET 된다.
일실시예는 반전가능한 저항-스위칭 메모리 셀, 전류 제한 회로, 상기 반전가능한 저항-스위칭 메모리 셀과 통신하는 제 1 제어 라인, 상기 제 1 제어 라인과 통신하는 제 1 선택 회로, 상기 반전가능한 저항-스위칭 메모리 셀과 통신하는 제 2 제어 라인 및 상기 제 2 제어 라인과 통신하는 제 2 선택 회로를 포함한다. 제 1 선택 회로는 반전가능한 저항-스위칭 메모리 셀에게 제 1 신호를 선택적으로 제공한다. 제 2 선택 회로는 제 2 제어 라인을 전류 제한 회로에 선택적으로 연결하며 반면에 상기 제 1 선택 회로는 반전가능한 저항-스위칭 메모리 셀에게 역 바이어스를 제공하도록 제 1 신호를 반전가능한 저항-스위칭 메모리 셀에게 제공할 것인바, 이는 반전가능한 저항-스위칭 메모리 셀을 저 저항 상태로 셋팅할 것이다.
일실시예는, 비휘발성 메모리 셀, 상기 메모리 셀과 통신하는 제 1 제어라인, 상기 제 1 제어라인과 통신하는 제 1 선택회로, 상기 메모리 셀과 통신하는 제 2 제어라인, 상기 제 2 제어라인과 통신하는 제 2 선택회로 그리고 상기 메모리 셀과 통신하는 전류 제한 회로를 포함한다. 상기 제 1 선택회로는 상기 메모리 셀에게 제 1 신호를 선택적으로 제공한다. 상기 제 2 선택회로는 상기 메모리 셀에게 제 2 신호를 선택적으로 제공하며, 반면에 상기 제 1 선택 회로는, 상기 메모리 셀을 저 저항 상태로 세팅하게될 역 바이어스를 메모리 셀에게 제공하기 위하여, 제 1 신호를 메모리 셀에게 제공한다.
일실시예는, 반전가능한 저항-스위칭 비휘발성 저장 소자를 역 바이어싱(reverse biasing)함에 의해서 상기 반전가능한 저항-스위칭 비휘발성 저장 소자를 저 저항 상태로 세팅하는 단계; 그리고 상기 반전가능한 저항-스위칭 비휘발성 저장 소자를 상기 저 저항 상태로 세팅하는 동안, 전류 제한 회로를 이용하여 상기 반전가능한 저항-스위칭 비휘발성 저장 소자를 통해 흐르는 전류를 제한하는 단계를 포함한다.
일실시예는 반전가능한 저항-스위칭 비휘발성 저장소자를 저 저항 상태로 세팅하는 것을 포함하는바, 이는 반전가능한 저항-스위칭 비휘발성 저장소자를 통해 흐르는 전류가 반전가능한 저항-스위칭 비휘발성 저장소자를 통한 가장 용이한 전류 흐름과는 반대인 방향에 있게 하기 위하여, 제 1 신호를 반전가능한 저항-스위칭 비휘발성 저장소자의 제 1 단자에 제공하는 단계 및 제 2 신호를 반전가능한 저항-스위칭 비휘발성 저장소자의 제 2 단자에 제공하는 단계를 포함한다. 상기 프로세스는 또한, 상기 반전가능한 저항-스위칭 비휘발성 저장소자를 상기 저 저항 상태로 세팅하는 동안, 전류 제한 회로를 이용하여 상기 반전가능한 저항-스위칭 비휘발성 저장소자를 통해 흐르는 전류를 제한하는 단계를 포함한다.
도1은 반전가능한 저항-스위칭 소자를 구비한 메모리 셀의 일실시예에 대한 간략화된 투시도이다.
도2는 도1의 다수의 메모리 셀들로부터 형성된 제 1 메모리 레벨의 일부분에 대한 간략화된 투시도이다.
도3은 3차원 메모리 어레이의 일부분에 대한 간략화된 투시도이다.
도4는 3차원 메모리 어레이의 일부분에 대한 간략화된 투시도이다.
도5는 반전가능한 저항-스위칭 소자를 구비한 메모리 셀의 다른 실시예에 대한 간략화된 투시도이다.
도6은 메모리 시스템의 일실시예의 블록도이다.
도7은 반전가능한 저항-스위칭 소자의 I-V 특성을 도시한 그래프이다.
도7A는 메모리 셀의 상태를 판독할 수 있는 회로를 예시한다.
도8은 다이오드의 I-V 특성을 로그 스케일로 도시한 그래프이다.
도9는 반전가능한 저항-스위칭 소자와 다이오드의 I-V 특성을 도시한 그래프이다.
도10은 메모리 셀을 SET 할 수 있는 회로의 회로도이다.
도11은 도10의 회로를 동작시키는 예시적인 일 프로세스의 순서도이다.
도12는 메모리 셀을 SET 할 수 있는 회로의 회로도이다.
도13은 메모리 셀을 SET 할 수 있는 회로의 회로도이다.
도14는 도13의 회로를 동작시키는 예시적인 일 프로세스의 순서도이다.
도15는 메모리 셀을 SET 시키기 위하여 SET 전압의 인가를 반복하기 위한 프로세스의 일례를 도시한 순서도이다.
도16은 메모리 셀을 SET 할 수 있는 회로의 회로도이다.
도17은 도16의 회로를 동작시키는 예시적인 프로세스의 타이밍도이다.
도18은 메모리 셀을 SET 할 수 있는 회로의 회로도이다.
도18A는 도18의 회로를 동작시키는 예시적인 일 프로세스의 순서도이다.
도19는 메모리 셀을 RESET 할 수 있는 회로의 회로도이다.
도20은 도19의 회로를 동작시키는 예시적인 일 프로세스의 순서도이다.
도21은 메모리 셀을 RESET 할 수 있는 회로의 회로도이다.
도21A는 도21의 회로를 동작시키는 예시적인 일 프로세스의 순서도이다.
도22는 반전가능한 저항-스위칭 소자를 SET 하기 위하여 반전가능한 저항-스위칭 소자에 인가되는 전압 펄스를 도시한 도면이다.
도22A는 메모리 셀을 SET 할 수 있는 회로의 회로도이다.
도23은 SET 및 RESET 동작들을 검출할 수 있는 회로의 회로도이다.
도24A 및 도24B는 도23의 회로를 동작시키는 예시적인 일 프로세스의 순서도이다.
도2는 도1의 다수의 메모리 셀들로부터 형성된 제 1 메모리 레벨의 일부분에 대한 간략화된 투시도이다.
도3은 3차원 메모리 어레이의 일부분에 대한 간략화된 투시도이다.
도4는 3차원 메모리 어레이의 일부분에 대한 간략화된 투시도이다.
도5는 반전가능한 저항-스위칭 소자를 구비한 메모리 셀의 다른 실시예에 대한 간략화된 투시도이다.
도6은 메모리 시스템의 일실시예의 블록도이다.
도7은 반전가능한 저항-스위칭 소자의 I-V 특성을 도시한 그래프이다.
도7A는 메모리 셀의 상태를 판독할 수 있는 회로를 예시한다.
도8은 다이오드의 I-V 특성을 로그 스케일로 도시한 그래프이다.
도9는 반전가능한 저항-스위칭 소자와 다이오드의 I-V 특성을 도시한 그래프이다.
도10은 메모리 셀을 SET 할 수 있는 회로의 회로도이다.
도11은 도10의 회로를 동작시키는 예시적인 일 프로세스의 순서도이다.
도12는 메모리 셀을 SET 할 수 있는 회로의 회로도이다.
도13은 메모리 셀을 SET 할 수 있는 회로의 회로도이다.
도14는 도13의 회로를 동작시키는 예시적인 일 프로세스의 순서도이다.
도15는 메모리 셀을 SET 시키기 위하여 SET 전압의 인가를 반복하기 위한 프로세스의 일례를 도시한 순서도이다.
도16은 메모리 셀을 SET 할 수 있는 회로의 회로도이다.
도17은 도16의 회로를 동작시키는 예시적인 프로세스의 타이밍도이다.
도18은 메모리 셀을 SET 할 수 있는 회로의 회로도이다.
도18A는 도18의 회로를 동작시키는 예시적인 일 프로세스의 순서도이다.
도19는 메모리 셀을 RESET 할 수 있는 회로의 회로도이다.
도20은 도19의 회로를 동작시키는 예시적인 일 프로세스의 순서도이다.
도21은 메모리 셀을 RESET 할 수 있는 회로의 회로도이다.
도21A는 도21의 회로를 동작시키는 예시적인 일 프로세스의 순서도이다.
도22는 반전가능한 저항-스위칭 소자를 SET 하기 위하여 반전가능한 저항-스위칭 소자에 인가되는 전압 펄스를 도시한 도면이다.
도22A는 메모리 셀을 SET 할 수 있는 회로의 회로도이다.
도23은 SET 및 RESET 동작들을 검출할 수 있는 회로의 회로도이다.
도24A 및 도24B는 도23의 회로를 동작시키는 예시적인 일 프로세스의 순서도이다.
반전가능한 저항-스위칭 소자를 구비한 메모리 셀들을 포함하는 메모리 시스템이 제공된다. 반전가능한 저항-스위칭 소자들에 대해 저항의 셋팅(setting) 및 리셋팅(resetting)을 제어하기 위한 다양한 회로들 및 방법들이 개시된다.
메모리 셀 및 시스템
도1은 메모리 셀(200)의 일실시예의 간략화된 투시도로서, 메모리 셀(200)은 제 1 전도체(206)와 제 2 전도체(208) 사이에서 스티어링 소자(204)와 직렬로 접속된 반전가능한 저항-스위칭 소자(202)를 포함한다.
반전가능한 저항(resistance)-스위칭 소자(202)는, 반전가능한 비저항-스위칭 물질(203)을 포함하는바, 반전가능한 비저항-스위칭 물질(203)은 2개 이상의 상태들 사이에서 반전가능하게 스위치될 수 있는 비저항(resistivity)을 갖는다. 예를 들어, 반전가능한 비저항-스위칭 물질은 초기에는 고-비저항 상태로 제작될 수 있으며, 상기 초기의 고-비저항 상태는, 제 1 전압 및/또는 전류가 인가됨에 따라 저-비저항 상태로 스위칭될 수 있다. 제 2 전압 및/또는 전류의 인가는 상기 반전가능한 비저항-스위칭 물질을 고-비저항 상태로 되돌릴 수 있다. 대안적으로는, 반전가능한 저항-스위칭 소자는 초기에는 저-저항 상태로 제작될 수 있으며, 상기 초기의 저-저항 상태는, 적절한 전압(들) 및/또는 전류(들)이 인가됨에 따라 고-저항 상태로 스위칭될 수 있다. 메모리 셀에 이용되는 경우, 하나의 저항 상태는 이진 "0"을 나타낼 수 있으며, 반면에 다른 하나의 저항 상태는 이진 "1"을 나타낼 수 있다. 하지만, 3개 이상의 데이터/저항 상태가 이용될 수도 있다. 다양한 반전가능한 비저항-스위칭 물질들과 반전가능한 저항-스위칭 소자를 채택하는 메모리 셀의 동작은 예컨대, 앞서 언급한 미국공개특허(공개번호 2006/0250836)에 개시되어 있다.
일실시예에서, 고-저항 상태에서 저-저항 상태로 저항을 스위칭하는 프로세스는 반전가능한 저항-스위칭 소자(202)를 셋팅(SETTING) 한다라고 지칭된다. 또한, 저-저항 상태에서 고-저항 상태로 저항을 스위칭하는 프로세스는 반전가능한 저항-스위칭 소자(202)를 리셋팅(RESETTING) 한다라고 지칭된다. 고-비저항 상태는 이진 데이터 "0"에 관계되며, 저-비저항 상태는 이진 데이터 "1"에 관계된다. 다른 실시예에서는, 상기 셋팅과 리셋팅 및/또는 데이터 인코딩은 반대로 될 수 있다.
몇몇 실시예에서, 반전가능한 저항-스위칭 물질(230)은 금속 산화물로 구성될 수 있다. 서로 다른 다양한 금속 산화물들이 이용될 수 있다. 일례로서, 니켈 산화물이 이용된다.
적어도 하나의 실시예에서는, 선택적 증착 공정의 사용에 의하여, 니켈 산화물층이, 상기 니켈 산화물층을 식각함이 없이, 반전가능한 비저항-스위칭 물질에서 이용될 수 있다. 예를 들면, 기판 위에 형성된 전도성 표면들 상에만 니켈-함유 층을 선택적으로 증착하기 위해서, 전기도금법(electroplating), 무전해 증착법(electroless deposition) 등과 같은 증착 프로세스를 채용함으로써, 반전가능한 저항-스위칭 소자가 형성될 수 있다. 이러한 방식으로, 기판 상의 오직 전도성 표면들만 패터닝 및/또는 식각(니켈-함유 층의 증착 이전에)되며, 상기 니켈-함유 층은 식각되지 않는다.
적어도 하나의 실시예에서는, 반전가능한 저항-스위칭 물질(230)은, 니켈을 선택적으로 증착하고 이후 상기 니켈층을 산화시킴에 의해서 형성된 니켈 산화물층의 적어도 일부를 포함한다. 예를 들어, 무전해 증착법, 전기도금법, 혹은 유사한 선택적 프로세스를 이용하여 Ni, NixPy 혹은 다른 유사한 형태의 니켈이 선택적으로 증착될 수 있으며, 후속으로 산화되어(예컨대, 급속 열 산화법 혹은 다른 산화 공정을 이용하여) 니켈 산화물을 형성할 수 있다. 다른 실시예에서는, 니켈 산화물 자체가 선택적으로 증착될 수도 있다. 예를 들면, NiO-, NiOx- 혹은 NiOxPy- 함유층이 선택적 증착 프로세스를 이용하여 스티어링 소자(204) 위에 선택적으로 증착될 수 있으며 이후 어닐링 및/또는 산화될 수 있다(필요하다면).
본 발명에 따르면, 다른 물질들도 선택적으로 증착되고 이후 어닐링 및/또는 산화되어(필요하다면), 메모리 셀들에서 사용되기 위한 반전가능한 비저항-스위칭 물질을 형성할 수 있다. 예를 들면, Nb, Ta, V, Al, Ti, Co, 코발트-니켈 합금, 등의 층이 가령, 전기도금법에 의해서 선택적으로 증착될 수 있으며 이후 산화되어 반전가능한 비저항-스위칭 물질을 형성할 수 있다.
반전가능한 저항-스위칭 물질을 이용한 메모리 셀 제조에 관한 보다 상세한 정보는 "Memory Cell That Employs A Selectively Deposited Reversible Resistance Switching Element and Methods of Forming The Same" 라는 명칭으로 2007년 6월 20일자로 미국에 출원된 미국특허출원(출원번호 11/772,084)에서 찾아볼 수 있으며, 상기 미국특허출원은 본 발명에 대한 참조로서 그 전체 내용이 본 명세서에 통합된다.
반전가능한 저항-스위칭 소자(202)는 전극들(232, 234)을 포함한다. 전극(232)은 반전가능한 금속 산화물 비저항-스위칭 물질(230)과 전도체(208) 사이에 위치한다. 일실시예에서, 전극(232)은 플래티넘으로 구성된다. 전극(234)은 반전가능한 금속 산화물 비저항-스위칭 물질(230)과 다이오드(204) 사이에 위치한다. 일실시예에서, 전극(234)은 티타늄 질화물로 구성되며, 그리고 장벽층의 역할을 수행한다.
스티어링 소자(204)는 다이오드가 될 수 있거나 혹은 반전가능한 저항-스위칭 소자(202) 양단의 전압을 선택적으로 제한하거나 및/또는 반전가능한 저항-스위칭 소자(202)를 통해 흐르는 전류 흐름을 선택적으로 제한함에 의해서 비-오믹 도통(non-ohmic conduction)을 나타내는 다른 적절한 스티어링 소자가 될 수 있다. 이러한 방식으로, 상기 메모리 셀(200)은 2차원 혹은 3차원 메모리 어레이의 일부로서 이용될 수 있으며 그리고 상기 어레이의 다른 메모리 셀들의 상태에 영향을 끼치지 않고 데이터를 메모리 셀(200)에 기입하거나 및/또는 메모리 셀(200)로부터 데이터를 판독할 수 있다. 다이오드(204)는, 다이오드의 p-영역 위의 n-영역이 위를 가리키거나 혹은 다이오드의 n-영역 위의 p-영역이 아래를 가리키거나에 상관없이, 수직 다결정 p-n 다이오드 혹은 p-i-n 다이오드와 같은, 임의의 적절한 다이오드를 포함할 수도 있다.
몇몇 실시예에서, 다이오드(204)는 가령, 폴리실리콘, 다결정 실리콘-게르마늄 합금, 폴리게르마늄(polygermanium) 혹은 다른 적절한 물질과 같은 다결정 반도체 물질로 형성될 수 있다. 예를 들어, 다이오드(204)는 강하게 도핑된 n+ 폴리실리콘 영역(242), 상기 n+ 폴리실리콘 영역(242) 위의 약하게 도핑된 혹은 진성(비의도적(unintentional)으로 도핑된)인 폴리실리콘 영역(244), 상기 진성 영역(244) 위에 있는 강하게 도핑된 p+ 폴리실리콘 영역(246)을 포함할 수 있다. 몇몇 실시예에서는, 얇은(예컨대, 수백 옴스트롱 혹은 그 이하) 게르마늄 및/또는 실리콘 게르마늄 합금층(미도시)(실리콘-게르마늄 합금층이 이용될 경우에는 약 10％ 혹은 그 이상의 게르마늄을 갖음)이 n+ 폴리실리콘 영역(242) 상에 형성될 수도 있는데, 이는 n+ 폴리실리콘 영역(242)으로부터 진성 영역(244)으로의 도펀트 이동을 방지 및/또는 감소시키기 위한 것이며, 이러한 내용은 예컨대, "DEPOSITED SEMICONDUCTOR STRUCTURE TO MINIMIZE N-TYPE DOPANT DIFFUSION AND METHOD OF MAKING" 라는 명칭으로 2005년 12월 9일자로 출원된 미국공개특허(공개번호 2006/0087005)에 기재된 바와 같으며, 상기 미국공개특허는 본 발명에 대한 참조로서 그 전체 내용이 본 명세서에 통합된다. n+ 영역과 p+ 영역의 위치는 뒤바뀔 수도 있음을 유의해야 한다.
증착된 실리콘(예컨대, 비정질 혹은 다결정)으로 다이오드(204)가 제조되는 경우, 제조시에 상기 증착된 실리콘을 낮은 비저항 상태로 만들기 위하여, 실리사이드층이 다이오드 상에 형성될 수도 있다. 이러한 낮은 비저항 상태는 메모리 셀의 더 용이하게 프로그래밍될 수 있게 하는바, 왜냐하면 증착된 실리콘을 낮은 비저항 상태로 스위칭하기 위해서는 큰 전압이 필요치 않기 때문이다.
본 발명에 대한 참조로서 그 전체 내용이 본 명세서에 통합되는 "Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide," 라는 명칭의 미국특허 US 7,176,064에 개시된 바와 같이, 티타늄 및/또는 코발트와 같은 실리사이드-형성 물질들은 어닐링 동안에 상기 증착된 실리콘과 반응하여 실리사이드층을 형성한다. 티타늄 실리사이드와 코발트 실리사이드의 격자 간격은 실리콘의 격자 간격과 유사하며, 그리고 이러한 실리사이드층들은, 상기 증착된 실리콘이 결정화할 때에, 인접한 증착 실리콘을 위한 "결정화 템플릿(crystallization template)" 혹은 "시드(seed)"로서의 역할을 수행할 수 있는 것으로 여겨진다(즉, 실리사이드층은 어닐링 동안 실리콘 다이오드의 결정 구조를 강화시킨다). 이에 의해서 낮은 비저항의 실리콘이 제공된다. 실리콘-게르마늄 합금 및/또는 게르마늄 다이오드에 대해서도 유사한 결과들이 얻어질 수 있다.
전도체(206, 208)는 텅스텐, 임의의 적절한 금속, 강하게 도핑된 반도체 물질, 전도성 실리사이드, 전도성-실리사이드 저머나이드(germanide), 전도성 저머나이드(germanide) 등등과 같은 임의의 적절한 전도성 물질을 포함할 수 있다. 도1의 실시예에서, 전도체들(206, 208)은 레일-형상(rail-shaped)이며 그리고 서로 다른 방향으로 연장된다(예컨대, 실질적으로 서로 수직인 방향으로). 다른 전도체 형상들 및/또는 구성들이 이용될 수도 있다. 몇몇 실시예에서는, 디바이스 성능을 개선하고 및/또는 디바이스 제조에 도움을 주기 위하여, 장벽층들, 접착층들, 반사방지 코팅들 및/또는 기타등등(미도시)이 전도체(206, 208)와 함께 이용될 수도 있다.
도1에서는 반전가능한 저항-스위칭 소자(202)가 스티어링 소자(204) 위에 위치하는 것으로 도시되었지만, 대안적인 실시예에서는 반전가능한 저항-스위칭 소자(202)가 스티어링 소자(204) 아래에 위치할 수도 있다.
도2는 도1의 메모리 셀(200)들이 복수개 모여서 형성된 제 1 메모리 레벨(214)의 일부분에 대한 간략화된 투시도이다. 간략함을 위해서, 반전가능한 저항-스위칭 소자(202), 다이오드(204), 및 장벽층(213)은 별도로 도시하지 않았다. 도시된 바와 같이, 메모리 어레이(214)는, 다수의 메모리 셀들이 접속되는 복수의 비트라인들(제 2 전도체 208)과 워드라인들(제 1 전도체 206)을 포함하는 "교차점(cross-point)" 어레이이다. 다른 메모리 어레이 구조들이 사용될 수도 있으며, 다중 메모리 레벨들이 이용될 수도 있다.
도3은 제 2 메모리 레벨(220) 아래에 위치한 제 1 메모리 레벨(218)을 포함하는 모노리식(monolithic) 3차원 어레이(216)의 일부분에 대한 간략화된 투시도이다. 도3의 실시예에서, 각각의 메모리 레벨들(218, 220)은 교차점 어레이에서 다수의 메모리 셀들(200)을 포함한다. 추가적인 층들(예컨대, 층간 유전체)이 제 1 메모리 레벨(218)과 제 2 메모리 레벨(220) 사이에 제공될 수도 있음을 유의해야 하며, 도3에서는 간략화를 위해서 도시되지 않았다. 다른 메모리 어레이 구조들이 사용될 수도 있으며, 추가 메모리 레벨들이 이용될 수도 있다. 도3의 실시예에서, 모든 다이오드들은, p-도핑된 영역을 다이오드의 바닥 혹은 최상부에서 갖는 p-i-n 다이오드들이 적용되는지에 따라 아래쪽을 향하거나 혹은 위쪽을 향하게 동일한 방향을 가리킬 수 있는바, 이는 다이오드 제작을 용이하게 한다.
몇몇 실시예에서, 메모리 레벨들은 "High-Density Three-Dimensional Memory Cell" 라는 명칭의 미국등록특허(등록번호 US 6,952,030)에 개시된 바와 같이 제조될 수도 있으며, 상기 미국등록특허는 본 발명에 대한 참조로서 그 전체 내용이 본 명세서에 통합된다. 예를 들어, 제 1 메모리 레벨의 상부 전도체는 제 2 메모리 레벨의 하부 전도체로서 이용될 수도 있는바, 제 2 메모리 레벨은 도4에 도시된 바와 같이 제 1 메모리 레벨 위에 위치한다. 이러한 실시예에서, 인접한 메모리 레벨들 상의 다이오드들은, 2007년 3월 27일자로 출원된 "Large Array Of Upward Pointing P-I-N Diodes Having Large And Uniform Current" 라는 명칭의 미국특허출원(출원번호 11/692,151)에 개시된 바와 같이 서로 반대 방향을 가리키는 것이 바람직한바, 상기 미국특허출원은 본 발명에 대한 참조로서 그 전체 내용이 본 명세서에 통합된다. 예를 들어, 제 1 메모리 레벨(218)의 다이오드들은 화살표 A1(예컨대, p 영역이 다이오드의 바닥에 있음)로 표시된 바와 같이 위쪽을 가리키는 다이오드가 될 수 있으며 반면에, 제 2 메모리 레벨(220)의 다이오드들은 화살표 A2(예컨대, n 영역이 다이오드의 바닥에 있음)로 표시된 바와 같이 아래쪽을 가리키는 다이오드가 될 수 있다. 혹은, 그 반대의 경우도 가능하다.
모노리식 3차원 메모리 어레이는, 그 어떤 중간개재(intervening) 기판들 없이, 웨이퍼와 같은 단일 기판 상에 다중 메모리 레벨들이 형성되는 것들 중 하나이다. 하나의 메모리 레벨을 형성하는 층들은, 기존 레벨(혹은 레벨들)의 층들 위에 증착되거나 혹은 직접 성장된다. 이와 반대로, Leedy 에게 허여된 "Three Dimensional Structure Memory" 라는 명칭의 미국등록특허(등록번호 US 5,915,167)에 개시된 바와 같이, 메모리 레벨들을 별도의 기판들 상에 형성하고 그리고 메모리 레벨들을 위로 향하게 서로 접착시킴으로써, 적층형 메모리들이 제조되어 왔다. 상기 기판들은 본딩 전에 얇아질 수도 있거나 혹은 메모리 레벨로부터 제거될 수도 있지만, 이들 메모리 레벨들은 처음부터 별도의 기판들 상에 형성되므로, 이러한 메모리들은 진정한 모노리식 3차원 메모리 어레이가 아니다.
도5는 메모리 셀(250)을 도시하는바, 이는 도1의 메모리 셀(200)의 변형예이다. 전극들(232, 234)의 위치가 바뀌었기 때문에, 메모리 셀(250)은 도1의 메모리 셀(200)과 다르다. 즉, 플래티넘 전극(232)은 반전가능한 금속 산화물 비저항-스위칭 물질(230)과 다이오드(204) 사이에 위치하며, 반면에 티타늄 질화물 전극(234)은 반전가능한 금속 산화물 비저항-스위칭 물질(230)과 전도체(208) 사이에 위치한다. 또한, n+ 영역(242)과 p+ 영역(246)의 위치가 반대이기 때문에, 메모리 셀(250)과 도1의 메모리 셀(200)은 서로 다르다. 강하게 도핑된 n+ 폴리실리콘 영역(242)이 진성 영역(244) 위에 있으며, 강하게 도핑된 p+ 폴리실리콘 영역(246)은 진성 영역(244) 아래에 있다. 이러한 배치는 다이오드(204)가 역 바이어스되는 때에, 반전가능한 저항 스위칭 소자를 SET 하는데 유용하며, 이에 대해서는 다음에 상술될 것이다.
개시된 구성에 따르면 실린더 형상의 메모리 셀들과 레일 형상의 전도체들이 도1 내지 도5에 도시된다. 하지만, 본 명세서에 개시된 기술은 메모리 셀에 대한 하나의 특정 구조에 한정되지 않는다. 다른 구조들이 또한 이용되어 반전가능한 비저항-스위칭 물질을 포함하는 메모리 셀들을 형성할 수 있다. 예를 들면, 다음의 미국 특허들은 반전가능한 비저항-스위칭 물질을 이용할 수 있는 예시적인 메모리 셀 구조들을 제공한다. 미국특허 US 6,952,043, US 6,951,780, US 6,034,882, US 6,420,215, US 6,525,953, US 7,081,377.
도6은 본 명세서에 개시된 기술을 구현할 수 있는 메모리 시스템(300)의 일례를 도시한 블록도이다. 메모리 시스템(300)은 메모리 어레이(302)를 포함하는바, 메모리 어레이(302)는 전술한 바와 같은 메모리 셀들의 2차원 혹은 3차원 어레이가 될 수 있다. 일실시예에서 메모리 어레이(302)는 모노리식 3차원 메모리 어레이이다. 메모리 어레이(302)의 어레이 단자 라인들은, 로우(row)를 구성하는 워드라인들의 다양한 층(들)과, 컬럼(column)을 구성하는 비트라인들의 다양한 층(들)을 포함한다. 하지만, 다른 방향들 역시 구현될 수 있다.
메모리 시스템(300)은 로우 제어 회로(320)를 포함하는바, 로우 제어 회로(320)의 출력(308)들은 메모리 어레이(302)의 각각의 워드라인들에 연결된다. 로우 제어 회로(320)는 M 개의 로우 어드레스 신호들의 그룹 및 하나 이상의 다양한 제어 신호들을 시스템 제어 로직(330)으로부터 수신하며, 그리고 로우 디코더(322), 어레이 단자 드라이버(driver)(324), 판독 및 프로그래밍(예컨대, SET 및 RESET) 동작 둘다를 위한 블록 선택 회로(326)와 같은 회로들을 일반적으로 포함할 수 있다. 메모리 시스템(300)은 또한, 컬럼 제어 회로(310)를 포함하는바, 컬럼 제어 회로(310)의 입/출력(306)들은 메모리 어레이(302)의 각각의 비트라인들에 연결된다. 컬럼 제어 회로(310)는 N 개의 컬럼 어드레스 신호들의 그룹 및 하나 이상의 다양한 제어 신호들을 시스템 제어 로직(330)으로부터 수신하며, 그리고 컬럼 디코더(312), 어레이 단자 수신기 혹은 드라이버(314), 블록 선택 회로(316), 뿐만 아니라 판독/기입 회로, 및 I/O 멀티플렉서와 같은 회로들을 일반적으로 포함할 수 있다. 시스템 제어 로직(330)은 호스트로부터 데이터와 커맨드를 수신하며 그리고 출력 데이터를 호스트에게 제공한다. 다른 실시예에서, 시스템 제어 로직(330)은 별도의 컨트롤러 회로로부터 데이터와 커맨드를 수신하며 그리고 그 컨트롤러 회로에게 출력 데이터를 제공하는바, 여기서 상기 컨트롤러 회로는 호스트와 통신한다. 시스템 제어 로직(330)은 하나 이상의 상태 머신들, 레지스터들, 및 메모리 시스템(300)의 동작을 제어하기 위한 다른 제어 로직을 포함할 수 있다.
일 실시예에서, 도6에 도시된 모든 구성요소들은 하나의 집적회로 상에 배치된다. 예를 들어, 시스템 제어 로직(330), 컬럼 제어 회로(310) 및 로우 제어 회로(320)는 기판의 표면 상에 형성되며 그리고 메모리 어레이(302)는 상기 기판 위에 형성되는 모노리식 3차원 메모리 어레이이다(즉, 시스템 제어 로직 330, 컬럼 제어 회로 310 및 로우 제어 회로 320 위에 형성된다). 몇몇 경우에 있어서, 제어 회로의 일부는 메모리 어레이의 일부와 동일한 층들 상에 형성될 수도 있다.
집적회로 메모리 어레이를 통합하고 있는 집적회로는 통상적으로 상기 어레이를 여러 개의 서브-어레이들 혹은 블록들로 분할한다. 또한, 블록들은 예컨대, 16개, 32개 혹은 다른 개수의 블록들을 포함하고 있는 베이(bay)들로 함께 그룹화될 수 있다. 자주 이용되는 바와 같이, 서브-어레이는, 통상적으로는 디코더들, 드라이버들, 감지 증폭기들 및 입/출력 회로들에 의해서 중단되지 않는 연속적인 워드라인들과 비트라인들을 갖는 메모리 셀들의 연속적인 그룹이다. 다양한 이유들 때문에 서브 어레이가 이용된다. 예를 들어, 워드라인들 및 비트라인들의 저항과 캐패시턴스 때문에 야기되는, 워드라인들과 비트라인들의 신호 지연(즉, RC 지연)은, 대형 어레이에서는 극히 중요할 수 있다. 각 워드라인 및/또는 각 비트라인의 길이가 감소하도록, 대형 어레이를 작은 서브-어레이들의 그룹으로 분할함으로써, 이들 RC 지연들이 감소될 수 있다. 또 다른 일례로서, 메모리 셀들의 그룹을 액세스하는 것에 관련된 전력(power)은, 주어진 메모리 사이클 동안에 동시에 액세스될 수 있는 메모리 셀들의 개수의 상한(upper limit)을 좌우한다. 결과적으로, 동시에 액세스될 수 있는 메모리 셀들의 개수를 감소시키기 위해서, 대형 어레이는 더 작은 서브-어레이들로 종종 분할된다. 그럼에도 불구하고, 설명의 편의를 위해서, 통상적으로는 디코더들, 드라이버들, 감지 증폭기들 및 입/출력 회로들에 의해서 중단되지 않는 연속적인 워드라인들과 비트라인들을 갖는 메모리 셀들의 연속적인 그룹을 나타내도록, 어레이라는 용어와 서브-어레이라는 용어는 동의어처럼 사용될 것이다.
전류 제한으로 SET(SET With Current Limiting)
전술한 바와 같이, 반전가능한 저항-스위칭 소자(202)는 2개 이상의 상태들 사이에서 반전가능하게 스위칭될 수 있다. 예를 들어, 반전가능한 비저항-스위칭 물질은 초기에는 고-비저항 상태로 제작될 수 있으며, 상기 초기의 고-비저항 상태는, 제 1 전압 및/또는 전류가 인가됨에 따라 저-비저항 상태로 스위칭될 수 있다. 제 2 전압 및/또는 전류의 인가는 상기 반전가능한 비저항-스위칭 물질을 고-비저항 상태로 되돌릴 수 있다. 도7은 예시적인 반전가능한 금속 산화물 저항-스위칭 소자의 전압 대 전류 그래프이다. 라인(400)은 고-비저항 상태(ROFF)에 있는 반전가능한 저항-스위칭 소자의 I-V 특성을 나타낸다. 라인(402)은 저-비저항 상태(RON)에 있는 반전가능한 저항-스위칭 소자의 I-V 특성을 나타낸다.
반전가능한 저항-스위칭 소자가 어떤 상태에 있는지를 판별하기 위해서, 전압이 인가되며 그리고 결과적인 전류가 측정된다. 더 높은 측정 전류(라인 402 참조)는 상기 반전가능한 저항-스위칭 소자가 저-비저항 상태에 있음을 나타낸다. 더 낮은 측정 전류(라인 400 참조)는 상기 반전가능한 저항-스위칭 소자가 고-비저항 상태에 있음을 나타낸다. 이와 다른 I-V 특성을 갖는 반전가능한 저항-스위칭 소자의 여러 변형예들도 본 명세서의 기술과 함께 이용될 수 있음을 유의해야 한다.
도7A는 회로를 도시한 것으로, 메모리 셀의 상태를 판독하기 위한 일실시예를 예시한 것이다. 도7A은 메모리 셀들(450, 452, 454, 456)을 포함하는 메모리 어레이의 일부를 도시하며, 이들 메모리 셀들 모두는 도1 내지 도5의 실시예에 기초한다. 많은 비트라인들 중 2개의 비트라인들과 많은 워드라인들 중 2개의 워드라인들이 도시된다. 비트라인들 중 하나에 대한 판독 회로는 트랜지스터(458)를 통해 비트라인에 연결되는 것으로 도시되었는바, 상기 트랜지스터(458)는 컬럼 디코더(312)에 의해 공급되는 게이트 전압에 의해 제어되며, 이는 해당 비트라인을 선택 혹은 비선택하기 위한 것이다. 트랜지스터(458)는 상기 비트라인을 데이터 버스에 연결한다. 기입 회로(460)(시스템 제어 로직 330의 일부)는 데이터 버스에 연결된다. 트랜지스터(462)가 데이터 버스에 연결되며, 그리고 클램프 디바이스로서 동작하는바, 클램프 디바이스는 클램프 제어 회로(464)(시스템 제어 로직 330의 일부)에 의해 제어된다. 또한, 트랜지스터(462)는 비교기(466)와 기준 전류 공급기(Iref)에 연결된다. 비교기(466)의 출력은 데이터 출력 단자(시스템 제어 로직 330 으로, 콘트롤러 및/또는 호스트로)와 데이터 래치(468)에 연결된다. 기입 회로(460)가 또한 데이터 래치(468)에 연결된다.
반전가능한 저항-스위칭 소자의 상태를 판독하려 시도하는 경우, 모든 워드라인들은 Vread(예를 들면, 약 2 볼트)로 제 1 바이어스되며 그리고 모든 비트라인들은 접지된다. 이후, 선택 워드라인은 접지된다. 예시적인 목적으로, 본 논의에서는 메모리 셀(450)이 판독을 위해 선택된다고 가정될 것이다. 하나 이상의 선택 비트라인들은, 데이터 버스(트랜지스터 458을 턴온함에 의해)와 클램프 디바이스(트랜지스터 462, ~2볼트 + Vt 를 수신)를 통해 Vread가 된다. 클램프 디바이스의 게이트는 Vread 보다 높지만, 상기 비트라인을 Vread 인근으로 유지하도록 제어된다. 전류가 Vsense 노드로부터 트랜지스터(462)를 통해 선택 메모리 셀에 의해서 구동된다. 상기 Vsense 노드는 또한, 기준 전류 Iref를 수신하는바, 기준 전류 Iref는 고-비저항 상태 전류와 저-비저항 상태 전류 사이이다. Vsense 노드는 셀 전류와 기준 전류 Iref 사이의 전류 차이에 대응되게 이동한다. 비교기(466)는 Vsense 전압과 Vref-read 전압을 비교함으로써, 데이터 출력 신호를 생성한다. 만일, 메모리 셀 전류가 Iref 보다 크다면, 메모리 셀은 저-비저항 상태에 있으며 그리고 Vsense에서의 전압은 Vref 보다 작을 것이다. 만일, 메모리 셀 전류가 Iref 보다 작다면, 메모리 셀은 고-비저항 상태에 있으며 그리고 Vsense에서의 전압은 Vref 보다 클 것이다. 비교기(466)로부터의 데이터 출력 신호는 데이터 래치(468)에 래치된다.
다시 도7을 참조하면, 고-비저항 상태(라인 400 참조)에 있는 동안에, 전압 VSET과 충분한 전류가 인가된다면, 반전가능한 저항-스위칭 소자는 저-비저항 상태로 SET 될 것이다. 라인 404는 VSET이 인가되는 때의 거동을 도시한다. 전압은 어느 정도 일정하게 유지될 것이며 그리고 전류는 Iset_limit을 향해 증가할 것이다. 소정 지점에서, 상기 반전가능한 저항-스위칭 소자는 SET 될 것이며 그리고 디바이스 행동은 라인 402에 기초할 것이다. 상기 반전가능한 저항-스위칭 소자는 처음에는 SET 되어 있으며, 디바이스를 SET 하기 위해서는 Vf(형성 전압 : forming voltage)를 필요로 한다는 점을 유의해야 한다. 이 이후에는, VSET이 이용될 수 있다. 형성 전압 Vf는 VSET 보다 클 수 있다.
저-비저항 상태(라인 402 참조)에 있는 동안에, 전압 VRESET과 충분한 전류(Ireset)가 인가된다면, 반전가능한 저항-스위칭 소자는 고-비저항 상태로 RESET 될 것이다. 라인 406는 VRESET이 인가되는 때의 거동을 도시한다. 소정 지점에서, 상기 반전가능한 저항-스위칭 소자는 RESET 될 것이며 그리고 디바이스 행동은 라인 400에 기초할 것이다.
일실시예에서, Vset은 약 5볼트이며, Vresetd은 약 3볼트이며, Iset_limit는 약 5㎂이며 그리고 Ireset 전류는 약 30㎂ 정도로 클 수 있다.
만일, SET 동작 동안에 전류가 너무 높아지게 되면, 반전가능한 저항-스위칭 소자가 SET 된 후 상기 높은 전류 때문에 즉각적으로 RESET 되는 것도 가능하다. 몇몇 경우에서, 반전가능한 저항-스위칭 소자는 SET 과 RESET 사이에서 발진할 것이다. 다른 예측불가능한 거동이 또한 발생할 수도 있다. 이러한 상황을 방지하기 위하여, 전류가 Iset_limit 정도로 높아질 순 있지만, 즉각적인 RESET 혹은 발진을 야기하기에 충분할 정도로는 높아지지 않게 하는 방식으로, SET 동작 동안에 전류를 제한하는 기술이 본 명세서에 제시된다.
SET 동작 동안에 전류를 제한하기 위한 방법들 중 하나는, 역 바이어스된 다이오드를 통해 상기 반전가능한 저항-스위칭 소자를 SET 하는 것이다. 예를 들어, 도5를 참조하여 다음과 같은 점이 제안되는바, SET 동작 동안에 다이오드(204)가 역 바이어스된다. 이는 곧, p+ 영역(242)과 티타늄 질화물 전극(234) 사이에 역 바이어스를 생성하기 위하여, 전도체(206) 보다 전도체(208)에 더 높은 전압이 인가될 것이라는 점을 의미한다. 다이오드가 역 바이어스되기 때문에, 다이오드를 통한 전류와, 그러므로 반전가능한 저항-스위칭 소자를 통하는 전류 역시도 제한될 것이다. 상기 실시예에서, 반전가능한 저항-스위칭 소자가 RESET 되는 때에 상기 다이오드는 포워드(forward) 바이어스될 것이다. 이러한 SET 동작은, 도1의 메모리 셀(200)과 함께 이용될 수 있으며 뿐만 아니라, 다이오드와 저항 스위칭 소자들 상에서 동일한 극성이 획득되도록 전압 극성들을 전도체들에게 적용함으로써, 다른 셀 구조들에서도 이용될 수 있다.
도8은 다이오드(204)에 대한 I-V 특성(로그 스케일)을 도시한다. 상기 그래프의 오른편에 도시되는 양의 전압 범위(포워드 바이어스)에서는, 전압이 증가함에 따라 전류도 빠르게 증가한다. 음의 전압 범위(역 바이어스)에서는, 전류는 브레이크다운(breakdown)까지는 훨씬 더 느리게 증가한다. 역 바이어스에서의 큰 전류는 다이오드를 손상시킬 수 있다. 역 바이어스는 전류 제한 회로를 통하여 인가되는바, 상기 전류 제한 회로는 다이오드에 대한 손상을 방지하기 위해서 전류를 제한한다. 동일한 전류 제한값(current limit)이, 앞서 언급된 Iset_limit(포맷 혹은 SET 동작을 위해 요구됨)을 제공한다.
일실시예에서, 상기 다이오드는 낮은 리버스 소프트 브레이크다운 전압(low reverse soft breakdown voltage)을 갖도록 설계된다. 이러한 설계는 n+ 영역과 p+ 영역 사이에 있는 영역의 두께를 제한함으로써 달성될 수 있다.
도9는 반전가능한 금속 산화물 저항-스위칭 소자와 다이오드의 전압 대 전류 그래프이다. 라인 404-406은 앞서 설명한 바와 같다. 라인 420은 역 바이어스 동안 다이오드의 I-V 특성을 나타낸다. 라인 422은 브레이크다운 전압 Vbd에서 다이오드의 I-V 특성을 나타낸다. 다이오드와 반전가능한 저항-스위칭 소자가 직렬로 연결되어 있기 때문에, 이들을 통해 흐르는 전류는 동일할 것이다. 가장 낮은 전류를 갖는 디바이스가 다른 디바이스에 대한 전류를 제한할 것이다. 이와 같이, 포워드 바이어스 동안, 다이오드와 반전가능한 저항-스위칭 소자를 포함하는 메모리 셀은 라인(400, 402, 406)에 기초하여 동작할 것이다. 저-비저항 상태에 있는 때에 VRESET을 인가함으로써, 리셋팅이 수행될 것이다. 메모리 셀을 SET 하고자 할 때, 메모리 셀은 역 바이어스될 것이며 그리고 상기 메모리 셀은 라인(420)과 라인(422)에 기초하여 동작할 것이다. Vset 전위(예컨대, -Vset)가 반전가능한 저항-스위칭 소자의 양단에 인가되는 경우, 전류는 증가하기 시작할 것이다. 전류가 증가함에 따라, 반전가능한 저항-스위칭 소자는 SET 될 것이다. 다이오드가 역 바이어스되기 때문에, 소프트 브레이크다운에서의 다이오드 역 전류에 의해서 전류 증가는 제한될 것이며, 따라서 즉각적인 RESET이 방지될 수 있으며 혹은 SET 과 RESET 사이에서의 발진이 방지된다.
도10은 메모리 셀을 셋팅하기 위한 회로의 개략도이다. 도10에는 4개의 메모리 셀들(500, 502, 504, 506)이 도시되어 있으며, 이들 각각은 다이오드와 반전가능한 저항-스위칭 소자를 포함한다. 전체 메모리 어레이에는 4개 보다 훨씬 많은 개수의 메모리 셀들이 존재할 것이다. 일실시예에서, 메모리 셀들은 도5의 실시예에 기초한다. 다른 실시예에서는 도1의 메모리 셀들이 이용될 수도 있다. 어느 경우에나, 도2, 도3, 및 도4의 구조들이 이용될 수 있다. 도10에서는 메모리 셀(500)이 셋팅(SETTING)을 위해 선택되는바, 메모리 셀(500)은 선택 워드라인과 선택 비트라인의 교차점에 존재한다. 각각의 워드라인은 구동 회로를 갖게 되는데, 이는 VPP와 1/2 VPP 사이에 연결된 트랜지스터(510) 및 트랜지스터(512)로 표시된다. 일실시예에서, VPP(약 6-10 볼트)는 집적회로 상에서 이용가능한 가장 높은 전압이다. 트랜지스터들(510, 512)의 게이트에 0 볼트를 인가함으로써, 선택 워드라인 상에는 VPP가 구동될 것이다. 트랜지스터들(510, 512)의 게이트에 VPP를 인가함으로써, 비선택 워드라인 상에는 1/2 VPP가 구동될 것이다. 만일, 접지전압 근처의 바이어스가 선택 비트라인에 인가되고 그리고 VPP가 선택 워드라인에 인가된다면, 메모리 셀(500)의 다이오드는, 다이오드의 리버스 브레이크다운 전압을 넘어서 역 바이어스될 것이며 그리고 선택된 셀은 SET 될 수 있다. 만일, 접지전압 근처의 바이어스가 선택 비트라인에 인가되고 그리고 1/2 VPP가 워드라인에 인가된다면, 메모리 셀을 SET 하기에 충분한 전압 차이가 존재하지 않을 것이다.
비트라인 선택 회로는 연결된 트랜지스터들(520, 522)을 포함한다. 각각의 비트라인에 대해서 하나의 비트라인 선택 회로가 존재할 수 있으며 혹은 비트라인들의 상이한 서브세트에게 스위칭가능하게 연결될 수 있는 비트라인 선택 회로들의 세트가 존재할 수도 있다. 만일, 트랜지스터들(520, 522)의 게이트에 0 볼트가 인가된다면, 비선택 비트라인 상에는 1/2 VPP가 구동된다. 선택 비트라인의 경우, 1/2 VPP가 트랜지스터들(520, 522)의 게이트에 인가되며 따라서, 상기 비트라인에는 노드(521)에 의해서 접지 인근의 바이어스가 구동되며 그리고 전류(선택 메모리 셀을 통해 흐르는 전류를 나타냄)가 노드(521)로 전달된다.
노드(521)는 전류 미러(current mirror)에 연결되며, 전류 미러는 그 게이트들이 서로 연결된 트랜지스터들(524, 526)을 포함한다. 다른 회로(도10에는 미도시)가 기준 전류 ILIMREF 를 공급한다. 일실시예에서, ILIMREF 는 Iset_limit 와 같다. 다른 실시예에서, ILIMREF 는 Iset_limit 의 표지(indicative)이다. 트랜지스터(526)를 통해 흐르는 전류 ISET 는 ILIMREF 를 미러링할 것이다. 노드(521)에서의 전류가 ISET 에 근접하면, 노드(521)에서의 전압(VSENSE 로 표기됨)은 증가할 것이다. 전압(VSENSE)이 비교기(530)에 공급되며, 비교기(530)는 전압(VSENSE)과 VREF 를 비교한다. 전압 VSENSE과 VREF 이 동일한 경우, 비교기(530)의 출력은 SET 동작이 검출되었다라는 것을 나타낼 것이다. 기준 전압 VREF는 VSENSE 값을 나타내도록 설정되는바, 이는 디바이스(522)를 통해 흐르는 메모리 셀 전류가 Iset_limit와 동일하다(혹은, 약간 높다)는 것에 대응한다. 상기 회로는, 메모리 셀이 SET 되는 때에 전류는 Iset_limit에 근접할 것이라고 가정한다. 따라서, 이러한 조건이 비교기(530)에 의해 검출된다. 비교기(530)의 출력은, ILIMREF 를 생성하는 회로를 디스에이블시키는데 이용되며 그리고 비트라인 상에 1/2 VPP를 강제하도록 트랜지스터(533)의 게이트에 신호를 제공함으로써 비트라인을 비선택(unselect)하는데 이용된다.
도11은 SET 동작 동안 도10에 도시된 회로의 행동을 설명하는 순서도이다. 단계 550에서, 모든 워드라인들과 모든 비트라인들은 1/2 VPP로 바이어스된다. 단계 552에서, 선택 워드라인은 VPP로 바이어스되는바, 예컨대, 트랜지스터(510, 512)의 게이트에 0 볼트를 인가함에 의해서 바이어스된다. 전압 VPP는 다이오드를 통해 흐르는 1㎂ 이상의 역 전류(reverse current)를 야기하기에 충분하며 그리고 저항 물질의 양단에서 거의 2볼트인 전압을 여전히 갖는다. 다른 실시예에서, 선택 워드라인은 소정 전압으로 바이어스되는바, 상기 소정 전압은 비선택 워드라인 상의 전압보다 적어도 다이오드 드롭(diode drop)만큼 더 높은 전압이다. 단계 554에서, 비트라인 선택 회로는 선택 비트라인을 접지로의 경로를 통해 전류 제한기 회로(전류 미러와 비교기 530)에 연결한다. 이와 같이, 선택 비트라인은 충분히 강하되어 충분한 전압 차이를 제공하며, 이러한 충분한 전압 차이는 선택 메모리 셀의 반전가능한 저항 스위칭 소자를 SET 할 것이다. 단계 556에서, SET 이 일어나는 때에, 전류 제한 회로 때문에 비트라인 전압이 상승한다. 단계 558에서, 비교기(530)는 VSENSE 가 Vref 로 상승하였음을 검출하며, 이에 의해서 SET 동작을 감지한다. 단계 560에서, 비교기(530)의 출력은 ILIMREF의 생성을 디스에이블시키는데 이용되며 그리고 메모리 셀이 과도-SET(over-SET)(예컨대, 즉각적인 RESET을 야기하거나 혹은 RESET 과 SET 사이에서 발진)되는 것을 방지하기 위하여 1/2 VPP인 "안전(save)" 전압을 비트라인에 인가하는데 이용된다. 도11의 프로세스는 하나의 메모리 셀에 대하여 수행될 수 있으며 혹은 다중 메모리 셀들에 대해 병렬로 수행될 수도 있다. 다른 실시예는 소정 구현예를 포함하는바, 여기서는 선택 워드라인은 접지되며 그리고 선택 비트라인은 1/2 VPP보다 적어도 다이오드 드롭 만큼 높은 소정 전압으로의 경로를 갖는다.
도12는, 메모리 셀을 셋팅하는 회로에 대한 제 2 실시예의 개략도이다. 도12의 회로와 도10의 회로의 차이점은, 도12의 회로는 삼중 웰(triple well) 기법을 사용한다는 점이다. 즉, NMOS 트랜지스터를 p-웰 내에 위치시킴으로써(여기서, p-웰은 p-기판 내의 n-웰 내에 있음), 음의 전압이 이용될 수 있다. 음 전압의 사용은 모든 전압들이 1/2 VPP 만큼 감소될 수 있게 한다. 이러한 구성은 전력을 절약하며 그리고 회로에 대한 스트레스를 감소시킨다.
일실시예에서, 메모리 셀들은 SET 동작을 수행하기 전에 판독될 수 있다. 이후, SET 될 예정이며 그리고 고-비저항 상태에 있는 메모리 셀들만이 SET 될 것이다. SET 될 예정이지만, 저-비저항 상태에 있는 메모리 셀들은 SET 될 필요가 없을 것이다.
도12에는 4개의 메모리 셀들(570, 572, 574, 576)이 도시되어 있으며, 이들 각각은 다이오드와 반전가능한 저항-스위칭 소자를 포함한다. 셋팅을 위해 메모리 셀(570)이 선택되는바, 이는 상기 메모리 셀(570)이 선택 워드라인과 선택 비트라인의 교차점에 있기 때문이다. 각각의 워드라인은 1/2 VPP와 접지 사이에 연결된 트랜지스터(580, 582)로 대표되는 구동 회로를 갖는다. 트랜지스터(580, 582)의 게이트에 0 볼트를 인가함으로써, 1/2 VPP가 선택 워드라인 상에 구동될 것이다. 트랜지스터(580, 582)의 게이트에 1/2 VPP 볼트를 인가함으로써, 0 볼트가 비선택 워드라인 상에 구동될 것이다. 만일, -1/2 VPP 인근의 바이어스 전압이 선택 비트라인에 인가되고 그리고 1/2 VPP가 선택 워드라인에 인가된다면, 메모리 셀(570)의 다이오드는 리버스 브레이크다운 전압을 넘어서 역 바이어스될 것이며 그리고 상기 메모리 셀(570)은 SET 될 것이다. 만일, -1/2 VPP 인근의 바이어스 전압이 선택 비트라인에 인가되고 그리고 0 볼트가 워드라인에 인가된다면, 메모리 셀을 SET 하기에 충분한 전압 차이가 존재하지 않을 것이다.
비트라인 선택 회로는 연결된 트랜지스터들(584, 586)을 포함한다. 각각의 비트라인에 대해 하나의 비트라인 선택 회로가 존재하거나 혹은 비트라인들의 상이한 서브세트들에게 스위칭가능하게 연결될 수 있는 비트라인 선택 회로들의 세트가 존재할 것이다. -1/2 VPP 가 트랜지스터(584, 586)의 게이트에 인가된다면, 비선택 비트라인 상에는 0 볼트가 구동될 것이다. 선택 비트라인에 대해서는, 트랜지스터(584, 586)의 게이트에 0 볼트가 인가되며 따라서, 선택 비트라인은 디바이스(590)에 의해서 -1/2 VPP 인근의 바이어스 전압으로 구동되고 그리고 전류(선택 메모리 셀을 통해 흐르는 전류를 나타냄)는 전류 제한 회로로 전달된다.
트랜지스터(586)는 전류 미러에 연결되며, 전류 미러는 그 게이트들이 연결된 트랜지스터들(588, 590)을 포함한다. 또 다른 회로(도12에는 미도시)가 기준 전류 ILIMREF 를 공급한다. 만일, 트랜지스터(586)를 통해 흐르는 전류가 ISET에 근접하면, 노드(521)에서의 전압(VSENSE 로 표기됨)은 증가할 것이다. 전압(VSENSE)은 비교기(594)에 공급되며, 비교기(594)는 전압(VSENSE)과 VREF를 비교한다. 전압 VSENSE과 VREF 이 동일한 경우, 비교기(594)의 출력은 SET 동작이 검출되었다라는 것을 나타낼 것이며, 기준 전류 ILIMREF 의 생성은 디스에이블될 것이며 그리고 비트라인은 접지로 구동될 것이다.
도12의 회로는 다른 전압 레벨들을 이용하여(전술한 바와 같이), 도10의 회로와 유사하게 동작한다. 이와 같이, 도11의 순서도는 전압들을 좀 변경하여 도12의 회로에 적용될 수 있다. 예컨대, 단계 550에서, 워드라인들과 비트라인들은 0 볼트로 바이어스된다. 단계 552에서, 선택 워드라인은 1/2 VPP로 바이어스된다. 단계 554에서, 비트라인은 -1/2 VPP에 이르는 경로에 의해서 전류 제한기 회로에 연결된다. 선택 메모리 셀들 양단의 전압은 VPP(-1/2 VPP ~ +1/2 VPP) 이다.
용량성 방전을 이용한 SET(SET using capacitive discharge)
몇몇 실시예에서, 메모리 셀을 통해 흐르는 전류를 제공하고, 제어하고 및/또는 제한하는 회로들은 그 메모리 셀로부터 멀리 떨어져 있을 수 있다. 이러한 거리는, 제어회로는 기판 표면에 존재하고 그리고 메모리 셀들은 3차원 메모리 어레이의 상부 층들에 존재하는 모노리식 3차원 메모리 어레이에서는 심각한 문제가 될 수도 있다. 이러한 거리 때문에, 전도성 경로들이 매우 길어질 수 있으며, 이는 상기 라인들에 대해 상당히 큰 캐패시턴스를 야기한다. 몇몇 경우에는, 메모리 셀이 SET 된 이후, 라인들 상의 용량성 전하가 메모리 셀을 통해 후속적으로 방전될 것이며, 이는 여분의 전류가 반전가능한 저항-스위칭 소자를 통해 흐르게 할 수 있다. 이러한 여분의 전류는, 반전가능한 저항-스위칭 소자를 RESET 하는 것이 난해하거나 혹은 불가능할 정도로 낮은 저항 상태로 상기 소자를 SET 되게 할 수 있다. 제안된 해결책들 중 하나는, SET 동작 동안 비트라인과 데이터 버스를 방전시키는 것인바, 따라서, SET이 달성된 이후에 원하지 않는 그 어떤 전류도 메모리 셀을 통해 후속적으로 흐르지 않을 것이다. 이러한 실시예에서, 다이오드는 SET 동작 동안 포워드 바이어스될 것이며 그리고 Vset 이 펄스로서 인가될 것이다. Vset 펄스는 반전가능한 저항-스위칭 소자를 SET 시키는데 필요한 시간보다 짧을 것이며, 따라서 Vset 펄스에 의해 제공되는 것이 아닌 여분의 전하를 제공하기 위하여 비트라인 및 데이터 버스로부터의 전하가 필요하게 될 것이다. 몇몇 구현예에서는, SET 동작 이후에, 상기 SET 동작이 성공했는지를 확인하기 위한 검증 동작이 뒤따를 수 있다. 만일, SET 동작이 성공적이지 않다면, SET 동작이 재시도될 수 있다.
도13은 전술한 바와 같은 용량성 방전을 이용하여 메모리 셀을 셋팅하는데 이용될 수 있는 회로에 대한 일실시예의 개략도이다. 몇몇 실시예에서는, 이러한 회로가 각각의 비트라인에 대해 존재할 것이며 혹은, 비트라인들의 서로다른 그룹들에게 선택적으로 연결될 수 있는 이러한 회로들의 그룹이 존재할 수도 있다.
도13의 회로는 메모리 셀(602)을 포함하며, 메모리 셀(602)은 도1 내지 도5에 관하여 전술된 바와 같은 반전가능한 저항-스위칭 소자와 다이오드를 포함한다. 메모리 셀(602)은 캐패시터(604)를 갖는 비트라인(BL)에 연결된다. 일실시예에서, 캐패시터(604)는 약 1㎊ 이다. 비트라인(BL)은 비트라인 선택 회로를 통해 데이터 버스에 연결된다. 일실시예에서, 각각의 비트라인은 그 자신의 비트라인 선택 회로를 가지며, 그리고 각각의 비트라인은 그 자신의 데이터 버스 라인을 갖는다. 메모리 시스템을 위한 제어회로는 어떤 비트라인들이 데이터 버스에 연결되어야 하는지를 식별하기 위하여, 컬럼 선택 신호 CSG<15:0> 및 XCQ<3:0> 를 다양한 비트라인 선택 회로들에게 전송한다. 신호들 CSG<15:0> 중 적절한 하나의 신호가 인버터(614)의 입력에 제공되며 그리고 신호들 XCQ<3:0> 중 적절한 하나의 신호가 인버터(614)의 파워 핀에 제공되는바, 관련 비트라인 BL이 선택되는 경우에는 인터버(614)의 출력 XCSEL 은 0 볼트가 될 것이며, 그렇지 않는 경우에는 인터버(614)의 출력 XCSEL 은 VPP 가 될 것이다. 신호 XCSEL는 트랜지스터(610, 612)의 게이트에 제공된다. 인터버(614)의 출력 XCSEL 이 VPP인 경우에는, 0.7 볼트(대략 일 다이오드 드롭)인 비선택 비트라인 전압(UBL)이 트랜지스터(612)를 통해 비트라인에 제공된다. 인터버(614)의 출력 XCSEL이 0 볼트인 경우에는, 데이터 버스가 트랜지스터(610)를 통해 비트라인에 연결된다. 기생 캐패시턴스(608)를 포함하고 있는 데이터 버스는 트랜지스터(606)에 연결된다. 트랜지스터(606)의 게이트는 펄스를 수신한다. 펄스들 사이에서 데이터 버스는 플로팅이다. 펄스(네가티브 펄스) 동안, VPP 가 데이터 버스에 제공되어(트랜지스터 606을 통해), 데이터 버스 기생 캐패시턴스(608)를 충전한다(charge-up). 비트라인 선택 회로가 선택되는 때, 데이터 버스로부터의 전하는 비트라인(BL)과 그의 캐패시턴스(604)를 충전한다. VPP 로의 경로가 차단되는 경우, 비트라인은 플로팅이며 그리고 비트라인 BL(및 캐패시터 604) 상의 전하는 메모리 셀(602)을 통해 방전할 것이다. 일실시예에서, 다이오드는 포워드 바이어스되며 그리고 오직 포지티브 전압들만이 이용된다.
도14는 도13의 회로를 동작시키기 위한 프로세스의 일실시예의 순서도이다. 도14의 프로세스는 하나의 메모리 셀에 대해 수행될 수 있으며 혹은 복수의 메모리 셀들에 대해 동시에 수행될 수도 있다. 단계 630에서, 선택 워드라인은 접지전압으로 구동된다. 비선택 워드라인들은 VPP - 0.7 볼트이다. 단계 632에서, 선택 비트라인은 VPP로 구동된다. 이러한 것은 도시된 바와 같은 펄스(XSA_ENABLE)를 인가하고 그리고 적절한 선택 신호들 CSG<15:0> 및 XCQ<3:0>을 인가함으로써, 수십 나노 세컨드 내에 이루어질 수 있다. 비선택 비트라인들은 0.7 볼트이다. 단계 634에서, 펄스(XSA_ENABLE)가 오버(over)됨으로 인해서, VPP 로의 경로가 차단된다. 따라서, 데이터 버스와 비트라인은 플로팅이다. 비트라인이 단계 634에서 VPP에 있었던 동안, 메모리 셀의 반전가능한 저항-스위칭 소자는 SET 동작을 수행하기에 충분한 전압을 수신하고 있었다. 하지만, VPP가 인가되는 기간은 SET을 야기할 정도로 충분히 긴 것은 아니다. 일실시예에서, 반전가능한 저항-스위칭 소자가 SET 되기 위해서는 수백 나노 세컨드가 필요하지만, VPP 는 오직 수십 나노 세컨드 동안만 인가된다. VPP 로의 경로가 차단되었기 때문에, 단계 636에서, 비트라인 캐패시턴스(그리고, 몇몇 실시예에서는 선택 신호들의 동작에 따라, 데이터 버스 캐패시턴스도)가 반전가능한 저항-스위칭 소자를 포함하는 메모리 셀을 통해 소산된다(dissipated). 용량성 전하를 소산시키는 것으로부터의 여분의 전하는 SET 동작을 종료하기에 충분할 수도 있다.
다른 실시예에서는, 용량성 전하를 소산시키는 것으로부터의 여분의 전하가 SET 동작을 종료하기에 충분치 않은 경우도 가능할 수 있다. 따라서, 몇몇 구현예에서, 도15의 프로세스는 메모리 셀의 SET을 수행하는데 이용된다. 도15의 단계 650에서, 도14의 프로세스가 수행된다. 단계 652에서, 메모리 셀이 SET 되는지를 확인하기 위해서 검증 동작이 수행된다. 일실시예에서, 판독 전압(Vreset 보다 작음)이 인가된다. 메모리 셀을 통해 감지된 전류에 기초하여, 제어 회로는 반전가능한 저항-스위칭 소자가 고-비저항 상태인지 저-비저항 상태인지를 판별한다. 메모리 셀이 저-비저항 상태인 것으로 검증된다면(단계 654 참조), 단계 656에서 상기 메모리 셀은 SET 프로세스에서 제외된다. 만일, 상기 메모리 셀이 저-비저항 상태(단계 654 참조)인 것으로 검증되지 않는다면, 프로세스는 단계 650으로 되돌아가서 반복된다. 도15의 프로세스는 메모리 셀을 SET 혹은 RESET 하기 위해서 본 명세서에 개시된 다른 절차들과 함께 이용될 수 있음을 유의해야 한다.
전술한 바와 같은 용량성 방전 방법은 SET 동작에서 메모리 셀을 통해 흐르는 최대 전기 전하를 제한한다. SET 에서의 최대 전기 전하는, SET 이전에 인가된 비트라인 상의 전압 및 비트라인(및 선택적으로는 상기 비트라인에 연결된 데이터 버스) 상의 캐패시턴스에 의존한다. 최대 전기 전하는 메모리 셀의 다이오드의 저항에 둔감하다(insensitive). 이는, SET 동작 이후에 더 높은 Ron 을 야기한다. 더 높은 Ron 은 더 낮은 Ireset(즉, 반전가능한 저항 스위칭 소자를 리셋하는데 필요한 전류)를 야기한다. RESET 동작 동안 비트라인이 충분한 전압으로 유지되고 있기 때문에, 다이오드는 Ireset을 제공할 수 있다.
전술한 바와 같이 선택 비트라인은 데이터 버스에 연결된 프리-차지 디바이스(트랜지스터 606)의 온/오프에 의해서 충전 및 격리되는바, 이에 의해서 데이터 버스는 비트라인에 연결된다. 도14의 방법의 또 다른 개선점은, SET 되는 때에 메모리 셀을 통해 흐르는 전류의 증가를 검출하고 그리고 비트라인을 비선택(deselect)하기 위하여 이러한 검출을 이용한다는 점이다. 이후, 컬럼 디코더 회로는, 셀을 통해 방전하는 것 보다 더 빨리 비트라인 전압을 비선택 레벨로 풀다운시키는바, 따라서 셀을 통해 전류가 흐르는 시간을 더욱 감소시킬 수 있다.
도16은 전술한 용량성 방전을 이용하여 메모리 셀을 셋팅하는데 이용될 수 있는 회로에 대한 다른 실시예의 개략도이다. 몇몇 실시예에서는, 각각의 비트라인에 대해서 이러한 회로가 있을 수 있으며 혹은 비트라인들의 서로다른 그룹들에게 선택적으로 연결될 수 있는 이러한 회로들의 그룹이 있을 수도 있다.
몇몇 실시예에서는, 워드라인을 먼저 선택하는 것이 바람직한바, 왜나하면, 몇몇 모노리식 3차원 메모리 어레이에서는 워드라인 선택이 느리기 때문이다. 도16에 도시된 바와 같은 전하 공유(charge sharing)에 의해서, 전하가 비트라인 캐패시턴스 상에 매우 빠르게 위치될 수 있다. 추가 캐패시터는 상기 회로에서 이용가능한 최상위 전압으로 프리-차지 시간 동안 충전된다. 이후, 비트라인이 선택되고 그리고 전하 공유 디바이스(710)가 턴온되어 이 캐패시터를 비트라인에 연결한다. 연결된 캐패시터는, 캐패시턴스 비율에 따라, SET 동작을 위한 바람직한 전압에 빠르게 도달하며 이후 전하 공유 소자는 차단된다(shut off). SET 동작은 비트라인이 전하 운송을 수신한 이후에 수행되는바, 왜나하면 전하를 운송하는 시간 보다 반전가능한 저항-스위칭 소자를 SET 하는 시간이 더 오래 걸리기 때문이다.
도16의 회로는 메모리 셀(702)을 포함하는바, 메모리 셀(702)은 반전가능한 저항-스위칭 소자와 다이오드를 포함하는바, 이는 도1 내지 도5와 관련하여 전술한 바와 같다. 메모리 셀(702)은 캐패시턴스(704)를 갖는 비트라인(BL)에 연결된다. 일실시예에서, 캐패시턴스(704)는 1pf 이다. 비트라인(BL)은 비트라인 선택 회로를 통해 데이터 버스에 연결된다. 일실시예에서, 각각의 비트라인은 그 자신의 비트라인 선택 회로를 가지며, 그리고 많은 비트라인들이 다중-라인 데이터 버스에 연결될 수 있다. 도16의 비트라인 선택 회로는 도13의 비트라인 선택회로와 동일한다.
데이터 버스는 트랜지스터(610)를 통해 비트라인에 연결된다. 캐패시턴스(712)(예컨대, 2pf)를 포함하는 데이터 버스는, 전하 공유를 제어하는 트랜지스터(710)에 연결된다. 트랜지스터(710)의 게이트는 펄스(XPG_PULSE)를 수신한다. 펄스들 사이에서, 데이터 버스(노드 SELB)는 플로팅되며 그리고 노드(GSELB)로부터 격리된다. 펄스(네가티브 펄스) 동안, 데이터 버스(노드 SELB)는 GSELB에 연결된다. 캐패시터(708)(예컨대, 0.5 pf)는 GSELB 로부터 접지에 연결된다.
VPP와 GSELB에 연결되는 트랜지스터(706)는 펄스(XSA_ENABLE)를 수신한다. 펄스들 사이에서, GSELB는 플로팅이다. 네가티브 펄스 동안, VPP는 전류 제한 없이 GSELB를 충전하는데 이용된다. 트랜지스터(710)가 그 게이트에서 펄스를 수신하는 때에, GSELB에서의 전하가 이용되어 SELB를 VPP × (데이터 버스의 캐패시턴스)/(데이터 버스의 캐패시턴스 + GSELB의 캐패시턴스)로 충전한다. 이후, SELB 에서의 전하는 비트라인으로 운반되며, 이는 도13에 도시된 바와 유사하다.
도16의 회로는 또한 비교기(720)를 포함하며, 비교기는 GSELB 에서의 전압과 기준 전압을 비교한다. 비교기가 데이터 버스 및 비트라인의 방전을 감지하면, 비교기는 SET 이 성공적으로 수행되었다고 결론내리며 그리고 메모리 셀이 SET 되었음을 나타내는 SET 검출 신호를 출력한다. 비교기(720)의 출력은 메모리 시스템을 위한 제어 로직에게 제공된다.
도17은 도16의 회로를 동작시키기 위한 다양한 실시예들을 설명하는 타이밍도이다. t1 과 t2 사이에서, 신호 XSA_ENABLE 에 의해서 트랜지스터(706)에 펄스가 인가된다. 이는 도시된 바와 같이, GSELB를 전류 제한 없이 충전한다. t3 과 t4 사이에서, 신호 XPG_PULSE 에 의해서 트랜지스터(710)에 펄스가 인가된다. 이것은 전하가 SELB와 공유되게 야기한다. 도17에 도시된 바와 같이, 비트라인 선택 회로는 그 전하가 비트라인과 공유되는 것을 허용한다. 몇몇 경우에 있어서, 이러한 한번의 반복(one iteration)은 메모리 셀이 SET 되게 할 것이다. 다른 실시예에서는, 2개의 펄스들(GSELB 충전 및 전하 공유)의 다중 반복들이, 메모리 셀이 셋팅될 때까지 비트라인 상의 전하를 증가시키는데 이용될 것이다(t5 참조).
도18은 전술한 용량성 방전을 이용하여 메모리 셀을 셋팅하는데 이용될 수 있는 회로에 대한 또 다른 실시예의 개략도이다. 몇몇 실시예에서는, 각각의 비트라인에 대해서 이러한 회로가 있을 수 있으며 혹은 비트라인들의 서로다른 그룹들에게 선택적으로 연결될 수 있는 이러한 회로들의 그룹이 있을 수도 있다. 도18의 회로에서 비트라인 선택 소자는 메모리 셀이 새로운 상태로 스위치되기 전에 턴 오프된다.
도18의 회로는 메모리 셀(750)을 포함하며, 메모리 셀(750)은 도1 내지 도5에 관하여 전술된 바와 같이 반전가능한 저항-스위칭 소자와 다이오드를 포함한다. 메모리 셀(750)은 캐패시턴스(752)를 갖는 비트라인(BL)에 연결된다. 비트라인(BL)은 비트라인 선택 회로를 통해 데이터 버스에 연결된다. 일실시예에서, 각각의 비트라인은 그 자신의 비트라인 선택회로를 가지며, 그리고 많은 비트라인들이 다중 라인 데이터 버스에 연결될 수 있다.
캐패시턴스(766)를 갖는 데이터 버스는 트랜지스터(764)를 통하여 노드 GSB에 연결되며, 트랜지스터(764)는 접지에 연결된 게이트를 갖는다. 노드 GSB는 비교기(780)에 연결되며, 비교기(780)는 도16의 비교기(720)와 유사하게 동작한다. 비교기(780)의 출력은 메모리 시스템을 위한 제어 로직에 제공된다. VPP 와 GSB에 연결된 트랜지스터(760)는 펄스(PG 펄스)를 수신한다. 펄스 동안, GSB는 플로팅이다. 펄스들 사이에서, VPP는 GSB를 충전하는데 이용되며, 이는 데이터 버스를 충전한다. 선택 신호들 XCQ<3:0> 및 "디코더 출력"에 기초하여, 비트라인 선택 회로는, 데이터 버스 상의 전하를 선택 비트라인과 공유하는바, 이는 메모리 셀(750)을 전술한 바와 같이 SET 하기 위함이다.
도18의 비트라인 선택 회로는, 트랜지스터(768), 트랜지스터(770), 인버터(772), 패스 게이트(774) 및 패스 게이트(776)를 포함한다. 동그라미(778)는 패스 게이트들(774, 776)의 세부내용들(4개의 내부 트랜지스터들 및 인버터)을 제공한다. 패스 게이트는 입력(i), 출력(o), 탑 노드(t) 및 바닥 노드(b)를 갖는다. 만일, 입력(i)이 양의 전압이라면, 출력(o)은 바닥 노드(b)의 신호를 수신한다.
만일, 입력(i)이 음의 전압 혹은 0 전압이라면, 출력(o)은 탑 노드(t)의 신호를 수신한다. 패스 게이트(776)는 PG 펄스(트랜지스터 760에 의해 수신되는 것과 동일함)를 수신한다. 펄스 동안(양의 전압), 신호들 XCQ <3:0> 중 적절한 하나(패스 게이트 776의 바닥 노드에서의 입력임)가, 패스 게이트(776)의 출력에 제공되며 그리고 패스 게이트(774)의 출력으로 전달된다(만일, "디코더 출력"이 또한 양의 전압으로 비트라인을 선택하고 있다면). 신호들 XCQ <3:0> 중 적절한 하나는, 선택 비트라인에 대해서는 Vpg(SET 하는데 이용되는 전압)가 될 것이며 그리고 비선택 비트라인에 대해서는 VPP가 될 것이다. 트랜지스터(768)의 게이트가 VPP를 수신하는 경우, 이는 데이터 버스로부터 비트라인을 차단한다. 트랜지스터(768)의 게이트가 Vpg를 수신하는 경우, 이는 데이터 버스 상의 전하를 비트라인과 공유한다. 트랜지스터(768)의 게이트 전압(Vpg)은, 트림-옵션(trim-option)에 의해 과도 전류(transient current)를 제어하도록 설정될 수도 있다는 점을 유의해야 한다.
패스 게이트(766)로의 펄스들 사이에서, VPP가 패스 게이트(776)의 출력 및 패스 게이트(774)의 출력에 전달될 것이며, 이후 이것은 트랜지스터(768)의 게이트에 제공되어 비트라인을 데이터 버스로부터 차단한다. 만일, XCQ<3:0> 혹은 "디코더 출력"이 또한 비트라인을 선택한다면, VPP가 트랜지스터(768)의 게이트에 전달되어 비트라인을 데이터 버스로부터 차단할 것이다.
도18A는 도18의 회로의 동작에 대한 일실시예를 설명하는 순서도이다. 단계 788에서, 선택 워드라인이 접지로 구동된다. 단계 790에서, PG 펄스들의 펄스들 사이에서 노드 GSB에 VPP를 전달함으로써, 전술한 바와 같이 노드 GSB와 데이터 버스가 충전된다. 단계 792에서, 전술한 바와 같이, 비트라인 선택 회로를 이용하여 데이터 버스에 비트라인을 연결함으로써, 데이터 버스 상의 전하는 비트라인과 공유된다. 단계 794에서, 비트라인은 데이터 버스로부터 차단되며, 따라서 비트라인은 플로팅된다. 그 결과, 비트라인은 단계 796에서 메모리 셀(750)을 통해 방전된다. 몇몇 실시예에서는, 도18A의 프로세스의 한번 반복만으로도 메모리 셀을 SET 하기에 충분하다. 다른 실시예에서는 메모리 셀을 SET 하기 위해서는 다수의 반복이 필요하다(예컨대, 도17 혹은 도15의 프로세스들).
도13, 16 및 18의 회로는 SET 전류 보다는 SET 동작에서의 전기 전하의 양을 제한한다.
펄스 리셋(Pulse Reset)
이전 실시예들에서, Vreset 을 인가하고 그리고 반전가능한 저항-스위칭 소자를 통해 큰 전류를 제공함으로써, 반전가능한 저항-스위칭 소자는 RESET 된다. 다이오드를 스티어링 소자로 이용하는 메모리 셀에서는, 이러한 RESET 동작 동안, SET 과 RESET 사이에서 소정의 발진을 경험하게 될 수도 있으며 혹은 충분히 큰 전압을 제공하는 것이 실패할 수도 있다. 본 발명에서 제안된 하나의 해결책은, 짧은 펄스 시간(수십 나노 세컨드 단위) 동안 SET 전압 보다 높거나 같은 전압을 인가함에 의해서 RESET을 수행하는 것이다. 상기 펄스는, SET 동작을 위해 필요한 것 보다는 짧지만, RESET 동작에 대해서는 혹은 다중 펄스들로 쪼개진 RESET 동작에 대해서는 충분히 길다. 이러한 점은, 그 어떤 SET 동작도 일어나지 않으리라는 점을 보장하며 따라서, SET 과 RESET 사이에서의 발진도 일어나지 않는다. 짧은 펄스를 인가한 이후에, 메모리 셀이 RESET 되었는지를 알아보기 위하여 상기 메모리 셀이 검증될 수 있다. 만일, RESET 되지 않았다면, 다른 펄스가 인가될 수 있다. 이러한 프로세스는 메모리 셀이 RESET 될 때까지 반복될 수 있다. 일실시예에서, 다이오드는 RESET 동안 포워드 바이어스되며 그리고 오직 양(positive)의 전압만이 이용된다.
도19는, 전술한 바와 같이 짧은 펄스를 이용하여 RESET을 수행할 수 있는 회로에 대한 일실시예를 제공한다. 도19의 회로는 메모리 셀(800)을 포함하는바, 메모리 셀(800)은 도1 내지 도5와 관련하여 전술한 바와 같이, 반전가능한 저항-스위칭 소자와 다이오드를 포함한다. 메모리 셀(800)은 캐패시턴스(802)를 갖는 비트라인(BL)에 연결된다. 일실시예에서, 캐패시턴스(802)는 1pf 이다. 비트라인(BL)은 비트라인 선택 회로를 통해 데이터 버스에 연결된다. 일실시예에서, 각각의 비트라인은 그 자신의 비트라인 선택 회로를 가지며, 그리고 많은 비트라인들이 다중-라인 데이터 버스에 연결될 수 있다.
도19의 비트라인 선택 회로는 트랜지스터(810), 트랜지스터(816), 및 인버터(814)를 포함한다. 인버터(814)는 선택 신호들 CSG<15:0> 중 적절한 하나를 그 입력에서 수신한다. 일실시예에서, CSG<15:0> 는 디코더로부터 오는 16비트 버스이다. 인버터(814)의 탑 파워 입력(top power inout)은 메모리 시스템 제어 회로로부터 짧은 펄스 P를 수신한다. 이 펄스는 전술한 RESET 펄스를 조절 및 야기한다. 상기 펄스 P 동안, 선택 신호들 CSG<15:0> 중 적절한 하나의 신호의 반전된 값이 인버터(814)의 출력(XCSEL)에 제공되며 그리고 트랜지스터(810, 816)의 게이트에 제공된다. 따라서, 만일 비트라인이 선택된다면, 펄스 P 동안 0 볼트가 트랜지스터(810, 816)의 게이트에 인가될 것이다. 만일 비트라인이 선택되지 않는다면, 펄스 P 동안 VPP가 트랜지스터(810, 816)의 게이트에 인가될 것이다. 펄스들 사이에서 VPP가 트랜지스터(810, 816)의 게이트에 제공될 것이다. 0 볼트가 트랜지스터(810)의 게이트에 인가되는 때, 비트라인(BL)은 트랜지스터(810)를 통해 데이터 버스와 통신할 것이다. VPP가 트랜지스터(810, 816)의 게이트에 인가되는 때, 비선택 비트라인 전압(UBL)이 트랜지스터(816)를 통해 비트라인에 인가될 것이다. 일실시예에서, UBL은 접지전압이다.
데이터 버스는 캐패시턴스(806)와 트랜지스터(804)에 연결된다. 트랜지스터(804)의 게이트에 인가되는 Data_bit_ENABLE 신호가 로우(인에이블)일 때, VPP가 트랜지스터(804)를 통해 데이터 버스에 제공된다. 따라서, 트랜지스터(810)가 데이터 버스와 비트라인 사이의 통신을 허용하는 때에, 상기 비트라인은 VPP가 될 것이다. 트랜지스터(810)가 비트라인을 데이터 버스로부터 차단할 때, 상기 비트라인은 디바이스(816)에 의해서 0 볼트로 풀다운될 것이다. 이와 같이, 비트라인은, 상기 펄스 P와 비교해서 그 지속기간은 같지만 그 극성은 반대인 짧은 펄스를 보게될 것이다. 제어 회로는 펄스 P를 제공할 것이며 따라서, 이는 SET을 야기하기에는 너무 짧다. 하나 이상의 펄스들이 RESET을 야기할 것이다.
도20은 도19의 회로를 동작시키기 위한 프로세스의 일실시예를 설명하는 순서도이다. 단계 830에서, 선택 워드라인은 접지로 구동된다. 비선택 워드라인들은 VPP에서 0.7 볼트를 감산한 값을 유지한다. 단계 832에서, 데이터 버스가 선택되고 그리고 Data_bit_ENABLE 을 적절히 어써트함에 의해서 VPP 로 구동된다. 모든 비트라인들은 낮은 전압(예컨대, 0 볼트)으로 남아있는다. 단계 834에서, 전술한 바와 같이 비트라인 선택 회로를 통해 인가되는 짧은 펄스 동안, 비트라인이 데이터 버스에 연결된다. 이러한 짧은 펄스는 RESET을 야기할 수도 있지만, SET을 야기하지 않을 것이다. 단계 836에서, RESET이 발생했는지를 검출하기 위해서 메모리 셀의 저항을 감지하는 검증 동작이 수행된다. 예를 들어, Vreset 보다 작은 전압이 인가되고 그리고 메모리 셀을 통하는 전류가 측정되어, 메모리 셀이 고-비저항 상태에 있는지 혹은 저-비저항 상태에 있는지를 판별한다. 만일, 메모리 셀이 아직 RESET 상태가 아니라면(단계 838), 프로세스는 단계 834로 되돌아가며 그리고 다른 하나의 펄스가 인가된다. 만일, 메모리 셀이 RESET 되었다고 검증되면, 비트라인은 단계 840에서 선택되지 않으며, 따라서 상기 메모리 셀(850)은 또 다른 RESET 동작을 경험하지 않는다.
도20의 프로세스는 펄스들 사이에서 검증 단계를 이용한다. 이러한 검증 단계는 RESET 프로세스를 느리게 한다. 도21은 짧은 펄스를 이용하여 RESET 프로세스를 수행하지만, 별도의 검증 단계는 이용하지 않는 회로의 개략도이다. 따라서, 상기 회로는 RESET 프로세스의 속도를 빠르게 할 수 있다.
도21의 회로는 메모리 셀(850)을 포함하는바, 메모리 셀(850)은 도1 내지 도5와 관련하여 전술한 바와 같이, 반전가능한 저항-스위칭 소자와 다이오드를 포함한다. 메모리 셀(850)은 캐패시턴스(852)를 갖는 비트라인(BL)에 연결된다. 일실시예에서, 캐패시턴스(852)는 1pf 이다. 비트라인(BL)은 비트라인 선택 회로를 통해 데이터 버스에 연결된다. 일실시예에서, 각각의 비트라인은 그 자신의 비트라인 선택 회로를 가지며, 그리고 많은 비트라인들이 다중-라인 데이터 버스에 연결될 수 있다. 도21의 비트라인 선택 회로는 도19의 비트라인 선택 회로와 동일하다. 데이터 버스는 캐패시턴스(858)(예컨대, 2pf)를 포함한다.
데이터 버스는 트랜지스터(856)에 연결된다. 트랜지스터(856)의 게이트는 데이터 버스와 노드 A 사이에서 전류가 흐르도록, Vread - Vth (약 3 볼트)로 바이어스된다. 트랜지스터(854)는 도19의 트랜지스터(804)와 유사하게 동작한다. 트랜지스터(854)는 신호 SA_ENABLE 를 그 게이트에서 수신하며 그리고 신호 SA_ENABLE에 응답하여 Vread(대략 4 볼트)를 노드 A에 제공한다.
비트라인 상의 펄스 동안에, 메모리 셀은 Vread를 경험한다. 만일, 메모리 셀이 도통된다면, 메모리 셀은 저-비저항 상태에 있으며 그리고 데이터 버스 상의 전압과 노드 A의 전압이 강하한다. 이러한 전압 강하는 노드 A에서의 전압과 기준 전압 Vref을 비교하는 비교기(860)에 의해 검출될 것이다. 메모리 셀이 고-비저항 상태로 RESET 되는 경우, 메모리 셀은 도통을 중지할 것이며 그리고 전압은 상승할 것이다. 이러한 전압 상승은 비교기(860)에 의해 검출될 것이다. 따라서, 비교기(860)의 출력은 펄스 동안의 메모리의 상태를 제공한다. 메모리 시스템을 위한 제어 로직은, 병렬로 RESET 되는 메모리 셀들 중에서 어떤 메모리 셀이 RESET을 획득했는지를 추적할 수 있으며 이후 이들을 선택하지 않는다. 이와 같이, 별도의 검증 단계가 필요없다.
도21은 도20의 회로를 동작시키기 위한 프로세스의 일실시예를 설명하는 순서도이다. 단계 870에서, 선택 워드라인은 접지로 구동된다. 단계 872에서, 데이터 버스가 선택되고 그리고 Data_bit_ENABLE 을 적절히 어써트함에 의해서 VPP 로 구동된다. 모든 비트라인들은 낮은 전압(예컨대, 0 볼트)으로 남아있는다. 단계 874에서, 전술한 바와 같이 비트라인 선택 회로를 통해 인가되는 짧은 펄스 동안, 선택 비트라인이 데이터 버스에 연결된다. 이러한 짧은 펄스는 RESET을 야기할 수도 있지만, SET을 야기하지 않을 것이다. 단계 874의 짧은 펄스 동안, 메모리 셀을 통해 흐르는 전류가 감지되며 그리고 상기 감지 동작의 결과가 메모리 시스템을 위한 제어 로직에 제공된다. 만일, 펄스 동안의 상기 감지 동작이 RESET이 발생되었다고 검출하면, 제어 로직은 그 비트라인을 선택하지 않으며 따라서 메모리 셀(850)은 또 다른 RESET 동작을 경험하지 않는다(단계 878).
몇몇 실시예에서는, 소정 개수의 펄스들을 인가하는 도21A의 프로세스가 소정 횟수 반복된 이후에도, 메모리 셀이 RESET 되지 않았다면, 시스템 제어 로직(330)은 상기 메모리 셀이 고장났거나 혹은 결함이 있다고 결론내릴 것이다. 이러한 경우, 상기 메모리 셀은 리던던트(redundant) 메모리 셀로 대체된다. 데이터 스트럭처는, 결함 메모리 셀들과 대체 메모리 셀들 사이에서 상관관계(correlation)를 유지할 수 있다. 본 발명에 대한 참조로서 그 전체 내용이 본 명세서에 통합되는 미국등록특허 US 6,868,022에는, 결함있는 메모리 셀을 대체하기 위해서 리던던트 메모리 셀들을 제공 및 이용하는 실시예들의 세트가 개시되어 있다.
몇몇 실시예에서, 전술한 RESET 동작은 다수의 메모리 셀들에 대해 병렬로 수행된다. 예를 들면, 8개 이상의 메모리 셀들이 동시에 RESET 될 수도 있다. 특정 메모리 셀이 적절히 RESET 되었다고 검출되는 경우, 시스템 제어 로직(330)(혹은, RESET 프로세스에서 활용되는 다른 회로)은 상기 특정 메모리 셀이 RESET 되었다는 것을 나타내는 표시를 (래치 혹은 다른 저장 디바이스에) 저장할 것이다. 따라서, 상기 특정 메모리 셀은 더 이상의 RESET 동작을 경험하지 않게 될 것이다.
RESET을 수행하기 위하여 전술한 바와 같은 체계(scheme)를 사용하는 일실시예는 SET을 수행하기 위한 시스템과 결합될 수 있는바, 이는 상승하는 전압 레벨을 갖는 긴 SET 펄스를 메모리 셀에 인가하는 것을 포함한다. 예컨대, 도22는 상승하는 전압 레벨(Vsetramp 라고 표기됨)을 갖는 펄스(880)를 도시한다. 메모리 셀을 통해 흐르는 전류는 상기 전압 펄스 동안 검출된다. SET 전류가 검출되는 때에, 상기 펄스는 종료된다. 예를 들어, 포인트 882는 메모리 셀이 SET 되었을 때를 나타낸다. 그 시점에서 전류는 튀어오르는바(spikes)(커브 886 참조), 이는 메모리 셀이 저-비저항 상태로 진입했음을 나타낸다. SET 되었던 메모리 셀에 대한 전압은 처음으로 강하할 것이며, 다음으로 거의 평평해지며(SET이 검출되는 동안), 그리고 펄스(그 메모리 셀에 대한 펄스)가 종료됨에 따라 커브 884로 도시된 바와 같이 후속적으로 0 볼트로 떨어질 것이다. 이러한 방법으로, SET을 위한 최소 전압 레벨이 적용된다. 메모리 셀 내의 다이오드는 전류를 제한하며 그리고 SET 전압 펄스 높이에 매우 의존적이므로, SET 동안 최소 전류가 메모리 셀을 통해 흐른다.
도22와 관련하여 논의된 SET 동작을 수행하기 위하여, 도21의 회로가 추가 구성요소들과 함께 이용될 수 있다. 도22A는 추가 구성요소들(890, 892, 894, 896)과 함께 도21의 회로의 일부(구성요소 810, 814, 816, 850, 852, 858, 856)를 도시한다. 접지된 게이트를 갖는 트랜지스터(856)가, 비교기(890)에 연결된다. 비교기(890)의 다른 입력은 VREF 인바, 이는 Vsetramp에 비례하여 상승한다. 비교기(890)의 출력(SET이 검출되었는지를 나타냄)이 회로(896)에 제공되는바, 회로(896)는 전류 미러를 위해 기준 전류 Iref를 생성한다. 전류 미러는 pmos 트랜지스터들(892,894)을 포함하는바, 이들 2개의 트랜지스터들의 소스는 Vsetramp에 연결된다. 트랜지스터(892)를 통해 흐르는 전류는 Iref를 미러링한다.
동작에서, 선택 워드라인 WL은 접지로 풀 다운된다. Vsetramp(상승하는 전압 레벨을 갖는 긴 SET 펄스)가 전류 미러에 인가되는바, 이는 전술한 바와 같다. 상승하는 전압 레벨을 갖는 상기 긴 SET 펄스(Vsetramp)가 전류 미러로부터 데이터 버스에 제공된다. 비트라인(BL)은, 비트라인 선택 회로를 이용하여, 상기 긴 펄스 동안 데이터 버스에 연결된다. 상기 펄스 동안, 비교기(890)에 의해서 전류가 감지된다. 전류 스파이크(886)가 비교기(890)에 의해서 검출될 것이며 그리고 Iref 회로(896)와 시스템 제어 로직(330)에게 소정의 표시(indication)가 전송될 것이다. 메모리 셀이 SET 되었다는 상기 표시를 수신하는 것에 응답하여, Iref 회로(896)는 전류 미러에게 Iref를 제공하는 것을 중단할 것이며, 대신에 0 암페어(혹은 매우 작은 전류)를 제공할 것인바, 이는 전압 펄스가 메모리 셀에 제공되는 것을 중단하기 위한 것이다. 몇몇 실시예에서는, 메모리 셀이 SET 되었다는 상기 표시에 응답하여, 시스템 제어 로직(330)이 펄스(Vsetramp)를 중단시킬 것이다. 프로그래밍 전압 동안 메모리 셀을 감지하고 그리고 상태 변화를 감지하는 때에 프로그래밍을 금지하는 것에 대한 좀더 상세한 내용은 미국등록특허 US 6,574,145에 개시되어 있는바, 상기 미국등록특허는 본 발명에 대한 참조로서 그 전체 내용이 본 명세서에 통합된다.
SET 및 RESET의 스마트 검출(Smart Detection of SET and RESET)
전술한 바와 같이, SET 동안, 반전가능한 저항-스위칭 소자가 과도-SET(over-SET)되는 것도 가능하며 따라서, 상기 반전가능한 저항-스위칭 소자는 이후 RESET 되거나 혹은 SET 과 RESET 사이에서 발진할 수도 있다. 이와 유사하게, RESET 동안, 반전가능한 저항-스위칭 소자가 과도-RESET(over-RESET)되는 것도 가능하며 따라서, 상기 반전가능한 저항-스위칭 소자는 이후 SET 되거나 혹은 SET 과 RESET 사이에서 발진할 수도 있다. 제안된 또 다른 해결책은, 반전가능한 저항-스위칭 소자를 RESET(혹은 SET) 하기 위하여 실시간으로 테스트하고 그리고 그 반대 동작 혹은 발진이 시작하기 전에 프로그래밍 프로세스를 매우 빨리 중단시키는 것이다.
도23은 RESET, SET 동작들을 빨리 검출할 수 있는 회로를 도시한 것이다. 상기 회로는 메모리 셀(950)을 포함하며, 메모리 셀(950)은 도1 내지 도5와 관련하여 전술한 바와 같이, 반전가능한 저항-스위칭 소자와 다이오드를 포함한다. 메모리 셀(950)은 비트라인(BL)에 연결되며, 비트라인은 컬럼 제어 회로로부터의 컬럼 선택 신호에 응답하여 비트라인 드라이버(952)에 의해 구동된다. 소정의 전압이 트랜지스터(954)로부터 상기 드라이버(952)에게 제공된다. 도23에는, 트랜지스터(954)가 VWR-Vt 전압으로 비트라인을 구동하는 것으로 도시되어 있는바, 여기서 VWR은 기입 전압(write voltage)이며 Vt는 트랜지스터(954)의 문턱전압이다. RESET 동작을 수행할 때, 가령, Vreset(도7 참조)처럼, 반전가능한 저항-스위칭 소자를 RESET 하는 전압은 VWR-Vt 이다. SET 동작을 수행할 때, 가령, Vset(도7 참조)처럼, 반전가능한 저항-스위칭 소자를 SET 하는 전압은 VWR-Vt 이다.
도23의 검출 회로는 2개의 전류 미러들을 포함한다. 제 1 전류 미러는 트랜지스터들(954, 956)을 포함한다. 노드 X에서의 전류는, 비트라인이 선택되는 경우에 비트라인(BL)을 통해 흐르는 전류를 나타낸다. 노드 Y에서의 전류는 노드 X에서의 전류를 미러링한다. 제 2 전류 미러는 트랜지스터들(958, 960)을 포함한다. 트랜지스터(960)는 시스템 제어 로직 내의 회로로부터 기준 전류 IREFDET 를 수신한다. 트랜지스터(958)을 통해 흐르는 전류는 IREFDET 를 미러링한다. 트랜지스터(958)는 Fight 라 명명된 노드에서 트랜지스터(956)에 연결된다. 따라서, 상기 2개의 전류 미러들은 노드 Fight 에서 연결된다. 전류 미러들의 서로 연결된 단자들은 미러링하는 단자들(미러링되는 단자들의 반대)이기 때문에, 2개의 전류 미러들로부터의 이들 연결된 단자들은 다르게 행동하도록 시도할 수 있다. 따라서, 상기 연결 노드는 Fight 라고 명명되었다. 만일, 제 1 전류 미러의 노드 X에서의 전류가 IREFDET 보다 크다면, 노드 Fight 에서의 전압은 하이(high)가 될 것이다. 만일, 제 1 전류 미러의 노드 X에서의 전류가 IREFDET 보다 작다면, 노드 Fight 에서의 전압은 로우(low)로 될 것이다. 노드 Fight 에서의 전압은 인버터(962)에 제공된다. 인버터(962)의 출력은 AND 게이트(966)에 제공되며 그리고 AND 게이트(964)의 반전 입력에 제공된다. AND 게이트(966)의 다른 입력은 RST_MODE 라고 명명된 시스템 제어 로직으로부터의 신호인바, 이 신호는 도23의 회로가 반전가능한 저항-스위칭 소자를 RESET 하려고 시도하는 경우에는 하이(high)로 어써트되며 그렇지 않은 경우에는 로우(low)로 어써트된다. AND 게이트(964)의 다른 입력은 SET_MODE 라고 명명된 시스템 제어 로직으로부터의 신호인바, 이 신호는 도23의 회로가 반전가능한 저항-스위칭 소자를 SET 하려고 시도하는 경우에는 하이(high)로 어써트되며 그렇지 않은 경우에는 로우(low)로 어써트된다. AND 게이트들(964, 966)의 출력들은 OR 게이트(968)에 제공된다. OR 게이트(968)의 출력은 트랜지스터(940)에 제공되며, 트랜지스터(940)는 턴온되는 때에 노드 GYSELB 를 통해 비트라인을 접지전압으로 풀다운시킬 것이다.
도23의 회로는 하나의 비트라인 및 하나의 메모리 셀에 대해서 도시되었음을 유의해야 한다. 메모리 시스템은 도23에 도시된 회로와 유사한 회로들을 다수개 가질 수도 있으며, 따라서 SET 혹은 RESET이 다중 비트라인들에 대해서 혹은 다수개의 메모리 셀들에 대해서 동시에 수행될 수 있다.
도24A는 RESET 동작 동안 도23의 회로를 동작시키기 위한 프로세스의 일실시예를 설명하는 순서도이다. 단계 974에서, 신호 RST_MODE는 논리 1 로 설정되며 그리고 신호 SET_MODE는 논리 0 으로 설정된다. 단계 976에서, 컬럼 제어 회로는 적절한 제어 신호를 비트라인 드라이버(952)에게 제공한다. 단계 978에서, VWR 이 RESET 전압(예컨대, 도7의 Vreset)으로 설정된다. 단계 974과 단계 978은 시스템 제어 로직(도6 참조)의 지시에 따라 수행된다. 단계 980에서, 비트라인은 수행될 예정인 RESET 동작을 위해 충전 상태를 유지한다. 성공적인 RESET 동작에 앞서서, 상기 반전가능한 저항-스위칭 소자는 저-비저항 상태에 있으며 따라서, 큰 전류가 메모리 셀을 통해 흐른다. 그 결과, 노드 Y에서의 전류는 IREFDET 보다 크며, Fight 노드에서의 전압은 하이(high)로 될 것이며 그리고 인버터(962)의 출력은 로우(low)로 될 것이다. AND 게이트(966)와 AND 게이트(964)의 출력은 로우가 될 것이다. 따라서, OR 게이트(968)의 출력은 로우이며 그리고 트랜지스터(940)는 오프 상태를 유지한다.
단계 982에서, RESET 이 발생하며 그리고 반전가능한 저항-스위칭 소자는 고-비저항 상태로 진입한다. 그 즉시, 단계 984에서, RESET 동작이 중단된다. 반전가능한 저항-스위칭 소자가 고-비저항 상태에 있기 때문에, 메모리 셀들을 통하는 전류는 로우가 되며, 이는 노드 Y에서의 전류가 로우가 되게 한다. 이제, 노드 Y에서의 전류가 IREFDET 보다 작으므로, Fight 노드에서의 전압은 로우가 될 것이며 그리고 인터버(962)의 출력은 하이가 될 것이다. AND 게이트(966)의 출력은 하이가 될 것이며 따라서, OR 게이트(968)의 출력은 하이가 되고 그리고 트랜지스터(940)는 턴온된다. 일단 전류가 트랜지스터(960)를 통해 흐를 수 있으면, 비트라인은 트랜지스터(940)를 통해 접지(GYSELB를 경유)로 방전할 것이며, 이것은 RESET 동작을 중단시키는바 왜나하면, 반전가능한 저항-스위칭 소자의 양단에 충분한 전압 차이가 존재하지 않기 때문이다.
도24B는 SET 동작 동안 도23의 회로를 동작시키기 위한 프로세스의 일실시예를 설명하는 순서도이다. 단계 988에서, 신호 RST_MODE는 논리 0 으로 설정되며 그리고 신호 SET_MODE는 논리 1 로 설정된다. 단계 990에서, 컬럼 제어 회로는 적절한 제어 신호를 비트라인 드라이버(952)에게 제공한다. 단계 992에서, VWR 이 SET 전압(예컨대, 도7의 Vset)으로 설정된다. 단계 988과 단계 992는 시스템 제어 로직(도6 참조)의 지시에 따라 수행된다. 단계 994에서, 비트라인은 수행될 예정인 SET 동작을 위해 충전 상태를 유지한다. 성공적인 SET 동작에 앞서서, 상기 반전가능한 저항-스위칭 소자는 고-비저항 상태에 있으며 따라서, 작은 전류가 메모리 셀을 통해 흐른다. 그 결과, 노드 Y에서의 전류는 IREFDET 보다 작으며, Fight 노드에서의 전압은 로우(low)로 될 것이며 그리고 인버터(962)의 출력은 하이로 될 것이다. AND 게이트(966)와 AND 게이트(964)의 출력은 하이가 될 것이다. 따라서, OR 게이트(968)의 출력은 로우이며 그리고 트랜지스터(940)는 오프 상태를 유지한다.
단계 996에서, SET 이 발생하며 그리고 반전가능한 저항-스위칭 소자는 저-비저항 상태로 진입한다. 그 즉시, 단계 998에서, SET 동작에 중단된다. 반전가능한 저항-스위칭 소자가 저-비저항 상태에 있기 때문에, 메모리 셀들을 통하는 전류는 하이가 되며, 이는 노드 Y에서의 전류가 하이가 되게 한다. 이제, 노드 Y에서의 전류가 IREFDET 보다 크므로, Fight 노드에서의 전압은 하이가 될 것이며 그리고 인터버(962)의 출력은 로우가 될 것이다. AND 게이트(964)의 출력은 하이가 될 것이며 따라서, OR 게이트(968)의 출력은 하이가 되고 그리고 트랜지스터(940)는 턴온된다. 일단 전류가 트랜지스터(960)를 통해 흐를 수 있으면, 비트라인은 트랜지스터(940)를 통해 접지(GYSELB를 경유)로 방전할 것이며, 이것은 SET 동작을 중단시키는바 왜나하면, 반전가능한 저항-스위칭 소자의 양단에 충분한 전압 차이가 존재하지 않기 때문이다.
전술한 바와 같은 다양한 회로 도면들에서, 도시된 회로들은 NMOS 및 PMOS 디바이스 유형들이 뒤바뀌고 그리고 양의 전압이 음의 전압으로 뒤바뀌는 이들 회로들의 듀얼(dual)에 의해 대체될 수 있다.
전술한 상세한 설명들은 예시 및 설명을 위한 목적으로 제공된 것이다. 개시된 정확한 형태로 본 발명을 제한하고자 의도되거나 또는 개시된 내용을 속속들이 규명하고자 의도되는 것은 아니다. 전술한 가르침에 비추어 볼때 수 많은 수정예들 및 변형예들이 가능하다. 본 발명의 기술적 사상과 그의 실제적인 응용을 최적으로 설명하기 위해, 본 발명의 실시예들이 선택되었다. 따라서, 해당 기술분야의 당업자들은 다양한 실시예들을 통해서 본 발명을 가장 잘 활용할 수 있을 것이며, 고려중인 특정한 용도에 적합한 다양한 변형예들을 가장 잘 활용할 수 있을 것이다. 본 발명의 범위는 첨부된 청구항들에 의해서 정의되어야 한다.
202: 반전가능한 저항-스위칭 소자 204: 스티어링 소자
206: 전도체 208: 전도체
213: 장벽층 230: 반전가능한 저항-스위칭 물질
232: 전극 234: 전극
206: 전도체 208: 전도체
213: 장벽층 230: 반전가능한 저항-스위칭 물질
232: 전극 234: 전극
Claims (15)
- 저장 시스템으로서,
반전가능한 저항-스위칭 메모리 셀;
전류 제한 회로;
상기 반전가능한 저항-스위칭 메모리 셀과 통신하는 제 1 제어라인;
상기 제 1 제어라인과 통신하는 제 1 선택회로, 상기 제 1 선택회로는 상기 반전가능한 저항-스위칭 메모리 셀에게 제 1 신호를 선택적으로 제공하며;
상기 반전가능한 저항-스위칭 메모리 셀과 통신하는 제 2 제어라인; 그리고
상기 제 2 제어라인과 통신하는 제 2 선택회로
를 포함하며,
상기 반전가능한 저항-스위칭 메모리 셀을 저 저항 상태로 셋팅하게 될 역 바이어스를 상기 반전가능한 저항-스위칭 메모리 셀에게 제공하기 위하여 상기 제 1 선택회로가 상기 제 1 신호를 상기 반전가능한 저항-스위칭 메모리 셀에게 제공하는 동안, 상기 제 2 선택회로는 상기 제 2 제어라인을 상기 전류 제한 회로에 선택적으로 연결하는 것을 특징으로 하는 저장 시스템. - 제1항에 있어서,
상기 전류 제한 회로는, 제 1 노드, 상기 제 1 노드에서 출력을 갖는 전류 미러(current mirror), 및 상기 제 1 노드와 통신하는 비교기를 포함하며, 그리고
상기 제 1 노드는 상기 제 2 선택회로를 통해 상기 제 2 제어라인과 통신하는 것을 특징으로 하는 저장 시스템. - 제2항에 있어서,
상기 제 2 제어라인으로부터 상기 제 1 노드로 흐르는 전류는 상기 반전가능한 저항-스위칭 메모리 셀을 통해 흐르는 전류를 나타내며;
상기 전류 미러는 기준 전류를 미러링(mirroring)하도록 동작하며;
상기 제 2 제어라인으로부터 상기 제 1 노드로 흐르는 전류가 상기 기준 전류에 근접함에 따라 상기 제 1 노드에서의 전압은 기준 전압쪽으로 이동하며; 그리고
상기 비교기는 상기 제 1 노드에서의 전압과 상기 기준 전압을 비교하는 것을 특징으로 하는 저장 시스템. - 제1항, 제2항 또는 제3항에 있어서,
상기 전류 제한 회로는,
상기 반전가능한 저항-스위칭 메모리 셀을 상기 저 저항 상태로 세팅하기 위한 소정 조건(condition)을 상기 반전가능한 저항-스위칭 메모리 셀이 경험하는 것을 선택해제(deselect)하도록 상기 제 2 제어라인 상에 소정 신호를 선택적으로 어써트(assert)하기 위해서, 상기 비교기와 통신하고 상기 비교기의 출력에 의해 제어되는 스위치를 포함하는 것을 특징으로 하는 저장 시스템. - 제1항, 제2항, 제3항, 혹은 제4항에 있어서,
상기 반전가능한 저항-스위칭 메모리 셀은, 상기 반전가능한 저항-스위칭 메모리 셀을 상기 저 저항 상태로 세팅하는 동작을 위한 전류 제한값(current limit)에 관련되며; 그리고
상기 기준 전류는 상기 전류 제한값을 나타내는 것을 특징으로 하는 저장 시스템. - 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 반전가능한 저항-스위칭 메모리 셀은 다이오드와 반전가능한 저항-스위칭 물질을 포함하는 것을 특징으로 하는 저장 시스템. - 제1항 내지 제6항 중 어느 한 항에 있어서,
상기 반전가능한 저항-스위칭 메모리 셀은 비휘발성인 것을 특징으로 하는 저장 시스템. - 제1항 내지 제7항 중 어느 한 항에 있어서,
추가적인 복수의 메모리 셀들을 더 포함하며, 상기 반전가능한 저항-스위칭 메모리 셀과 추가적인 상기 복수의 메모리 셀들은 모노리식(monolithic) 3차원 메모리 어레이를 구성하는 것을 특징으로 하는 저장 시스템. - 제1항 내지 제8항 중 어느 한 항에 있어서,
상기 반전가능한 저항-스위칭 메모리 셀과 통신하는 판독 회로를 더 포함하는 것을 특징으로 하는 저장 시스템. - 제1항에 있어서,
상기 반전가능한 저항-스위칭 메모리 셀은 스티어링(steering) 디바이스와 반전가능한 저항-스위칭 물질을 포함하며;
상기 반전가능한 저항-스위칭 물질은 금속 산화물을 포함하며; 그리고
상기 스티어링 디바이스는 다이오드인 것을 특징으로 하는 저장 시스템. - 저장 시스템을 동작시키는 방법으로서,
반전가능한 저항-스위칭 비휘발성 저장 메모리 셀을 역 바이어싱(reverse biasing)함에 의해서 상기 반전가능한 저항-스위칭 비휘발성 저장 메모리 셀을 저 저항 상태로 세팅하는 단계; 그리고
상기 반전가능한 저항-스위칭 비휘발성 저장 메모리 셀을 상기 저 저항 상태로 세팅하는 동안, 전류 제한 회로를 이용하여 상기 반전가능한 저항-스위칭 비휘발성 저장 메모리 셀을 통해 흐르는 전류를 제한하는 단계
를 포함하는 저장 시스템을 동작시키는 방법. - 제11항에 있어서,
상기 반전가능한 저항-스위칭 비휘발성 저장 메모리 셀을 저 저항 상태로 세팅하는 단계는,
모노리식 3차원 메모리 어레이에 대한 워드라인들과 비트라인들을 제 1 전압 레벨로 바이어싱하는 단계, 상기 모노리식 3차원 메모리 어레이는 상기 반전가능한 저항-스위칭 비휘발성 저장 메모리 셀 말고도 다른 반전가능한 저항-스위칭 메모리 셀을 포함하며;
적어도 상기 제 1 전압 레벨보다는 높은 다이오드 드롭(diode drop)으로 선택 워드라인을 바이어싱하는 단계; 그리고
접지로의 경로를 통해 선택 비트라인을 전류 제한 회로에 연결하는 단계
를 포함하는 저장 시스템을 동작시키는 방법. - 제11항 또는 제12항에 있어서,
상기 반전가능한 저항-스위칭 비휘발성 저장 메모리 셀을 통해 흐르는 전류를 제한하는 단계는,
제 1 노드를 통해 선택 비트라인에 연결된 전류 미러를 동작시키는 단계;
상기 제 1 노드에서의 전압을 모니터링하는 단계;
상기 제 1 노드에서의 전압과 기준 전압을 비교하는 단계; 그리고
상기 기준 전압에 대해 상기 제 1 노드에서의 전압이 소정 레벨인 때에 상기 선택 비트라인에 안전 전압(save voltage)을 인가하는 단계
를 포함하는 저장 시스템을 동작시키는 방법. - 제11항, 제12항, 혹은 제13항에 있어서,
상기 반전가능한 저항-스위칭 비휘발성 저장 메모리 셀을 통해 흐르는 전류를 제한하는 단계는,
상기 기준 전압에 대해 상기 제 1 노드에서의 상기 전압이 소정 레벨인 때에 상기 전류 미러에 대한 기준 전압 입력을 디스에이블시키는 단계
를 더 포함하는 저장 시스템을 동작시키는 방법. - 제11항, 제12항, 제13항, 혹은 제14항에 있어서,
상기 전류 미러는 상기 전류 미러의 출력에서 미러링되는(mirrored) 기준 전류 입력을 포함하며, 상기 기준 전류 입력은 상기 반전가능한 저항-스위칭 비휘발성 저장 메모리 셀을 상기 저 저항 상태로 세팅하기 위한 전류 제한값(current limit)과 동등한 것을 특징으로 하는 저장 시스템을 동작시키는 방법.
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