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KR20110054088A - 비휘발성 메모리 소자 - Google Patents

비휘발성 메모리 소자 Download PDF

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KR20110054088A
KR20110054088A KR1020090110594A KR20090110594A KR20110054088A KR 20110054088 A KR20110054088 A KR 20110054088A KR 1020090110594 A KR1020090110594 A KR 1020090110594A KR 20090110594 A KR20090110594 A KR 20090110594A KR 20110054088 A KR20110054088 A KR 20110054088A
Authority
KR
South Korea
Prior art keywords
layer
oxide
nonvolatile memory
memory device
data
Prior art date
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Ceased
Application number
KR1020090110594A
Other languages
English (en)
Inventor
김덕기
조중래
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
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Priority to US12/659,644 priority patent/US8624331B2/en
Priority to CN2010105107026A priority patent/CN102074650A/zh
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Abstract

본 발명은, 도전-절연 변이 특성을 가지는 데이터층을 이용하는 비휘발성 메모리 소자를 제공한다. 본 발명의 일실시예에 따른 비휘발성 메모리 소자는, 적어도 하나의 수평 전극; 적어도 하나의 수평 전극과 교차되는 교차 영역을 가지도록 배치된 적어도 하나의 수직 전극; 교차 영역에 개재되고 도전-절연 변이(metal-insulation transition) 특성을 가지는 적어도 하나의 데이터층; 및 적어도 하나의 데이터층과 직렬 연결된 안티퓨즈층;을 포함한다.
비휘발성 메모리, 도전-절연 변이, MIT, 안티 퓨즈

Description

비휘발성 메모리 소자{Non-volatile memory device}
본 발명은 반도체 소자에 관한 것으로서, 특히 도전-절연 변이 특성을 이용하여 데이터를 저장할 수 있는 비휘발성 메모리 소자에 관한 것이다.
반도체 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 제품에 사용되는 비휘발성 메모리 소자의 동작 속도를 높이고 집적도를 높일 필요가 있다. 다층 구조를 이용하면, 단층 구조와 동일한 영역 상에 메모리셀들을 수직으로 적층할 수 있다. 이러한, 다층 구조의 비휘발성 메모리 소자는 구조 형성 및 동작 방법 구현에 어려움이 있다.
본 발명이 이루고자 하는 기술적 과제는 도전-절연 변이 특성을 이용하여 데이터를 저장할 수 있는 비휘발성 메모리 소자를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리 소자는, 적어도 하나의 수평 전극; 상기 적어도 하나의 수평 전극과 교차되는 교차 영역을 가지도록 배치된 적어도 하나의 수직 전극; 상기 교차 영역에 개재되고 도전-절연 변이 특성을 가지는 적어도 하나의 데이터층; 및 상기 적어도 하나의 데이터층과 직렬 연결된 안티퓨즈층;을 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 적어도 하나의 데이터층은 전이금속 산화물을 포함할 수 있다. 또한, 상기 적어도 하나의 데이터층은 바나듐 산화물(vanadium oxide), 알루미늄 산화물(aluminum oxide), 비스무트 산화물(bismuth oxide), 티타늄 산화물(titanium oxide), 니오븀 산화물(niobium oxide), 니켈 산화물(nickel oxide), 구리 산화물(cupper oxide), 아연 산화물(zinc oxide), 주석 산화물(tin oxide), 지르코늄 산화물(zirconium oxide), 실리콘 산화물(silicon oxide), 하프늄 산화물(hafnium oxide), 코발트 산화물(cobalt oxide), 철 산화물(iron oxide), 또는 이들의 조합을 포함할 수 있다. 또한, 상기 적어도 하나의 데이터층은 V2O5, VO2, VO 또는 이들의 조합을 포함하는 것을 특징으로 하는 비휘발 성 메모리 소자.
본 발명의 일부 실시예들에 있어서, 상기 적어도 하나의 안티 퓨즈층은 산화층, 질화층, 산질화층, 또는 이들의 조합을 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 적어도 하나의 데이터층의 문턱 전압(VTH)은 상기 안티퓨즈층의 항복전압(VAB)에 비하여 작을 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 안티퓨즈층은 상기 교차 영역 내의 상기 적어도 하나의 데이터층과 상기 적어도 하나의 수평 전극 사이에 개재될 수 있다. 또한, 상기 안티퓨즈층은 상기 교차 영역 내의 상기 적어도 하나의 데이터층과 상기 적어도 하나의 수직 전극 사이에 개재될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 데이터층 및 상기 안티퓨즈층 중 적어도 어느 하나는 상기 교차 영역에 위치하는 패턴 형상을 가질 수 있다. 또한, 상기 적어도 하나의 수평 전극, 상기 적어도 하나의 수직 전극, 또는 이들 모두는 상기 교차 영역에 트렌치를 포함하고, 상기 적어도 어느 하나의 데이터층 및 상기 적어도 어느 하나의 안티퓨즈층, 또는 이들 모두는 상기 트렌치 내에 위치할 수 있다. 또한, 상기 적어도 어느 하나의 데이터층, 상기 적어도 어느 하나의 안티퓨즈층, 또는 이들 모두는 상기 적어도 하나의 수직 전극을 외측에서 둘러싸도록 위치할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 적어도 하나의 수평 전극 및 상기 적어도 하나의 수직 전극은 서로 직각을 이루도록 교차하여 배치될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 적어도 하나의 수평 전극은 제1 도전형의 반도체를 포함할 수 있다. 또한, 상기 적어도 하나의 수직 전극은 상기 제1 도전형과 반대인 제2 도전형의 반도체를 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 적어도 하나의 수평 전극, 상기 적어도 하나의 수직 전극, 또는 이들 모두는 폴리실리콘 또는 텅스텐(W), 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 금(Au), 은(Ag), 베릴륨(Be), 비스무트(Bi), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 납(Pb), 로듐(Rh), 레늄(Re), 텔륨(Te), 아연(Zn), 지르코늄(Zr), 코발트(Co), 이리듐(Ir), 백금(Pt), 이들의 합금, 이들의 산화막, 이들의 질화막, 이들의 실리사이드, 또는 이들의 조합을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리 소자는, 복수의 층들로 적층된 복수의 수평 전극들; 상기 복수의 수평 전극들과 교차되는 교차 영역을 가지도록 복수의 열로 배치된 복수의 수직 전극들; 상기 교차 영역에 각각 개재되고 도전-절연 변이 특성을 가지는 복수의 데이터층들; 및 상기 복수의 데이터층들과 각각 직렬 연결된 복수의 안티퓨즈층들;을 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 적어도 하나의 데이터층은 상기 복수의 층들로 적층된 상기 복수의 수평 전극들을 가로질러 연장될 수 있다. 또한, 상기 적어도 하나의 안티퓨즈층은 상기 복수의 층들로 적층된 상기 복수의 수평 전극들을 가로질러 연장될 수 있다. 또한, 상기 복수의 수평 전극들 각각은 서로 이격된 복수의 제1 수평 전극들 및 복수의 제2 수평 전극들을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리 소자는, 서로 대향하여 위치하는 제1 및 제2 도전층들; 상기 제1 및 제2 도전층들 사이에 개재되고, 도전-절연 변이 특성을 가지는 데이터층; 및 상기 제1 및 제2 도전층들 사이에 개재되고, 상기 데이터 층에 연결된 안티퓨즈층;을 포함한다.
본 발명의 비휘발성 메모리 소자는, 도전-절연 변이 특성을 가지는 데이터층과 안티퓨즈층을 포함함으로써, 간단한 구조로서 비휘발성 메모리 소자를 구현할 수 있으며, 일회성 프로그램메모리로서 이용될 수 있다.
또한, 본 발명에 따른 비휘발성 메모리 소자는 적층 구조로 용이하게 확장될 수 있다. 따라서, 비휘발성 메모리 소자는 메모리셀들의 적층 수, 즉 수평 전극들의 적층 수를 늘림으로써 고용량화되고 고집적화될 수 있다. 따라서, 비휘발성 메모리 소자는 고용량화 및 고집적화 제품에 적합할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 일부 실시예들에 따른 비휘발성 메모리 소자의 단위 셀(1) 을 보여주는 사시도이다.
도 1을 참조하면, 비휘발성 메모리 소자의 단위 셀(1)은 적어도 하나의 수평 전극(10), 적어도 하나의 수직 전극(20), 적어도 하나의 데이터층(30), 및 적어도 하나의 안티퓨즈층(anti-fuse, 40)을 포함한다. 이하에서, 용어 '수평' 및 '수직'은 구분을 위하여 사용되는 것일 뿐, 이에 한정을 위하여 사용된 것은 아니다.
수평 전극(10)과 수직 전극(20)은 서로 교차되도록 배치될 수 있다. 예를 들어, 수직 전극(20)은 한 쌍의 수평 전극들(10) 사이에 서로 직교하도록 배치될 수 있다. 하지만, 본 발명의 범위가 이러한 직교 배치에 제한되는 것은 아니다. 예를 들어, 수평 전극(10)과 수직 전극(20)은 소정의 각을 가지고 서로 교차하도록 배치될 수 있다. 도 1에서, 수평 전극(10) 및 수직 전극(20)은 사각 기둥의 형상으로 도시되었지만, 본 발명의 범위는 이러한 형상에 제한되지 않는다. 예를 들어, 수평 전극(10) 및 수직 전극(20)은 다양한 다각 기둥의 형상, 또는 원기둥의 형상을 가질 수 있다. 수평 전극(10) 및 수직 전극(20)은 각각 예를 들어 에피택셜층 또는 폴리실리콘층과 같은 반도체층으로 형성되거나, 또는 예를 들어 텅스텐(W), 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 금(Au), 은(Ag), 베릴륨(Be), 비스무트(Bi), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 납(Pb), 로듐(Rh), 레늄(Re), 텔륨(Te), 아연(Zn), 지르코늄(Zr), 코발트(Co), 이리듐(Ir), 백금(Pt), 이들의 합금, 이들의 산화막, 이들의 질화막, 또는 이들의 실리사이드를 포함하는 금속층으로 형성될 수 있다. 또한, 수평 전극(10) 및 수직 전극(20)은 각각 단일 층으로 형성되거나 또는 적층구조를 가지는 다중층으로 형성될 수 있다. 그러나, 개시된 바와 같은 수평 전극(10) 및 수직 전극(20)을 형성하는 물질은 예시적이며, 본 발명은 이에 한정되는 것은 아니다.
적어도 하나의 데이터층(30)은 수평 전극(10)과 수직 전극(20)의 교차 영역에 개재될 수 있다. 예를 들어, 데이터층(30)은 수평 전극(10)의 측벽을 따라서 연장되도록 배치될 수 있고, 및/또는 수직 전극(20)의 측벽을 따라서 연장되도록 배치될 수 있다. 데이터층(30)의 모양은 예시적으로 도시되었고, 다양하게 변형될 수 있으며, 이에 대하여는 하기에 도 2a 내지 도 2c를 참조하여 상세하게 설명하기로 한다. 데이터층(30)은 저항 변화를 저장할 수 있고, 수평 전극(10) 및 수직 전극(20)의 사이에서 전류의 흐름을 제어할 수 있다.
데이터층(30)은 도전체일 수 있고, 또는 인가된 전압에 따라서 저항이 변화하는 가변 저항체일 수 있다. 예를 들어, 데이터층(30)은 인가된 전압에 따라서 저항이 변화하는 금속-절연체 변환 물질(metal-insulation transition, MIT)를 포함할 수 있다. 또한, 데이터층(30)은 전이 금속(transition metal)의 산화물을 포함할 수 있고, 예를 들어 바나듐 산화물(vanadium oxide), 알루미늄 산화물(aluminum oxide), 비스무트 산화물(bismuth oxide), 티타늄 산화물(titanium oxide), 니오븀 산화물(niobium oxide), 니켈 산화물(nickel oxide), 구리 산화물(cupper oxide), 아연 산화물(zinc oxide), 주석 산화물(tin oxide), 지르코늄 산화물(zirconium oxide), 실리콘 산화물(silicon oxide), 하프늄 산화물(hafnium oxide), 코발트 산화물(cobalt oxide), 철 산화물(iron oxide), 또는 이들의 조합 을 포함할 수 있다. 또한, 데이터층(30)은 V2O5, VO2, VO, 또는 이들의 조합을 포함할 수 있다. 또한, 데이터층(30)은 결정 상태에 따라서 고저항 상태와 저저항 상태를 가질 수 있는 상전이 저항체, 예를 들어 칼코게나이드 화합물을 포함할 수 있다. 그러나, 개시된 바와 같은 데이터층(30)을 형성하는 물질은 예시적이며, 본 발명은 이에 한정되는 것은 아니다.
한편, 데이터층들(30)이 도전성을 갖는 경우, 수평 전극(10) 및 수직 전극(20)은 그들 사이에 정류 특성을 갖도록 다이오드 결합을 형성할 수 있다. 예를 들어, 수평 전극(10)은 제 1 도전형의 반도체를 포함하고, 수직 전극(20)은 제 1 도전형의 반대인 제 2 도전형의 반도체를 포함할 수 있다. 예를 들어, 상기 제 1 도전형 및 상기 제 2 도전형은 n-형 및 p-형에서 각각 선택될 수 있다.
안티퓨즈층(40)은 수평 전극(10)과 수직 전극(20)의 교차 영역에 선택적으로(optionally) 개재된다. 안티퓨즈층(40)은 수평 전극(10)과 데이터층(30) 사이에 개재될 수 있고, 이러한 경우에는 수직 전극(20)과 데이터층(30)이 서로 전기적으로 연결될 수 있다. 예를 들어, 안티퓨즈층(40)은 수평 전극들(10)의 측벽을 따라서 연장되도록 배치될 수 있고, 및/또는 수직 전극들(10)의 측벽을 따라서 연장되도록 배치될 수 있다. 도시된 데이터층(30)과 안티퓨즈층(40)의 위치는 예시적이고, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 데이터층(30)의 위치와 안티퓨즈층(40)의 위치가 서로 바뀔 수 있다. 즉, 데이터층(30)이 복수의 수평 전극들(10)에 인접하여 위치하고, 안티퓨즈층(40)이 복수의 수직 전극들(20)에 인접하 여 위치할 수 있고, 수평 전극(10)과 데이터층(30)이 서로 전기적으로 연결될 수 있다. 이와 같은 데이터층(30)과 안티퓨즈층(40)의 상대적인 위치는 하기에 설명되는 실시예들에도 동일하게 적용될 수 있음을 유의하여야 한다. 또한, 도시되지는 않았지만, 데이터층(30)과 안티퓨즈층(40) 사이에는 금속 등의 도전물을 포함하는 도전층이 개재될 수 있다. 상기 도전층은 전극 등의 기능을 수행할 수 있다.
안티퓨즈층(40)은 안티 퓨즈(anti-fuse)의 역할을 할 수 있다. 예를 들어, 안티퓨즈층(40)은 인가된 전압에 따라서 절연성이 파괴되는 절연물을 포함할 수 있다. 이와 같이, 절연성이 파괴되면, 안티퓨즈층(40)은 절연 특성을 회복할 수 없으므로, 상기 비휘발성 메모리 소자는 일회성 프로그램(one-time program; OTP) 메모리로서 이용될 수 있다. 이러한 OTP 메모리는 일회성 사용만이 가능하다는 한계에도 불구하고 매우 높은 메모리 용량을 요구하는 제품에서 이용될 수 있다. 안티퓨즈층(40)은 산화물, 질화물, 산질화물, 또는 이들의 조합을 포함할 수 있다. 안티퓨즈층(40)은, 예를 들어 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 실리콘 산질화물(silicon oxinitride), 또는 이들의 조합을 포함할 수 있다. 또한, 안티퓨즈층(40)은 전이 금속(transition metal)의 산화물을 포함할 수 있고, 예를 들어 알루미늄 산화물(aluminum oxide), 탄탈륨 산화물(tantalum oxide), 하프늄 산화물(hafnium oxide), 란탄 산화물(Lanthanum oxide), 비스무트 산화물(bismuth oxide), 티타늄 산화물(titanium oxide), 니오븀 산화물(niobium oxide), 니켈 산화물(nickel oxide), 구리 산화물(cupper oxide), 아연 산화물(zinc oxide), 주석 산화물(tin oxide), 지르코늄 산화물(zirconium oxide), 코 발트 산화물(cobalt oxide), 철 산화물(iron oxide), 또는 이들의 조합을 포함할 수 있다. 안티퓨즈층(40)은 상술한 물질들 중 어느 하나를 포함하는 단일층이거나 또는, 이러한 단일층들이 적층되어 형성된 다중층이거나, 상술한 물질들 중 둘 이상을 포함하는 복합층일 수 있다. 개시된 바와 같은 안티퓨즈층(40)을 형성하는 물질은 예시적이며, 본 발명은 이에 한정되는 것은 아니다.
도 2a 내지 도 2c는 본 발명의 일부 실시예들에 따른 비휘발성 메모리 소자의 단위 셀들(1a, 1b, 1c)을 보여주는 사시도이다. 본 실시예들에 따른 비휘발성 메모리 소자들의 단위 셀들(1a, 1b, 1c)은 도 1의 비휘발성 메모리 소자의 단위 셀(1)에서 일부 구성을 변형한 것에 대응할 수 있으며, 이에 따라 중복된 설명은 생략하기로 한다.
도 2a를 참조하면, 비휘발성 메모리 소자들의 단위 셀(1a)에 포함된 데이터층(30a)과 안티퓨즈층(40a) 중 적어도 어느 하나가 패턴 형상을 가진다. 이에 따라 데이터층(30a) 및 안티퓨즈층(40a) 중 적어도 어느 하나는 수평 전극(10a)과 수직 전극(20a)이 교차하는 영역에만 한정되어 배치되는 패턴 형상을 가질 수 있다.
도 2b를 참조하면, 비휘발성 메모리 소자들의 단위 셀(1b)에 포함된 수평 전극(10b)과 수직 전극(20b) 중 적어도 어느 하나가 트렌치(T)를 포함하고, 데이터층(30b) 및 안티퓨즈층(40b) 중 적어도 어느 하나가 트렌치(T) 내에 위치한다. 예를 들어, 수평 전극(10b)이 트렌치(T)를 포함하고, 상기 트렌치(T) 내에 데이터층(30b) 및 안티퓨즈층(40b) 중 적어도 어느 하나가 위치할 수 있다. 또한, 도시되지는 않았지만 수직 전극(20b)이 트렌치를 포함하고, 상기 트렌치 내에 데이터 층(30b) 및 안티퓨즈층(40b) 중 적어도 어느 하나가 위치할 수 있다. 또한, 도시되지는 않았지만 수평 전극(10b)과 수직 전극(20b)이 트렌치들을 각각 포함하고, 수평 전극(10b)의 상기 트렌치 내에 데이터층(30b) 및 안티퓨즈층(40b) 중 어느 하나가 위치하고, 수직 전극(20b)의 상기 트렌치 내에 데이터층(30b) 및 안티퓨즈층(40b) 중 다른 하나가 위치할 수 있다. 이러한 실시예들에 있어서, 수평 전극(10b) 및 수직 전극(20b)은 서로 전기적으로 절연됨을 유의한다.
도 2c를 참조하면, 비휘발성 메모리 소자들의 단위 셀(1c)에 포함된 데이터층(30c) 및 안티퓨즈층(40c)이 수직 전극(20c)을 둘러싸도록 형성되는 경우이다. 즉, 수직 전극(20c)을 둘러싸도록 데이터층(30c) 및 안티퓨즈층(40c)이 위치한다. 또한 도시되지는 않았지만, 데이터층(30c) 및 안티퓨즈층(40c)이 수평 전극(10c)을 둘러싸도록 위치할 수 있다.
상술한 바와 같이, 도 1 내지 도 2c를 참조하여 설명한 비휘발성 메모리 소자의 단위 셀들(1, 1a, 1b, 1c)의 구성요소들은 예시적이고, 본 발명은 이에 한정되는 것은 아니며, 상기 구성요소들의 특징들을 조합할 수 있음을 이해하여야 한다.
도 3은 본 발명의 일부 실시예들에 따른 도 1의 단위 셀(1)들이 2차원으로 배열된 비휘발성 메모리 소자(100)를 보여주는 사시도이다. 여기에서, 비휘발성 메모리 소자(100)는 도 1의 단위 셀(1)을 포함하는 구성을 가지도록 도시되어 있으나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니며, 도 2a 내지 도 2c의 단위 셀(1a, 1b, 1c)을 각각 포함하거나 이들의 조합을 포함할 수 있음을 이해하여 야 한다.
도 3을 참조하면, 비휘발성 메모리 소자(100)는 복수의 수평 전극들(10), 복수의 수직 전극들(20), 복수의 데이터층들(30), 및 복수의 안티퓨즈층들(40)을 포함한다.
수평 전극들(10)과 수직 전극들(20)은 서로 교차하도록 배치될 수 있다. 예를 들어, 하나의 제 2 전극(20)은 한 쌍의 수평 전극들(10) 사이에 서로 직교하도록 배치되거나 또는 소정의 각을 가지고 서로 교차하도록 배치될 수 있다. 수직 전극들(20)은 수평 전극들(10)의 갯수 및 길이에 따라서 적절하게 선택될 수 있다. 또한, 도 3에 도시된 수평 전극들(10) 및 수직 전극들(20)의 갯수는 예시적이며, 본 발명은 이에 한정하는 것은 아니다. 또한, 수평 전극들(10) 및 수직 전극들(20)은 사각 기둥의 형상으로 도시되었지만, 이 실시예에 따른 본 발명의 범위는 이러한 형상에 제한되지 않는다.
데이터층들(30)은 수평 전극들(10)과 수직 전극들(20)의 교차 영역에 개재된다. 예를 들어, 데이터층들(30)은 수평 전극들(10)의 측벽을 따라서 연장되도록 배치될 수 있다. 데이터층(30)은 예시적으로 도시되었고, 예를 들어 도 1 내지 도 2c를 참조하여 설명한 바와 같이 다양한 형상을 가질 수 있다.
안티퓨즈층(40)은 안티퓨즈층(40)은 수평 전극(10)과 데이터층(30) 사이에 선택적으로(optionally) 개재된다. 또한, 안티퓨즈층(40)은 수평 전극들(10)의 측벽을 따라서 연장되도록 배치될 수 있다. 안티퓨즈층(40)은 예시적으로 도시되었고, 예를 들어 도 1 내지 도 2c를 참조하여 설명한 바와 같이 다양한 형상을 가질 수 있다. 또한, 상술한 바와 같이. 데이터층(30)의 위치와 안티퓨즈층(40)의 위치가 서로 바뀔 수 있다.
본 실시예에 따른 비휘발성 메모리 소자(100)는 메모리셀을 구성할 수 있다. 예를 들어, 수평 전극(10)은 워드 라인으로 기능할 수 있고, 수직 전극(20)은 비트 라인으로 기능할 수 있고, 또한 서로 그 반대의 기능을 할 수 있다. 이하에서는, 수평 전극(10)이 워드 라인으로 기능할 때의 비휘발성 메모리 소자(100)의 구성 및 동작을 예시적으로 설명하기로 한다.
수평 전극(10)은 서로에 대하여 이격된 제1 수평 전극(11)과 제2 수평 전극(12)을 포함할 수 있다. 제1 수평 전극(11)은 제1 워드 라인(50a)과 전기적으로 연결될 수 있고, 제2 수평 전극(12)은 제2 워드 라인(50b)과 전기적으로 연결될 수 있다. 제1 워드 라인(50a) 및 제2 워드 라인(50b)은 제1 수평 전극(11) 및 제2 수평 전극(12)을 사이에 두고 서로 대향하여 배치될 수 있다. 예를 들어, 제1 워드 라인(50a)은 제1 수평 전극들(11)의 일단에 연결되고, 제2 워드 라인(50b)은 제2 수평 전극들(10b)의 타단에 연결될 수 있다.
본 실시예의 비휘발성 메모리 소자(100)에서, 제1 수평 전극(11) 및 제2 수평 전극(12) 중의 하나, 수직 전극(20) 및 그들 사이의 데이터층(30)은, 도 1 내지 도 2c를 참조하여 설명한 바와 같이, 하나의 메모리셀을 형성할 수 있다. 제1 수평 전극(11) 및 제2 수평 전극(12)에 대한 엑세스는 각각 제1 워드 라인(50a) 또는 제 2 워드 라인(50b)을 통해서 수행할 수 있다. 따라서, 제1 워드 라인(50a) 및 제2 워드 라인들(50b) 중에 하나를 선택하고, 수직 전극(20)을 선택하면 하나의 메 모리셀에 엑세스할 수 있다.
상기 메모리셀의 프로그램은 제1 워드 라인(50a) 또는 제 2 워드 라인(50b) 중의 하나 및 수직 전극(20) 사이에 프로그램 전압을 인가하여 수행할 수 있다. 상기 프로그램 전압은 안티퓨즈층(40)의 문턱 전압에 비하여 크며, 따라서 안티퓨즈층(40)의 절연 특성을 국부적으로 파괴한다. 즉, 수직 전극(20)과 선택된 제1 수평 전극(11) 또는 제2 수평 전극(12) 사이의 최단 거리에 배치된 안티퓨즈층(40)에서 전류 집중에 의해서 국부적으로 절연 특성이 파괴될 수 있다. 따라서, 파괴된 안티퓨즈층(40)에 인접한 데이터층(30)이 도전성을 가지게 되고, 이에 따라 프로그램될 수 있다. 상기 메모리셀의 읽기 동작은 제1 워드 라인(50a) 또는 제 2 워드 라인(50b) 중의 하나 및 수직 전극(20) 사이에 읽기 전압을 인가하여 수행할 수 있다. 상기 읽기 전압은 상기 프로그램 전압 및 안티퓨즈층(40)의 문턱 전압에 비하여 낮으며, 데이터층(30)의 문턱 전압에 비하여 크다. 따라서, 상기 프로그램 전압에 의하여 절연 특성이 파괴된 안티퓨즈층(40)에 인접한 데이터층(30)을 통하여 전류가 수평 전극(10)과 수직 전극(20) 사이에 흐르게 되며, 이에 따라 읽기 동작이 수행될 수 있다.
도 4는 본 발명의 일부 실시예들에 따른 적층 구조의 비휘발성 메모리 소자(200)를 보여주는 사시도이다. 도 5는 도 4의 비휘발성 메모리 소자(200)의 V-V'선에서 절취한 단면도이다. 본 실시예에 따른 비휘발성 메모리 소자(200)는 도 1의 비휘발성 메모리 소자의 단위 셀(1) 및 도 3의 비휘발성 메모리 소자(100)를 이용할 수 있으며, 이에 따라 중복된 설명은 생략하기로 한다. 또한, 비휘발성 메 모리 소자(200)가 도 1의 단위 셀(1)을 포함하는 구성을 가지는 것은 예시적이며, 본 발명은 이에 한정되는 것은 아니며, 도 2a 내지 도 2c의 단위 셀(1a, 1b, 1c)을 포함하여 구성될 수 있음을 이해할 수 있다.
도 4 및 도 5를 참조하면, 비휘발성 메모리 소자(200)는 복수의 층들로 적층된 복수의 수평 전극들(10), 복수의 수평 전극들(10)과 교차되도록 복수의 열로 배치된 복수의 수직 전극들(20), 복수의 수평 전극들(10) 및 복수의 수직 전극(20)의 교차 영역에 개재된 적어도 하나의 데이터층(30)을 포함할 수 있다. 또한, 비휘발성 메모리 소자(200)는 복수의 수평 전극들(10)과 데이터층(30) 사이에 개재된 적어도 하나의 안티퓨즈층(40)을 선택적으로(optionally) 포함한다. 상술한 바와 같이, 안티퓨즈층(40)은 복수의 수직 전극들(20)과 데이터층(30) 사이에 개재될 수 있다.
본 실시예의 비휘발성 메모리 소자(200)는 도 3의 비휘발성 메모리 소자(100)가 복수의 층들로 적층되어 구현될 수 있다. 예를 들어, 비휘발성 메모리 소자(200)는 서로 교번하여 적층된 제1 도전층들(13) 및 절연층들(14)을 포함할 수 있다. 이에 따라, 복수의 수평 전극들(10), 예를 들어 제1 수평 전극들(11) 및 제2 수평 전극들(12)은 제1 도전층들(13)로부터 형성될 수 있고, 절연층들(14)을 그 사이에 개재함으로써, 복수의 층들로 적층될 수 있다. 또한, 이와 유사하게 제1 워드 라인들(50a) 및 제2 워드 라인들(50b)은 제1 도전층들(13)로부터 형성될 수 있고, 절연층들(14)을 그 사이에 개재함으로써, 복수의 층들로 적층될 수 있다. 이에 따라, 제1 수평 전극(11) 및 제2 수평 전극(12)은 층별로 분리될 수 있고, 이 와 유사하게 제1 워드 라인들(50a) 및 제2 워드 라인들(50b)은 층별로 분리될 수 있다.
수직 전극들(20)은 제1 수평 전극들(11) 및 제2 수평 전극들(12)의 적층된 구조를 가로질러 수직으로 연장될 수 있다. 따라서, 수직 전극들(20)은 서로 다른 층에 배치된 제1 수평 전극들(11) 및 제2 수평 전극들(12) 사이에서 공유될 수 있다.
데이터층들(30)은 제1 수평 전극들(11) 및 제2 수평 전극들(12)의 적층된 구조를 가로질러 수직으로 연장될 수 있다. 또한, 데이터층들(30)은 제1 워드 라인들(50a) 및 제2 워드 라인들(50b)의 측벽 상으로 더 연장되어, 각 열에 배치된 수직 전극들(20)의 외측을 둘러싸는 통 형태를 가질 수 있다. 또한, 도 1 내지 도 2c를 참조하여 상술한 바와 같이, 데이터층들(30)은 다양한 형상을 가질 수 있다.
안티퓨즈층(40)은 제1 수평 전극들(11) 및 제2 수평 전극들(12)의 적층된 구조를 가로질러 수직으로 연장될 수 있다. 또한, 안티퓨즈층(40)은 제1 워드 라인들(50a) 및 제2 워드 라인들(50b)의 측벽 상으로 더 연장되어, 데이터층들(30)을 둘러싸도록 형성될 수 있으며, 이에 따라 각 열에 배치된 수직 전극들(20) 및/또는 데이터층들(30)의 외측을 둘러싸는 통 형태를 가질 수 있다. 또한, 도 1 내지 도 2c를 참조하여 상술한 바와 같이, 안티퓨즈층(40)은 다양한 형상을 가질 수 있다. 또한, 상술한 바와 같이, 데이터층(30)과 안티퓨즈층(40)의 위치는 서로 바뀔 수 있다.
이 실시예에 따른 비휘발성 메모리 소자의 동작은 도 3의 비휘발성 메모리 소자(100)의 동작을 참조할 수 있다. 비휘발성 메모리 소자는 메모리 셀들의 갯수, 예를 들어 제1 수평 전극들(11) 및 제2 수평 전극들(12)의 갯수 또는 적층 수를 늘림으로써 용이하게 고용량화될 수 있다. 따라서, 비휘발성 메모리 소자는 동일 평면 상에서 매우 높은 집적도를 가질 수 있고, 고용량화 및 고집적화 제품에 적합할 수 있다.
도 6은 본 발명의 일부 실시예에 따른 적층 구조의 비휘발성 메모리 소자(300)를 보여주는 사시도이다. 이 실시예에 따른 비휘발성 메모리 소자는 도 4의 비휘발성 메모리 소자(200)의 변형된 예에 해당할 수 있고, 따라서 두 실시예들에서 중복된 설명은 생략하기로 한다.
도 6을 참조하면, 수직 전극들(22)은 원 기둥 형태를 가질 수 있고, 데이터층들(32)은 수직 전극들(22)을 둘러싸도록 배치될 수 있다. 따라서, 데이터층들(32)은 제 1 및 제 2 수평 전극들(11, 12) 사이를 매립하는 형태를 가질 수 있고, 수직 전극들(22)은 데이터층(32)들의 내부에서 리세스 된 형태를 가질 수 있다. 또한, 상술한 바와 같이 안티퓨즈층(42)은 데이터층들(32)과 제 1 및 제 2 수평 전극들(11, 12) 사이에 형성될 수 있다. 또한, 상술한 바와 같이, 데이터층(32)과 안티퓨즈층(42)의 위치는 서로 바뀔 수 있다.
도 7a 내지 도 7g는 본 발명의 일부 실시예들에 따른 비휘발성 메모리 소자(200)의 제조 방법을 보여주는 사시도들이다.
도 7a를 참조하면, 복수의 제 1 도전층들(13) 및 복수의 절연층들(14)을 교대로 서로 교번하여 적층한다. 제1 도전층들(13)은, 예를 들어 에피택셜층 또는 폴리실리콘층과 같은 반도체층으로 형성되거나 또는 금속으로 형성될 수 있다. 상기 금속은, 예를 들어 텅스텐(W), 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 금(Au), 은(Ag), 베릴륨(Be), 비스무트(Bi), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 납(Pb), 로듐(Rh), 레늄(Re), 텔륨(Te), 아연(Zn), 지르코늄(Zr), 코발트(Co), 이리듐(Ir), 백금(Pt), 이들의 합금, 이들의 산화막, 이들의 질화막, 또는 이들의 실리사이드를 포함할 수 있다. 또한, 제 1 전극층들(11)은 제1 도전형의 불순물, 예를 들어 n-형 불순물 또는 p-형 불순물로 도핑될 수 있다.
도 7b를 참조하면, 제1 도전층들(13) 및 절연층들(14) 내에 복수의 트렌치들(15)을 형성한다. 이러한 트렌치들(15)은 통상적인 포토리소그래피 및 식각 공정을 이용하여 형성할 수 있다. 트렌치들(15)의 측벽을 따라서 복수의 열로 배치된 제1 도전층들(13)의 일부분들은 이후의 공정에서 제1 및 제2 수평 전극들(11, 12, 도 7f 참조)로 한정될 수 있다. 또한, 트렌치들(15)의 단부를 따라서 배치된 제1 도전층들(13)의 일부분들은 이후의 공정에서 제 1 및 제 2 워드 라인들(50a, 50b, 도 7f 참조)로 한정될 수 있다. 따라서, 트렌치들(15)은 제1 및 제2 수평 전극들(11, 12)과, 제1 및 제2 워드 라인들(50a, 50b)의 폭 및 갯수에 따라서 적절한 형상과 갯수를 가지도록 형성될 수 있다.
도 7c를 참조하면, 트렌치들(15) 내부에 안티퓨즈층들(40)을 형성한다. 안티퓨즈층들(40)은 제1 도전층들(13)의 측벽을 가로질러 수직으로 신장되고, 트렌치들(15)을 채우지 않도록 일정한 두께로 형성될 수 있다. 안티퓨즈층들(40)은 상술 한 바와 같이, 산화물, 질화물, 산질화물, 또는 이들의 조합을 포함할 수 있다. 배리어들층(40)은 상술한 바와 같이 안티 퓨즈를 형성하는 물질일 수 있다.
이어서, 트렌치들(15) 내부에 안티퓨즈층들(40) 상에 데이터층들(30)을 형성한다. 데이터층들(30)은 제1 도전층들(13)의 측벽을 가로질러 수직으로 신장되고, 트렌치들(15)을 채우지 않도록 일정한 두께로 형성될 수 있다.
도 7d를 참조하면, 트렌치들(15)을 매립하도록 데이터층들(30) 상에 제2 도전층들(16)을 형성한다. 제2 도전층들(16)은 이후의 공정에서 수직 전극(20, 도 7e 참조)을 형성한다. 제2 도전층들(16)은, 제1 도전층들(13)에 대하여 상술한 바와 같이, 예를 들어 에피택셜층 또는 폴리실리콘층과 같은 반도체층으로 형성되거나, 또는 금속으로 형성될 수 있다. 또한, 제2 도전층들(16)은 제1 도전층들(13)과 동일한 물질로 형성되거나, 또는 다른 물질로 형성될 수 있다. 또한, 제2 도전층들(16)은 제1 도전층들(14)의 상기 제1 도전형 불순물과는 반대인 제2 도전형의 불순물로 도핑될 수 있다. 제2 도전층들(16)은, 예를 들어 화학기상증착법을 이용하여 반도체층 또는 금속층을 형성하고 이를 평탄화하여 형성할 수 있다. 이러한 평탄화는 통상적인 에치백(etch back) 또는 화학적 기계적 연마(CMP)를 이용하여 구현할 수 있다.
도 7e를 참조하면, 제2 전극층(14)을 패터닝하여 복수의 수직 전극들(20)을 형성한다. 이러한 패터닝은 통상적인 포토리소그래피 및 식각 공정을 이용할 수 있다. 복수의 수직 전극들(20)은 서로 전기적으로 연결되지 않도록 패터닝될 수 있다.
도 7f를 참조하면, 제1 도전층들(13) 각각을 적절하게 분리하여, 서로 이격된 제1 및 제2 수평 전극들(11, 12)과 서로 이격된 제1 및 제2 워드 라인들(50a, 50b)을 한정할 수 있다. 제1 워드 라인(50a)은 제1 수평 전극들(11)에 연결되고 제2 수평 전극들(12)과는 분리될 수 있다. 반면, 제2 워드 라인(50b)은 제2 수평 전극들(12)에 연결되고, 제1 수평 전극들(11)과는 분리될 수 있다. 예를 들어, 도 7e의 구조물에서, 제1 수평 전극들(11)과 제 2 워드 라인(50b) 사이를 분리하고, 제2 수평 전극들(12)과 제1 워드 라인(50a) 사이를 분리함으로써, 도 7f의 구조가 형성될 수 있다. 이러한 분리 단계는 통상적인 포토리소그래피 및 식각 공정을 이용하여 수행될 수 있다.
도 7g를 참조하면, 제1 도전층들(13)과 절연층들(14)을 단차 구조를 형성하도록 패터닝한다. 각각의 단차에서 제1 도전층들(13)은 노출될 수 있다. 이러한 패터닝 단계는 통상적인 포토리소그래피 및 식각 공정을 여러 차례 이용하여 수행될 수 있다. 상술한 바와 같이 단차 구조를 형성하는 단계의 순서는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 이러한 단차 구조를 형성하는 단계는 도 7b의 제1 도전층들(13) 및 절연층들(14) 내에 복수의 트렌치들(15)을 형성하는 단계 이전에 수행되거나 또는 그 직후에 수행될 수 있다. 이어서, 각각의 단차에서 노출된 제1 도전층들(13)과 전기적으로 연결되는 콘택(60)을 형성한다. 콘택(60)에 의하여 제1 및 제2 워드 라인들(50a, 50b) 및 제1 및 제2 수평 전극들(11, 12)은 외부와 전기적으로 연결된다.
도 8a 내지 도 8e는 본 발명의 일부 실시예들에 따른 비휘발성 메모리 소 자(300)의 제조 방법을 보여주는 사시도들이다. 본 실시예에 따른 제조 방법은 도 7a 내지 도 7g의 제조 방법에서 일부 공정을 변형한 것에 해당할 수 있고, 따라서 중복된 설명은 생략된다. 예를 들어, 도 8a의 제조 단계는 도 7a 및 도 7b의 제조 단계를 수행한 후에 수행될 수 있다.
도 8a를 참조하면, 트렌치들(15) 내부에 안티퓨즈층들(42)을 형성한다. 안티퓨즈층들(42)은 제1 도전층들(13)의 측벽을 가로질러 수직으로 신장되고, 트렌치들(15)을 채우지 않도록 일정한 두께로 형성될 수 있다. 이어서, 트렌치들(15)을 매립하도록 안티퓨즈층들(42) 상에 데이터층들(32)을 형성한다. 데이터층들(32)은, 예를 들어 화학기상증착법을 이용하여 증착한 후 이어서 평탄화하여 형성할 수 있다. 예를 들어, 평탄화는 통상적인 에치백(etch back) 또는 화학적 기계적 연마(CMP)를 이용할 수 있다.
도 8b를 참조하면, 데이터층들(32)을 패터닝하여 데이터층들(32) 내에 복수의 홀들(35)을 형성할 수 있다. 예를 들어, 홀들(35)은 통상적인 포토리소그래피 및 식각 공정을 이용하여 형성할 수 있다. 홀들(35)은 원형으로 도시되었으나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 즉, 홀들(35)은 다각형, 또는 타원형일 수 있다.
도 8c를 참조하면, 데이터층들(32) 상에 수직 전극들(22)을 형성한다. 즉, 예를 들어 화학기상증착법을 이용하여 홀들(35) 내에 도전물을 매립하고 이를 평탄화하여 수직 전극들(22)을 형성할 수 있다. 수직 전극들(22)은 제2 도전형의 불순물을 포함할 수 있다.
도 8d를 참조하면, 제1 도전층들(13) 각각을 적절하게 분리하여, 서로 이격된 제1 및 제2 수평 전극들(11, 12)과 서로 이격된 제1 및 제2 워드 라인들(50a, 50b)을 한정할 수 있다. 제1 워드 라인(50a)은 제1 수평 전극들(11)에 연결되고, 제2 수평 전극들(12)과는 분리될 수 있다. 또한, 제2 워드 라인(50b)은 제2 수평 전극들(12)에 연결되고, 제1 수평 전극들(11)과는 분리될 수 있다.
도 8e를 참조하면, 제1 도전층들(13)과 절연층들(14)을 단차 구조를 형성하도록 패터닝한다. 각각의 단차에서 제1 도전층들(13)은 노출될 수 있다. 이러한 패터닝 단계는 통상적인 포토리소그래피 및 식각 공정을 여러 차례 이용하여 수행될 수 있다. 이어서, 각각의 단차에서 노출된 제1 도전층들(13)과 전기적으로 연결되는 콘택(60)을 형성한다. 콘택(60)에 의하여 제1 및 제2 워드 라인들(50a, 50b) 및 제1 및 제2 수평 전극들(11, 12)은 외부와 전기적으로 연결된다.
도 7a 내지 도 7g 및 도 8a 내지 도 8e에 따른 제조 방법들에 따르면, 적층 구조의 메모리셀들이 동시에 형성될 수 있다. 따라서, 전술한 제조 방법들은 공정 단계를 단순화하여 제조 비용을 감소시킬 수 있다.
이하에서는, 본 발명에 따른 비휘발성 소자에 포함되는 데이터층(30)을 가변 저항체로 구성한 경우에 대하여, 본 발명에 따른 메모리 소자의 동작 특성에 대하여 설명하기로 한다. 본 발명에 따른 비휘발성 소자에 포함되는 데이터층(30)과 안티퓨즈층(40)은 직렬로 연결된다. 외부 전압이 인가되는 경우, 상기 데이터층(30)에 인가되는 전압(VD)과 상기 안티퓨즈층(40)에 인가되는 전압(VA)은 하기의 수학식 1과 같다.
VD = V RD/(RD + RA),
VA = V RA/(RD + RA)
여기에서, RD, 및 RA는 각각 데이터층과 안티퓨즈층의 저항이고, V는 인가되는 외부 전압이다.
또한, 안티퓨즈층(40)의 항복전압(VAB)과 프로그램 전압(VP)의 관계, 데이터층(30)의 문턱전압(VTH)과 프로그램 전압(VP)의 관계 및, 안티퓨즈층(40)의 항복전압(VAB)과 데이터층(30)의 문턱전압(VTH)의 관계는 수학식 2와 같다.
VAB ≤ VP RA/(RD + RA),
VTH < VP RD/(RD + RA),
VTH < VAB
또한, 데이터층(30)의 문턱전압(VTH)과 읽기 전압(VR)의 관계는 수학식 3과 같다.
VR/2 < VTH < VR
여기에서, 데이터층(30)의 문턱전압(VTH)의 하한 값(VR/2) 및 상한 값(VR)은 하기에 설명되는 3-레벨 읽기 동작인 경우이며, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 4-레벨 읽기의 경우에는 다른 값으로, 예를 들어 데이터층(30)의 문턱전압(VTH)의 하한 값이 VR/3이고, 상한 값이 2VR/3, 또는 하한 값이 2VR/3이고, 상한 값이 VR로 변경될 수 있다. 상술한 수학식을 만족하도록, 데이터층(30)과 안티퓨즈층(40)의 두께, 물질 종류, 접촉 면적, 또는 형상 등을 선택하여야 한다.
도 9는 본 발명의 따른 비휘발성 메모리 소자의 동작 방법을 개략적으로 나타내는 도면이다.
도 9를 참조하면, 서로 교차하는 워드 라인(W/L)과 비트 라인(B/L)의 교차점에 상술한 바와 같은 단위 셀이 위치한다. 상기 단위 셀들의 일부를 프로그램할 수 있으며, 즉 프로그램 전압을 인가할 수 있으며, 본 실시예에서는 상기 프로그램 전압에 의하여 안티퓨즈층의 절연 특성을 파괴된다. 즉, 상술한 바와 같이 프로그램 전압(VP)은 안티퓨즈층의 항복 전압(VAB)에 비하여 크다. 도면에서, 제1 단위 셀(X), 제2 단위 셀(Y), 및 제3 단위 셀(Z)이 프로그램되어 있고, 다른 단위 셀들은 프로그램되지 않은 경우를 고려하기로 한다.
이어서, 제1 단위 셀(X)의 읽기 동작을 수행하기 위하여, 읽기 전압(V)을 인가한다. 본 실시예에서는 읽기 전압(V)의 절반 크기의 전압을 읽지 않는 단위 셀들에도 인가하는 3-레벨 읽기 동작을 예시적으로 설명한다. 그러나, 본 발명은 이 에 한정되는 것은 아니다. 제1 단위 셀(X)을 지나는 워드 라인(W/L)과 비트 라인(B/L) 사이에는 읽기 전압(V)이 인가되며, 예를 들어 워드 라인(W/L)에는 "V"의 크기의 전압 및 비트 라인(B/L)에는 "0"의 크기의 전압이 인가될 수 있다. 반면, 제1 단위 셀(X)을 지나지 않는 워드 라인(W/L)과 비트 라인(B/L)에는 각각 읽기 전압(V)의 절반, 즉 "V/2"의 크기의 전압이 인가된다. 따라서, 제2 단위 셀(Y)에 대하여, 워드 라인(W/L)에는 "V/2"의 크기의 전압 및 비트 라인(B/L)에는 "0"의 크기의 전압이 인가되어, 결과적으로 "V/2"의 전압이 인가된다. 또한, 제3 단위 셀(Z)에 대하여, 워드 라인(W/L)에는 "V"의 크기의 전압 및 비트 라인(B/L)에는 "V/2"의 크기의 전압이 인가되어, 결과적으로 "V/2"의 전압이 인가된다. 반면, 프로그램되지 않은 단위 셀에는 워드 라인(W/L)과 비트 라인(B/L)에 모두 "V/2"의 크기의 전압이 인가되어, 결과적으로 "0"의 전압이 인가된다. 제1 단위 셀(X), 제2 단위 셀(Y), 및 제3 단위 셀(Z)이 프로그램되어 있으므로, 안티퓨즈층(40)은 절연 특성이 파괴되어 있다. 그러나, 데이터층(30)은 상술한 바와 같이, 2/V에 비하여 큰 문턱 전압(VTH)을 가지므로, 이에 따라 데이터층(30)은 제1 단위 셀(X)에서는 도전층의 기능을 수행하는 반면, 제2 단위 셀(Y), 및 제3 단위 셀(Z)에서는 데이터층(30)이 절연층의 기능을 수행하게 된다. 그러므로, 제1 단위 셀(X)에서 메모리 기능이 가능하게 된다.
도 10은 본 발명의 따른 비휘발성 메모리 소자에 포함된 데이터층을 구성하는 가변 저항체의 전압-전류 특성을 나타내는 그래프이다.
도 10을 참조하면, 가변 저항체에 인가되는 전압이 문턱전압(VTH)에 도달하기 전에는, 전류값은 0에 가까우며, 또한 전압에 증가에 따른 전류의 변화가 거의 없다. 다시 말하면, 상기 가변 저항체는 문턱전압(VTH) 이전에서는 절연 특성을 가진다. 반면, 상기 가변 저항체에 인가되는 전압이 문턱전압(VTH)에 도달하면, 전류값은 급격하게 증가되며, 상기 가변 저항체는 도전-절연 변이 특성을 나타낸다. 따라서, 문턱전압(VTH)이후에서는, 상기 가변 저항체는 도전 특성을 가진다. 흐르는 전류 값은 인가된 전류 값이 비례한다. 이러한 전류-전압 특성은 전이금속 산화물들의 일부에서 나타나며, 예를 들어 바나듐 산화물, 예를 들어 V2O5, VO2, 및/또는 VO를 포함하는 경우에 잘 나타난다. 특히, 상기 가변 저항체가 V2O5를 포함하는 경우에는, 문턱전압(VTH) 이전에서 나타나는 절연 특성이 우수하고, 상기 도전-절연 변이 특성이 더 좁은 전압 범위에서 발생한다. 이러한 인가 전압을 제거하면, 상기 가변 저항체는 다시 절연 특성을 가지게 된다. 도시되지는 않았지만, 문턱전압(VTH)으로부터 전압이 감소되면, 상기 가변 저항체의 전류-전압 특성은 이력곡선을 가질 수 있다.
도 11은 본 발명의 일 실시예에 따른 카드(5000)를 보여주는 개략도이다.
도 11을 참조하면, 제어기(510)와 메모리(520)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(510)에서 명령을 내리면, 메모리(520)는 데이터를 전송할 수 있다. 메모리(520)는 본 발명의 실시예들 중 어느 하나에 따른 비휘발성 메모리 소자를 포함할 수 있다. 본 발명의 다양한 실시예들에 따른 비휘발성 메모리 소자들은 당해 기술 분야에서 잘 알려진 바와 같이 해당 로직 게이트 설계에 대응한 메모리 어레이(미도시)로 배치될 수 있다. 복수의 행과 열로 배치된 메모리 어레이는 하나 이상의 메모리 어레이 뱅크(미도시)를 구성할 수 있다. 메모리(520)은 이러한 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다. 또한, 카드(5000)는 상술한 메모리 어레이 뱅크(미도시)를 구동하기 위하여 통상의 행디코더(미도시), 열디코더(미도시), I/O 버퍼들(미도시), 및/또는 제어 레지스터(미도시)가 더 포함할 수 있다. 이러한 카드(5000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)와 같은 메모리 장치에 이용될 수 있다.
도 12는 본 발명의 일 실시예에 따른 시스템(6000)을 보여주는 개략도이다.
도 12를 참조하면, 시스템(6000)은 제어기(610), 입/출력 장치(620), 메모리(630) 및 인터페이스(640)을 포함할 수 있다. 시스템(6000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다. 제어기(610)는 프로그램을 실행하고, 시스템(6000)을 제어하는 역할을 할 수 있다. 제어기(610)는, 예를 들어 마이크로 프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(620)는 시스템(6000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(6000)은 입/출력 장치(630)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(620)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(630)는 제어기(610)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(610)에서 처리된 데이터를 저장할 수 있다. 메모리(630)는 본 발명의 실시예들 중 어느 하나에 따른 비휘발성 메모리를 포함할 수 있다. 인터페이스(640)는 상기 시스템(6000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(610), 입/출력 장치(620), 메모리(630) 및 인터페이스(640)는 버스(650)를 통하여 서로 통신할 수 있다. 예를 들어, 이러한 시스템(6000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 일부 실시예들에 따른 비휘발성 메모리 소자의 단위 셀을 보여주는 사시도이다.
도 2a 내지 도 2c는 본 발명의 일부 실시예들에 따른 비휘발성 메모리 소자들을 보여주는 사시도이다.
도 3은 본 발명의 일부 실시예들에 따른 도 1의 단위 셀들이 2차원으로 배열된 비휘발성 메모리 소자를 보여주는 사시도이다.
도 4는 본 발명의 일부 실시예들에 따른 적층 구조의 비휘발성 메모리 소자를 보여주는 사시도이다.
도 5는 도 4의 비휘발성 메모리 소자의 V-V'선에서 절취한 단면도이다.
도 6은 본 발명의 일부 실시예에 따른 적층 구조의 비휘발성 메모리 소자를 보여주는 사시도이다.
도 7a 내지 도 7g는 본 발명의 일부 실시예들에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 사시도들이다.
도 8a 내지 도 8e는 본 발명의 일부 실시예들에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 사시도들이다.
도 9는 본 발명의 따른 비휘발성 메모리 소자의 동작 방법을 개략적으로 나타내는 도면이다.
도 10은 본 발명의 따른 비휘발성 메모리 소자에 포함되고 가변 저항체로 구성된 데이터층의 전압-전류 특성을 나타내는 그래프이다.
도 11은 본 발명의 일 실시예에 따른 카드를 보여주는 개략도이다.
도 12는 본 발명의 일 실시예에 따른 시스템을 보여주는 개략도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100, 200, 300: 비휘발성 메모리 소자
1, 1a, 1b, 1c: 비휘발성 메모리 소자의 단위 셀
10, 10a, 10b, 10c, 11, 12: 수평 전극,
13, 16: 도전층
14: 절연층,
15: 트렌치,
20, 20a, 20b, 20c, 22: 수직 전극,
30, 30a, 30b, 30c. 32: 데이터층,
35: 홀
40, 40a, 40b, 40c, 42: 안티퓨즈층
50a, 50b: 워드 라인,
60: 콘택

Claims (10)

  1. 적어도 하나의 수평 전극;
    상기 적어도 하나의 수평 전극과 교차되는 교차 영역을 가지도록 배치된 적어도 하나의 수직 전극;
    상기 교차 영역에 개재되고 도전-절연 변이(metal-insulation transition) 특성을 가지는 적어도 하나의 데이터층; 및
    상기 적어도 하나의 데이터층과 직렬 연결된 안티퓨즈층;
    을 포함하는 비휘발성 메모리 소자.
  2. 제 1 항에 있어서, 상기 적어도 하나의 데이터층은 바나듐 산화물(vanadium oxide), 알루미늄 산화물(aluminum oxide), 비스무트 산화물(bismuth oxide), 티타늄 산화물(titanium oxide), 니오븀 산화물(niobium oxide), 니켈 산화물(nickel oxide), 구리 산화물(cupper oxide), 아연 산화물(zinc oxide), 주석 산화물(tin oxide), 지르코늄 산화물(zirconium oxide), 실리콘 산화물(silicon oxide), 하프늄 산화물(hafnium oxide), 코발트 산화물(cobalt oxide), 철 산화물(iron oxide), 또는 이들의 조합을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제 1 항에 있어서, 상기 적어도 하나의 데이터층은 V2O5, VO2, VO, 또는 이들 의 조합을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제 1 항에 있어서, 상기 적어도 하나의 데이터층의 문턱 전압(VTH)은 상기 안티퓨즈층의 항복전압(VAB)에 비하여 작은 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제 1 항에 있어서, 상기 안티퓨즈층은 상기 교차 영역 내의 상기 적어도 하나의 데이터층과 상기 적어도 하나의 수평 전극 사이에 개재된 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제 1 항에 있어서, 상기 안티퓨즈층은 상기 교차 영역 내의 상기 적어도 하나의 데이터층과 상기 적어도 하나의 수직 전극 사이에 개재된 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제 1 항에 있어서, 상기 데이터층 및 상기 안티퓨즈층 중 적어도 어느 하나는 상기 교차 영역에 위치하는 패턴 형상을 가지는 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제 1 항에 있어서, 상기 적어도 하나의 수평 전극, 상기 적어도 하나의 수직 전극, 또는 이들 모두는 상기 교차 영역에 트렌치를 포함하고,
    상기 적어도 어느 하나의 데이터층 및 상기 적어도 어느 하나의 안티퓨즈층, 또는 이들 모두는 상기 트렌치 내에 위치한 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 제 1 항에 있어서, 상기 적어도 어느 하나의 데이터층, 상기 적어도 어느 하나의 안티퓨즈층, 또는 이들 모두는 상기 적어도 하나의 수직 전극을 외측에서 둘러싸도록 위치한 것을 특징으로 하는 비휘발성 메모리 소자.
  10. 복수의 층들로 적층된 복수의 수평 전극들;
    상기 복수의 수평 전극들과 교차되는 교차 영역을 가지도록 복수의 열로 배치된 복수의 수직 전극들;
    상기 교차 영역에 각각 개재되고 도전-절연 변이 특성을 가지는 복수의 데이터층들; 및
    상기 복수의 데이터층들과 각각 직렬 연결된 복수의 안티퓨즈층들;
    을 포함하는 비휘발성 메모리 소자.
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