[go: up one dir, main page]

KR20110074354A - 메모리소자 및 그 동작방법 - Google Patents

메모리소자 및 그 동작방법 Download PDF

Info

Publication number
KR20110074354A
KR20110074354A KR1020090131291A KR20090131291A KR20110074354A KR 20110074354 A KR20110074354 A KR 20110074354A KR 1020090131291 A KR1020090131291 A KR 1020090131291A KR 20090131291 A KR20090131291 A KR 20090131291A KR 20110074354 A KR20110074354 A KR 20110074354A
Authority
KR
South Korea
Prior art keywords
oxide
bipolar
memory cell
switching elements
memory element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
KR1020090131291A
Other languages
English (en)
Inventor
이명재
이동수
이창범
이승렬
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090131291A priority Critical patent/KR20110074354A/ko
Priority to US12/801,501 priority patent/US20110156020A1/en
Priority to US12/926,443 priority patent/US8456900B2/en
Priority to CN201010589232.7A priority patent/CN102157540B/zh
Priority to JP2010276764A priority patent/JP2011135071A/ja
Priority to EP10196971A priority patent/EP2339584A3/en
Publication of KR20110074354A publication Critical patent/KR20110074354A/ko
Ceased legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/36—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using diodes, e.g. as threshold elements, i.e. diodes assuming a stable ON-stage when driven above their threshold (S- or N-characteristic)
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0073—Write using bi-directional cell biasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/31—Material having complex metal oxide, e.g. perovskite structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/32—Material having simple binary metal oxide structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/73—Array where access device function, e.g. diode function, being merged with memorizing function of memory element
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/74—Array wherein each memory cell has more than one access device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/76—Array using an access device for each cell which being not a transistor and not a diode

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Static Random-Access Memory (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Thin Film Transistor (AREA)

Abstract

메모리소자 및 그 동작방법에 관해 개시되어 있다. 개시된 메모리소자는 메모리셀에 바이폴라(bipolar) 메모리요소 및 그 양단에 각각 연결된 제1 및 제2 스위칭요소를 포함할 수 있다. 상기 제1 및 제2 스위칭요소의 스위칭 방향은 서로 반대일 수 있다. 상기 제1 및 제2 스위칭요소는 쇼트키 다이오드 또는 pn 다이오드일 수 있다. 상기 바이폴라 메모리요소와 상기 제1 및 제2 스위칭요소는 산화물을 포함할 수 있다.

Description

메모리소자 및 그 동작방법{Memory device and method of operating the same}
메모리소자 및 그 동작방법에 관한 것이다.
다양한 비휘발성(non-volatile) 메모리소자 중 저항성 메모리소자(resistive memory device)는 저항이 특정 전압에서 크게 달라지는 물질, 예컨대, 전이 금속 산화물의 저항 변화 특성을 이용한 비휘발성 메모리소자이다. 즉, 저항 변화 물질에 세트 전압(set voltage) 이상의 전압이 인가되면 상기 저항 변화 물질의 저항이 낮아진다. 이때를 온(ON) 상태라 한다. 그리고 저항 변화 물질에 리세트 전압(reset voltage) 이상의 전압이 인가되면 상기 저항 변화 물질의 저항이 높아진다. 이때를 오프(OFF) 상태라 한다. 이러한 저항성 메모리소자를 비롯한 다양한 비휘발성 메모리소자의 고집적화 및 고성능화에 대한 요구가 증가하고 있다.
바이폴라(bipolar) 특성을 갖는 메모리소자 및 그 동작방법을 제공한다.
본 발명의 일 측면(aspect)에 따르면, 메모리셀을 포함하는 메모리소자에 있어서, 상기 메모리셀은 바이폴라 메모리요소; 및 상기 바이폴라 메모리요소의 일단 및 타단에 각각 연결되고, 서로 반대의 스위칭 방향을 갖는 제1 및 제2 스위칭요소;를 포함하는 메모리소자를 제공한다.
상기 제1 및 제2 스위칭요소는 쇼트키 다이오드일 수 있다.
상기 제1 및 제2 스위칭요소가 쇼트키 다이오드일 때, 상기 제1 및 제2 스위칭요소는 각각 상기 바이폴라 메모리요소에 접촉된 제1 및 제2 반도체층을 포함할 수 있다. 이 경우, 상기 바이폴라 메모리요소와 상기 제1 및 제2 반도체층은 산화물로 형성될 수 있다. 또한, 상기 바이폴라 메모리요소의 산소 농도는 상기 제1 및 제2 반도체층의 산소 농도보다 낮을 수 있다.
상기 제1 및 제2 스위칭요소는 pn 다이오드일 수 있다.
상기 제1 및 제2 스위칭요소가 pn 다이오드일 때, 상기 제1 및 제2 스위칭요소는 각각 상기 바이폴라 메모리요소에 접촉된 제1 및 제2 반도체층을 포함할 수 있고, 상기 제1 및 제2 반도체층 각각의 상기 바이폴라 메모리요소에 접촉된 부분에 도전영역이 구비될 수 있다. 이때, 상기 바이폴라 메모리요소는 산화물로 형성될 수 있다. 상기 제1 및 제2 반도체층이 n형 산화물층인 경우, 상기 도전영역은 상기 제1 및 제2 반도체층의 나머지영역보다 산소 농도가 낮은 영역일 수 있다. 상기 제1 및 제2 반도체층은 p형 산화물층인 경우, 상기 도전영역은 상기 제1 및 제2 반도체층의 나머지영역보다 산소 농도가 높은 영역일 수 있다.
상기 바이폴라 메모리요소는 상기 제1 및 제2 스위칭요소의 일부일 수 있다. 이 경우, 상기 메모리셀은 제1 도전형의 제1 반도체층 및 상기 제1 반도체층 양단에 구비된 제2 도전형의 제2 및 제3 반도체층을 포함할 수 있다. 상기 제1 반도체층은 상기 바이폴라 메모리요소일 수 있다. 상기 제1 반도체층과 상기 제2 반도체층은 상기 제1 스위칭요소를 구성할 수 있고, 상기 제1 반도체층과 상기 제3 반도체층은 상기 제2 스위칭요소를 구성할 수 있다. 상기 제1 내지 제3 반도체층은 산화물층일 수 있다.
상기 바이폴라 메모리요소는 산화물 저항체를 포함할 수 있다.
상기 산화물 저항체는 Ti 산화물, Ni 산화물, Cu 산화물, Co 산화물, Hf 산화물, Zr 산화물, Zn 산화물, W 산화물, Nb 산화물, TiNi 산화물, LiNi 산화물, Al 산화물, InZn 산화물, V 산화물, SrZr 산화물, SrTi 산화물, Cr 산화물, Fe 산화물, Ta 산화물, PCMO(PrCaMnO) 및 이들의 혼합물 중 적어도 어느 하나를 포함할 수 있다.
상기 제1 및 제2 스위칭요소는 산화물 반도체를 포함할 수 있다.
상기 산화물 반도체는 상기 산화물 저항체와 동일 계열의 산화물을 포함할 수 있다.
상기 산화물 반도체는 상기 산화물 저항체와 다른 계열의 산화물을 포함할 수 있다.
상기 바이폴라 메모리요소의 적어도 일부의 산소 농도와 상기 제1 및 제2 스위칭요소의 적어도 일부의 산소 농도는 서로 다를 수 있다.
상기 바이폴라 메모리요소의 적어도 일부의 도핑 상태와 상기 제1 및 제2 스위칭요소의 적어도 일부의 도핑 상태는 서로 다를 수 있다.
상기 제1 및 제2 스위칭요소는 상기 바이폴라 메모리요소의 일단 및 타단에 직접 접촉될 수 있다.
상기 메모리셀은 산화물 유닛일 수 있다.
복수의 제1 전극이 배선 형태를 갖고 서로 평행하게 배열될 수 있고, 상기 복수의 제1 전극과 교차하도록, 복수의 제2 전극이 배선 형태를 갖고 서로 평행하게 배열될 수 있으며, 상기 제1 및 제2 전극의 교차점에 상기 메모리셀이 구비될 수 있다. 여기서, 상기 메모리셀은 제1 메모리셀이라 할 수 있다.
상기 복수의 제2 전극과 교차하는 것으로, 배선 형태를 갖고 서로 평행하게 배열된 복수의 제3 전극이 더 구비될 수 있고, 상기 제2 및 제3 전극의 교차점에 제2 메모리셀이 더 구비될 수 있다.
상기 제2 메모리셀은 상기 제1 메모리셀과 동일한 구조를 가질 수 있다.
상기 제2 메모리셀은 상기 제1 메모리셀에서 상기 제1 및 제2 스위칭요소 각각의 스위칭 방향이 역전된 구조를 가질 수 있다.
고집적화에 유리하고 우수한 성능을 갖는 메모리소자를 구현할 수 있다.
이하, 본 발명의 실시예에 따른 메모리소자 및 그 동작방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 따른 메모리소자의 메모리셀(MC1)을 보여주는 단면도이다.
도 1을 참조하면, 바이폴라 메모리요소(bipolar memory element)(M1)와 그 양단(예컨대, 하면 및 상면)에 각각 접촉된 제1 및 제2 스위칭요소(S1, S2)가 구비될 수 있다. 제1 및 제2 스위칭요소(S1, S2)는 일방향 스위칭요소일 수 있다. 제1 및 제2 스위칭요소(S1, S2)의 스위칭 방향은 서로 반대일 수 있다. 따라서 제1 스위칭요소(S1)와 제2 스위칭요소(S2)를 합쳐서 "양방향 스위칭요소"라 할 수 있다. 제1 스위칭요소(S1)에 연결된 제1 전극(E1)이 구비될 수 있고, 제2 스위칭요소(S2)에 연결된 제2 전극(E2)이 구비될 수 있다. 제1 전극(E1)은 제1 스위칭요소(S1)의 하면에 접촉될 수 있고, 제2 전극(E2)은 제2 스위칭요소(S2)의 상면에 접촉될 수 있다. 제1 전극(E1)은 제1 스위칭요소(S1)의 일부일 수 있고, 이와 유사하게, 제2 전극(E2)은 제2 스위칭요소(S2)의 일부일 수 있다.
바이폴라 메모리요소(M1)는 저항성(resistive) 메모리요소일 수 있다. 이 경우, 바이폴라 메모리요소(M1)는 산화물 저항체(oxide resistor)를 포함할 수 있다. 상기 산화물 저항체는 금속 산화물 저항체일 수 있고, 인가 전압에 따라 저항이 변 하는 가변 저항체(variable resistor)일 수 있다. 보다 구체적으로는, 바이폴라 메모리요소(M1)는 Ti 산화물, Ni 산화물, Cu 산화물, Co 산화물, Hf 산화물, Zr 산화물, Zn 산화물, W 산화물, Nb 산화물, TiNi 산화물, LiNi 산화물, Al 산화물, InZn 산화물, V 산화물, SrZr 산화물, SrTi 산화물, Cr 산화물, Fe 산화물, Ta 산화물 및 이들의 혼합물 중 적어도 어느 하나로 형성될 수 있다. 이 물질들은 형성 조건에 따라 유니폴라(unipolar) 또는 바이폴라(bipolar) 특징을 가질 수 있다. 본 실시예에서는 위 물질들의 바이폴라(bipolar) 특징을 이용한다. 바이폴라 메모리요소(M1)의 물질은 상기한 바에 한정되지 않는다. 예컨대, 바이폴라 메모리요소(M1)는 PCMO(PrCaMnO) 및 그 밖에 바이폴라 특징을 갖는 다른 물질로 형성되거나, 이들 중 적어도 하나를 포함하도록 형성될 수 있다.
제1 및 제2 스위칭요소(S1, S2)는, 예컨대, 다이오드 또는 문턱스위칭(threshold switching) 소자일 수 있다. 상기 다이오드는, 예를 들어, 쇼트키(schottky) 다이오드 또는 pn 다이오드일 수 있다. 제1 및 제2 스위칭요소(S1, S2)는 산화물 반도체를 포함할 수 있다. 제1 및 제2 스위칭요소(S1, S2)가 쇼트키 다이오드인 경우, 서로 접합된 반도체층과 금속층을 포함할 수 있다. 이때, 상기 반도체층이 산화물층일 수 있다. 상기 반도체층은 바이폴라 메모리요소(M1)에 접촉되도록 구비될 수 있다. 상기 금속층은 상기 반도체층과 쇼트키 베리어(schottky barrier)를 형성한다. 상기 금속층과 바이폴라 메모리요소(M1) 사이에 상기 반도체층이 구비될 수 있다. 상기 금속층은 전극(E1, E2)으로 사용될 수 있다. 제1 및 제2 스위칭요소(S1, S2)가 pn 다이오드인 경우, 서로 접합된 n형 산화물 반도체층과 p형 산화물 반도체층을 포함할 있다. 상기 n형 산화물 반도체층과 p형 산화물 반도체층 중 하나가 바이폴라 메모리요소(M1)에 접촉될 수 있다.
제1 및 제2 스위칭요소(S1, S2)의 산화물 반도체는 바이폴라 메모리요소(M1)의 산화물 저항체와 동일 계열의 산화물을 포함할 수 있다. 이 경우, 제1 및 제2 스위칭요소(S1, S2)의 산화물 반도체의 적어도 일부의 산소 농도와 바이폴라 메모리요소(M1)의 산화물 저항체의 적어도 일부의 산소 농도는 다를 수 있다. 예컨대, 바이폴라 메모리요소(M1)의 산화물 저항체의 산소 농도가 제1 및 제2 스위칭요소(S1, S2)의 산화물 반도체의 산소 농도보다 낮을 수 있다. 또한 제1 및 제2 스위칭요소(S1, S2)의 산화물 반도체의 적어도 일부의 도핑 상태(도핑 물질 및/또는 농도)와 바이폴라 메모리요소(M1)의 산화물 저항체의 적어도 일부의 도핑 상태(도핑 물질 및/또는 농도)는 서로 다를 수 있다. 제1 및 제2 스위칭요소(S1, S2)의 산화물 반도체는 바이폴라 메모리요소(M1)의 산화물 저항체와 다른 계열의 산화물을 포함할 수 있다.
제1 및 제2 전극(E1, E2)은 반도체소자 분야에서 사용되는 일반적인 전극 물질로 형성될 수 있고, 단층 또는 다층 구조를 가질 수 있다. 예컨대, 제1 및 제2 전극(E1, E2)은 Pt, Au, Pd, Ir, Ag, Ni, Al, Mo, Cu 및 이들의 혼합물 중 하나를 포함할 수 있다. 제1 및 제2 전극(E1, E2)의 물질과 구조는 같거나 다를 수 있다. 앞서 언급한 바와 같이, 제1 및 제2 전극(E1, E2)은 각각 제1 및 제2 스위칭요소(S1, S2)의 일부일 수 있지만, 그렇지 않을 수도 있다.
도 2a 및 도 2b는 도 1의 메모리셀(MC1)의 회로도를 보여준다. 도 2a 및 도 2b는 제1 및 제2 스위칭요소(S1, S2)가 다이오드인 경우이다.
도 2a를 참조하면, 제1 스위칭요소(S1)의 스위칭 방향(즉, 정류 방향)은 제1 방향(d1)일 수 있고, 제2 스위칭요소(S2)의 스위칭 방향(즉, 정류 방향)은 제1 방향(d1)의 역방향인 제2 방향(d2)일 수 있다.
도 2b를 참조하면, 제1 스위칭요소(S1)의 스위칭 방향(즉, 정류 방향)은 제2 방향(d2)일 수 있고, 제2 스위칭요소(S2)의 스위칭 방향(즉, 정류 방향)은 제1 방향(d1)일 수 있다.
도 3은 도 1의 제1 및 제2 스위칭요소(S1, S2)가 쇼트키 다이오드인 경우의 실시예를 보여주는 단면도이다.
도 3을 참조하면, 바이폴라 메모리요소(M1) 하면에 제1 쇼트키 다이오드(SD1)가 구비될 수 있고, 바이폴라 메모리요소(M1) 상면에 제2 쇼트키 다이오드(SD2)가 구비될 수 있다. 제1 쇼트키 다이오드(SD1)는 바이폴라 메모리요소(M1) 하면에 순차로 구비된 제1 반도체층(1a)과 제1 금속층(2a)을 포함할 수 있다. 제2 쇼트키 다이오드(SD2)는 바이폴라 메모리요소(M1) 상면에 순차로 구비된 제2 반도체층(1b)과 제2 금속층(2b)을 포함할 수 있다. 제1 및 제2 반도체층(1a, 1b)은 n형 또는 p형일 수 있다. 제1 및 제2 반도체층(1a, 1b)은 동일한 타입(n형 또는 p형)일 수 있지만, 서로 다른 타입일 수도 있다. 제1 및 제2 반도체층(1a, 1b)은 산화물층일 수 있다. 제1 및 제2 반도체층(1a, 1b)은 바이폴라 메모리요소(M1)와 동일 계열 또는 다른 계열의 산화물을 포함할 수 있다. 제1 및 제2 반도체층(1a, 1b)이 n형인 경우, 예컨대, TiOX, ZnOX, IZO 등을 포함할 수 있다. 제1 및 제2 반도체층(1a, 1b)이 p형인 경우, 예컨대, NiOX, CuOX 등을 포함할 수 있다. 제1 및 제2 금속층(2a, 2b)은 각각 제1 및 제2 반도체층(1a, 1b)과 쇼트키 베리어(schottky barrier)를 형성하는 금속층일 수 있다. 제1 및 제2 금속층(2a, 2b)은 도 3의 메모리셀에 전압을 인가하기 위한 전극(즉, 도 1의 E1, E2)으로 사용될 수 있다.
제1 및 제2 반도체층(1a, 1b)과 바이폴라 메모리요소(M1)가 동일 계열의 산화물을 포함하는 경우, 바이폴라 메모리요소(M1)의 산소 농도는 제1 및 제2 반도체층(1a, 1b)의 산소 농도와 다를 수 있다. 예컨대, 바이폴라 메모리요소(M1)의 산소 농도는 제1 및 제2 반도체층(1a, 1b)의 산소 농도보다 낮을 수 있다. 또한 바이폴라 메모리요소(M1)의 도핑 상태(도핑 물질 및/또는 농도)는 제1 및 제2 반도체층(1a, 1b)의 도핑 상태(도핑 물질 및/또는 농도)와 다를 수 있다. 경우에 따라서는, 바이폴라 메모리요소(M1)의 산화물과 제1 및 제2 반도체층(1a, 1b)의 산화물은 서로 다른 계열일 수도 있다. 도 3과 같이, 쇼트키 다이오드(SD1, SD2)를 사용하는 경우, 메모리셀의 회로도는 도 2a와 같을 수 있다.
구체적인 예로, 도 3의 구조, 즉, 제1 금속층(2a)/제1 반도체층(1a)/바이폴라 메모리요소(M1)/제2 반도체층(1b)/제2 금속층(2b)의 적층 구조는 Pt/TiOX(30%)/TiOX(15%)/TiOX(30%)/Pt 일 수 있다. TiOX(30%) 및 TiOX(15%)에서 괄호 안에 숫자는 막(TiOX) 증착시 사용한 증착 가스의 산소 함유율을 나타낸다. 상기 증 착 가스는 산소(O2)와 아르곤(Ar)의 혼합 가스일 수 있지만, 이는 일례에 불과하다. 따라서 TiOX(15%)의 산소 농도는 TiOX(30%)의 산소 농도보다 낮을 수 있다. 즉, TiOX(15%)에서 X는 TiOX(30%)의 X보다 작을 수 있다. 상기 괄호 안에 숫자가 나타내는 의미는 상세한 설명 전체에서 동일하다.
도 4는 도 3에서 바이폴라 메모리요소(M1)가 제외된 구조의 에너지밴드 다이어그램을 보여준다. 즉, 도 4는 도 3에서 제1 쇼트키 다이오드(SD1)와 제2 쇼트키 다이오드(SD2)를 붙여놓은 구조의 에너지밴드 다이어그램이다. 이때, 제1 및 제2 반도체층(1a, 1b)은 TiOX(30%)층이었고, 제1 및 제2 금속층(2a, 2b)은 Pt층이었다. 즉, 도 4는 Pt/TiOX(30%)/Pt 구조에 대한 에너지밴드 다이어그램이다. Pt/TiOX(30%)는 제1 쇼트키 다이오드(SD1)에 대응되고, TiOX(30%)/Pt는 제2 쇼트키 다이오드(SD2)에 대응된다. 참조부호 EC 는 전도대(conduction band)의 최하위 에너지레벨을 나타내고, EF 는 페르미 에너지레벨을 나타낸다.
도 4를 참조하면, 하부 Pt층과 TiOX(30%)층 사이에 제1 쇼트키 베리어(B1)가 존재하고, 상부 Pt층과 TiOX(30%)층 사이에 제2 쇼트키 베리어(B2)가 존재한다. 하부 Pt층과 TiOX(30%)층은 제1 쇼트키 다이오드를 구성하고, 상부 Pt층과 TiOX(30%)층은 제2 쇼트키 다이오드를 구성한다. 제1 및 제2 쇼트키 베리어(B1, B2)의 높이 는 서로 다를 수 있다. 이는 하부 Pt층과 TiOX(30%)층 사이의 계면 특성과 상부 Pt층과 TiOX(30%)층 사이의 계면 특성이 다를 수 있기 때문이다. 본 실시예에서는 제2 쇼트키 베리어(B2)가 제1 쇼트키 베리어(B1)보다 다소 낮게 나타났다. 그러나 제1 및 제2 쇼트키 베리어(B1, B2)의 높이는 같을 수도 있다.
도 4에 대응하는 구조(즉, Pt/TiOX(30%)/Pt)에서 전극 물질이나 전극과 쇼트키 베리어를 형성하는 반도체 물질의 종류를 변경하여 제1 및 제2 쇼트키 베리어(B1, B2) 각각의 높이를 조절할 수 있다. 예를 들어, TiOX(30%)층 대신에 IZO층을 사용하면, 제1 및 제2 쇼트키 베리어(B1, B2) 각각의 높이는 달라질 수 있다. TiOX와 Pt의 전도대 오프셋(offset)은 1.54 eV 정도이지만, IZO와 Pt의 전도대 오프셋(offset)은 0.24 eV 정도이므로, IZO와 Pt 사이의 쇼트키 베리어가 TiOX와 Pt 사이의 쇼트기 베리어보다 낮을 수 있다. 이와 같이, 쇼트키 다이오드를 구성하는 반도체층과 금속층의 물질을 조절하면, 상기 쇼트키 다이오드의 특성을 제어할 수 있다.
도 5는 Pt/TiOX(30%)/Pt 구조의 전압-전류 특성을 보여주는 그래프이다. 도 5에서 X축은 상부 Pt층에 인가한 전압을 나타낸다. 하부 Pt층에는 OV의 전압을 인가하였다.
도 5를 참조하면, 상부 Pt층에 인가하는 전압을 OV에서 점차 양(+)의 방향으로 증가시키면 약 +1.5V 지점에서 턴-온(turn-on)되는 것을 알 수 있다. 이는 상기 제1 쇼트키 다이오드(즉, 하부 Pt와 TiOX(30%)로 구성된 다이오드)의 턴-온(turn-on)이다. 또한 상부 Pt층에 인가하는 전압을 OV에서 점차 음(-)의 방향으로 증가시키면 약 -0.5V 지점에서 턴-온(turn-on)되는 것을 알 수 있다. 이는 상기 제2 쇼트키 다이오드(즉, TiOX(30%)와 상부 Pt로 구성된 다이오드)의 턴-온(turn-on)이다. 상기 상부 Pt층에 양(+)의 전압을 인가하는 경우, 하부 Pt층과 TiOX(30%)층 사이의 쇼트키 베리어(즉, 도 4의 제1 쇼트키 베리어(B1))가 유효한 베리어로 작용하고, 상기 상부 Pt층에 음(-)의 전압을 인가하는 경우, 상부 Pt층과 TiOX(30%)층 사이의 쇼트키 베리어(즉, 도 4의 제2 쇼트키 베리어(B2))가 유효한 베리어로 작용한다. 도 5의 결과로부터, Pt/TiOX(30%)/Pt 구조가 양방향 스위칭 특성을 가짐을 알 수 있다.
도 6은 Pt/TiOX(15%)/Pt 구조의 전압-전류 특성을 보여준다. 여기서, TiOX(15%)층은 바이폴라 메모리요소이다.
도 6을 참조하면, 바이폴라 메모리요소(즉, TiOX(15%)층)는 전형적인 바이폴라 특성을 나타내는 것을 알 수 있다. 양(+)의 전압 쪽에 위치하는 제1 및 제2 그래프(G1, G2)는 각각 상기 바이폴라 메모리요소의 오프(OFF) 및 온(ON) 상태에서의 특성을 나타낸다. 음(-) 전압 쪽의 제3 및 제4 그래프(G3, G4)는 각각 상기 바이폴라 메모리요소의 온(ON) 및 오프(OFF) 상태에서의 특성을 나타낸다. 프로그래밍 전, 0V에서 점차 양(+)의 방향으로 전압을 증가시키면, 전압-전류 특성은 제1 그래 프(G1)를 따르다가 소정의 세트(set) 전압 이상의 전압이 인가되면, 제2 그래프(G2)를 따를 수 있다. 이 상태에서, 음(-)의 방향으로 전압을 증가시키면, 전압-전류 특성은 제3 그래프(G3)를 따르다가 소정의 리세트(reset) 전압 이상의 전압이 인가되면, 제4 그래프(G4)의 특성을 따를 수 있다. 그리고 이 상태에서 다시 양(+)의 방향으로 전압을 증가시키면, 제1 그래프(G1)의 특성을 따를 수 있다. 이와 같이, 상기 바이폴라 메모리요소의 세트 및 리세트를 위해 양(+)의 전압과 음(-)의 전압을 사용한다. 상기 세트와 리세트의 개념은 서로 바뀔 수 있다.
도 7은 Pt/TiOX(30%)/TiOX(15%)/TiOX(30%)/Pt 구조의 전압-전류 특성을 보여준다. 도 7의 제1 내지 제4 그래프(G1'∼G4')로부터, Pt/TiOX(30%)/TiOX(15%)/ TiOX(30%)/Pt 구조는 0V를 기준으로 하여 양방향으로 정류 특성을 나타내다가 바이폴라 메모리 특성을 나타내는 것을 알 수 있다. 이는 도 5와 도 6의 특성을 결합한 것과 유사할 수 있다. 도 7에서는 세트 및 리세트를 위해 양(+)의 전압과 음(-)의 전압을 모두 사용하며, 이러한 이력 곡선(hysteresis curve)은 바이폴라 특성을 나타낸다고 할 수 있다.
전술한 구체적인 예에서와 같이, 도 3의 구조에서 제1 및 제2 반도체층(1a, 1b)과 바이폴라 메모리요소(M1)를 동일 계열의 산화물로 형성하되, 제1 및 제2 반도체층(1a, 1b)의 산소 농도와 바이폴라 메모리요소(M1)의 산소 농도를 다르게 하는 방법으로 바이폴라 메모리 기능 및 양방향 스위칭 기능을 갖는 '메모리셀'을 구성할 수 있다. 여기서, 제1 반도체층(1a), 바이폴라 메모리요소(M1) 및 제2 반도체 층(1b)으로 구성된 적층 구조물은 높이 방향으로 산소 농도가 변하는 산화물 유닛이라 할 수 있다. 이때, 제1 반도체층(1a), 바이폴라 메모리요소(M1) 및 제2 반도체층(1b)은 인-시츄(in-situ)로 증착할 수 있고, 하나의 마스크를 이용해서 한 번에 패터닝할 수 있다.
통상, 메모리층과 스위칭요소 사이에는 이들을 전기적으로 연결하기 위한 중간전극이 존재한다. 즉, 메모리층과 스위칭요소 사이에 중간전극이 개재(interpose)되는 것이 일반적이다. 그러나 본 발명의 실시예에서는 상기 중간전극을 사용하지 않고, 바이폴라 메모리요소(M1)와 스위칭요소(S1, S2)를 직접 접촉시키면서도, 메모리 및 스위칭 기능을 확보할 수 있다. 이를 실현할 수 있는 구체적인 방법 중 하나가 바이폴라 메모리요소(M1) 및 스위칭요소(S1, S2)의 적어도 일부를 산화물로 형성하되, 이들의 산소 농도를 달리하는 것이다. 이때, 바이폴라 메모리요소(M1)와 스위칭요소(S1, S2)가 직접 접촉되더라도 정상적인 메모리 및 스위칭 특성을 확보할 수 있다. 이와 같이, 중간전극을 사용하지 않을 경우, 그로 인한 다양한 이점을 얻을 수 있다. 상기 중간전극을 사용하는 경우, 메모리층과 스위칭요소의 특징이 개별적이므로, 이들의 특징을 맞춰 주는 것이 용이하지 않을 수 있다. 이러한 문제는 소자가 고집적화될수록 심화될 수 있다. 예컨대, 고집적 소자에서 메모리층의 정상적인 저항 변화 특성을 확보하기 위해, 스위칭요소의 사이즈(너비)를 증가시켜 그의 순방향 전류 밀도를 높여줄 필요가 있다. 그래야만 메모리층의 프로그래밍이 가능할 수 있다. 이와 같이, 스위칭요소의 사이즈(너비)를 증가시켜야 하는 경우, 소자의 스케일 다운(scale down)이 어려울 수 있고, 제조 공정이 용이하지 않을 수 있다. 그러나 본 발명의 실시예에서는 메모리요소와 스위칭요소를 직접 접촉시키면서도 메모리 및 스위칭 기능을 확보할 수 있으므로, 스위칭요소의 요구조건(requirement) 충족에 대한 부담이 줄어들거나 없어질 수 있다. 따라서 스위칭요소의 스케일 다운(scale down)이 용이할 수 있고, 결과적으로, 메모리소자의 고집적화가 쉬워 질 수 있다. 또한 중간전극을 형성하지 않으므로, 메모리셀의 높이가 낮아지고, 제조 공정이 단순화되는 효과도 얻을 수 있다.
도 8은 도 1의 제1 및 제2 스위칭요소(S1, S2)가 pn 다이오드인 경우의 실시예를 보여주는 단면도이다.
도 8을 참조하면, 바이폴라 메모리요소(M1) 하면에 제1 pn 다이오드(PN1)가 구비되고, 바이폴라 메모리요소(M1) 상면에 제2 pn 다이오드(PN2)가 구비되어 있다. 제1 pn 다이오드(PN1)는 바이폴라 메모리요소(M1) 하면에 순차로 구비된 제1 반도체층(10a)과 제2 반도체층(20a)을 포함할 수 있다. 제2 pn 다이오드(PN2)는 바이폴라 메모리요소(M1) 상면에 순차로 구비된 제3 반도체층(10b)과 제4 반도체층(20b)을 포함할 수 있다. 바이폴라 메모리요소(M1)에 접촉된 제1 및 제3 반도체층(10a, 10b)은 동일 타입(제1 도전형)일 수 있고, 바이폴라 메모리요소(M1)와 이격된 제2 및 제4 반도체층(20a, 20b)은 제1 및 제3 반도체층(10a, 10b)과 반대 타입(제2 도전형)일 수 있다. 제1 및 제3 반도체층(10a, 10b)은 n형이고, 제2 및 제4 반도체층(20a, 20b)은 p형이거나, 그 반대일 수 있다. 상기 반도체층들(10a, 10b, 20a, 20b)은 산화물층일 수 있다. 이 경우, 반도체층들(10a, 10b, 20a, 20b)은 바이폴라 메모리요소(M1)와 동일 계열 또는 다른 계열의 산화물을 포함할 수 있다. 예컨대, 상기 산화물층 중 p형 산화물층으로는 CuOX층, NiOX층 등을 사용할 수 있고, n형 산화물층으로는 IZO층, TiOX층, ZnOX층 등을 사용할 수 있다. CuOX층과 같은 p형 산화물의 경우, 금속 공공(metal vacancy)이 자연적으로 발생하여 정공(hole)이 캐리어로 작용하는 p형 반도체가 될 수 있다. IZO층과 같은 n형 산화물의 경우, 산소 공공(oxygen vacancy)이 자연적으로 발생하고, 이로 인해 전자(electron)가 캐리어로 작용하여 n형 반도체가 될 수 있다. 상온에서 용이하게 형성되는 비정질의 산화물층들로 다이오드(PN1, PN2)를 제조할 수 있지만, 결정상의 산화물층으로도 다이오드(PN1, PN2)를 제조할 수 있다. 실리콘 다이오드의 경우, 800℃ 정도의 고온 공정으로 형성해야 하므로, 기판을 선택하는데 제약이 있고, 고온 공정에 따른 다양한 문제들이 발생할 가능성이 있다. 따라서, 상온에서 용이하게 형성되는 산화물층으로 다이오드(PN1, PN2)를 구성할 때, 다양한 이점을 기할 수 있다. 하지만 다이오드(PN1, PN2)의 물질을 산화물로 한정하는 것은 아니다. 즉, 다이오드(PN1, PN2)를 비산화물로 구성하는 것도 가능하다.
바이폴라 메모리요소(M1)는 그에 접촉된 제1 및 제3 반도체층(10a, 10b)과 동일한 계열의 산화물을 포함할 수 있다. 이 경우, 바이폴라 메모리요소(M1)의 적어도 일부의 산소 농도는 제1 및 제3 반도체층(10a, 10b)의 적어도 일부의 산소 농도와 다를 수 있다. 또한 바이폴라 메모리요소(M1)의 적어도 일부의 도핑 상태(도핑 물질 및/또는 농도)는 제1 및 제3 반도체층(10a, 10b)의 적어도 일부의 도핑 상태(도핑 물질 및/또는 농도)와 다를 수 있다. 경우에 따라서는, 바이폴라 메모리요 소(M1)의 산화물과 제1 및 제3 반도체층(10a, 10b)의 산화물은 서로 다른 계열일 수도 있다.
제2 반도체층(20a) 하면에 제1 전극(E1)이 구비될 수 있고, 제4 반도체층(20b) 상면에 제2 전극(E2)이 구비될 수 있다. 제1 전극(E1)은 제2 반도체층(20a)과 오믹(ohmic) 접촉되는 금속으로 형성될 수 있고, 제2 전극(E2)은 제4 반도체층(20b)과 오믹 접촉되는 금속으로 형성될 수 있다.
도 8과 같이 pn 다이오드(PN1, PN2)를 사용하는 경우, 메모리셀의 회로도는 도 2a 또는 도 2b와 같을 수 있다. 도 8에서 제1 및 제3 반도체층(10a, 10b)이 n형이고, 제2 및 제4 반도체층(20a, 20b)이 p형인 경우, 메모리셀의 회로도는 도 2a와 같을 수 있다. 도 8에서 제1 및 제3 반도체층(10a, 10b)이 p형이고, 제2 및 제4 반도체층(20a, 20b)이 n형인 경우, 메모리셀의 회로도는 도 2b와 같을 수 있다.
도 9는 도 1의 제1 및 제2 스위칭요소(S1, S2)가 pn 다이오드인 경우의 다른 예를 보여주는 단면도이다. 도 9에서 참조부호 10a', 20a', 10b', 20b' 는 각각 제1 내지 제4 반도체층을 나타내고, PN1' 및 PN2' 는 각각 제1 및 제2 pn 다이오드를 나타낸다. 제1 및 제3 반도체층(10a', 10b')은 제1 도전형 반도체이고, 제2 및 제4 반도체층(20a', 20b')은 제2 도전형 반도체이다.
도 9를 참조하면, 제1 반도체층(10a')은 바이폴라 메모리요소(M1)와 접촉된 계면에 전기전도도가 높은 영역(도전영역)(이하, 제1 영역)(R1)을 가질 수 있다. 제1 반도체층(10a')에서 제1 영역(R1)을 제외한 나머지영역은 반도체 특성을 가지며, 이하에서는, 이를 제2 영역(R2)이라 한다. 제1 반도체층(10a')과 유사하게, 제 3 반도체층(10b')의 바이폴라 메모리요소(M1)와 접촉된 계면에도 전기전도도가 높은 영역(도전영역)(이하, 제3 영역)(R3)이 구비될 수 있다. 제3 반도체층(10b')에서 제3 영역(R3)을 제외한 나머지영역은 반도체 특성을 가지며, 이하에서는, 이를 제4 영역(R4)이라 한다. 이와 같이, 제1 및 제3 반도체층(10a', 10b') 각각은 전기전도도가 높은 제1 및 제3 영역(R1, R3)을 가질 수 있고, 이들(R1, R3)을 매개로 바이폴라 메모리요소(M1)와 직접 접촉될 수 있다. 따라서, 제1 및 제3 반도체층(10a', 10b')과 바이폴라 메모리요소(M1) 사이에 별도의 중간전극(금속 등)을 구비시키지 않아도 된다.
제1 및 제3 반도체층(10a', 10b')이 n형 산화물층인 경우, 전기전도도가 높은 제1 및 제3 영역(R1, R3)은 각각 제1 및 제3 반도체층(10a', 10b')에서 상대적으로 산소 농도가 낮은 영역일 수 있다. 즉, 제1 및 제3 영역(R1, R3)의 산소 농도는 제2 및 제4 영역(R2, R4)의 산소 농도보다 낮을 수 있다. 이는 n형 산화물의 경우, 일반적으로 산소 농도가 낮을수록 캐리어 농도가 증가하여, 결과적으로, 전기전도도가 높아지기 때문이다. 또한, 제1 및 제3 반도체층(10a', 10b')이 p형 산화물층인 경우, 제1 및 제3 영역(R1, R3)은 각각 제1 및 제3 반도체층(10a', 10b')에서 상대적으로 산소 농도가 높은 영역일 수 있다. 즉, 제1 및 제3 영역(R1, R3)의 산소 농도는 제2 및 제4 영역(R2, R4)의 산소 농도보다 높을 수 있다. 이는 p형 산화물의 경우, 일반적으로 산소 농도가 높을수록 캐리어 농도가 증가하여, 전기전도도가 높아지기 때문이다. 한편, 제1 및 제3 반도체층(10a', 10b')이 비산화물층, 예컨대, 실리콘 계열의 반도체층인 경우, 제1 및 제3 영역(R1, R3)은 도전성 불순 물(n형 또는 p형)이 고농도로 도핑된 영역일 수 있다.
도 8 및 도 9의 실시예에서도 바이폴라 메모리요소(M1)와 스위칭요소(즉, pn 다이오드)(PN1, PN1', PN2, PN2')를 산화물로 형성할 수 있고, 이들을 직접 접촉시킬 수 있다. 이에 따른 이점은 도 3을 참조하여 설명한 바와 유사할 수 있다.
본 발명의 다른 실시예에 따르면, 도 8의 반도체층들(10a, 10b, 20a, 20b) 중 적어도 하나가 바이폴라 메모리 특성을 가질 수 있다. 즉, 스위칭요소(즉, pn 다이오드)(PN1, PN2)의 적어도 일부가 바이폴라 메모리 특성을 가질 수 있다. 이 경우, 별도의 바이폴라 메모리요소를 구비시키지 않아도 된다. 그 일례가 도 10에 도시되어 있다.
도 10을 참조하면, 바이폴라 메모리 특성을 갖는 제1 도전성의 제1 반도체층(100)이 마련되고, 그 양면(예컨대, 하면 및 상면)에 제2 도전성의 제2 및 제3 반도체층(200a, 200b)이 구비될 수 있다. 제1 반도체층(100)이 p형이면, 제2 및 제3 반도체층(200a, 200b)은 n형이고, 제1 반도체층(100)이 n형이면, 제2 및 제3 반도체층(200a, 200b)은 p형이다. 제1 반도체층(100)이 p형인 경우, 예컨대, Ni 산화물이나 Cu 산화물 등을 포함할 수 있다. 제1 반도체층(100)이 n형인 경우, 예컨대, Ti 산화물, Co 산화물, Hf 산화물, Zr 산화물, Zn 산화물, W 산화물, Nb 산화물, TiNi 산화물, LiNi 산화물, Al 산화물, InZn 산화물, V 산화물, SrZr 산화물, SrTi 산화물, Cr 산화물, Fe 산화물, Ta 산화물, PCMO(PrCaMnO) 및 이들의 혼합물 중 적어도 어느 하나를 포함할 수 있다. 이 물질들은 바이폴라 메모리 특성을 가질 수 있으며, 또한 반대 타입의 반도체층(즉, 제2 및 제3 반도체층(200a, 200b))과 접합 하여 다이오드를 구성할 수 있다. 제2 및 제3 반도체층(200a, 200b)은 제1 반도체층(100)과 반대 타입의 산화물층일 수 있다. 바이폴라 메모리요소인 제1 반도체층(100)(M1)은 제2 반도체층(200a)과 제1 스위칭요소(즉, 제1 pn 다이오드)(PN1")를 구성할 수 있고, 제3 반도체층(200b)과 제2 스위칭요소(즉, 제2 pn 다이오드)(PN2")를 구성할 수 있다. 따라서, 도 10의 구조는 바이폴라 메모리요소(100)(M1) 양측에 각각 제1 및 제2 pn 다이오드(PN1", PN2")가 구비된 구조라고 볼 수 있다. 제1 pn 다이오드(PN1")의 정류 방향과 제2 pn 다이오드(PN2")의 정류 방향은 서로 반대이다. 제2 및 제3 반도체층(200a, 200b)은 바이폴라 메모리 특성을 갖지 않도록 그 조성(또는 물성)이 조절된 층일 수 있다. 그러나 경우에 따라서는, 제2 및 제3 반도체층(200a, 200b)의 적어도 일부도 바이폴라 메모리 특성을 가질 수 있다.
도 10의 실시예와 같이, 스위칭요소(PN1", PN2")의 일부를 바이폴라 메모리요소로 사용하면, 다시 말해, 바이폴라 메모리요소가 스위칭요소(PN1", PN2")의 일부인 경우, 메모리소자의 구성이 더욱 단순화되어, 고집적화에 유리할 수 있다.
본 발명의 실시예에 따른 메모리셀은 도 11 또는 도 12와 같은 전압-전류 특성을 나타낼 수 있다. 도 11 및 도 12는 로그 스케일(log scale)로 표현된 전압-전류 그래프이다.
도 11을 참조하면, ① 지점 및 ② 지점이 각각 제1 및 제2 문턱전압에 대응되고, ③ 지점 및 ④ 지점이 각각 세트 및 리세트전압에 대응된다. 따라서, 쓰기전압(write voltage)은 ③ 지점 부근에서 결정될 수 있고, 소거전압(erase voltage) 은 ④ 지점 부근에서 결정될 수 있다. 상기 세트전압과 리세트전압의 개념은 서로 바뀔 수 있고, 정보의 쓰기 및 소거의 개념도 서로 바뀔 수 있다. 읽기전압(read voltage)은 ① 지점과 ③ 지점 사이에서 결정될 수 있다. 그리고 ① 지점과 ② 지점 사이에 '금지영역(inhibition region)'이 설정될 수 있다. 상기 금지영역은 소정의 메모리셀이 동작될 때, 다른 메모리셀들이 본래 자신의 상태를 유지할 수 있도록 하는 전압의 범위로서, 메모리 동작을 위한 윈도우(window)라고 할 수 있다.
도 12를 참조하면, 쓰기전압, 읽기전압, 소거전압 및 금지영역은 도 11의 그것과 유사할 수 있다.
도 13은 본 발명의 실시예에 따른 메모리셀을 포함하는 메모리소자를 보여주는 사시도이다. 본 실시예의 메모리소자는 다층 교차점(multi-layer cross point) 저항성 메모리소자일 수 있다.
도 13을 참조하면, 배선 형태를 갖는 복수의 제1 전극(E10)이 상호 나란히 구비될 수 있다. 제1 전극(E10)은 제1 방향, 예컨대, X축 방향으로 연장될 수 있다. 제1 전극(E10)과 이격된 것으로, 배선 형태를 갖는 복수의 제2 전극(E20)이 상호 나란히 구비될 수 있다. 제2 전극(E20)은 제1 전극(E10)과 교차할 수 있다. 예컨대, 제2 전극(E20)은 제1 전극(E10)과 수직 교차할 수 있다. 이 경우, 제2 전극(E20)의 연장 방향은, 도시된 바와 같이, Y축 방향이다. 제1 및 제2 전극(E10, E20)의 연장 방향은 서로 바뀔 수 있고, 제1 및 제2 전극(E10, E20)의 형태도 다양하게 변형될 수 있다. 한편 제1 및 제2 전극(E10, E20)은 반도체소자 분야에서 사용되는 일반적인 전극 물질로 형성할 수 있고, 단층 또는 다층 구조로 형성할 수 있다. 예컨대, 제1 및 제2 전극(E10, E20)은 Pt, Au, Pd, Ir, Ag, Ni, Al, Mo, Cu 및 이들의 혼합물 중 하나를 포함할 수 있다. 제1 및 제2 전극(E10, E20)의 물질과 구조는 같거나 다를 수 있다.
제1 전극(E10)과 제2 전극(E20)의 교차점 각각에 제1 메모리셀(MC10)이 구비될 수 있다. 제1 메모리셀(MC10)은 도 1의 메모리셀(MC1)과 동일한 구조를 가질 수 있다. 보다 구체적으로 설명하면, 제1 메모리셀(MC10)은 제1 전극(E10) 상에 순차로 구비된 제1 스위칭요소(S10), 제1 바이폴라 메모리요소(M10) 및 제2 스위칭요소(S20)를 포함할 수 있다. 제1 스위칭요소(S10), 제1 바이폴라 메모리요소(M10) 및 제2 스위칭요소(S20)는 각각 도 3의 제1 반도체층(1a), 바이폴라 메모리요소(M1) 및 제2 반도체층(1b)에 대응될 수 있다. 이 경우, 제1 및 제2 전극(E10, E20)은 각각 도 3의 제1 및 제2 금속층(2a, 2b)에 대응될 수 있다. 그러므로 제1 스위칭요소(S10)와 제1 전극(E10) 사이에 제1 쇼트키 베리어가 존재할 수 있고, 제2 스위칭요소(S20)와 제2 전극(E20) 사이에 제2 쇼트키 베리어가 존재할 수 있다. 또는 제1 스위칭요소(S10), 제1 바이폴라 메모리요소(M10) 및 제2 스위칭요소(S20)는 각각 도 8 또는 도 9의 제1 pn 다이오드(PN1, PN1'), 바이폴라 메모리요소(M1) 및 제2 pn 다이오드(PN2, PN2')에 대응될 수 있다. 또는 제1 바이폴라 메모리요소(M10), 제1 스위칭요소(S10) 및 제2 스위칭요소(S20)는 각각 도 10의 제1 반도체층(100), 제2 반도체층(200a) 및 제3 반도체층(200b)에 대응될 수 있다. 제1 스위칭요소(S10), 제1 바이폴라 메모리요소(M10) 및 제2 스위칭요소(S20)의 물질, 구조, 특징 등은 도 1 내지 도 3 및 도 8 내지 도 10을 참조하여 설명한 바와 동일할 수 있다. 예컨대, 제1 메모리셀(MC10)이 도 3의 메모리셀과 유사한 구조를 갖는다면, 제1 메모리셀(MC10)은 동일 계열의 산화물로 형성될 수 있고, 높이 방향(Z축 방향)으로 산소 농도가 변하는 구성을 가질 수 있다. 구체적인 예로, 제1 전극(E10), 제1 스위칭요소(S10), 제1 바이폴라 메모리요소(M10), 제2 스위칭요소(S20) 및 제2 전극(E20)은 각각 Pt층, TiOX(30%)층, TiOX(15%)층, TiOX(30%)층 및 Pt층일 수 있다. 이는 일례에 불과하고, 제1 메모리셀(MC10)의 구성은 앞서 설명한 바와 같이 다양하게 변화될 수 있다.
제2 전극(E20)의 상면과 일정 간격 이격하여 복수의 제3 전극(E30)이 더 구비될 수 있다. 제3 전극(E30)은 배선 형태를 갖고 상호 나란히 구비될 수 있다. 제3 전극(E30)은 제2 전극(E20)과 교차, 예컨대, 수직 교차할 수 있다. 제3 전극(E30)의 물질은 제1 및 제2 전극(E10, E20)과 동일할 수 있다. 제2 전극(E20)과 제3 전극(E30)의 교차점에 제2 메모리셀(MC20)이 구비될 수 있다. 제2 메모리셀(MC20)은 제2 전극(E20) 상에 순차로 구비된 제3 스위칭요소(S30), 제2 바이폴라 메모리요소(M20) 및 제4 스위칭요소(S40)를 포함할 수 있다. 제3 스위칭요소(S30), 제2 바이폴라 메모리요소(M20) 및 제4 스위칭요소(S40)는 각각 제1 스위칭요소(S10), 제1 바이폴라 메모리요소(M10), 제2 스위칭요소(S20)에 대응될 수 있다. 즉, 제2 메모리셀(MC20)은 제1 메모리셀(MC10)과 동일한 적층 구조를 가질 수 있다. 이 경우, 제1 및 제2 메모리셀(MC10, MC20)은 모두 도 2a의 회로 구성을 갖거나, 도 2b의 회로 구성을 갖는다. 또는 제3 스위칭요소(S30)의 스위칭 방향은 제1 스위치요소(S10)의 스위칭 방향과 반대일 수 있고, 제4 스위칭요소(S40)의 스위칭 방향도 제2 스위칭요소(S20)의 스위칭 방향과 반대일 수 있다. 즉, 제2 메모리셀(MC20)은 제1 메모리셀(MC10)에서 두 스위칭요소(S10, S20) 각각의 스위칭 방향이 역전된 구조를 가질 수 있다. 이 경우, 제1 및 제2 메모리셀(MC10, MC20) 중 하나는 도 2a의 회로 구성을 갖고, 다른 하나는 도 2b의 회로 구성을 갖는다.
도 14a 및 도 14b 각각은 도 13의 제1 메모리셀(MC10), 제2 전극(E20) 및 제2 메모리셀(MC20)의 회로 구성을 예시적으로 보여준다. 도 14a의 경우 제1 메모리셀(MC10)과 제2 메모리셀(MC20)이 모두 도 2a의 회로 구성을 갖고, 도 14b의 경우 제1 메모리셀(MC10)은 도 2a 의 회로 구성을, 제2 메모리셀(MC20)은 도 2b의 회로 구성을 갖는다.
도 14a의 구조에서는 제2 전극(E20)을 기준으로 그 양측의 스위칭요소(S20, S30)가 서로 반대의 스위칭 방향을 갖기 때문에, 제2 전극(E20)을 공통 비트라인으로 사용해서 두 개의 바이폴라 메모리요소(M10, M20)에 동시에 정보를 기록할 수 있다. 한편, 도 14b의 구조에서는 제2 전극(E20) 양측의 스위칭요소(S20, S30)가 동일한 스위칭 방향을 갖기 때문에, 한 번의 프로그래밍 동작으로 두 바이폴라 메모리요소(M10, M20) 중 어느 하나에 정보를 기록할 수 있다.
도 13에서 제1 및 제2 메모리셀(MC10, MC20)은 원 기둥 형상으로 도시되어 있지만, 이들은 사각 기둥 또는 아래로 갈수록 폭이 넓어지는 형태 등 다양한 변형 형상을 가질 수 있다. 예를 들어, 제1 및 제2 메모리셀(MC10, MC20)은 제1 및 제2 전극(E10, E20)의 교차점과 제2 및 제3 전극(E20, E30)의 교차점 외부로 확장된 구 조를 가질 수 있다.
여기서, 도시하지는 않았지만, 도 13의 메모리소자는 제3 전극(E30) 상에 상기 제1 메모리셀(MC10)과 제2 전극(E20)의 적층 구조물과 동일한 구조를 갖는 적층 구조물을 더 포함할 수 있다.
또는 도 13의 메모리소자는 제3 전극(E30) 상에 상기 제1 메모리셀(MC10), 제2 전극(E20), 제2 메모리셀(MC20) 및 제3 전극(E30)의 적층 구조물과 동일한 구조를 갖는 적층 구조물을 적어도 한 세트 이상 더 포함할 수 있다.
또는 도 13의 메모리소자는 제3 전극(E30) 상에 상기 제1 메모리셀(MC10), 제2 전극(E20), 제2 메모리셀(MC20), 제3 전극(E30), 제1 메모리셀(MC10) 및 제2 전극(E20)이 차례로 적층된 적층 구조물과 동일한 구조를 갖는 적층 구조물을 적어도 한 세트 이상 더 포함할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 실시예에서 메모리소자의 구조를 다양하게 변형할 수 있음을 알 수 있을 것이다. 구체적인 예로, 도 1, 도 3 및 도 8 내지 도 10의 메모리셀은 도 13과 같은 교차점 메모리소자뿐 아니라 그 밖의 다양한 구조의 메모리소자에 적용될 수 있음을 알 수 있을 것이다. 또한 본 발명의 실시예에 따른 메모리셀에서 바이폴라 메모리요소로 저항성 메모리요소뿐 아니라 그 밖의 다양한 메모리요소가 적용될 수 있음을 알 수 있을 것이다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1은 본 발명의 실시예에 따른 메모리셀을 보여주는 단면도이다.
도 2a 및 도 2b는 도 1의 메모리셀의 회로도이다.
도 3은 도 1의 스위칭요소가 쇼트키 다이오드인 경우의 실시예를 보여주는 단면도이다.
도 4는 본 발명의 실시예에 따른 메모리셀에 적용될 수 있는 스위칭요소의 에너지밴드 다이어그램이다.
도 5는 도 4에 대응하는 스위칭요소의 전압-전류 특성을 보여주는 그래프이다.
도 6은 본 발명의 실시예에 따른 바이폴라 메모리요소의 전압-전류 특성을 보여주는 그래프이다.
도 7은 본 발명의 실시예에 따른 메모리셀의 전압-전류 특성을 보여주는 그래프이다.
도 8 및 도 9는 도 1의 스위칭요소가 pn 다이오드인 경우의 실시예를 보여주는 단면도이다.
도 10은 본 발명의 다른 실시예에 따른 메모리셀을 보여주는 단면도이다.
도 11 및 도 12는 본 발명의 실시예에 따른 메모리셀의 전압-전류 특성을 로그 스케일(log scale)로 보여주는 그래프이다.
도 13은 본 발명의 실시예에 따른 메모리소자를 보여주는 사시도이다.
도 14a 및 도 14b는 본 발명의 실시예에 따른 메모리소자의 회로도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
1a, 1b : 반도체층 2a, 2b : 금속층
10a, 10b : 제1 타입 반도체층 20a, 20b : 제2 타입 반도체층
10a', 10b' : 제1 타입 반도체층 20a', 20b' : 제2 타입 반도체층
100 : 제1 타입 반도체층 200a, 200b : 제2 타입 반도체층
B1, B2 : 쇼트키 베리어 E1, E2, E10∼E30 : 전극
M1, M10, M20 : 메모리요소 MC1, MC10, MC20 : 메모리셀
PN1∼PN1", PN2∼PN2" : pn 다이오드 R1∼R4 : 제1 내지 제4 영역
S1, S2, S10∼S40 : 스위칭요소 SD1, SD2 : 쇼트키 다이오드

Claims (25)

  1. 메모리셀을 포함하는 메모리소자에 있어서,
    상기 메모리셀은,
    바이폴라 메모리요소; 및
    상기 바이폴라 메모리요소의 일단 및 타단에 각각 연결되고, 서로 반대의 스위칭 방향을 갖는 제1 및 제2 스위칭요소;를 포함하는 메모리소자.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 스위칭요소는 쇼트키 다이오드인 메모리소자.
  3. 제 2 항에 있어서,
    상기 제1 및 제2 스위칭요소는 각각 상기 바이폴라 메모리요소에 접촉된 제1 및 제2 반도체층을 포함하고,
    상기 바이폴라 메모리요소와 상기 제1 및 제2 반도체층은 산화물로 형성된 메모리소자.
  4. 제 3 항에 있어서,
    상기 바이폴라 메모리요소의 산소 농도는 상기 제1 및 제2 반도체층의 산소 농도보다 낮은 메모리소자.
  5. 제 1 항에 있어서,
    상기 제1 및 제2 스위칭요소는 pn 다이오드인 메모리소자.
  6. 제 5 항에 있어서,
    상기 제1 및 제2 스위칭요소는 각각 상기 바이폴라 메모리요소에 접촉된 제1 및 제2 반도체층을 포함하고,
    상기 제1 및 제2 반도체층 각각의 상기 바이폴라 메모리요소에 접촉된 부분에 도전영역이 구비된 메모리소자.
  7. 제 6 항에 있어서,
    상기 제1 및 제2 반도체층은 n형 산화물층이고,
    상기 도전영역은 상기 제1 및 제2 반도체층의 나머지영역보다 산소 농도가 낮은 영역인 메모리소자.
  8. 제 6 항에 있어서,
    상기 제1 및 제2 반도체층은 p형 산화물층이고,
    상기 도전영역은 상기 제1 및 제2 반도체층의 나머지영역보다 산소 농도가 높은 영역인 메모리소자.
  9. 제 5 내지 8 항 중 어느 한 항에 있어서,
    상기 바이폴라 메모리요소는 산화물로 형성된 메모리소자.
  10. 제 1 항에 있어서,
    상기 바이폴라 메모리요소는 상기 제1 및 제2 스위칭요소의 일부인 메모리소자.
  11. 제 10 항에 있어서,
    상기 메모리셀은 제1 도전형의 제1 반도체층 및 상기 제1 반도체층 양단에 구비된 제2 도전형의 제2 및 제3 반도체층을 포함하고,
    상기 제1 반도체층은 상기 바이폴라 메모리요소이고,
    상기 제1 반도체층과 상기 제2 반도체층은 상기 제1 스위칭요소를 구성하며,
    상기 제1 반도체층과 상기 제3 반도체층은 상기 제2 스위칭요소를 구성하는 메모리소자.
  12. 제 1 항에 있어서,
    상기 바이폴라 메모리요소는 산화물 저항체를 포함하는 메모리소자.
  13. 제 12 항에 있어서,
    상기 산화물 저항체는 Ti 산화물, Ni 산화물, Cu 산화물, Co 산화물, Hf 산 화물, Zr 산화물, Zn 산화물, W 산화물, Nb 산화물, TiNi 산화물, LiNi 산화물, Al 산화물, InZn 산화물, V 산화물, SrZr 산화물, SrTi 산화물, Cr 산화물, Fe 산화물, Ta 산화물, PCMO(PrCaMnO) 및 이들의 혼합물 중 적어도 어느 하나를 포함하는 메모리소자.
  14. 제 1 항에 있어서,
    상기 제1 및 제2 스위칭요소는 산화물 반도체를 포함하는 메모리소자.
  15. 제 12 항에 있어서,
    상기 제1 및 제2 스위칭요소는 산화물 반도체를 포함하는 메모리소자.
  16. 제 15 항에 있어서,
    상기 산화물 반도체는 상기 산화물 저항체와 동일 계열의 산화물을 포함하는 메모리소자.
  17. 제 15 항에 있어서,
    상기 산화물 반도체는 상기 산화물 저항체와 다른 계열의 산화물을 포함하는 메모리소자.
  18. 제 15 항에 있어서,
    상기 바이폴라 메모리요소의 적어도 일부의 산소 농도와 상기 제1 및 제2 스위칭요소의 적어도 일부의 산소 농도는 서로 다른 메모리소자.
  19. 제 1 항 또는 제 15 항에 있어서,
    상기 바이폴라 메모리요소의 적어도 일부의 도핑 상태와 상기 제1 및 제2 스위칭요소의 적어도 일부의 도핑 상태는 서로 다른 메모리소자.
  20. 제 1 항에 있어서,
    상기 제1 및 제2 스위칭요소는 상기 바이폴라 메모리요소의 일단 및 타단에 직접 접촉된 메모리소자.
  21. 제 1 항에 있어서,
    상기 메모리셀은 산화물 유닛인 메모리소자.
  22. 제 1 항에 있어서,
    복수의 제1 전극이 배선 형태를 갖고 서로 평행하게 배열되고,
    상기 복수의 제1 전극과 교차하도록, 복수의 제2 전극이 배선 형태를 갖고 서로 평행하게 배열되며,
    상기 제1 및 제2 전극의 교차점에 상기 메모리셀이 구비된 메모리소자.
  23. 제 22 항에 있어서,
    상기 메모리셀은 제1 메모리셀이고,
    상기 복수의 제2 전극과 교차하는 것으로, 배선 형태를 갖고 서로 평행하게 배열된 복수의 제3 전극; 및
    상기 제2 및 제3 전극의 교차점에 구비된 제2 메모리셀;을 더 포함하는 메모리소자.
  24. 제 23 항에 있어서,
    상기 제2 메모리셀은 상기 제1 메모리셀과 동일한 구조를 갖는 메모리소자.
  25. 제 23 항에 있어서,
    상기 제2 메모리셀은 상기 제1 메모리셀에서 상기 제1 및 제2 스위칭요소 각각의 스위칭 방향이 역전된 구조를 갖는 메모리소자.
KR1020090131291A 2009-12-24 2009-12-24 메모리소자 및 그 동작방법 Ceased KR20110074354A (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020090131291A KR20110074354A (ko) 2009-12-24 2009-12-24 메모리소자 및 그 동작방법
US12/801,501 US20110156020A1 (en) 2009-12-24 2010-06-11 Transistor
US12/926,443 US8456900B2 (en) 2009-12-24 2010-11-18 Memory devices and methods of operating the same
CN201010589232.7A CN102157540B (zh) 2009-12-24 2010-12-10 存储装置、存储卡和电子装置
JP2010276764A JP2011135071A (ja) 2009-12-24 2010-12-13 メモリ素子及びその動作方法
EP10196971A EP2339584A3 (en) 2009-12-24 2010-12-24 Memory devices and methods of operating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090131291A KR20110074354A (ko) 2009-12-24 2009-12-24 메모리소자 및 그 동작방법

Publications (1)

Publication Number Publication Date
KR20110074354A true KR20110074354A (ko) 2011-06-30

Family

ID=43778238

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090131291A Ceased KR20110074354A (ko) 2009-12-24 2009-12-24 메모리소자 및 그 동작방법

Country Status (5)

Country Link
US (2) US20110156020A1 (ko)
EP (1) EP2339584A3 (ko)
JP (1) JP2011135071A (ko)
KR (1) KR20110074354A (ko)
CN (1) CN102157540B (ko)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014148872A1 (ko) * 2013-03-21 2014-09-25 한양대학교 산학협력단 양방향 스위칭 특성을 갖는 2-단자 스위칭 소자 및 이를 포함하는 저항성 메모리 소자 크로스-포인트 어레이, 및 이들의 제조방법
KR20140116264A (ko) * 2013-03-21 2014-10-02 한양대학교 산학협력단 양방향 스위칭 특성을 갖는 2-단자 스위칭 소자 및 이를 포함하는 저항성 메모리 소자 크로스-포인트 어레이
WO2020045845A1 (ko) * 2018-08-31 2020-03-05 한양대학교 산학협력단 2단자 상변화 메모리 소자 및 그 동작 방법
KR20200025977A (ko) * 2018-08-31 2020-03-10 한양대학교 산학협력단 2단자 상변화 메모리 소자 및 그 동작 방법
KR20200107553A (ko) * 2019-03-08 2020-09-16 삼성전자주식회사 터널링 박막을 이용하는 양방향 2단자 상변화 메모리 소자 및 그 동작 방법
WO2020213968A1 (ko) * 2019-04-17 2020-10-22 삼성전자 주식회사 메모리 소자
KR20210000998A (ko) * 2019-06-26 2021-01-06 삼성전자주식회사 공핍층을 적응적으로 사용하는 양방향 2단자 상변화 메모리 소자 및 그 동작 방법
US12232430B2 (en) 2019-01-25 2025-02-18 Samsung Electronics Co., Ltd. Switching device having bi-directional drive characteristics and method of operating same

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102270654B (zh) * 2010-06-03 2013-10-16 北京大学 阻变随机访问存储器件及其制造和操作方法
KR101856722B1 (ko) * 2010-09-22 2018-05-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 파워 절연 게이트형 전계 효과 트랜지스터
US8841648B2 (en) * 2010-10-14 2014-09-23 Sandisk 3D Llc Multi-level memory arrays with memory cells that employ bipolar storage elements and methods of forming the same
US8330139B2 (en) 2011-03-25 2012-12-11 Micron Technology, Inc. Multi-level memory cell
US8592795B2 (en) * 2011-07-01 2013-11-26 Micron Technology, Inc. Multilevel mixed valence oxide (MVO) memory
KR101897280B1 (ko) * 2012-01-04 2018-09-11 에스케이하이닉스 주식회사 저항성 메모리 장치, 이를 포함하는 시스템 및 메모리 장치의 제조 방법
CN102543723A (zh) * 2012-01-05 2012-07-04 复旦大学 一种栅控二极管半导体器件的制造方法
JP5607676B2 (ja) * 2012-04-17 2014-10-15 国立大学法人電気通信大学 整流素子
US9224821B2 (en) 2012-04-26 2015-12-29 Hewlett Packard Enterprise Development Lp Customizable nonlinear electrical devices
US9172031B2 (en) 2012-05-11 2015-10-27 SK Hynix Inc. Resistive memory device
KR102022554B1 (ko) * 2012-05-11 2019-09-18 에스케이하이닉스 주식회사 비휘발성 메모리 장치
US10134916B2 (en) 2012-08-27 2018-11-20 Micron Technology, Inc. Transistor devices, memory cells, and arrays of memory cells
US9450022B1 (en) * 2012-09-05 2016-09-20 Hrl Laboratories, Llc Memristor devices and fabrication
TWI478033B (zh) * 2012-09-07 2015-03-21 E Ink Holdings Inc 電容式觸控面板的電容結構
US9070779B2 (en) * 2012-12-18 2015-06-30 Cbrite Inc. Metal oxide TFT with improved temperature stability
US9812639B2 (en) * 2014-09-10 2017-11-07 Toshiba Memory Corporation Non-volatile memory device
WO2016085470A1 (en) * 2014-11-25 2016-06-02 Hewlett-Packard Development Company, L.P. Bi-polar memristor
KR20160131180A (ko) * 2015-05-06 2016-11-16 에스케이하이닉스 주식회사 전자 장치 및 그 동작방법
KR102418493B1 (ko) * 2017-10-24 2022-07-06 엘지디스플레이 주식회사 이차원 반도체를 포함하는 박막 트랜지스터 및 이를 포함하는 표시장치
CN110534580A (zh) * 2019-09-10 2019-12-03 京东方科技集团股份有限公司 薄膜晶体管、显示面板、显示装置
CN117954504A (zh) * 2022-10-19 2024-04-30 广州华瑞升阳投资有限公司 一种肖特基势垒二极管

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7253437B2 (en) * 1990-12-25 2007-08-07 Semiconductor Energy Laboratory Co., Ltd. Display device having a thin film transistor
US5926412A (en) 1992-02-09 1999-07-20 Raytheon Company Ferroelectric memory structure
US6937528B2 (en) 2002-03-05 2005-08-30 Micron Technology, Inc. Variable resistance memory and method for sensing same
US6834008B2 (en) 2002-08-02 2004-12-21 Unity Semiconductor Corporation Cross point memory array using multiple modes of operation
US20060249753A1 (en) 2005-05-09 2006-11-09 Matrix Semiconductor, Inc. High-density nonvolatile memory array fabricated at low temperature comprising semiconductor diodes
US7285464B2 (en) 2002-12-19 2007-10-23 Sandisk 3D Llc Nonvolatile memory cell comprising a reduced height vertical diode
AU2003296988A1 (en) 2002-12-19 2004-07-29 Matrix Semiconductor, Inc An improved method for making high-density nonvolatile memory
KR100773537B1 (ko) 2003-06-03 2007-11-07 삼성전자주식회사 한 개의 스위칭 소자와 한 개의 저항체를 포함하는비휘발성 메모리 장치 및 그 제조 방법
US6954373B2 (en) * 2003-06-27 2005-10-11 Hewlett-Packard Development Company, L.P. Apparatus and method for determining the logic state of a magnetic tunnel junction memory device
JP4639049B2 (ja) * 2004-01-14 2011-02-23 パトレネラ キャピタル リミテッド， エルエルシー メモリ
DE102004041330B3 (de) 2004-08-26 2006-03-16 Infineon Technologies Ag Speicherschaltung mit ein Widerstandsspeicherelement aufweisenden Speicherzellen
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7035141B1 (en) 2004-11-17 2006-04-25 Spansion Llc Diode array architecture for addressing nanoscale resistive memory arrays
JP2006344849A (ja) * 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
JP4662990B2 (ja) 2005-06-20 2011-03-30 富士通株式会社 不揮発性半導体記憶装置及びその書き込み方法
US7426128B2 (en) 2005-07-11 2008-09-16 Sandisk 3D Llc Switchable resistive memory with opposite polarity write pulses
KR100970383B1 (ko) 2005-10-19 2010-07-15 후지쯔 가부시끼가이샤 불휘발성 반도체 기억 장치의 기입 방법
US7292466B2 (en) * 2006-01-03 2007-11-06 Infineon Technologies Ag Integrated circuit having a resistive memory
KR101176542B1 (ko) 2006-03-02 2012-08-24 삼성전자주식회사 비휘발성 메모리 소자 및 이를 포함하는 메모리 어레이
US7829875B2 (en) 2006-03-31 2010-11-09 Sandisk 3D Llc Nonvolatile rewritable memory cell comprising a resistivity-switching oxide or nitride and an antifuse
CN101356652B (zh) * 2006-06-02 2012-04-18 日本财团法人高知县产业振兴中心 包括由氧化锌构成的氧化物半导体薄膜层的半导体器件及其制造方法
JP5010891B2 (ja) 2006-10-16 2012-08-29 富士通株式会社 抵抗変化型素子
US7436695B2 (en) 2006-11-21 2008-10-14 Infineon Technologies Ag Resistive memory including bipolar transistor access devices
JP2008177469A (ja) 2007-01-22 2008-07-31 Fujitsu Ltd 抵抗変化型素子および抵抗変化型素子製造方法
US7704789B2 (en) 2007-02-05 2010-04-27 Intermolecular, Inc. Methods for forming resistive switching memory elements
US7916516B2 (en) 2007-02-23 2011-03-29 Panasonic Corporation Nonvolatile memory apparatus and method for writing data in nonvolatile memory apparatus
US7447062B2 (en) * 2007-03-15 2008-11-04 International Business Machines Corproation Method and structure for increasing effective transistor width in memory arrays with dual bitlines
WO2008126366A1 (ja) 2007-04-09 2008-10-23 Panasonic Corporation 抵抗変化型素子、不揮発性スイッチング素子、および抵抗変化型記憶装置
CN101711431B (zh) * 2007-05-09 2015-11-25 分子间公司 阻变型非易失性存储元件
WO2008149493A1 (ja) 2007-06-01 2008-12-11 Panasonic Corporation 抵抗変化型記憶装置
US7459716B2 (en) 2007-06-11 2008-12-02 Kabushiki Kaisha Toshiba Resistance change memory device
KR20090014007A (ko) 2007-08-03 2009-02-06 삼성전자주식회사 쇼트키 다이오드 및 그를 포함하는 메모리 소자
KR101356696B1 (ko) 2007-08-17 2014-01-29 삼성전자주식회사 다이오드 구조체 및 이를 포함하는 메모리 소자
KR101513601B1 (ko) * 2008-03-07 2015-04-21 삼성전자주식회사 트랜지스터
KR20100024800A (ko) 2008-08-26 2010-03-08 삼성전자주식회사 비휘발성 메모리 소자 및 그 동작 방법

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014148872A1 (ko) * 2013-03-21 2014-09-25 한양대학교 산학협력단 양방향 스위칭 특성을 갖는 2-단자 스위칭 소자 및 이를 포함하는 저항성 메모리 소자 크로스-포인트 어레이, 및 이들의 제조방법
KR20140116264A (ko) * 2013-03-21 2014-10-02 한양대학교 산학협력단 양방향 스위칭 특성을 갖는 2-단자 스위칭 소자 및 이를 포함하는 저항성 메모리 소자 크로스-포인트 어레이
WO2020045845A1 (ko) * 2018-08-31 2020-03-05 한양대학교 산학협력단 2단자 상변화 메모리 소자 및 그 동작 방법
KR20200025977A (ko) * 2018-08-31 2020-03-10 한양대학교 산학협력단 2단자 상변화 메모리 소자 및 그 동작 방법
US12232430B2 (en) 2019-01-25 2025-02-18 Samsung Electronics Co., Ltd. Switching device having bi-directional drive characteristics and method of operating same
KR20200107553A (ko) * 2019-03-08 2020-09-16 삼성전자주식회사 터널링 박막을 이용하는 양방향 2단자 상변화 메모리 소자 및 그 동작 방법
WO2020213968A1 (ko) * 2019-04-17 2020-10-22 삼성전자 주식회사 메모리 소자
KR20210000998A (ko) * 2019-06-26 2021-01-06 삼성전자주식회사 공핍층을 적응적으로 사용하는 양방향 2단자 상변화 메모리 소자 및 그 동작 방법

Also Published As

Publication number Publication date
CN102157540A (zh) 2011-08-17
CN102157540B (zh) 2016-07-06
US20110156020A1 (en) 2011-06-30
US20110161605A1 (en) 2011-06-30
JP2011135071A (ja) 2011-07-07
US8456900B2 (en) 2013-06-04
EP2339584A3 (en) 2011-12-07
EP2339584A2 (en) 2011-06-29

Similar Documents

Publication Publication Date Title
KR20110074354A (ko) 메모리소자 및 그 동작방법
KR101176542B1 (ko) 비휘발성 메모리 소자 및 이를 포함하는 메모리 어레이
JP5213370B2 (ja) 可変抵抗物質を含む不揮発性メモリ素子
JP4938493B2 (ja) 二つの酸化層を利用した不揮発性メモリ素子
KR101783086B1 (ko) 저항-전환층들을 가진 메모리 셀의 구성
KR101350979B1 (ko) 저항성 메모리 소자 및 그 제조 방법
JP4938489B2 (ja) 非晶質合金酸化層を含む不揮発性メモリ素子
CN103168372B (zh) 具有电阻开关层的存储单元的组合
CN100573876C (zh) 非易失性半导体存储器件及其操作方法
KR101744758B1 (ko) 비휘발성 메모리요소 및 이를 포함하는 메모리소자
US8274067B2 (en) Memory devices and methods of manufacturing the same
KR20110072921A (ko) 메모리소자 및 그 동작방법
CN101409303B (zh) 多层电极、交叉点存储器阵列
KR20120021539A (ko) 비휘발성 메모리요소 및 이를 포함하는 메모리소자
KR20130020426A (ko) 비휘발성 메모리요소 및 이를 포함하는 메모리소자
KR20120010050A (ko) 비휘발성 메모리요소 및 이를 포함하는 메모리소자
US20130214235A1 (en) Resistive memory having rectifying characteristics or an ohmic contact layer
KR20110101983A (ko) 바이폴라 메모리셀 및 이를 포함하는 메모리소자
KR100785021B1 (ko) Ｃｕ2Ｏ를 포함한 비휘발성 가변 저항 메모리 소자
JP5374865B2 (ja) 抵抗変化素子、これを用いた記憶装置、及びそれらの作製方法
KR101285903B1 (ko) 자체 선택 특성을 가지는 3층 저항변화 메모리 및 이의 제조방법
KR101787751B1 (ko) 오믹 접합층을 가지는 저항변화 메모리
KR20120043343A (ko) 정류특성을 가지는 저항변화 메모리
KR20240074441A (ko) 반도체 장치 및 그 제조 방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20091224

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20141224

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20091224

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20160429

Patent event code: PE09021S01D

E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20160630

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20160429

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I